メモリインターフェイス制御回路及び半導体集積回路
【課題】回路規模を増大させず、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路の提供が望まれる。
【解決手段】メモリインターフェイス制御回路は、ＤＤＲ ＳＤＲＡＭがデータを転送するタイミングを通知するデータストローブ信号を受け付け、データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力するデータストローブ信号検証回路と、データストローブ信号が活性化した際に、ＤＤＲ ＳＤＲＡＭから出力されるデータ信号を保持し、データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、保持回路が出力するデータを一時的に取り込み、取り込んだデータを外部に出力するＦＩＦＯ回路と、を備える。
【解決手段】メモリインターフェイス制御回路は、ＤＤＲ ＳＤＲＡＭがデータを転送するタイミングを通知するデータストローブ信号を受け付け、データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力するデータストローブ信号検証回路と、データストローブ信号が活性化した際に、ＤＤＲ ＳＤＲＡＭから出力されるデータ信号を保持し、データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、保持回路が出力するデータを一時的に取り込み、取り込んだデータを外部に出力するＦＩＦＯ回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリインターフェイス制御回路及び半導体集積回路に関する。特に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）に対するアクセス制御を行なうメモリインターフェイス制御回路に関する。
【背景技術】
【０００２】
近年、ダブルデータレートモードという高速なデータ転送機能を持ったＤＤＲ ＳＤＲＡＭが普及している。ダブルデータレートモードにおいては、クロックの立ち上りと立ち下りでデータの読み出し及び書き込みが可能なため高速にデータの入出力が行なえる。ＤＤＲ ＳＤＲＡＭのデータ読み出し及び書き込みに関する規格は非特許文献１において定められている。
【０００３】
ここで、非特許文献１において定められているＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間のデータアクセスについて説明する。図２は、ＤＤＲ ＳＤＲＡＭから出力されたデータをシステムＬＳＩで読み出す際の動作を示すタイミングチャートの一例である。図２の時刻Ｔ２において、システムＬＳＩからリードコマンドをＤＤＲ ＳＤＲＡＭに対して発行する。リードコマンドを受け付けたＤＤＲ ＳＤＲＡＭは、時刻Ｔ７においてデータストローブ信号ＤＱＳをＬレベルに設定する。なお、データストローブ信号ＤＱＳはＤＤＲ ＳＤＲＡＭから出力される信号であり、データを転送するタイミングをシステムＬＳＩに知らせるために出力される信号である。
【０００４】
ＤＤＲ ＳＤＲＡＭがリードコマンドを受け取ってからデータストローブ信号ＤＱＳをＬレベルに設定するまでの期間はリードレーテンシーと呼ばれる。このリードレーテンシーはＤＤＲ ＳＤＲＡＭの設定により変更可能である。時刻Ｔ７で、Ｌレベルに設定されたデータストローブ信号ＤＱＳは、時刻Ｔ９に至るまでＬレベルが維持される。このＬレベルを継続する期間は、プリアンブル期間と呼ばれる。プリアンブル期間前のデータストローブ端子（データストローブ信号ＤＱＳの入出力端子）についての規定は存在せず、任意の状態に設定することが可能である。従って、ハイインピーダンス状態とすることも可能である。時刻Ｔ９までデータストローブ信号ＤＱＳをＬレベルに維持した後、データストローブ信号ＤＱＳの論理レベルは交互に変化する。この論理レベルの変更回数は、一回のリードコマンドによってＤＤＲ ＳＤＲＡＭから読み出すデータ長に一致する。即ち、バースト転送におけるバーストレングスとデータストローブ信号ＤＱＳのトグル回数が一致する。バーストレングスに関しても、ＤＤＲ ＳＤＲＡＭの設定により変更可能である。データストローブ信号ＤＱＳは、バーストレングスに相当する回数分トグルした後、Ｌレベルとなる（時刻Ｔ１２）。その後、データストローブ信号ＤＱＳは、時刻Ｔ１３までＬレベルが維持される。このデータストローブ信号ＤＱＳをＬレベルに維持する期間はポストアンブル期間と呼ばれる。ポストアンブル期間以降についてもデータストローブ端子は任意の状態に設定することができる。当然、ハイインピーダンス状態とすることも可能である。上述のＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間のアクセス手順は、ＪＥＤＥＣ半導体技術協会により標準規格として定められたものである。そのため、汎用品のＤＤＲ ＳＤＲＡＭはこの規格に準拠して設計・生産される。
【０００５】
次に、ＤＤＲ ＳＤＲＡＭを制御するシステムＬＳＩのリード動作について説明する。システムＬＳＩは、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下りエッジでデータ信号ＤＱを取り込むように設計される。しかし、上述のように、データストローブ信号ＤＱＳは、プリアンブル期間の前、又は、ポストアンブル期間の後は任意の状態に設定することが可能である。そのため、ハイインピーダンス状態においてはノイズの影響により、データストローブ信号ＤＱＳにシステムＬＳＩが認識できるレベルのパルス波形（グリッジノイズ）が生じる場合がある。その結果、システムＬＳＩにおいて取り込みをすべきデータではない不必要なデータをシステムＬＳＩが取り込むことになり、システムＬＳＩの誤動作の原因になりかねない。この問題点を解消するため、マスク信号ＭＡＳＫをシステムＬＳＩ内部で生成し、データストローブ信号ＤＱＳを必要としない期間（ＤＤＲ ＳＤＲＡＭにアクセスしない期間）はマスク信号ＭＡＳＫによりデータストローブ信号ＤＱＳをマスクし、グリッジノイズの影響を回避する。図２においては、プリアンブル期間（時刻Ｔ７〜Ｔ９）及びポストプリアンブル期間（時刻Ｔ１２〜Ｔ１３）にマスク信号ＭＡＳＫのレベルを変化させ、データストローブ信号ＤＱＳをシステムＬＳＩ内部において有効にしている。図２のリード期間に限り、データストローブ信号ＤＱＳのマスクを解除している。
【０００６】
しかし、ＤＤＲ ＳＤＲＡＭの高速化に伴い、マスク信号ＭＡＳＫの設計が困難になってきている。ＤＤＲ ＳＤＲＡＭが高速化すると、マスク信号ＭＡＳＫの変化が許容できる期間（プリアンブル期間及びポストプリアンブル期間）が短くなるためである。特に、マスク信号ＭＡＳＫの解除はプリアンブル期間中に確定する必要があるが、この期間のマスク信号ＭＡＳＫのマスク解除のタイミングをリードレーテンシーやプリアンブル期間などの既知の時間（アクセスタイミング）のみに基づいて定めることはできない。量産されたＤＤＲ ＳＤＲＡＭの個体差やＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間における配線（伝送路）の抵抗値などのばらつきを考慮してマスク信号ＭＡＳＫの解除タイミングを設計する必要があるためである。
【０００７】
ここで、特許文献１において、ＤＤＲ ＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳ及びデータ信号ＤＱの遅延時間を個別に測定し、その測定結果に基づいてデータストローブ信号ＤＱＳの変化タイミングを最適に調整するメモリインターフェイス制御回路が開示されている。データストローブ信号ＤＱＳの変化タイミングを調整することで、データストローブ信号ＤＱＳに対して正確にマスクを行なうことが可能となり、データストローブ信号ＤＱＳのグリッジノイズ耐性を向上させている。また、グリッジノイズ耐性を向上させることでＤＤＲ ＳＤＲＡＭのレイアウトに関する制限を緩和している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４２８４５２７号公報
【非特許文献】
【０００９】
【非特許文献１】ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＤＤＲ２ ＳＤＲＡＭ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、ＪＥＳＤ７９−２Ｆ、２００９年１１月、ＪＥＤＥＣ半導体技術協会（ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮ）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【００１１】
特許文献１において開示されたメモリインターフェイス制御回路は、マスク信号の解除を適切なタイミングで行なうことを可能とするが、回路規模が増大してしまうという問題がある。マスク信号の解除を適切なタイミングで行なうためには、システムＬＳＩがリードコマンドを発行してからデータストローブ信号ＤＱＳとデータ信号ＤＱの応答が返るまでの遅延値と同等の遅延を生成する回路（可変遅延回路）をメモリインターフェイス制御回路の内部に設けておくことが必要となるからである。
【００１２】
図３に、非特許文献１の図５３を示す。図３（非特許文献１の図５３）は、ＤＤＲ ＳＤＲＡＭからデータを読み出す際のタイミングチャートである。上述のように、ＤＤＲ ＳＤＲＡＭは非特許文献１に記載された規格に基づいて設計されなければならない。そこで、本規格に準拠して設計されたＤＤＲ ＳＤＲＡＭに対して特許文献１で開示された技術の適用を検証する。
【００１３】
図３には、リードレーテンシーが４クロックである場合のアクセスタイミングが示されている。そこで、リードレーテンシーが４クロックであると定め、特許文献１で開示されたメモリインターフェイス回路が必要とする遅延量を計算する。この場合、基本クロックが２００ＭＨｚであるとすれば、１クロックの周期は５．０ｎｓとなるため、２０ｎｓ（５．０ｎｓ×４）の遅延量が必要となる。従って、信号を２０ｎｓ遅延させる素子を、特許文献１で開示されたメモリインターフェイス回路は備える必要がある。さらに、上記の遅延量（遅延時間）はメモリインターフェイス制御回路を含むシステムＬＳＩの周辺温度や電源電圧の変化に影響されないように設計する必要があるため、上述の可変遅延回路は、数Ｋ〜数１０Ｋ程度のゲート規模が必要であり、可変遅延回路の規模が増大するという問題が発生する。そのため、回路規模を増大させることなく、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、メモリがデータを転送するタイミングを通知するデータストローブ信号を受け付け、前記データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力し、前記データストローブ信号に異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、前記データストローブ信号が活性化した際に、前記メモリから出力されるデータ信号を保持しつつ出力し、前記データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、前記保持回路が出力するデータを一時的に取り込み、前記データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、前記データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、を備えるメモリインターフェイス制御回路が提供される。
【００１５】
本発明の第２の視点によれば、上述のメモリインターフェイス制御回路を含む半導体集積回路が提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、回路規模を増大させることなく、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】ＤＤＲ ＳＤＲＡＭから出力されたデータをシステムＬＳＩで読み出す際の動作を示すタイミングチャートの一例である。
【図３】非特許文献１で開示されたデータ読み出し時のタイミングチャートである。
【図４】本発明の第１の実施形態に係るメモリインターフェイス制御回路を含んだシステムＬＳＩとＤＤＲ ＳＤＲＡＭの接続の一例を示す図である。
【図５】本発明の第１の実施形態に係るメモリインターフェイス制御回路の内部構成の一例を示す図である。
【図６】図５に示すデータストローブ信号検証回路の内部構成の一例を示す図である。
【図７】図６に示す波形欠落検出回路の内部構成の一例を示す図である。
【図８】図６に示す冗長波形検出回路の内部構成の一例を示す図である。
【図９】図６に示すＨパルス検出回路の内部構成の一例を示す図である。
【図１０】図６に示すＬパルス検出回路の内部構成の一例を示す図である。
【図１１】図６に示すＤＱＳカウンタ回路の内部構成の一例を示す図である
【図１２】第１の実施形態に係るメモリインターフェイス制御回路の動作を示すタイミングチャートの一例である。
【図１３】第１の実施形態に係るメモリインターフェイス制御回路の別の動作を示すタイミングチャートの一例である。
【発明を実施するための形態】
【００１８】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１９】
上述のように、特許文献１に開示されたメモリインターフェイス制御回路は、正確なデータストローブ信号ＤＱＳを得るために大規模な制御回路を必要とする。そのため、回路規模を増大させず、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路の提供が望まれる。
【００２０】
そこで、一例として図１に示すメモリインターフェイス制御回路を提供する。図１に示すメモリインターフェイス制御回路は、ＤＤＲ ＳＤＲＡＭがデータを転送するタイミングを通知するデータストローブ信号ＤＱＳを受け付け、データストローブ信号ＤＱＳに異常波形が検出された場合にはデータ初期化信号を出力し、データストローブ信号ＤＱＳに異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、データストローブ信号ＤＱＳが活性化（プリアンブル期間経過後の立ち上がりエッジの入力）した際に、ＤＤＲ ＳＤＲＡＭから出力されるデータ信号を保持し、データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、保持回路が出力するデータを一時的に取り込み、データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、を備える。
【００２１】
データストローブ信号検証回路では、入力されたデータストローブ信号ＤＱＳの波形を様々な角度から検証し、データストローブ信号ＤＱＳが規格外の波形であった場合にはデータ初期化信号を出力する。また、保持回路では、データストローブ信号検証回路がデータストローブ信号ＤＱＳの正当性を検証している間データ信号ＤＱを保持し、次段のＦＩＦＯ回路にデータの出力を行なう。データストローブ信号検証回路では、入力されたデータストローブ信号ＤＱＳの正当性が確認できるとデータ取り込み許可信号を出力する。ＦＩＦＯ回路では、データ取り込み許可信号を受け付けると、保持回路から取り込んだデータを外部に出力する。
【００２２】
このようなメモリインターフェイス制御回路を用いることによって、データストローブ信号ＤＱＳをマスクすることなく、入力されたデータストローブ信号ＤＱＳであって正当性の確認できた（異常ではない）データストローブ信号ＤＱＳに基づいてデータの読み出しを行なうことができる。
【００２３】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図４は、本実施形態に係るメモリインターフェイス制御回路１０を含んだシステムＬＳＩ１とＤＤＲ ＳＤＲＡＭ２の接続の一例を示す図である。図４に示すデータ転送システムにおいては、ＤＤＲ ＳＤＲＡＭ２から、データ信号ＤＱと、データ信号ＤＱを転送するタイミングを示すデータストローブ信号ＤＱＳと、反転データストローブ信号ＤＱＳＢを出力する。一方、システムＬＳＩ１からはＤＤＲ ＳＤＲＡＭ２の基本クロックであるメモリクロックＣＫと、ＤＤＲ ＳＤＲＡＭ２に対するコマンド信号ＣＭＤを出力する。コマンド信号ＣＭＤによって、ＤＤＲ ＳＤＲＡＭ２の動作モード（読み出しモードや書き込みモード等）を決定する。
【００２４】
システムＬＳＩ１は、メモリインターフェイス制御回路１０を内蔵する半導体集積回路である。メモリインターフェイス制御回路１０が、ＤＤＲ ＳＤＲＡＭ２と上述の各信号（ＤＱ、ＤＱＳ、ＤＱＳＢ、ＣＫ、ＣＭＤ）に関する制御を行なう。また、メモリインターフェイス制御回路１０は、システムＬＳＩ１の内部で生成される反転スタンバイ信号ＳＴＢＹＢと、リードコマンド信号ＲＥＡＤと、システムＬＳＩ１の基本クロックであるシステムクロックＣＬＫと、システムクロックＣＬＫの２倍の周波数を持つ２逓倍システムクロックＸ２ＣＬＫと、システムクロックＣＬＫの４倍の周波数を持つ４逓倍システムクロックＸ４ＣＬＫを受け付ける。なお、反転スタンバイ信号ＳＴＢＹＢについては後述する。
【００２５】
さらに、メモリインターフェイス制御回路１０から、システムＬＳＩ１の内部回路に対して、ＤＤＲ ＳＤＲＡＭ２から読み出したデータであって、バースト転送における偶数回目の読み込みデータである偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅと、ＤＤＲ ＳＤＲＡＭ２から読み出したデータであって、奇数回目の読み込みデータである奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｏを出力する。
【００２６】
次に、メモリインターフェイス制御回路１０について説明する。図５は、メモリインターフェイス制御回路１０の内部構成の一例を示す図である。図５に示すメモリインターフェイス制御回路１０は、ＩＯバッファ１１及び１２と、論理積回路ＡＮＤ０１と、可変遅延回路１３と、フリップフロップＦＦ０１乃至ＦＦ０３と、ＦＩＦＯ回路１４と、データストローブ信号検証回路１５から構成されている。
【００２７】
ＩＯバッファ１１は、ＤＤＲ ＳＤＲＡＭ２から読み出されたデータ信号ＤＱを受け付ける入力バッファである。ＩＯバッファ１２は、ＤＤＲ ＳＤＲＡＭ２から出力されたデータストローブ信号（ＤＱＳ、ＤＱＳＢ）を受け付ける入力バッファである。なお、ＩＯバッファ１１及び１２には、出力動作を備えるものを採用することも可能である。
【００２８】
論理積回路ＡＮＤ０１は、ＩＯバッファ１２の出力信号と、データストローブ信号検証回路１５の出力するデータストローブ検出信号ＤＱＳ＿ＯＫの論理を反転した信号を入力とする。データストローブ検出信号ＤＱＳ＿ＯＫとは、データストローブ信号検証回路１５が正常なデータストローブ信号ＤＱＳを検出したことを表す信号である。論理積回路ＡＮＤ０１での演算結果は、可変遅延回路１３及びデータストローブ信号検証回路１５に出力される。
【００２９】
可変遅延回路１３はＩＯバッファ１２の出力を、論理積回路ＡＮＤ０１を介して受け付け、データストローブ信号ＤＱＳに対して９０度の位相差をもつデータストローブ信号ＤＱＳ９０と、データストローブ信号ＤＱＳに対して２７０度の位相差をもつデータストローブ信号ＤＱＳ２７０を出力する。
【００３０】
フリップフロップＦＦ０１乃至Ｆ０３は、リセット端子付きフリップフロップである。フリップフロップＦＦ０１のデータ入力には、ＩＯバッファ１１を介してデータ信号ＤＱを入力する。フリップフロップＦＦ０１のクロックにはデータストローブ信号ＤＱＳ９０を入力し、リセット端子ＲＢにはデータストローブ信号検証回路１５が出力するリードデータリセット信号ＤＲＳＴを入力する。リードデータリセット信号ＤＲＳＴは、ＤＤＲ ＳＤＲＡＭ２から読み出したデータを初期化するための信号である。フリップフロップＦＦ０１のデータ出力は、フリップフロップＦＦ０３のデータ入力となる。
【００３１】
フリップフロップＦＦ０３のクロックにはデータストローブ信号ＤＱＳ２７０を入力し、リセット端子ＲＢにはリードデータリセット信号ＤＲＳＴを入力する。フリップフロップＦＦ０３のデータ出力はＦＩＦＯ回路１４に対するＤＡＴＡ＿Ｏ信号となる。
【００３２】
フリップフロップＦＦ０２のデータ入力には、ＩＯバッファ１１を介してデータ信号ＤＱを入力する。フリップフロップＦＦ０２のクロックにはデータストローブ信号ＤＱＳ２７０を入力し、リセット端子ＲＢにはリードデータリセット信号ＤＲＳＴを入力する。フリップフロップＦＦ０２のデータ出力はＦＩＦＯ回路１４に対するＤＡＴＡ＿Ｅ信号となる。
【００３３】
ＦＩＦＯ回路１４は、フリップフロップＦＦ０２のデータ出力（ＤＡＴＡ＿Ｅ）と、フリップフロップＦＦ０３のデータ出力（ＤＡＴＡ＿Ｏ）と、データストローブ信号ＤＱＳ２７０と、リードデータリセット信号ＤＲＳＴと、データストローブ検出信号ＤＱＳ＿ＯＫと、システムクロックＣＬＫを入力信号として受け付ける。さらに、ＦＩＦＯ回路１４は、偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅ及び奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｏを出力する。
【００３４】
データストローブ信号検証回路１５は、受け付けたデータストローブ信号ＤＱＳが正常な信号であるか否かを検出する回路である。具体的には、データストローブ信号検証回路１５に入力されたデータストローブ信号ＤＱＳが、上述の非特許文献１で定められた規格に反するものであれば採用しない。例えば、データストローブ信号検証回路１５に入力したデータストローブ信号ＤＱＳのＬレベル又はＨレベルとして維持すべき期間が、規格に反するものであれば、そのようなデータストローブ信号ＤＱＳは正常な信号とは扱わない。そのような異常なデータストローブ信号ＤＱＳとして判定されたデータストローブ信号に従って取り込んだ読み出しデータは破棄する。そのための信号がリードデータリセット信号ＤＲＳＴである。
【００３５】
データストローブ信号検証回路１５において異常が検出されなかったデータストローブ信号ＤＱＳに従って取り込んだ読み出しデータは正常なデータとしてシステムＬＳＩ１の内部に出力される。そのための信号がデータストローブ検出信号ＤＱＳ＿ＯＫである。なお、データストローブ信号検証回路１５の活性化及び非活性化は、システムＬＳＩ１の内部で生成される信号である反転スタンバイ信号ＳＴＢＹＢにより決定される。
【００３６】
図６は、データストローブ信号検証回路１５の内部構成の一例を示す図である。データストローブ信号検証回路１５は、インバータＩＮＶ０１及びＩＮＶ０２と、論理積回路ＡＮＤ０２乃至ＡＮＤ０４と、波形欠落検出回路１００と、冗長波形検出回路２００と、Ｈパルス検出回路３００と、Ｌパルス検出回路４００と、ＤＱＳカウンタ５００から構成されている。
【００３７】
インバータＩＮＶ０１は、ＤＱＳカウンタ５００が出力するデータストローブ検出信号ＤＱＳ＿ＯＫを受け付け、論理積回路ＡＮＤ０２に反転信号を出力する。
【００３８】
論理積回路ＡＮＤ０２は、データストローブ検出信号ＤＱＳ＿ＯＫと反転スタンバイ信号ＳＴＢＹＢを入力信号として受け付ける。また、論理積回路ＡＮＤ０２の出力信号はＤＳＥＴＢ信号として、波形欠落検出回路１００、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００、論理積回路ＡＮＤ０３の各回路に出力される。
【００３９】
論理積回路ＡＮＤ０３には、ＤＳＥＴＢ信号とデータストローブ信号ＤＱＳ９０を入力する。論理積回路ＡＮＤ０３の出力信号は、ＤＱＳ９０Ｃ信号としてＤＱＳカウンタ５００に出力される。
【００４０】
波形欠落検出回路１００には、データストローブ信号ＤＱＳと、４逓倍システムクロックＸ４ＣＬＫと、ＤＳＥＴＢ信号が入力される。波形欠落検出回路１００からはＨＦＬＧ信号が出力される。このＨＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳの波形が欠落していることを示すフラグ信号である。
【００４１】
冗長波形検出回路２００には、データストローブ信号ＤＱＳと、４逓倍システムクロックＸ４ＣＬＫと、ＤＳＥＴＢ信号が入力される。冗長波形検出回路２００からはＬＦＬＧ信号が出力される。このＬＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳの波形が冗長であることを示すフラグ信号である。
【００４２】
Ｈパルス検出回路３００には、データストローブ信号ＤＱＳと、２逓倍システムクロックＸ２ＣＬＫと、ＤＳＥＴＢ信号と、データストローブ信号ＤＱＳ９０が入力される。Ｈパルス検出回路３００からはＨＰＦＬＧ信号が出力される。このＨＰＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳのＨレベルの期間が規格値よりも短いことを示すフラグ信号である。
【００４３】
Ｌパルス検出回路４００には、データストローブ信号ＤＱＳと、２逓倍システムクロックＸ２ＣＬＫと、ＤＳＥＴＢ信号と、データストローブ信号ＤＱＳ９０が入力される。Ｌパルス検出回路４００からはＬＰＦＬＧ信号が出力される。このＬＰＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳのＬレベルの期間が規格値よりも短いことを示すフラグ信号である。
【００４４】
なお、上述の各フラグ信号（ＨＦＬＧ信号、ＬＦＬＧ信号、ＨＰＦＬＧ信号、ＬＰＦＬＧ信号）がＨレベルの際には各検出回路では異常な波形を検出しておらず、各検出回路がＬレベルのフラグ信号を出力した場合にデータストローブ信号ＤＱＳの異常波形を検出したことを意味する。
【００４５】
論理積回路ＡＮＤ０４は、上述の各フラグ信号（ＨＦＬＧ信号、ＬＦＬＧ信号、ＨＰＦＬＧ信号、ＬＰＦＬＧ信号）を入力信号として受け付ける。論理積回路ＡＮＤ０４は、ＲＳＴＢ信号としてＤＱＳカウンタ５００及びインバータＩＮＶ０２に演算結果を出力する。
【００４６】
インバータＩＮＶ０２の出力信号がリードデータリセット信号ＤＲＳＴとして、データストローブ信号検証回路１５から出力される。
【００４７】
ＤＱＳカウンタ回路５００には、論理積回路ＡＮＤ０４の出力するＲＳＴＢ信号と、論理積回路ＡＮＤ０３の出力するＤＱＳ９０Ｃ信号と、リードコマンド信号ＲＥＡＤが入力される。ＤＱＳカウンタ回路５００はデータストローブ検出信号ＤＱＳ＿ＯＫを出力する。
【００４８】
以上のように、データストローブ信号検証回路１５は４個の検出回路を含み、各検出回路において入力されたデータストローブ信号ＤＱＳの正当性を検証する。いずれかの検出回路において異常が検出された場合には、それぞれフラグ信号を出力し、論理積回路ＡＮＤ０４においてリードデータリセット要求（ＲＳＴＢ信号及びＤＲＳＴ信号）に纏められる。
【００４９】
一方、各検出回路が異常を検出しなければ、ＤＱＳカウンタ５００においてバーストレングスに応じた回数分、データストローブ信号ＤＱＳ９０がトグルしたか否かを確認する。確認の結果、必要な回数分、データストローブ信号ＤＱＳ９０がトグルしている場合にはデータストローブ検出信号ＤＱＳ＿ＯＫを出力する。
【００５０】
データストローブ信号検証回路１５が出力するリードデータリセット信号ＤＲＳＴ及びデータストローブ検出信号ＤＱＳ＿ＯＫに従って、図２のフリップフロップＦＦ０１乃至ＦＦ０３及びＦＩＦＯ回路１４はデータの初期化、又は、ＤＤＲ ＳＤＲＡＭ２から読み出したデータをシステムＬＳＩ１の内部に送信する。
【００５１】
次に、各検出回路及びＤＱＳカウンタ５００について説明する。図７は、波形欠落検出回路１００の内部構成の一例を示す図である。波形欠落検出回路１００は、インバータＩＮＶ０３と、論理積回路ＡＮＤ０５と、論理和回路ＯＲ０１と、フリップフロップＦＦ０４乃至ＦＦ０７から構成されている。フリップフロップＦＦ０４はリセット端子付きフリップフロップであり、フリップフロップＦＦ０５乃至ＦＦ０７はセット端子付きフリップフロップである。
【００５２】
インバータＩＮＶ０３には、データストローブ信号ＤＱＳを入力し、反転した信号を論理積回路ＡＮＤ０５に出力する。
【００５３】
論理積回路ＡＮＤ０５は、インバータＩＮＶ０３の出力信号と、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０５の出力信号は、フリップフロップＦＦ０５乃至ＦＦ０７の各セット端子ＳＢに入力される。
【００５４】
フリップフロップＦＦ０４のデータ入力にはデータストローブ信号ＤＱＳが入力され、データ出力はフリップフロップＦＦ０５のデータ入力となる。また、フリップフロップＦＦ０４のリセット端子ＲＢにはＤＳＥＴＢ信号が入力される。
【００５５】
フリップフロップＦＦ０５は、フリップフロップＦＦ０４のデータ出力をデータ入力とする。フリップフロップＦＦ０５のデータ出力をフリップフロップＦＦ０６のデータ入力及び論理和回路ＯＲ０１に対する出力とする。フリップフロップＦＦ０６は、フリップフロップＦＦ０５のデータ出力をデータ入力とする。フリップフロップＦＦ０６のデータ出力をフリップフロップＦＦ０７のデータ入力及び論理和回路ＯＲ０１に対する出力とする。フリップフロップＦＦ０７は、フリップフロップＦＦ０６のデータ出力をデータ入力とする。フリップフロップＦＦ０７のデータ出力を論理和回路ＯＲ０１に対する出力とする。なお、フリップフロップＦＦ０４乃至ＦＦ０７のクロックには４逓倍システムクロックＸ４ＣＬＫが入力される。
【００５６】
論理和回路ＯＲ０１には、フリップフロップＦＦ０５乃至ＦＦ０７のデータ出力が入力され、演算結果をＨＦＬＧ信号として出力する。
【００５７】
次に、冗長波形検出回路２００について説明する。図８は、冗長波形検出回路２００の内部構成の一例を示す図である。冗長波形検出回路２００は、論理積回路ＡＮＤ０６と、否定論理積回路ＮＡＮＤ０１と、フリップフロップＦＦ０８乃至ＦＦ１１から構成されている。フリップフロップＦＦ０８乃至ＦＦ１１はリセット端子付きフリップフロップである。
【００５８】
論理積回路ＡＮＤ０６には、データストローブ信号ＤＱＳとＤＳＥＴＢ信号を入力する。論理積回路ＡＮＤ０６の出力信号は、フリップフロップＦＦ０９乃至ＦＦ１１の各リセット端子ＲＢに入力する。
【００５９】
フリップフロップＦＦ０８のデータ入力にはデータストローブ信号ＤＱＳが入力され、データ出力はフリップフロップＦＦ０９のデータ入力に出力される。また、フリップフロップＦＦ０８のリセット端子ＲＢにはＤＳＥＴＢ信号が入力される。
【００６０】
フリップフロップＦＦ０９は、フリップフロップＦＦ０８のデータ出力をデータ入力とする。フリップフロップＦＦ０９のデータ出力をフリップフロップＦＦ１０のデータ入力及び否定論理積回路ＮＡＮＤ０１に対する出力とする。フリップフロップＦＦ１０は、フリップフロップＦＦ０９のデータ出力をデータ入力とする。フリップフロップＦＦ１０のデータ出力をフリップフロップＦＦ１１のデータ入力及び否定論理積回路ＮＡＮＤ０１に対する出力とする。フリップフロップＦＦ１１は、フリップフロップＦＦ１０のデータ出力をデータ入力とする。フリップフロップＦＦ１１のデータ出力を否定論理積回路ＮＡＮＤ０１に対する出力とする。なお、フリップフロップＦＦ０８乃至ＦＦ１１のクロックには４逓倍システムクロックＸ４ＣＬＫが入力される。
【００６１】
否定論理積回路ＮＡＮＤ０１には、フリップフロップＦＦ０９乃至ＦＦ１１のデータ出力が入力され、演算結果をＬＦＬＧ信号として出力する。
【００６２】
次に、Ｈパルス検出回路３００について説明する。図９は、Ｈパルス検出回路３００の内部構成の一例を示す図である。Ｈパルス検出回路３００は、インバータＩＮＶ０４と、論理積回路ＡＮＤ０７と、フリップフロップＦＦ１２から構成されている。フリップフロップＦＦ１２はセット端子付きフリップフロップである。
【００６３】
インバータＩＮＶ０４はデータストローブ信号ＤＱＳを受け付け、反転信号を論理積回路ＡＮＤ０７に出力する。
【００６４】
論理積回路ＡＮＤ０７は、インバータＩＮＶ０４の出力と、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０７の出力はフリップフロップＦＦ１２のセット端子ＳＢに入力される。
【００６５】
フリップフロップＦＦ１２のデータ入力には、データストローブ信号ＤＱＳが入力され、クロックにデータストローブ信号ＤＱＳ９０が入力される。フリップフロップＦＦ１２のデータ出力をＨＰＦＬＧ信号として出力する。
【００６６】
次に、Ｌパルス検出回路４００について説明する。図１０は、Ｌパルス検出回路４００の内部構成の一例を示す図である。Ｌパルス検出回路４００は、インバータＩＮＶ０５及びＩＮＶ０６と、論理積回路ＡＮＤ０８と、フリップフロップＦＦ１３から構成されている。フリップフロップＦＦ１３はセット端子付きフリップフロップである。
【００６７】
インバータＩＮＶ０５には、データストローブ信号ＤＱＳが入力され、反転信号をフリップフロップＦＦ１３のデータ入力に出力する。
【００６８】
インバータＩＮＶ０６には、データストローブ信号ＤＱＳ９０が入力され、反転信号をフリップフロップＦＦ１３のクロックに出力する。
【００６９】
論理積回路ＡＮＤ０８は、データストローブ信号ＤＱＳと、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０８の出力は、フリップフロップＦＦ１３のセット端子ＳＢに入力される。
【００７０】
フリップフロップＦＦ１３のデータ入力には、データストローブ信号ＤＱＳの反転信号が入力され、クロックにデータストローブ信号ＤＱＳ９０の反転信号が入力される。フリップフロップＦＦ１３のデータ出力をＬＰＦＬＧ信号として出力する。
【００７１】
続いて、ＤＱＳカウンタ回路５００について説明する。図１１は、ＤＱＳカウンタ回路５００の内部構成の一例を示す図である。ＤＱＳカウンタ回路５００は、インバータＩＮＶ０７及びＩＮＶ０８と、論理積回路ＡＮＤ０９と、排他的論理和回路ＸＯＲ０１と、フリップフロップＦＦ１４及びＦＦ１５から構成されている。なお、フリップフロップＦＦ１４及びＦＦ１５はリセット端子付きフリップフロップである。
【００７２】
インバータＩＮＶ０７には、リードコマンド信号ＲＥＡＤが入力され、反転信号が論理積回路ＡＮＤ０９に入力される。論理積回路ＡＮＤ０９には、インバータＩＮＶ０７の出力信号と、ＲＳＴＢ信号が入力される。
【００７３】
論理積回路ＡＮＤ０９の出力は、フリップフロップＦＦ１４及びＦＦ１５のリセット端子ＲＢに入力される。フリップフロップＦＦ１４のデータ入力には、インバータＩＮＶ０８の出力信号が入力される。
【００７４】
フリップフロップＦＦ１４のデータ出力は、インバータＩＮＶ０８及び排他的論理和回路ＸＯＲ０１に入力される。
【００７５】
排他的論理和回路ＸＯＲ０１には、フリップフロップＦＦ１４及びＦＦ１５のデータ出力が入力され、演算結果をフリップフロップＦＦ１５のデータ入力に出力する。
【００７６】
フリップフロップＦＦ１５のデータ入力には、排他的論理和回路ＸＯＲ０１の出力が入力され、データ出力をデータストローブ検出信号ＤＱＳ＿ＯＫとして出力する。フリップフロップＦＦ１４及びＦ１５のクロックには、データストローブ信号ＤＱＳ９０Ｃを反転して入力する。
【００７７】
次に、メモリインターフェイス制御回路１０の動作について説明する。図１２は、本実施形態に係るメモリインターフェイス制御回路１０の動作を示すタイミングチャートの一例である。図１２では、波形欠落検出回路１００が入力されたデータストローブ信号ＤＱＳの異常を検出したことで取り込んだデータを初期化し、その後、予め定めたバースト長のデータを取り込む際の動作を示している。なお、図１２はバースト長を４とした場合のタイミングチャートである。
【００７８】
図１２の時刻Ｔ２において、データストローブ信号検証回路１５はリードコマンド信号ＲＥＡＤを受け取った直後にデータストローブ検出信号ＤＱＳ＿ＯＫをＬレベルに設定する。また、リードコマンド信号ＲＥＡＤがアクティブになった後、時刻Ｔ５でＨレベルの反転スタンバイ信号ＳＴＢＹＢがデータストローブ信号検証回路１５に入力されることにより、データストローブ信号検証回路１５は活性化する。その後、時刻Ｔ５とＴ６の期間内にデータストローブ信号ＤＱＳが入力されると、インターフェイス制御回路１０のフリップフロップＦＦ０１がデータストローブ信号ＤＱＳ９０の立ち上がりエッジでデータ信号ＤＱの状態ＤＸを取り込む。さらに、時刻Ｔ７において、フリップフロップＦＦ０２及びＦＦ０３が、それぞれデータストローブ信号ＤＱＳ２７０の立ち上がりエッジでデータ信号ＤＱを取り込む。
【００７９】
しかし、ＤＤＲ ＳＤＲＡＭの規格によるならば、時刻Ｔ７とＴ８の期間内において、データストローブ信号ＤＱＳが立ち上がる必要があるが、依然としてＬレベルのままである。そのため、波形欠落検出回路１００では入力されたデータストローブ信号ＤＱＳに異常が存在するとしてＨＦＬＧ信号をＬレベルに設定する。その結果、データストローブ信号検証回路１５からＨレベルのリードデータリセット信号ＤＲＳＴが出力される（時刻Ｔ８）。このリードデータリセット信号ＤＲＳＴにより、フリップフロップＦＦ０１乃至ＦＦ０３は保持しているデータを初期化する。
【００８０】
次に、時刻Ｔ９において、再びデータストローブ信号ＤＱＳの立ち上がりエッジがデータストローブ信号検証回路１５に入力され、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴをＬレベルに設定する。リセットが解除されたフリップフロップＦＦ０１は、データストローブ信号ＤＱＳ９０の立ち上がりエッジで、データ信号ＤＱの状態Ｄ１を取り込む。さらに、フリップフロップＦＦ０２はデータストローブ信号ＤＱＳ２７０の立ち上がりエッジで、データ信号ＤＱの状態Ｄ２を取り込む。また、フリップフロップＦＦ０３はデータストローブ信号ＤＱＳ２７０の立ち上がりエッジでフリップフロップＦＦ０１が取り込んだデータの入力を受け付ける。以上の動作により、フリップフロップＦＦ０２から出力するＤＡＴＡ＿Ｅ信号と、フリップフロップＦＦ０３から出力するＤＡＴＡ＿Ｏ信号が同時に出力される。
【００８１】
ＦＩＦＯ回路１４では、これらのＤＡＴＡ＿Ｏ信号とＤＡＴＡ＿Ｅ信号をデータの順序を維持したまま取り込む。
【００８２】
次に、時刻Ｔ１１で２回目のデータストローブ信号ＤＱＳの立ち上がりエッジがデータストローブ信号検証回路１５に入力され、時刻Ｔ９の際の動作と同様に、データ信号ＤＱの状態Ｄ３及びＤ４がＦＩＦＯ回路１４に取り込まれる。時刻Ｔ１１で２回目のデータストローブ信号ＤＱＳが入力されたことにより、波形欠落検出回路１００では異常を検出することはない。同時に、他の検出回路（冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００）でもデータストローブ信号ＤＱＳの異常は検出されない。入力されたデータストローブ信号ＤＱＳが規格どおりの波形だからである。
【００８３】
そして、ＤＱＳカウンタ回路５００においてデータストローブ信号ＤＱＳ９０Ｃの立ち下りエッジを２度カウントすると、データストローブ信号検証回路１５から時刻Ｔ１２直後の４逓倍システムクロックＸ４ＣＬＫの立ち上がりエッジでデータストローブ検出信号ＤＱＳ＿ＯＫが出力される。このデータストローブ検出信号ＤＱＳ＿ＯＫが出力されると、ＦＩＦＯ回路１４は内部に取り込んだデータ信号ＤＱの状態（Ｄ１〜Ｄ４）をシステムクロックＣＬＫに同期させ、偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅと奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿ＯとしてシステムＬＳＩ１に出力する。なお、データストローブ信号検証回路１５は、反転スタンバイ信号ＳＴＢＹＢを受け付けて非活性状態に遷移する（時刻Ｔ２０）。
【００８４】
続いて、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の動作について説明する。図１３は、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の各検出回路がデータストローブ信号ＤＱＳの異常を検出した場合のタイミングチャートの一例である。
【００８５】
図１３の時刻Ｔ１からＴ６までの期間では、データストローブ信号ＤＱＳの入力を検出したが、その後データストローブ信号ＤＱＳが入力されずリードデータリセット信号ＤＲＳＴにより、フリップフロップＦＦ０１乃至ＦＦ０３は保持しているデータを破棄している。即ち、波形欠落検出回路１００がデータストローブ信号ＤＱＳの異常を検出した際の動作である。本動作は、図１２を用いて既に説明した動作であるため説明を省略する。なお、時刻Ｔ１からＴ６の期間において、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の各検出回路は異常な波形を検出していない。
【００８６】
図１３の時刻Ｔ６からＴ９までの期間は、冗長波形検出回路２００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合のタイミングチャートである。時刻Ｔ６でデータストローブ信号ＤＱＳがＨレベルに遷移したが、時刻Ｔ７になってもＬレベルに遷移していない。データストローブ信号ＤＱＳのＨレベルが継続する期間が規格値を越えたため、冗長波形検出回路２００では異常を検出する。その結果、冗長波形検出回路２００からはＬＦＬＧ信号としてＬレベルが出力され、その直後にデータストローブ信号検証回路１５からリードデータリセット信号ＤＲＳＴが出力される。なお、リードデータリセット信号ＤＲＳＴはデータストローブ信号ＤＱＳが入力されるまでＨレベルを継続する。
【００８７】
次に、Ｈパルス検出回路３００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合の動作について説明する。図１３の時刻Ｔ９からＴ１２は、Ｈパルス検出回路３００が異常を検出した場合のタイミングチャートである。時刻Ｔ９で入力されたデータストローブ信号ＤＱＳのＨレベルの期間は規格どおりの長さであるためデータストローブ信号検証回路１５が異常を検出することはない。しかし、時刻Ｔ１１で入力されたデータストローブ信号ＤＱＳのＨレベルの期間は規格値の半分であるため、Ｈパルス検出回路３００は異常を検出する。その結果、Ｈパルス検出回路３００はＨＰＦＬＧ信号をＬレベルに設定し、出力する。その後、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴを出力する。データストローブ信号検証回路１５は、時刻Ｔ１４でデータストローブ信号ＤＱＳが入力されるまで、リードデータリセット信号ＤＲＳＴのＨレベルを継続する。
【００８８】
次に、Ｌパルス検出回路４００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合の動作について説明する。図１３の時刻Ｔ１４からＴ１８は、Ｌパルス検出回路４００が異常を検出した場合のタイミングチャートである。時刻Ｔ１４で入力されたデータストローブ信号ＤＱＳは正常であるため、データストローブ信号検証回路１５が異常を検出することはない。しかし、時刻Ｔ１５からＴ１６の間に存在するデータストローブ信号ＤＱＳのＬレベルの期間は規格値の半分であるため、Ｌパルス検出回路４００は異常を検出する。その結果、Ｌパルス検出回路４００はＬＰＦＬＧ信号にＬレベルに設定し、出力する。その後、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴを出力する。なお、データストローブ信号ＤＱＳが入力されるまでリードデータリセット信号ＤＲＳＴのＨレベルを継続する。
【００８９】
以上のように、データストローブ信号検証回路１５では、各検出回路（波形欠落検出回路１００、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００）によってデータストローブ信号ＤＱＳの異常を検出する。異常が検出された場合には、その時点までに取り込んだリードデータを初期化する。なお、上記の４つのデータストローブ信号ＤＱＳの異常波形以外にも想定される異常波形が存在する場合には、データストローブ信号検証回路１５に異常検出回路を追加することによって、異なる異常波形に対応することが可能になる。
【００９０】
本実施形態に係るメモリインターフェイス制御回路１０は、データストローブ信号検証回路１５が異常なデータストローブ信号ＤＱＳを検出すると、それ以前に取り込んだデータを初期化する機能を備える。従って、データストローブ信号ＤＱＳに対してマスクを実施する必要もなく、さらに、特許文献１で開示されたメモリインターフェイス制御回路のようにマスク解除のタイミングを詳細に調整する必要がない。そのため、特許文献１で開示されたメモリインターフェイス制御回路では数Ｋ〜数１０Ｋ程度のゲート規模が必要であったのに対し、本実施形態に係るメモリインターフェイス制御回路１０では僅か数十ゲートという回路規模で正常なデータストローブ信号ＤＱＳを取り込むことが可能である。
【００９１】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９２】
１ システムＬＳＩ
２ ＤＤＲ ＳＤＲＡＭ
１０ メモリインターフェイス制御回路
１１、１２ ＩＯバッファ
１３ 可変遅延回路
１４ ＦＩＦＯ回路
１５ データストローブ信号検証回路
１００ 波形欠落検出回路
２００ 冗長波形検出回路
３００ Ｈパルス検出回路
４００ Ｌパルス検出回路
５００ ＤＱＳカウンタ
ＡＮＤ０１〜ＡＮＤ０９ 論理積回路
ＦＦ０１〜ＦＦ１５ フリップフロップ
ＩＮＶ０１〜ＩＮＶ０８ インバータ
ＮＡＮＤ０１ 否定論理積回路
ＯＲ０１ 論理和回路
ＸＯＲ０１ 排他的論理和回路
【技術分野】
【０００１】
本発明は、メモリインターフェイス制御回路及び半導体集積回路に関する。特に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）に対するアクセス制御を行なうメモリインターフェイス制御回路に関する。
【背景技術】
【０００２】
近年、ダブルデータレートモードという高速なデータ転送機能を持ったＤＤＲ ＳＤＲＡＭが普及している。ダブルデータレートモードにおいては、クロックの立ち上りと立ち下りでデータの読み出し及び書き込みが可能なため高速にデータの入出力が行なえる。ＤＤＲ ＳＤＲＡＭのデータ読み出し及び書き込みに関する規格は非特許文献１において定められている。
【０００３】
ここで、非特許文献１において定められているＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間のデータアクセスについて説明する。図２は、ＤＤＲ ＳＤＲＡＭから出力されたデータをシステムＬＳＩで読み出す際の動作を示すタイミングチャートの一例である。図２の時刻Ｔ２において、システムＬＳＩからリードコマンドをＤＤＲ ＳＤＲＡＭに対して発行する。リードコマンドを受け付けたＤＤＲ ＳＤＲＡＭは、時刻Ｔ７においてデータストローブ信号ＤＱＳをＬレベルに設定する。なお、データストローブ信号ＤＱＳはＤＤＲ ＳＤＲＡＭから出力される信号であり、データを転送するタイミングをシステムＬＳＩに知らせるために出力される信号である。
【０００４】
ＤＤＲ ＳＤＲＡＭがリードコマンドを受け取ってからデータストローブ信号ＤＱＳをＬレベルに設定するまでの期間はリードレーテンシーと呼ばれる。このリードレーテンシーはＤＤＲ ＳＤＲＡＭの設定により変更可能である。時刻Ｔ７で、Ｌレベルに設定されたデータストローブ信号ＤＱＳは、時刻Ｔ９に至るまでＬレベルが維持される。このＬレベルを継続する期間は、プリアンブル期間と呼ばれる。プリアンブル期間前のデータストローブ端子（データストローブ信号ＤＱＳの入出力端子）についての規定は存在せず、任意の状態に設定することが可能である。従って、ハイインピーダンス状態とすることも可能である。時刻Ｔ９までデータストローブ信号ＤＱＳをＬレベルに維持した後、データストローブ信号ＤＱＳの論理レベルは交互に変化する。この論理レベルの変更回数は、一回のリードコマンドによってＤＤＲ ＳＤＲＡＭから読み出すデータ長に一致する。即ち、バースト転送におけるバーストレングスとデータストローブ信号ＤＱＳのトグル回数が一致する。バーストレングスに関しても、ＤＤＲ ＳＤＲＡＭの設定により変更可能である。データストローブ信号ＤＱＳは、バーストレングスに相当する回数分トグルした後、Ｌレベルとなる（時刻Ｔ１２）。その後、データストローブ信号ＤＱＳは、時刻Ｔ１３までＬレベルが維持される。このデータストローブ信号ＤＱＳをＬレベルに維持する期間はポストアンブル期間と呼ばれる。ポストアンブル期間以降についてもデータストローブ端子は任意の状態に設定することができる。当然、ハイインピーダンス状態とすることも可能である。上述のＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間のアクセス手順は、ＪＥＤＥＣ半導体技術協会により標準規格として定められたものである。そのため、汎用品のＤＤＲ ＳＤＲＡＭはこの規格に準拠して設計・生産される。
【０００５】
次に、ＤＤＲ ＳＤＲＡＭを制御するシステムＬＳＩのリード動作について説明する。システムＬＳＩは、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下りエッジでデータ信号ＤＱを取り込むように設計される。しかし、上述のように、データストローブ信号ＤＱＳは、プリアンブル期間の前、又は、ポストアンブル期間の後は任意の状態に設定することが可能である。そのため、ハイインピーダンス状態においてはノイズの影響により、データストローブ信号ＤＱＳにシステムＬＳＩが認識できるレベルのパルス波形（グリッジノイズ）が生じる場合がある。その結果、システムＬＳＩにおいて取り込みをすべきデータではない不必要なデータをシステムＬＳＩが取り込むことになり、システムＬＳＩの誤動作の原因になりかねない。この問題点を解消するため、マスク信号ＭＡＳＫをシステムＬＳＩ内部で生成し、データストローブ信号ＤＱＳを必要としない期間（ＤＤＲ ＳＤＲＡＭにアクセスしない期間）はマスク信号ＭＡＳＫによりデータストローブ信号ＤＱＳをマスクし、グリッジノイズの影響を回避する。図２においては、プリアンブル期間（時刻Ｔ７〜Ｔ９）及びポストプリアンブル期間（時刻Ｔ１２〜Ｔ１３）にマスク信号ＭＡＳＫのレベルを変化させ、データストローブ信号ＤＱＳをシステムＬＳＩ内部において有効にしている。図２のリード期間に限り、データストローブ信号ＤＱＳのマスクを解除している。
【０００６】
しかし、ＤＤＲ ＳＤＲＡＭの高速化に伴い、マスク信号ＭＡＳＫの設計が困難になってきている。ＤＤＲ ＳＤＲＡＭが高速化すると、マスク信号ＭＡＳＫの変化が許容できる期間（プリアンブル期間及びポストプリアンブル期間）が短くなるためである。特に、マスク信号ＭＡＳＫの解除はプリアンブル期間中に確定する必要があるが、この期間のマスク信号ＭＡＳＫのマスク解除のタイミングをリードレーテンシーやプリアンブル期間などの既知の時間（アクセスタイミング）のみに基づいて定めることはできない。量産されたＤＤＲ ＳＤＲＡＭの個体差やＤＤＲ ＳＤＲＡＭとシステムＬＳＩ間における配線（伝送路）の抵抗値などのばらつきを考慮してマスク信号ＭＡＳＫの解除タイミングを設計する必要があるためである。
【０００７】
ここで、特許文献１において、ＤＤＲ ＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳ及びデータ信号ＤＱの遅延時間を個別に測定し、その測定結果に基づいてデータストローブ信号ＤＱＳの変化タイミングを最適に調整するメモリインターフェイス制御回路が開示されている。データストローブ信号ＤＱＳの変化タイミングを調整することで、データストローブ信号ＤＱＳに対して正確にマスクを行なうことが可能となり、データストローブ信号ＤＱＳのグリッジノイズ耐性を向上させている。また、グリッジノイズ耐性を向上させることでＤＤＲ ＳＤＲＡＭのレイアウトに関する制限を緩和している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４２８４５２７号公報
【非特許文献】
【０００９】
【非特許文献１】ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＤＤＲ２ ＳＤＲＡＭ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、ＪＥＳＤ７９−２Ｆ、２００９年１１月、ＪＥＤＥＣ半導体技術協会（ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮ）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【００１１】
特許文献１において開示されたメモリインターフェイス制御回路は、マスク信号の解除を適切なタイミングで行なうことを可能とするが、回路規模が増大してしまうという問題がある。マスク信号の解除を適切なタイミングで行なうためには、システムＬＳＩがリードコマンドを発行してからデータストローブ信号ＤＱＳとデータ信号ＤＱの応答が返るまでの遅延値と同等の遅延を生成する回路（可変遅延回路）をメモリインターフェイス制御回路の内部に設けておくことが必要となるからである。
【００１２】
図３に、非特許文献１の図５３を示す。図３（非特許文献１の図５３）は、ＤＤＲ ＳＤＲＡＭからデータを読み出す際のタイミングチャートである。上述のように、ＤＤＲ ＳＤＲＡＭは非特許文献１に記載された規格に基づいて設計されなければならない。そこで、本規格に準拠して設計されたＤＤＲ ＳＤＲＡＭに対して特許文献１で開示された技術の適用を検証する。
【００１３】
図３には、リードレーテンシーが４クロックである場合のアクセスタイミングが示されている。そこで、リードレーテンシーが４クロックであると定め、特許文献１で開示されたメモリインターフェイス回路が必要とする遅延量を計算する。この場合、基本クロックが２００ＭＨｚであるとすれば、１クロックの周期は５．０ｎｓとなるため、２０ｎｓ（５．０ｎｓ×４）の遅延量が必要となる。従って、信号を２０ｎｓ遅延させる素子を、特許文献１で開示されたメモリインターフェイス回路は備える必要がある。さらに、上記の遅延量（遅延時間）はメモリインターフェイス制御回路を含むシステムＬＳＩの周辺温度や電源電圧の変化に影響されないように設計する必要があるため、上述の可変遅延回路は、数Ｋ〜数１０Ｋ程度のゲート規模が必要であり、可変遅延回路の規模が増大するという問題が発生する。そのため、回路規模を増大させることなく、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、メモリがデータを転送するタイミングを通知するデータストローブ信号を受け付け、前記データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力し、前記データストローブ信号に異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、前記データストローブ信号が活性化した際に、前記メモリから出力されるデータ信号を保持しつつ出力し、前記データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、前記保持回路が出力するデータを一時的に取り込み、前記データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、前記データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、を備えるメモリインターフェイス制御回路が提供される。
【００１５】
本発明の第２の視点によれば、上述のメモリインターフェイス制御回路を含む半導体集積回路が提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、回路規模を増大させることなく、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】ＤＤＲ ＳＤＲＡＭから出力されたデータをシステムＬＳＩで読み出す際の動作を示すタイミングチャートの一例である。
【図３】非特許文献１で開示されたデータ読み出し時のタイミングチャートである。
【図４】本発明の第１の実施形態に係るメモリインターフェイス制御回路を含んだシステムＬＳＩとＤＤＲ ＳＤＲＡＭの接続の一例を示す図である。
【図５】本発明の第１の実施形態に係るメモリインターフェイス制御回路の内部構成の一例を示す図である。
【図６】図５に示すデータストローブ信号検証回路の内部構成の一例を示す図である。
【図７】図６に示す波形欠落検出回路の内部構成の一例を示す図である。
【図８】図６に示す冗長波形検出回路の内部構成の一例を示す図である。
【図９】図６に示すＨパルス検出回路の内部構成の一例を示す図である。
【図１０】図６に示すＬパルス検出回路の内部構成の一例を示す図である。
【図１１】図６に示すＤＱＳカウンタ回路の内部構成の一例を示す図である
【図１２】第１の実施形態に係るメモリインターフェイス制御回路の動作を示すタイミングチャートの一例である。
【図１３】第１の実施形態に係るメモリインターフェイス制御回路の別の動作を示すタイミングチャートの一例である。
【発明を実施するための形態】
【００１８】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１９】
上述のように、特許文献１に開示されたメモリインターフェイス制御回路は、正確なデータストローブ信号ＤＱＳを得るために大規模な制御回路を必要とする。そのため、回路規模を増大させず、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路の提供が望まれる。
【００２０】
そこで、一例として図１に示すメモリインターフェイス制御回路を提供する。図１に示すメモリインターフェイス制御回路は、ＤＤＲ ＳＤＲＡＭがデータを転送するタイミングを通知するデータストローブ信号ＤＱＳを受け付け、データストローブ信号ＤＱＳに異常波形が検出された場合にはデータ初期化信号を出力し、データストローブ信号ＤＱＳに異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、データストローブ信号ＤＱＳが活性化（プリアンブル期間経過後の立ち上がりエッジの入力）した際に、ＤＤＲ ＳＤＲＡＭから出力されるデータ信号を保持し、データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、保持回路が出力するデータを一時的に取り込み、データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、を備える。
【００２１】
データストローブ信号検証回路では、入力されたデータストローブ信号ＤＱＳの波形を様々な角度から検証し、データストローブ信号ＤＱＳが規格外の波形であった場合にはデータ初期化信号を出力する。また、保持回路では、データストローブ信号検証回路がデータストローブ信号ＤＱＳの正当性を検証している間データ信号ＤＱを保持し、次段のＦＩＦＯ回路にデータの出力を行なう。データストローブ信号検証回路では、入力されたデータストローブ信号ＤＱＳの正当性が確認できるとデータ取り込み許可信号を出力する。ＦＩＦＯ回路では、データ取り込み許可信号を受け付けると、保持回路から取り込んだデータを外部に出力する。
【００２２】
このようなメモリインターフェイス制御回路を用いることによって、データストローブ信号ＤＱＳをマスクすることなく、入力されたデータストローブ信号ＤＱＳであって正当性の確認できた（異常ではない）データストローブ信号ＤＱＳに基づいてデータの読み出しを行なうことができる。
【００２３】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図４は、本実施形態に係るメモリインターフェイス制御回路１０を含んだシステムＬＳＩ１とＤＤＲ ＳＤＲＡＭ２の接続の一例を示す図である。図４に示すデータ転送システムにおいては、ＤＤＲ ＳＤＲＡＭ２から、データ信号ＤＱと、データ信号ＤＱを転送するタイミングを示すデータストローブ信号ＤＱＳと、反転データストローブ信号ＤＱＳＢを出力する。一方、システムＬＳＩ１からはＤＤＲ ＳＤＲＡＭ２の基本クロックであるメモリクロックＣＫと、ＤＤＲ ＳＤＲＡＭ２に対するコマンド信号ＣＭＤを出力する。コマンド信号ＣＭＤによって、ＤＤＲ ＳＤＲＡＭ２の動作モード（読み出しモードや書き込みモード等）を決定する。
【００２４】
システムＬＳＩ１は、メモリインターフェイス制御回路１０を内蔵する半導体集積回路である。メモリインターフェイス制御回路１０が、ＤＤＲ ＳＤＲＡＭ２と上述の各信号（ＤＱ、ＤＱＳ、ＤＱＳＢ、ＣＫ、ＣＭＤ）に関する制御を行なう。また、メモリインターフェイス制御回路１０は、システムＬＳＩ１の内部で生成される反転スタンバイ信号ＳＴＢＹＢと、リードコマンド信号ＲＥＡＤと、システムＬＳＩ１の基本クロックであるシステムクロックＣＬＫと、システムクロックＣＬＫの２倍の周波数を持つ２逓倍システムクロックＸ２ＣＬＫと、システムクロックＣＬＫの４倍の周波数を持つ４逓倍システムクロックＸ４ＣＬＫを受け付ける。なお、反転スタンバイ信号ＳＴＢＹＢについては後述する。
【００２５】
さらに、メモリインターフェイス制御回路１０から、システムＬＳＩ１の内部回路に対して、ＤＤＲ ＳＤＲＡＭ２から読み出したデータであって、バースト転送における偶数回目の読み込みデータである偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅと、ＤＤＲ ＳＤＲＡＭ２から読み出したデータであって、奇数回目の読み込みデータである奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｏを出力する。
【００２６】
次に、メモリインターフェイス制御回路１０について説明する。図５は、メモリインターフェイス制御回路１０の内部構成の一例を示す図である。図５に示すメモリインターフェイス制御回路１０は、ＩＯバッファ１１及び１２と、論理積回路ＡＮＤ０１と、可変遅延回路１３と、フリップフロップＦＦ０１乃至ＦＦ０３と、ＦＩＦＯ回路１４と、データストローブ信号検証回路１５から構成されている。
【００２７】
ＩＯバッファ１１は、ＤＤＲ ＳＤＲＡＭ２から読み出されたデータ信号ＤＱを受け付ける入力バッファである。ＩＯバッファ１２は、ＤＤＲ ＳＤＲＡＭ２から出力されたデータストローブ信号（ＤＱＳ、ＤＱＳＢ）を受け付ける入力バッファである。なお、ＩＯバッファ１１及び１２には、出力動作を備えるものを採用することも可能である。
【００２８】
論理積回路ＡＮＤ０１は、ＩＯバッファ１２の出力信号と、データストローブ信号検証回路１５の出力するデータストローブ検出信号ＤＱＳ＿ＯＫの論理を反転した信号を入力とする。データストローブ検出信号ＤＱＳ＿ＯＫとは、データストローブ信号検証回路１５が正常なデータストローブ信号ＤＱＳを検出したことを表す信号である。論理積回路ＡＮＤ０１での演算結果は、可変遅延回路１３及びデータストローブ信号検証回路１５に出力される。
【００２９】
可変遅延回路１３はＩＯバッファ１２の出力を、論理積回路ＡＮＤ０１を介して受け付け、データストローブ信号ＤＱＳに対して９０度の位相差をもつデータストローブ信号ＤＱＳ９０と、データストローブ信号ＤＱＳに対して２７０度の位相差をもつデータストローブ信号ＤＱＳ２７０を出力する。
【００３０】
フリップフロップＦＦ０１乃至Ｆ０３は、リセット端子付きフリップフロップである。フリップフロップＦＦ０１のデータ入力には、ＩＯバッファ１１を介してデータ信号ＤＱを入力する。フリップフロップＦＦ０１のクロックにはデータストローブ信号ＤＱＳ９０を入力し、リセット端子ＲＢにはデータストローブ信号検証回路１５が出力するリードデータリセット信号ＤＲＳＴを入力する。リードデータリセット信号ＤＲＳＴは、ＤＤＲ ＳＤＲＡＭ２から読み出したデータを初期化するための信号である。フリップフロップＦＦ０１のデータ出力は、フリップフロップＦＦ０３のデータ入力となる。
【００３１】
フリップフロップＦＦ０３のクロックにはデータストローブ信号ＤＱＳ２７０を入力し、リセット端子ＲＢにはリードデータリセット信号ＤＲＳＴを入力する。フリップフロップＦＦ０３のデータ出力はＦＩＦＯ回路１４に対するＤＡＴＡ＿Ｏ信号となる。
【００３２】
フリップフロップＦＦ０２のデータ入力には、ＩＯバッファ１１を介してデータ信号ＤＱを入力する。フリップフロップＦＦ０２のクロックにはデータストローブ信号ＤＱＳ２７０を入力し、リセット端子ＲＢにはリードデータリセット信号ＤＲＳＴを入力する。フリップフロップＦＦ０２のデータ出力はＦＩＦＯ回路１４に対するＤＡＴＡ＿Ｅ信号となる。
【００３３】
ＦＩＦＯ回路１４は、フリップフロップＦＦ０２のデータ出力（ＤＡＴＡ＿Ｅ）と、フリップフロップＦＦ０３のデータ出力（ＤＡＴＡ＿Ｏ）と、データストローブ信号ＤＱＳ２７０と、リードデータリセット信号ＤＲＳＴと、データストローブ検出信号ＤＱＳ＿ＯＫと、システムクロックＣＬＫを入力信号として受け付ける。さらに、ＦＩＦＯ回路１４は、偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅ及び奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｏを出力する。
【００３４】
データストローブ信号検証回路１５は、受け付けたデータストローブ信号ＤＱＳが正常な信号であるか否かを検出する回路である。具体的には、データストローブ信号検証回路１５に入力されたデータストローブ信号ＤＱＳが、上述の非特許文献１で定められた規格に反するものであれば採用しない。例えば、データストローブ信号検証回路１５に入力したデータストローブ信号ＤＱＳのＬレベル又はＨレベルとして維持すべき期間が、規格に反するものであれば、そのようなデータストローブ信号ＤＱＳは正常な信号とは扱わない。そのような異常なデータストローブ信号ＤＱＳとして判定されたデータストローブ信号に従って取り込んだ読み出しデータは破棄する。そのための信号がリードデータリセット信号ＤＲＳＴである。
【００３５】
データストローブ信号検証回路１５において異常が検出されなかったデータストローブ信号ＤＱＳに従って取り込んだ読み出しデータは正常なデータとしてシステムＬＳＩ１の内部に出力される。そのための信号がデータストローブ検出信号ＤＱＳ＿ＯＫである。なお、データストローブ信号検証回路１５の活性化及び非活性化は、システムＬＳＩ１の内部で生成される信号である反転スタンバイ信号ＳＴＢＹＢにより決定される。
【００３６】
図６は、データストローブ信号検証回路１５の内部構成の一例を示す図である。データストローブ信号検証回路１５は、インバータＩＮＶ０１及びＩＮＶ０２と、論理積回路ＡＮＤ０２乃至ＡＮＤ０４と、波形欠落検出回路１００と、冗長波形検出回路２００と、Ｈパルス検出回路３００と、Ｌパルス検出回路４００と、ＤＱＳカウンタ５００から構成されている。
【００３７】
インバータＩＮＶ０１は、ＤＱＳカウンタ５００が出力するデータストローブ検出信号ＤＱＳ＿ＯＫを受け付け、論理積回路ＡＮＤ０２に反転信号を出力する。
【００３８】
論理積回路ＡＮＤ０２は、データストローブ検出信号ＤＱＳ＿ＯＫと反転スタンバイ信号ＳＴＢＹＢを入力信号として受け付ける。また、論理積回路ＡＮＤ０２の出力信号はＤＳＥＴＢ信号として、波形欠落検出回路１００、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００、論理積回路ＡＮＤ０３の各回路に出力される。
【００３９】
論理積回路ＡＮＤ０３には、ＤＳＥＴＢ信号とデータストローブ信号ＤＱＳ９０を入力する。論理積回路ＡＮＤ０３の出力信号は、ＤＱＳ９０Ｃ信号としてＤＱＳカウンタ５００に出力される。
【００４０】
波形欠落検出回路１００には、データストローブ信号ＤＱＳと、４逓倍システムクロックＸ４ＣＬＫと、ＤＳＥＴＢ信号が入力される。波形欠落検出回路１００からはＨＦＬＧ信号が出力される。このＨＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳの波形が欠落していることを示すフラグ信号である。
【００４１】
冗長波形検出回路２００には、データストローブ信号ＤＱＳと、４逓倍システムクロックＸ４ＣＬＫと、ＤＳＥＴＢ信号が入力される。冗長波形検出回路２００からはＬＦＬＧ信号が出力される。このＬＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳの波形が冗長であることを示すフラグ信号である。
【００４２】
Ｈパルス検出回路３００には、データストローブ信号ＤＱＳと、２逓倍システムクロックＸ２ＣＬＫと、ＤＳＥＴＢ信号と、データストローブ信号ＤＱＳ９０が入力される。Ｈパルス検出回路３００からはＨＰＦＬＧ信号が出力される。このＨＰＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳのＨレベルの期間が規格値よりも短いことを示すフラグ信号である。
【００４３】
Ｌパルス検出回路４００には、データストローブ信号ＤＱＳと、２逓倍システムクロックＸ２ＣＬＫと、ＤＳＥＴＢ信号と、データストローブ信号ＤＱＳ９０が入力される。Ｌパルス検出回路４００からはＬＰＦＬＧ信号が出力される。このＬＰＦＬＧ信号は、入力されたデータストローブ信号ＤＱＳのＬレベルの期間が規格値よりも短いことを示すフラグ信号である。
【００４４】
なお、上述の各フラグ信号（ＨＦＬＧ信号、ＬＦＬＧ信号、ＨＰＦＬＧ信号、ＬＰＦＬＧ信号）がＨレベルの際には各検出回路では異常な波形を検出しておらず、各検出回路がＬレベルのフラグ信号を出力した場合にデータストローブ信号ＤＱＳの異常波形を検出したことを意味する。
【００４５】
論理積回路ＡＮＤ０４は、上述の各フラグ信号（ＨＦＬＧ信号、ＬＦＬＧ信号、ＨＰＦＬＧ信号、ＬＰＦＬＧ信号）を入力信号として受け付ける。論理積回路ＡＮＤ０４は、ＲＳＴＢ信号としてＤＱＳカウンタ５００及びインバータＩＮＶ０２に演算結果を出力する。
【００４６】
インバータＩＮＶ０２の出力信号がリードデータリセット信号ＤＲＳＴとして、データストローブ信号検証回路１５から出力される。
【００４７】
ＤＱＳカウンタ回路５００には、論理積回路ＡＮＤ０４の出力するＲＳＴＢ信号と、論理積回路ＡＮＤ０３の出力するＤＱＳ９０Ｃ信号と、リードコマンド信号ＲＥＡＤが入力される。ＤＱＳカウンタ回路５００はデータストローブ検出信号ＤＱＳ＿ＯＫを出力する。
【００４８】
以上のように、データストローブ信号検証回路１５は４個の検出回路を含み、各検出回路において入力されたデータストローブ信号ＤＱＳの正当性を検証する。いずれかの検出回路において異常が検出された場合には、それぞれフラグ信号を出力し、論理積回路ＡＮＤ０４においてリードデータリセット要求（ＲＳＴＢ信号及びＤＲＳＴ信号）に纏められる。
【００４９】
一方、各検出回路が異常を検出しなければ、ＤＱＳカウンタ５００においてバーストレングスに応じた回数分、データストローブ信号ＤＱＳ９０がトグルしたか否かを確認する。確認の結果、必要な回数分、データストローブ信号ＤＱＳ９０がトグルしている場合にはデータストローブ検出信号ＤＱＳ＿ＯＫを出力する。
【００５０】
データストローブ信号検証回路１５が出力するリードデータリセット信号ＤＲＳＴ及びデータストローブ検出信号ＤＱＳ＿ＯＫに従って、図２のフリップフロップＦＦ０１乃至ＦＦ０３及びＦＩＦＯ回路１４はデータの初期化、又は、ＤＤＲ ＳＤＲＡＭ２から読み出したデータをシステムＬＳＩ１の内部に送信する。
【００５１】
次に、各検出回路及びＤＱＳカウンタ５００について説明する。図７は、波形欠落検出回路１００の内部構成の一例を示す図である。波形欠落検出回路１００は、インバータＩＮＶ０３と、論理積回路ＡＮＤ０５と、論理和回路ＯＲ０１と、フリップフロップＦＦ０４乃至ＦＦ０７から構成されている。フリップフロップＦＦ０４はリセット端子付きフリップフロップであり、フリップフロップＦＦ０５乃至ＦＦ０７はセット端子付きフリップフロップである。
【００５２】
インバータＩＮＶ０３には、データストローブ信号ＤＱＳを入力し、反転した信号を論理積回路ＡＮＤ０５に出力する。
【００５３】
論理積回路ＡＮＤ０５は、インバータＩＮＶ０３の出力信号と、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０５の出力信号は、フリップフロップＦＦ０５乃至ＦＦ０７の各セット端子ＳＢに入力される。
【００５４】
フリップフロップＦＦ０４のデータ入力にはデータストローブ信号ＤＱＳが入力され、データ出力はフリップフロップＦＦ０５のデータ入力となる。また、フリップフロップＦＦ０４のリセット端子ＲＢにはＤＳＥＴＢ信号が入力される。
【００５５】
フリップフロップＦＦ０５は、フリップフロップＦＦ０４のデータ出力をデータ入力とする。フリップフロップＦＦ０５のデータ出力をフリップフロップＦＦ０６のデータ入力及び論理和回路ＯＲ０１に対する出力とする。フリップフロップＦＦ０６は、フリップフロップＦＦ０５のデータ出力をデータ入力とする。フリップフロップＦＦ０６のデータ出力をフリップフロップＦＦ０７のデータ入力及び論理和回路ＯＲ０１に対する出力とする。フリップフロップＦＦ０７は、フリップフロップＦＦ０６のデータ出力をデータ入力とする。フリップフロップＦＦ０７のデータ出力を論理和回路ＯＲ０１に対する出力とする。なお、フリップフロップＦＦ０４乃至ＦＦ０７のクロックには４逓倍システムクロックＸ４ＣＬＫが入力される。
【００５６】
論理和回路ＯＲ０１には、フリップフロップＦＦ０５乃至ＦＦ０７のデータ出力が入力され、演算結果をＨＦＬＧ信号として出力する。
【００５７】
次に、冗長波形検出回路２００について説明する。図８は、冗長波形検出回路２００の内部構成の一例を示す図である。冗長波形検出回路２００は、論理積回路ＡＮＤ０６と、否定論理積回路ＮＡＮＤ０１と、フリップフロップＦＦ０８乃至ＦＦ１１から構成されている。フリップフロップＦＦ０８乃至ＦＦ１１はリセット端子付きフリップフロップである。
【００５８】
論理積回路ＡＮＤ０６には、データストローブ信号ＤＱＳとＤＳＥＴＢ信号を入力する。論理積回路ＡＮＤ０６の出力信号は、フリップフロップＦＦ０９乃至ＦＦ１１の各リセット端子ＲＢに入力する。
【００５９】
フリップフロップＦＦ０８のデータ入力にはデータストローブ信号ＤＱＳが入力され、データ出力はフリップフロップＦＦ０９のデータ入力に出力される。また、フリップフロップＦＦ０８のリセット端子ＲＢにはＤＳＥＴＢ信号が入力される。
【００６０】
フリップフロップＦＦ０９は、フリップフロップＦＦ０８のデータ出力をデータ入力とする。フリップフロップＦＦ０９のデータ出力をフリップフロップＦＦ１０のデータ入力及び否定論理積回路ＮＡＮＤ０１に対する出力とする。フリップフロップＦＦ１０は、フリップフロップＦＦ０９のデータ出力をデータ入力とする。フリップフロップＦＦ１０のデータ出力をフリップフロップＦＦ１１のデータ入力及び否定論理積回路ＮＡＮＤ０１に対する出力とする。フリップフロップＦＦ１１は、フリップフロップＦＦ１０のデータ出力をデータ入力とする。フリップフロップＦＦ１１のデータ出力を否定論理積回路ＮＡＮＤ０１に対する出力とする。なお、フリップフロップＦＦ０８乃至ＦＦ１１のクロックには４逓倍システムクロックＸ４ＣＬＫが入力される。
【００６１】
否定論理積回路ＮＡＮＤ０１には、フリップフロップＦＦ０９乃至ＦＦ１１のデータ出力が入力され、演算結果をＬＦＬＧ信号として出力する。
【００６２】
次に、Ｈパルス検出回路３００について説明する。図９は、Ｈパルス検出回路３００の内部構成の一例を示す図である。Ｈパルス検出回路３００は、インバータＩＮＶ０４と、論理積回路ＡＮＤ０７と、フリップフロップＦＦ１２から構成されている。フリップフロップＦＦ１２はセット端子付きフリップフロップである。
【００６３】
インバータＩＮＶ０４はデータストローブ信号ＤＱＳを受け付け、反転信号を論理積回路ＡＮＤ０７に出力する。
【００６４】
論理積回路ＡＮＤ０７は、インバータＩＮＶ０４の出力と、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０７の出力はフリップフロップＦＦ１２のセット端子ＳＢに入力される。
【００６５】
フリップフロップＦＦ１２のデータ入力には、データストローブ信号ＤＱＳが入力され、クロックにデータストローブ信号ＤＱＳ９０が入力される。フリップフロップＦＦ１２のデータ出力をＨＰＦＬＧ信号として出力する。
【００６６】
次に、Ｌパルス検出回路４００について説明する。図１０は、Ｌパルス検出回路４００の内部構成の一例を示す図である。Ｌパルス検出回路４００は、インバータＩＮＶ０５及びＩＮＶ０６と、論理積回路ＡＮＤ０８と、フリップフロップＦＦ１３から構成されている。フリップフロップＦＦ１３はセット端子付きフリップフロップである。
【００６７】
インバータＩＮＶ０５には、データストローブ信号ＤＱＳが入力され、反転信号をフリップフロップＦＦ１３のデータ入力に出力する。
【００６８】
インバータＩＮＶ０６には、データストローブ信号ＤＱＳ９０が入力され、反転信号をフリップフロップＦＦ１３のクロックに出力する。
【００６９】
論理積回路ＡＮＤ０８は、データストローブ信号ＤＱＳと、ＤＳＥＴＢ信号を入力信号として受け付ける。論理積回路ＡＮＤ０８の出力は、フリップフロップＦＦ１３のセット端子ＳＢに入力される。
【００７０】
フリップフロップＦＦ１３のデータ入力には、データストローブ信号ＤＱＳの反転信号が入力され、クロックにデータストローブ信号ＤＱＳ９０の反転信号が入力される。フリップフロップＦＦ１３のデータ出力をＬＰＦＬＧ信号として出力する。
【００７１】
続いて、ＤＱＳカウンタ回路５００について説明する。図１１は、ＤＱＳカウンタ回路５００の内部構成の一例を示す図である。ＤＱＳカウンタ回路５００は、インバータＩＮＶ０７及びＩＮＶ０８と、論理積回路ＡＮＤ０９と、排他的論理和回路ＸＯＲ０１と、フリップフロップＦＦ１４及びＦＦ１５から構成されている。なお、フリップフロップＦＦ１４及びＦＦ１５はリセット端子付きフリップフロップである。
【００７２】
インバータＩＮＶ０７には、リードコマンド信号ＲＥＡＤが入力され、反転信号が論理積回路ＡＮＤ０９に入力される。論理積回路ＡＮＤ０９には、インバータＩＮＶ０７の出力信号と、ＲＳＴＢ信号が入力される。
【００７３】
論理積回路ＡＮＤ０９の出力は、フリップフロップＦＦ１４及びＦＦ１５のリセット端子ＲＢに入力される。フリップフロップＦＦ１４のデータ入力には、インバータＩＮＶ０８の出力信号が入力される。
【００７４】
フリップフロップＦＦ１４のデータ出力は、インバータＩＮＶ０８及び排他的論理和回路ＸＯＲ０１に入力される。
【００７５】
排他的論理和回路ＸＯＲ０１には、フリップフロップＦＦ１４及びＦＦ１５のデータ出力が入力され、演算結果をフリップフロップＦＦ１５のデータ入力に出力する。
【００７６】
フリップフロップＦＦ１５のデータ入力には、排他的論理和回路ＸＯＲ０１の出力が入力され、データ出力をデータストローブ検出信号ＤＱＳ＿ＯＫとして出力する。フリップフロップＦＦ１４及びＦ１５のクロックには、データストローブ信号ＤＱＳ９０Ｃを反転して入力する。
【００７７】
次に、メモリインターフェイス制御回路１０の動作について説明する。図１２は、本実施形態に係るメモリインターフェイス制御回路１０の動作を示すタイミングチャートの一例である。図１２では、波形欠落検出回路１００が入力されたデータストローブ信号ＤＱＳの異常を検出したことで取り込んだデータを初期化し、その後、予め定めたバースト長のデータを取り込む際の動作を示している。なお、図１２はバースト長を４とした場合のタイミングチャートである。
【００７８】
図１２の時刻Ｔ２において、データストローブ信号検証回路１５はリードコマンド信号ＲＥＡＤを受け取った直後にデータストローブ検出信号ＤＱＳ＿ＯＫをＬレベルに設定する。また、リードコマンド信号ＲＥＡＤがアクティブになった後、時刻Ｔ５でＨレベルの反転スタンバイ信号ＳＴＢＹＢがデータストローブ信号検証回路１５に入力されることにより、データストローブ信号検証回路１５は活性化する。その後、時刻Ｔ５とＴ６の期間内にデータストローブ信号ＤＱＳが入力されると、インターフェイス制御回路１０のフリップフロップＦＦ０１がデータストローブ信号ＤＱＳ９０の立ち上がりエッジでデータ信号ＤＱの状態ＤＸを取り込む。さらに、時刻Ｔ７において、フリップフロップＦＦ０２及びＦＦ０３が、それぞれデータストローブ信号ＤＱＳ２７０の立ち上がりエッジでデータ信号ＤＱを取り込む。
【００７９】
しかし、ＤＤＲ ＳＤＲＡＭの規格によるならば、時刻Ｔ７とＴ８の期間内において、データストローブ信号ＤＱＳが立ち上がる必要があるが、依然としてＬレベルのままである。そのため、波形欠落検出回路１００では入力されたデータストローブ信号ＤＱＳに異常が存在するとしてＨＦＬＧ信号をＬレベルに設定する。その結果、データストローブ信号検証回路１５からＨレベルのリードデータリセット信号ＤＲＳＴが出力される（時刻Ｔ８）。このリードデータリセット信号ＤＲＳＴにより、フリップフロップＦＦ０１乃至ＦＦ０３は保持しているデータを初期化する。
【００８０】
次に、時刻Ｔ９において、再びデータストローブ信号ＤＱＳの立ち上がりエッジがデータストローブ信号検証回路１５に入力され、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴをＬレベルに設定する。リセットが解除されたフリップフロップＦＦ０１は、データストローブ信号ＤＱＳ９０の立ち上がりエッジで、データ信号ＤＱの状態Ｄ１を取り込む。さらに、フリップフロップＦＦ０２はデータストローブ信号ＤＱＳ２７０の立ち上がりエッジで、データ信号ＤＱの状態Ｄ２を取り込む。また、フリップフロップＦＦ０３はデータストローブ信号ＤＱＳ２７０の立ち上がりエッジでフリップフロップＦＦ０１が取り込んだデータの入力を受け付ける。以上の動作により、フリップフロップＦＦ０２から出力するＤＡＴＡ＿Ｅ信号と、フリップフロップＦＦ０３から出力するＤＡＴＡ＿Ｏ信号が同時に出力される。
【００８１】
ＦＩＦＯ回路１４では、これらのＤＡＴＡ＿Ｏ信号とＤＡＴＡ＿Ｅ信号をデータの順序を維持したまま取り込む。
【００８２】
次に、時刻Ｔ１１で２回目のデータストローブ信号ＤＱＳの立ち上がりエッジがデータストローブ信号検証回路１５に入力され、時刻Ｔ９の際の動作と同様に、データ信号ＤＱの状態Ｄ３及びＤ４がＦＩＦＯ回路１４に取り込まれる。時刻Ｔ１１で２回目のデータストローブ信号ＤＱＳが入力されたことにより、波形欠落検出回路１００では異常を検出することはない。同時に、他の検出回路（冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００）でもデータストローブ信号ＤＱＳの異常は検出されない。入力されたデータストローブ信号ＤＱＳが規格どおりの波形だからである。
【００８３】
そして、ＤＱＳカウンタ回路５００においてデータストローブ信号ＤＱＳ９０Ｃの立ち下りエッジを２度カウントすると、データストローブ信号検証回路１５から時刻Ｔ１２直後の４逓倍システムクロックＸ４ＣＬＫの立ち上がりエッジでデータストローブ検出信号ＤＱＳ＿ＯＫが出力される。このデータストローブ検出信号ＤＱＳ＿ＯＫが出力されると、ＦＩＦＯ回路１４は内部に取り込んだデータ信号ＤＱの状態（Ｄ１〜Ｄ４）をシステムクロックＣＬＫに同期させ、偶数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿Ｅと奇数回データ出力信号ＯＵＴ＿ＤＡＴＡ＿ＯとしてシステムＬＳＩ１に出力する。なお、データストローブ信号検証回路１５は、反転スタンバイ信号ＳＴＢＹＢを受け付けて非活性状態に遷移する（時刻Ｔ２０）。
【００８４】
続いて、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の動作について説明する。図１３は、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の各検出回路がデータストローブ信号ＤＱＳの異常を検出した場合のタイミングチャートの一例である。
【００８５】
図１３の時刻Ｔ１からＴ６までの期間では、データストローブ信号ＤＱＳの入力を検出したが、その後データストローブ信号ＤＱＳが入力されずリードデータリセット信号ＤＲＳＴにより、フリップフロップＦＦ０１乃至ＦＦ０３は保持しているデータを破棄している。即ち、波形欠落検出回路１００がデータストローブ信号ＤＱＳの異常を検出した際の動作である。本動作は、図１２を用いて既に説明した動作であるため説明を省略する。なお、時刻Ｔ１からＴ６の期間において、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００の各検出回路は異常な波形を検出していない。
【００８６】
図１３の時刻Ｔ６からＴ９までの期間は、冗長波形検出回路２００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合のタイミングチャートである。時刻Ｔ６でデータストローブ信号ＤＱＳがＨレベルに遷移したが、時刻Ｔ７になってもＬレベルに遷移していない。データストローブ信号ＤＱＳのＨレベルが継続する期間が規格値を越えたため、冗長波形検出回路２００では異常を検出する。その結果、冗長波形検出回路２００からはＬＦＬＧ信号としてＬレベルが出力され、その直後にデータストローブ信号検証回路１５からリードデータリセット信号ＤＲＳＴが出力される。なお、リードデータリセット信号ＤＲＳＴはデータストローブ信号ＤＱＳが入力されるまでＨレベルを継続する。
【００８７】
次に、Ｈパルス検出回路３００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合の動作について説明する。図１３の時刻Ｔ９からＴ１２は、Ｈパルス検出回路３００が異常を検出した場合のタイミングチャートである。時刻Ｔ９で入力されたデータストローブ信号ＤＱＳのＨレベルの期間は規格どおりの長さであるためデータストローブ信号検証回路１５が異常を検出することはない。しかし、時刻Ｔ１１で入力されたデータストローブ信号ＤＱＳのＨレベルの期間は規格値の半分であるため、Ｈパルス検出回路３００は異常を検出する。その結果、Ｈパルス検出回路３００はＨＰＦＬＧ信号をＬレベルに設定し、出力する。その後、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴを出力する。データストローブ信号検証回路１５は、時刻Ｔ１４でデータストローブ信号ＤＱＳが入力されるまで、リードデータリセット信号ＤＲＳＴのＨレベルを継続する。
【００８８】
次に、Ｌパルス検出回路４００が入力されたデータストローブ信号ＤＱＳの異常を検出した場合の動作について説明する。図１３の時刻Ｔ１４からＴ１８は、Ｌパルス検出回路４００が異常を検出した場合のタイミングチャートである。時刻Ｔ１４で入力されたデータストローブ信号ＤＱＳは正常であるため、データストローブ信号検証回路１５が異常を検出することはない。しかし、時刻Ｔ１５からＴ１６の間に存在するデータストローブ信号ＤＱＳのＬレベルの期間は規格値の半分であるため、Ｌパルス検出回路４００は異常を検出する。その結果、Ｌパルス検出回路４００はＬＰＦＬＧ信号にＬレベルに設定し、出力する。その後、データストローブ信号検証回路１５はリードデータリセット信号ＤＲＳＴを出力する。なお、データストローブ信号ＤＱＳが入力されるまでリードデータリセット信号ＤＲＳＴのＨレベルを継続する。
【００８９】
以上のように、データストローブ信号検証回路１５では、各検出回路（波形欠落検出回路１００、冗長波形検出回路２００、Ｈパルス検出回路３００、Ｌパルス検出回路４００）によってデータストローブ信号ＤＱＳの異常を検出する。異常が検出された場合には、その時点までに取り込んだリードデータを初期化する。なお、上記の４つのデータストローブ信号ＤＱＳの異常波形以外にも想定される異常波形が存在する場合には、データストローブ信号検証回路１５に異常検出回路を追加することによって、異なる異常波形に対応することが可能になる。
【００９０】
本実施形態に係るメモリインターフェイス制御回路１０は、データストローブ信号検証回路１５が異常なデータストローブ信号ＤＱＳを検出すると、それ以前に取り込んだデータを初期化する機能を備える。従って、データストローブ信号ＤＱＳに対してマスクを実施する必要もなく、さらに、特許文献１で開示されたメモリインターフェイス制御回路のようにマスク解除のタイミングを詳細に調整する必要がない。そのため、特許文献１で開示されたメモリインターフェイス制御回路では数Ｋ〜数１０Ｋ程度のゲート規模が必要であったのに対し、本実施形態に係るメモリインターフェイス制御回路１０では僅か数十ゲートという回路規模で正常なデータストローブ信号ＤＱＳを取り込むことが可能である。
【００９１】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９２】
１ システムＬＳＩ
２ ＤＤＲ ＳＤＲＡＭ
１０ メモリインターフェイス制御回路
１１、１２ ＩＯバッファ
１３ 可変遅延回路
１４ ＦＩＦＯ回路
１５ データストローブ信号検証回路
１００ 波形欠落検出回路
２００ 冗長波形検出回路
３００ Ｈパルス検出回路
４００ Ｌパルス検出回路
５００ ＤＱＳカウンタ
ＡＮＤ０１〜ＡＮＤ０９ 論理積回路
ＦＦ０１〜ＦＦ１５ フリップフロップ
ＩＮＶ０１〜ＩＮＶ０８ インバータ
ＮＡＮＤ０１ 否定論理積回路
ＯＲ０１ 論理和回路
ＸＯＲ０１ 排他的論理和回路
【特許請求の範囲】
【請求項１】
メモリがデータを転送するタイミングを通知するデータストローブ信号を受け付け、前記データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力し、前記データストローブ信号に異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、
前記データストローブ信号が活性化した際に、前記メモリから出力されるデータ信号を保持しつつ出力し、前記データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、
前記保持回路が出力するデータを一時的に取り込み、前記データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、前記データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、
を備えることを特徴とするメモリインターフェイス制御回路。
【請求項２】
前記保持回路は、前記メモリが転送するデータを保持する第１の保持回路と、前記メモリが転送するデータのうち前記第１の保持回路とは異なるデータを保持する第２の保持回路とを含み、
前記ＦＩＦＯ回路は、前記第１の保持回路の出力するデータを取り込んだ後に前記第２の保持回路の出力するデータを取り込む請求項１のメモリインターフェイス制御回路。
【請求項３】
前記データストローブ信号検証回路は、前記データストローブ信号の波形の検証を行なう異常波形検出回路と、
前記データストローブ信号の論理レベルの変化の回数を計数し、前記データストローブ信号が、予め定めた読み出しデータ長に相当する回数変化し、かつ、前記異常波形検出回路において前記データストローブ信号の異常波形が検出されない場合に、前記データ取り込み許可信号を出力するＤＱＳカウンタ回路と、
を備える請求項１又は２のメモリインターフェイス制御回路。
【請求項４】
前記異常波形検出回路は、前記データストローブ信号が規定回数連続して入力されていないことを検出する波形欠落検出回路を含む請求項３のメモリインターフェイス制御回路。
【請求項５】
前記異常波形検出回路は、前記データストローブ信号のプリアンブル期間の論理レベルとは異なる第１の論理レベルが、規格値より長く期間継続したことを検出する冗長波形検出回路を含む請求項３又は４のメモリインターフェイス制御回路。
【請求項６】
前記異常波形検出回路は、前記データストローブ信号の前記第１の論理レベルの期間が規格値より短いことを検出する第１のパルス検出回路を含む請求項３乃至５いずれか一に記載のメモリインターフェイス制御回路。
【請求項７】
前記異常波形検出回路は、前記データストローブ信号のプリアンブル期間の論理レベルと同じ第２の論理レベルの期間が、規格値より短いことを検出する第２のパルス検出回路を含む請求項３乃至６いずれか一に記載のメモリインターフェイス制御回路。
【請求項８】
前記メモリは、ＤＤＲ ＳＤＲＡＭである請求項１乃至７いずれか一に記載のメモリインターフェイス制御回路。
【請求項９】
前記ＤＱＳカウンタ回路は、前記データストローブ信号の論理レベルの変化をＤＤＲ ＳＤＲＡＭのバーストレングスに相当する回数計数した場合に、前記データ取り込み許可信号を出力する請求項８のメモリインターフェイス制御回路。
【請求項１０】
請求項１乃至９いずれか一に記載のメモリインターフェイス制御回路を含むことを特徴とする半導体集積回路。
【請求項１】
メモリがデータを転送するタイミングを通知するデータストローブ信号を受け付け、前記データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力し、前記データストローブ信号に異常波形が検出されない場合にはデータ取り込み許可信号を出力するデータストローブ信号検証回路と、
前記データストローブ信号が活性化した際に、前記メモリから出力されるデータ信号を保持しつつ出力し、前記データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、
前記保持回路が出力するデータを一時的に取り込み、前記データ初期化信号を受け付けた場合には取り込んだデータの初期化を行ない、前記データ取り込み許可信号を受け付けた場合には取り込んだデータを外部に出力するＦＩＦＯ回路と、
を備えることを特徴とするメモリインターフェイス制御回路。
【請求項２】
前記保持回路は、前記メモリが転送するデータを保持する第１の保持回路と、前記メモリが転送するデータのうち前記第１の保持回路とは異なるデータを保持する第２の保持回路とを含み、
前記ＦＩＦＯ回路は、前記第１の保持回路の出力するデータを取り込んだ後に前記第２の保持回路の出力するデータを取り込む請求項１のメモリインターフェイス制御回路。
【請求項３】
前記データストローブ信号検証回路は、前記データストローブ信号の波形の検証を行なう異常波形検出回路と、
前記データストローブ信号の論理レベルの変化の回数を計数し、前記データストローブ信号が、予め定めた読み出しデータ長に相当する回数変化し、かつ、前記異常波形検出回路において前記データストローブ信号の異常波形が検出されない場合に、前記データ取り込み許可信号を出力するＤＱＳカウンタ回路と、
を備える請求項１又は２のメモリインターフェイス制御回路。
【請求項４】
前記異常波形検出回路は、前記データストローブ信号が規定回数連続して入力されていないことを検出する波形欠落検出回路を含む請求項３のメモリインターフェイス制御回路。
【請求項５】
前記異常波形検出回路は、前記データストローブ信号のプリアンブル期間の論理レベルとは異なる第１の論理レベルが、規格値より長く期間継続したことを検出する冗長波形検出回路を含む請求項３又は４のメモリインターフェイス制御回路。
【請求項６】
前記異常波形検出回路は、前記データストローブ信号の前記第１の論理レベルの期間が規格値より短いことを検出する第１のパルス検出回路を含む請求項３乃至５いずれか一に記載のメモリインターフェイス制御回路。
【請求項７】
前記異常波形検出回路は、前記データストローブ信号のプリアンブル期間の論理レベルと同じ第２の論理レベルの期間が、規格値より短いことを検出する第２のパルス検出回路を含む請求項３乃至６いずれか一に記載のメモリインターフェイス制御回路。
【請求項８】
前記メモリは、ＤＤＲ ＳＤＲＡＭである請求項１乃至７いずれか一に記載のメモリインターフェイス制御回路。
【請求項９】
前記ＤＱＳカウンタ回路は、前記データストローブ信号の論理レベルの変化をＤＤＲ ＳＤＲＡＭのバーストレングスに相当する回数計数した場合に、前記データ取り込み許可信号を出力する請求項８のメモリインターフェイス制御回路。
【請求項１０】
請求項１乃至９いずれか一に記載のメモリインターフェイス制御回路を含むことを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２１２３８５（Ｐ２０１２−２１２３８５Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−７８４７６（Ｐ２０１１−７８４７６）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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