メモリシステム
【課題】複数のメモリデバイスがメモリコントローラに共通接続されるタイプのメモリシステムにおいて、データ読み出し時に大きなノイズが発生するリスクを低減する。
【解決手段】メモリシステムは、メモリコントローラ３２と複数のメモリデバイス１２ａ〜１２ｄを備える。メモリデバイス１２ａ〜１２ｄの各データ端子２０ｄは、メモリコントローラ３２に共通接続される。メモリデバイス１２は、メモリセルアレイ１４とメモリセルアレイ１４から読み出されたデータを出力するデータ出力回路１８を含む。メモリデバイス１２ａ〜１２ｄがデータを出力するタイミングは、互いに異なるように調整されている。
【解決手段】メモリシステムは、メモリコントローラ３２と複数のメモリデバイス１２ａ〜１２ｄを備える。メモリデバイス１２ａ〜１２ｄの各データ端子２０ｄは、メモリコントローラ３２に共通接続される。メモリデバイス１２は、メモリセルアレイ１４とメモリセルアレイ１４から読み出されたデータを出力するデータ出力回路１８を含む。メモリデバイス１２ａ〜１２ｄがデータを出力するタイミングは、互いに異なるように調整されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに関し、特に、メモリコントローラに複数のメモリデバイスが共通接続された構成を有するメモリシステムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスを含むメモリシステムにおいては、システム全体のメモリ容量を増大すべく、複数のメモリデバイスが一つのメモリコントローラに共通接続されることがある。メモリコントローラとは、メモリデバイスにリードコマンドやライトコマンドなどの各種コマンドを発行するとともに、リードデータの受信やライトデータの送信を行うコントロールデバイスである。メモリコントローラは、ＣＰＵ（Central Processing Unit）とメモリデバイスとの間に設けられることが多いが、ＣＰＵそのものがメモリコントローラの役割を果たすこともある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３５５８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスがデータ（リードデータ）を出力するとき、一時的な電源ノイズが発生する。メモリシステムは、通常、このようなノイズを許容して動作できるように設計される。しかし、上述のような複数のメモリデバイスが一つのメモリコントローラに共通接続されるメモリシステムの場合、複数のメモリデバイスが同時にリードデータを出力すると複数のノイズが重畳され、大きなノイズになる可能性がある。このような大きなノイズは、メモリデバイスやメモリコントローラの誤動作の原因になりかねない。
【課題を解決するための手段】
【０００５】
本発明にかかるメモリシステムは、メモリコントローラと、メモリコントローラと共通接続され、メモリコントローラから発行されるコマンドに基づいて動作する複数のメモリデバイスを備える。メモリデバイスは、メモリセルアレイとメモリセルアレイから読み出されたデータ（リードデータ）をメモリコントローラに出力するデータ出力回路を含む。複数のメモリデバイスにおいて、データ（リードデータ）の出力タイミングは互いに異なるように調整される。
【発明の効果】
【０００６】
本発明によれば、複数のメモリデバイスがメモリコントローラに共通接続されるタイプのメモリシステムにおいて、データ読み出し時に大きなノイズが発生するリスクを低減しやすくなる。
【図面の簡単な説明】
【０００７】
【図１】メモリシステムの模式的な断面図である。
【図２】メモリチップの模式的な平面図である。
【図３】第１〜第４実施形態におけるメモリシステムの配線構造のブロック図である。
【図４】第１実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図５】データ出力回路の回路図である。
【図６】第１実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図７】第２実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図８】第２実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図９】第３実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１０】第３実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図１１】第４実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１２】出力タイミング調整回路とデータ出力回路の回路図である。
【図１３】第４実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図１４】リードデータＤＱの出力タイミング調整動作のフローチャートである。
【図１５】第４実施形態の変形例１におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１６】第４実施形態の変形例２におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１７】第５実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、メモリシステム１０の模式的な断面図である。メモリシステム１０には、２つのメモリチップ２２ａ、２２ｂと１つのメモリコントローラ３２が積層される。メモリチップ２２ａ、２２ｂとメモリコントローラ３２は、いずれもシリコン基板を用いた１チップの半導体デバイスである。本実施形態（第１〜第５実施形態）におけるメモリチップ２２は同一構成の汎用ＤＲＡＭチップである。
【００１０】
汎用ＤＲＡＭとは、外部とのインターフェースを担う「フロントエンド部」と、複数のメモリセルアレイとそれらへのアクセスを行う「バックエンド部」を含むＤＲＡＭである。ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ１（Double Data Rate 1）型のＳＤＲＡＭ、ＤＤＲ２（Double Data Rate 2）型のＳＤＲＡＭ、ＤＤＲ３（Double Data Rate 3）型のＳＤＲＡＭなどが該当する。ここで、ＳＤＲＡＭではいわゆるプリフェッチ動作を行わず、一方、ＤＤＲ１型、ＤＤＲ２型、および、ＤＤＲ３型のＳＤＲＡＭにおいては、それぞれ２ビット単位、４ビット単位、及び、８ビット単位のプリフェッチ動作を行う。
【００１１】
リード動作においては、１回のアクセスでバックエンド部からデータ入出力端子１個あたりＳＤＲＡＭでは１ビット、ＤＤＲ型ＳＤＲＡＭではプチフェッチ動作のビット数に応じたビット数のリードデータのリードデータをパラレルに読み出す。ＤＤＲ型ＳＤＲＡＭではフロントエンド部によるパラレル／シリアル変換を経て、リードデータが出力される。ライト動作においては、１回のアクセスでフロントエンド部にデータ入出力端子１個あたりＳＤＲＡＭでは１ビット、ＤＤＲ型ＳＤＲＡＭではプチフェッチ動作のビット数に応じたビット数のライトデータをシリアル入力する。ＤＤＲ型ＳＤＲＡＭではフロントエンド部によるシリアル／パラレル変換を経て、ライトデータはバックエンド部に供給される。汎用ＤＲＡＭは、バックエンド部のみが集積されたいわゆる「コアチップ」ではない。
【００１２】
メモリチップ２２ａ、２２ｂやメモリコントローラ３２には、シリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられる。貫通電極ＴＳＶにより、隣接するチップが電気的に接続される。メモリコントローラ３２は、貫通電極ＴＳＶによりインターポーザ４０の表面４１に設けられた配線と電気的に接続されている。メモリコントローラ３２とメモリチップ２２ａ、２２ｂは、封止樹脂５０によって保護される。
【００１３】
インターポーザ４０は樹脂からなる回路基板であり、その裏面４２には複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザ４０は、メモリシステム１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザ４０の表面４１に形成された電極をスルーホール電極によって裏面４２に引き出し、裏面４２に設けられた再配線層によって、外部端子ＳＢのピッチを拡大している。
【００１４】
図２は、メモリチップ２２ａの模式的な平面図である。本実施形態におけるメモリチップ２２ａは、４つの領域に分割される。それぞれの領域にメモリデバイス１２ａ〜１２ｂが割り当てられる。メモリチップ２２ｂについても同様である。すなわち、２枚のメモリチップ２２がそれぞれ４つのメモリデバイス１２を含むため、メモリシステム１０は、計８個のメモリデバイス１２を含む。メモリチップ２２ａにおいては、４つのメモリデバイス１２ａ〜１２ｄに４つのチャネルＣＨ０〜ＣＨ３がわりあてられる。各チャネルＣＨには、それぞれ個別の貫通電極ＴＳＶが設置される。メモリデバイス１２は、割り当てられたチャネルＣＨを介して、メモリコントローラ３２と通信する。
【００１５】
図３は、第１〜第４実施形態におけるメモリシステム１０の配線構造のブロック図である。２つのメモリチップ２２ａ、２２ｂは、４つのチャネルＣＨ０〜ＣＨ３を共有する。チャネルＣＨ０の場合、メモリコントローラ３２に設けられたクロック端子３０ａ、アドレス端子３０ｂ、コマンド端子３０ｃおよびデータ端子３０ｄは、メモリチップ２２ａ、２２ｂに設けられたクロック端子２０ａ、アドレス端子２０ｂ、コマンド端子２０ｃおよびデータ端子２０ｄにそれぞれ共通接続されている。他のチャネルＣＨについても同様である。
【００１６】
メモリコントローラ３２から出力される外部クロック信号ＣＬＫ、アドレスＡＤＤおよびコマンドＣＭＤは、４つのチャネルＣＨを介して２つのメモリチップ２２ａ、２２ｂに共通で供給される。メモリチップ２２ａ、２２ｂから出力されるリードデータＤＱは、４つのチャネルＣＨ０〜ＣＨ３を介してメモリコントローラ３２に入力される。メモリコントローラ３２から出力されるライトデータＤＱも、チャネルＣＨ０〜ＣＨ３を介してメモリチップ２２ａ、２２ｂに入力される。本実施形態では、チャネルＣＨごとに１２８個のデータ端子が設けられている。したがって、４つのチャネルＣＨにより最大５１２（１２８×４）ビットのリードデータとライトデータを同時転送できる。
【００１７】
メモリコントローラ３２は、チップ選択信号によりメモリチップ２２ａ、２２ｂを選択する。チップ選択信号は、メモリチップ２２ａ、２２ｂごとに個別に設けられた配線を用いて各メモリチップ２２ａ、２２ｂに供給すればよい。一方、共通の配線を介してチップ選択信号をメモリチップ２２ａ、２２ｂに供給する場合には、各メモリチップ２２ａ、２２ｂにチップアドレスを割り当て、チップ選択信号の値とチップアドレスとが一致するメモリデバイスを選択すればよい。
【００１８】
［第１実施形態］
図４は、第１実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。各メモリデバイス１２の回路構成は同一であるため、図４においては代表してメモリチップ２２ａのチャネルＣＨ０に対応するメモリデバイス１２ａの構成のみを示している。
【００１９】
メモリデバイス１２ａは、メモリセルアレイ１４、メモリセルアレイ１４をアクセスするアクセス制御回路１６、メモリセルアレイ１４から読み出されたリードデータをデータ端子２０ｄに出力するデータ出力回路１８を有する。図４においては、１２８個のデータ端子２０ｄをまとめて１個のデータ端子２０ｄとして表記している。
【００２０】
メモリセルアレイ１４は、多数のメモリセルＭＣを含む。アドレス端子２０ｂから供給されるアドレスＡＤＤとコマンド端子２０ｃから供給されるコマンドＣＭＤは、アクセス制御回路１６に入力される。アクセス制御回路１６は、コマンドＣＭＤがリードコマンドである場合には、アドレスＡＤＤが指定するメモリセルからデータを読み出し、データ出力回路１８に供給する。データ出力回路１８は、アクセス制御回路１６より供給される出力イネーブル信号ＥＮとクロック端子２０ａからバッファ６４を経由して供給される出力タイミング信号ＣＬＫＯに基づいて、読み出されたデータを外部に出力する。データ出力回路１２０の回路構成については後述する。第１実施形態における出力タイミング信号ＣＬＫＯとは、クロック端子２０ａから供給される内部クロック信号ＩＣＬＫをバッファ６４にてバッファリングした信号である。
【００２１】
メモリコントローラ３２は、チャネルＣＨ０〜ＣＨ３それぞれに、アドレスＡＤＤ、コマンドＣＭＤおよび内部クロック信号ＩＣＬＫを供給する。メモリデバイス１２に含まれる各種回路は、内部クロック信号ＩＣＬＫにしたがって動作する。データ出力回路１８は、出力タイミング信号ＣＬＫＯ（内部クロック信号ＩＣＬＫ）と同期する。チャネルＣＨ０に供給される各種信号は、メモリチップ２２ａ、２２ｂそれぞれの搭載される２つのメモリデバイス１２に共通して供給される。他のチャネルＣＨについても同様である。
【００２２】
メモリコントローラ３２においては、チャネルＣＨごとに、アドレス生成回路２４、コマンド生成回路２６、クロック生成回路２８が設けられる。コマンド生成回路２６とアドレス生成回路２４は、クロック生成回路２８から供給される各種クロック信号にしたがって動作する。アドレス生成回路２４はアドレスＡＤＤをメモリデバイス１２に供給し、コマンド生成回路２６はコマンドＣＭＤをメモリデバイス１２に供給する。
【００２３】
メモリコントローラ３２は、更に、タイミング調整回路３４を含む。タイミング調整回路３４は、外部から供給される外部クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして、各チャネルＣＨのクロック生成回路２８に供給する。第１実施形態におけるタイミング調整回路３４は、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００２４】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路３６に入力される。ラッチ回路３６は、外部クロック信号ＣＬＫのライズエッジを検出するごとにその出力である内部クロック信号ＩＣＬＫを反転させる。すなわち、外部クロック信号ＣＬＫは、ラッチ回路３６により１／２に分周される。
【００２５】
内部クロック信号ＩＣＬＫは、インバータにより反転され、チャネルＣＨ０〜ＣＨ３（クロック生成回路２８ａ〜２８ｄ）に供給される。ただし、チャネルＣＨ０以外のチャネルＣＨ１〜ＣＨ３に供給される内部クロック信号ＩＣＬＫは、遅延素子Ｄ１〜Ｄ３により遅延される。具体的には、チャネルＣＨ１については遅延素子Ｄ１、チャネルＣＨ２については遅延素子Ｄ１、Ｄ２、チャネルＣＨ３については遅延素子Ｄ１〜Ｄ３によりそれぞれ内部クロック信号ＩＣＬＫが遅延される。この結果、チャネルＣＨ０〜ＣＨ３に供給される内部クロック信号ＩＣＬＫのタイミングは互いに不一致となる。
【００２６】
図５は、データ出力回路１８の回路図である。データ出力回路１８は、読み出されたデータＤａｔａと出力イネーブル信号ＥＮを受けてＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１を生成する論理回路３８と、出力タイミング信号ＣＬＫＯに同期してＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１をそれぞれラッチするラッチ回路４４、４６と、ラッチ回路４４から出力されたＰ側駆動信号ＯＰ２によってオン／オフ制御されるプルアップバッファ４８と、ラッチ回路４６から出力されたＮ側駆動信号ＯＮ２によってオン／オフ制御されるプルダウンバッファ５２とを備えている。プルアップバッファ４８はＰチャンネル型のＭＯＳトランジスタからなり、そのソースは高位側電源ＶＤＤＱに接続され、ドレインはデータ端子２０ｄに接続されている。また、プルダウンバッファ５２はＮチャンネル型のＭＯＳトランジスタからなり、そのソースは低位側電源ＶＳＳＱに接続され、ドレインはデータ端子２０ｄに接続されている。
【００２７】
論理回路３８は、出力イネーブル信号ＥＮがローレベルに非活性化している場合には、リードデータＤａｔａの論理値に関わらず、Ｐ側駆動信号ＯＰ１をハイレベル、Ｎ側駆動信号ＯＮ１をローレベルとする。これにより、プルアップバッファ４８およびプルダウンバッファ５２はいずれもオフすることから、データ端子２０ｄはハイインピーダンス状態となる。
【００２８】
出力イネーブル信号ＥＮがハイレベルに活性化している場合には、リードデータＤａｔａがハイレベルであればＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１はいずれもローレベルとなり、リードデータＤａｔａがローレベルであればＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１はいずれもハイレベルとなる。Ｐ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１がラッチ回路４４、４６にラッチされると、プルアップバッファ４８とプルダウンバッファ５２のいずれかがオンすることから、データ端子２０ｄはリードデータＤａｔａと同じ論理レベルに駆動される。ラッチ回路４４、４６によるＰ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１のラッチタイミングは、出力タイミング信号ＣＬＫＯに同期する。上述したように、遅延素子Ｄ１〜Ｄ３により、チャネルＣＨごとに出力タイミング信号ＣＬＫＯのタイミングはずらされている。
【００２９】
図６は、第１実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。アクセス制御回路１６がコマンドＣＭＤやアドレスＡＤＤを取得するタイミングは、内部クロック信号ＩＣＬＫと同期する。また、データ出力回路１８が、メモリセルアレイ１４から読み出されたデータをデータ端子２０ｄに出力するタイミングは、出力タイミング信号ＣＬＫＯ（内部クロック信号ＩＣＬＫ）と同期する。遅延素子Ｄ１〜Ｄ３により、チャネルＣＨ０〜ＣＨ４に供給される内部クロック信号ＩＣＬＫのタイミングは少しずつずれているため、各チャネルＣＨからデータが出力されるタイミングもずれている。プルアップバッファ４８またはプルダウンバッファ５２の動作により電源ノイズが発生する。第１実施形態においては、チャネルＣＨごとにリードデータの出力タイミングが一致しないため、これらのノイズが重畳されにくくなっている。
【００３０】
チャネルＣＨごとに同一タイミングの内部クロック信号ＩＣＬＫを供給した場合、データ出力時のノイズも同一タイミングで発生する。この場合、メモリシステム１０内において電源ノイズが重畳され、大きな電源ノイズとなる。メモリデバイス１２の数が多いときには、特に大きなノイズとなる可能性がある。大きなノイズが発生すると、メモリチップ２２ａ、２２ｂおよびメモリコントローラ３２が誤動作するリスクがある。第１実施形態のメモリシステム１０のように、メモリコントローラ３２においてあらかじめ内部クロック信号ＩＣＬＫのタイミングをずらしておくことにより、ノイズを分散し、大きなノイズが発生するのを防止できる。
【００３１】
［第２実施形態］
図７は、第２実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第２実施形態は、第１実施形態とはタイミング調整回路３４の構成が異なるがその他の点については同様である。第２実施形態におけるタイミング調整回路３４も、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００３２】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路５４に入力される。ラッチ回路５４の出力である内部クロック信号ＩＣＬＫ１は、外部クロック信号ＣＬＫのライズエッジを検出するごとに反転する。
【００３３】
内部クロック信号ＩＣＬＫ１は、チャネルＣＨ３（クロック生成回路２８ｃ）にはそのまま供給され、チャネルＣＨ０（クロック生成回路２８ａ）にはインバータで反転された上で供給される。チャネルＣＨ０、ＣＨ２（メモリデバイス１２ａ、１２ｃ）を第１グループとよぶ。
【００３４】
内部クロック信号ＩＣＬＫ１は、更に、ラッチ回路５６にも入力される。外部クロック信号ＣＬＫは、反転論理にてラッチ回路５６にも供給される。この結果、ラッチ回路５６の出力である内部クロック信号ＩＣＬＫ２は、外部クロック信号ＣＬＫのフォールエッジを検出するごとに反転する。
【００３５】
内部クロック信号ＩＣＬＫ２も、チャネルＣＨ３（クロック生成回路２８ｄ）にはそのまま供給され、チャネルＣＨ１（クロック生成回路２８ｂ）にはインバータで反転された上で供給される。チャネルＣＨ１、ＣＨ３（メモリデバイス１２ｂ、１２ｄ）を第２グループとよぶ。
【００３６】
まとめると、第１グループのメモリデバイス１２は外部クロック信号ＣＬＫのライズエッジに同期し、第２グループのメモリデバイス１２は外部クロック信号ＣＬＫのフォールエッジに同期することになる。更に、第１グループにおいて、チャネルＣＨ０に供給される内部クロック信号ＩＣＬＫ１は、チャネルＣＨ３に供給される内部クロック信号ＩＣＬＫ１の反転信号となっている。第２グループについても同様である。この結果、チャネルＣＨ０〜ＣＨ３において、内部クロック信号ＩＣＬＫは１／４周期ずつずれる。
【００３７】
図８は、第２実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。チャネルＣＨ０〜ＣＨ３に供給される内部クロック信号ＩＣＬＫのタイミングは１／４周期ずつずれているため、各チャネルＣＨからデータが出力されるタイミングも１／４周期ずれている。
【００３８】
４つのチャネルＣＨに供給される内部クロック信号ＩＣＬＫのタイミングを１／４周期ずつずらしているため、データ信号線上のノイズが大きく分散されている。第１実施形態のように遅延素子Ｄ１〜Ｄ３により１／４周期分散させることも可能であるが、チャネルＣＨが４つのときには第２実施形態のタイミング調整回路３４のような構成も可能である。一般化すると、ｎ個のチャネルＣＨが存在するときには、内部クロック信号ＩＣＬＫを１／ｎ周期ずつずらすとき、ノイズをもっとも分散させることができる。
【００３９】
［第３実施形態］
図９は、第３実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第３実施形態は、第１、第２実施形態とはタイミング調整回路３４の構成が異なるがその他の点については同様である。第３実施形態におけるタイミング調整回路３４も、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００４０】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路３６に入力される。ラッチ回路３６の出力である内部クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫのライズエッジを検出するごとに反転する。
【００４１】
内部クロック信号ＩＣＬＫは、インバータによる反転信号がチャネルＣＨ０、ＣＨ１（クロック生成回路２８ａ、２８ｂ）に供給される。また、更にインバータで再反転された信号がチャネルＣＨ２、ＣＨ３（クロック生成回路２８ｃ、２８ｄ）に供給される。第３実施形態においては、チャネルＣＨ０、ＣＨ１（メモリデバイス１２ａ、１２ｂ）を第１グループ、チャネルＣＨ２、ＣＨ３（メモリデバイス１２ｃ、１２ｄ）を第２グループとよぶ。
【００４２】
第１グループのメモリデバイス１２に供給される内部クロック信号ＩＣＬＫは、第２グループのメモリデバイス１２に供給される内部クロック信号ＩＣＬＫの反転信号となっている。第１グループ（チャネルＣＨ０、ＣＨ１）に供給される内部クロック信号ＩＣＬＫは共通である。第２グループ（チャネルＣＨ２、ＣＨ３）に供給される内部クロック信号も共通である。
【００４３】
図１０は、第２実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。第１グループ（チャネルＣＨ０、ＣＨ１）と第２グループ（チャネルＣＨ２、ＣＨ３）に供給される内部クロック信号ＩＣＬＫのタイミングは１／２周期ずつずれているため、各グループからデータが出力されるタイミングも１／２周期ずれている。
【００４４】
第１グループ（チャネルＣＨ０、ＣＨ１）には、同一タイミングの内部クロック信号ＩＣＬＫが供給されるため、ノイズが重畳される。この結果、第１、第２実施形態に比べるとノイズが大きい。第２グループ（チャネルＣＨ２、ＣＨ３）についても同様である。ただし、４つのチャネルＣＨ０〜ＣＨ３のすべてのノイズが重畳することはない。２つ程度のノイズの重畳が許容される場合には、第３実施形態のタイミング調整回路３４には回路構成をシンプルにできるというメリットがある。
【００４５】
なお、後述の第４実施形態の方法を応用し、メモリデバイス１２側にてチャネルＣＨ０の内部クロック信号ＩＣＬＫとチャネルＣＨ１における内部クロック信号ＩＣＬＫをずらしたり、チャネルＣＨ２の内部クロック信号ＩＣＬＫとチャネルＣＨ３における内部クロック信号ＩＣＬＫをずらしてもよい。
【００４６】
［第４実施形態］
図１１は、第４実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第４実施形態におけるタイミング調整回路３４は、第３実施形態と同様である。第４実施形態において、メモリコントローラ３２には、データ入力回路６０、入力タイミング測定回路６２が追加される。また、各メモリデバイス１２には出力タイミング調整回路５８が追加される。
【００４７】
第４実施形態におけるタイミング調整回路３４は、クロック生成回路２８ａ〜２８ｄには同一の内部クロック信号ＩＣＬＫを供給する。いいかえれば、メモリコントローラ３２から各メモリデバイス１２には、同一タイミングの内部クロック信号ＩＣＬＫが供給される。
【００４８】
メモリデバイス１２に搭載される出力タイミング調整回路５８は、内部クロック信号ＩＣＬＫを遅延させた出力タイミング信号ＣＬＫＯをデータ出力回路１８に供給する。いいかえれば、第４実施形態における内部クロック信号ＩＣＬＫと出力タイミング信号ＣＬＫＯはタイミングのずれは、メモリコントローラ３２ではなく出力タイミング調整回路５８によって調整される。出力タイミング調整回路５８による遅延量は、チャネルＣＨによって異なる。遅延量は、コマンドＣＭＤによりメモリデバイス１２ごとに設定される。
【００４９】
メモリコントローラ３２の入力タイミング測定回路６２は、入力タイミング信号ＣＬＫＩを生成する。データ入力回路６０は、メモリセルアレイ１４から読み出されたリードデータＤＱを入力タイミング信号ＣＬＫＩに同期してラッチする。入力タイミング測定回路６２は、データ入力回路６０がリードデータＤＱをラッチしたタイミングを測定する。
【００５０】
具体的には、コマンドＣＭＤによりデータ読み出しが指示されたあと、入力タイミング測定回路６２は高周波数にて入力タイミング信号ＣＬＫＩを連続的に発生させる。データ入力回路６０は、入力タイミング信号ＣＬＫＩを検出するごとにリードデータＤＱのラッチをトライする。入力タイミング測定回路６２は、ラッチに成功したときのタイミング（ラッチに成功するまでの入力タイミング信号ＣＬＫＩの発生回数）を測定する。これにより、入力タイミング測定回路６２は、リードコマンドの供給後、実際にリードデータＤＱがデータ入力回路６０に検出されるまでの時間を測定する。
【００５１】
たとえば、入力タイミング測定回路６２は、リードコマンドの発行後に連続３０回の入力タイミング信号ＣＬＫＩを発生させる。データ入力回路６０は、３０回の入力タイミング信号ＣＬＫＩに応答して、データ端子２０ｄから出力されてくるはずのリードデータＤＱをラッチしようとする。仮に、チャネルＣＨ０においては１３回目以降の入力タイミング信号ＣＬＫＩにてラッチが成功したときには、この「１３回」という数字により、チャネルＣＨ０のデータ出力タイミングを特定する。更に詳細については、特願２０１０−１４５５１４号公報に記載されているとおりである。一般的には、製造プロセスにおけるばらつきなどにより、チャネルＣＨ間でのデータ出力タイミングは若干ずれることもある。
【００５２】
コマンド生成回路２６ａ〜２６ｄは、入力タイミング測定回路２２０による測定結果に基づいて設定コマンドを発行する。設定コマンドとは、出力タイミング調整回路５８に遅延量を１単位だけ増加させるコマンドである。ここでいう１単位とは、入力タイミング信号ＣＬＫＩの１周期分に相当するが、必ずしも同一でなくてもよい。
【００５３】
一例として、チャネルＣＨ０〜ＣＨ３のデータ出力タイミングが、１２回、１３回、１４回、１３回であったとする。ここで、チャネルＣＨ１〜ＣＨ３については、１３→１６回、１４→２０回、１３→２４回となるように出力タイミングを調整すれば、結果として、各チャネルＣＨの出力タイミングが４単位ずつ分散されることになる。上記の例では、チャネルＣＨ１には設定コマンドを３回発行することにより（１３＋３＝１６）、出力タイミング調整回路５８の遅延量を調整している。同様に、チャネルＣＨ２、チャネルＣＨ３への設定コマンドの発行回数はそれぞれ６回、１１回である。
【００５４】
図１２は、第４実施形態におけるデータ出力回路１８と出力タイミング調整回路５８の回路図である。第４実施形態においても、ラッチ回路４４、４６によるＰ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１のラッチタイミングは、出力タイミング信号ＣＬＫＯに同期する。出力タイミング信号ＣＬＫＯは、クロック端子２０ａに入力された外部クロックＣＬＫがバッファ６４や可変遅延回路６６、６８を通過することによって生成される。この可変遅延回路６６、６８の遅延量が上述の設定コマンドによって制御される。１つのメモリデバイス１２は１２８個のデータ端子２０ｄを有するため、可変遅延回路６６、６８を通過した出力タイミング信号ＣＬＫＯは、クロックツリー７０によって分岐され、それぞれのデータ出力回路１８に分配される。
【００５５】
図１３は、第４実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。第４実施形態においては、メモリコントローラ３２からチャネルＣＨ０〜ＣＨ３には同一タイミングにて内部クロック信号ＩＣＬＫが供給される。
【００５６】
チャネルＣＨごとに、出力タイミング調整回路５８に含まれる可変遅延回路６６、６８の遅延量が調整される。この結果、チャネルＣＨ０〜ＣＨ３におけるデータ出力のタイミングが分散される。第４実施形態においては、メモリコントローラ３２は、設定コマンドにより遅延制御を行うが、実際にメモリデバイス１２に供給する内部クロック信号ＩＣＬＫを遅延させる必要はない。
【００５７】
図１４はリードデータＤＱの出力タイミング調整動作のフローチャートである。メモリコントローラ３２は、チャネルＣＨ０〜ＣＨ３から１つのチャネルＣＨを選択する（Ｓ１０）。ここでは、チャネルＣＨ０を選択したとする。メモリコントローラ３２のコマンド生成回路２６ａは、チャネルＣＨ０にリードコマンドを発行する（Ｓ１２）。同時に、入力タイミング測定回路６２は連続的に入力タイミング信号ＣＬＫＩを活性化させる。データ入力回路６０は、入力タイミング信号ＣＬＫＩが活性化されるごとにリードデータＤＱのラッチをトライする。入力タイミング測定回路６２は、ラッチに成功したタイミングを特定する（Ｓ１４）。
【００５８】
メモリコントローラ３２は、チャネルＣＨ１〜ＣＨ３から次のチャネルＣＨを選択する（Ｓ１６）。ここではチャネルＣＨ１が選択されたとする。コマンド生成回路２６ｂは、チャネルＣＨ１の出力タイミング調整回路５８における遅延量を増加させるための設定コマンドを発行する（Ｓ１８）。コマンド生成回路２６ｂは、チャネルＣＨ１にリードコマンドを発行し（Ｓ２０）、入力タイミング測定回路６２はデータ入力回路６０がリードデータＤＱをラッチしたタイミングを測定する（Ｓ２２）。チャネルＣＨ０とチャネルＣＨ１の出力タイミングの差Ｔｄが、所定の閾値Ｔｈよりも大きければ（Ｓ２４のＹ）、いいかえれば、充分に出力タイミングがずらされていれば、Ｓ２６に移行する。ＴｄがＴｈ以下であれば（Ｓ２４のＮ）、遅延量を更に１単位増加させるために設定コマンドが発行される（Ｓ１８）。このような処理を繰り返すことにより、チャネルＣＨ０とチャネルＣＨ１の出力タイミングを分散させる。
【００５９】
充分にタイミングをずらしたあと（Ｓ２４のＹ）、更に調整すべきチャネルＣＨが残っていれば、処理はＳ１６に移行し、次のチャネルＣＨが選ばれる（Ｓ１６）。ここでは、チャネルＣＨ１のあとにチャネルＣＨ２が選ばれ、チャネルＣＨ１とチャネルＣＨ２のデータの出力タイミングが分散される。同様に、チャネルＣＨ２とチャネルＣＨ３のデータの出力タイミングも分散される。チャネルＣＨ３の出力タイミングが確定すると（Ｓ２６のＹ）、処理は終了する。
【００６０】
図１５は、第４実施形態の変形例１におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要ブロック図である。変形例１においては、入力タイミング測定回路６２の測定結果に基づいて決定されるべき可変遅延回路６６等の遅延量が工場出荷時に設定される。このような固有の遅延量をコマンド生成回路２６ａ等に記憶させておいてもよい。この場合には、コマンド生成回路２６はパワーオン時に遅延量を読み出し、各出力タイミング調整回路５８に設定すればよい。工場出荷時に外部の測定機器によって各データ出力回路１８によるデータの出力タイミングを測定し、その測定結果に基づく適切な遅延量をコマンド生成回路２６に登録しておけばよい。なお、遅延量は、出力タイミング調整回路５８に含まれる可変遅延回路６６等にあらかじめ設定しておいてもよい。
【００６１】
図１６は、第４実施形態の変形例２におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要ブロック図である。変形例２においては、クロック生成回路２８、コマンド生成回路２６、アドレス生成回路２４が、全チャネルＣＨについて統一されている。第４実施形態においては、メモリコントローラ３２においてチャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらす必要がないため、このような構成が可能となる。
【００６２】
［第５実施形態］
図１７は、第５実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。第５実施形態においては、１つのチャネルＣＨに１つのメモリチップ２２が対応している。いいかえれば、１つのメモリチップ２２に１つのメモリデバイス１２が搭載されるタイプである。その他は第２実施形態と同様である。複数のメモリデバイス１２が、１つのメモリコントローラ３２に共通接続されている点についても同様である。メモリチップ２２ａ〜２２ｄの全部または一部は、図１に示したように積層されてもよい。なお、図１７では、第２実施形態に基づき、１つのチャネルＣＨに１つのメモリチップ２２が対応する構成を示したが、第１、第３〜第４の実施形態に基づき、１つのチャネルＣＨに１つのメモリチップ２２が対応する構成としてもよい。
【００６３】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【００６４】
１０ メモリシステム、１２ メモリデバイス、１４ メモリセルアレイ、１６ アクセス制御回路、１８ データ出力回路、２２ メモリチップ、２４ アドレス生成回路、２６ コマンド生成回路、２８ クロック生成回路、３２ メモリコントローラ、３４ タイミング調整回路、３６ ラッチ回路、３８ 論理回路、４０ インターポーザ、４４ ラッチ回路、４６ ラッチ回路、４８ プルアップバッファ、５０ 封止樹脂、５２ プルダウンバッファ、５４ ラッチ回路、５６ ラッチ回路、５８ 出力タイミング調整回路、６０ データ入力回路、６２ 入力タイミング測定回路、６４ バッファ、６６ 可変遅延回路、６８ 可変遅延回路、７０ クロックツリー、ＴＳＶ 貫通電極、ＣＨ チャネル、ＡＤＤ アドレス、ＣＭＤ コマンド、ＣＬＫ 外部クロック信号、ＩＣＬＫ 内部クロック信号、ＣＬＫＯ 出力タイミング信号、ＣＬＫＩ 入力タイミング信号、ＥＮ 出力イネーブル信号、Ｄ１〜Ｄ３ 遅延素子。
【技術分野】
【０００１】
本発明はメモリシステムに関し、特に、メモリコントローラに複数のメモリデバイスが共通接続された構成を有するメモリシステムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスを含むメモリシステムにおいては、システム全体のメモリ容量を増大すべく、複数のメモリデバイスが一つのメモリコントローラに共通接続されることがある。メモリコントローラとは、メモリデバイスにリードコマンドやライトコマンドなどの各種コマンドを発行するとともに、リードデータの受信やライトデータの送信を行うコントロールデバイスである。メモリコントローラは、ＣＰＵ（Central Processing Unit）とメモリデバイスとの間に設けられることが多いが、ＣＰＵそのものがメモリコントローラの役割を果たすこともある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３５５８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスがデータ（リードデータ）を出力するとき、一時的な電源ノイズが発生する。メモリシステムは、通常、このようなノイズを許容して動作できるように設計される。しかし、上述のような複数のメモリデバイスが一つのメモリコントローラに共通接続されるメモリシステムの場合、複数のメモリデバイスが同時にリードデータを出力すると複数のノイズが重畳され、大きなノイズになる可能性がある。このような大きなノイズは、メモリデバイスやメモリコントローラの誤動作の原因になりかねない。
【課題を解決するための手段】
【０００５】
本発明にかかるメモリシステムは、メモリコントローラと、メモリコントローラと共通接続され、メモリコントローラから発行されるコマンドに基づいて動作する複数のメモリデバイスを備える。メモリデバイスは、メモリセルアレイとメモリセルアレイから読み出されたデータ（リードデータ）をメモリコントローラに出力するデータ出力回路を含む。複数のメモリデバイスにおいて、データ（リードデータ）の出力タイミングは互いに異なるように調整される。
【発明の効果】
【０００６】
本発明によれば、複数のメモリデバイスがメモリコントローラに共通接続されるタイプのメモリシステムにおいて、データ読み出し時に大きなノイズが発生するリスクを低減しやすくなる。
【図面の簡単な説明】
【０００７】
【図１】メモリシステムの模式的な断面図である。
【図２】メモリチップの模式的な平面図である。
【図３】第１〜第４実施形態におけるメモリシステムの配線構造のブロック図である。
【図４】第１実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図５】データ出力回路の回路図である。
【図６】第１実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図７】第２実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図８】第２実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図９】第３実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１０】第３実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図１１】第４実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１２】出力タイミング調整回路とデータ出力回路の回路図である。
【図１３】第４実施形態における内部クロック信号ＩＣＬＫとデータ出力のタイミングの関係を示すタイムチャートである。
【図１４】リードデータＤＱの出力タイミング調整動作のフローチャートである。
【図１５】第４実施形態の変形例１におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１６】第４実施形態の変形例２におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【図１７】第５実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、メモリシステム１０の模式的な断面図である。メモリシステム１０には、２つのメモリチップ２２ａ、２２ｂと１つのメモリコントローラ３２が積層される。メモリチップ２２ａ、２２ｂとメモリコントローラ３２は、いずれもシリコン基板を用いた１チップの半導体デバイスである。本実施形態（第１〜第５実施形態）におけるメモリチップ２２は同一構成の汎用ＤＲＡＭチップである。
【００１０】
汎用ＤＲＡＭとは、外部とのインターフェースを担う「フロントエンド部」と、複数のメモリセルアレイとそれらへのアクセスを行う「バックエンド部」を含むＤＲＡＭである。ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ１（Double Data Rate 1）型のＳＤＲＡＭ、ＤＤＲ２（Double Data Rate 2）型のＳＤＲＡＭ、ＤＤＲ３（Double Data Rate 3）型のＳＤＲＡＭなどが該当する。ここで、ＳＤＲＡＭではいわゆるプリフェッチ動作を行わず、一方、ＤＤＲ１型、ＤＤＲ２型、および、ＤＤＲ３型のＳＤＲＡＭにおいては、それぞれ２ビット単位、４ビット単位、及び、８ビット単位のプリフェッチ動作を行う。
【００１１】
リード動作においては、１回のアクセスでバックエンド部からデータ入出力端子１個あたりＳＤＲＡＭでは１ビット、ＤＤＲ型ＳＤＲＡＭではプチフェッチ動作のビット数に応じたビット数のリードデータのリードデータをパラレルに読み出す。ＤＤＲ型ＳＤＲＡＭではフロントエンド部によるパラレル／シリアル変換を経て、リードデータが出力される。ライト動作においては、１回のアクセスでフロントエンド部にデータ入出力端子１個あたりＳＤＲＡＭでは１ビット、ＤＤＲ型ＳＤＲＡＭではプチフェッチ動作のビット数に応じたビット数のライトデータをシリアル入力する。ＤＤＲ型ＳＤＲＡＭではフロントエンド部によるシリアル／パラレル変換を経て、ライトデータはバックエンド部に供給される。汎用ＤＲＡＭは、バックエンド部のみが集積されたいわゆる「コアチップ」ではない。
【００１２】
メモリチップ２２ａ、２２ｂやメモリコントローラ３２には、シリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられる。貫通電極ＴＳＶにより、隣接するチップが電気的に接続される。メモリコントローラ３２は、貫通電極ＴＳＶによりインターポーザ４０の表面４１に設けられた配線と電気的に接続されている。メモリコントローラ３２とメモリチップ２２ａ、２２ｂは、封止樹脂５０によって保護される。
【００１３】
インターポーザ４０は樹脂からなる回路基板であり、その裏面４２には複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザ４０は、メモリシステム１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザ４０の表面４１に形成された電極をスルーホール電極によって裏面４２に引き出し、裏面４２に設けられた再配線層によって、外部端子ＳＢのピッチを拡大している。
【００１４】
図２は、メモリチップ２２ａの模式的な平面図である。本実施形態におけるメモリチップ２２ａは、４つの領域に分割される。それぞれの領域にメモリデバイス１２ａ〜１２ｂが割り当てられる。メモリチップ２２ｂについても同様である。すなわち、２枚のメモリチップ２２がそれぞれ４つのメモリデバイス１２を含むため、メモリシステム１０は、計８個のメモリデバイス１２を含む。メモリチップ２２ａにおいては、４つのメモリデバイス１２ａ〜１２ｄに４つのチャネルＣＨ０〜ＣＨ３がわりあてられる。各チャネルＣＨには、それぞれ個別の貫通電極ＴＳＶが設置される。メモリデバイス１２は、割り当てられたチャネルＣＨを介して、メモリコントローラ３２と通信する。
【００１５】
図３は、第１〜第４実施形態におけるメモリシステム１０の配線構造のブロック図である。２つのメモリチップ２２ａ、２２ｂは、４つのチャネルＣＨ０〜ＣＨ３を共有する。チャネルＣＨ０の場合、メモリコントローラ３２に設けられたクロック端子３０ａ、アドレス端子３０ｂ、コマンド端子３０ｃおよびデータ端子３０ｄは、メモリチップ２２ａ、２２ｂに設けられたクロック端子２０ａ、アドレス端子２０ｂ、コマンド端子２０ｃおよびデータ端子２０ｄにそれぞれ共通接続されている。他のチャネルＣＨについても同様である。
【００１６】
メモリコントローラ３２から出力される外部クロック信号ＣＬＫ、アドレスＡＤＤおよびコマンドＣＭＤは、４つのチャネルＣＨを介して２つのメモリチップ２２ａ、２２ｂに共通で供給される。メモリチップ２２ａ、２２ｂから出力されるリードデータＤＱは、４つのチャネルＣＨ０〜ＣＨ３を介してメモリコントローラ３２に入力される。メモリコントローラ３２から出力されるライトデータＤＱも、チャネルＣＨ０〜ＣＨ３を介してメモリチップ２２ａ、２２ｂに入力される。本実施形態では、チャネルＣＨごとに１２８個のデータ端子が設けられている。したがって、４つのチャネルＣＨにより最大５１２（１２８×４）ビットのリードデータとライトデータを同時転送できる。
【００１７】
メモリコントローラ３２は、チップ選択信号によりメモリチップ２２ａ、２２ｂを選択する。チップ選択信号は、メモリチップ２２ａ、２２ｂごとに個別に設けられた配線を用いて各メモリチップ２２ａ、２２ｂに供給すればよい。一方、共通の配線を介してチップ選択信号をメモリチップ２２ａ、２２ｂに供給する場合には、各メモリチップ２２ａ、２２ｂにチップアドレスを割り当て、チップ選択信号の値とチップアドレスとが一致するメモリデバイスを選択すればよい。
【００１８】
［第１実施形態］
図４は、第１実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。各メモリデバイス１２の回路構成は同一であるため、図４においては代表してメモリチップ２２ａのチャネルＣＨ０に対応するメモリデバイス１２ａの構成のみを示している。
【００１９】
メモリデバイス１２ａは、メモリセルアレイ１４、メモリセルアレイ１４をアクセスするアクセス制御回路１６、メモリセルアレイ１４から読み出されたリードデータをデータ端子２０ｄに出力するデータ出力回路１８を有する。図４においては、１２８個のデータ端子２０ｄをまとめて１個のデータ端子２０ｄとして表記している。
【００２０】
メモリセルアレイ１４は、多数のメモリセルＭＣを含む。アドレス端子２０ｂから供給されるアドレスＡＤＤとコマンド端子２０ｃから供給されるコマンドＣＭＤは、アクセス制御回路１６に入力される。アクセス制御回路１６は、コマンドＣＭＤがリードコマンドである場合には、アドレスＡＤＤが指定するメモリセルからデータを読み出し、データ出力回路１８に供給する。データ出力回路１８は、アクセス制御回路１６より供給される出力イネーブル信号ＥＮとクロック端子２０ａからバッファ６４を経由して供給される出力タイミング信号ＣＬＫＯに基づいて、読み出されたデータを外部に出力する。データ出力回路１２０の回路構成については後述する。第１実施形態における出力タイミング信号ＣＬＫＯとは、クロック端子２０ａから供給される内部クロック信号ＩＣＬＫをバッファ６４にてバッファリングした信号である。
【００２１】
メモリコントローラ３２は、チャネルＣＨ０〜ＣＨ３それぞれに、アドレスＡＤＤ、コマンドＣＭＤおよび内部クロック信号ＩＣＬＫを供給する。メモリデバイス１２に含まれる各種回路は、内部クロック信号ＩＣＬＫにしたがって動作する。データ出力回路１８は、出力タイミング信号ＣＬＫＯ（内部クロック信号ＩＣＬＫ）と同期する。チャネルＣＨ０に供給される各種信号は、メモリチップ２２ａ、２２ｂそれぞれの搭載される２つのメモリデバイス１２に共通して供給される。他のチャネルＣＨについても同様である。
【００２２】
メモリコントローラ３２においては、チャネルＣＨごとに、アドレス生成回路２４、コマンド生成回路２６、クロック生成回路２８が設けられる。コマンド生成回路２６とアドレス生成回路２４は、クロック生成回路２８から供給される各種クロック信号にしたがって動作する。アドレス生成回路２４はアドレスＡＤＤをメモリデバイス１２に供給し、コマンド生成回路２６はコマンドＣＭＤをメモリデバイス１２に供給する。
【００２３】
メモリコントローラ３２は、更に、タイミング調整回路３４を含む。タイミング調整回路３４は、外部から供給される外部クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして、各チャネルＣＨのクロック生成回路２８に供給する。第１実施形態におけるタイミング調整回路３４は、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００２４】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路３６に入力される。ラッチ回路３６は、外部クロック信号ＣＬＫのライズエッジを検出するごとにその出力である内部クロック信号ＩＣＬＫを反転させる。すなわち、外部クロック信号ＣＬＫは、ラッチ回路３６により１／２に分周される。
【００２５】
内部クロック信号ＩＣＬＫは、インバータにより反転され、チャネルＣＨ０〜ＣＨ３（クロック生成回路２８ａ〜２８ｄ）に供給される。ただし、チャネルＣＨ０以外のチャネルＣＨ１〜ＣＨ３に供給される内部クロック信号ＩＣＬＫは、遅延素子Ｄ１〜Ｄ３により遅延される。具体的には、チャネルＣＨ１については遅延素子Ｄ１、チャネルＣＨ２については遅延素子Ｄ１、Ｄ２、チャネルＣＨ３については遅延素子Ｄ１〜Ｄ３によりそれぞれ内部クロック信号ＩＣＬＫが遅延される。この結果、チャネルＣＨ０〜ＣＨ３に供給される内部クロック信号ＩＣＬＫのタイミングは互いに不一致となる。
【００２６】
図５は、データ出力回路１８の回路図である。データ出力回路１８は、読み出されたデータＤａｔａと出力イネーブル信号ＥＮを受けてＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１を生成する論理回路３８と、出力タイミング信号ＣＬＫＯに同期してＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１をそれぞれラッチするラッチ回路４４、４６と、ラッチ回路４４から出力されたＰ側駆動信号ＯＰ２によってオン／オフ制御されるプルアップバッファ４８と、ラッチ回路４６から出力されたＮ側駆動信号ＯＮ２によってオン／オフ制御されるプルダウンバッファ５２とを備えている。プルアップバッファ４８はＰチャンネル型のＭＯＳトランジスタからなり、そのソースは高位側電源ＶＤＤＱに接続され、ドレインはデータ端子２０ｄに接続されている。また、プルダウンバッファ５２はＮチャンネル型のＭＯＳトランジスタからなり、そのソースは低位側電源ＶＳＳＱに接続され、ドレインはデータ端子２０ｄに接続されている。
【００２７】
論理回路３８は、出力イネーブル信号ＥＮがローレベルに非活性化している場合には、リードデータＤａｔａの論理値に関わらず、Ｐ側駆動信号ＯＰ１をハイレベル、Ｎ側駆動信号ＯＮ１をローレベルとする。これにより、プルアップバッファ４８およびプルダウンバッファ５２はいずれもオフすることから、データ端子２０ｄはハイインピーダンス状態となる。
【００２８】
出力イネーブル信号ＥＮがハイレベルに活性化している場合には、リードデータＤａｔａがハイレベルであればＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１はいずれもローレベルとなり、リードデータＤａｔａがローレベルであればＰ側駆動信号ＯＰ１およびＮ側駆動信号ＯＮ１はいずれもハイレベルとなる。Ｐ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１がラッチ回路４４、４６にラッチされると、プルアップバッファ４８とプルダウンバッファ５２のいずれかがオンすることから、データ端子２０ｄはリードデータＤａｔａと同じ論理レベルに駆動される。ラッチ回路４４、４６によるＰ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１のラッチタイミングは、出力タイミング信号ＣＬＫＯに同期する。上述したように、遅延素子Ｄ１〜Ｄ３により、チャネルＣＨごとに出力タイミング信号ＣＬＫＯのタイミングはずらされている。
【００２９】
図６は、第１実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。アクセス制御回路１６がコマンドＣＭＤやアドレスＡＤＤを取得するタイミングは、内部クロック信号ＩＣＬＫと同期する。また、データ出力回路１８が、メモリセルアレイ１４から読み出されたデータをデータ端子２０ｄに出力するタイミングは、出力タイミング信号ＣＬＫＯ（内部クロック信号ＩＣＬＫ）と同期する。遅延素子Ｄ１〜Ｄ３により、チャネルＣＨ０〜ＣＨ４に供給される内部クロック信号ＩＣＬＫのタイミングは少しずつずれているため、各チャネルＣＨからデータが出力されるタイミングもずれている。プルアップバッファ４８またはプルダウンバッファ５２の動作により電源ノイズが発生する。第１実施形態においては、チャネルＣＨごとにリードデータの出力タイミングが一致しないため、これらのノイズが重畳されにくくなっている。
【００３０】
チャネルＣＨごとに同一タイミングの内部クロック信号ＩＣＬＫを供給した場合、データ出力時のノイズも同一タイミングで発生する。この場合、メモリシステム１０内において電源ノイズが重畳され、大きな電源ノイズとなる。メモリデバイス１２の数が多いときには、特に大きなノイズとなる可能性がある。大きなノイズが発生すると、メモリチップ２２ａ、２２ｂおよびメモリコントローラ３２が誤動作するリスクがある。第１実施形態のメモリシステム１０のように、メモリコントローラ３２においてあらかじめ内部クロック信号ＩＣＬＫのタイミングをずらしておくことにより、ノイズを分散し、大きなノイズが発生するのを防止できる。
【００３１】
［第２実施形態］
図７は、第２実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第２実施形態は、第１実施形態とはタイミング調整回路３４の構成が異なるがその他の点については同様である。第２実施形態におけるタイミング調整回路３４も、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００３２】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路５４に入力される。ラッチ回路５４の出力である内部クロック信号ＩＣＬＫ１は、外部クロック信号ＣＬＫのライズエッジを検出するごとに反転する。
【００３３】
内部クロック信号ＩＣＬＫ１は、チャネルＣＨ３（クロック生成回路２８ｃ）にはそのまま供給され、チャネルＣＨ０（クロック生成回路２８ａ）にはインバータで反転された上で供給される。チャネルＣＨ０、ＣＨ２（メモリデバイス１２ａ、１２ｃ）を第１グループとよぶ。
【００３４】
内部クロック信号ＩＣＬＫ１は、更に、ラッチ回路５６にも入力される。外部クロック信号ＣＬＫは、反転論理にてラッチ回路５６にも供給される。この結果、ラッチ回路５６の出力である内部クロック信号ＩＣＬＫ２は、外部クロック信号ＣＬＫのフォールエッジを検出するごとに反転する。
【００３５】
内部クロック信号ＩＣＬＫ２も、チャネルＣＨ３（クロック生成回路２８ｄ）にはそのまま供給され、チャネルＣＨ１（クロック生成回路２８ｂ）にはインバータで反転された上で供給される。チャネルＣＨ１、ＣＨ３（メモリデバイス１２ｂ、１２ｄ）を第２グループとよぶ。
【００３６】
まとめると、第１グループのメモリデバイス１２は外部クロック信号ＣＬＫのライズエッジに同期し、第２グループのメモリデバイス１２は外部クロック信号ＣＬＫのフォールエッジに同期することになる。更に、第１グループにおいて、チャネルＣＨ０に供給される内部クロック信号ＩＣＬＫ１は、チャネルＣＨ３に供給される内部クロック信号ＩＣＬＫ１の反転信号となっている。第２グループについても同様である。この結果、チャネルＣＨ０〜ＣＨ３において、内部クロック信号ＩＣＬＫは１／４周期ずつずれる。
【００３７】
図８は、第２実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。チャネルＣＨ０〜ＣＨ３に供給される内部クロック信号ＩＣＬＫのタイミングは１／４周期ずつずれているため、各チャネルＣＨからデータが出力されるタイミングも１／４周期ずれている。
【００３８】
４つのチャネルＣＨに供給される内部クロック信号ＩＣＬＫのタイミングを１／４周期ずつずらしているため、データ信号線上のノイズが大きく分散されている。第１実施形態のように遅延素子Ｄ１〜Ｄ３により１／４周期分散させることも可能であるが、チャネルＣＨが４つのときには第２実施形態のタイミング調整回路３４のような構成も可能である。一般化すると、ｎ個のチャネルＣＨが存在するときには、内部クロック信号ＩＣＬＫを１／ｎ周期ずつずらすとき、ノイズをもっとも分散させることができる。
【００３９】
［第３実施形態］
図９は、第３実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第３実施形態は、第１、第２実施形態とはタイミング調整回路３４の構成が異なるがその他の点については同様である。第３実施形態におけるタイミング調整回路３４も、チャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらしている。
【００４０】
タイミング調整回路３４において、外部クロック信号ＣＬＫはラッチ回路３６に入力される。ラッチ回路３６の出力である内部クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫのライズエッジを検出するごとに反転する。
【００４１】
内部クロック信号ＩＣＬＫは、インバータによる反転信号がチャネルＣＨ０、ＣＨ１（クロック生成回路２８ａ、２８ｂ）に供給される。また、更にインバータで再反転された信号がチャネルＣＨ２、ＣＨ３（クロック生成回路２８ｃ、２８ｄ）に供給される。第３実施形態においては、チャネルＣＨ０、ＣＨ１（メモリデバイス１２ａ、１２ｂ）を第１グループ、チャネルＣＨ２、ＣＨ３（メモリデバイス１２ｃ、１２ｄ）を第２グループとよぶ。
【００４２】
第１グループのメモリデバイス１２に供給される内部クロック信号ＩＣＬＫは、第２グループのメモリデバイス１２に供給される内部クロック信号ＩＣＬＫの反転信号となっている。第１グループ（チャネルＣＨ０、ＣＨ１）に供給される内部クロック信号ＩＣＬＫは共通である。第２グループ（チャネルＣＨ２、ＣＨ３）に供給される内部クロック信号も共通である。
【００４３】
図１０は、第２実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。第１グループ（チャネルＣＨ０、ＣＨ１）と第２グループ（チャネルＣＨ２、ＣＨ３）に供給される内部クロック信号ＩＣＬＫのタイミングは１／２周期ずつずれているため、各グループからデータが出力されるタイミングも１／２周期ずれている。
【００４４】
第１グループ（チャネルＣＨ０、ＣＨ１）には、同一タイミングの内部クロック信号ＩＣＬＫが供給されるため、ノイズが重畳される。この結果、第１、第２実施形態に比べるとノイズが大きい。第２グループ（チャネルＣＨ２、ＣＨ３）についても同様である。ただし、４つのチャネルＣＨ０〜ＣＨ３のすべてのノイズが重畳することはない。２つ程度のノイズの重畳が許容される場合には、第３実施形態のタイミング調整回路３４には回路構成をシンプルにできるというメリットがある。
【００４５】
なお、後述の第４実施形態の方法を応用し、メモリデバイス１２側にてチャネルＣＨ０の内部クロック信号ＩＣＬＫとチャネルＣＨ１における内部クロック信号ＩＣＬＫをずらしたり、チャネルＣＨ２の内部クロック信号ＩＣＬＫとチャネルＣＨ３における内部クロック信号ＩＣＬＫをずらしてもよい。
【００４６】
［第４実施形態］
図１１は、第４実施形態におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要部のブロック図である。第４実施形態におけるタイミング調整回路３４は、第３実施形態と同様である。第４実施形態において、メモリコントローラ３２には、データ入力回路６０、入力タイミング測定回路６２が追加される。また、各メモリデバイス１２には出力タイミング調整回路５８が追加される。
【００４７】
第４実施形態におけるタイミング調整回路３４は、クロック生成回路２８ａ〜２８ｄには同一の内部クロック信号ＩＣＬＫを供給する。いいかえれば、メモリコントローラ３２から各メモリデバイス１２には、同一タイミングの内部クロック信号ＩＣＬＫが供給される。
【００４８】
メモリデバイス１２に搭載される出力タイミング調整回路５８は、内部クロック信号ＩＣＬＫを遅延させた出力タイミング信号ＣＬＫＯをデータ出力回路１８に供給する。いいかえれば、第４実施形態における内部クロック信号ＩＣＬＫと出力タイミング信号ＣＬＫＯはタイミングのずれは、メモリコントローラ３２ではなく出力タイミング調整回路５８によって調整される。出力タイミング調整回路５８による遅延量は、チャネルＣＨによって異なる。遅延量は、コマンドＣＭＤによりメモリデバイス１２ごとに設定される。
【００４９】
メモリコントローラ３２の入力タイミング測定回路６２は、入力タイミング信号ＣＬＫＩを生成する。データ入力回路６０は、メモリセルアレイ１４から読み出されたリードデータＤＱを入力タイミング信号ＣＬＫＩに同期してラッチする。入力タイミング測定回路６２は、データ入力回路６０がリードデータＤＱをラッチしたタイミングを測定する。
【００５０】
具体的には、コマンドＣＭＤによりデータ読み出しが指示されたあと、入力タイミング測定回路６２は高周波数にて入力タイミング信号ＣＬＫＩを連続的に発生させる。データ入力回路６０は、入力タイミング信号ＣＬＫＩを検出するごとにリードデータＤＱのラッチをトライする。入力タイミング測定回路６２は、ラッチに成功したときのタイミング（ラッチに成功するまでの入力タイミング信号ＣＬＫＩの発生回数）を測定する。これにより、入力タイミング測定回路６２は、リードコマンドの供給後、実際にリードデータＤＱがデータ入力回路６０に検出されるまでの時間を測定する。
【００５１】
たとえば、入力タイミング測定回路６２は、リードコマンドの発行後に連続３０回の入力タイミング信号ＣＬＫＩを発生させる。データ入力回路６０は、３０回の入力タイミング信号ＣＬＫＩに応答して、データ端子２０ｄから出力されてくるはずのリードデータＤＱをラッチしようとする。仮に、チャネルＣＨ０においては１３回目以降の入力タイミング信号ＣＬＫＩにてラッチが成功したときには、この「１３回」という数字により、チャネルＣＨ０のデータ出力タイミングを特定する。更に詳細については、特願２０１０−１４５５１４号公報に記載されているとおりである。一般的には、製造プロセスにおけるばらつきなどにより、チャネルＣＨ間でのデータ出力タイミングは若干ずれることもある。
【００５２】
コマンド生成回路２６ａ〜２６ｄは、入力タイミング測定回路２２０による測定結果に基づいて設定コマンドを発行する。設定コマンドとは、出力タイミング調整回路５８に遅延量を１単位だけ増加させるコマンドである。ここでいう１単位とは、入力タイミング信号ＣＬＫＩの１周期分に相当するが、必ずしも同一でなくてもよい。
【００５３】
一例として、チャネルＣＨ０〜ＣＨ３のデータ出力タイミングが、１２回、１３回、１４回、１３回であったとする。ここで、チャネルＣＨ１〜ＣＨ３については、１３→１６回、１４→２０回、１３→２４回となるように出力タイミングを調整すれば、結果として、各チャネルＣＨの出力タイミングが４単位ずつ分散されることになる。上記の例では、チャネルＣＨ１には設定コマンドを３回発行することにより（１３＋３＝１６）、出力タイミング調整回路５８の遅延量を調整している。同様に、チャネルＣＨ２、チャネルＣＨ３への設定コマンドの発行回数はそれぞれ６回、１１回である。
【００５４】
図１２は、第４実施形態におけるデータ出力回路１８と出力タイミング調整回路５８の回路図である。第４実施形態においても、ラッチ回路４４、４６によるＰ側駆動信号ＯＰ１とＮ側駆動信号ＯＮ１のラッチタイミングは、出力タイミング信号ＣＬＫＯに同期する。出力タイミング信号ＣＬＫＯは、クロック端子２０ａに入力された外部クロックＣＬＫがバッファ６４や可変遅延回路６６、６８を通過することによって生成される。この可変遅延回路６６、６８の遅延量が上述の設定コマンドによって制御される。１つのメモリデバイス１２は１２８個のデータ端子２０ｄを有するため、可変遅延回路６６、６８を通過した出力タイミング信号ＣＬＫＯは、クロックツリー７０によって分岐され、それぞれのデータ出力回路１８に分配される。
【００５５】
図１３は、第４実施形態における内部クロック信号ＩＣＬＫとデータ出力タイミングの関係を示すタイムチャートである。第４実施形態においては、メモリコントローラ３２からチャネルＣＨ０〜ＣＨ３には同一タイミングにて内部クロック信号ＩＣＬＫが供給される。
【００５６】
チャネルＣＨごとに、出力タイミング調整回路５８に含まれる可変遅延回路６６、６８の遅延量が調整される。この結果、チャネルＣＨ０〜ＣＨ３におけるデータ出力のタイミングが分散される。第４実施形態においては、メモリコントローラ３２は、設定コマンドにより遅延制御を行うが、実際にメモリデバイス１２に供給する内部クロック信号ＩＣＬＫを遅延させる必要はない。
【００５７】
図１４はリードデータＤＱの出力タイミング調整動作のフローチャートである。メモリコントローラ３２は、チャネルＣＨ０〜ＣＨ３から１つのチャネルＣＨを選択する（Ｓ１０）。ここでは、チャネルＣＨ０を選択したとする。メモリコントローラ３２のコマンド生成回路２６ａは、チャネルＣＨ０にリードコマンドを発行する（Ｓ１２）。同時に、入力タイミング測定回路６２は連続的に入力タイミング信号ＣＬＫＩを活性化させる。データ入力回路６０は、入力タイミング信号ＣＬＫＩが活性化されるごとにリードデータＤＱのラッチをトライする。入力タイミング測定回路６２は、ラッチに成功したタイミングを特定する（Ｓ１４）。
【００５８】
メモリコントローラ３２は、チャネルＣＨ１〜ＣＨ３から次のチャネルＣＨを選択する（Ｓ１６）。ここではチャネルＣＨ１が選択されたとする。コマンド生成回路２６ｂは、チャネルＣＨ１の出力タイミング調整回路５８における遅延量を増加させるための設定コマンドを発行する（Ｓ１８）。コマンド生成回路２６ｂは、チャネルＣＨ１にリードコマンドを発行し（Ｓ２０）、入力タイミング測定回路６２はデータ入力回路６０がリードデータＤＱをラッチしたタイミングを測定する（Ｓ２２）。チャネルＣＨ０とチャネルＣＨ１の出力タイミングの差Ｔｄが、所定の閾値Ｔｈよりも大きければ（Ｓ２４のＹ）、いいかえれば、充分に出力タイミングがずらされていれば、Ｓ２６に移行する。ＴｄがＴｈ以下であれば（Ｓ２４のＮ）、遅延量を更に１単位増加させるために設定コマンドが発行される（Ｓ１８）。このような処理を繰り返すことにより、チャネルＣＨ０とチャネルＣＨ１の出力タイミングを分散させる。
【００５９】
充分にタイミングをずらしたあと（Ｓ２４のＹ）、更に調整すべきチャネルＣＨが残っていれば、処理はＳ１６に移行し、次のチャネルＣＨが選ばれる（Ｓ１６）。ここでは、チャネルＣＨ１のあとにチャネルＣＨ２が選ばれ、チャネルＣＨ１とチャネルＣＨ２のデータの出力タイミングが分散される。同様に、チャネルＣＨ２とチャネルＣＨ３のデータの出力タイミングも分散される。チャネルＣＨ３の出力タイミングが確定すると（Ｓ２６のＹ）、処理は終了する。
【００６０】
図１５は、第４実施形態の変形例１におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要ブロック図である。変形例１においては、入力タイミング測定回路６２の測定結果に基づいて決定されるべき可変遅延回路６６等の遅延量が工場出荷時に設定される。このような固有の遅延量をコマンド生成回路２６ａ等に記憶させておいてもよい。この場合には、コマンド生成回路２６はパワーオン時に遅延量を読み出し、各出力タイミング調整回路５８に設定すればよい。工場出荷時に外部の測定機器によって各データ出力回路１８によるデータの出力タイミングを測定し、その測定結果に基づく適切な遅延量をコマンド生成回路２６に登録しておけばよい。なお、遅延量は、出力タイミング調整回路５８に含まれる可変遅延回路６６等にあらかじめ設定しておいてもよい。
【００６１】
図１６は、第４実施形態の変形例２におけるメモリチップ２２ａ、２２ｂ、メモリコントローラ３２の主要ブロック図である。変形例２においては、クロック生成回路２８、コマンド生成回路２６、アドレス生成回路２４が、全チャネルＣＨについて統一されている。第４実施形態においては、メモリコントローラ３２においてチャネルＣＨごとに内部クロック信号ＩＣＬＫのタイミングをずらす必要がないため、このような構成が可能となる。
【００６２】
［第５実施形態］
図１７は、第５実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。第５実施形態においては、１つのチャネルＣＨに１つのメモリチップ２２が対応している。いいかえれば、１つのメモリチップ２２に１つのメモリデバイス１２が搭載されるタイプである。その他は第２実施形態と同様である。複数のメモリデバイス１２が、１つのメモリコントローラ３２に共通接続されている点についても同様である。メモリチップ２２ａ〜２２ｄの全部または一部は、図１に示したように積層されてもよい。なお、図１７では、第２実施形態に基づき、１つのチャネルＣＨに１つのメモリチップ２２が対応する構成を示したが、第１、第３〜第４の実施形態に基づき、１つのチャネルＣＨに１つのメモリチップ２２が対応する構成としてもよい。
【００６３】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【００６４】
１０ メモリシステム、１２ メモリデバイス、１４ メモリセルアレイ、１６ アクセス制御回路、１８ データ出力回路、２２ メモリチップ、２４ アドレス生成回路、２６ コマンド生成回路、２８ クロック生成回路、３２ メモリコントローラ、３４ タイミング調整回路、３６ ラッチ回路、３８ 論理回路、４０ インターポーザ、４４ ラッチ回路、４６ ラッチ回路、４８ プルアップバッファ、５０ 封止樹脂、５２ プルダウンバッファ、５４ ラッチ回路、５６ ラッチ回路、５８ 出力タイミング調整回路、６０ データ入力回路、６２ 入力タイミング測定回路、６４ バッファ、６６ 可変遅延回路、６８ 可変遅延回路、７０ クロックツリー、ＴＳＶ 貫通電極、ＣＨ チャネル、ＡＤＤ アドレス、ＣＭＤ コマンド、ＣＬＫ 外部クロック信号、ＩＣＬＫ 内部クロック信号、ＣＬＫＯ 出力タイミング信号、ＣＬＫＩ 入力タイミング信号、ＥＮ 出力イネーブル信号、Ｄ１〜Ｄ３ 遅延素子。
【特許請求の範囲】
【請求項１】
メモリコントローラと、
それぞれが前記メモリコントローラから発行されるコマンドに基づいて動作する第１および第２のメモリデバイスと、を備え、
前記第１および第２のメモリデバイスは、
メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、をそれぞれ含み、
前記第１および第２のメモリデバイスは、互いに異なる出力タイミングで前記データを出力するように調整されることを特徴とするメモリシステム。
【請求項２】
前記メモリコントローラは、前記第１および第２のメモリデバイスそれぞれの前記出力タイミングを異ならせるタイミング調整回路を更に含むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記メモリデバイスは、前記出力タイミングを調整する出力タイミング調整回路を更に含み、
前記第１および第２のメモリデバイスは、それぞれの前記出力タイミング調整回路の設定に応じて、互いに異なる前記出力タイミングにて前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記メモリコントローラの前記タイミング調整回路は、外部クロック信号を受け取り、前記外部クロック信号に応じて位相が異なる第１および第２のクロック信号を生成し、前記第１のメモリデバイスは前記第１のクロック信号に応じた前記出力タイミングで前記データを出力し、前記第２のメモリデバイスは前記第２のクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記メモリコントローラの前記タイミング調整回路は、第１および第２の遅延時間に対応するる第１および第２の遅延素子により、前記外部クロック信号から前記第１および第２のクロック信号を生成することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する複数の第３のメモリデバイスを更に備え、
前記第３のメモリデバイスは、
メモリセルアレイと
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、
前記メモリコントローラは、（１／前記第１および第２のメモリデバイスと前記複数の第３のメモリデバイスの合計個数）ずつ位相が異なる複数のクロック信号を生成し、
前記第１、第２のメモリデバイス、および、前記複数の第３のメモリデバイスのそれぞれは、前記複数のクロック信号のうちの１つのクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項７】
それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する第３および第４のメモリデバイスを更に備え、
前記第３および第４のメモリデバイスは、
メモリセルアレイと
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、
前記メモリコントローラは、外部クロック信号を受け取り、前記外部クロック信号のライズエッジに応じた第１のクロック信号と前記外部クロック信号のフォールエッジに応じた第２のクロック信号とを生成し、
前記第１および前記第３のメモリデバイスは、前記第１のクロック信号に応じて前記データを出力し、
前記第２および前記第４のメモリデバイスは、前記第２のクロック信号に応じて前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、前記第１のクロック信号に応じて互いに位相の異なる第１および第３の内部クロック信号を生成し、かつ、前記第２のクロック信号に応じて互いに位相の異なる第２および第４の内部クロック信号を生成し、
前記第１から第４のメモリデバイスは、それぞれ、前記第１から第４の内部クロック信号に応じて前記データを出力することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記第１の内部クロック信号と前記第３の内部クロック信号とは互いに逆位相の関係であり、前記第２の内部クロック信号と前記第４の内部クロック信号とは互いに逆位相の関係であることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、前記データが入力されるタイミングを測定する入力タイミング測定回路を含み、前記入力タイミング測定回路による測定結果に基づいて、前記第１および第２のメモリデバイスの前記出力タイミング調整回路の設定を調整し、前記第１および第２のメモリデバイスが前記データを出力する前記出力タイミングを調整することを特徴とする請求項３に記載のメモリシステム。
【請求項１１】
前記第１および第２のメモリデバイスは、それぞれ固有の遅延時間を記憶し、前記遅延時間に応じて前記出力タイミング調整回路の設定を調整することを特徴とする請求項３に記載のメモリシステム。
【請求項１２】
前記メモリコントローラと前記第１および第２のメモリデバイスが一つのインターポーザ上にパッケージングされていることを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
前記第１および第２のメモリデバイスが互いに積層されていることを特徴とする請求項１に記載のメモリシステム。
【請求項１４】
前記メモリコントローラと前記第１および第２のメモリデバイスが互いに積層されていることを特徴とする請求項１に記載のメモリシステム。
【請求項１５】
前記複数のメモリデバイスに設けられたデータ端子と前記メモリコントローラに設けられたデータ端子は、前記複数のメモリデバイスをそれぞれ貫通する貫通電極を介して接続されていることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
前記第１および第２のメモリデバイスが単一の半導体チップ上に形成されることを特徴とする請求項１に記載のメモリシステム。
【請求項１７】
前記第１および第２のメモリデバイスが互いに異なる半導体チップ上に形成されることを特徴とする請求項１に記載のメモリシステム。
【請求項１】
メモリコントローラと、
それぞれが前記メモリコントローラから発行されるコマンドに基づいて動作する第１および第２のメモリデバイスと、を備え、
前記第１および第２のメモリデバイスは、
メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、をそれぞれ含み、
前記第１および第２のメモリデバイスは、互いに異なる出力タイミングで前記データを出力するように調整されることを特徴とするメモリシステム。
【請求項２】
前記メモリコントローラは、前記第１および第２のメモリデバイスそれぞれの前記出力タイミングを異ならせるタイミング調整回路を更に含むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記メモリデバイスは、前記出力タイミングを調整する出力タイミング調整回路を更に含み、
前記第１および第２のメモリデバイスは、それぞれの前記出力タイミング調整回路の設定に応じて、互いに異なる前記出力タイミングにて前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記メモリコントローラの前記タイミング調整回路は、外部クロック信号を受け取り、前記外部クロック信号に応じて位相が異なる第１および第２のクロック信号を生成し、前記第１のメモリデバイスは前記第１のクロック信号に応じた前記出力タイミングで前記データを出力し、前記第２のメモリデバイスは前記第２のクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記メモリコントローラの前記タイミング調整回路は、第１および第２の遅延時間に対応するる第１および第２の遅延素子により、前記外部クロック信号から前記第１および第２のクロック信号を生成することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する複数の第３のメモリデバイスを更に備え、
前記第３のメモリデバイスは、
メモリセルアレイと
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、
前記メモリコントローラは、（１／前記第１および第２のメモリデバイスと前記複数の第３のメモリデバイスの合計個数）ずつ位相が異なる複数のクロック信号を生成し、
前記第１、第２のメモリデバイス、および、前記複数の第３のメモリデバイスのそれぞれは、前記複数のクロック信号のうちの１つのクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項７】
それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する第３および第４のメモリデバイスを更に備え、
前記第３および第４のメモリデバイスは、
メモリセルアレイと
前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、
前記メモリコントローラは、外部クロック信号を受け取り、前記外部クロック信号のライズエッジに応じた第１のクロック信号と前記外部クロック信号のフォールエッジに応じた第２のクロック信号とを生成し、
前記第１および前記第３のメモリデバイスは、前記第１のクロック信号に応じて前記データを出力し、
前記第２および前記第４のメモリデバイスは、前記第２のクロック信号に応じて前記データを出力することを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、前記第１のクロック信号に応じて互いに位相の異なる第１および第３の内部クロック信号を生成し、かつ、前記第２のクロック信号に応じて互いに位相の異なる第２および第４の内部クロック信号を生成し、
前記第１から第４のメモリデバイスは、それぞれ、前記第１から第４の内部クロック信号に応じて前記データを出力することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記第１の内部クロック信号と前記第３の内部クロック信号とは互いに逆位相の関係であり、前記第２の内部クロック信号と前記第４の内部クロック信号とは互いに逆位相の関係であることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、前記データが入力されるタイミングを測定する入力タイミング測定回路を含み、前記入力タイミング測定回路による測定結果に基づいて、前記第１および第２のメモリデバイスの前記出力タイミング調整回路の設定を調整し、前記第１および第２のメモリデバイスが前記データを出力する前記出力タイミングを調整することを特徴とする請求項３に記載のメモリシステム。
【請求項１１】
前記第１および第２のメモリデバイスは、それぞれ固有の遅延時間を記憶し、前記遅延時間に応じて前記出力タイミング調整回路の設定を調整することを特徴とする請求項３に記載のメモリシステム。
【請求項１２】
前記メモリコントローラと前記第１および第２のメモリデバイスが一つのインターポーザ上にパッケージングされていることを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
前記第１および第２のメモリデバイスが互いに積層されていることを特徴とする請求項１に記載のメモリシステム。
【請求項１４】
前記メモリコントローラと前記第１および第２のメモリデバイスが互いに積層されていることを特徴とする請求項１に記載のメモリシステム。
【請求項１５】
前記複数のメモリデバイスに設けられたデータ端子と前記メモリコントローラに設けられたデータ端子は、前記複数のメモリデバイスをそれぞれ貫通する貫通電極を介して接続されていることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
前記第１および第２のメモリデバイスが単一の半導体チップ上に形成されることを特徴とする請求項１に記載のメモリシステム。
【請求項１７】
前記第１および第２のメモリデバイスが互いに異なる半導体チップ上に形成されることを特徴とする請求項１に記載のメモリシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２４３２５１（Ｐ２０１２−２４３２５１Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１５８６５（Ｐ２０１１−１１５８６５）
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]