メモリ・論理共役システム
【課題】規模の増大をクロスバースイッチで対応するためバンド幅ネックになるという課題がある。
【解決手段】本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セル１０をクラスタ状に配置した複数のクラスタメモリ２０をそれぞれ含む複数のクラスタメモリチップと、複数のクラスタメモリを制御するためのコントローラチップと、を３次元的に積層したシステムであって、複数のクラスタメモリチップ及びコントローラチップの積層方向に沿って位置する複数のクラスタメモリ２０が、貫通ビアを含んで構成されるマルチバス１１を介してコントローラチップに電気的に接続されており、コントローラチップからマルチバス１１を通して任意の基本セル１０に直接アクセスして真理値データを書き込むことにより、任意の基本セル１０を論理回路に切り替えることを特徴とする。
【解決手段】本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セル１０をクラスタ状に配置した複数のクラスタメモリ２０をそれぞれ含む複数のクラスタメモリチップと、複数のクラスタメモリを制御するためのコントローラチップと、を３次元的に積層したシステムであって、複数のクラスタメモリチップ及びコントローラチップの積層方向に沿って位置する複数のクラスタメモリ２０が、貫通ビアを含んで構成されるマルチバス１１を介してコントローラチップに電気的に接続されており、コントローラチップからマルチバス１１を通して任意の基本セル１０に直接アクセスして真理値データを書き込むことにより、任意の基本セル１０を論理回路に切り替えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・論理共役システムに関する。
【背景技術】
【０００２】
近年、ＣＰＵはアーキテクチャが複雑で回路の多さに比較して性能向上が限定されている。また用途に応じて動的再構成ができない柔軟性の低い回路である。これがシステムダウンの致命的な問題を起こす元となり、もっと柔軟で強靭なシステムが求められ、その一端を担いつつあるのがＦＰＧＡ（FIELD PROGRAMABLE GATE ALLAY）である。これはフィールドで再構成ができる。また単純なコアを多数集めたマルチコアシステムも提案され、動的な再構成ができるアーキテクチャとして注目を集めているが、いずれも規模の増大をクロスバースイッチで対応するためバンド幅ネック(配線ネック)になり、発展が制限されると思われる。配線が節約できるメモリすなわち論理という回路はその一つの解決策であるが、メモリマット間のランダムアクセスにクロスバースイッチを省略することはできず、クロスバースイッチそのものがメモリ回路であり、多くのメモリを使用することで今ひとつ解決策とはなっていない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように従来技術では、規模の増大をクロスバースイッチで対応するためバンド幅ネックになるという課題があり、また論理回路でもクロスバースイッチとしてのメモリを多く使用するという課題がある。
【課題を解決するための手段】
【０００４】
クロスバースイッチを排除し、多ビットマルチバス構成にした論理回路でメモリを兼ねるシステムができれば、動的再構成が可能な強靭で柔軟な単一回路で大量生産が可能であり、価格も低減出来る。さらに、この実現はコンピュータアーキテクチャの単純化につながり、システム全体の変革が期待される。
【０００５】
クロスバースイッチの排除の一案としてクラスタ構成にしたバスアクセスメモリを多数配列するという手法が本発明の骨子である。しかしこれでもＺ軸方向の接続数が多く必要となる。そこで、この構造と組み合わせ、チップ積層を三次元的に行い多ビットマルチバスの配線構成を工夫した新規な技術を提案する。この新規な技術は、従来方法に比べ、格段の性能向上を図れることが期待できる。
上記課題を解決するため、本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セルをクラスタ状に配置したクラスタメモリをそれぞれ含む複数のクラスタメモリチップを３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれには貫通ビアが設けられており、
前記貫通ビアを含んで構成されるマルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
上記メモリ・論理共役システムによれば、クロスバースイッチを排除することができ、任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
また、本発明に係るメモリ・論理共役システムにおいて、前記複数のクラスタメモリチップそれぞれは、前記クラスタメモリを複数有し、且つ前記複数のクラスタメモリを互いに電気的に接続する配線を有することも可能である。
また、本発明に係るメモリ・論理共役システムにおいて、前記クラスタメモリを制御するための制御回路をさらに具備し、前記制御回路から前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことも可能である。
本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セルをクラスタ状に配置した複数のクラスタメモリをそれぞれ含む複数のクラスタメモリチップと、
前記複数のクラスタメモリを制御するためのコントローラチップと、
を３次元的に積層したシステムであって、
前記複数のクラスタメモリチップ及び前記コントローラチップの積層方向に沿って位置する前記複数のクラスタメモリが、貫通ビアを含んで構成されるマルチバスを介して前記コントローラチップに電気的に接続されており、
前記コントローラチップから前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【０００６】
上記メモリ・論理共役システムによれば、クロスバースイッチを排除することができ、任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
【０００７】
また、本発明に係るメモリ・論理共役システムにおいて、前記複数のクラスタメモリチップの各々において、前記複数のクラスタメモリの内の２つ以上のクラスタメモリが前記クラスタメモリチップの配線層を利用して電気的に接続されているようにすることも可能である。
【０００８】
また、本発明に係るメモリ・論理共役システムにおいて、前記コントローラチップが複数の制御回路を含み、前記複数の制御回路の各々が、前記貫通ビアを介して接続された前記複数のクラスタメモリを制御することが好ましい。
【０００９】
また、本発明に係るメモリ・論理共役システムにおいて、前記基本セルが、前記基本セルの内部バスの接続を制御するための経路設定レジスタ及びスイッチを含むことが好ましい。
【００１０】
また、本発明に係るメモリ・論理共役システムにおいて、前記メモリ回路を２５６ワード×８ビットで構成することが好ましい。このように基本セルに比較的小さな構成を選ぶことが好ましい。
【００１１】
また、本発明に係るメモリ・論理共役システムにおいて、前記基本セルは、前記メモリ回路と、前記メモリ回路に接続される前記基本セルの内部バスと、前記内部バスの接続を行う経路設定部と、を有することも可能である。
また、本発明に係るメモリ・論理共役システムにおいて、前記経路設定部は、スイッチとスイッチを制御する経路設定レジスタとモードセレクタを含むことも可能である。
【００１２】
また、本発明に係るメモリ・論理共役システムにおいて、前記マルチバス及び前記内部バスを通して前記メモリ回路に第１の制御信号が入力され、前記第１の制御信号が所定の第１のレベルになったときに、前記基本セルが（Ａ）強制メモリモードに切り替えられ、前記第１の制御信号が前記第１のレベルと異なる所定の第２のレベルになったときに、前記基本セルが（Ｂ）システムモードに切り替えられることも可能である。
【００１３】
また、本発明に係るメモリ・論理共役システムにおいて、前記（Ａ）強制メモリモードでは、前記メモリ回路の入力端子に、前記マルチバスからアドレス信号、データ入力信号及び制御信号が入力されることにより、前記メモリ回路が前記マルチバスから直接制御可能な状態とされることも可能である。
【００１４】
また、本発明に係るメモリ・論理共役システムにおいて、前記（Ｂ）システムモードでは、前記（Ａ）強制メモリモードの前記アドレス信号、前記データ入力信号及び前記制御信号が遮断され、前記論理回路に入力される信号が前記経路設定部によって制御され、前記（Ｂ）システムモードは、（Ｂ−１）メモリモード及び（Ｂ−２）ロジックモードを含み、前記（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード及び（Ｂ−１−２）経路設定レジスタ書込みモードを含み、前記（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）外部からは見えないメモリである内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード及び（Ｂ−２−５）経路設定レジスタ情報変更モードを有することも可能である。
【００１５】
本発明に係るメモリ・論理共役システムは、第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
前記第１のクラスタメモリ及び前記第１のバスインターフェースが形成された第１のクラスタメモリチップと、
前記第１のクラスタメモリチップに形成され、前記第１のバスインターフェースに電気的に接続された第１の貫通ビアと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第２のクラスタメモリ及び前記第２のバスインターフェースが形成された第２のクラスタメモリチップと、
前記第２のクラスタメモリチップに形成され、前記第２のバスインターフェースに電気的に接続された第２の貫通ビアと、
を具備し、
前記第１のクラスタメモリチップは前記第２のクラスタメモリチップ上に配置され、
前記第１の貫通ビアは前記第２の貫通ビアに電気的に接続され、
前記第１及び第２の貫通ビアと前記バスインターフェースを通して前記第１及び第２の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【００１６】
上記メモリ・論理共役システムによれば、第１及び第２の基本セルのうちの任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
【００１７】
本発明に係るメモリ・論理共役システムは、第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第１及び第２のクラスタメモリを制御する第１の制御回路と、
前記第１の制御回路、前記第１及び第２のバスインターフェースを互いに電気的に接続する第１のローカルバスと、
第３のメモリ回路を有する第３の基本セルをクラスタ状に配置した第３のクラスタメモリと、
前記第３のクラスタメモリに電気的に接続された第３のバスインターフェースと、
第４のメモリ回路を有する第４の基本セルをクラスタ状に配置した第４のクラスタメモリと、
前記第４のクラスタメモリに電気的に接続された第４のバスインターフェースと、
前記第３及び第４のクラスタメモリを制御する第２の制御回路と、
前記第２の制御回路、前記第３及び第４のバスインターフェースを互いに電気的に接続する第２のローカルバスと、
前記第１の制御回路と前記第２の制御回路を電気的に接続するグローバルバスと、
前記グローバルバスに電気的に接続された、前記第１乃至第４のクラスタメモリ全体の制御及び管理を行う中央制御回路と、
を具備し、
前記第１のローカルバス又は第２のローカルバスを通して第１乃至第４の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【００１８】
また、本発明に係るメモリ・論理共役システムにおいて、前記第１及び第３のクラスタメモリ、前記第１及び第３のバスインターフェースは、第１のクラスタメモリチップに形成されており、
前記第２及び第４のクラスタメモリ、前記第２及び第４のバスインターフェースは、第２のクラスタメモリチップに形成されており、
前記第１のローカルバスは、前記第１のクラスタメモリチップに形成された第１の貫通ビア及び前記第２のクラスタメモリチップに形成された第２の貫通ビアを含んで構成されており、
前記第２のローカルバスは、前記第１のクラスタメモリチップに形成された第３の貫通ビア及び前記第２のクラスタメモリチップに形成された第４の貫通ビアを含んで構成されていることが好ましい。
【００１９】
また、本発明に係るメモリ・論理共役システムにおいて、前記中央制御回路、前記第１及び第２の制御回路、前記グローバルバスは、コントローラチップに形成されており、
前記コントローラチップ、前記第１及び第２のクラスタメモリチップは積み重ねられて形成されていることが好ましい。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。
本発明の実施の形態は、メモリ回路を有する基本セルをクラスタ状に配置し、その基本セルのアドレスを制御することで論理回路に変換できる機能を持つＬＳＩ及びその構成またはアーキテクチャである。本発明は、ジョブ要求に応じて種々のモードに動的再構成ができるアーキテクチャを実現することが主要な機能である。本実施形態において、モードは、（Ａ）強制メモリモード、（Ｂ）システムモードを含む。（Ａ）強制メモリモードは、（Ａ−１）外部メモリモード（通常メモリ）、（Ａ−２）経路設定レジスタ書込みモードを含む。（Ｂ）システムモードは、（Ｂ−１）メモリモード、（Ｂ−２）ロジックモードを含む。（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード（通常メモリ）、（Ｂ−１−２）経路設定レジスタ書込みモードを含む。（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）内部メモリモード（外部から見えないメモリ）、（Ｂ−２−４）論理Ｌｉｂモード、（Ｂ−２−５）経路設定レジスタ情報変更モードを含む。これをメモリ・論理共役システムと命名する。これを実現するためには多ビットマルチバスコネクションや多ビットデコーダを必要とする。これを三次元システム・イン・パッケージ（3D-SIP）構造で実現する。
【００２１】
メモリ回路を有する基本セルをクラスタ状に配置した構成（即ちクラスタメモリ）の一例としては、256ワード×8ビットのメモリ回路（例えば、SRAM）を有する基本セルをｎ列×ｍ行配列する。そして、メモリ・論理共役システムは、そのようなクラスタメモリが複数個形成されたチップ（クラスタメモリチップ）を複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続し、配線遅延や信号劣化のない範囲の相互通信が行える配列構成と三次元インターコネクションにすることを特徴とする。
【００２２】
ここで、メモリ・論理共役システムの全体の構成の説明に先立って、複数のクラスタメモリチップの各々の上に複数個形成されるクラスタメモリの構成について説明する。
【００２３】
図１に示すように、クラスタメモリ２０の基本構成は、256ワード×8ビットのような比較的小さいたとえばSRAMベースの基本セル１０をｎ列×ｍ行のアレイ状に配置したものである。基本セル１０のたとえばSRAMに真理値データを書き込むことで、基本セル１０を論理回路として動作させることができる。図１のようにマルチバス１１（貫通シリコンビアを含んで構成される。）とBus I/F（バスインターフェース）１２（クラスタメモリチップ上に形成される。）を通して基本セル１０を直接アクセスできる構成にすることにより任意の基本セルをピンポイントで論理回路やメモリ回路（たとえばSRAM）として切り替えることが出来る（動的再構成ができる）。また、クラスタメモリ２０は基本セルに比較的小さい構成のメモリ回路を用いるため高速化が容易で、高速な論理ブロックとして扱うことができる。
【００２４】
詳細には、本実施の形態によるメモリ・論理共役システムは、図１に示すように、メモリ回路を有する基本セル１０をｎ列×ｍ行のアレイ状に配置した基本セルアレイ１９と、各々の基本セル１０に電気的に接続されたデコーダ１３、制御回路１４と、デコーダ１３及び制御回路１４それぞれと電気的に接続されたバスインターフェース１２と、このバスインターフェース１２に電気的に接続されたマルチバス１１とを有している。基本セルアレイ１９を有するクラスタメモリ２０のアドレス空間は、基本セル内のメモリアドレス１６と、拡張アドレス（CEX、CEYの生成）１７によって表される。バスインターフェース１２からアドレス信号、クロック信号（CLK）及び制御信号が制御回路１４に入力されるようになっている。
【００２５】
なお、本実施の形態では、メモリ回路の基本セルにSRAM(Static Random Access Memory)を用いているが、このSRAMを、制御機構を備えた高速DRAM(Dynamic Random Access Memory)や高速NVM(Non Volatile Memory)に置き換えても良い。しかしここでは説明をより具体化するため、以下はSRAM回路として説明を行う。
【００２６】
次にクラスタメモリのコアとなる基本セルの構成と概略機能を図２を用いて説明する。
図２に示すように、基本セルは大きく以下の３つの部分から構成される。
i SRAM部分
ii SRAMに接続される基本セルの内部バス部分
iii SRAMと基本セルの内部バスとの接続を行う経路設定部（入力制御回路２２及び出力制御回路２３（スイッチを含む）と、入力制御回路２２及び出力制御回路２３を制御する経路設定レジスタ２１）
【００２７】
詳細には、基本セル１０は、図２に示すように、256ワード×8ビットのSRAM１８と、モード切替制御、経路制御を行う入力制御回路２２と、ラッチ、バススイッチ等を含み、これらの制御を行う出力制御回路２３と、入力制御回路２２及び出力制御回路２３を制御することにより、基本セルの内部バスの接続（経路設定）を行う経路設定レジスタ２１とを有している。SRAM１８と入力制御回路２２と出力制御回路２３は互いに電気的に接続されている。基本セルの内部バスは、クラスタメモリチップの配線層を利用して構成され、アドレスバス（8ビット）、制御バス0（CEX、R／W、S／R、REG等）、制御バス1（CEY等）、データバス0（X1（8ビット））、データバス1（X0（8ビット））、データバス2（Y0（8ビット））、データバス3（Y1（8ビット））を有している。
【００２８】
基本セル１０を論理回路として用いる場合、SRAM１８に論理回路の真理値データを書込み、論理回路への入力値をアドレス信号とし、SRAM１８に格納した真理値データを読み出すことで実現する。SRAM１８に入力／出力する信号の経路は経路設定部の経路設定レジスタ２１及びバススイッチで指定することができる。経路設定レジスタ２１及びバススイッチをSRAM１８とは別のアドレスにマッピングすることにより、経路設定レジスタ２１及びバススイッチの内容を基本セルの内部バスを介して、クラスタメモリ２０の外にあるマルチバス１１（貫通シリコンビアを含んで構成される。）から直接書換えることができる。論理規模に応じて基本セル１０間の接続を増やすことにより所望の論理回路を実現する。クラスタメモリ２０のアレイ規模とマルチバス１１に接続するクラスタメモリ２０の個数を適切に選ぶことで、多数の基本セル１０を効率良く並列に互いに協調しながら動作するシステムを構築することができる。クラスタメモリ２０内の複数の基本セルを基本セル単位でアドレス空間にそれぞれマッピングすることにより、クラスタメモリ２０を基本セル単位でピンポイントに動的再構成することができる。この機能を利用することで不良箇所を迂回したり、学習機能を備えたシステム、あるいは冗長性を持たせた信頼度の高いシステム等の構築が可能である。
【００２９】
図３は、基本セルアレイ１９内において基本セル１０が配列されているイメージを示す図である。
【００３０】
次に、基本セル１０の動作仕様（モード設定）について、図４〜図６を用いて説明する。
図４は、基本セル１０のモード階層を示す図である。
【００３１】
（１）制御バス０のS／R（Set／Reset）信号（広義には、第１の制御信号）は強制リセット信号であり、基本セルは、S／R信号が"L"レベル（広義には、第１のレベル）のときに（Ａ）強制メモリモードとなり、S／R信号が"H"レベル（広義には、第２のレベル）のときに（Ｂ）システムモードとなる。（Ａ）強制メモリモードでは、（Ｂ−２）ロジックモードをリセット状態にすることができる。基本セルアレイ１９の初期設定時等を除き、S／R信号は常に"H"レベルの状態で使用する。先に触れたように、（Ａ）強制メモリモードは、（Ａ−１）外部メモリモード、（Ａ−２）経路設定レジスタ書込みモードを含む。（Ｂ）システムモードは、（Ｂ−１）メモリモード、（Ｂ−２）ロジックモードを含む。（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード、（Ｂ−１−２）経路設定レジスタ書込みモードを含む。（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード、（Ｂ−２−５）経路設定レジスタ情報変更モードを含む。
【００３２】
図５は、（Ａ）強制メモリモード時における入力制御回路２２の内部状態を示す図である。
図６は、（Ｂ−１−１）外部メモリモード時における入力制御回路２２の内部状態を示す図である。
図７は、（Ｂ−２−１）演算モード時における入力制御回路２２及び出力制御回路２３の内部状態を示す図である。
【００３３】
（２）基本セル１０の各モードの設定は、経路設定レジスタ２１の内容と入力制御回路２２内のモードセレクタ及び出力制御回路２３内のモードセレクタのフラグ情報とによって行う。
【００３４】
（３）経路設定レジスタ２１の内容は、（Ｂ−２）メモリモード時において、８ビット単位且つ指定した基本セル単位でピンポイントに書き換えることができる。
【００３５】
（４）経路設定レジスタ２１の情報とモードセレクタのフラグ情報には優先関係があり、モードセレクタのフラグ情報が経路設定レジスタ２１の情報に優先する。これにより、モードセレクタのフラグ情報で経路設定レジスタ２１の情報で指定した機能の一部を停止させたり復帰させたりすることができる。
【００３６】
（５）モードセレクタのフラグ情報は、基本セルアレイ１９を管理するデコーダ１３又は基本セル１０の論理処理結果により書き換えることができる。
【００３７】
新しい概念である本発明の動作を補足的に説明すると以下のようになる。
（１）入力制御回路２２
（A）制御バス０のS/R(Set/Reset)信号が"LOW"(="0")で（Ａ）強制メモリモード、"HIGH"（="１"）で（Ｂ）システムモードに切り替わる。
（B）（Ｂ−１）メモリモードでは制御バス０及び制御バス１のCEX、CEYで選択されたSRAM１８の入力端子に、基本セル１０の内部バスからアドレス信号（上位ADD : ADDRESS、下位ADD : ADDRESS）、データ入力信号（上位DATA 、下位DATA）及び制御信号（R/W : リード/ライト、CE : カラム イネーブル）が入力され、基本セルアレイ１９内のSRAM１８がマルチバス１１から直接制御可能な状態になる。
（C）（Ｂ−２）ロジックモードでは（Ｂ−１）メモリモードのアドレス信号、データ入力信号、制御信号が遮断され、 経路設定レジスタ２１の制御下に入る。
（D）経路設定レジスタ２１の制御下で動作する（Ｂ―２）ロジックモードには次の５つのモードがある。
（Ｂ−２−１）演算モード、
（Ｂ−２−２）組み合わせ回路モード、
（Ｂ−２−３）内部メモリモード（外部からは見えないメモリ）、
（Ｂ−２−４）論理Libモード、
（Ｂ−２−５）経路設定レジスタ情報変更モード
【００３８】
（２）帰還スイッチ
（A）（Ｂ−２）ロジックモードで使用できる。
（B）SRAM１８の出力信号をSRAM１８のアドレス端子に出力するSWである。
（C）上位/下位４ビット単位でON/OFでき、上位/下位の交換も指定可能である。
この場合、帰還SWの出力とIN0/IN1はどちらか一方のみONとなる。
【００３９】
（３）出力制御回路２３
出力制御回路２３は、ラッチ、バススイッチ等を含み、これらの制御を行う回路で基本セルアレイ１９同士をカスケードに接続するOUT信号、基本セル１０を並列に接続するデータバス２、データバス３等への出力の切り替えを行う回路である。
【００４０】
次に、本実施形態において、複数のクラスタメモリ２０を利用して８ビット整数乗算器を実現する例について説明する。
【００４１】
後で構成を詳細に説明するように、メモリ・論理共役システムでは、クラスタメモリが複数個形成されたクラスタメモリチップを複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続している。そして、クラスタメモリチップの積層方向（以下、「Ｚ方向」とも言う。）に沿って位置し貫通シリコンビアによって相互に接続された複数のクラスタメモリで１つのグループを構成する。このグループを利用して、８ビット整数乗算器を実現することができる。
【００４２】
図８は、８ビット整数乗算器（パイプライン動作型）の演算フローの例を示す図であり、図９は、８ビット整数乗算器の構成例を示す図である。図８及び図９に示すように、８ビット整数乗算器（パイプライン動作型）は、入力４ビット×２、出力８ビットの１３個の演算回路Ａ〜Ｍで実現することができる。
【００４３】
一方、クラスタメモリ２０は、真理値データをＳＲＡＭ１８に書き込んでおき、８ビットのアドレスバスの上位４ビットに一方の４ビット入力データを、下位４ビットに他方の４ビット入力データを印加すれば、入力４ビット出力８ビットの演算回路として利用できる。
【００４４】
そこで、１つのグループに属し貫通シリコンビアによって相互に接続された１３個のクラスタメモリ２０を、図８〜図９に示す演算回路Ａ〜Ｍとして利用することで、８ビット整数乗算器を実現することができる。
【００４５】
次に、クラスタメモリ２０のアドレスマッピングについて説明する。
図１０は、クラスタメモリのアドレスマッピングの例を示す図である。
【００４６】
後で構成を詳細に説明するように、メモリ・論理共役システムでは、クラスタメモリが複数個形成されたクラスタメモリチップを複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続している。そして、クラスタメモリチップの積層方向（Z方向）に沿って位置し貫通シリコンビアによって相互に接続された複数のクラスタメモリで１つのグループを構成する。このようなグループを構成する複数のクラスタメモリ内の複数の基本セル、経路設定レジスタ、バススイッチ等がグループ単位でアドレス空間にそれぞれマッピングされている。
【００４７】
なお、先に触れたように、経路設定レジスタ２１及びバススイッチをSRAM１８とは別のアドレスにマッピングすることにより、経路設定レジスタ２１の内容及びバススイッチを基本セル１０の内部バスを介して、クラスタメモリ２０の外にあるマルチバス１１（貫通シリコンビアを含んで構成される。）から直接書換えることができる。
【００４８】
次に、メモリ・論理共役システムの全体の構成について説明する。
図１１に示すメモリ・論理共役システムは配線基板３２を有しており、この配線基板３２上にはコントローラチップ３４が重ねられており、コントローラチップ３４の上にはクラスタメモリチップ３１が複数個（例えば１０層程度）積み重ねられている。チップ３１，３４の相互間は貫通シリコンビア３０（TSV:THROUGH SILICON VIA）及びインターコネクションパッドによって電気的に接続されている。
【００４９】
クラスタ間をランダムにマルチバスで1:1で完全密結合できる手段として貫通シリコンビア（TSV）による三次元システム・イン・パッケージ（3D-SiP）構造があり、これを組み合わせることでこのシステムとアーキテクチャの優位性が発現する。そしてプロセスノードの微細化でさらに集積度を上げることができ、未来に対しての展開が可能であり、マルチコアをベースとする、現行トレンドに対して十分競合できる。
【００５０】
図１２から図１４は、図１１に示す構成を具体的にCMOS構造で実現するときのシステム構成を示すものである。実際に多数のクラスタメモリアレイを形成する場合には全てのメモリを一本のMulti Busに接続することには無理があり、性能の低下に繋がる。その対策として図１４に示すように、システム全体の制御及び管理を行う中央制御回路（main CPU）と複数の制御回路（sub CPU（PU ; processing unit)）とにわけ、各制御回路(PU)毎に１つのグループを構成する数個から数十個のクラスタメモリ（C/M : 図１に示すクラスタメモリ２０に相当）を接続し、それぞれが接続される制御回路（PU）によってクラスタメモリ（個々の基本セル）が制御される形態とする。図１４において、local Busは、貫通シリコンビアを含んで構成される。また、中央制御回路（メインCPU）と制御回路（サブCPU）のアレイは１チップ（図１１に示すコントローラチップ３４に相当する）上に形成し、コントローラチップ３４内に平面的に配列したグローバルバス（global BUS）により結合をとる。なお、中央制御回路（メインCPU）を、コントローラチップ３４上に設けずにコントローラチップ３４の外部に設け、配線基板３２を介してコントローラチップ３４に電気的に接続するようにしても良い。
【００５１】
図１２及び図１３に示すように、１チップ上にクラスタメモリだけを配置したクラスタメモリチップ３１を作成し、１個のコントローラチップ３４と複数個のクラスタメモリチップ３１を積層して貫通シリコンビアによりPUとクラスタメモリを接続する。なお、図１２は、１個のコントローラチップ３４と複数個のクラスタメモリチップ３１を積層した三次元システム・イン・パッケージ（3D-SIP）構造とすることによりメモリ・論理共役システムを実現した模式図である。図１３は、図１２に示す三次元システム・イン・パッケージ（3D-SIP）構造を拡大した図であり、コントローラチップ３４上の配線層を利用してメインCPUとサブCPUの間を接続するグローバルバスを配置し、貫通シリコンビアを通して構成されるチップ間接続電極をローカルバス（Ｚアドレス選択線）として用いる構成を示している。ここでいうグローバルバスとローカルバスは、図１に示すマルチバス１１に相当する。
【００５２】
図１４に示すように、複数のクラスタメモリを配置したクラスタメモリチップ３１を複数個積層し、複数のクラスタメモリチップ３１それぞれにおけるクラスタメモリをローカルバス（例えば貫通シリコンビア）によって互いに電気的に接続する。このようなローカルバスを複数配置し、各々のローカルバスをそれぞれPUに接続する。各々のPUにグローバルバスインターフェースを接続し、各々のグローバルバスインターフェースにグローバルバスを接続する。このグローバルバスに、グローバルバスインターフェースを介してメインCPUを接続する。
【００５３】
このような構造をとることにより発熱量の多いCPU系とglobal Busを1チップ(コントローラチップ３４)にまとめ、もっとも熱抵抗の小さい位置（配線基板３２側もしくはヒートシンク側）に配置することが可能となる。同時に各PUごとに独立した動作が可能となるためクロック信号配分を適宜おこなうことで並列演算動作、パイプライン動作を実現することも可能となる。
【００５４】
図１５（Ａ）は、図１４に示すメモリ・論理共役システムのアプリケーション例の一部を示す構成図であり、図１５（Ｂ）は、図１４に示すメモリ・論理共役システムのアプリケーションの他の例を示す構成図である。
【００５５】
図１５（Ａ）に示すように、図１４に示すメモリ・論理共役システムによって、C/M（コントロールメモリ）を備えたDATA RAM及びPE（プロセッサエレメント）を備えた演算器アレイを有するアレイプロセッサ(array processor)を実現することができる。また、図１５（Ｂ）に示すように、DATA RAM１、DATA RAM2、加算器及び乗算器を有するＤＳＰ（デジタル信号処理）を実現することができる。
【００５６】
上記においては、同一のクラスタメモリチップ上の複数のクラスタメモリが相互に異なるグループに属する場合（同一のクラスタメモリチップ上の複数のクラスタメモリが相互に電気的に接続されていない場合）について説明したが、同一のクラスタメモリチップ上の２つ以上のクラスタメモリが同一のグループに属するようにしても良い。
【００５７】
図１６は、同一のクラスタメモリチップ上の１組（ここでは、４個（２列×２行）とする。）のクラスタメモリが同一のグループに属する場合のメモリ・論理共役システムを示す図である。この場合、各クラスタメモリチップ上の１組のクラスタメモリは、クラスタメモリチップの配線層を利用して相互に電気的に接続される。また、クラスタメモリチップの積層方向（Z方向）に沿って位置する複数の組は、貫通シリコンビアを含んで構成されるローカルバス群によって相互に電気的に接続されるとともに、制御回路（PU）に接続される。このようにすることで、メモリや論理構成を増大させることができる。
【００５８】
図１７は、図１６に示すクラスタメモリを配置した半導体チップ（クラスタメモリチップ）の一部を拡大した模式的平面図である。
【００５９】
図１７に示すように、厚さ５０μｍ程度のクラスタメモリチップ３１は、複数のクラスタメモリ２０を有している。クラスタメモリチップ３１には、平面形状が矩形のクラスタメモリ２０が４つ（２×２）まとめて配置され、この２×２のクラスタメモリ２０が組とされ、この組が複数配置されている。また、クラスタメモリチップ３１には４つのクラスタメモリ２０の周囲に位置する貫通シリコンビア３０が設けられており、この貫通シリコンビア３０の両端にはインターコネクションパッドが設けられている。
【００６０】
クラスタ間（基本セル間）のコミュニケーションのよさが本システム性能を決めることになるため、先ずこの内容について記述する。実用化では500MHzレベルであることが望ましい。クラスタ間の信号やり取りをリピータやバッファを介さないで直接やり取りできる長さは5mm程度(500MHz時)である。0.18μmノードのプロセスで図１のクラスタメモリ２０を作ると450μm×450μm程度が見積もられる。配線とTSVを含めた必要面積を600μm×600μmとして8×8=64クラスタ構成が平面上の構成となる。8×8構成で1チップとし、図１１のように10チップのTSV接続がなされているイメージを考える。TSV径を10μmとすると、加工上のアスペクト比の制限から、チップ厚みは50μm程度にしなければならず、またチップ相互間３７は50μm程度である。従って、10層の積層厚みは1mmとなる。クラスタ間の直接やり取りは5mm配線長さで行うことが可能であり、640クラスタの構成が出来上がる。これをブロックとすると配線基板３２上には複数のブロックを付けさらに展開できるが、配線長さ5mmを超えるため、バッファを介した通信になる。このため、コントローラチップ３４がブロック最下層に図１１のごとく設けられている。外部バスはアドレスとデータの64ビット×2=128本、コントロールバス32ビットで160本でまかなえるが、図１７のクラスタの周りに配置されている内部バスは（8×8（64Bit）＋32Bit））×チップスタック数となり、スタック数を10とすると960本の多くのバス配線が必要である。電源・グランドの本数をそれと同等とすると、約2000本のTSVが必要となる。TSVが10μmφで、その占有面積は20μm×20μｍであり、0.8mm2となる。5mm角チップサイズでこの構成ができるとすれば、TSV占有面積比はわずか3.2%に過ぎず、この構成の余裕度が判明する。
【００６１】
960ピンで500MHzを通すと、そのバンド幅はDDR方式で480Gbpsとなり、クラスタ間は1:1の完全密結合のため、480Gbps/128ビット=3.75GIPSの性能を有する。
【００６２】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、１チップ上にクラスタメモリだけを配置したクラスタメモリチップ３１を複数形成し、これら複数のクラスタメモリチップ３１それぞれのクラスタメモリを制御する制御回路（サブCPU）と複数のクラスタメモリチップ全体の制御及び管理を行う中央制御回路（メインCPU ）を１チップ上に集積したコントローラチップ３４を形成しているが、制御回路及び中央制御回路は必ずしも１チップ上に集積しなくても良いし、また、クラスタメモリチップに制御回路又は中央制御回路を形成しても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態によるクラスタメモリの基本構成を示す模式図である。
【図２】図１に示す基本セルの構成と概略機能を説明する図である。
【図３】図１に示す基本セルの配列イメージを示す図である。
【図４】図１に示す基本セルのモード階層を示す図である。
【図５】図１に示す基本セルの強制メモリモード時の内部状態を示す図である。
【図６】図１に示す基本セルの（Ｂ−１−１）外部メモリモード時の内部状態を示す図である。
【図７】図１に示す基本セルの（Ｂ−２−１）演算モード時の内部状態を示す図である。
【図８】８ビット整数乗算器（パイプライン動作型）の演算フローを示す図である。
【図９】８ビット整数乗算器の構成例を示す図である。
【図１０】本発明の実施の形態によるメモリ・論理共役システムのアドレス空間を示す図である。
【図１１】本発明の実施の形態によるメモリ・論理共役システムを模式的に示す断面図である。
【図１２】本発明の実施の形態によるメモリ・論理共役システムを三次元システム・イン・パッケージ（3D-SIP）構造で実現した模式図である。
【図１３】図１３は、図１２に示す三次元システム・イン・パッケージ構造を拡大した図である。
【図１４】本発明の実施の形態によるメモリ・論理共役システムのハードウエアを示すブロック図である。
【図１５】（Ａ），（Ｂ）は、図１４に示すメモリ・論理共役システムのアプリケーション例の一部を示す構成図である。
【図１６】同一のクラスタメモリチップ上の複数のクラスタメモリが同一のグループに属する場合のメモリ・論理共役システムを示す図である。
【図１７】図１６に示すクラスタメモリチップを示す平面図である。
【符号の説明】
【００６４】
１０…基本セル、１１…マルチバス、１２…バスインターフェース、１３…デコーダ、１４…制御回路、１６…メモリアドレス、１７…拡張アドレス（CEX、CEYの生成）、１８…SRAM、１９…基本セルアレイ、２０…クラスタメモリ、２１…経路設定レジスタ、２２…入力制御回路、２３…出力制御回路、３０…貫通シリコンビア、３１、１３１…クラスタメモリチップ、３２、１３２…配線基板、３４、１３４…コントローラチップ、３７…チップ相互間
【技術分野】
【０００１】
本発明は、メモリ・論理共役システムに関する。
【背景技術】
【０００２】
近年、ＣＰＵはアーキテクチャが複雑で回路の多さに比較して性能向上が限定されている。また用途に応じて動的再構成ができない柔軟性の低い回路である。これがシステムダウンの致命的な問題を起こす元となり、もっと柔軟で強靭なシステムが求められ、その一端を担いつつあるのがＦＰＧＡ（FIELD PROGRAMABLE GATE ALLAY）である。これはフィールドで再構成ができる。また単純なコアを多数集めたマルチコアシステムも提案され、動的な再構成ができるアーキテクチャとして注目を集めているが、いずれも規模の増大をクロスバースイッチで対応するためバンド幅ネック(配線ネック)になり、発展が制限されると思われる。配線が節約できるメモリすなわち論理という回路はその一つの解決策であるが、メモリマット間のランダムアクセスにクロスバースイッチを省略することはできず、クロスバースイッチそのものがメモリ回路であり、多くのメモリを使用することで今ひとつ解決策とはなっていない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように従来技術では、規模の増大をクロスバースイッチで対応するためバンド幅ネックになるという課題があり、また論理回路でもクロスバースイッチとしてのメモリを多く使用するという課題がある。
【課題を解決するための手段】
【０００４】
クロスバースイッチを排除し、多ビットマルチバス構成にした論理回路でメモリを兼ねるシステムができれば、動的再構成が可能な強靭で柔軟な単一回路で大量生産が可能であり、価格も低減出来る。さらに、この実現はコンピュータアーキテクチャの単純化につながり、システム全体の変革が期待される。
【０００５】
クロスバースイッチの排除の一案としてクラスタ構成にしたバスアクセスメモリを多数配列するという手法が本発明の骨子である。しかしこれでもＺ軸方向の接続数が多く必要となる。そこで、この構造と組み合わせ、チップ積層を三次元的に行い多ビットマルチバスの配線構成を工夫した新規な技術を提案する。この新規な技術は、従来方法に比べ、格段の性能向上を図れることが期待できる。
上記課題を解決するため、本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セルをクラスタ状に配置したクラスタメモリをそれぞれ含む複数のクラスタメモリチップを３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれには貫通ビアが設けられており、
前記貫通ビアを含んで構成されるマルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
上記メモリ・論理共役システムによれば、クロスバースイッチを排除することができ、任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
また、本発明に係るメモリ・論理共役システムにおいて、前記複数のクラスタメモリチップそれぞれは、前記クラスタメモリを複数有し、且つ前記複数のクラスタメモリを互いに電気的に接続する配線を有することも可能である。
また、本発明に係るメモリ・論理共役システムにおいて、前記クラスタメモリを制御するための制御回路をさらに具備し、前記制御回路から前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことも可能である。
本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セルをクラスタ状に配置した複数のクラスタメモリをそれぞれ含む複数のクラスタメモリチップと、
前記複数のクラスタメモリを制御するためのコントローラチップと、
を３次元的に積層したシステムであって、
前記複数のクラスタメモリチップ及び前記コントローラチップの積層方向に沿って位置する前記複数のクラスタメモリが、貫通ビアを含んで構成されるマルチバスを介して前記コントローラチップに電気的に接続されており、
前記コントローラチップから前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【０００６】
上記メモリ・論理共役システムによれば、クロスバースイッチを排除することができ、任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
【０００７】
また、本発明に係るメモリ・論理共役システムにおいて、前記複数のクラスタメモリチップの各々において、前記複数のクラスタメモリの内の２つ以上のクラスタメモリが前記クラスタメモリチップの配線層を利用して電気的に接続されているようにすることも可能である。
【０００８】
また、本発明に係るメモリ・論理共役システムにおいて、前記コントローラチップが複数の制御回路を含み、前記複数の制御回路の各々が、前記貫通ビアを介して接続された前記複数のクラスタメモリを制御することが好ましい。
【０００９】
また、本発明に係るメモリ・論理共役システムにおいて、前記基本セルが、前記基本セルの内部バスの接続を制御するための経路設定レジスタ及びスイッチを含むことが好ましい。
【００１０】
また、本発明に係るメモリ・論理共役システムにおいて、前記メモリ回路を２５６ワード×８ビットで構成することが好ましい。このように基本セルに比較的小さな構成を選ぶことが好ましい。
【００１１】
また、本発明に係るメモリ・論理共役システムにおいて、前記基本セルは、前記メモリ回路と、前記メモリ回路に接続される前記基本セルの内部バスと、前記内部バスの接続を行う経路設定部と、を有することも可能である。
また、本発明に係るメモリ・論理共役システムにおいて、前記経路設定部は、スイッチとスイッチを制御する経路設定レジスタとモードセレクタを含むことも可能である。
【００１２】
また、本発明に係るメモリ・論理共役システムにおいて、前記マルチバス及び前記内部バスを通して前記メモリ回路に第１の制御信号が入力され、前記第１の制御信号が所定の第１のレベルになったときに、前記基本セルが（Ａ）強制メモリモードに切り替えられ、前記第１の制御信号が前記第１のレベルと異なる所定の第２のレベルになったときに、前記基本セルが（Ｂ）システムモードに切り替えられることも可能である。
【００１３】
また、本発明に係るメモリ・論理共役システムにおいて、前記（Ａ）強制メモリモードでは、前記メモリ回路の入力端子に、前記マルチバスからアドレス信号、データ入力信号及び制御信号が入力されることにより、前記メモリ回路が前記マルチバスから直接制御可能な状態とされることも可能である。
【００１４】
また、本発明に係るメモリ・論理共役システムにおいて、前記（Ｂ）システムモードでは、前記（Ａ）強制メモリモードの前記アドレス信号、前記データ入力信号及び前記制御信号が遮断され、前記論理回路に入力される信号が前記経路設定部によって制御され、前記（Ｂ）システムモードは、（Ｂ−１）メモリモード及び（Ｂ−２）ロジックモードを含み、前記（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード及び（Ｂ−１−２）経路設定レジスタ書込みモードを含み、前記（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）外部からは見えないメモリである内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード及び（Ｂ−２−５）経路設定レジスタ情報変更モードを有することも可能である。
【００１５】
本発明に係るメモリ・論理共役システムは、第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
前記第１のクラスタメモリ及び前記第１のバスインターフェースが形成された第１のクラスタメモリチップと、
前記第１のクラスタメモリチップに形成され、前記第１のバスインターフェースに電気的に接続された第１の貫通ビアと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第２のクラスタメモリ及び前記第２のバスインターフェースが形成された第２のクラスタメモリチップと、
前記第２のクラスタメモリチップに形成され、前記第２のバスインターフェースに電気的に接続された第２の貫通ビアと、
を具備し、
前記第１のクラスタメモリチップは前記第２のクラスタメモリチップ上に配置され、
前記第１の貫通ビアは前記第２の貫通ビアに電気的に接続され、
前記第１及び第２の貫通ビアと前記バスインターフェースを通して前記第１及び第２の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【００１６】
上記メモリ・論理共役システムによれば、第１及び第２の基本セルのうちの任意の基本セルをピンポイントで論理回路やメモリ回路として切り替えることができる。
【００１７】
本発明に係るメモリ・論理共役システムは、第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第１及び第２のクラスタメモリを制御する第１の制御回路と、
前記第１の制御回路、前記第１及び第２のバスインターフェースを互いに電気的に接続する第１のローカルバスと、
第３のメモリ回路を有する第３の基本セルをクラスタ状に配置した第３のクラスタメモリと、
前記第３のクラスタメモリに電気的に接続された第３のバスインターフェースと、
第４のメモリ回路を有する第４の基本セルをクラスタ状に配置した第４のクラスタメモリと、
前記第４のクラスタメモリに電気的に接続された第４のバスインターフェースと、
前記第３及び第４のクラスタメモリを制御する第２の制御回路と、
前記第２の制御回路、前記第３及び第４のバスインターフェースを互いに電気的に接続する第２のローカルバスと、
前記第１の制御回路と前記第２の制御回路を電気的に接続するグローバルバスと、
前記グローバルバスに電気的に接続された、前記第１乃至第４のクラスタメモリ全体の制御及び管理を行う中央制御回路と、
を具備し、
前記第１のローカルバス又は第２のローカルバスを通して第１乃至第４の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とする。
【００１８】
また、本発明に係るメモリ・論理共役システムにおいて、前記第１及び第３のクラスタメモリ、前記第１及び第３のバスインターフェースは、第１のクラスタメモリチップに形成されており、
前記第２及び第４のクラスタメモリ、前記第２及び第４のバスインターフェースは、第２のクラスタメモリチップに形成されており、
前記第１のローカルバスは、前記第１のクラスタメモリチップに形成された第１の貫通ビア及び前記第２のクラスタメモリチップに形成された第２の貫通ビアを含んで構成されており、
前記第２のローカルバスは、前記第１のクラスタメモリチップに形成された第３の貫通ビア及び前記第２のクラスタメモリチップに形成された第４の貫通ビアを含んで構成されていることが好ましい。
【００１９】
また、本発明に係るメモリ・論理共役システムにおいて、前記中央制御回路、前記第１及び第２の制御回路、前記グローバルバスは、コントローラチップに形成されており、
前記コントローラチップ、前記第１及び第２のクラスタメモリチップは積み重ねられて形成されていることが好ましい。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。
本発明の実施の形態は、メモリ回路を有する基本セルをクラスタ状に配置し、その基本セルのアドレスを制御することで論理回路に変換できる機能を持つＬＳＩ及びその構成またはアーキテクチャである。本発明は、ジョブ要求に応じて種々のモードに動的再構成ができるアーキテクチャを実現することが主要な機能である。本実施形態において、モードは、（Ａ）強制メモリモード、（Ｂ）システムモードを含む。（Ａ）強制メモリモードは、（Ａ−１）外部メモリモード（通常メモリ）、（Ａ−２）経路設定レジスタ書込みモードを含む。（Ｂ）システムモードは、（Ｂ−１）メモリモード、（Ｂ−２）ロジックモードを含む。（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード（通常メモリ）、（Ｂ−１−２）経路設定レジスタ書込みモードを含む。（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）内部メモリモード（外部から見えないメモリ）、（Ｂ−２−４）論理Ｌｉｂモード、（Ｂ−２−５）経路設定レジスタ情報変更モードを含む。これをメモリ・論理共役システムと命名する。これを実現するためには多ビットマルチバスコネクションや多ビットデコーダを必要とする。これを三次元システム・イン・パッケージ（3D-SIP）構造で実現する。
【００２１】
メモリ回路を有する基本セルをクラスタ状に配置した構成（即ちクラスタメモリ）の一例としては、256ワード×8ビットのメモリ回路（例えば、SRAM）を有する基本セルをｎ列×ｍ行配列する。そして、メモリ・論理共役システムは、そのようなクラスタメモリが複数個形成されたチップ（クラスタメモリチップ）を複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続し、配線遅延や信号劣化のない範囲の相互通信が行える配列構成と三次元インターコネクションにすることを特徴とする。
【００２２】
ここで、メモリ・論理共役システムの全体の構成の説明に先立って、複数のクラスタメモリチップの各々の上に複数個形成されるクラスタメモリの構成について説明する。
【００２３】
図１に示すように、クラスタメモリ２０の基本構成は、256ワード×8ビットのような比較的小さいたとえばSRAMベースの基本セル１０をｎ列×ｍ行のアレイ状に配置したものである。基本セル１０のたとえばSRAMに真理値データを書き込むことで、基本セル１０を論理回路として動作させることができる。図１のようにマルチバス１１（貫通シリコンビアを含んで構成される。）とBus I/F（バスインターフェース）１２（クラスタメモリチップ上に形成される。）を通して基本セル１０を直接アクセスできる構成にすることにより任意の基本セルをピンポイントで論理回路やメモリ回路（たとえばSRAM）として切り替えることが出来る（動的再構成ができる）。また、クラスタメモリ２０は基本セルに比較的小さい構成のメモリ回路を用いるため高速化が容易で、高速な論理ブロックとして扱うことができる。
【００２４】
詳細には、本実施の形態によるメモリ・論理共役システムは、図１に示すように、メモリ回路を有する基本セル１０をｎ列×ｍ行のアレイ状に配置した基本セルアレイ１９と、各々の基本セル１０に電気的に接続されたデコーダ１３、制御回路１４と、デコーダ１３及び制御回路１４それぞれと電気的に接続されたバスインターフェース１２と、このバスインターフェース１２に電気的に接続されたマルチバス１１とを有している。基本セルアレイ１９を有するクラスタメモリ２０のアドレス空間は、基本セル内のメモリアドレス１６と、拡張アドレス（CEX、CEYの生成）１７によって表される。バスインターフェース１２からアドレス信号、クロック信号（CLK）及び制御信号が制御回路１４に入力されるようになっている。
【００２５】
なお、本実施の形態では、メモリ回路の基本セルにSRAM(Static Random Access Memory)を用いているが、このSRAMを、制御機構を備えた高速DRAM(Dynamic Random Access Memory)や高速NVM(Non Volatile Memory)に置き換えても良い。しかしここでは説明をより具体化するため、以下はSRAM回路として説明を行う。
【００２６】
次にクラスタメモリのコアとなる基本セルの構成と概略機能を図２を用いて説明する。
図２に示すように、基本セルは大きく以下の３つの部分から構成される。
i SRAM部分
ii SRAMに接続される基本セルの内部バス部分
iii SRAMと基本セルの内部バスとの接続を行う経路設定部（入力制御回路２２及び出力制御回路２３（スイッチを含む）と、入力制御回路２２及び出力制御回路２３を制御する経路設定レジスタ２１）
【００２７】
詳細には、基本セル１０は、図２に示すように、256ワード×8ビットのSRAM１８と、モード切替制御、経路制御を行う入力制御回路２２と、ラッチ、バススイッチ等を含み、これらの制御を行う出力制御回路２３と、入力制御回路２２及び出力制御回路２３を制御することにより、基本セルの内部バスの接続（経路設定）を行う経路設定レジスタ２１とを有している。SRAM１８と入力制御回路２２と出力制御回路２３は互いに電気的に接続されている。基本セルの内部バスは、クラスタメモリチップの配線層を利用して構成され、アドレスバス（8ビット）、制御バス0（CEX、R／W、S／R、REG等）、制御バス1（CEY等）、データバス0（X1（8ビット））、データバス1（X0（8ビット））、データバス2（Y0（8ビット））、データバス3（Y1（8ビット））を有している。
【００２８】
基本セル１０を論理回路として用いる場合、SRAM１８に論理回路の真理値データを書込み、論理回路への入力値をアドレス信号とし、SRAM１８に格納した真理値データを読み出すことで実現する。SRAM１８に入力／出力する信号の経路は経路設定部の経路設定レジスタ２１及びバススイッチで指定することができる。経路設定レジスタ２１及びバススイッチをSRAM１８とは別のアドレスにマッピングすることにより、経路設定レジスタ２１及びバススイッチの内容を基本セルの内部バスを介して、クラスタメモリ２０の外にあるマルチバス１１（貫通シリコンビアを含んで構成される。）から直接書換えることができる。論理規模に応じて基本セル１０間の接続を増やすことにより所望の論理回路を実現する。クラスタメモリ２０のアレイ規模とマルチバス１１に接続するクラスタメモリ２０の個数を適切に選ぶことで、多数の基本セル１０を効率良く並列に互いに協調しながら動作するシステムを構築することができる。クラスタメモリ２０内の複数の基本セルを基本セル単位でアドレス空間にそれぞれマッピングすることにより、クラスタメモリ２０を基本セル単位でピンポイントに動的再構成することができる。この機能を利用することで不良箇所を迂回したり、学習機能を備えたシステム、あるいは冗長性を持たせた信頼度の高いシステム等の構築が可能である。
【００２９】
図３は、基本セルアレイ１９内において基本セル１０が配列されているイメージを示す図である。
【００３０】
次に、基本セル１０の動作仕様（モード設定）について、図４〜図６を用いて説明する。
図４は、基本セル１０のモード階層を示す図である。
【００３１】
（１）制御バス０のS／R（Set／Reset）信号（広義には、第１の制御信号）は強制リセット信号であり、基本セルは、S／R信号が"L"レベル（広義には、第１のレベル）のときに（Ａ）強制メモリモードとなり、S／R信号が"H"レベル（広義には、第２のレベル）のときに（Ｂ）システムモードとなる。（Ａ）強制メモリモードでは、（Ｂ−２）ロジックモードをリセット状態にすることができる。基本セルアレイ１９の初期設定時等を除き、S／R信号は常に"H"レベルの状態で使用する。先に触れたように、（Ａ）強制メモリモードは、（Ａ−１）外部メモリモード、（Ａ−２）経路設定レジスタ書込みモードを含む。（Ｂ）システムモードは、（Ｂ−１）メモリモード、（Ｂ−２）ロジックモードを含む。（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード、（Ｂ−１−２）経路設定レジスタ書込みモードを含む。（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード、（Ｂ−２−５）経路設定レジスタ情報変更モードを含む。
【００３２】
図５は、（Ａ）強制メモリモード時における入力制御回路２２の内部状態を示す図である。
図６は、（Ｂ−１−１）外部メモリモード時における入力制御回路２２の内部状態を示す図である。
図７は、（Ｂ−２−１）演算モード時における入力制御回路２２及び出力制御回路２３の内部状態を示す図である。
【００３３】
（２）基本セル１０の各モードの設定は、経路設定レジスタ２１の内容と入力制御回路２２内のモードセレクタ及び出力制御回路２３内のモードセレクタのフラグ情報とによって行う。
【００３４】
（３）経路設定レジスタ２１の内容は、（Ｂ−２）メモリモード時において、８ビット単位且つ指定した基本セル単位でピンポイントに書き換えることができる。
【００３５】
（４）経路設定レジスタ２１の情報とモードセレクタのフラグ情報には優先関係があり、モードセレクタのフラグ情報が経路設定レジスタ２１の情報に優先する。これにより、モードセレクタのフラグ情報で経路設定レジスタ２１の情報で指定した機能の一部を停止させたり復帰させたりすることができる。
【００３６】
（５）モードセレクタのフラグ情報は、基本セルアレイ１９を管理するデコーダ１３又は基本セル１０の論理処理結果により書き換えることができる。
【００３７】
新しい概念である本発明の動作を補足的に説明すると以下のようになる。
（１）入力制御回路２２
（A）制御バス０のS/R(Set/Reset)信号が"LOW"(="0")で（Ａ）強制メモリモード、"HIGH"（="１"）で（Ｂ）システムモードに切り替わる。
（B）（Ｂ−１）メモリモードでは制御バス０及び制御バス１のCEX、CEYで選択されたSRAM１８の入力端子に、基本セル１０の内部バスからアドレス信号（上位ADD : ADDRESS、下位ADD : ADDRESS）、データ入力信号（上位DATA 、下位DATA）及び制御信号（R/W : リード/ライト、CE : カラム イネーブル）が入力され、基本セルアレイ１９内のSRAM１８がマルチバス１１から直接制御可能な状態になる。
（C）（Ｂ−２）ロジックモードでは（Ｂ−１）メモリモードのアドレス信号、データ入力信号、制御信号が遮断され、 経路設定レジスタ２１の制御下に入る。
（D）経路設定レジスタ２１の制御下で動作する（Ｂ―２）ロジックモードには次の５つのモードがある。
（Ｂ−２−１）演算モード、
（Ｂ−２−２）組み合わせ回路モード、
（Ｂ−２−３）内部メモリモード（外部からは見えないメモリ）、
（Ｂ−２−４）論理Libモード、
（Ｂ−２−５）経路設定レジスタ情報変更モード
【００３８】
（２）帰還スイッチ
（A）（Ｂ−２）ロジックモードで使用できる。
（B）SRAM１８の出力信号をSRAM１８のアドレス端子に出力するSWである。
（C）上位/下位４ビット単位でON/OFでき、上位/下位の交換も指定可能である。
この場合、帰還SWの出力とIN0/IN1はどちらか一方のみONとなる。
【００３９】
（３）出力制御回路２３
出力制御回路２３は、ラッチ、バススイッチ等を含み、これらの制御を行う回路で基本セルアレイ１９同士をカスケードに接続するOUT信号、基本セル１０を並列に接続するデータバス２、データバス３等への出力の切り替えを行う回路である。
【００４０】
次に、本実施形態において、複数のクラスタメモリ２０を利用して８ビット整数乗算器を実現する例について説明する。
【００４１】
後で構成を詳細に説明するように、メモリ・論理共役システムでは、クラスタメモリが複数個形成されたクラスタメモリチップを複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続している。そして、クラスタメモリチップの積層方向（以下、「Ｚ方向」とも言う。）に沿って位置し貫通シリコンビアによって相互に接続された複数のクラスタメモリで１つのグループを構成する。このグループを利用して、８ビット整数乗算器を実現することができる。
【００４２】
図８は、８ビット整数乗算器（パイプライン動作型）の演算フローの例を示す図であり、図９は、８ビット整数乗算器の構成例を示す図である。図８及び図９に示すように、８ビット整数乗算器（パイプライン動作型）は、入力４ビット×２、出力８ビットの１３個の演算回路Ａ〜Ｍで実現することができる。
【００４３】
一方、クラスタメモリ２０は、真理値データをＳＲＡＭ１８に書き込んでおき、８ビットのアドレスバスの上位４ビットに一方の４ビット入力データを、下位４ビットに他方の４ビット入力データを印加すれば、入力４ビット出力８ビットの演算回路として利用できる。
【００４４】
そこで、１つのグループに属し貫通シリコンビアによって相互に接続された１３個のクラスタメモリ２０を、図８〜図９に示す演算回路Ａ〜Ｍとして利用することで、８ビット整数乗算器を実現することができる。
【００４５】
次に、クラスタメモリ２０のアドレスマッピングについて説明する。
図１０は、クラスタメモリのアドレスマッピングの例を示す図である。
【００４６】
後で構成を詳細に説明するように、メモリ・論理共役システムでは、クラスタメモリが複数個形成されたクラスタメモリチップを複数個積み重ねた多層構造とし、クラスタメモリチップに貫通シリコンビアを形成し、この貫通シリコンビアによってクラスタメモリチップを相互に接続している。そして、クラスタメモリチップの積層方向（Z方向）に沿って位置し貫通シリコンビアによって相互に接続された複数のクラスタメモリで１つのグループを構成する。このようなグループを構成する複数のクラスタメモリ内の複数の基本セル、経路設定レジスタ、バススイッチ等がグループ単位でアドレス空間にそれぞれマッピングされている。
【００４７】
なお、先に触れたように、経路設定レジスタ２１及びバススイッチをSRAM１８とは別のアドレスにマッピングすることにより、経路設定レジスタ２１の内容及びバススイッチを基本セル１０の内部バスを介して、クラスタメモリ２０の外にあるマルチバス１１（貫通シリコンビアを含んで構成される。）から直接書換えることができる。
【００４８】
次に、メモリ・論理共役システムの全体の構成について説明する。
図１１に示すメモリ・論理共役システムは配線基板３２を有しており、この配線基板３２上にはコントローラチップ３４が重ねられており、コントローラチップ３４の上にはクラスタメモリチップ３１が複数個（例えば１０層程度）積み重ねられている。チップ３１，３４の相互間は貫通シリコンビア３０（TSV:THROUGH SILICON VIA）及びインターコネクションパッドによって電気的に接続されている。
【００４９】
クラスタ間をランダムにマルチバスで1:1で完全密結合できる手段として貫通シリコンビア（TSV）による三次元システム・イン・パッケージ（3D-SiP）構造があり、これを組み合わせることでこのシステムとアーキテクチャの優位性が発現する。そしてプロセスノードの微細化でさらに集積度を上げることができ、未来に対しての展開が可能であり、マルチコアをベースとする、現行トレンドに対して十分競合できる。
【００５０】
図１２から図１４は、図１１に示す構成を具体的にCMOS構造で実現するときのシステム構成を示すものである。実際に多数のクラスタメモリアレイを形成する場合には全てのメモリを一本のMulti Busに接続することには無理があり、性能の低下に繋がる。その対策として図１４に示すように、システム全体の制御及び管理を行う中央制御回路（main CPU）と複数の制御回路（sub CPU（PU ; processing unit)）とにわけ、各制御回路(PU)毎に１つのグループを構成する数個から数十個のクラスタメモリ（C/M : 図１に示すクラスタメモリ２０に相当）を接続し、それぞれが接続される制御回路（PU）によってクラスタメモリ（個々の基本セル）が制御される形態とする。図１４において、local Busは、貫通シリコンビアを含んで構成される。また、中央制御回路（メインCPU）と制御回路（サブCPU）のアレイは１チップ（図１１に示すコントローラチップ３４に相当する）上に形成し、コントローラチップ３４内に平面的に配列したグローバルバス（global BUS）により結合をとる。なお、中央制御回路（メインCPU）を、コントローラチップ３４上に設けずにコントローラチップ３４の外部に設け、配線基板３２を介してコントローラチップ３４に電気的に接続するようにしても良い。
【００５１】
図１２及び図１３に示すように、１チップ上にクラスタメモリだけを配置したクラスタメモリチップ３１を作成し、１個のコントローラチップ３４と複数個のクラスタメモリチップ３１を積層して貫通シリコンビアによりPUとクラスタメモリを接続する。なお、図１２は、１個のコントローラチップ３４と複数個のクラスタメモリチップ３１を積層した三次元システム・イン・パッケージ（3D-SIP）構造とすることによりメモリ・論理共役システムを実現した模式図である。図１３は、図１２に示す三次元システム・イン・パッケージ（3D-SIP）構造を拡大した図であり、コントローラチップ３４上の配線層を利用してメインCPUとサブCPUの間を接続するグローバルバスを配置し、貫通シリコンビアを通して構成されるチップ間接続電極をローカルバス（Ｚアドレス選択線）として用いる構成を示している。ここでいうグローバルバスとローカルバスは、図１に示すマルチバス１１に相当する。
【００５２】
図１４に示すように、複数のクラスタメモリを配置したクラスタメモリチップ３１を複数個積層し、複数のクラスタメモリチップ３１それぞれにおけるクラスタメモリをローカルバス（例えば貫通シリコンビア）によって互いに電気的に接続する。このようなローカルバスを複数配置し、各々のローカルバスをそれぞれPUに接続する。各々のPUにグローバルバスインターフェースを接続し、各々のグローバルバスインターフェースにグローバルバスを接続する。このグローバルバスに、グローバルバスインターフェースを介してメインCPUを接続する。
【００５３】
このような構造をとることにより発熱量の多いCPU系とglobal Busを1チップ(コントローラチップ３４)にまとめ、もっとも熱抵抗の小さい位置（配線基板３２側もしくはヒートシンク側）に配置することが可能となる。同時に各PUごとに独立した動作が可能となるためクロック信号配分を適宜おこなうことで並列演算動作、パイプライン動作を実現することも可能となる。
【００５４】
図１５（Ａ）は、図１４に示すメモリ・論理共役システムのアプリケーション例の一部を示す構成図であり、図１５（Ｂ）は、図１４に示すメモリ・論理共役システムのアプリケーションの他の例を示す構成図である。
【００５５】
図１５（Ａ）に示すように、図１４に示すメモリ・論理共役システムによって、C/M（コントロールメモリ）を備えたDATA RAM及びPE（プロセッサエレメント）を備えた演算器アレイを有するアレイプロセッサ(array processor)を実現することができる。また、図１５（Ｂ）に示すように、DATA RAM１、DATA RAM2、加算器及び乗算器を有するＤＳＰ（デジタル信号処理）を実現することができる。
【００５６】
上記においては、同一のクラスタメモリチップ上の複数のクラスタメモリが相互に異なるグループに属する場合（同一のクラスタメモリチップ上の複数のクラスタメモリが相互に電気的に接続されていない場合）について説明したが、同一のクラスタメモリチップ上の２つ以上のクラスタメモリが同一のグループに属するようにしても良い。
【００５７】
図１６は、同一のクラスタメモリチップ上の１組（ここでは、４個（２列×２行）とする。）のクラスタメモリが同一のグループに属する場合のメモリ・論理共役システムを示す図である。この場合、各クラスタメモリチップ上の１組のクラスタメモリは、クラスタメモリチップの配線層を利用して相互に電気的に接続される。また、クラスタメモリチップの積層方向（Z方向）に沿って位置する複数の組は、貫通シリコンビアを含んで構成されるローカルバス群によって相互に電気的に接続されるとともに、制御回路（PU）に接続される。このようにすることで、メモリや論理構成を増大させることができる。
【００５８】
図１７は、図１６に示すクラスタメモリを配置した半導体チップ（クラスタメモリチップ）の一部を拡大した模式的平面図である。
【００５９】
図１７に示すように、厚さ５０μｍ程度のクラスタメモリチップ３１は、複数のクラスタメモリ２０を有している。クラスタメモリチップ３１には、平面形状が矩形のクラスタメモリ２０が４つ（２×２）まとめて配置され、この２×２のクラスタメモリ２０が組とされ、この組が複数配置されている。また、クラスタメモリチップ３１には４つのクラスタメモリ２０の周囲に位置する貫通シリコンビア３０が設けられており、この貫通シリコンビア３０の両端にはインターコネクションパッドが設けられている。
【００６０】
クラスタ間（基本セル間）のコミュニケーションのよさが本システム性能を決めることになるため、先ずこの内容について記述する。実用化では500MHzレベルであることが望ましい。クラスタ間の信号やり取りをリピータやバッファを介さないで直接やり取りできる長さは5mm程度(500MHz時)である。0.18μmノードのプロセスで図１のクラスタメモリ２０を作ると450μm×450μm程度が見積もられる。配線とTSVを含めた必要面積を600μm×600μmとして8×8=64クラスタ構成が平面上の構成となる。8×8構成で1チップとし、図１１のように10チップのTSV接続がなされているイメージを考える。TSV径を10μmとすると、加工上のアスペクト比の制限から、チップ厚みは50μm程度にしなければならず、またチップ相互間３７は50μm程度である。従って、10層の積層厚みは1mmとなる。クラスタ間の直接やり取りは5mm配線長さで行うことが可能であり、640クラスタの構成が出来上がる。これをブロックとすると配線基板３２上には複数のブロックを付けさらに展開できるが、配線長さ5mmを超えるため、バッファを介した通信になる。このため、コントローラチップ３４がブロック最下層に図１１のごとく設けられている。外部バスはアドレスとデータの64ビット×2=128本、コントロールバス32ビットで160本でまかなえるが、図１７のクラスタの周りに配置されている内部バスは（8×8（64Bit）＋32Bit））×チップスタック数となり、スタック数を10とすると960本の多くのバス配線が必要である。電源・グランドの本数をそれと同等とすると、約2000本のTSVが必要となる。TSVが10μmφで、その占有面積は20μm×20μｍであり、0.8mm2となる。5mm角チップサイズでこの構成ができるとすれば、TSV占有面積比はわずか3.2%に過ぎず、この構成の余裕度が判明する。
【００６１】
960ピンで500MHzを通すと、そのバンド幅はDDR方式で480Gbpsとなり、クラスタ間は1:1の完全密結合のため、480Gbps/128ビット=3.75GIPSの性能を有する。
【００６２】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、１チップ上にクラスタメモリだけを配置したクラスタメモリチップ３１を複数形成し、これら複数のクラスタメモリチップ３１それぞれのクラスタメモリを制御する制御回路（サブCPU）と複数のクラスタメモリチップ全体の制御及び管理を行う中央制御回路（メインCPU ）を１チップ上に集積したコントローラチップ３４を形成しているが、制御回路及び中央制御回路は必ずしも１チップ上に集積しなくても良いし、また、クラスタメモリチップに制御回路又は中央制御回路を形成しても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態によるクラスタメモリの基本構成を示す模式図である。
【図２】図１に示す基本セルの構成と概略機能を説明する図である。
【図３】図１に示す基本セルの配列イメージを示す図である。
【図４】図１に示す基本セルのモード階層を示す図である。
【図５】図１に示す基本セルの強制メモリモード時の内部状態を示す図である。
【図６】図１に示す基本セルの（Ｂ−１−１）外部メモリモード時の内部状態を示す図である。
【図７】図１に示す基本セルの（Ｂ−２−１）演算モード時の内部状態を示す図である。
【図８】８ビット整数乗算器（パイプライン動作型）の演算フローを示す図である。
【図９】８ビット整数乗算器の構成例を示す図である。
【図１０】本発明の実施の形態によるメモリ・論理共役システムのアドレス空間を示す図である。
【図１１】本発明の実施の形態によるメモリ・論理共役システムを模式的に示す断面図である。
【図１２】本発明の実施の形態によるメモリ・論理共役システムを三次元システム・イン・パッケージ（3D-SIP）構造で実現した模式図である。
【図１３】図１３は、図１２に示す三次元システム・イン・パッケージ構造を拡大した図である。
【図１４】本発明の実施の形態によるメモリ・論理共役システムのハードウエアを示すブロック図である。
【図１５】（Ａ），（Ｂ）は、図１４に示すメモリ・論理共役システムのアプリケーション例の一部を示す構成図である。
【図１６】同一のクラスタメモリチップ上の複数のクラスタメモリが同一のグループに属する場合のメモリ・論理共役システムを示す図である。
【図１７】図１６に示すクラスタメモリチップを示す平面図である。
【符号の説明】
【００６４】
１０…基本セル、１１…マルチバス、１２…バスインターフェース、１３…デコーダ、１４…制御回路、１６…メモリアドレス、１７…拡張アドレス（CEX、CEYの生成）、１８…SRAM、１９…基本セルアレイ、２０…クラスタメモリ、２１…経路設定レジスタ、２２…入力制御回路、２３…出力制御回路、３０…貫通シリコンビア、３１、１３１…クラスタメモリチップ、３２、１３２…配線基板、３４、１３４…コントローラチップ、３７…チップ相互間
【特許請求の範囲】
【請求項１】
メモリ回路を有する基本セルをクラスタ状に配置したクラスタメモリをそれぞれ含む複数のクラスタメモリチップを３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれには貫通ビアが設けられており、
前記貫通ビアを含んで構成されるマルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項２】
請求項１において、前記複数のクラスタメモリチップそれぞれは、前記クラスタメモリを複数有し、且つ前記複数のクラスタメモリを互いに電気的に接続する配線を有することを特徴とするメモリ・論理共役システム。
【請求項３】
請求項１又は２において、前記クラスタメモリを制御するための制御回路をさらに具備し、前記制御回路から前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことを特徴とするメモリ・論理共役システム。
【請求項４】
メモリ回路を有する基本セルをクラスタ状に配置した複数のクラスタメモリをそれぞれ含む複数のクラスタメモリチップと、
前記複数のクラスタメモリを制御するためのコントローラチップと、
を３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれに含まれる前記クラスタメモリが、貫通ビアを含んで構成されるマルチバスを介して前記コントローラチップに電気的に接続されており、
前記コントローラチップから前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項５】
請求項４において、
前記複数のクラスタメモリチップの各々において、前記複数のクラスタメモリの内の２つ以上のクラスタメモリが前記クラスタメモリチップの配線層を利用して電気的に接続されていることを特徴とするメモリ・論理共役システム。
【請求項６】
請求項４又は５において、
前記コントローラチップが複数の制御回路を含み、
前記複数の制御回路の各々が、前記貫通ビアを介して接続された前記複数のクラスタメモリを制御することを特徴とするメモリ・論理共役システム。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記基本セルが、
前記基本セルの内部バスの接続を制御するための経路設定レジスタ及びスイッチを含むことを特徴とするメモリ・論理共役システム。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記メモリ回路を２５６ワード×8ビットで構成することを特徴とするメモリ・論理共役システム。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記基本セルは、
前記メモリ回路と、
前記メモリ回路に接続される前記基本セルの内部バスと、
前記内部バスの接続を制御するための経路設定部と、
を有することを特徴とするメモリ・論理共役システム。
【請求項１０】
請求項９において、
前記経路設定部は、スイッチとスイッチを制御する経路設定レジスタとモードセレクタを含むことを特徴とするメモリ・論理共役システム。
【請求項１１】
請求項９又は１０において、
前記マルチバス及び前記内部バスを通して前記メモリ回路に第１の制御信号が入力され、前記第１の制御信号が所定の第１のレベルになったときに、前記基本セルが（Ａ）強制メモリモードに切り替えられ、前記第１の制御信号が前記第１のレベルと異なる所定の第２のレベルになったときに、前記基本セルが（Ｂ）システムモードに切り替えられることを特徴とするメモリ・論理共役システム。
【請求項１２】
請求項１１において、
前記（Ａ）強制メモリモードでは、前記メモリ回路の入力端子に、前記マルチバスからアドレス信号、データ入力信号及び制御信号が入力されることにより、前記メモリ回路が前記マルチバスから直接制御可能な状態とされることを特徴とするメモリ・論理共役システム。
【請求項１３】
請求項１２において、
前記（Ｂ）システムモードでは、前記（Ａ）強制メモリモードの前記アドレス信号、前記データ入力信号及び前記制御信号が遮断され、前記論理回路に入力される信号が前記経路設定部によって制御され、前記（Ｂ）システムモードは、（Ｂ−１）メモリモード及び（Ｂ−２）ロジックモードを含み、前記（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード及び（Ｂ−１−２）経路設定レジスタ書込みモードを含み、前記（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）外部からは見えないメモリである内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード及び（Ｂ−２−５）経路設定レジスタ情報変更モードを有することを特徴とするメモリ・論理共役システム。
【請求項１４】
第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
前記第１のクラスタメモリ及び前記第１のバスインターフェースが形成された第１のクラスタメモリチップと、
前記第１のクラスタメモリチップに形成され、前記第１のバスインターフェースに電気的に接続された第１の貫通ビアと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第２のクラスタメモリ及び前記第２のバスインターフェースが形成された第２のクラスタメモリチップと、
前記第２のクラスタメモリチップに形成され、前記第２のバスインターフェースに電気的に接続された第２の貫通ビアと、
を具備し、
前記第１のクラスタメモリチップは前記第２のクラスタメモリチップ上に配置され、
前記第１の貫通ビアは前記第２の貫通ビアに電気的に接続され、
前記第１及び第２の貫通ビアと前記バスインターフェースを通して前記第１及び第２の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項１５】
第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第１及び第２のクラスタメモリを制御する第１の制御回路と、
前記第１の制御回路、前記第１及び第２のバスインターフェースを互いに電気的に接続する第１のローカルバスと、
第３のメモリ回路を有する第３の基本セルをクラスタ状に配置した第３のクラスタメモリと、
前記第３のクラスタメモリに電気的に接続された第３のバスインターフェースと、
第４のメモリ回路を有する第４の基本セルをクラスタ状に配置した第４のクラスタメモリと、
前記第４のクラスタメモリに電気的に接続された第４のバスインターフェースと、
前記第３及び第４のクラスタメモリを制御する第２の制御回路と、
前記第２の制御回路、前記第３及び第４のバスインターフェースを互いに電気的に接続する第２のローカルバスと、
前記第１の制御回路と前記第２の制御回路を電気的に接続するグローバルバスと、
前記グローバルバスに電気的に接続された、前記第１乃至第４のクラスタメモリ全体の制御及び管理を行う中央制御回路と、
を具備し、
前記第１のローカルバス又は第２のローカルバスを通して第１乃至第４の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項１６】
請求項１５において、前記第１及び第３のクラスタメモリ、前記第１及び第３のバスインターフェースは、第１のクラスタメモリチップに形成されており、
前記第２及び第４のクラスタメモリ、前記第２及び第４のバスインターフェースは、第２のクラスタメモリチップに形成されており、
前記第１のローカルバスは、前記第１のクラスタメモリチップに形成された第１の貫通ビア及び前記第２のクラスタメモリチップに形成された第２の貫通ビアを含んで構成されており、
前記第２のローカルバスは、前記第１のクラスタメモリチップに形成された第３の貫通ビア及び前記第２のクラスタメモリチップに形成された第４の貫通ビアを含んで構成されていることを特徴とするメモリ・論理共役システム。
【請求項１７】
請求項１６において、前記中央制御回路、前記第１及び第２の制御回路、前記グローバルバスは、コントローラチップに形成されており、
前記コントローラチップ、前記第１及び第２のクラスタメモリチップは積み重ねられて形成されていることを特徴とするメモリ・論理共役システム。
【請求項１】
メモリ回路を有する基本セルをクラスタ状に配置したクラスタメモリをそれぞれ含む複数のクラスタメモリチップを３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれには貫通ビアが設けられており、
前記貫通ビアを含んで構成されるマルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項２】
請求項１において、前記複数のクラスタメモリチップそれぞれは、前記クラスタメモリを複数有し、且つ前記複数のクラスタメモリを互いに電気的に接続する配線を有することを特徴とするメモリ・論理共役システム。
【請求項３】
請求項１又は２において、前記クラスタメモリを制御するための制御回路をさらに具備し、前記制御回路から前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことを特徴とするメモリ・論理共役システム。
【請求項４】
メモリ回路を有する基本セルをクラスタ状に配置した複数のクラスタメモリをそれぞれ含む複数のクラスタメモリチップと、
前記複数のクラスタメモリを制御するためのコントローラチップと、
を３次元的に積層したシステムであって、
前記複数のクラスタメモリチップそれぞれに含まれる前記クラスタメモリが、貫通ビアを含んで構成されるマルチバスを介して前記コントローラチップに電気的に接続されており、
前記コントローラチップから前記マルチバスを通して任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項５】
請求項４において、
前記複数のクラスタメモリチップの各々において、前記複数のクラスタメモリの内の２つ以上のクラスタメモリが前記クラスタメモリチップの配線層を利用して電気的に接続されていることを特徴とするメモリ・論理共役システム。
【請求項６】
請求項４又は５において、
前記コントローラチップが複数の制御回路を含み、
前記複数の制御回路の各々が、前記貫通ビアを介して接続された前記複数のクラスタメモリを制御することを特徴とするメモリ・論理共役システム。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記基本セルが、
前記基本セルの内部バスの接続を制御するための経路設定レジスタ及びスイッチを含むことを特徴とするメモリ・論理共役システム。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記メモリ回路を２５６ワード×8ビットで構成することを特徴とするメモリ・論理共役システム。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記基本セルは、
前記メモリ回路と、
前記メモリ回路に接続される前記基本セルの内部バスと、
前記内部バスの接続を制御するための経路設定部と、
を有することを特徴とするメモリ・論理共役システム。
【請求項１０】
請求項９において、
前記経路設定部は、スイッチとスイッチを制御する経路設定レジスタとモードセレクタを含むことを特徴とするメモリ・論理共役システム。
【請求項１１】
請求項９又は１０において、
前記マルチバス及び前記内部バスを通して前記メモリ回路に第１の制御信号が入力され、前記第１の制御信号が所定の第１のレベルになったときに、前記基本セルが（Ａ）強制メモリモードに切り替えられ、前記第１の制御信号が前記第１のレベルと異なる所定の第２のレベルになったときに、前記基本セルが（Ｂ）システムモードに切り替えられることを特徴とするメモリ・論理共役システム。
【請求項１２】
請求項１１において、
前記（Ａ）強制メモリモードでは、前記メモリ回路の入力端子に、前記マルチバスからアドレス信号、データ入力信号及び制御信号が入力されることにより、前記メモリ回路が前記マルチバスから直接制御可能な状態とされることを特徴とするメモリ・論理共役システム。
【請求項１３】
請求項１２において、
前記（Ｂ）システムモードでは、前記（Ａ）強制メモリモードの前記アドレス信号、前記データ入力信号及び前記制御信号が遮断され、前記論理回路に入力される信号が前記経路設定部によって制御され、前記（Ｂ）システムモードは、（Ｂ−１）メモリモード及び（Ｂ−２）ロジックモードを含み、前記（Ｂ−１）メモリモードは、（Ｂ−１−１）外部メモリモード及び（Ｂ−１−２）経路設定レジスタ書込みモードを含み、前記（Ｂ−２）ロジックモードは、（Ｂ−２−１）演算モード、（Ｂ−２−２）組み合わせ回路モード、（Ｂ−２−３）外部からは見えないメモリである内部メモリモード、（Ｂ−２−４）論理Ｌｉｂモード及び（Ｂ−２−５）経路設定レジスタ情報変更モードを有することを特徴とするメモリ・論理共役システム。
【請求項１４】
第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
前記第１のクラスタメモリ及び前記第１のバスインターフェースが形成された第１のクラスタメモリチップと、
前記第１のクラスタメモリチップに形成され、前記第１のバスインターフェースに電気的に接続された第１の貫通ビアと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第２のクラスタメモリ及び前記第２のバスインターフェースが形成された第２のクラスタメモリチップと、
前記第２のクラスタメモリチップに形成され、前記第２のバスインターフェースに電気的に接続された第２の貫通ビアと、
を具備し、
前記第１のクラスタメモリチップは前記第２のクラスタメモリチップ上に配置され、
前記第１の貫通ビアは前記第２の貫通ビアに電気的に接続され、
前記第１及び第２の貫通ビアと前記バスインターフェースを通して前記第１及び第２の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項１５】
第１のメモリ回路を有する第１の基本セルをクラスタ状に配置した第１のクラスタメモリと、
前記第１のクラスタメモリに電気的に接続された第１のバスインターフェースと、
第２のメモリ回路を有する第２の基本セルをクラスタ状に配置した第２のクラスタメモリと、
前記第２のクラスタメモリに電気的に接続された第２のバスインターフェースと、
前記第１及び第２のクラスタメモリを制御する第１の制御回路と、
前記第１の制御回路、前記第１及び第２のバスインターフェースを互いに電気的に接続する第１のローカルバスと、
第３のメモリ回路を有する第３の基本セルをクラスタ状に配置した第３のクラスタメモリと、
前記第３のクラスタメモリに電気的に接続された第３のバスインターフェースと、
第４のメモリ回路を有する第４の基本セルをクラスタ状に配置した第４のクラスタメモリと、
前記第４のクラスタメモリに電気的に接続された第４のバスインターフェースと、
前記第３及び第４のクラスタメモリを制御する第２の制御回路と、
前記第２の制御回路、前記第３及び第４のバスインターフェースを互いに電気的に接続する第２のローカルバスと、
前記第１の制御回路と前記第２の制御回路を電気的に接続するグローバルバスと、
前記グローバルバスに電気的に接続された、前記第１乃至第４のクラスタメモリ全体の制御及び管理を行う中央制御回路と、
を具備し、
前記第１のローカルバス又は第２のローカルバスを通して第１乃至第４の基本セルのうちの任意の基本セルに直接アクセスして真理値データを書き込むことにより、前記任意の基本セルを論理回路に切り替えることを特徴とするメモリ・論理共役システム。
【請求項１６】
請求項１５において、前記第１及び第３のクラスタメモリ、前記第１及び第３のバスインターフェースは、第１のクラスタメモリチップに形成されており、
前記第２及び第４のクラスタメモリ、前記第２及び第４のバスインターフェースは、第２のクラスタメモリチップに形成されており、
前記第１のローカルバスは、前記第１のクラスタメモリチップに形成された第１の貫通ビア及び前記第２のクラスタメモリチップに形成された第２の貫通ビアを含んで構成されており、
前記第２のローカルバスは、前記第１のクラスタメモリチップに形成された第３の貫通ビア及び前記第２のクラスタメモリチップに形成された第４の貫通ビアを含んで構成されていることを特徴とするメモリ・論理共役システム。
【請求項１７】
請求項１６において、前記中央制御回路、前記第１及び第２の制御回路、前記グローバルバスは、コントローラチップに形成されており、
前記コントローラチップ、前記第１及び第２のクラスタメモリチップは積み重ねられて形成されていることを特徴とするメモリ・論理共役システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−１５３２８（Ｐ２０１０−１５３２８Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００８−１７３９０５（Ｐ２００８−１７３９０５）
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（８００００００８０）タマティーエルオー株式会社 (255)
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（８００００００８０）タマティーエルオー株式会社 (255)
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
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