レジスタ設定装置およびレジスタ設定方法
【課題】任意の同じ値のデータを複数のレジスタに書き込むことができ、かつ、従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現する。
【解決手段】レジスタ設定部１００には、複数のレジスタのうちの２以上の任意の数のレジスタの指定が可能なように構成された書き込み対象指定レジスタ１３０と、書き込み対象指定レジスタ１３０で指定されたレジスタに設定されるべき値を保持するための書き込みデータ保持レジスタ１２０と、書き込みデータ保持レジスタ１２０に保持されている値を書き込み対象指定レジスタ１３０で指定された２以上のレジスタに同時に書き込むための書き込み制御部１４０とが設けられる。
【解決手段】レジスタ設定部１００には、複数のレジスタのうちの２以上の任意の数のレジスタの指定が可能なように構成された書き込み対象指定レジスタ１３０と、書き込み対象指定レジスタ１３０で指定されたレジスタに設定されるべき値を保持するための書き込みデータ保持レジスタ１２０と、書き込みデータ保持レジスタ１２０に保持されている値を書き込み対象指定レジスタ１３０で指定された２以上のレジスタに同時に書き込むための書き込み制御部１４０とが設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ設定装置およびレジスタ設定方法に関し、詳しくは、各種機能の設定を行うために複数のレジスタを備えたシステムにおけるレジスタの設定に関する。
【背景技術】
【０００２】
従来より、液晶テレビジョン装置などの表示装置の動作を制御するためのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などには、各種設定情報を格納するための多数のレジスタが設けられている。特に近年、テレビジョン装置の多機能化が進んでおり、設定の必要なレジスタの数が増加している。ところが、現在のところ、レジスタの設定は一般的にはＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス方式など比較的低速なシリアルインタフェースを介して行われているため、従来と比較してレジスタの設定に要する時間が顕著に増大している。
【０００３】
レジスタの設定に関し、特開２００５−３２７０７８号公報には、複数のレジスタの設定を一括して行うことにより動作の高速化を図っているレジスタ設定装置の発明が開示されている。このレジスタ設定装置には、レジスタ群を一括設定するための複数レジスタ一括設定レジスタと、複数レジスタ一括設定レジスタの出力値に従って初期値をレジスタ群に設定するコントローラと、レジスタの初期値群を保持する初期値保持装置とが設けられている。このような構成において、複数レジスタ一括設定レジスタにソフトウェアアクセスすることによって初期値保持装置から初期値群が選択され、その選択された初期値群が複数のレジスタに一括して設定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２７０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特開２００５−３２７０７８号公報に開示された発明によれば、予め初期値保持装置に書き込まれているデータがレジスタに書き込まれる構成となっているので、システムの稼働中（エンドユーザによって装置が使用されている期間）においては特定の値しか複数のレジスタに一括して設定することができない。
【０００６】
そこで本発明は、任意の同じ値のデータを複数のレジスタに書き込むことができ、かつ、従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明は、複数のレジスタのうちの２以上の任意の数のレジスタを指定するための第１レジスタと、
前記第１レジスタで指定されたレジスタに設定されるべき値を保持するための第２レジスタと、
前記第２レジスタに保持されている値を前記第１レジスタで指定された２以上のレジスタに同時に書き込む書き込み制御部と
を備えることを特徴とする。
【０００８】
第２の発明は、第１の発明において、
前記第１レジスタは、
前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、
前記書き込み制御部の動作を制御するための値を保持する制御値保持部と
を含み、
前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは１対１で対応し、
前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記２以上のレジスタへの同時書き込みを行うことを特徴とする。
【０００９】
第３の発明は、第２の発明において、
前記書き込み制御部は、
前記複数のレジスタと１対１で対応するように設けられた複数のレジスタ書き込み部からなり、
前記複数のレジスタのうちの任意の１つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの２以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、
各レジスタ書き込み部は、
前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第１の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第２の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第１のデータ値と、前記第２レジスタに保持されている値である第２のデータ値とを受け取り、
前記第１の書き込み可否信号または前記第２の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする。
【００１０】
第４の発明は、第３の発明において、
各レジスタ書き込み部は、
前記第１の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第１のデータ値を書き込み、
前記第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第２のデータ値を書き込むことを特徴とする。
【００１１】
第５の発明は、第３の発明において、
各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、
前記上位ビット用レジスタ書き込み部には上位ビット用の第２の書き込み可否信号が与えられ、
前記下位ビット用レジスタ書き込み部には下位ビット用の第２の書き込み可否信号が与えられ、
前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第２のデータ値の上位ビットの値を書き込み、
前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第２のデータ値の下位ビットの値を書き込むことを特徴とする。
【００１２】
第６の発明は、第１の発明において、
前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、
前記書き込み制御部は、前記第１レジスタで指定された２以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第２レジスタに保持されている値を当該２以上のレジスタに同時に書き込むことを特徴とする。
【００１３】
第７の発明は、複数のレジスタのうちの２以上の任意の数のレジスタを指定するレジスタ指定ステップと、
前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、
前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された２以上のレジスタに同時に書き込む書き込みステップと
を備えることを特徴とする。
【発明の効果】
【００１４】
上記第１の発明によれば、レジスタ設定装置には、２以上のレジスタの指定が可能な第１レジスタとレジスタに設定されるべき値を保持するための第２レジスタとが設けられる。さらに、レジスタ設定装置には、第１レジスタで指定されたレジスタに第２レジスタに保持された値を書き込む書き込み制御部が設けられる。このため、複数のレジスタの値を同じ値に設定したいとき、対象のレジスタを第１レジスタで指定するとともに設定すべき値を第２レジスタに書き込んでおくことによって、複数のレジスタの値が速やかに同じ値に設定される。これにより、特定の値ではなく任意の値のデータを複数のレジスタに対して一度に書き込むことが可能になるとともに、従来と比較してレジスタの設定に要する時間を短縮することができる。
【００１５】
上記第２の発明によれば、複数のレジスタの値を同じ値に設定したいとき、レジスタ指定用データ格納部内のデータを構成する複数のビットのうち設定対象のレジスタに対応するビットの値を予め決められた値にした上で、制御値保持部に予め定められた値を書き込めば良い。このため、比較的容易に複数のレジスタの値を速やかに同じ値に設定することが可能となる。
【００１６】
上記第３の発明によれば、複数のレジスタに対するデータの同時書き込みと１つのレジスタに対するデータの書き込みとの双方が可能となる。
【００１７】
上記第４の発明によれば、上記第３の発明と同様、複数のレジスタに対するデータの同時書き込みと１つのレジスタに対するデータの書き込みとの双方が可能となる。
【００１８】
上記第５の発明によれば、複数のレジスタへの同時書き込みが行われる際、レジスタの上位ビットへの書き込みとレジスタの下位ビットへの書き込みとは別々に行われる。すなわち、仮に各レジスタが８ビットで構成されているとすると、レジスタへの書き込みは典型的には４ビット単位で行われる（なお、上位ビットの数と下位ビットの数とが異なっていても良い。）。ここで、８ビットのデータは２５６通りあるのに対し、４ビットのデータは１６通りしかない。このため、レジスタへの書き込みの単位のデータに着目すると、レジスタへの書き込みが上位ビットへの書き込みと下位ビットへの書き込みとに分かれていない構成と比較して、各レジスタに書き込まれるべきデータの値が複数のレジスタ間で同じになる確率が高くなる。このように一度の書き込みでより多くのレジスタへの書き込みが行われる可能性が高くなり、従来と比較してレジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００１９】
上記第６の発明によれば、設定用のレジスタをそれぞれ有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数のレジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、レジスタの設定に要する時間が効果的に短縮される。
【００２０】
上記第７の発明によれば、上記第１の発明と同様の効果をレジスタ設定方法の発明において奏することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態において、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部の構成を示すブロック図である。
【図２】上記第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態におけるレジスタ設定部の構成を示すブロック図である。
【図４】上記第１の実施形態における設定用レジスタについて説明するための図である。
【図５】上記第１の実施形態における設定用レジスタについて説明するための図である。
【図６】上記第１の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【図７】上記第１の実施形態において、書き込み対象指定レジスタにデータが書き込まれた一例を示す図である。
【図８】上記第１の実施形態において、通常書き込みの際の動作について説明するための図である。
【図９】上記第１の実施形態において、通常書き込みの際の動作について説明するための図である。
【図１０】上記第１の実施形態において、複数書き込みの際の動作の流れを示すフローチャートである。
【図１１】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１２】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１３】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１４】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１５】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１６】本発明の第２の実施形態において、レジスタ番号が「ｐ」の設定用レジスタに着目したときのレジスタ設定部の構成を示すブロック図である。
【図１７】上記第２の実施形態における設定用レジスタについて説明するための図である。
【図１８】上記第２の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【図１９】上記第２の実施形態において、書き込み対象指定レジスタにデータが書き込まれた一例を示す図である。
【図２０】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２１】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２２】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２３】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２４】本発明の第３の実施形態におけるレジスタ設定部の概略構成を示すブロック図である。
【図２５】上記第３の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００２３】
＜１．第１の実施形態＞
＜１．１ レジスタ設定部を備える液晶表示装置の構成＞
図２は、本発明の第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、レジスタ設定部１００を含む表示制御回路１０と、表示部２０と、ソースドライバ（映像信号線駆動回路）３０と、ゲートドライバ（走査信号線駆動回路）４０とによって構成されている。
【００２４】
表示部２０には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。ソースバスラインＳＬとゲートバスラインＧＬとの各交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部２０には、複数個の画素形成部が含まれている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）２００と、その薄膜トランジスタ２００のドレイン端子に接続された画素電極２１０と、上記複数個の画素形成部に共通的な電位を与えるための対向電極である共通電極２２０と、上記複数個の画素形成部に共通的に設けられ画素電極２１０と共通電極２２０との間に挟持された液晶層とからなる。そして、画素電極２１０と共通電極２２０とにより形成される液晶容量により、画素容量Ｃｐが構成される。一般的には、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、図２の表示部２０内には、１つの画素形成部に対応する構成要素のみを示している。
【００２５】
次に、図２に示す構成要素の動作について説明する。表示制御回路１０内のレジスタ設定部１００は液晶表示装置の各種機能の設定を行うための複数のレジスタを有しており、各種設定情報がそれらレジスタに格納される。なお、以下においては、設定情報を格納するこのようなレジスタのことを、他のレジスタと区別するために「設定用レジスタ」という。表示制御回路１０は、画像信号ＤＡＴと水平同期信号や垂直同期信号などのタイミング信号ＴＳとを外部から受け取り、設定用レジスタに保持された各種設定情報を参照しつつ、デジタル映像信号ＤＶと、ソースドライバ３０の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳと、ゲートドライバ４０の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとを出力する。
【００２６】
ソースドライバ３０は、表示制御回路１０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３０では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。ゲートドライバ４０は、表示制御回路１０から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。
【００２７】
以上のようにして、設定用レジスタに保持された各種設定情報に応じて、各ソースバスラインＳＬに駆動用映像信号が印加され、各ゲートバスラインＧＬに走査信号が印加される。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２０に表示される。
【００２８】
ところで、この液晶表示装置のレジスタ設定部１００は、１つの設定用レジスタへのデータの書き込み（以下、「通常書き込み」という。）と複数の設定用レジスタへの同じデータの書き込み（以下、「複数書き込み」という。）とが可能なように構成されている。これについての詳しい説明は後述する。なお、以下においては、レジスタ番号が「Ｘ」（Ｘは任意の値）である設定用レジスタを符号ｒｅｇ（Ｘ）で表している。
【００２９】
＜１．２ レジスタ設定部の構成＞
図３は、本実施形態におけるレジスタ設定部１００の構成を示すブロック図である。このレジスタ設定部１００は、ＩＦコントローラ１１０と書き込みデータ保持レジスタ１２０と書き込み対象指定レジスタ１３０と書き込み制御部１４０とレジスタ群１５０とによって構成されている。レジスタ群１５０は、回路機能を設定するための複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）によって構成されている。これら複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）に書き込まれている内容に基づいて、回路動作の制御が行われる。
【００３０】
図４に示すように、各設定用レジスタｒｅｇ（Ｘ）には、書き込みの可否を示す書き込みイネーブル信号ＷＥ（Ｘ）と書き込みデータＤＡＴ（Ｘ）とが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（Ｘ）の値が「１」であれば、設定用レジスタｒｅｇ（Ｘ）への書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（Ｘ）の値が「０」であれば、設定用レジスタｒｅｇ（Ｘ）への書き込みは行われず、当該設定用レジスタｒｅｇ（Ｘ）の値はそのまま維持される。なお、以下の説明では、各設定用レジスタｒｅｇ（Ｘ）は図５に示すように８ビットで構成されているものと仮定する。
【００３１】
ＩＦコントローラ１１０は、外部ＩＦ（インタフェース）部１９０との間のデータ入出力の制御を行う。また、ＩＦコントローラ１１０は、書き込みデータ保持レジスタ１２０に対して、複数書き込み用の書き込みデータＤＡＴ２を出力し、書き込み対象指定レジスタ１３０に対して、複数書き込みの際のデータの書き込み先の設定用レジスタを特定するためのアドレスデータＡＤＤと複数書き込みの可否を示す書き込みイネーブル信号ＷＥａとを出力し、書き込み制御部１４０に対して、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）と通常書き込み用の書き込みデータＤＡＴ１とを出力する。なお、ＩＦコントローラ１１０としては、典型的にはＩ２Ｃバス方式など比較的低速なシリアルインタフェースが採用されるが、本発明はこれに限定されず、ＬＳＩ外部から内部レジスタにアクセス可能なものであれば良い。
【００３２】
書き込みデータ保持レジスタ１２０には、ＩＦコントローラ１１０から出力された書き込みデータＤＡＴ２が保持される。書き込み対象指定レジスタ１３０は、複数の設定用レジスタの中から複数書き込みの際のデータの書き込み先の設定用レジスタを特定するための構成要素として機能する。図６は、書き込み対象指定レジスタ１３０の構成を模式的に示した図である。図６に示すように、書き込み対象指定レジスタ１３０は、レジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２と複数書き込みの実行可否を示す値を格納する書き込み指示レジスタ１３４とによって構成されている。なお、図６においては、レジスタ番号が「００」から「０７」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ１で示し、レジスタ番号が「０８」から「０Ｆ」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ２で示し、レジスタ番号が「１０」から「１７」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ３で示している。本実施形態においては、サブレジスタ１３２を構成する複数のビットのうち複数書き込みの際にデータの書き込みが行われるべき設定用レジスタに対応するビットが「１」にされるものとする。書き込み指示レジスタ１３４は、１ビットのデータを格納することができるように構成されている。書き込み指示レジスタ１３４には、複数書き込みが実行される時には「１」が書き込まれ、それ以外の時には「０」が書き込まれる。
【００３３】
例えば、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対して複数書き込みが行われる際には、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対応するビットが「１」にされ、その後、書き込み指示レジスタ１３４に「１」が書き込まれる（図７参照）。
【００３４】
書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成する各ビットの値は、書き込み制御部１４０に与えられる複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値に反映される。但し、書き込み指示レジスタ１３４の値が「０」になっている時には、書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値は全て「０」となる。
【００３５】
書き込み制御部１４０は、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）と複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）とに基づいて、レジスタ群１５０に含まれる各設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）への書き込みを制御する。通常書き込み時には、通常書き込み用の書き込みデータＤＡＴ１を用いて設定用レジスタへの書き込みが行われ、複数書き込み時には、複数書き込み用の書き込みデータＤＡＴ２を用いて設定用レジスタへの書き込みが行われる。図３に示すように、書き込み制御部１４０には、レジスタ群１５０に含まれる設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）と１対１で対応するように、書き込み制御ブロックＷｃｔｌ（０）〜Ｗｃｔｌ（ｎ）が設けられている。各書き込み制御ブロックは、対応する設定用レジスタに対して、書き込みイネーブル信号と書き込みデータとを出力する。
【００３６】
図１は、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部１００の構成を示すブロック図である。図１に示すように、書き込み制御ブロックＷｃｔｌ（ｐ）には、ＯＲ回路１４２とセレクタ１４４とが含まれている。ＯＲ回路１４２の一方の入力端子には通常書き込み用の書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２の他方の入力端子には複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）が与えられる。そして、通常書き込み用の書き込みイネーブル信号ＷＥ１（ｐ）と複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）との論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）としてＯＲ回路１４２から出力される。セレクタ１４４は、複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）の値に応じて通常書き込み用の書き込みデータＤＡＴ１または複数書き込み用の書き込みデータＤＡＴ２の一方を書き込みデータＤＡＴ（ｐ）として出力するように構成されている。本実施形態においては、複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）の値が「１」であれば複数書き込み用の書き込みデータＤＡＴ２が選択されるものと仮定する。
【００３７】
なお、本実施形態においては、書き込み対象指定レジスタ１３０によって第１レジスタが実現され、書き込みデータ保持レジスタ１２０によって第２レジスタが実現されている。また、サブレジスタ１３２によってレジスタ指定用データ格納部が実現され、書き込み指示レジスタ１３４によって制御値保持部が実現され、書き込み制御ブロックＷｃｔｌ（０）〜Ｗｃｔｌ（ｎ）によってレジスタ書き込み部が実現されている。さらに、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）によって第１の書き込み可否信号が実現され、複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）によって第２の書き込み可否信号が実現され、通常書き込み用の書き込みデータＤＡＴ１によって第１のデータ値が実現され、複数書き込み用の書き込みデータＤＡＴ２によって第２のデータ値が実現されている。
【００３８】
＜１．３ 動作＞
次に、通常書き込みの際の動作と複数書き込みの際の動作の違いについて説明する。なお、ここでは、レジスタ番号が「ｉ」の設定用レジスタｒｅｇ（ｉ）については書き込み対象となっていてレジスタ番号が「ｊ」の設定用レジスタｒｅｇ（ｊ）については書き込み対象とはなっていないものと仮定する。
【００３９】
＜１．３．１ 通常書き込みの際の動作＞
通常書き込みの際には、書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）（図３参照）のうちの１つの値が「１」とされる。また、書き込みイネーブル信号ＷＥａの値が「０」にされることにより、書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値は全て「０」となる。その結果、書き込み対象の設定用レジスタｒｅｇ（ｉ）に対応する書き込み制御ブロックでは、図８に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｉ）の値が「１」となるとともに、セレクタ１４４からは書き込みデータＤＡＴ（ｉ）として通常書き込み用の書き込みデータＤＡＴ１が出力される。これにより、通常書き込み用の書き込みデータＤＡＴ１が設定用レジスタｒｅｇ（ｉ）に書き込まれる。書き込み対象とはなっていない設定用レジスタｒｅｇ（ｊ）に対応する書き込み制御ブロックでは、図９に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｊ）の値が「０」となる。従って、設定用レジスタｒｅｇ（ｊ）への書き込みは行われない。
【００４０】
＜１．３．２ 複数書き込みの際の動作＞
図１０は、本実施形態における複数書き込みの際の動作の流れを示すフローチャートである。複数書き込みが行われる際には、まず、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成するビットのうち複数書き込みの対象となる設定用レジスタに対応するビットの値が「１」にされる（ステップＳ１０）。すなわち、ステップＳ１０では、書き込み対象のレジスタの指定が行われる。次に、複数の設定用レジスタに設定されるべき値（データ）が書き込みデータ保持レジスタ１２０に書き込まれる（ステップＳ１２）。なお、ステップＳ１０とステップＳ１２とは順序が逆であっても良い。
【００４１】
次に、書き込みイネーブル信号ＷＥａの値が「１」にされることによって、書き込み指示レジスタ１３４に「１」が書き込まれる（ステップＳ１４）。これにより、複数書き込みの対象である設定用レジスタに対応する複数書き込み用の書き込みイネーブル信号の値が「１」とされる。なお、このとき、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）の値については全て「０」とされる。以上より、書き込み対象の設定用レジスタｒｅｇ（ｉ）に対応する書き込み制御ブロックでは、図１１に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｉ）の値が「１」となるとともに、セレクタ１４４からは書き込みデータＤＡＴ（ｉ）として複数書き込み用の書き込みデータＤＡＴ２が出力される。これにより、複数書き込み用の書き込みデータＤＡＴ２が書き込み対象である設定用レジスタｒｅｇ（ｉ）に書き込まれる（ステップＳ１６）。書き込み対象とはなっていない設定用レジスタｒｅｇ（ｊ）に対応する書き込み制御ブロックでは、図１２に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｊ）の値が「０」となる。従って、設定用レジスタｒｅｇ（ｊ）への書き込みは行われない。書き込み対象の設定用レジスタへの書き込みの終了後、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成する全てのビットの値および書き込み対象指定レジスタ１３０内の書き込み指示レジスタ１３４の値を「０」にするクリア処理が行われる（ステップＳ１８）。
【００４２】
なお、本実施形態においては、ステップＳ１０によってレジスタ指定ステップが実現され、ステップＳ１２によって設定値格納ステップが実現され、ステップＳ１６によって書き込みステップが実現されている。
【００４３】
ここで、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対して１６進表記で「Ａ４」で表される値を書き込むときの動作について説明する。なお、予め全ての設定用レジスタの値は「００」に設定されているものと仮定する。この例の場合、まず、図１３に示すように、書き込みデータ保持レジスタ１２０に「１０１００１００」が書き込まれる。なお、１６進表記の「Ａ４」は２進表記の「１０１００１００」に相当する。次に、図７に示したように、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成するビットのうちレジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対応するビットが「１」にされる。その後、書き込み指示レジスタ１３４に「１」が書き込まれることにより、書き込みイネーブル信号ＷＥ（０）〜ＷＥ（ｎ）のうちレジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに与えられる信号ＷＥ（０），ＷＥ（４），ＷＥ（５），およびＷＥ（８）の値が「１」となる（図１４参照）。これにより、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに、書き込みデータ保持レジスタ１２０に保持されている値が書き込まれる。このようにして、レジスタ群１５０を構成する複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）のうち４個の設定用レジスタｒｅｇ（０），ｒｅｇ（４），ｒｅｇ（５），およびｒｅｇ（８）の値が、図１５に示すように一度に「００」から「Ａ４」に書き換えられる。
【００４４】
なお、上記説明においては、複数書き込み用の書き込みイネーブル信号の値が「１」のとき、セレクタ１４４では複数書き込み用の書き込みデータが選択されることを前提としている。しかしながら、通常書き込み用の書き込みイネーブル信号の値および複数書き込み用の書き込みイネーブル信号の値の双方が「１」になっている場合に、通常書き込み用の書き込みデータと複数書き込み用の書き込みデータとがそれらのデータの特質に応じてセレクタ１４４で適宜選択されて設定用レジスタに書き込まれるようにしても良い。
【００４５】
＜１．４ 効果＞
本実施形態によれば、レジスタ設定部１００には、レジスタ群１５０に含まれる各設定用レジスタのビット数に等しいビット数のデータを格納することができる書き込みデータ保持レジスタ１２０と、レジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２を含む書き込み対象指定レジスタ１３０とが設けられている。このような構成において、書き込み対象指定レジスタ１３０に与えられる書き込みイネーブル信号ＷＥａの値が「１」にされると、サブレジスタ１３２内で値が「１」にされているビットに対応する設定用レジスタに対して、書き込みデータ保持レジスタ１２０に保持されているデータの書き込みが行われる。このため、複数の設定用レジスタの値を同じ値に設定したいときに、設定対象の設定用レジスタに対応するサブレジスタ１３２内のビットの値を「１」にするとともに設定すべき値を書き込みデータ保持レジスタ１２０に書き込んでおくことによって、複数の設定用レジスタの値が速やかに同じ値に設定される。以上より、特定の値ではなく任意の値のデータを複数の設定用レジスタに対して一度に書き込むことが可能になるとともに、従来と比較して設定用レジスタの設定に要する時間を短縮することが可能となる。
【００４６】
また、本実施形態によれば、アドレスが連続していない複数の設定用レジスタに対して一度にデータを書き込みことが可能となるので、Ｉ２Ｃバス方式などのシリアルインタフェースが採用されている場合には、設定用レジスタの設定に要する時間を短縮するという効果が、より大きく得られる。
【００４７】
＜２．第２の実施形態＞
＜２．１ 構成など＞
次に、本発明の第２の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。
【００４８】
図１６は、本実施形態において、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部１００の構成を示すブロック図である。設定用レジスタへの書き込みに関し、本実施形態においては、上位ビットへの書き込みと下位ビットへの書き込みとを別々に制御することができるように構成されている。ここでは、各設定用レジスタは８ビットで構成されているものと仮定し、上位４ビットを符号ｒｅｇ（ｐ）−Ｕで示し、下位４ビットを符号ｒｅｇ（ｐ）−Ｌで示す（図１７参照）。
【００４９】
本実施形態においては、書き込み対象指定レジスタ１３０内のサブレジスタに書き込まれている内容に応じて、上位ビット用の書き込みイネーブル信号ＷＥ２（ｐ）−Ｕと下位ビット用の書き込みイネーブル信号ＷＥ２（ｐ）−Ｌとが書き込み制御ブロックＷｃｔｌ（ｐ）に与えられる。図１６に示すように、書き込み制御ブロックＷｃｔｌ（ｐ）には、２個のＯＲ回路１４２Ｕ，１４２Ｌおよび２個のセレクタ１４４Ｕ，１４４Ｌが含まれている。ＯＲ回路１４２Ｕおよびセレクタ１４４Ｕは、設定用レジスタの上位ビットへの書き込みのための構成要素である。ＯＲ回路１４２Ｌおよびセレクタ１４４Ｌは、設定用レジスタの下位ビットへの書き込みのための構成要素である。なお、本実施形態においては、ＯＲ回路１４２Ｕおよびセレクタ１４４Ｕによって上位ビット用レジスタ書き込み部が実現され、ＯＲ回路１４２Ｌおよびセレクタ１４４Ｌによって下位ビット用レジスタ書き込み部が実現されている。
【００５０】
ＯＲ回路１４２Ｕの一方の入力端子には書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２Ｕの他方の入力端子には書き込みイネーブル信号ＷＥ２（ｐ）−Ｕが与えられる。そして、書き込みイネーブル信号ＷＥ１（ｐ）と書き込みイネーブル信号ＷＥ２（ｐ）−Ｕとの論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）−ＵとしてＯＲ回路１４２Ｕから出力される。セレクタ１４４Ｕは、書き込みイネーブル信号ＷＥ２（ｐ）−Ｕの値に応じて書き込みデータＤＡＴ１または書き込みデータＤＡＴ２の一方の上位４ビットを書き込みデータＤＡＴ（ｐ）−Ｕとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号ＷＥ２（ｐ）−Ｕの値が「１」であれば書き込みデータＤＡＴ２が選択されるものと仮定する。
【００５１】
ＯＲ回路１４２Ｌの一方の入力端子には書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２Ｌの他方の入力端子には書き込みイネーブル信号ＷＥ２（ｐ）−Ｌが与えられる。そして、書き込みイネーブル信号ＷＥ１（ｐ）と書き込みイネーブル信号ＷＥ２（ｐ）−Ｌとの論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）−ＬとしてＯＲ回路１４２Ｌから出力される。セレクタ１４４Ｌは、書き込みイネーブル信号ＷＥ２（ｐ）−Ｌの値に応じて書き込みデータＤＡＴ１または書き込みデータＤＡＴ２の一方の下位４ビットを書き込みデータＤＡＴ（ｐ）−Ｌとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号ＷＥ２（ｐ）−Ｌの値が「１」であれば書き込みデータＤＡＴ２が選択されるものと仮定する。
【００５２】
設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕには、書き込みイネーブル信号ＷＥ（ｐ）−Ｕと書き込みデータＤＡＴ（ｐ）−Ｕとが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（ｐ）−Ｕの値が「１」であれば、設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕへの書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（ｐ）−Ｕの値が「０」であれば、設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕへの書き込みは行われない。
【００５３】
設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌには、書き込みイネーブル信号ＷＥ（ｐ）−Ｌと書き込みデータＤＡＴ（ｐ）−Ｌとが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（ｐ）−Ｌの値が「１」であれば、設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌへの書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（ｐ）−Ｌの値が「０」であれば、設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌへの書き込みは行われない。
【００５４】
図１８は、本実施形態における書き込み対象指定レジスタ１３０の構成を模式的に示した図である。書き込み対象指定レジスタ１３０は、レジスタ群に含まれる設定用レジスタの数に等しいビット数の２個のサブレジスタ１３２Ｕ，１３２Ｌと複数書き込みの実行可否を示す書き込み指示レジスタ１３４とによって構成されている。サブレジスタ１３２Ｕは、レジスタ群に含まれる各設定用レジスタの上位ビットへの書き込みを指示するための構成要素であり、サブレジスタ１３２Ｌは、レジスタ群に含まれる各設定用レジスタの下位ビットへの書き込みを指示するための構成要素である。上記第１の実施形態と同様、書き込み指示レジスタ１３４は１ビットのデータを格納することができるように構成されており、当該書き込み指示レジスタ１３４には、複数書き込みが実行される時には「１」が書き込まれ、それ以外の時には「０」が書き込まれる。
【００５５】
＜２．２ 動作＞
次に、本実施形態における複数書き込みの際の動作について説明する。なお、通常書き込みの際の動作については、上記第１の実施形態とは上位ビットへの書き込みと下位ビットへの書き込みとに分かれている点が異なるだけであるので、説明を省略する。また、ここでは、レジスタ番号が「００」の設定用レジスタの上位ビットに１６進表記で「Ａ」で表される値を、レジスタ番号が「０５」の設定用レジスタの下位ビットに１６進表記で「４」で表される値を、レジスタ番号が「０８」の設定用レジスタに１６進表記で「Ａ４」で表される値をそれぞれ書き込むときの動作を例に挙げて説明する。
【００５６】
まず、図１７に示すように、書き込みデータ保持レジスタ１２０に「１０１００１００」が書き込まれる。なお、１６進表記の「Ａ４」は２進表記の「１０１００１００」に相当する。次に、図１９に示すように、書き込み対象指定レジスタ１３０内において、サブレジスタ１３２Ｕを構成するビットのうちレジスタ番号が「００」および「０８」の設定用レジスタに対応するビットが「１」にされ、サブレジスタ１３２Ｌを構成するビットのうちレジスタ番号が「０５」および「０８」の設定用レジスタに対応するビットが「１」にされる。その後、書き込み指示レジスタ１３４に「１」が書き込まれることにより、上位ビットが複数書き込みの対象となっている設定用レジスタに対応する上位ビット用の書き込みイネーブル信号の値および下位ビットが複数書き込みの対象となっている設定用レジスタに対応する下位ビット用の書き込みイネーブル信号の値が「１」とされる。なお、このとき、書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）の値については全て「０」とされる。
【００５７】
以上より、上位ビットのみが複数書き込みの対象となっている設定用レジスタｒｅｇ（０）に対応する書き込み制御ブロックＷｃｔｌ（０）では、図２０に示すように、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（０）−Ｕの値が「１」となるとともに、セレクタ１４４Ｕからは書き込みデータＤＡＴ（０）として複数書き込み用の書き込みデータＤＡＴ２の上位４ビットが出力される。これにより、レジスタ番号が「００」の設定用レジスタの上位ビットｒｅｇ（０）−Ｕに、書き込みデータＤＡＴ２の上位４ビットが書き込まれる。また、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（０）−Ｌの値は「０」となる。従って、この設定用レジスタｒｅｇ（０）の下位ビットｒｅｇ（０）−Ｌへの書き込みは行われない。
【００５８】
また、下位ビットのみが複数書き込みの対象となっている設定用レジスタｒｅｇ（５）に対応する書き込み制御ブロックＷｃｔｌ（５）では、図２１に示すように、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（５）−Ｌの値が「１」となるとともに、セレクタ１４４Ｌからは書き込みデータＤＡＴ（５）として複数書き込み用の書き込みデータＤＡＴ２の下位４ビットが出力される。これにより、レジスタ番号が「０５」の設定用レジスタの下位ビットｒｅｇ（５）−Ｌに、書き込みデータＤＡＴ２の下位４ビットが書き込まれる。また、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（５）−Ｕの値は「０」となる。従って、この設定用レジスタｒｅｇ（５）の上位ビットｒｅｇ（５）−Ｕへの書き込みは行われない。
【００５９】
さらに、上位ビットおよび下位ビットの双方が複数書き込みの対象となっている設定用レジスタｒｅｇ（８）に対応する書き込み制御ブロックＷｃｔｌ（８）では、図２２に示すように、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（８）−Ｕの値が「１」となるとともに、セレクタ１４４Ｕからは書き込みデータＤＡＴ（８）として複数書き込み用の書き込みデータＤＡＴ２の上位４ビットが出力される。これにより、レジスタ番号が「０８」の設定用レジスタの上位ビットｒｅｇ（８）−Ｕに、書き込みデータＤＡＴ２の上位４ビットが書き込まれる。また、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（８）−Ｌの値が「１」となるとともに、セレクタ１４４Ｌからは書き込みデータＤＡＴ（８）として複数書き込み用の書き込みデータＤＡＴ２の下位４ビットが出力される。これにより、レジスタ番号が「０８」の設定用レジスタの下位ビットｒｅｇ（８）−Ｌに、書き込みデータＤＡＴ２の下位４ビットが書き込まれる。
【００６０】
以上のようにして、レジスタ群１５０を構成する複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）のうち３個の設定用レジスタｒｅｇ（０），ｒｅｇ（５），およびｒｅｇ（８）の値が、「００」からそれぞれ「Ａ０」，「０４」，および「Ａ４」へと一度に書き換えられる（図２３参照）。
【００６１】
なお、ここでは設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが等しい場合を例に挙げて説明したが、本発明はこれに限定されず、設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが異なっていても良い。
【００６２】
＜２．３ 効果＞
本実施形態によれば、複数書き込みの際、設定用レジスタの上位ビットへの書き込みと設定用レジスタの下位ビットへの書き込みとは別々に行われる。すなわち、設定用レジスタが８ビットで構成されていると仮定すると、上記第１の実施形態においては８ビット単位で設定用レジスタへの書き込みが行われるのに対し、本実施形態においては４ビット単位で設定用レジスタへの書き込みが行われる。ここで、８ビットのデータは２５６通りあるのに対し、４ビットのデータは１６通りしかない。このため、設定用レジスタへの書き込みの単位（本実施形態では４ビット、上記第１の実施形態では８ビット）のデータに着目すると、各設定用レジスタに書き込まれるべきデータの値が複数の設定用レジスタ間で同じになる確率が、上記第１の実施形態よりも本実施形態の方が高くなる。このように、本実施形態によれば、一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００６３】
＜３．第３の実施形態＞
＜３．１ 構成など＞
次に、本発明の第３の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。
【００６４】
図２４は、本実施形態におけるレジスタ設定部１００の概略構成を示すブロック図である。本実施形態においては、同じ構成の設定用レジスタを有する４個の機能ブロック（第１の機能ブロックＦ１〜第４の機能ブロックＦ４）が設けられている。第１の機能ブロックＦ１〜第４の機能ブロックＦ４に含まれる複数の設定用レジスタには、外部ＩＦ部１９０からみて互いに異なるアドレスが割り当てられている。なお、図２４で符号ＷＥ１で示している通常書き込み用の書き込みイネーブル信号および図２４で符号ＷＥ２で示している複数書き込み用の書き込みイネーブル信号は、それぞれ、第１の機能ブロックＦ１〜第４の機能ブロックＦ４内の設定用レジスタの総数に等しい数の信号で構成されている。
【００６５】
図２５は、本実施形態における書き込み対象指定レジスタ１３０の構成を模式的に示した図である。書き込み対象指定レジスタ１３０は、第１の機能ブロックＦ１のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ１）と、第２の機能ブロックＦ２のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ２）と、第３の機能ブロックＦ３のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ３）と、第４の機能ブロックＦ４のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ４）と、複数書き込みの実行可否を示す書き込み指示レジスタ１３４とによって構成されている。
【００６６】
以上のような構成において、複数の設定用レジスタに設定されるべき値（データ）を書き込みデータ保持レジスタ１２０に書き込み、書き込み対象指定レジスタ１３０内のサブレジスタ１３２（Ｆ１）〜１３２（Ｆ４）を構成するビットのうち複数書き込みの対象となっている設定用レジスタに対応するビットの値を「１」にしておくと、上記第１の実施形態と同様の動作が行われることによって、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値のデータが書き込まれる。
【００６７】
＜３．２ 効果＞
本実施形態によれば、同じ構成の設定用レジスタを有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、設定用レジスタの設定に要する時間が効果的に短縮される。例えば、従来技術によれば、電子機器等においてミュート解除（消音状態の解除）の設定を機能ブロック毎の逐次処理で行う必要があった。この点、本実施形態によれば、複数の機能ブロックに対して一度にミュート解除の設定を行うことが可能となる。このように、従来であればシステム全体で同期を取る処理が必要であった動作を、複雑なシーケンス（連続する一連の処理）なしに（複数の機能ブロックで）一度に行うことが可能となる。
【００６８】
また、上記第２の実施形態の構成と本実施形態の構成とを組み合わせることにより、複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００６９】
＜４．その他＞
上記各実施形態においては、液晶表示装置の表示制御回路１０に設けられているレジスタ設定部（レジスタ設定装置）１００を例に挙げて説明したが、本発明はこれに限定されない。それぞれアドレスが割り当てられた複数の設定用レジスタを備えた装置であれば、液晶表示装置以外の装置にも本発明を適用することができる。
【００７０】
また、上記各実施形態においては、ＩＦコントローラ１１０による書き込み対象指定レジスタ１３０への書き込みがシリアルな外部ＩＦ部１９０を介して行われる例を挙げて説明しているが、本発明はこれに限定されない。例えば、パラレルポートを備えるなど、書き込み対象指定レジスタ１３０に対してパラレルに書き込むことが可能な場合にも、本発明を適用することができる。
【符号の説明】
【００７１】
１０…表示制御回路
２０…表示部
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
１００…レジスタ設定部
１１０…ＩＦコントローラ
１２０…書き込みデータ保持レジスタ
１３０…書き込み対象指定レジスタ
１３２…サブレジスタ
１３４…書き込み指示レジスタ
１４０…書き込み制御部
１４２…ＯＲ回路
１４４…セレクタ
１５０…レジスタ群
【技術分野】
【０００１】
本発明は、レジスタ設定装置およびレジスタ設定方法に関し、詳しくは、各種機能の設定を行うために複数のレジスタを備えたシステムにおけるレジスタの設定に関する。
【背景技術】
【０００２】
従来より、液晶テレビジョン装置などの表示装置の動作を制御するためのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などには、各種設定情報を格納するための多数のレジスタが設けられている。特に近年、テレビジョン装置の多機能化が進んでおり、設定の必要なレジスタの数が増加している。ところが、現在のところ、レジスタの設定は一般的にはＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス方式など比較的低速なシリアルインタフェースを介して行われているため、従来と比較してレジスタの設定に要する時間が顕著に増大している。
【０００３】
レジスタの設定に関し、特開２００５−３２７０７８号公報には、複数のレジスタの設定を一括して行うことにより動作の高速化を図っているレジスタ設定装置の発明が開示されている。このレジスタ設定装置には、レジスタ群を一括設定するための複数レジスタ一括設定レジスタと、複数レジスタ一括設定レジスタの出力値に従って初期値をレジスタ群に設定するコントローラと、レジスタの初期値群を保持する初期値保持装置とが設けられている。このような構成において、複数レジスタ一括設定レジスタにソフトウェアアクセスすることによって初期値保持装置から初期値群が選択され、その選択された初期値群が複数のレジスタに一括して設定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２７０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特開２００５−３２７０７８号公報に開示された発明によれば、予め初期値保持装置に書き込まれているデータがレジスタに書き込まれる構成となっているので、システムの稼働中（エンドユーザによって装置が使用されている期間）においては特定の値しか複数のレジスタに一括して設定することができない。
【０００６】
そこで本発明は、任意の同じ値のデータを複数のレジスタに書き込むことができ、かつ、従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明は、複数のレジスタのうちの２以上の任意の数のレジスタを指定するための第１レジスタと、
前記第１レジスタで指定されたレジスタに設定されるべき値を保持するための第２レジスタと、
前記第２レジスタに保持されている値を前記第１レジスタで指定された２以上のレジスタに同時に書き込む書き込み制御部と
を備えることを特徴とする。
【０００８】
第２の発明は、第１の発明において、
前記第１レジスタは、
前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、
前記書き込み制御部の動作を制御するための値を保持する制御値保持部と
を含み、
前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは１対１で対応し、
前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記２以上のレジスタへの同時書き込みを行うことを特徴とする。
【０００９】
第３の発明は、第２の発明において、
前記書き込み制御部は、
前記複数のレジスタと１対１で対応するように設けられた複数のレジスタ書き込み部からなり、
前記複数のレジスタのうちの任意の１つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの２以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、
各レジスタ書き込み部は、
前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第１の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第２の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第１のデータ値と、前記第２レジスタに保持されている値である第２のデータ値とを受け取り、
前記第１の書き込み可否信号または前記第２の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする。
【００１０】
第４の発明は、第３の発明において、
各レジスタ書き込み部は、
前記第１の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第１のデータ値を書き込み、
前記第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第２のデータ値を書き込むことを特徴とする。
【００１１】
第５の発明は、第３の発明において、
各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、
前記上位ビット用レジスタ書き込み部には上位ビット用の第２の書き込み可否信号が与えられ、
前記下位ビット用レジスタ書き込み部には下位ビット用の第２の書き込み可否信号が与えられ、
前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第２のデータ値の上位ビットの値を書き込み、
前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第２のデータ値の下位ビットの値を書き込むことを特徴とする。
【００１２】
第６の発明は、第１の発明において、
前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、
前記書き込み制御部は、前記第１レジスタで指定された２以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第２レジスタに保持されている値を当該２以上のレジスタに同時に書き込むことを特徴とする。
【００１３】
第７の発明は、複数のレジスタのうちの２以上の任意の数のレジスタを指定するレジスタ指定ステップと、
前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、
前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された２以上のレジスタに同時に書き込む書き込みステップと
を備えることを特徴とする。
【発明の効果】
【００１４】
上記第１の発明によれば、レジスタ設定装置には、２以上のレジスタの指定が可能な第１レジスタとレジスタに設定されるべき値を保持するための第２レジスタとが設けられる。さらに、レジスタ設定装置には、第１レジスタで指定されたレジスタに第２レジスタに保持された値を書き込む書き込み制御部が設けられる。このため、複数のレジスタの値を同じ値に設定したいとき、対象のレジスタを第１レジスタで指定するとともに設定すべき値を第２レジスタに書き込んでおくことによって、複数のレジスタの値が速やかに同じ値に設定される。これにより、特定の値ではなく任意の値のデータを複数のレジスタに対して一度に書き込むことが可能になるとともに、従来と比較してレジスタの設定に要する時間を短縮することができる。
【００１５】
上記第２の発明によれば、複数のレジスタの値を同じ値に設定したいとき、レジスタ指定用データ格納部内のデータを構成する複数のビットのうち設定対象のレジスタに対応するビットの値を予め決められた値にした上で、制御値保持部に予め定められた値を書き込めば良い。このため、比較的容易に複数のレジスタの値を速やかに同じ値に設定することが可能となる。
【００１６】
上記第３の発明によれば、複数のレジスタに対するデータの同時書き込みと１つのレジスタに対するデータの書き込みとの双方が可能となる。
【００１７】
上記第４の発明によれば、上記第３の発明と同様、複数のレジスタに対するデータの同時書き込みと１つのレジスタに対するデータの書き込みとの双方が可能となる。
【００１８】
上記第５の発明によれば、複数のレジスタへの同時書き込みが行われる際、レジスタの上位ビットへの書き込みとレジスタの下位ビットへの書き込みとは別々に行われる。すなわち、仮に各レジスタが８ビットで構成されているとすると、レジスタへの書き込みは典型的には４ビット単位で行われる（なお、上位ビットの数と下位ビットの数とが異なっていても良い。）。ここで、８ビットのデータは２５６通りあるのに対し、４ビットのデータは１６通りしかない。このため、レジスタへの書き込みの単位のデータに着目すると、レジスタへの書き込みが上位ビットへの書き込みと下位ビットへの書き込みとに分かれていない構成と比較して、各レジスタに書き込まれるべきデータの値が複数のレジスタ間で同じになる確率が高くなる。このように一度の書き込みでより多くのレジスタへの書き込みが行われる可能性が高くなり、従来と比較してレジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００１９】
上記第６の発明によれば、設定用のレジスタをそれぞれ有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数のレジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、レジスタの設定に要する時間が効果的に短縮される。
【００２０】
上記第７の発明によれば、上記第１の発明と同様の効果をレジスタ設定方法の発明において奏することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態において、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部の構成を示すブロック図である。
【図２】上記第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態におけるレジスタ設定部の構成を示すブロック図である。
【図４】上記第１の実施形態における設定用レジスタについて説明するための図である。
【図５】上記第１の実施形態における設定用レジスタについて説明するための図である。
【図６】上記第１の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【図７】上記第１の実施形態において、書き込み対象指定レジスタにデータが書き込まれた一例を示す図である。
【図８】上記第１の実施形態において、通常書き込みの際の動作について説明するための図である。
【図９】上記第１の実施形態において、通常書き込みの際の動作について説明するための図である。
【図１０】上記第１の実施形態において、複数書き込みの際の動作の流れを示すフローチャートである。
【図１１】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１２】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１３】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１４】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１５】上記第１の実施形態において、複数書き込みの際の動作について説明するための図である。
【図１６】本発明の第２の実施形態において、レジスタ番号が「ｐ」の設定用レジスタに着目したときのレジスタ設定部の構成を示すブロック図である。
【図１７】上記第２の実施形態における設定用レジスタについて説明するための図である。
【図１８】上記第２の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【図１９】上記第２の実施形態において、書き込み対象指定レジスタにデータが書き込まれた一例を示す図である。
【図２０】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２１】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２２】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２３】上記第２の実施形態において、複数書き込みの際の動作について説明するための図である。
【図２４】本発明の第３の実施形態におけるレジスタ設定部の概略構成を示すブロック図である。
【図２５】上記第３の実施形態における書き込み対象指定レジスタの構成を模式的に示した図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００２３】
＜１．第１の実施形態＞
＜１．１ レジスタ設定部を備える液晶表示装置の構成＞
図２は、本発明の第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、レジスタ設定部１００を含む表示制御回路１０と、表示部２０と、ソースドライバ（映像信号線駆動回路）３０と、ゲートドライバ（走査信号線駆動回路）４０とによって構成されている。
【００２４】
表示部２０には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。ソースバスラインＳＬとゲートバスラインＧＬとの各交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部２０には、複数個の画素形成部が含まれている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）２００と、その薄膜トランジスタ２００のドレイン端子に接続された画素電極２１０と、上記複数個の画素形成部に共通的な電位を与えるための対向電極である共通電極２２０と、上記複数個の画素形成部に共通的に設けられ画素電極２１０と共通電極２２０との間に挟持された液晶層とからなる。そして、画素電極２１０と共通電極２２０とにより形成される液晶容量により、画素容量Ｃｐが構成される。一般的には、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、図２の表示部２０内には、１つの画素形成部に対応する構成要素のみを示している。
【００２５】
次に、図２に示す構成要素の動作について説明する。表示制御回路１０内のレジスタ設定部１００は液晶表示装置の各種機能の設定を行うための複数のレジスタを有しており、各種設定情報がそれらレジスタに格納される。なお、以下においては、設定情報を格納するこのようなレジスタのことを、他のレジスタと区別するために「設定用レジスタ」という。表示制御回路１０は、画像信号ＤＡＴと水平同期信号や垂直同期信号などのタイミング信号ＴＳとを外部から受け取り、設定用レジスタに保持された各種設定情報を参照しつつ、デジタル映像信号ＤＶと、ソースドライバ３０の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳと、ゲートドライバ４０の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとを出力する。
【００２６】
ソースドライバ３０は、表示制御回路１０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３０では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。ゲートドライバ４０は、表示制御回路１０から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。
【００２７】
以上のようにして、設定用レジスタに保持された各種設定情報に応じて、各ソースバスラインＳＬに駆動用映像信号が印加され、各ゲートバスラインＧＬに走査信号が印加される。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２０に表示される。
【００２８】
ところで、この液晶表示装置のレジスタ設定部１００は、１つの設定用レジスタへのデータの書き込み（以下、「通常書き込み」という。）と複数の設定用レジスタへの同じデータの書き込み（以下、「複数書き込み」という。）とが可能なように構成されている。これについての詳しい説明は後述する。なお、以下においては、レジスタ番号が「Ｘ」（Ｘは任意の値）である設定用レジスタを符号ｒｅｇ（Ｘ）で表している。
【００２９】
＜１．２ レジスタ設定部の構成＞
図３は、本実施形態におけるレジスタ設定部１００の構成を示すブロック図である。このレジスタ設定部１００は、ＩＦコントローラ１１０と書き込みデータ保持レジスタ１２０と書き込み対象指定レジスタ１３０と書き込み制御部１４０とレジスタ群１５０とによって構成されている。レジスタ群１５０は、回路機能を設定するための複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）によって構成されている。これら複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）に書き込まれている内容に基づいて、回路動作の制御が行われる。
【００３０】
図４に示すように、各設定用レジスタｒｅｇ（Ｘ）には、書き込みの可否を示す書き込みイネーブル信号ＷＥ（Ｘ）と書き込みデータＤＡＴ（Ｘ）とが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（Ｘ）の値が「１」であれば、設定用レジスタｒｅｇ（Ｘ）への書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（Ｘ）の値が「０」であれば、設定用レジスタｒｅｇ（Ｘ）への書き込みは行われず、当該設定用レジスタｒｅｇ（Ｘ）の値はそのまま維持される。なお、以下の説明では、各設定用レジスタｒｅｇ（Ｘ）は図５に示すように８ビットで構成されているものと仮定する。
【００３１】
ＩＦコントローラ１１０は、外部ＩＦ（インタフェース）部１９０との間のデータ入出力の制御を行う。また、ＩＦコントローラ１１０は、書き込みデータ保持レジスタ１２０に対して、複数書き込み用の書き込みデータＤＡＴ２を出力し、書き込み対象指定レジスタ１３０に対して、複数書き込みの際のデータの書き込み先の設定用レジスタを特定するためのアドレスデータＡＤＤと複数書き込みの可否を示す書き込みイネーブル信号ＷＥａとを出力し、書き込み制御部１４０に対して、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）と通常書き込み用の書き込みデータＤＡＴ１とを出力する。なお、ＩＦコントローラ１１０としては、典型的にはＩ２Ｃバス方式など比較的低速なシリアルインタフェースが採用されるが、本発明はこれに限定されず、ＬＳＩ外部から内部レジスタにアクセス可能なものであれば良い。
【００３２】
書き込みデータ保持レジスタ１２０には、ＩＦコントローラ１１０から出力された書き込みデータＤＡＴ２が保持される。書き込み対象指定レジスタ１３０は、複数の設定用レジスタの中から複数書き込みの際のデータの書き込み先の設定用レジスタを特定するための構成要素として機能する。図６は、書き込み対象指定レジスタ１３０の構成を模式的に示した図である。図６に示すように、書き込み対象指定レジスタ１３０は、レジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２と複数書き込みの実行可否を示す値を格納する書き込み指示レジスタ１３４とによって構成されている。なお、図６においては、レジスタ番号が「００」から「０７」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ１で示し、レジスタ番号が「０８」から「０Ｆ」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ２で示し、レジスタ番号が「１０」から「１７」までの設定用レジスタに対応する８ビットの領域を符号ｓｕｂ３で示している。本実施形態においては、サブレジスタ１３２を構成する複数のビットのうち複数書き込みの際にデータの書き込みが行われるべき設定用レジスタに対応するビットが「１」にされるものとする。書き込み指示レジスタ１３４は、１ビットのデータを格納することができるように構成されている。書き込み指示レジスタ１３４には、複数書き込みが実行される時には「１」が書き込まれ、それ以外の時には「０」が書き込まれる。
【００３３】
例えば、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対して複数書き込みが行われる際には、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対応するビットが「１」にされ、その後、書き込み指示レジスタ１３４に「１」が書き込まれる（図７参照）。
【００３４】
書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成する各ビットの値は、書き込み制御部１４０に与えられる複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値に反映される。但し、書き込み指示レジスタ１３４の値が「０」になっている時には、書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値は全て「０」となる。
【００３５】
書き込み制御部１４０は、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）と複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）とに基づいて、レジスタ群１５０に含まれる各設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）への書き込みを制御する。通常書き込み時には、通常書き込み用の書き込みデータＤＡＴ１を用いて設定用レジスタへの書き込みが行われ、複数書き込み時には、複数書き込み用の書き込みデータＤＡＴ２を用いて設定用レジスタへの書き込みが行われる。図３に示すように、書き込み制御部１４０には、レジスタ群１５０に含まれる設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）と１対１で対応するように、書き込み制御ブロックＷｃｔｌ（０）〜Ｗｃｔｌ（ｎ）が設けられている。各書き込み制御ブロックは、対応する設定用レジスタに対して、書き込みイネーブル信号と書き込みデータとを出力する。
【００３６】
図１は、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部１００の構成を示すブロック図である。図１に示すように、書き込み制御ブロックＷｃｔｌ（ｐ）には、ＯＲ回路１４２とセレクタ１４４とが含まれている。ＯＲ回路１４２の一方の入力端子には通常書き込み用の書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２の他方の入力端子には複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）が与えられる。そして、通常書き込み用の書き込みイネーブル信号ＷＥ１（ｐ）と複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）との論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）としてＯＲ回路１４２から出力される。セレクタ１４４は、複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）の値に応じて通常書き込み用の書き込みデータＤＡＴ１または複数書き込み用の書き込みデータＤＡＴ２の一方を書き込みデータＤＡＴ（ｐ）として出力するように構成されている。本実施形態においては、複数書き込み用の書き込みイネーブル信号ＷＥ２（ｐ）の値が「１」であれば複数書き込み用の書き込みデータＤＡＴ２が選択されるものと仮定する。
【００３７】
なお、本実施形態においては、書き込み対象指定レジスタ１３０によって第１レジスタが実現され、書き込みデータ保持レジスタ１２０によって第２レジスタが実現されている。また、サブレジスタ１３２によってレジスタ指定用データ格納部が実現され、書き込み指示レジスタ１３４によって制御値保持部が実現され、書き込み制御ブロックＷｃｔｌ（０）〜Ｗｃｔｌ（ｎ）によってレジスタ書き込み部が実現されている。さらに、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）によって第１の書き込み可否信号が実現され、複数書き込み用の書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）によって第２の書き込み可否信号が実現され、通常書き込み用の書き込みデータＤＡＴ１によって第１のデータ値が実現され、複数書き込み用の書き込みデータＤＡＴ２によって第２のデータ値が実現されている。
【００３８】
＜１．３ 動作＞
次に、通常書き込みの際の動作と複数書き込みの際の動作の違いについて説明する。なお、ここでは、レジスタ番号が「ｉ」の設定用レジスタｒｅｇ（ｉ）については書き込み対象となっていてレジスタ番号が「ｊ」の設定用レジスタｒｅｇ（ｊ）については書き込み対象とはなっていないものと仮定する。
【００３９】
＜１．３．１ 通常書き込みの際の動作＞
通常書き込みの際には、書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）（図３参照）のうちの１つの値が「１」とされる。また、書き込みイネーブル信号ＷＥａの値が「０」にされることにより、書き込みイネーブル信号ＷＥ２（０）〜ＷＥ２（ｎ）の値は全て「０」となる。その結果、書き込み対象の設定用レジスタｒｅｇ（ｉ）に対応する書き込み制御ブロックでは、図８に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｉ）の値が「１」となるとともに、セレクタ１４４からは書き込みデータＤＡＴ（ｉ）として通常書き込み用の書き込みデータＤＡＴ１が出力される。これにより、通常書き込み用の書き込みデータＤＡＴ１が設定用レジスタｒｅｇ（ｉ）に書き込まれる。書き込み対象とはなっていない設定用レジスタｒｅｇ（ｊ）に対応する書き込み制御ブロックでは、図９に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｊ）の値が「０」となる。従って、設定用レジスタｒｅｇ（ｊ）への書き込みは行われない。
【００４０】
＜１．３．２ 複数書き込みの際の動作＞
図１０は、本実施形態における複数書き込みの際の動作の流れを示すフローチャートである。複数書き込みが行われる際には、まず、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成するビットのうち複数書き込みの対象となる設定用レジスタに対応するビットの値が「１」にされる（ステップＳ１０）。すなわち、ステップＳ１０では、書き込み対象のレジスタの指定が行われる。次に、複数の設定用レジスタに設定されるべき値（データ）が書き込みデータ保持レジスタ１２０に書き込まれる（ステップＳ１２）。なお、ステップＳ１０とステップＳ１２とは順序が逆であっても良い。
【００４１】
次に、書き込みイネーブル信号ＷＥａの値が「１」にされることによって、書き込み指示レジスタ１３４に「１」が書き込まれる（ステップＳ１４）。これにより、複数書き込みの対象である設定用レジスタに対応する複数書き込み用の書き込みイネーブル信号の値が「１」とされる。なお、このとき、通常書き込み用の書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）の値については全て「０」とされる。以上より、書き込み対象の設定用レジスタｒｅｇ（ｉ）に対応する書き込み制御ブロックでは、図１１に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｉ）の値が「１」となるとともに、セレクタ１４４からは書き込みデータＤＡＴ（ｉ）として複数書き込み用の書き込みデータＤＡＴ２が出力される。これにより、複数書き込み用の書き込みデータＤＡＴ２が書き込み対象である設定用レジスタｒｅｇ（ｉ）に書き込まれる（ステップＳ１６）。書き込み対象とはなっていない設定用レジスタｒｅｇ（ｊ）に対応する書き込み制御ブロックでは、図１２に示すように、ＯＲ回路１４２から出力される書き込みイネーブル信号ＷＥ（ｊ）の値が「０」となる。従って、設定用レジスタｒｅｇ（ｊ）への書き込みは行われない。書き込み対象の設定用レジスタへの書き込みの終了後、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成する全てのビットの値および書き込み対象指定レジスタ１３０内の書き込み指示レジスタ１３４の値を「０」にするクリア処理が行われる（ステップＳ１８）。
【００４２】
なお、本実施形態においては、ステップＳ１０によってレジスタ指定ステップが実現され、ステップＳ１２によって設定値格納ステップが実現され、ステップＳ１６によって書き込みステップが実現されている。
【００４３】
ここで、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対して１６進表記で「Ａ４」で表される値を書き込むときの動作について説明する。なお、予め全ての設定用レジスタの値は「００」に設定されているものと仮定する。この例の場合、まず、図１３に示すように、書き込みデータ保持レジスタ１２０に「１０１００１００」が書き込まれる。なお、１６進表記の「Ａ４」は２進表記の「１０１００１００」に相当する。次に、図７に示したように、書き込み対象指定レジスタ１３０内のサブレジスタ１３２を構成するビットのうちレジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに対応するビットが「１」にされる。その後、書き込み指示レジスタ１３４に「１」が書き込まれることにより、書き込みイネーブル信号ＷＥ（０）〜ＷＥ（ｎ）のうちレジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに与えられる信号ＷＥ（０），ＷＥ（４），ＷＥ（５），およびＷＥ（８）の値が「１」となる（図１４参照）。これにより、レジスタ番号が「００」，「０４」，「０５」，および「０８」の設定用レジスタに、書き込みデータ保持レジスタ１２０に保持されている値が書き込まれる。このようにして、レジスタ群１５０を構成する複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）のうち４個の設定用レジスタｒｅｇ（０），ｒｅｇ（４），ｒｅｇ（５），およびｒｅｇ（８）の値が、図１５に示すように一度に「００」から「Ａ４」に書き換えられる。
【００４４】
なお、上記説明においては、複数書き込み用の書き込みイネーブル信号の値が「１」のとき、セレクタ１４４では複数書き込み用の書き込みデータが選択されることを前提としている。しかしながら、通常書き込み用の書き込みイネーブル信号の値および複数書き込み用の書き込みイネーブル信号の値の双方が「１」になっている場合に、通常書き込み用の書き込みデータと複数書き込み用の書き込みデータとがそれらのデータの特質に応じてセレクタ１４４で適宜選択されて設定用レジスタに書き込まれるようにしても良い。
【００４５】
＜１．４ 効果＞
本実施形態によれば、レジスタ設定部１００には、レジスタ群１５０に含まれる各設定用レジスタのビット数に等しいビット数のデータを格納することができる書き込みデータ保持レジスタ１２０と、レジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２を含む書き込み対象指定レジスタ１３０とが設けられている。このような構成において、書き込み対象指定レジスタ１３０に与えられる書き込みイネーブル信号ＷＥａの値が「１」にされると、サブレジスタ１３２内で値が「１」にされているビットに対応する設定用レジスタに対して、書き込みデータ保持レジスタ１２０に保持されているデータの書き込みが行われる。このため、複数の設定用レジスタの値を同じ値に設定したいときに、設定対象の設定用レジスタに対応するサブレジスタ１３２内のビットの値を「１」にするとともに設定すべき値を書き込みデータ保持レジスタ１２０に書き込んでおくことによって、複数の設定用レジスタの値が速やかに同じ値に設定される。以上より、特定の値ではなく任意の値のデータを複数の設定用レジスタに対して一度に書き込むことが可能になるとともに、従来と比較して設定用レジスタの設定に要する時間を短縮することが可能となる。
【００４６】
また、本実施形態によれば、アドレスが連続していない複数の設定用レジスタに対して一度にデータを書き込みことが可能となるので、Ｉ２Ｃバス方式などのシリアルインタフェースが採用されている場合には、設定用レジスタの設定に要する時間を短縮するという効果が、より大きく得られる。
【００４７】
＜２．第２の実施形態＞
＜２．１ 構成など＞
次に、本発明の第２の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。
【００４８】
図１６は、本実施形態において、レジスタ番号が「ｐ」の設定用レジスタｒｅｇ（ｐ）に着目したときのレジスタ設定部１００の構成を示すブロック図である。設定用レジスタへの書き込みに関し、本実施形態においては、上位ビットへの書き込みと下位ビットへの書き込みとを別々に制御することができるように構成されている。ここでは、各設定用レジスタは８ビットで構成されているものと仮定し、上位４ビットを符号ｒｅｇ（ｐ）−Ｕで示し、下位４ビットを符号ｒｅｇ（ｐ）−Ｌで示す（図１７参照）。
【００４９】
本実施形態においては、書き込み対象指定レジスタ１３０内のサブレジスタに書き込まれている内容に応じて、上位ビット用の書き込みイネーブル信号ＷＥ２（ｐ）−Ｕと下位ビット用の書き込みイネーブル信号ＷＥ２（ｐ）−Ｌとが書き込み制御ブロックＷｃｔｌ（ｐ）に与えられる。図１６に示すように、書き込み制御ブロックＷｃｔｌ（ｐ）には、２個のＯＲ回路１４２Ｕ，１４２Ｌおよび２個のセレクタ１４４Ｕ，１４４Ｌが含まれている。ＯＲ回路１４２Ｕおよびセレクタ１４４Ｕは、設定用レジスタの上位ビットへの書き込みのための構成要素である。ＯＲ回路１４２Ｌおよびセレクタ１４４Ｌは、設定用レジスタの下位ビットへの書き込みのための構成要素である。なお、本実施形態においては、ＯＲ回路１４２Ｕおよびセレクタ１４４Ｕによって上位ビット用レジスタ書き込み部が実現され、ＯＲ回路１４２Ｌおよびセレクタ１４４Ｌによって下位ビット用レジスタ書き込み部が実現されている。
【００５０】
ＯＲ回路１４２Ｕの一方の入力端子には書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２Ｕの他方の入力端子には書き込みイネーブル信号ＷＥ２（ｐ）−Ｕが与えられる。そして、書き込みイネーブル信号ＷＥ１（ｐ）と書き込みイネーブル信号ＷＥ２（ｐ）−Ｕとの論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）−ＵとしてＯＲ回路１４２Ｕから出力される。セレクタ１４４Ｕは、書き込みイネーブル信号ＷＥ２（ｐ）−Ｕの値に応じて書き込みデータＤＡＴ１または書き込みデータＤＡＴ２の一方の上位４ビットを書き込みデータＤＡＴ（ｐ）−Ｕとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号ＷＥ２（ｐ）−Ｕの値が「１」であれば書き込みデータＤＡＴ２が選択されるものと仮定する。
【００５１】
ＯＲ回路１４２Ｌの一方の入力端子には書き込みイネーブル信号ＷＥ１（ｐ）が与えられ、ＯＲ回路１４２Ｌの他方の入力端子には書き込みイネーブル信号ＷＥ２（ｐ）−Ｌが与えられる。そして、書き込みイネーブル信号ＷＥ１（ｐ）と書き込みイネーブル信号ＷＥ２（ｐ）−Ｌとの論理和を示す信号が書き込みイネーブル信号ＷＥ（ｐ）−ＬとしてＯＲ回路１４２Ｌから出力される。セレクタ１４４Ｌは、書き込みイネーブル信号ＷＥ２（ｐ）−Ｌの値に応じて書き込みデータＤＡＴ１または書き込みデータＤＡＴ２の一方の下位４ビットを書き込みデータＤＡＴ（ｐ）−Ｌとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号ＷＥ２（ｐ）−Ｌの値が「１」であれば書き込みデータＤＡＴ２が選択されるものと仮定する。
【００５２】
設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕには、書き込みイネーブル信号ＷＥ（ｐ）−Ｕと書き込みデータＤＡＴ（ｐ）−Ｕとが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（ｐ）−Ｕの値が「１」であれば、設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕへの書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（ｐ）−Ｕの値が「０」であれば、設定用レジスタの上位ビットｒｅｇ（ｐ）−Ｕへの書き込みは行われない。
【００５３】
設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌには、書き込みイネーブル信号ＷＥ（ｐ）−Ｌと書き込みデータＤＡＴ（ｐ）−Ｌとが与えられる。本実施形態においては、書き込みイネーブル信号ＷＥ（ｐ）−Ｌの値が「１」であれば、設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌへの書き込みが行われる。一方、書き込みイネーブル信号ＷＥ（ｐ）−Ｌの値が「０」であれば、設定用レジスタの下位ビットｒｅｇ（ｐ）−Ｌへの書き込みは行われない。
【００５４】
図１８は、本実施形態における書き込み対象指定レジスタ１３０の構成を模式的に示した図である。書き込み対象指定レジスタ１３０は、レジスタ群に含まれる設定用レジスタの数に等しいビット数の２個のサブレジスタ１３２Ｕ，１３２Ｌと複数書き込みの実行可否を示す書き込み指示レジスタ１３４とによって構成されている。サブレジスタ１３２Ｕは、レジスタ群に含まれる各設定用レジスタの上位ビットへの書き込みを指示するための構成要素であり、サブレジスタ１３２Ｌは、レジスタ群に含まれる各設定用レジスタの下位ビットへの書き込みを指示するための構成要素である。上記第１の実施形態と同様、書き込み指示レジスタ１３４は１ビットのデータを格納することができるように構成されており、当該書き込み指示レジスタ１３４には、複数書き込みが実行される時には「１」が書き込まれ、それ以外の時には「０」が書き込まれる。
【００５５】
＜２．２ 動作＞
次に、本実施形態における複数書き込みの際の動作について説明する。なお、通常書き込みの際の動作については、上記第１の実施形態とは上位ビットへの書き込みと下位ビットへの書き込みとに分かれている点が異なるだけであるので、説明を省略する。また、ここでは、レジスタ番号が「００」の設定用レジスタの上位ビットに１６進表記で「Ａ」で表される値を、レジスタ番号が「０５」の設定用レジスタの下位ビットに１６進表記で「４」で表される値を、レジスタ番号が「０８」の設定用レジスタに１６進表記で「Ａ４」で表される値をそれぞれ書き込むときの動作を例に挙げて説明する。
【００５６】
まず、図１７に示すように、書き込みデータ保持レジスタ１２０に「１０１００１００」が書き込まれる。なお、１６進表記の「Ａ４」は２進表記の「１０１００１００」に相当する。次に、図１９に示すように、書き込み対象指定レジスタ１３０内において、サブレジスタ１３２Ｕを構成するビットのうちレジスタ番号が「００」および「０８」の設定用レジスタに対応するビットが「１」にされ、サブレジスタ１３２Ｌを構成するビットのうちレジスタ番号が「０５」および「０８」の設定用レジスタに対応するビットが「１」にされる。その後、書き込み指示レジスタ１３４に「１」が書き込まれることにより、上位ビットが複数書き込みの対象となっている設定用レジスタに対応する上位ビット用の書き込みイネーブル信号の値および下位ビットが複数書き込みの対象となっている設定用レジスタに対応する下位ビット用の書き込みイネーブル信号の値が「１」とされる。なお、このとき、書き込みイネーブル信号ＷＥ１（０）〜ＷＥ１（ｎ）の値については全て「０」とされる。
【００５７】
以上より、上位ビットのみが複数書き込みの対象となっている設定用レジスタｒｅｇ（０）に対応する書き込み制御ブロックＷｃｔｌ（０）では、図２０に示すように、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（０）−Ｕの値が「１」となるとともに、セレクタ１４４Ｕからは書き込みデータＤＡＴ（０）として複数書き込み用の書き込みデータＤＡＴ２の上位４ビットが出力される。これにより、レジスタ番号が「００」の設定用レジスタの上位ビットｒｅｇ（０）−Ｕに、書き込みデータＤＡＴ２の上位４ビットが書き込まれる。また、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（０）−Ｌの値は「０」となる。従って、この設定用レジスタｒｅｇ（０）の下位ビットｒｅｇ（０）−Ｌへの書き込みは行われない。
【００５８】
また、下位ビットのみが複数書き込みの対象となっている設定用レジスタｒｅｇ（５）に対応する書き込み制御ブロックＷｃｔｌ（５）では、図２１に示すように、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（５）−Ｌの値が「１」となるとともに、セレクタ１４４Ｌからは書き込みデータＤＡＴ（５）として複数書き込み用の書き込みデータＤＡＴ２の下位４ビットが出力される。これにより、レジスタ番号が「０５」の設定用レジスタの下位ビットｒｅｇ（５）−Ｌに、書き込みデータＤＡＴ２の下位４ビットが書き込まれる。また、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（５）−Ｕの値は「０」となる。従って、この設定用レジスタｒｅｇ（５）の上位ビットｒｅｇ（５）−Ｕへの書き込みは行われない。
【００５９】
さらに、上位ビットおよび下位ビットの双方が複数書き込みの対象となっている設定用レジスタｒｅｇ（８）に対応する書き込み制御ブロックＷｃｔｌ（８）では、図２２に示すように、ＯＲ回路１４２Ｕから出力される書き込みイネーブル信号ＷＥ（８）−Ｕの値が「１」となるとともに、セレクタ１４４Ｕからは書き込みデータＤＡＴ（８）として複数書き込み用の書き込みデータＤＡＴ２の上位４ビットが出力される。これにより、レジスタ番号が「０８」の設定用レジスタの上位ビットｒｅｇ（８）−Ｕに、書き込みデータＤＡＴ２の上位４ビットが書き込まれる。また、ＯＲ回路１４２Ｌから出力される書き込みイネーブル信号ＷＥ（８）−Ｌの値が「１」となるとともに、セレクタ１４４Ｌからは書き込みデータＤＡＴ（８）として複数書き込み用の書き込みデータＤＡＴ２の下位４ビットが出力される。これにより、レジスタ番号が「０８」の設定用レジスタの下位ビットｒｅｇ（８）−Ｌに、書き込みデータＤＡＴ２の下位４ビットが書き込まれる。
【００６０】
以上のようにして、レジスタ群１５０を構成する複数個の設定用レジスタｒｅｇ（０）〜ｒｅｇ（ｎ）のうち３個の設定用レジスタｒｅｇ（０），ｒｅｇ（５），およびｒｅｇ（８）の値が、「００」からそれぞれ「Ａ０」，「０４」，および「Ａ４」へと一度に書き換えられる（図２３参照）。
【００６１】
なお、ここでは設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが等しい場合を例に挙げて説明したが、本発明はこれに限定されず、設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが異なっていても良い。
【００６２】
＜２．３ 効果＞
本実施形態によれば、複数書き込みの際、設定用レジスタの上位ビットへの書き込みと設定用レジスタの下位ビットへの書き込みとは別々に行われる。すなわち、設定用レジスタが８ビットで構成されていると仮定すると、上記第１の実施形態においては８ビット単位で設定用レジスタへの書き込みが行われるのに対し、本実施形態においては４ビット単位で設定用レジスタへの書き込みが行われる。ここで、８ビットのデータは２５６通りあるのに対し、４ビットのデータは１６通りしかない。このため、設定用レジスタへの書き込みの単位（本実施形態では４ビット、上記第１の実施形態では８ビット）のデータに着目すると、各設定用レジスタに書き込まれるべきデータの値が複数の設定用レジスタ間で同じになる確率が、上記第１の実施形態よりも本実施形態の方が高くなる。このように、本実施形態によれば、一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００６３】
＜３．第３の実施形態＞
＜３．１ 構成など＞
次に、本発明の第３の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。
【００６４】
図２４は、本実施形態におけるレジスタ設定部１００の概略構成を示すブロック図である。本実施形態においては、同じ構成の設定用レジスタを有する４個の機能ブロック（第１の機能ブロックＦ１〜第４の機能ブロックＦ４）が設けられている。第１の機能ブロックＦ１〜第４の機能ブロックＦ４に含まれる複数の設定用レジスタには、外部ＩＦ部１９０からみて互いに異なるアドレスが割り当てられている。なお、図２４で符号ＷＥ１で示している通常書き込み用の書き込みイネーブル信号および図２４で符号ＷＥ２で示している複数書き込み用の書き込みイネーブル信号は、それぞれ、第１の機能ブロックＦ１〜第４の機能ブロックＦ４内の設定用レジスタの総数に等しい数の信号で構成されている。
【００６５】
図２５は、本実施形態における書き込み対象指定レジスタ１３０の構成を模式的に示した図である。書き込み対象指定レジスタ１３０は、第１の機能ブロックＦ１のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ１）と、第２の機能ブロックＦ２のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ２）と、第３の機能ブロックＦ３のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ３）と、第４の機能ブロックＦ４のレジスタ群１５０に含まれる設定用レジスタの数に等しいビット数のサブレジスタ１３２（Ｆ４）と、複数書き込みの実行可否を示す書き込み指示レジスタ１３４とによって構成されている。
【００６６】
以上のような構成において、複数の設定用レジスタに設定されるべき値（データ）を書き込みデータ保持レジスタ１２０に書き込み、書き込み対象指定レジスタ１３０内のサブレジスタ１３２（Ｆ１）〜１３２（Ｆ４）を構成するビットのうち複数書き込みの対象となっている設定用レジスタに対応するビットの値を「１」にしておくと、上記第１の実施形態と同様の動作が行われることによって、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値のデータが書き込まれる。
【００６７】
＜３．２ 効果＞
本実施形態によれば、同じ構成の設定用レジスタを有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、設定用レジスタの設定に要する時間が効果的に短縮される。例えば、従来技術によれば、電子機器等においてミュート解除（消音状態の解除）の設定を機能ブロック毎の逐次処理で行う必要があった。この点、本実施形態によれば、複数の機能ブロックに対して一度にミュート解除の設定を行うことが可能となる。このように、従来であればシステム全体で同期を取る処理が必要であった動作を、複雑なシーケンス（連続する一連の処理）なしに（複数の機能ブロックで）一度に行うことが可能となる。
【００６８】
また、上記第２の実施形態の構成と本実施形態の構成とを組み合わせることにより、複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。
【００６９】
＜４．その他＞
上記各実施形態においては、液晶表示装置の表示制御回路１０に設けられているレジスタ設定部（レジスタ設定装置）１００を例に挙げて説明したが、本発明はこれに限定されない。それぞれアドレスが割り当てられた複数の設定用レジスタを備えた装置であれば、液晶表示装置以外の装置にも本発明を適用することができる。
【００７０】
また、上記各実施形態においては、ＩＦコントローラ１１０による書き込み対象指定レジスタ１３０への書き込みがシリアルな外部ＩＦ部１９０を介して行われる例を挙げて説明しているが、本発明はこれに限定されない。例えば、パラレルポートを備えるなど、書き込み対象指定レジスタ１３０に対してパラレルに書き込むことが可能な場合にも、本発明を適用することができる。
【符号の説明】
【００７１】
１０…表示制御回路
２０…表示部
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
１００…レジスタ設定部
１１０…ＩＦコントローラ
１２０…書き込みデータ保持レジスタ
１３０…書き込み対象指定レジスタ
１３２…サブレジスタ
１３４…書き込み指示レジスタ
１４０…書き込み制御部
１４２…ＯＲ回路
１４４…セレクタ
１５０…レジスタ群
【特許請求の範囲】
【請求項１】
複数のレジスタのうちの２以上の任意の数のレジスタを指定するための第１レジスタと、
前記第１レジスタで指定されたレジスタに設定されるべき値を保持するための第２レジスタと、
前記第２レジスタに保持されている値を前記第１レジスタで指定された２以上のレジスタに同時に書き込む書き込み制御部と
を備えることを特徴とする、レジスタ設定装置。
【請求項２】
前記第１レジスタは、
前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、
前記書き込み制御部の動作を制御するための値を保持する制御値保持部と
を含み、
前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは１対１で対応し、
前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記２以上のレジスタへの同時書き込みを行うことを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項３】
前記書き込み制御部は、
前記複数のレジスタと１対１で対応するように設けられた複数のレジスタ書き込み部からなり、
前記複数のレジスタのうちの任意の１つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの２以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、
各レジスタ書き込み部は、
前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第１の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第２の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第１のデータ値と、前記第２レジスタに保持されている値である第２のデータ値とを受け取り、
前記第１の書き込み可否信号または前記第２の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする、請求項２に記載のレジスタ設定装置。
【請求項４】
各レジスタ書き込み部は、
前記第１の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第１のデータ値を書き込み、
前記第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第２のデータ値を書き込むことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項５】
各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、
前記上位ビット用レジスタ書き込み部には上位ビット用の第２の書き込み可否信号が与えられ、
前記下位ビット用レジスタ書き込み部には下位ビット用の第２の書き込み可否信号が与えられ、
前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第２のデータ値の上位ビットの値を書き込み、
前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第２のデータ値の下位ビットの値を書き込むことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項６】
前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、
前記書き込み制御部は、前記第１レジスタで指定された２以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第２レジスタに保持されている値を当該２以上のレジスタに同時に書き込むことを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項７】
複数のレジスタのうちの２以上の任意の数のレジスタを指定するレジスタ指定ステップと、
前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、
前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された２以上のレジスタに同時に書き込む書き込みステップと
を備えることを特徴とする、レジスタ設定方法。
【請求項１】
複数のレジスタのうちの２以上の任意の数のレジスタを指定するための第１レジスタと、
前記第１レジスタで指定されたレジスタに設定されるべき値を保持するための第２レジスタと、
前記第２レジスタに保持されている値を前記第１レジスタで指定された２以上のレジスタに同時に書き込む書き込み制御部と
を備えることを特徴とする、レジスタ設定装置。
【請求項２】
前記第１レジスタは、
前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、
前記書き込み制御部の動作を制御するための値を保持する制御値保持部と
を含み、
前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは１対１で対応し、
前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記２以上のレジスタへの同時書き込みを行うことを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項３】
前記書き込み制御部は、
前記複数のレジスタと１対１で対応するように設けられた複数のレジスタ書き込み部からなり、
前記複数のレジスタのうちの任意の１つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの２以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、
各レジスタ書き込み部は、
前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第１の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第２の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第１のデータ値と、前記第２レジスタに保持されている値である第２のデータ値とを受け取り、
前記第１の書き込み可否信号または前記第２の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする、請求項２に記載のレジスタ設定装置。
【請求項４】
各レジスタ書き込み部は、
前記第１の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第１のデータ値を書き込み、
前記第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第２のデータ値を書き込むことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項５】
各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、
前記上位ビット用レジスタ書き込み部には上位ビット用の第２の書き込み可否信号が与えられ、
前記下位ビット用レジスタ書き込み部には下位ビット用の第２の書き込み可否信号が与えられ、
前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第２のデータ値の上位ビットの値を書き込み、
前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第２の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第２のデータ値の下位ビットの値を書き込むことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項６】
前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、
前記書き込み制御部は、前記第１レジスタで指定された２以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第２レジスタに保持されている値を当該２以上のレジスタに同時に書き込むことを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項７】
複数のレジスタのうちの２以上の任意の数のレジスタを指定するレジスタ指定ステップと、
前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、
前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された２以上のレジスタに同時に書き込む書き込みステップと
を備えることを特徴とする、レジスタ設定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−１０５０７５（Ｐ２０１３−１０５０７５Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４９５６７（Ｐ２０１１−２４９５６７）
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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