不揮発性半導体記憶装置
【課題】 リーク電流が抑制され、安定した高速メモリ動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】
不揮発性半導体記憶装置１０１は、ビット線の夫々につき、選択ビット線と非選択ビット線の電位をメモリ動作を行うための規定の電位に固定するビット電圧調整回路２５、及び、データ線の夫々につき、選択データ線と非選択データ線の電位をメモリ動作を行うための規定の電位に固定するデータ電圧調整回路２７、２８を設けてなる。各電圧調整回路２５、２７、２８は夫々，演算増幅器とトランジスタを含み、当該演算増幅器の非反転入力端子にメモリ動作に必要な電圧が入力されるとともに、当該演算増幅器の反転入力端子はビット線あるいはデータ線へ接続されることで、当該ビット線あるいはデータ線の電位は当該演算増幅器の非反転入力端子の電位に固定される。
【解決手段】
不揮発性半導体記憶装置１０１は、ビット線の夫々につき、選択ビット線と非選択ビット線の電位をメモリ動作を行うための規定の電位に固定するビット電圧調整回路２５、及び、データ線の夫々につき、選択データ線と非選択データ線の電位をメモリ動作を行うための規定の電位に固定するデータ電圧調整回路２７、２８を設けてなる。各電圧調整回路２５、２７、２８は夫々，演算増幅器とトランジスタを含み、当該演算増幅器の非反転入力端子にメモリ動作に必要な電圧が入力されるとともに、当該演算増幅器の反転入力端子はビット線あるいはデータ線へ接続されることで、当該ビット線あるいはデータ線の電位は当該演算増幅器の非反転入力端子の電位に固定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、不揮発性の可変抵抗素子を有する二端子型のメモリセルを行及び列方向に夫々複数、マトリクス状に配列し、同一行に属するメモリセルの一端同士を同一の行選択線に接続し、同一列に属するメモリセルの他端同士を同一の列選択線に接続してなるクロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、列選択線（以下、「データ線」と称す）と行選択線（以下、「ビット線」と称す）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す）の開発が進んでいる。
【０００３】
上記クロスポイントメモリでは、メモリセルアレイが簡略化でき、集積化に有利である一方、メモリセル毎に選択トランジスタを備えないため、特許文献１に記載されているとおり、読み出し時及び書き込み時に発生するリーク電流の制御が特に重要な課題となっている。
【０００４】
ここで、リーク電流とは、メモリセルアレイ内の抵抗分布に依存して発生する、非選択のメモリセルを経由する回り込み電流を指す。以下に、リーク電流が発生する原因について、図１７に示されるメモリセルアレイ９０を参照して簡単に説明する。
【０００５】
選択されたメモリセルＭ１１に対して読み出しを行うため、例えば、選択されたメモリセルに接続するビット線Ｂ１に電圧Ｖｒｅａｄ（選択ビット線電圧）を、非選択のメモリセルに接続するビット線Ｂ２，Ｂ３に電圧Ｖｂｉａｓ（非選択ビット線電圧）を印加し、各データ線Ｄ１〜Ｄ３に電圧Ｖｂｉａｓを印加する場合を考える。選択メモリセルの二端子間には電圧Ｖｒｅａｄ−Ｖｂｉａｓが印加され、これにより選択されたメモリセルに接続するデータ線（選択データ線）Ｄ１に流れる電流量をセンスアンプで読み出す。しかしながら、上記選択データ線Ｄ１に流れる電流（図１７の電流経路ＩＡ）は、選択メモリセルＭ１１に流れる電流と、選択データ線Ｄ１と非選択のビット線Ｂ２，Ｂ３に接続する半選択のメモリセルＭ２１，Ｍ３１に流れる電流との和となる。以下、一方が選択で他方が非選択のビット線とデータ線に接続する非選択のメモリセルを「半選択メモリセル」と称する。
【０００６】
今、選択データ線、及び非選択ビット線には、共にＶｂｉａｓが印加されるため、選択データ線と非選択のビット線に接続するメモリセルには電流は原理的には流れない。ところが、上記選択メモリセルの選択データ線側の電圧は、データ線を駆動するドライバの抵抗と選択メモリセルの抵抗（更には、ビット線を駆動するドライバの抵抗）で分圧されるため、実際には選択メモリセルに記憶されている抵抗状態に依存してＶｂｉａｓから変動することになる。同様に、非選択ビット線の電位もメモリセルに記憶されている抵抗状態に依存して変動する。
【０００７】
これにより、選択データ線と非選択ビット線の間に電位差が生じるため、選択データ線Ｄ１から上記半選択メモリセルＭ２１，Ｍ３１を経由して非選択ビット線Ｂ２，Ｂ３へ、或いは、非選択ビット線Ｂ２，Ｂ３から半選択メモリセルＭ２１，Ｍ３１を経由して選択データ線Ｄ１へ流れ込むリーク電流が発生する。更に、非選択データ線と非選択ビット線の間に電位差が生じると、非選択ビット線から非選択データ線、或いは、非選択データ線から非選択ビット線へ流れ込む電流が発生する。このため、例えば、非選択データ線Ｄ２から非選択ビット線Ｂ２へ流れ込む電流が発生した場合、当該電流は非選択データ線Ｄ２から非選択メモリセルＭ２２、非選択ビット線Ｂ２、及び、半選択メモリセルＭ２１を経由して選択データ線Ｄ１へと流れ込む（図１７の電流経路ＩＢ）ため、リーク電流増大の原因となる。この非選択ビット線と非選択データ線を介したリーク電流の増大は、アレイサイズが大規模になるほど、非選択線の数が増大するため顕著な問題となる。
【０００８】
このリーク電流制御の従来例として、上記特許文献１に記載されている電圧抑制回路の回路構成を図１８に示す。
【０００９】
図１８の電圧抑制回路９１は一端をメモリセルアレイ９０のデータ線またはビット線に、他端を電圧供給回路に接続する。トランジスタ９２のオン抵抗はインバータ９３の出力によって制御され、インバータ９３の出力はデータ線またはビット線の信号レベルによって制御される。したがって、データ線またはビット線に供給される電圧は、インバータ９３の反転レベルとトランジスタ９２の閾値電圧によって調整される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１５５８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の電圧抑制回路９１でリーク電流の問題を解決しようとした場合、電圧抑制回路は電圧変動を感知してから電圧調整を行うという性質上、電圧変動が起こってから電圧調整までのわずかの時間にリーク（以下“初期リーク”と記載する）が発生してしまう。
【００１２】
図１８の例で説明すると、データ線またはビット線の電圧変動をインバータ９３が感知して初めてトランジスタ９２のゲートが開け閉めされる。データ線またはビット線の電圧が、既定値から実際に外れて初めてトランジスタ９２が動作するため、インバータ９３やトランジスタ９２の能力によらず、予期しない初期リークが流れる瞬間が必ず存在してしまう。
【００１３】
抵抗変化型メモリは大容量かつ数ｎｓｅｃの高速動作メモリとして実用化が期待されているところ、実用化レベルのアレイサイズや動作スピードにおいて、この初期リークは無視できない問題となる。
【００１４】
本発明は上記初期リークの問題に対して提案するものであり、不揮発性の可変抵抗素子を備えたメモリセルアレイを有する不揮発性半導体記憶装置において、リーク電流が抑制された、安定した高速メモリ動作を実現することをその目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、 読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、備え、前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路と、ビット線電圧調整回路とを備え、前記ビット線電圧調整回路は、第１の演算増幅器と、ゲート端子が前記第１の演算増幅器の出力端子と接続し、ドレイン端子が前記第１の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続するＭＯＳトランジスタを備え、前記第１の演算増幅器の非反転入力端子に前記第１電圧または前記第２電圧の何れかが印加されることで、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧または前記第２電圧の何れかに固定し、前記固定された電圧を、前記ＭＯＳトランジスタから、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノードを介して前記ビット線に供給することを第１の特徴とする。
【００１６】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記ビット線毎に、或いは、所定数の前記ビット線同士を選択素子を介して接続する前記ビット線群毎に、前記ビット線電圧調整回路を備え、前記ビット線が前記選択ビット線であるか、或いは、前記ビット線群に前記選択ビット線が含まれる場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記ビット線が前記非選択ビット線であるか、或いは、前記ビット線群に属する前記ビット線の全てが前記非選択ビット線の場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定する構成とすることが好ましい。
【００１７】
上記第１の特徴の不揮発性半導体記憶装置は、また、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記非選択ビット線に供給する第１の前記ビット線電圧調整回路を備える構成とすることも好ましい。
【００１８】
上記第１の特徴の不揮発性半導体記憶装置は、また、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記固定された前記第１電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記選択ビット線に供給する第２の前記ビット線電圧調整回路を備える構成とすることも好ましい。
【００１９】
上記第１の特徴の不揮発性半導体記憶装置に依れば、ビット線の電位を規定の電位に固定するためのビット線電圧調整回路をビット線電圧供給回路内に設け、当該ビット線電圧調整回路はオペアンプ（演算増幅器）とトランジスタで構成されている。このような構成とすることで、オペアンプの増幅度が十分に大きい場合、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子と直接或いはビット線選択回路を介して間接に接続するビット線の電位は、ビット線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。オペアンプの非反転入力端子には、選択ビット線に対して第１電圧（Ｖｒｅａｄ）、または非選択ビット線に対して第２電圧（Ｖｂｉａｓ）の何れかが印加されるため、選択ビット線の電位は第１電圧に、かつ、非選択ビット線の電位が第２電圧に、直ちに固定される。
【００２０】
これにより、各ビット線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択ビット線または非選択ビット線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の電位に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しないビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２１】
尚、上記のビット線電圧調整回路は、ビット線毎に、或いは所定数のビット線群毎に複数設け、夫々、選択ビット線に対して固定された第１電圧と、非選択ビット線に対して固定された第２電圧との何れかを、オペアンプの非反転入力端子に入力される電圧に応じて供給する構成としてもよいし、非選択ビット線の電位を第２電圧に固定するための第１のビット線電圧調整回路と、選択ビット線の電位を第１電圧に固定するための第２のビット線電圧調整回路を設け、ビット線選択回路を介して、何れかのビット線電圧調整回路により固定された電圧が供給される構成としてもよい。
【００２２】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、前記第１データ線電圧調整回路は、第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給する構成とすることが好ましい。
【００２３】
第１データ線調整回路を備えることで、上述のビット線電圧調整回路と同様に、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する非選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、非選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。
【００２４】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、非選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２５】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記選択データ線と少なくとも同数の前記センス回路を有し、前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、前記第２データ線電圧調整回路の夫々は、第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給する構成とすることが好ましい。
【００２６】
第２データ線電圧調整回路を備えることで、上述のビット線電圧調整回路および第１データ線電圧調整回路と同様に、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。個々の選択データ線には、夫々、センス回路がデータ線選択回路を介して各別に接続されており、選択データ線に流れる電流量を検出し、選択されたメモリセルの抵抗状態を読み出すことができる。
【００２７】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２８】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧である固定された前記第２電圧に代えて、前記第２の演算増幅器の反転入力端子の電圧である固定された前記第２電圧を直接或いは前記ビット線選択回路を介して前記非選択ビット線に供給するための回路を備えることが好ましい。
【００２９】
上記回路を備えることで、非選択ビット線に供給される第２電圧を非選択データ線に供給される電圧に固定することができ、非選択ビット線に予期しないノイズが生じたとしても、非選択データ線と非選択ビット線の電位を等しくすることにより、読み出し時のリーク電流は更に抑制される。
【００３０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路を備え、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、前記第１データ線電圧調整回路は、第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを第２の特徴とする。
【００３１】
上記第２の特徴の不揮発性半導体記憶装置に依れば、非選択データ線の電位を規定の電位に固定するための第１データ線電圧調整回路をデータ線電圧供給回路内に設け、当該第１データ線電圧調整回路はオペアンプ（演算増幅器）とトランジスタで構成されている。このような構成とすることで、オペアンプの増幅度が十分に大きい場合、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する非選択データ線の電位は、当該非選択データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。オペアンプの非反転入力端子には、非選択データ線に供給される第２電圧（Ｖｂｉａｓ）が供給されるため、非選択データ線の電位は第２電圧に、直ちに固定される。
【００３２】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、非選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００３３】
上記第２の特徴の不揮発性半導体記憶装置は、更に、前記選択データ線と少なくとも同数の前記センス回路を有し、前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、前記第２データ線電圧調整回路の夫々は、第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給する構成とすることが好ましい。
【００３４】
第２データ線電圧調整回路を備えることで、上述の第１データ線電圧調整回路と同様、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。個々の選択データ線には、夫々、センス回路がデータ線選択回路を介して各別に接続されており、選択データ線に流れる電流量を検出し、選択されたメモリセルの抵抗状態を読み出すことができる。
【００３５】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００３６】
上記第１又は第２の特徴の本発明に係る不揮発性半導体記憶装置は、更に、複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、前記データ線は、前記第１方向に同じ位置の前記メモリセルの一端同士を前記第２方向及び前記第３方向に接続してなり、前記ビット線選択回路は、前記ビット線を選択するための選択トランジスタを、前記第２方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第１方向に隣接して配置した選択トランジスタアレイを有し、前記第２方向または前記第３方向の何れか一方に同じ位置の前記ビット線は、夫々、対応する前記選択トランジスタを介して共通の第２ビット線と接続し、前記第２方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第２方向または前記第３方向の何れか一方に延伸するワード線と接続され、前記第２ビット線および前記ワード線により前記ビット線が選択され、前記第２ビット線を介して前記選択ビット線に前記第１電圧が、前記非選択ビット線に前記第２電圧が供給される構成とすることが好ましい。
【００３７】
上記第１又は第２の特徴の本発明に係る不揮発性半導体記憶装置は、また、複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、前記ビット線は、前記第２方向に同じ位置の前記メモリセルの他端同士を前記第１方向及び前記第３方向に接続してなり、前記データ線選択回路は、前記データ線を選択するための選択トランジスタを、前記第１方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第２方向に隣接して配置した選択トランジスタアレイを有し、前記第１方向または前記第３方向の何れか一方に同じ位置の前記データ線は、夫々、対応する前記選択トランジスタを介して共通の第２データ線と接続し、前記第１方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第１方向または前記第３方向の何れか一方に延伸するワード線と接続され、前記第２データ線および前記ワード線により前記データ線が選択され、前記第２データ線を介して前記選択データ線および前記非選択データ線に前記第２電圧が供給される構成とすることが好ましい。
【００３８】
このような構成とすることで、メモリセルが三次元的に配列されたメモリセルアレイにおいても、アレイ内のメモリセルの可変抵抗素子の抵抗値分布に依らず、第２ビット線とデータ線、或いは、ビット線と第２データ線の電位を規定された電圧に、直ちに固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しないビット線或いはデータ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【発明の効果】
【００３９】
従って、本発明に依れば、リーク電流が抑制された、安定した高速メモリ動作が可能な不揮発性半導体装置を実現できる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図２】可変抵抗素子を備えたメモリセルの構成例を示す図。
【図３】ビット線電圧調整回路の回路構成例を示す図。
【図４】演算増幅器（オペアンプ）の回路構成の一例を示す図。
【図５】切替回路の回路構成例を示す図。
【図６】切替回路の他の回路構成例を示す図。
【図７】第１データ線電圧調整回路の回路構成例を示す図。
【図８】第２データ線電圧調整回路の回路構成例を示す図。
【図９】選択回路の回路構成例を示す図。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１１】本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１２】選択トランジスタアレイの回路構成例を示す図。
【図１３】三次元メモリセルアレイの構成例を示す断面構造図。
【図１４】本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１５】本発明の別実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１６】本発明の別実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１７】従来構成の不揮発性半導体記憶装置のメモリセルアレイの読み出し動作について説明するための図。
【図１８】従来構成の不揮発性半導体記憶装置において、リーク電流を抑制するための電圧調整回路の回路構成図。
【発明を実施するための形態】
【００４１】
〈第１実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００」と称す）につき、図面を参照して説明する。図１は本発明装置１００の概略構成を示す回路ブロック図である。本発明装置１００は、メモリセルアレイ１０、ビット線電圧供給回路１５、データ線電圧供給回路１６、及び、センス回路１７を含んでなる。更に、ビット線供給回路１５は、ビット線デコーダ２１、ビット線電圧発生回路２３、ビット線電圧調整回路２５、及び、切替回路２６で構成される。データ線供給回路１６は、データ線デコーダ２２、データ線電圧発生回路２４、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９で構成される。
【００４２】
メモリセルアレイ１０が、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルＭ１１〜Ｍ３３をマトリクス状に配列し、夫々のメモリセルの一端を第２方向（図１の縦方向）に延伸するデータ線Ｄ１〜Ｄ３と、他端を第１方向（図１の横方向）に延伸するビット線Ｂ１〜Ｂ３と接続することで構成されている。尚、メモリセルアレイ１０は、ここでは、説明の都合上、簡単のため３×３のアレイを例示しているが、本発明はこの構成に限られるものではない。よりアレイサイズの大きな構成でも本発明は利用可能であり、また、よりアレイサイズが大きな構成に本発明を適用することで、より本発明の効果が増す。
【００４３】
二端子型のメモリセルＭ１１〜Ｍ３３の構成例を図２に示す。図２（ａ）はメモリセルとして、可変抵抗素子１１と電流制限素子としてのダイオード１２を直列に接続した構成、図２（ｂ）は可変抵抗素子１１のみからなる構成である。図２（ａ）において、ダイオード１２の代わりにバリスタ、或いはＭＩＭ(Metal Insulator Metal)素子等の非線形素子を用いてもよい。
【００４４】
ビット線デコーダ２１は、所定のメモリ動作の対象のメモリセルを第２方向（図１の縦方向）に選択し、選択されたメモリセルと接続するビット線（選択ビット線）に対して“１”、非選択のメモリセルと接続するビット線（非選択ビット線）に対して“０”となる信号を、ビット線電圧発生回路２３或いは切替回路２６に出力する。即ち、ビット線デコーダ２１は、ビット線Ｂ１〜Ｂ３の夫々を、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。ビット線電圧発生回路２３は、ビット線デコーダ２１からの当該出力信号を受け、ビット線Ｂ１〜Ｂ３の夫々につき、出力信号が“１”である選択ビット線に選択ビット線電圧を、出力信号が“０”である非選択ビット線には非選択ビット線電圧を供給し、切替回路２６及びビット線電圧調整回路２５を介して印加する。選択されたメモリセルの読み出しにおいて、ビット線電圧発生回路２３は、選択ビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択ビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、ビット線Ｂ１〜Ｂ３の夫々に供給する。
【００４５】
ビット線電圧調整回路２５が、ビット線Ｂ１〜Ｂ３の夫々につき各別に設けられている。ビット線電圧調整回路２５は、夫々、一端をビット線に接続し、もう一端を切替回路２６を介してビット線電圧発生回路２３に接続している。ビット線電圧調整回路２５は各ビット線Ｂ１〜Ｂ３の電位を、ビット線電圧発生回路２３から供給される第１電圧Ｖｒｅａｄ、又は、ビット線電圧発生回路２３若しくはデータ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓの何れかに、直ちに固定する機能を有している。
【００４６】
ビット線電圧調整回路２５の回路構成例を図３に示す。ビット線電圧調整回路２５は、演算増幅器（オペアンプ）３１とＭＯＳトランジスタ３２とを備えてなり、ＭＯＳトランジスタ３２のゲート端子はオペアンプ３１の出力端子と、ＭＯＳトランジスタ３２のドレイン端子はオペアンプ３１の反転入力端子と接続している。また、ＭＯＳトランジスタ３２のソース端子は電源電圧と接続している。更に、オペアンプ３１の反転入力端子はビット線とも接続し、オペアンプ３１の非反転入力端子は、切替回路２６を介してビット線電圧供給回路２３と接続している。ビット線電圧調整回路２５は、ＭＯＳトランジスタ３２から、ＭＯＳトランジスタ３２のドレイン端子とオペアンプ３１の反転入力端子との接続ノードを介して、ビット線にオペアンプ３１の反転入力端子の電圧を供給する。
【００４７】
このような構成とすることで、オペアンプ３１の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３１の反転入力端子と接続するビット線の電位は、オペアンプ３１の非反転入力端子の電位Ｖ１（図３参照）に等しくなる。当該オペアンプ３１の非反転入力端子には第１電圧Ｖｒｅａｄ又は第２電圧Ｖｂｉａｓの何れかが、ビット線電圧発生回路２３及び切替回路２６を介して印加されているから、オペアンプ３１の反転入力端子と接続するビット線の電位は、Ｖｒｅａｄ又はＶｂｉａｓの何れかに直ちに固定され、ビット線に接続するメモリセルの抵抗値により影響を受けることはない。従って、ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しないビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００４８】
オペアンプ３１の具体的な回路構成の一例を図４に示す。Ｖｉｎ＋に非反転入力端子の電圧が、Ｖｉｎ−に反転入力端子の電圧が入力され、Ｖｏｕｔに増幅された電圧が出力される。尚、ソース端子がＶｄｄと接続するＰＭＯＳトランジスタは、電流制御用のトランジスタであり、ゲート端子を固定電圧に接続して使用される。しかしながら、オペアンプの回路構成は図４の構成に限られるものではない。
【００４９】
切替回路２６は、ビット線電圧発生回路２３、後述する第１データ線電圧調整回路２７、及び、ビット線電圧調整回路２５と接続し、ビット線Ｂ１〜Ｂ３の夫々について、ビット線電圧発生回路２３から第１電圧Ｖｒｅａｄが供給される場合は、当該第１電圧Ｖｒｅａｄを出力し、ビット線電圧発生回路２３から第２電圧Ｖｂｉａｓが供給される場合は、データ線電圧発生回路２４から第１データ線電圧調整回路２７を介して供給される第２電圧Ｖｂｉａｓを出力し、ビット線電圧調整回路２５のオペアンプ３１の非反転入力端子の入力とする。切替回路２６の回路構成例を図５に示す。図５の切替回路２６は、２個のＭＯＳトランジスタ３７，３８とインバータ３９ａ，３９ｂ（３９）からなる。
【００５０】
図５（Ａ）は第１電圧Ｖｒｅａｄが第２電圧Ｖｂｉａｓよりも高電圧に設定されている場合の構成例であり、端子Ｂには第１データ線電圧調整回路２７からの第２電圧Ｖｂｉａｓが入力されている。端子Ａに第２電圧Ｖｂｉａｓよりも高電圧の第１電圧Ｖｒｅａｄが入力されると、ＭＯＳトランジスタ３７がオン、ＭＯＳトランジスタ３８がオフとなり、端子Ａの電圧がビット線電圧調整回路２５に印加される。一方、端子Ａに第２電圧Ｖｂｉａｓが入力されると、ＭＯＳトランジスタ３７がオフ、ＭＯＳトランジスタ３８がオンとなり、端子Ｂの第１データ線電圧調整回路２７の電圧がビット線電圧調整回路２５に印加される。
【００５１】
図５（Ｂ）は第１電圧Ｖｒｅａｄが第２電圧Ｖｂｉａｓよりも低電圧に設定されている場合の構成例であり、端子Ｂには第１データ線電圧調整回路２７からの第２電圧Ｖｂｉａｓが入力されている。端子Ａに第２電圧Ｖｂｉａｓよりも低電圧の第１電圧Ｖｒｅａｄが入力されると、ＭＯＳトランジスタ３７がオン、ＭＯＳトランジスタ３８がオフとなり、端子Ａの電圧がビット線電圧調整回路２５に印加される。一方、端子Ａに第２電圧Ｖｂｉａｓが入力されると、トランジスタ３７がオフ、トランジスタ３８がオンとなり、端子Ｂの第１データ線電圧調整回路２７の電圧がビット線電圧調整回路２５に印加される。
【００５２】
また、切替回路２６は、図５（Ａ）に代えて、図６の回路構成を用いるのも好適である。この場合、ＭＯＳトランジスタ３７の一端には、ビット線が選択か非選択かに依らず、常に第１電圧Ｖｒｅａｄが入力される。一方、端子Ａにはビット線デコーダ２１からのＨｉｇｈ或いはＬｏｗレベルの信号が直接入力される。或いは、ＭＯＳトランジスタ３７の一端には、ビット線電圧発生回路２３から供給される第１電圧Ｖｒｅａｄか第２電圧Ｖｂｉａｓの何れかがビット線が選択か非選択かに応じて入力される構成としてもよい。
【００５３】
このような構成とすることで、非選択ビット線に予期しないノイズが生じたとしても、メモリセルが非選択の場合、非選択ビット線の電位を確実にデータ線と同電位（第２電圧Ｖｂｉａｓ）と等しくすることができ、非選択ビット線と非選択データ線を介したリーク電流の削減効果が更に増す。
【００５４】
データ線デコーダ２２は、所定のメモリ動作の対象のメモリセルを第１方向（図１の横方向）に選択し、選択されたメモリセルと接続するデータ線（選択データ線）に対して“１”、非選択のメモリセルと接続するデータ線（非選択データ線）に対して“０”となる信号を、後述する選択回路２９に出力する。即ち、データ線デコーダ２２は、後述する選択回路２９と併せて、データ線Ｄ１〜Ｄ３の夫々を、選択データ線または非選択データ線の何れかに設定するデータ線選択回路としての役割を有している。選択されたメモリセルの読み出しにおいて、データ線電圧発生回路２４は、選択データ線、非選択データ線共に第２電圧Ｖｂｉａｓを、データ線Ｄ１〜Ｄ３の夫々に供給する。
【００５５】
第１データ線電圧調整回路２７は、一端を第１データ線電圧発生回路２４に接続し、他端をデータ線Ｄ１〜Ｄ３毎に設けられた個々の選択回路２９に接続している。第１データ線電圧調整回路２７は、選択回路２９を介して、非選択データ線の電位を、データ線電圧供給回路２４から供給される第２電圧Ｖｂｉａｓに、直ちに固定する機能を有している。
【００５６】
第１データ線電圧調整回路２７の回路構成例を図７に示す。第１データ線電圧調整回路２７は、演算増幅器（オペアンプ）３３とＭＯＳトランジスタ３４とを備えてなり、ＭＯＳトランジスタ３４のゲート端子はオペアンプ３３の出力端子と、ＭＯＳトランジスタ３４のドレイン端子はオペアンプ３３の反転入力端子と接続している。また、ＭＯＳトランジスタ３４のソース端子は電源電圧と接続している。更に、オペアンプ３３の反転入力端子は選択回路２９を介してデータ線と接続し、オペアンプ３３の非反転入力端子はデータ線電圧発生回路２４と接続している。第１データ線電圧調整回路２７は、トランジスタ３４から、トランジスタ３４のドレイン端子とオペアンプ３３の反転入力端子との接続ノードを介して、非選択データ線にオペアンプ３３の反転入力端子の電圧を供給する。更に、トランジスタ３４のドレイン端子とオペアンプ３３の反転入力端子との接続ノードの電圧は、切替回路２６の入力にもなっている。
【００５７】
このような構成とすることで、オペアンプ３３の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３３の反転入力端子と接続する非選択データ線の電位は、オペアンプ３３の非反転入力端子に入力される電位、即ち、データ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓに直ちに固定され、当該データ線に接続するメモリセルの抵抗値により影響を受けることはない。従って、非選択データ線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００５８】
第２データ線電圧調整回路２８は、一端をデータ線電圧発生回路２４に接続し、他端をデータ線Ｄ１〜Ｄ３毎に設けられた個々の選択回路２９に接続している。第２データ線電圧調整回路２８は、選択回路２９を介して、選択データ線の電位を、データ線電圧供給回路２４から供給される第２電圧Ｖｂｉａｓに、直ちに固定する機能を有している。第２データ線電圧調整回路２８は、また、センス回路１７と選択回路２９を結ぶ配線（以下、適宜“センス線”と称す）の電圧を第２電圧Ｖｂｉａｓに固定する。
【００５９】
第２データ線電圧調整回路２８の回路構成例を図８に示す。第２データ線電圧調整回路２８は、演算増幅器（オペアンプ）３５とＭＯＳトランジスタ３６とを備えてなり、ＭＯＳトランジスタ３６のゲート端子はオペアンプ３５の出力端子と、ＭＯＳトランジスタ３６のソース端子はオペアンプ３５の反転入力端子と接続している。また、ＭＯＳトランジスタ３６のドレイン端子は電源電圧と接続している。更に、オペアンプ３５の反転入力端子はセンス回路１７と、及び、選択回路２９を介してデータ線と、並列に接続し、オペアンプ３５の非反転入力端子はデータ線電圧発生回路２４と接続している。第２データ線電圧調整回路２８は、トランジスタ３６から、トランジスタ３６のドレイン端子とオペアンプ３５の反転入力端子との接続ノードを介して、選択データ線にオペアンプ３５の反転入力端子の電圧を供給する。
【００６０】
このような構成とすることで、オペアンプ３５の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３５の反転入力端子と接続する選択データ線の電位は、オペアンプ３５の非反転入力端子に入力される電位、即ち、データ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓに直ちに固定され、当該データ線に接続するメモリセルの抵抗値により影響を受けることはない。従って、選択データ線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００６１】
選択回路２９は、データ線Ｄ１〜Ｄ３の夫々につき各別に設けられ、夫々、一のデータ線、第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８と接続している。選択回路２９は、自身と接続するデータ線が非選択データ線の場合は、データ線電圧発生回路２４から供給され第１データ線電圧調整回路２７を経由した第２電圧Ｖｂｉａｓを、或いは、自身と接続するデータ線が選択データ線の場合は、データ線電圧発生回路２４から供給され第２データ線電圧調整回路２８を経由した第２電圧Ｖｂｉａｓを、当該データ線に供給する。データ線に供給される第２電圧Ｖｂｉａｓの経由先が第１データ線電圧調整回路２７又は第２データ線電圧調整回路２８の何れかになるか、即ち、各データ線が非選択データ線か選択データ線の何れに該当するかは、データ線デコーダ２２からの出力信号により決定される。
【００６２】
選択回路２９の回路構成例を図９に示す。選択回路２９はトランジスタ４１，４２とインバータ４３からなるスイッチであり、選択回路２９は、データ線デコーダ２２からの信号に応じて、データ線の接続先を第１データ線電圧調整回路２７、或いは、第２データ線電圧調整回路２８の何れかに切り替える。図９に示される例では、読み出し選択時、データ線デコーダ２２からＨｉｇｈ（“１”）の信号を受け取ると、トランジスタ４２がオンとなり、データ線が第２データ線電圧調整回路２８に接続される。一方、読み出し非選択時にはＬｏｗ（“０”）の信号を受け取ると、トランジスタ４１がオンとなり、データ線は第１データ線電圧調整回路２７へ接続される。何れの場合も、第１データ線電圧調整回路２７、或いは、第２データ線電圧調整回路２８の働きにより、データ線の電位は所定の第２電圧Ｖｂｉａｓに固定されている。
【００６３】
センス回路１７は、第２データ線電圧調整回路２８と個々の選択回路２９を接続する配線上に接続され、読み出し時において、選択データ線に流れる電流を非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知する。本実施形態では、センス回路１７は、電流の大小を判別する電流センス回路であることを想定している。
【００６４】
以下に、図１においてメモリセルアレイ１０の左上のメモリセルＭ１１を選択した場合を例として、本発明装置１００における選択メモリセルの読み出し動作の概要を説明する。
【００６５】
ビット線デコーダ２１により選択されたビット線Ｂ１と接続するビット線電圧調整回路２５には、ビット線電圧発生回路２３より第１電圧Ｖｒｅａｄが印加され、非選択のビット線Ｂ２又はＢ３と接続するビット線電圧調整回路２５には、切替回路２６を介して、データ線電圧発生回路２４からの第２電圧Ｖｂｉａｓが印加される。
【００６６】
ビット線電圧調整回路２５の働きにより、各ビット線と接続するメモリセルの可変抵抗素子の抵抗値分布に拘わらず、選択ビット線Ｂ１は直ちに第１電圧Ｖｒｅａｄに固定され、非選択ビット線Ｂ２とＢ３は直ちに第２電圧Ｖｂｉａｓに固定される。
【００６７】
一方、データ線デコーダ２２により選択されたデータ線Ｄ１と接続する選択回路２９は、当該選択データ線を第２データ線電圧調整回路２８及びセンス回路１７に接続させ、非選択のデータ線Ｄ２又はＤ３と接続する選択回路２９は、当該非選択データ線を第１データ線電圧調整回路２７に接続させる。
【００６８】
第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８には、データ線電圧発生回路２４から第２電圧Ｖｂｉａｓが供給されており、これにより選択データ線および非選択データ線は、各データ線と接続するメモリセルの可変抵抗素子の抵抗値分布に拘わらず、直ちにＶｂｉａｓに固定される。
【００６９】
ここで、選択されたメモリセルＭ１１の両端の電位について考えると、選択ビット線Ｂ１側のノード＃Ａの電位はビット線電圧調整回路２５によってＶｒｅａｄに固定され、選択データ線Ｄ１側のノード＃Ｂの電位は第２データ線電圧調整回路２８によってＶｂｉａｓに固定されている。
【００７０】
同様に、選択ビット線Ｂ１と非選択データ線Ｄ２に接続する半選択のメモリセルＭ１２の両端の電位について考えると、選択ビット線Ｂ１側のノード＃Ｃの電位はビット線電圧調整回路２５によってＶｒｅａｄに固定され、非選択データ線Ｄ２側のノード＃Ｄの電位は第１データ線電圧調整回路２７によってＶｂｉａｓに固定されている。
【００７１】
同様に、非選択ビット線Ｂ３と選択データ線Ｄ１に接続する半選択のメモリセルＭ３１の両端の電位について考えると、非選択ビット線Ｂ３側のノード＃Ｅの電位はビット線電圧調整回路２５によってＶｂｉａｓに固定され、選択データ線Ｄ１側のノード＃Ｆの電位は第２データ線電圧調整回路２８によってＶｂｉａｓに固定されている。
【００７２】
同様に、非選択ビット線Ｂ３と非選択データ線Ｄ２に接続する非選択のメモリセルＭ３２の両端の電位について考えると、非選択ビット線Ｂ３側のノード＃Ｇの電位はビット線電圧調整回路２５によってＶｂｉａｓに固定され、非選択データ線Ｄ２側のノード＃Ｈの電位は第１データ線電圧調整回路２７によってＶｂｉａｓに固定されている。
【００７３】
データ線およびビット線の配線抵抗がメモリセルの低抵抗状態の時の抵抗値よりも十分に小さい場合、ノード＃Ａ〜＃Ｈの各電位は各電圧調整回路の非反転入力端子に印加されている電圧レベルに正確に保持される。これにより、読み出し時に発生するリーク電流を格段に抑えることができる。
【００７４】
更に、ノード＃Ａ〜＃Ｈの各電位は、各電圧調整回路の非反転入力端子に印加されている電圧レベルにのみ依存し、一定の所定の電圧に固定されるため、メモリセルアレイ１０内のメモリセルの可変抵抗素子の抵抗値分布に依存しない。従って、メモリセルアレイ１０内のメモリセルがいかなる抵抗値分布にある場合にも、初期リークを最小限に抑えることができる機構になっている。
【００７５】
この結果、選択されたメモリセルＭ１１には、メモリセルＭ１１の抵抗状態に依らず、Ｖｒｅａｄ−Ｖｂｉａｓの電圧が印加されるが、非選択ビット線の電位、選択データ線の電位、及び、非選択データ線の電位は、共に同電位に固定されているため、非選択ビット線と選択データ線に接続する半選択のメモリセルＭ２１或いはＭ３１を介したリーク電流は発生しない。メモリセルの抵抗値をＲとすると、選択されたメモリセルＭ１１には（Ｖｒｅａｄ−Ｖｂｉａｓ）／Ｒの電流が流れ、この電流のみを選択データ線Ｄ１、選択回路２９、及び、センス線を介してセンス回路１７で検知し、メモリセルＭ１１の抵抗状態が高抵抗状態であるか低抵抗状態であるかを読み出すことができる。
【００７６】
尚、ビット線電圧調整回路のみを、或いは、第１データ線電圧調整回路のみを備えることでもリーク電流は低減され、本発明の効果が得られるが、本実施形態で説明した通り、各電圧調整回路を全て備えることで、より効果的にリーク電流を低減することができる。
【００７７】
〈第２実施形態〉
上述の第１実施形態において、ビット線毎にビット線電圧調整回路を備え、ビット線に供給される電圧を第１電圧と第２電圧の何れかに固定する構成について説明したが、本発明はこれに限られるものではない。図１０は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１０１」と称す）の概略構成を示す回路ブロック図である。本発明装置１０１は、ビット線毎に選択回路２９ｂを備え、ビット線デコーダ２１からの信号に基づき、選択回路２９ｂを介して各ビット線に供給される電圧を、ビット線が選択ビット線の場合第１電圧Ｖｒｅａｄに、ビット線が非選択ビット線の場合第２電圧Ｖｂｉａｓに、切り替えて印加する構成である。言い換えると、本発明装置１０１は、本発明装置１００におけるデータ線側のデータ線電圧供給回路１６の回路構成を、ビット線側のビット線電圧供給回路１５の回路構成に対しても採用したものである。
【００７８】
ビット線電圧供給回路１５は、ビット線デコーダ２１、ビット線電圧発生回路２３、第１のビット線電圧調整回路２５ａ、第２のビット線電圧調整回路２５ｂ、及び、選択回路２９ｂで構成される。
【００７９】
ビット線デコーダ２１は、所定のメモリ動作の対象のメモリセルを第２方向（図１０の縦方向）に選択し、選択されたメモリセルと接続するビット線（選択ビット線）に対して“１”、非選択のメモリセルと接続するビット線（非選択ビット線）に対して“０”となる信号を、選択回路２９ｂに出力する。即ち、ビット線デコーダ２１は、選択回路２９ｂと併せて、ビット線Ｂ１〜Ｂ３の夫々を、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。
【００８０】
ビット線電圧発生回路２３は、選択されたメモリセルの読み出しにおいて、選択ビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択ビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、ビット線Ｂ１〜Ｂ３の夫々に供給する。ここで、非選択ビット線に供給する第２電圧Ｖｂｉａｓについては、データ線電圧発生回路２４により生成され、第１データ線電圧調整回路２７を介して固定された電圧を利用することができるため、ビット線電圧発生回路２３は、選択ビット線に供給するための第１電圧Ｖｒｅａｄを供給するだけでよい。
【００８１】
第１のビット線電圧調整回路２５ａは、一端を第１データ線電圧調整回路２７に接続し、他端をビット線Ｂ１〜Ｂ３毎に設けられた個々の選択回路２９ｂに接続している。第１のビット線電圧調整回路２５ａの回路構成例は第１実施形態における図３と同様である。ただし、第１のビット線電圧調整回路２５ａでは、図３において、オペアンプ３１の反転入力端子は選択回路２９ｂを介してビット線と接続され、オペアンプ３１の非反転入力端子は第１データ線電圧調整回路２７のオペアンプ３３の反転入力端子と接続されている（図８参照）。
【００８２】
このような構成とすることで、オペアンプ３１の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３１の反転入力端子と選択回路２９ｂを介して接続する非選択ビット線の電位は、オペアンプ３１の非反転入力端子に入力される電位、即ち、第２電圧Ｖｂｉａｓに直ちに固定され、当該ビット線に接続するメモリセルの抵抗値により影響を受けることはない。従って、非選択ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない非選択ビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００８３】
更に、第１データ線電圧調整回路２７のオペアンプ３３の反転入力端子の電圧がオペアンプ３１の非反転入力端子に入力されることにより、非選択ビット線に予期しないノイズが生じたとしても、非選択ビット線の電位を確実にデータ線と同電位（第２電圧Ｖｂｉａｓ）と等しくすることができ、非選択ビット線と非選択データ線を介したリーク電流の増大を抑制することができる。
【００８４】
第２のビット線電圧調整回路２５ｂは、一端をビット線電圧発生回路２３に接続し、他端をビット線Ｂ１〜Ｂ３毎に設けられた個々の選択回路２９ｂに接続している。第１のビット線電圧調整回路２５ｂの回路構成例は第１実施形態における図３と同様である。ただし、第２のビット線電圧調整回路２５ｂでは、図３において、オペアンプ３１の反転入力端子は選択回路２９ｂを介してビット線と接続される。第２のビット線電圧調整回路２５ｂは、選択回路２９ｂを介して、選択ビット線の電位を、オペアンプのバーチャルショートの効果により、オペアンプ３１の非反転入力端子の電圧である第１電圧Ｖｒｅａｄに、直ちに固定する。この結果、選択ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない選択ビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００８５】
選択回路２９ｂは、ビット線Ｂ１〜Ｂ３の夫々につき各別に設けられ、夫々、一のビット線、第１のビット線電圧調整回路２５ａ、及び、第２のビット線電圧調整回路２５ｂと接続している。選択回路２９ｂは、ビット線デコーダ２１からの信号を受け、自身と接続するビット線が非選択ビット線の場合は、第１のビット線電圧調整回路２５ａを経由した第２電圧Ｖｂｉａｓを、或いは、自身と接続するビット線が選択ビット線の場合は、ビット線電圧発生回路２３から供給され第２のビット線電圧調整回路２５ｂを経由した第１電圧Ｖｒｅａｄを、当該ビット線に供給する。ビット線に供給される電圧が、第１のビット線電圧調整回路２５ａを経由した第２電圧Ｖｂｉａｓ、又は、第２のビット線電圧調整回路２５ｂを経由した第１電圧Ｖｒｅａｄの何れかになるか、即ち、各ビット線が非選択ビット線か選択ビット線の何れに該当するかは、ビット線デコーダ２１からの出力信号により決定される。
【００８６】
データ線電圧供給回路１６は、データ線デコーダ２２、データ線電圧発生回路２４、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９で構成される。データ線電圧供給回路１６の各回路、並びに、センス回路１７、及び、メモリセルアレイ１０の構成については、第１実施形態における本発明装置１００と同様であるので説明を割愛する。
【００８７】
〈第３実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１０２」と称す）につき、図面を参照して説明する。図１１は本発明装置１０２の概略構成を示す回路ブロック図である。本発明装置１０２は、本発明装置１００では２次元的に配列されていたメモリセルを、更に３次元的に配列させたメモリセルアレイ５０を備える。
【００８８】
メモリセルアレイ５０は、不揮発性の可変抵抗素子とダイオードからなる二端子型のメモリセルを第１方向（図１１の縦方向）と第２方向（図１１の横方向）にマトリクス状に配列させることで得られる第１実施形態におけるメモリセルアレイ１０を、更に複数層、第３方向（図１１の奥行き方向）に重ねて配列させた、メモリセルが三次元的に配列したメモリセルアレイである。各メモリセルの一端（ダイオード側）を第２方向と第３方向に平行で、第１方向に垂直な平面プレート状のデータ線Ｄ１〜Ｄｎに接続し、他端（可変抵抗素子側）を第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに接続してなる。このため、第１方向に同じ位置のメモリセルの一端同士は、第２方向及び第３方向に相互に接続され、同一の平面プレート状のデータ線に接続されている。当該データ線は、選択回路２９を介して、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、データ線デコーダ２２と接続している。
【００８９】
尚、図１１では、図面が煩雑になるのを避けるため、複数層（ここでは、３層）の二次元メモリセルアレイ１０のうち、最も手前にあるメモリセルアレイ１０のみ表示し、奥にあるメモリセルアレイの図示は割愛している。
【００９０】
第１方向に延伸するビット線は、夫々、メモリセルが配置される領域に対し第１方向に隣接して配置される選択トランジスタアレイ６１内の個々の選択トランジスタと接続し、当該選択トランジスタを介して第２ビット線Ｂ１’〜Ｂ３’と接続している。図１２に選択トランジスタアレイの回路構成例を示す。
【００９１】
選択トランジスタアレイ６１は、トランジスタ６３が第２方向及び第３方向に夫々複数（図１２ではｍ×ｎ個）、二次元マトリクス上に配列されてなり、個々のトランジスタ６３のソース端子が、夫々、第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに格別に接続されている。また、第３方向に同じ位置のトランジスタ６３のドレイン端子が、第２方向に延伸する共通の第２ビット線Ｂ１’〜Ｂ３’に接続されている。言い換えると、ビット線Ｂ１１〜Ｂ３ｍは、夫々、対応する選択トランジスタアレイ６１上のトランジスタを介して第２ビット線Ｂ１’〜Ｂ３’と各別に接続し、第３方向に同じ位置のビット線毎に第２方向に延伸する第２ビット線Ｂ１’〜Ｂ３’の何れかにまとめられている。第２ビット線Ｂ１’〜Ｂ３’はビット線電圧調整回路２５、切替回路２６、及び、ビット線電圧発生回路２３を介してビット線デコーダ２１と接続している。一方、個々のトランジスタ６３のうち、第２方向に同じ位置のトランジスタのゲート端子同士が、夫々、第３方向に延伸するワード線Ｗ１〜Ｗｍに各別に接続されている。ワード線Ｗ１〜Ｗｍはワード線デコーダ６２に接続される。即ち、本発明装置１０２は、ワード線Ｗ１〜Ｗｍと第２ビット線Ｂ１’〜Ｂ３’によりビット線の選択を行う構成であり、ビット線デコーダ２１と併せて、選択トランジスタアレイ６１とワード線デコーダ６２が、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。
【００９２】
本発明装置１０２は、データ線デコーダ２２が三次元メモリセルアレイ５０内の動作対象のメモリセルの第１方向の位置を選択し、ワード線デコーダ６２が第２方向の位置を選択し、ビット線デコーダ２１が第３方向の位置を選択して、選択されたビット線に第２ビット線を介して第１電圧Ｖｒｅａｄ（例えば、０Ｖ）を、非選択のビット線に第２ビット線を介して第２電圧Ｖｂｉａｓ（例えば、０．５Ｖ）を、選択或いは非選択のデータ線に第２電圧Ｖｂｉａｓを、夫々印加することにより、選択されたメモリセルの読み出しを行うことができる。
【００９３】
ビット線デコーダ２１、データ線デコーダ２２、ビット線電圧発生回路２３、データ線電圧発生回路２４、ビット線電圧調整回路２５、切替回路２６、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、選択回路２９、及び、センス回路１７の具体的な構成については、夫々、第１実施形態と同様であるので説明を割愛する。
【００９４】
上記のメモリセルアレイ５０は、層間絶縁膜とデータ線となるプレート電極層の多層構造を形成後、当該多層構造を貫通する複数の孔を穿ち、当該孔の内壁に可変抵抗体膜、及び可変抵抗素子の電極を堆積し、その後、ビット線となる金属材料で孔内を充填することにより形成できる。図１３にメモリセルアレイ５０の断面構造の一例を示す。図１３はデータ線としてのプレート電極が４層に積層されたメモリセルアレイ５０の例であり、図１１の第３方向に垂直な面における断面構造図である。
【００９５】
基板上に、例えばｐ型多結晶シリコン膜で形成されたプレート電極７１が４層、層間絶縁膜７２を介して第１方向に互いに分離されて積層されている。当該積層膜を貫通し、基板に達する深さの複数の貫通孔７３が形成され、当該貫通孔７３は、その内側壁が可変抵抗体７４、及び第１電極７５で覆われるとともに、ビット線となる金属膜７６により充填されている。
【００９６】
プレート電極７１の可変抵抗体７４側の端部には、貫通孔７３からｎ型の不純物が拡散されてｎ型領域８１が形成されており、これにより、プレート電極７１の可変抵抗体７４側の端部にＰＮ接合によるダイオード１２が形成されている。プレート電極７１は、当該ｎ型領域と接触する端部においてダイオード１２のカソード電極を構成するとともに、可変抵抗素子の第２電極を兼ねている。可変抵抗体７４を構成する金属酸化膜は第１方向に連続して形成されているが、初期化処理前は高抵抗状態であり、層間絶縁膜７２と対向している部分は初期化されないため、可変抵抗素子１１は第１方向に複数分離して形成されることになる。この結果、可変抵抗素子１１、及び、ダイオード１２からなるメモリセルＭが、第１方向に複数分離して形成される。
【００９７】
基板上には、ドレイン領域７７、ソース領域７８、チャネル領域７９、及び、ゲート電極８０からなるトランジスタ６３が、二次元マトリクス状に配列して形成され、選択トランジスタアレイ６２が形成されており、各トランジスタ６３のソース領域７８が、夫々、貫通孔７３を充填する第１電極７５及び金属膜（ビット線）７６と各別に接続する。各トランジスタ６３のドレイン拡散領域７７は、夫々、貫通孔８２を介して第２方向に延伸する第２ビット線８３と接続する。また、第２方向に同じ位置のトランジスタ６３のゲート電極８０同士は相互に接続され、第３方向に延伸するワード線となって、ワード線デコーダ６２に接続される。
【００９８】
上記本発明装置１０２は、データ線と接続するダイオードを個々のメモリセルに備えることにより、選択データ線および非選択データ線を介したリーク電流が低減される上、更に、ビット線電圧調整回路２５、第１データ線電圧調整回路２７，第２データ線電圧調整回路２８、及び、切替回路２６の働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、より効果的にリーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【００９９】
〈第４実施形態〉
上記第３実施形態では、データ線が平面プレート状であり、ビット線が一次元の配線であり、ビット線側から読み出し用の第１電圧を印加して読み出しを行う構成について説明したが、本発明はこれに限られるものではない。ビット線が平面プレート状であり、データ線が一次元の配線であり、平面プレート状のビット線側から読み出し用の第１電圧を印加して読み出しを行う構成も可能である。その場合の概略構成を示す回路ブロック図を図１４に示す。
【０１００】
図１４に示される不揮発性半導体装置１０３（以下、適宜「本発明装置１０３」と称す）では、三次元メモリセルアレイ５０ａが、各メモリセルの一端（可変抵抗素子側）を第２方向（図１４の縦方向）に延伸するデータ線Ｄ１１〜Ｄ３ｍに接続し、各メモリセルの他端（ダイオード側）を第１方向（図１４の横方向）と第３方向（図１４の奥行き方向）に平行で、第２方向に垂直な平面プレート状のビット線Ｂ１〜Ｂｎに接続してなる。このため、第２方向に同じ位置のメモリセルの他端同士は、第１方向及び第３方向に相互に接続され、同一の平面プレート状のビット線に接続されている。尚、図１４では、図１１と同様、図面が煩雑になるのを避けるため、複数層（ここでは、３層）の二次元メモリセルアレイ１０のうち、最も手前にあるメモリセルアレイ１０のみ表示し、奥にあるメモリセルアレイの図示は割愛している。
【０１０１】
第２方向に延伸するデータ線Ｄ１１〜Ｄ３ｍは、夫々、メモリセルが配置される領域に対して第２方向に隣接して配置される選択トランジスタアレイ６１ａの個々の選択トランジスタ６３と接続し、当該選択トランジスタを介して第２データ線Ｄ１’〜Ｄ３’と接続している。個々のトランジスタ６３のうち、第１方向に同じ位置のトランジスタのゲート端子同士が、夫々、第３方向に延伸するワード線Ｗ１〜Ｗｍに各別に接続された上、ワード線がワード線デコーダ６２に接続される。
【０１０２】
選択トランジスタアレイ６１ａは、トランジスタ６３が第１方向及び第３方向に夫々複数（ｍ×ｎ個）、二次元マトリクス上に配列されてなるが、具体的な回路構成は図１２と同様であるので説明を割愛する。図１２において、ビット線Ｂ１１〜Ｂ３ｍをデータ線Ｄ１１〜Ｄ３ｍに、第２ビット線Ｂ１’〜Ｂ３’を第２データ線Ｄ１’〜Ｄ３’に、夫々、読みかえればよい。
【０１０３】
本発明装置１０３は、ワード線Ｗ１〜Ｗｍと第２データ線Ｄ１’〜Ｄ３’によりデータ線Ｄ１１〜Ｄ３ｍの選択を行う構成であり、データ線デコーダ２２、及び、選択回路２９と併せて、選択トランジスタアレイ６１ａとワード線デコーダ６２が、データ線を選択データ線または非選択データ線の何れかに設定するデータ線選択回路としての役割を有している。即ち、本発明装置１０３は、ワード線デコーダ６２が三次元メモリセルアレイ５０ａ内の動作対象のメモリセルの第１方向の位置を選択し、ビット線デコーダ２１が第２方向の位置を選択し、データ線デコーダ２２が第３方向の位置を選択して、選択されたビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択のビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、選択或いは非選択のデータ線に第２データ線を介して第２電圧Ｖｂｉａｓを、夫々印加することにより、選択されたメモリセルの読み出しを行うことができる。
【０１０４】
上記本発明装置１０３は、ビット線と接続するダイオードをメモリセルに備えることにより、選択ビット線および非選択ビット線を介したリーク電流が低減される上、更に、ビット線電圧調整回路２５、第１データ線電圧調整回路２７，第２データ線電圧調整回路２８、及び、切替回路２６の働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、より効果的にリーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【０１０５】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【０１０６】
以下に、別実施形態について説明する。
【０１０７】
〈１〉上記実施形態において、センス回路１７は複数有していてもよい。その場合、各センス回路１７を夫々別の選択ビット線に接続することで、同時に複数の選択されたメモリセルの読み出しを行うことができる。その場合、選択データ線と少なくとも同数の第２データ線電圧調整回路２８を有し、夫々を、センス回路１７の入力と各別に接続し、選択回路２９を介して選択データ線と各別に接続することで、選択データ線の電位が固定された状態で読み出しを行うことができる。
【０１０８】
〈２〉上記第１実施形態は、ビット線電圧発生回路２３とビット線電圧調整回路２５の間に切替回路２６を備え、第１データ線電圧調整回路２７により固定された第２電圧Ｖｂｉａｓを、切替回路２６、及び、ビット線電圧調整回路２５を介して非選択ビット線に供給することで、非選択ビット線の電位を確実にデータ線と同じ第２電圧Ｖｂｉａｓに固定する構成であるが、非選択ビット線の電位変動がそれ程大きくないと想定される場合には、切替回路２６を省略し、ビット線電圧発生回路２３が発生した第１電圧Ｖｒｅａｄ又は第２電圧Ｖｂｉａｓの何れかを直接、ビット線電圧調整回路のオペアンプ３１の非反転入力端子に入力する構成としてもよい。
【０１０９】
〈３〉同様に、上記第２実施形態は、データ線電圧発生回路２４が発生し、第１データ線電圧調整回路２７により固定され、更に第１のビット線電圧調整回路２５ａにより固定された第２電圧Ｖｂｉａｓを非選択ビット線に供給する構成であるが、非選択ビット線の電位変動がそれ程大きくないと想定される場合には、第１データ線電圧調整回路２７を介さず、ビット線電圧発生回路２３が発生し、第１のビット線電圧調整回路により固定された第２電圧Ｖｂｉａｓを非選択ビット線に構成する構成としてもよい。
【０１１０】
〈４〉上記第２実施形態において、非選択ビット線には、第１データ線電圧調整回路２７により固定され、更に第１のビット線電圧調整回路２５ａにより固定された第２電圧Ｖｂｉａｓが印加されているが、第１のビット線電圧調整回路２５ａを介さず、直接、第１データ線電圧調整回路により固定された電圧を選択回路２９ｂの入力とすることも可能である。その場合、第１データ線電圧調整回路２７が第１のビット線電圧調整回路２５ａを兼ねるとともに、第２電圧Ｖｂｉａｓを発生する機能については、データ線電圧発生回路２４がビット線電圧発生回路２３を兼ねることになる。
【０１１１】
〈５〉上記第３実施形態は、ビット線電圧供給回路１５、データ線電圧供給回路１６については第１実施形態に係る本発明装置１００の回路構成を用い、三次元メモリセルアレイ５０の読み出しを行う構成であるが、ビット線電圧供給回路１５については第２実施形態の回路構成を用いることも可能である。図１５は第２実施形態に係る本発明装置１０１に対し、三次元のメモリセルアレイ構成を採用した不揮発性半導体記憶装置１０４（以下、適宜「本発明装置１０４」と称す）の回路ブロック図である。図１５に示される三次元メモリセルアレイ５０は、第３実施形態と同様、各メモリセルの一端（ダイオード側）を第２方向と第３方向に並行で、第１方向に垂直な平面プレート状のデータ線Ｄ１〜Ｄｎに接続し、他端（可変抵抗素子側）を第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに接続してなる。各ビット線は選択トランジスタアレイ内の対応するトランジスタを介して第２ビット線と接続される。ビット線デコーダ２１及び選択回路２９ｂにより第２ビット線が選択される。
【０１１２】
同様に、上記第４実施形態において示した本発明装置１０３についても、ビット線電圧供給回路１５については第２実施形態の回路構成を用いることも可能である。図１６は第２実施形態に係る本発明装置１０１に対し、本発明装置１０３の三次元セルアレイ構成を採用した不揮発性半導体記憶装置１０５（本発明装置１０５）の回路ブロック図である。
【０１１３】
上記本発明装置１０４及び本発明装置１０５も、第１のビット線電圧調整回路２５ａ、第２のビット線電圧調整回路２５ｂ、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９，２９ｂの働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、リーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【０１１４】
〈６〉上記第３及び第４実施形態並びに別実施形態に係る本発明装置１０２〜１０５は、選択トランジスタアレイ内において、ワード線が第３方向に延伸し、第２ビット線あるいは第２データ線が第３方向に垂直な第１方向あるいは第２方向に延伸している構成であるが、第２ビット線あるいは第２データ線が第３方向に延伸し、ワード線を第３方向に垂直な第１方向あるいは第２方向に延伸する構成としても構わない。
【０１１５】
〈７〉上記第１乃至第４実施形態において、一の第１データ線電圧調整回路２７、及び、一の第２データ線電圧調整回路２８を備え、当該第１データ線電圧調整回路２７が全ての非選択データ線の電位を第２電圧Ｖｂｉａｓに固定し、当該第２データ線電圧調整回路２８が選択データ線の電位を第２電圧Ｖｂｉａｓに固定する場合の構成例を説明しているが、第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８は、夫々、複数備えていてもよい。第１データ線電圧調整回路２７が複数ある場合は、例えば、データ線を第１データ線電圧調整回路２７の個数だけグループに分け、当該データ線のグループ毎に、対応する第１データ線電圧調整回路２７が選択回路２９を介して非選択データ線に固定された第２電圧を供給する構成とする。更に、第２データ線電圧調整回路２８を複数備えることで、上述の通り、複数の選択データ線に対して対応する第２データ線電圧調整回路２８により固定された第２電圧を各別に印加して、複数の選択メモリセルに対して同時に読み出しを行うことができる。これは、上記別実施形態に係る本発明装置１０４及び１０５についても同様である。尚、本発明装置１０３及び１０５の場合は、例えば、第２データ線を第１データ線電圧調整回路２７の個数だけグループに分け、当該第２データ線のグループ毎に、対応する第１データ線電圧調整回路２７が選択回路２９ｂ、及び、選択トランジスタアレイ６１ａを介して非選択データ線に固定された第２電圧を供給する構成とする。
【０１１６】
〈８〉同様に、上記第２実施形態において、一の第１のビット線電圧調整回路２５ａ、及び、一の第２のビット線電圧調整回路２５ｂを備え、当該第１のビット線電圧調整回路２５ａが全ての非選択ビット線の電位を第２電圧Ｖｂｉａｓに固定し、当該第２のビット線電圧調整回路２５ｂが選択ビット線の電位を第１電圧Ｖｒｅａｄに固定する場合の構成例を説明しているが、第１のビット線電圧調整回路２５ａ、及び、第２のビット線電圧調整回路２５ｂは、夫々、複数備えていてもよい。第１のビット線電圧調整回路２５ａが複数ある場合は、例えば、ビット線を第１のビット線電圧調整回路２５ａの個数だけグループに分け、当該ビット線のグループ毎に、対応する第１のビット線電圧調整回路２５ａが選択回路２９ｂを介して非選択ビット線に固定された第２電圧を供給する構成とする。これは、上記別実施形態に係る本発明装置１０４、１０５についても同様である。尚、本発明装置１０４の場合は、例えば、第２ビット線を第１のビット線電圧調整回路２５ａの個数だけグループに分け、当該第２ビット線のグループ毎に、対応する第１データ線電圧調整回路２５ａが選択回路２９ｂ、及び、選択トランジスタアレイ６１を介して非選択ビット線に固定された第２電圧を供給する構成とする。
【産業上の利用可能性】
【０１１７】
本発明は、不揮発性半導体記憶装置に利用可能であり、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備える不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【０１１８】
１０，９０： メモリセルアレイ
１１： 可変抵抗素子
１２： 電流制限素子（ダイオード）
１５： ビット線電圧供給回路
１６： データ線電圧供給回路
１７： センス回路
２１： ビット線デコーダ
２２： データ線デコーダ
２３： ビット線電圧発生回路
２４： データ線電圧発生回路
２５： ビット線電圧調整回路
２５ａ： 第１のビット線電圧調整回路
２５ｂ： 第２のビット線電圧調整回路
２６： 切替回路
２７： 第１データ線電圧調整回路
２８： 第２データ線電圧調整回路
２９，２９ｂ： 選択回路
３１，３３，３５： 演算増幅器
３２，３４，３６〜３８，４１，４２，９２： ＭＯＳトランジスタ
３９，３９ａ，３９ｂ，４３，９３： インバータ
５０，５０ａ： 三次元メモリセルアレイ
６１，６１ａ： 選択トランジスタアレイ
６２： ワード線デコーダ
６３： 選択トランジスタ
７１： プレート電極
７２： 層間絶縁膜
７３，８２： 貫通孔
７４： 可変抵抗体
７５： 第１電極
７６： 金属膜（ビット線）
７７： トランジスタのドレイン領域
７８： トランジスタのソース領域
７９： トランジスタのチャネル領域
８０： ゲート電極
８１： ｎ型の不純物領域
８３： 第２ビット線
９１： 従来技術に係る電圧抑制回路
１００〜１０５： 本発明に係る不揮発性半導体記憶装置
Ｂ１〜Ｂｎ，Ｂ１１〜Ｂ３ｍ： ビット線
Ｂ１’〜Ｂ３’：第２ビット線
Ｄ１〜Ｄｎ，Ｄ１１〜Ｄ３ｍ： データ線
Ｄ１’〜Ｄ３’： 第２データ線
ＩＡ，ＩＢ： 電流経路
Ｍ，Ｍ１１〜Ｍ３３： メモリセル
Ｖｉｎ＋，Ｖｉｎ−，Ｖｏｕｔ：演算増幅器の各端子の電圧
Ｗ１〜Ｗｍ： ワード線
＃Ａ〜＃Ｉ： メモリセルアレイ内のノード
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、不揮発性の可変抵抗素子を有する二端子型のメモリセルを行及び列方向に夫々複数、マトリクス状に配列し、同一行に属するメモリセルの一端同士を同一の行選択線に接続し、同一列に属するメモリセルの他端同士を同一の列選択線に接続してなるクロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、列選択線（以下、「データ線」と称す）と行選択線（以下、「ビット線」と称す）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す）の開発が進んでいる。
【０００３】
上記クロスポイントメモリでは、メモリセルアレイが簡略化でき、集積化に有利である一方、メモリセル毎に選択トランジスタを備えないため、特許文献１に記載されているとおり、読み出し時及び書き込み時に発生するリーク電流の制御が特に重要な課題となっている。
【０００４】
ここで、リーク電流とは、メモリセルアレイ内の抵抗分布に依存して発生する、非選択のメモリセルを経由する回り込み電流を指す。以下に、リーク電流が発生する原因について、図１７に示されるメモリセルアレイ９０を参照して簡単に説明する。
【０００５】
選択されたメモリセルＭ１１に対して読み出しを行うため、例えば、選択されたメモリセルに接続するビット線Ｂ１に電圧Ｖｒｅａｄ（選択ビット線電圧）を、非選択のメモリセルに接続するビット線Ｂ２，Ｂ３に電圧Ｖｂｉａｓ（非選択ビット線電圧）を印加し、各データ線Ｄ１〜Ｄ３に電圧Ｖｂｉａｓを印加する場合を考える。選択メモリセルの二端子間には電圧Ｖｒｅａｄ−Ｖｂｉａｓが印加され、これにより選択されたメモリセルに接続するデータ線（選択データ線）Ｄ１に流れる電流量をセンスアンプで読み出す。しかしながら、上記選択データ線Ｄ１に流れる電流（図１７の電流経路ＩＡ）は、選択メモリセルＭ１１に流れる電流と、選択データ線Ｄ１と非選択のビット線Ｂ２，Ｂ３に接続する半選択のメモリセルＭ２１，Ｍ３１に流れる電流との和となる。以下、一方が選択で他方が非選択のビット線とデータ線に接続する非選択のメモリセルを「半選択メモリセル」と称する。
【０００６】
今、選択データ線、及び非選択ビット線には、共にＶｂｉａｓが印加されるため、選択データ線と非選択のビット線に接続するメモリセルには電流は原理的には流れない。ところが、上記選択メモリセルの選択データ線側の電圧は、データ線を駆動するドライバの抵抗と選択メモリセルの抵抗（更には、ビット線を駆動するドライバの抵抗）で分圧されるため、実際には選択メモリセルに記憶されている抵抗状態に依存してＶｂｉａｓから変動することになる。同様に、非選択ビット線の電位もメモリセルに記憶されている抵抗状態に依存して変動する。
【０００７】
これにより、選択データ線と非選択ビット線の間に電位差が生じるため、選択データ線Ｄ１から上記半選択メモリセルＭ２１，Ｍ３１を経由して非選択ビット線Ｂ２，Ｂ３へ、或いは、非選択ビット線Ｂ２，Ｂ３から半選択メモリセルＭ２１，Ｍ３１を経由して選択データ線Ｄ１へ流れ込むリーク電流が発生する。更に、非選択データ線と非選択ビット線の間に電位差が生じると、非選択ビット線から非選択データ線、或いは、非選択データ線から非選択ビット線へ流れ込む電流が発生する。このため、例えば、非選択データ線Ｄ２から非選択ビット線Ｂ２へ流れ込む電流が発生した場合、当該電流は非選択データ線Ｄ２から非選択メモリセルＭ２２、非選択ビット線Ｂ２、及び、半選択メモリセルＭ２１を経由して選択データ線Ｄ１へと流れ込む（図１７の電流経路ＩＢ）ため、リーク電流増大の原因となる。この非選択ビット線と非選択データ線を介したリーク電流の増大は、アレイサイズが大規模になるほど、非選択線の数が増大するため顕著な問題となる。
【０００８】
このリーク電流制御の従来例として、上記特許文献１に記載されている電圧抑制回路の回路構成を図１８に示す。
【０００９】
図１８の電圧抑制回路９１は一端をメモリセルアレイ９０のデータ線またはビット線に、他端を電圧供給回路に接続する。トランジスタ９２のオン抵抗はインバータ９３の出力によって制御され、インバータ９３の出力はデータ線またはビット線の信号レベルによって制御される。したがって、データ線またはビット線に供給される電圧は、インバータ９３の反転レベルとトランジスタ９２の閾値電圧によって調整される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１５５８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の電圧抑制回路９１でリーク電流の問題を解決しようとした場合、電圧抑制回路は電圧変動を感知してから電圧調整を行うという性質上、電圧変動が起こってから電圧調整までのわずかの時間にリーク（以下“初期リーク”と記載する）が発生してしまう。
【００１２】
図１８の例で説明すると、データ線またはビット線の電圧変動をインバータ９３が感知して初めてトランジスタ９２のゲートが開け閉めされる。データ線またはビット線の電圧が、既定値から実際に外れて初めてトランジスタ９２が動作するため、インバータ９３やトランジスタ９２の能力によらず、予期しない初期リークが流れる瞬間が必ず存在してしまう。
【００１３】
抵抗変化型メモリは大容量かつ数ｎｓｅｃの高速動作メモリとして実用化が期待されているところ、実用化レベルのアレイサイズや動作スピードにおいて、この初期リークは無視できない問題となる。
【００１４】
本発明は上記初期リークの問題に対して提案するものであり、不揮発性の可変抵抗素子を備えたメモリセルアレイを有する不揮発性半導体記憶装置において、リーク電流が抑制された、安定した高速メモリ動作を実現することをその目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、 読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、備え、前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路と、ビット線電圧調整回路とを備え、前記ビット線電圧調整回路は、第１の演算増幅器と、ゲート端子が前記第１の演算増幅器の出力端子と接続し、ドレイン端子が前記第１の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続するＭＯＳトランジスタを備え、前記第１の演算増幅器の非反転入力端子に前記第１電圧または前記第２電圧の何れかが印加されることで、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧または前記第２電圧の何れかに固定し、前記固定された電圧を、前記ＭＯＳトランジスタから、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノードを介して前記ビット線に供給することを第１の特徴とする。
【００１６】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記ビット線毎に、或いは、所定数の前記ビット線同士を選択素子を介して接続する前記ビット線群毎に、前記ビット線電圧調整回路を備え、前記ビット線が前記選択ビット線であるか、或いは、前記ビット線群に前記選択ビット線が含まれる場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記ビット線が前記非選択ビット線であるか、或いは、前記ビット線群に属する前記ビット線の全てが前記非選択ビット線の場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定する構成とすることが好ましい。
【００１７】
上記第１の特徴の不揮発性半導体記憶装置は、また、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記非選択ビット線に供給する第１の前記ビット線電圧調整回路を備える構成とすることも好ましい。
【００１８】
上記第１の特徴の不揮発性半導体記憶装置は、また、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記固定された前記第１電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記選択ビット線に供給する第２の前記ビット線電圧調整回路を備える構成とすることも好ましい。
【００１９】
上記第１の特徴の不揮発性半導体記憶装置に依れば、ビット線の電位を規定の電位に固定するためのビット線電圧調整回路をビット線電圧供給回路内に設け、当該ビット線電圧調整回路はオペアンプ（演算増幅器）とトランジスタで構成されている。このような構成とすることで、オペアンプの増幅度が十分に大きい場合、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子と直接或いはビット線選択回路を介して間接に接続するビット線の電位は、ビット線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。オペアンプの非反転入力端子には、選択ビット線に対して第１電圧（Ｖｒｅａｄ）、または非選択ビット線に対して第２電圧（Ｖｂｉａｓ）の何れかが印加されるため、選択ビット線の電位は第１電圧に、かつ、非選択ビット線の電位が第２電圧に、直ちに固定される。
【００２０】
これにより、各ビット線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択ビット線または非選択ビット線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の電位に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しないビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２１】
尚、上記のビット線電圧調整回路は、ビット線毎に、或いは所定数のビット線群毎に複数設け、夫々、選択ビット線に対して固定された第１電圧と、非選択ビット線に対して固定された第２電圧との何れかを、オペアンプの非反転入力端子に入力される電圧に応じて供給する構成としてもよいし、非選択ビット線の電位を第２電圧に固定するための第１のビット線電圧調整回路と、選択ビット線の電位を第１電圧に固定するための第２のビット線電圧調整回路を設け、ビット線選択回路を介して、何れかのビット線電圧調整回路により固定された電圧が供給される構成としてもよい。
【００２２】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、前記第１データ線電圧調整回路は、第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給する構成とすることが好ましい。
【００２３】
第１データ線調整回路を備えることで、上述のビット線電圧調整回路と同様に、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する非選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、非選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。
【００２４】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、非選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２５】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記選択データ線と少なくとも同数の前記センス回路を有し、前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、前記第２データ線電圧調整回路の夫々は、第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給する構成とすることが好ましい。
【００２６】
第２データ線電圧調整回路を備えることで、上述のビット線電圧調整回路および第１データ線電圧調整回路と同様に、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。個々の選択データ線には、夫々、センス回路がデータ線選択回路を介して各別に接続されており、選択データ線に流れる電流量を検出し、選択されたメモリセルの抵抗状態を読み出すことができる。
【００２７】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００２８】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記ビット線電圧供給回路は、前記第１の演算増幅器の反転入力端子の電圧である固定された前記第２電圧に代えて、前記第２の演算増幅器の反転入力端子の電圧である固定された前記第２電圧を直接或いは前記ビット線選択回路を介して前記非選択ビット線に供給するための回路を備えることが好ましい。
【００２９】
上記回路を備えることで、非選択ビット線に供給される第２電圧を非選択データ線に供給される電圧に固定することができ、非選択ビット線に予期しないノイズが生じたとしても、非選択データ線と非選択ビット線の電位を等しくすることにより、読み出し時のリーク電流は更に抑制される。
【００３０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路を備え、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、前記第１データ線電圧調整回路は、第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを第２の特徴とする。
【００３１】
上記第２の特徴の不揮発性半導体記憶装置に依れば、非選択データ線の電位を規定の電位に固定するための第１データ線電圧調整回路をデータ線電圧供給回路内に設け、当該第１データ線電圧調整回路はオペアンプ（演算増幅器）とトランジスタで構成されている。このような構成とすることで、オペアンプの増幅度が十分に大きい場合、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する非選択データ線の電位は、当該非選択データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。オペアンプの非反転入力端子には、非選択データ線に供給される第２電圧（Ｖｂｉａｓ）が供給されるため、非選択データ線の電位は第２電圧に、直ちに固定される。
【００３２】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、非選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００３３】
上記第２の特徴の不揮発性半導体記憶装置は、更に、前記選択データ線と少なくとも同数の前記センス回路を有し、前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、前記第２データ線電圧調整回路の夫々は、第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給する構成とすることが好ましい。
【００３４】
第２データ線電圧調整回路を備えることで、上述の第１データ線電圧調整回路と同様、オペアンプのバーチャルショートの効果により、オペアンプの反転入力端子とデータ線選択回路を介して接続する選択データ線の電位は、データ線に接続するメモリセルの抵抗値分布により影響を受けることなく、オペアンプの非反転入力端子の電位に固定される。即ち、選択データ線の電位は、直ちに第２電圧（Ｖｂｉａｓ）に固定される。個々の選択データ線には、夫々、センス回路がデータ線選択回路を介して各別に接続されており、選択データ線に流れる電流量を検出し、選択されたメモリセルの抵抗状態を読み出すことができる。
【００３５】
これにより、各データ線に接続するメモリセルの可変抵抗素子の抵抗値分布に依らず、選択データ線に接続するメモリセルの可変抵抗素子の一端の電圧を直ちに、規定の第２電圧に固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００３６】
上記第１又は第２の特徴の本発明に係る不揮発性半導体記憶装置は、更に、複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、前記データ線は、前記第１方向に同じ位置の前記メモリセルの一端同士を前記第２方向及び前記第３方向に接続してなり、前記ビット線選択回路は、前記ビット線を選択するための選択トランジスタを、前記第２方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第１方向に隣接して配置した選択トランジスタアレイを有し、前記第２方向または前記第３方向の何れか一方に同じ位置の前記ビット線は、夫々、対応する前記選択トランジスタを介して共通の第２ビット線と接続し、前記第２方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第２方向または前記第３方向の何れか一方に延伸するワード線と接続され、前記第２ビット線および前記ワード線により前記ビット線が選択され、前記第２ビット線を介して前記選択ビット線に前記第１電圧が、前記非選択ビット線に前記第２電圧が供給される構成とすることが好ましい。
【００３７】
上記第１又は第２の特徴の本発明に係る不揮発性半導体記憶装置は、また、複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、前記ビット線は、前記第２方向に同じ位置の前記メモリセルの他端同士を前記第１方向及び前記第３方向に接続してなり、前記データ線選択回路は、前記データ線を選択するための選択トランジスタを、前記第１方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第２方向に隣接して配置した選択トランジスタアレイを有し、前記第１方向または前記第３方向の何れか一方に同じ位置の前記データ線は、夫々、対応する前記選択トランジスタを介して共通の第２データ線と接続し、前記第１方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第１方向または前記第３方向の何れか一方に延伸するワード線と接続され、前記第２データ線および前記ワード線により前記データ線が選択され、前記第２データ線を介して前記選択データ線および前記非選択データ線に前記第２電圧が供給される構成とすることが好ましい。
【００３８】
このような構成とすることで、メモリセルが三次元的に配列されたメモリセルアレイにおいても、アレイ内のメモリセルの可変抵抗素子の抵抗値分布に依らず、第２ビット線とデータ線、或いは、ビット線と第２データ線の電位を規定された電圧に、直ちに固定することができ、読み出し時の初期リークが可変抵抗素子の抵抗値分布に依らず抑制される。また、予期しないビット線或いはデータ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【発明の効果】
【００３９】
従って、本発明に依れば、リーク電流が抑制された、安定した高速メモリ動作が可能な不揮発性半導体装置を実現できる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図２】可変抵抗素子を備えたメモリセルの構成例を示す図。
【図３】ビット線電圧調整回路の回路構成例を示す図。
【図４】演算増幅器（オペアンプ）の回路構成の一例を示す図。
【図５】切替回路の回路構成例を示す図。
【図６】切替回路の他の回路構成例を示す図。
【図７】第１データ線電圧調整回路の回路構成例を示す図。
【図８】第２データ線電圧調整回路の回路構成例を示す図。
【図９】選択回路の回路構成例を示す図。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１１】本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１２】選択トランジスタアレイの回路構成例を示す図。
【図１３】三次元メモリセルアレイの構成例を示す断面構造図。
【図１４】本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１５】本発明の別実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１６】本発明の別実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。
【図１７】従来構成の不揮発性半導体記憶装置のメモリセルアレイの読み出し動作について説明するための図。
【図１８】従来構成の不揮発性半導体記憶装置において、リーク電流を抑制するための電圧調整回路の回路構成図。
【発明を実施するための形態】
【００４１】
〈第１実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００」と称す）につき、図面を参照して説明する。図１は本発明装置１００の概略構成を示す回路ブロック図である。本発明装置１００は、メモリセルアレイ１０、ビット線電圧供給回路１５、データ線電圧供給回路１６、及び、センス回路１７を含んでなる。更に、ビット線供給回路１５は、ビット線デコーダ２１、ビット線電圧発生回路２３、ビット線電圧調整回路２５、及び、切替回路２６で構成される。データ線供給回路１６は、データ線デコーダ２２、データ線電圧発生回路２４、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９で構成される。
【００４２】
メモリセルアレイ１０が、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルＭ１１〜Ｍ３３をマトリクス状に配列し、夫々のメモリセルの一端を第２方向（図１の縦方向）に延伸するデータ線Ｄ１〜Ｄ３と、他端を第１方向（図１の横方向）に延伸するビット線Ｂ１〜Ｂ３と接続することで構成されている。尚、メモリセルアレイ１０は、ここでは、説明の都合上、簡単のため３×３のアレイを例示しているが、本発明はこの構成に限られるものではない。よりアレイサイズの大きな構成でも本発明は利用可能であり、また、よりアレイサイズが大きな構成に本発明を適用することで、より本発明の効果が増す。
【００４３】
二端子型のメモリセルＭ１１〜Ｍ３３の構成例を図２に示す。図２（ａ）はメモリセルとして、可変抵抗素子１１と電流制限素子としてのダイオード１２を直列に接続した構成、図２（ｂ）は可変抵抗素子１１のみからなる構成である。図２（ａ）において、ダイオード１２の代わりにバリスタ、或いはＭＩＭ(Metal Insulator Metal)素子等の非線形素子を用いてもよい。
【００４４】
ビット線デコーダ２１は、所定のメモリ動作の対象のメモリセルを第２方向（図１の縦方向）に選択し、選択されたメモリセルと接続するビット線（選択ビット線）に対して“１”、非選択のメモリセルと接続するビット線（非選択ビット線）に対して“０”となる信号を、ビット線電圧発生回路２３或いは切替回路２６に出力する。即ち、ビット線デコーダ２１は、ビット線Ｂ１〜Ｂ３の夫々を、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。ビット線電圧発生回路２３は、ビット線デコーダ２１からの当該出力信号を受け、ビット線Ｂ１〜Ｂ３の夫々につき、出力信号が“１”である選択ビット線に選択ビット線電圧を、出力信号が“０”である非選択ビット線には非選択ビット線電圧を供給し、切替回路２６及びビット線電圧調整回路２５を介して印加する。選択されたメモリセルの読み出しにおいて、ビット線電圧発生回路２３は、選択ビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択ビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、ビット線Ｂ１〜Ｂ３の夫々に供給する。
【００４５】
ビット線電圧調整回路２５が、ビット線Ｂ１〜Ｂ３の夫々につき各別に設けられている。ビット線電圧調整回路２５は、夫々、一端をビット線に接続し、もう一端を切替回路２６を介してビット線電圧発生回路２３に接続している。ビット線電圧調整回路２５は各ビット線Ｂ１〜Ｂ３の電位を、ビット線電圧発生回路２３から供給される第１電圧Ｖｒｅａｄ、又は、ビット線電圧発生回路２３若しくはデータ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓの何れかに、直ちに固定する機能を有している。
【００４６】
ビット線電圧調整回路２５の回路構成例を図３に示す。ビット線電圧調整回路２５は、演算増幅器（オペアンプ）３１とＭＯＳトランジスタ３２とを備えてなり、ＭＯＳトランジスタ３２のゲート端子はオペアンプ３１の出力端子と、ＭＯＳトランジスタ３２のドレイン端子はオペアンプ３１の反転入力端子と接続している。また、ＭＯＳトランジスタ３２のソース端子は電源電圧と接続している。更に、オペアンプ３１の反転入力端子はビット線とも接続し、オペアンプ３１の非反転入力端子は、切替回路２６を介してビット線電圧供給回路２３と接続している。ビット線電圧調整回路２５は、ＭＯＳトランジスタ３２から、ＭＯＳトランジスタ３２のドレイン端子とオペアンプ３１の反転入力端子との接続ノードを介して、ビット線にオペアンプ３１の反転入力端子の電圧を供給する。
【００４７】
このような構成とすることで、オペアンプ３１の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３１の反転入力端子と接続するビット線の電位は、オペアンプ３１の非反転入力端子の電位Ｖ１（図３参照）に等しくなる。当該オペアンプ３１の非反転入力端子には第１電圧Ｖｒｅａｄ又は第２電圧Ｖｂｉａｓの何れかが、ビット線電圧発生回路２３及び切替回路２６を介して印加されているから、オペアンプ３１の反転入力端子と接続するビット線の電位は、Ｖｒｅａｄ又はＶｂｉａｓの何れかに直ちに固定され、ビット線に接続するメモリセルの抵抗値により影響を受けることはない。従って、ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しないビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００４８】
オペアンプ３１の具体的な回路構成の一例を図４に示す。Ｖｉｎ＋に非反転入力端子の電圧が、Ｖｉｎ−に反転入力端子の電圧が入力され、Ｖｏｕｔに増幅された電圧が出力される。尚、ソース端子がＶｄｄと接続するＰＭＯＳトランジスタは、電流制御用のトランジスタであり、ゲート端子を固定電圧に接続して使用される。しかしながら、オペアンプの回路構成は図４の構成に限られるものではない。
【００４９】
切替回路２６は、ビット線電圧発生回路２３、後述する第１データ線電圧調整回路２７、及び、ビット線電圧調整回路２５と接続し、ビット線Ｂ１〜Ｂ３の夫々について、ビット線電圧発生回路２３から第１電圧Ｖｒｅａｄが供給される場合は、当該第１電圧Ｖｒｅａｄを出力し、ビット線電圧発生回路２３から第２電圧Ｖｂｉａｓが供給される場合は、データ線電圧発生回路２４から第１データ線電圧調整回路２７を介して供給される第２電圧Ｖｂｉａｓを出力し、ビット線電圧調整回路２５のオペアンプ３１の非反転入力端子の入力とする。切替回路２６の回路構成例を図５に示す。図５の切替回路２６は、２個のＭＯＳトランジスタ３７，３８とインバータ３９ａ，３９ｂ（３９）からなる。
【００５０】
図５（Ａ）は第１電圧Ｖｒｅａｄが第２電圧Ｖｂｉａｓよりも高電圧に設定されている場合の構成例であり、端子Ｂには第１データ線電圧調整回路２７からの第２電圧Ｖｂｉａｓが入力されている。端子Ａに第２電圧Ｖｂｉａｓよりも高電圧の第１電圧Ｖｒｅａｄが入力されると、ＭＯＳトランジスタ３７がオン、ＭＯＳトランジスタ３８がオフとなり、端子Ａの電圧がビット線電圧調整回路２５に印加される。一方、端子Ａに第２電圧Ｖｂｉａｓが入力されると、ＭＯＳトランジスタ３７がオフ、ＭＯＳトランジスタ３８がオンとなり、端子Ｂの第１データ線電圧調整回路２７の電圧がビット線電圧調整回路２５に印加される。
【００５１】
図５（Ｂ）は第１電圧Ｖｒｅａｄが第２電圧Ｖｂｉａｓよりも低電圧に設定されている場合の構成例であり、端子Ｂには第１データ線電圧調整回路２７からの第２電圧Ｖｂｉａｓが入力されている。端子Ａに第２電圧Ｖｂｉａｓよりも低電圧の第１電圧Ｖｒｅａｄが入力されると、ＭＯＳトランジスタ３７がオン、ＭＯＳトランジスタ３８がオフとなり、端子Ａの電圧がビット線電圧調整回路２５に印加される。一方、端子Ａに第２電圧Ｖｂｉａｓが入力されると、トランジスタ３７がオフ、トランジスタ３８がオンとなり、端子Ｂの第１データ線電圧調整回路２７の電圧がビット線電圧調整回路２５に印加される。
【００５２】
また、切替回路２６は、図５（Ａ）に代えて、図６の回路構成を用いるのも好適である。この場合、ＭＯＳトランジスタ３７の一端には、ビット線が選択か非選択かに依らず、常に第１電圧Ｖｒｅａｄが入力される。一方、端子Ａにはビット線デコーダ２１からのＨｉｇｈ或いはＬｏｗレベルの信号が直接入力される。或いは、ＭＯＳトランジスタ３７の一端には、ビット線電圧発生回路２３から供給される第１電圧Ｖｒｅａｄか第２電圧Ｖｂｉａｓの何れかがビット線が選択か非選択かに応じて入力される構成としてもよい。
【００５３】
このような構成とすることで、非選択ビット線に予期しないノイズが生じたとしても、メモリセルが非選択の場合、非選択ビット線の電位を確実にデータ線と同電位（第２電圧Ｖｂｉａｓ）と等しくすることができ、非選択ビット線と非選択データ線を介したリーク電流の削減効果が更に増す。
【００５４】
データ線デコーダ２２は、所定のメモリ動作の対象のメモリセルを第１方向（図１の横方向）に選択し、選択されたメモリセルと接続するデータ線（選択データ線）に対して“１”、非選択のメモリセルと接続するデータ線（非選択データ線）に対して“０”となる信号を、後述する選択回路２９に出力する。即ち、データ線デコーダ２２は、後述する選択回路２９と併せて、データ線Ｄ１〜Ｄ３の夫々を、選択データ線または非選択データ線の何れかに設定するデータ線選択回路としての役割を有している。選択されたメモリセルの読み出しにおいて、データ線電圧発生回路２４は、選択データ線、非選択データ線共に第２電圧Ｖｂｉａｓを、データ線Ｄ１〜Ｄ３の夫々に供給する。
【００５５】
第１データ線電圧調整回路２７は、一端を第１データ線電圧発生回路２４に接続し、他端をデータ線Ｄ１〜Ｄ３毎に設けられた個々の選択回路２９に接続している。第１データ線電圧調整回路２７は、選択回路２９を介して、非選択データ線の電位を、データ線電圧供給回路２４から供給される第２電圧Ｖｂｉａｓに、直ちに固定する機能を有している。
【００５６】
第１データ線電圧調整回路２７の回路構成例を図７に示す。第１データ線電圧調整回路２７は、演算増幅器（オペアンプ）３３とＭＯＳトランジスタ３４とを備えてなり、ＭＯＳトランジスタ３４のゲート端子はオペアンプ３３の出力端子と、ＭＯＳトランジスタ３４のドレイン端子はオペアンプ３３の反転入力端子と接続している。また、ＭＯＳトランジスタ３４のソース端子は電源電圧と接続している。更に、オペアンプ３３の反転入力端子は選択回路２９を介してデータ線と接続し、オペアンプ３３の非反転入力端子はデータ線電圧発生回路２４と接続している。第１データ線電圧調整回路２７は、トランジスタ３４から、トランジスタ３４のドレイン端子とオペアンプ３３の反転入力端子との接続ノードを介して、非選択データ線にオペアンプ３３の反転入力端子の電圧を供給する。更に、トランジスタ３４のドレイン端子とオペアンプ３３の反転入力端子との接続ノードの電圧は、切替回路２６の入力にもなっている。
【００５７】
このような構成とすることで、オペアンプ３３の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３３の反転入力端子と接続する非選択データ線の電位は、オペアンプ３３の非反転入力端子に入力される電位、即ち、データ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓに直ちに固定され、当該データ線に接続するメモリセルの抵抗値により影響を受けることはない。従って、非選択データ線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない非選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００５８】
第２データ線電圧調整回路２８は、一端をデータ線電圧発生回路２４に接続し、他端をデータ線Ｄ１〜Ｄ３毎に設けられた個々の選択回路２９に接続している。第２データ線電圧調整回路２８は、選択回路２９を介して、選択データ線の電位を、データ線電圧供給回路２４から供給される第２電圧Ｖｂｉａｓに、直ちに固定する機能を有している。第２データ線電圧調整回路２８は、また、センス回路１７と選択回路２９を結ぶ配線（以下、適宜“センス線”と称す）の電圧を第２電圧Ｖｂｉａｓに固定する。
【００５９】
第２データ線電圧調整回路２８の回路構成例を図８に示す。第２データ線電圧調整回路２８は、演算増幅器（オペアンプ）３５とＭＯＳトランジスタ３６とを備えてなり、ＭＯＳトランジスタ３６のゲート端子はオペアンプ３５の出力端子と、ＭＯＳトランジスタ３６のソース端子はオペアンプ３５の反転入力端子と接続している。また、ＭＯＳトランジスタ３６のドレイン端子は電源電圧と接続している。更に、オペアンプ３５の反転入力端子はセンス回路１７と、及び、選択回路２９を介してデータ線と、並列に接続し、オペアンプ３５の非反転入力端子はデータ線電圧発生回路２４と接続している。第２データ線電圧調整回路２８は、トランジスタ３６から、トランジスタ３６のドレイン端子とオペアンプ３５の反転入力端子との接続ノードを介して、選択データ線にオペアンプ３５の反転入力端子の電圧を供給する。
【００６０】
このような構成とすることで、オペアンプ３５の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３５の反転入力端子と接続する選択データ線の電位は、オペアンプ３５の非反転入力端子に入力される電位、即ち、データ線電圧発生回路２４から供給される第２電圧Ｖｂｉａｓに直ちに固定され、当該データ線に接続するメモリセルの抵抗値により影響を受けることはない。従って、選択データ線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない選択データ線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００６１】
選択回路２９は、データ線Ｄ１〜Ｄ３の夫々につき各別に設けられ、夫々、一のデータ線、第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８と接続している。選択回路２９は、自身と接続するデータ線が非選択データ線の場合は、データ線電圧発生回路２４から供給され第１データ線電圧調整回路２７を経由した第２電圧Ｖｂｉａｓを、或いは、自身と接続するデータ線が選択データ線の場合は、データ線電圧発生回路２４から供給され第２データ線電圧調整回路２８を経由した第２電圧Ｖｂｉａｓを、当該データ線に供給する。データ線に供給される第２電圧Ｖｂｉａｓの経由先が第１データ線電圧調整回路２７又は第２データ線電圧調整回路２８の何れかになるか、即ち、各データ線が非選択データ線か選択データ線の何れに該当するかは、データ線デコーダ２２からの出力信号により決定される。
【００６２】
選択回路２９の回路構成例を図９に示す。選択回路２９はトランジスタ４１，４２とインバータ４３からなるスイッチであり、選択回路２９は、データ線デコーダ２２からの信号に応じて、データ線の接続先を第１データ線電圧調整回路２７、或いは、第２データ線電圧調整回路２８の何れかに切り替える。図９に示される例では、読み出し選択時、データ線デコーダ２２からＨｉｇｈ（“１”）の信号を受け取ると、トランジスタ４２がオンとなり、データ線が第２データ線電圧調整回路２８に接続される。一方、読み出し非選択時にはＬｏｗ（“０”）の信号を受け取ると、トランジスタ４１がオンとなり、データ線は第１データ線電圧調整回路２７へ接続される。何れの場合も、第１データ線電圧調整回路２７、或いは、第２データ線電圧調整回路２８の働きにより、データ線の電位は所定の第２電圧Ｖｂｉａｓに固定されている。
【００６３】
センス回路１７は、第２データ線電圧調整回路２８と個々の選択回路２９を接続する配線上に接続され、読み出し時において、選択データ線に流れる電流を非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知する。本実施形態では、センス回路１７は、電流の大小を判別する電流センス回路であることを想定している。
【００６４】
以下に、図１においてメモリセルアレイ１０の左上のメモリセルＭ１１を選択した場合を例として、本発明装置１００における選択メモリセルの読み出し動作の概要を説明する。
【００６５】
ビット線デコーダ２１により選択されたビット線Ｂ１と接続するビット線電圧調整回路２５には、ビット線電圧発生回路２３より第１電圧Ｖｒｅａｄが印加され、非選択のビット線Ｂ２又はＢ３と接続するビット線電圧調整回路２５には、切替回路２６を介して、データ線電圧発生回路２４からの第２電圧Ｖｂｉａｓが印加される。
【００６６】
ビット線電圧調整回路２５の働きにより、各ビット線と接続するメモリセルの可変抵抗素子の抵抗値分布に拘わらず、選択ビット線Ｂ１は直ちに第１電圧Ｖｒｅａｄに固定され、非選択ビット線Ｂ２とＢ３は直ちに第２電圧Ｖｂｉａｓに固定される。
【００６７】
一方、データ線デコーダ２２により選択されたデータ線Ｄ１と接続する選択回路２９は、当該選択データ線を第２データ線電圧調整回路２８及びセンス回路１７に接続させ、非選択のデータ線Ｄ２又はＤ３と接続する選択回路２９は、当該非選択データ線を第１データ線電圧調整回路２７に接続させる。
【００６８】
第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８には、データ線電圧発生回路２４から第２電圧Ｖｂｉａｓが供給されており、これにより選択データ線および非選択データ線は、各データ線と接続するメモリセルの可変抵抗素子の抵抗値分布に拘わらず、直ちにＶｂｉａｓに固定される。
【００６９】
ここで、選択されたメモリセルＭ１１の両端の電位について考えると、選択ビット線Ｂ１側のノード＃Ａの電位はビット線電圧調整回路２５によってＶｒｅａｄに固定され、選択データ線Ｄ１側のノード＃Ｂの電位は第２データ線電圧調整回路２８によってＶｂｉａｓに固定されている。
【００７０】
同様に、選択ビット線Ｂ１と非選択データ線Ｄ２に接続する半選択のメモリセルＭ１２の両端の電位について考えると、選択ビット線Ｂ１側のノード＃Ｃの電位はビット線電圧調整回路２５によってＶｒｅａｄに固定され、非選択データ線Ｄ２側のノード＃Ｄの電位は第１データ線電圧調整回路２７によってＶｂｉａｓに固定されている。
【００７１】
同様に、非選択ビット線Ｂ３と選択データ線Ｄ１に接続する半選択のメモリセルＭ３１の両端の電位について考えると、非選択ビット線Ｂ３側のノード＃Ｅの電位はビット線電圧調整回路２５によってＶｂｉａｓに固定され、選択データ線Ｄ１側のノード＃Ｆの電位は第２データ線電圧調整回路２８によってＶｂｉａｓに固定されている。
【００７２】
同様に、非選択ビット線Ｂ３と非選択データ線Ｄ２に接続する非選択のメモリセルＭ３２の両端の電位について考えると、非選択ビット線Ｂ３側のノード＃Ｇの電位はビット線電圧調整回路２５によってＶｂｉａｓに固定され、非選択データ線Ｄ２側のノード＃Ｈの電位は第１データ線電圧調整回路２７によってＶｂｉａｓに固定されている。
【００７３】
データ線およびビット線の配線抵抗がメモリセルの低抵抗状態の時の抵抗値よりも十分に小さい場合、ノード＃Ａ〜＃Ｈの各電位は各電圧調整回路の非反転入力端子に印加されている電圧レベルに正確に保持される。これにより、読み出し時に発生するリーク電流を格段に抑えることができる。
【００７４】
更に、ノード＃Ａ〜＃Ｈの各電位は、各電圧調整回路の非反転入力端子に印加されている電圧レベルにのみ依存し、一定の所定の電圧に固定されるため、メモリセルアレイ１０内のメモリセルの可変抵抗素子の抵抗値分布に依存しない。従って、メモリセルアレイ１０内のメモリセルがいかなる抵抗値分布にある場合にも、初期リークを最小限に抑えることができる機構になっている。
【００７５】
この結果、選択されたメモリセルＭ１１には、メモリセルＭ１１の抵抗状態に依らず、Ｖｒｅａｄ−Ｖｂｉａｓの電圧が印加されるが、非選択ビット線の電位、選択データ線の電位、及び、非選択データ線の電位は、共に同電位に固定されているため、非選択ビット線と選択データ線に接続する半選択のメモリセルＭ２１或いはＭ３１を介したリーク電流は発生しない。メモリセルの抵抗値をＲとすると、選択されたメモリセルＭ１１には（Ｖｒｅａｄ−Ｖｂｉａｓ）／Ｒの電流が流れ、この電流のみを選択データ線Ｄ１、選択回路２９、及び、センス線を介してセンス回路１７で検知し、メモリセルＭ１１の抵抗状態が高抵抗状態であるか低抵抗状態であるかを読み出すことができる。
【００７６】
尚、ビット線電圧調整回路のみを、或いは、第１データ線電圧調整回路のみを備えることでもリーク電流は低減され、本発明の効果が得られるが、本実施形態で説明した通り、各電圧調整回路を全て備えることで、より効果的にリーク電流を低減することができる。
【００７７】
〈第２実施形態〉
上述の第１実施形態において、ビット線毎にビット線電圧調整回路を備え、ビット線に供給される電圧を第１電圧と第２電圧の何れかに固定する構成について説明したが、本発明はこれに限られるものではない。図１０は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１０１」と称す）の概略構成を示す回路ブロック図である。本発明装置１０１は、ビット線毎に選択回路２９ｂを備え、ビット線デコーダ２１からの信号に基づき、選択回路２９ｂを介して各ビット線に供給される電圧を、ビット線が選択ビット線の場合第１電圧Ｖｒｅａｄに、ビット線が非選択ビット線の場合第２電圧Ｖｂｉａｓに、切り替えて印加する構成である。言い換えると、本発明装置１０１は、本発明装置１００におけるデータ線側のデータ線電圧供給回路１６の回路構成を、ビット線側のビット線電圧供給回路１５の回路構成に対しても採用したものである。
【００７８】
ビット線電圧供給回路１５は、ビット線デコーダ２１、ビット線電圧発生回路２３、第１のビット線電圧調整回路２５ａ、第２のビット線電圧調整回路２５ｂ、及び、選択回路２９ｂで構成される。
【００７９】
ビット線デコーダ２１は、所定のメモリ動作の対象のメモリセルを第２方向（図１０の縦方向）に選択し、選択されたメモリセルと接続するビット線（選択ビット線）に対して“１”、非選択のメモリセルと接続するビット線（非選択ビット線）に対して“０”となる信号を、選択回路２９ｂに出力する。即ち、ビット線デコーダ２１は、選択回路２９ｂと併せて、ビット線Ｂ１〜Ｂ３の夫々を、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。
【００８０】
ビット線電圧発生回路２３は、選択されたメモリセルの読み出しにおいて、選択ビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択ビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、ビット線Ｂ１〜Ｂ３の夫々に供給する。ここで、非選択ビット線に供給する第２電圧Ｖｂｉａｓについては、データ線電圧発生回路２４により生成され、第１データ線電圧調整回路２７を介して固定された電圧を利用することができるため、ビット線電圧発生回路２３は、選択ビット線に供給するための第１電圧Ｖｒｅａｄを供給するだけでよい。
【００８１】
第１のビット線電圧調整回路２５ａは、一端を第１データ線電圧調整回路２７に接続し、他端をビット線Ｂ１〜Ｂ３毎に設けられた個々の選択回路２９ｂに接続している。第１のビット線電圧調整回路２５ａの回路構成例は第１実施形態における図３と同様である。ただし、第１のビット線電圧調整回路２５ａでは、図３において、オペアンプ３１の反転入力端子は選択回路２９ｂを介してビット線と接続され、オペアンプ３１の非反転入力端子は第１データ線電圧調整回路２７のオペアンプ３３の反転入力端子と接続されている（図８参照）。
【００８２】
このような構成とすることで、オペアンプ３１の増幅度が十分に大きいとき、オペアンプのバーチャルショートの効果により、オペアンプ３１の反転入力端子と選択回路２９ｂを介して接続する非選択ビット線の電位は、オペアンプ３１の非反転入力端子に入力される電位、即ち、第２電圧Ｖｂｉａｓに直ちに固定され、当該ビット線に接続するメモリセルの抵抗値により影響を受けることはない。従って、非選択ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない非選択ビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００８３】
更に、第１データ線電圧調整回路２７のオペアンプ３３の反転入力端子の電圧がオペアンプ３１の非反転入力端子に入力されることにより、非選択ビット線に予期しないノイズが生じたとしても、非選択ビット線の電位を確実にデータ線と同電位（第２電圧Ｖｂｉａｓ）と等しくすることができ、非選択ビット線と非選択データ線を介したリーク電流の増大を抑制することができる。
【００８４】
第２のビット線電圧調整回路２５ｂは、一端をビット線電圧発生回路２３に接続し、他端をビット線Ｂ１〜Ｂ３毎に設けられた個々の選択回路２９ｂに接続している。第１のビット線電圧調整回路２５ｂの回路構成例は第１実施形態における図３と同様である。ただし、第２のビット線電圧調整回路２５ｂでは、図３において、オペアンプ３１の反転入力端子は選択回路２９ｂを介してビット線と接続される。第２のビット線電圧調整回路２５ｂは、選択回路２９ｂを介して、選択ビット線の電位を、オペアンプのバーチャルショートの効果により、オペアンプ３１の非反転入力端子の電圧である第１電圧Ｖｒｅａｄに、直ちに固定する。この結果、選択ビット線の電位が可変抵抗素子の抵抗値分布に依らず固定されるため、リーク電流を抑えることができる。更に、予期しない選択ビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待できる。
【００８５】
選択回路２９ｂは、ビット線Ｂ１〜Ｂ３の夫々につき各別に設けられ、夫々、一のビット線、第１のビット線電圧調整回路２５ａ、及び、第２のビット線電圧調整回路２５ｂと接続している。選択回路２９ｂは、ビット線デコーダ２１からの信号を受け、自身と接続するビット線が非選択ビット線の場合は、第１のビット線電圧調整回路２５ａを経由した第２電圧Ｖｂｉａｓを、或いは、自身と接続するビット線が選択ビット線の場合は、ビット線電圧発生回路２３から供給され第２のビット線電圧調整回路２５ｂを経由した第１電圧Ｖｒｅａｄを、当該ビット線に供給する。ビット線に供給される電圧が、第１のビット線電圧調整回路２５ａを経由した第２電圧Ｖｂｉａｓ、又は、第２のビット線電圧調整回路２５ｂを経由した第１電圧Ｖｒｅａｄの何れかになるか、即ち、各ビット線が非選択ビット線か選択ビット線の何れに該当するかは、ビット線デコーダ２１からの出力信号により決定される。
【００８６】
データ線電圧供給回路１６は、データ線デコーダ２２、データ線電圧発生回路２４、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９で構成される。データ線電圧供給回路１６の各回路、並びに、センス回路１７、及び、メモリセルアレイ１０の構成については、第１実施形態における本発明装置１００と同様であるので説明を割愛する。
【００８７】
〈第３実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１０２」と称す）につき、図面を参照して説明する。図１１は本発明装置１０２の概略構成を示す回路ブロック図である。本発明装置１０２は、本発明装置１００では２次元的に配列されていたメモリセルを、更に３次元的に配列させたメモリセルアレイ５０を備える。
【００８８】
メモリセルアレイ５０は、不揮発性の可変抵抗素子とダイオードからなる二端子型のメモリセルを第１方向（図１１の縦方向）と第２方向（図１１の横方向）にマトリクス状に配列させることで得られる第１実施形態におけるメモリセルアレイ１０を、更に複数層、第３方向（図１１の奥行き方向）に重ねて配列させた、メモリセルが三次元的に配列したメモリセルアレイである。各メモリセルの一端（ダイオード側）を第２方向と第３方向に平行で、第１方向に垂直な平面プレート状のデータ線Ｄ１〜Ｄｎに接続し、他端（可変抵抗素子側）を第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに接続してなる。このため、第１方向に同じ位置のメモリセルの一端同士は、第２方向及び第３方向に相互に接続され、同一の平面プレート状のデータ線に接続されている。当該データ線は、選択回路２９を介して、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、データ線デコーダ２２と接続している。
【００８９】
尚、図１１では、図面が煩雑になるのを避けるため、複数層（ここでは、３層）の二次元メモリセルアレイ１０のうち、最も手前にあるメモリセルアレイ１０のみ表示し、奥にあるメモリセルアレイの図示は割愛している。
【００９０】
第１方向に延伸するビット線は、夫々、メモリセルが配置される領域に対し第１方向に隣接して配置される選択トランジスタアレイ６１内の個々の選択トランジスタと接続し、当該選択トランジスタを介して第２ビット線Ｂ１’〜Ｂ３’と接続している。図１２に選択トランジスタアレイの回路構成例を示す。
【００９１】
選択トランジスタアレイ６１は、トランジスタ６３が第２方向及び第３方向に夫々複数（図１２ではｍ×ｎ個）、二次元マトリクス上に配列されてなり、個々のトランジスタ６３のソース端子が、夫々、第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに格別に接続されている。また、第３方向に同じ位置のトランジスタ６３のドレイン端子が、第２方向に延伸する共通の第２ビット線Ｂ１’〜Ｂ３’に接続されている。言い換えると、ビット線Ｂ１１〜Ｂ３ｍは、夫々、対応する選択トランジスタアレイ６１上のトランジスタを介して第２ビット線Ｂ１’〜Ｂ３’と各別に接続し、第３方向に同じ位置のビット線毎に第２方向に延伸する第２ビット線Ｂ１’〜Ｂ３’の何れかにまとめられている。第２ビット線Ｂ１’〜Ｂ３’はビット線電圧調整回路２５、切替回路２６、及び、ビット線電圧発生回路２３を介してビット線デコーダ２１と接続している。一方、個々のトランジスタ６３のうち、第２方向に同じ位置のトランジスタのゲート端子同士が、夫々、第３方向に延伸するワード線Ｗ１〜Ｗｍに各別に接続されている。ワード線Ｗ１〜Ｗｍはワード線デコーダ６２に接続される。即ち、本発明装置１０２は、ワード線Ｗ１〜Ｗｍと第２ビット線Ｂ１’〜Ｂ３’によりビット線の選択を行う構成であり、ビット線デコーダ２１と併せて、選択トランジスタアレイ６１とワード線デコーダ６２が、選択ビット線または非選択ビット線の何れかに設定するビット線選択回路としての役割を有している。
【００９２】
本発明装置１０２は、データ線デコーダ２２が三次元メモリセルアレイ５０内の動作対象のメモリセルの第１方向の位置を選択し、ワード線デコーダ６２が第２方向の位置を選択し、ビット線デコーダ２１が第３方向の位置を選択して、選択されたビット線に第２ビット線を介して第１電圧Ｖｒｅａｄ（例えば、０Ｖ）を、非選択のビット線に第２ビット線を介して第２電圧Ｖｂｉａｓ（例えば、０．５Ｖ）を、選択或いは非選択のデータ線に第２電圧Ｖｂｉａｓを、夫々印加することにより、選択されたメモリセルの読み出しを行うことができる。
【００９３】
ビット線デコーダ２１、データ線デコーダ２２、ビット線電圧発生回路２３、データ線電圧発生回路２４、ビット線電圧調整回路２５、切替回路２６、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、選択回路２９、及び、センス回路１７の具体的な構成については、夫々、第１実施形態と同様であるので説明を割愛する。
【００９４】
上記のメモリセルアレイ５０は、層間絶縁膜とデータ線となるプレート電極層の多層構造を形成後、当該多層構造を貫通する複数の孔を穿ち、当該孔の内壁に可変抵抗体膜、及び可変抵抗素子の電極を堆積し、その後、ビット線となる金属材料で孔内を充填することにより形成できる。図１３にメモリセルアレイ５０の断面構造の一例を示す。図１３はデータ線としてのプレート電極が４層に積層されたメモリセルアレイ５０の例であり、図１１の第３方向に垂直な面における断面構造図である。
【００９５】
基板上に、例えばｐ型多結晶シリコン膜で形成されたプレート電極７１が４層、層間絶縁膜７２を介して第１方向に互いに分離されて積層されている。当該積層膜を貫通し、基板に達する深さの複数の貫通孔７３が形成され、当該貫通孔７３は、その内側壁が可変抵抗体７４、及び第１電極７５で覆われるとともに、ビット線となる金属膜７６により充填されている。
【００９６】
プレート電極７１の可変抵抗体７４側の端部には、貫通孔７３からｎ型の不純物が拡散されてｎ型領域８１が形成されており、これにより、プレート電極７１の可変抵抗体７４側の端部にＰＮ接合によるダイオード１２が形成されている。プレート電極７１は、当該ｎ型領域と接触する端部においてダイオード１２のカソード電極を構成するとともに、可変抵抗素子の第２電極を兼ねている。可変抵抗体７４を構成する金属酸化膜は第１方向に連続して形成されているが、初期化処理前は高抵抗状態であり、層間絶縁膜７２と対向している部分は初期化されないため、可変抵抗素子１１は第１方向に複数分離して形成されることになる。この結果、可変抵抗素子１１、及び、ダイオード１２からなるメモリセルＭが、第１方向に複数分離して形成される。
【００９７】
基板上には、ドレイン領域７７、ソース領域７８、チャネル領域７９、及び、ゲート電極８０からなるトランジスタ６３が、二次元マトリクス状に配列して形成され、選択トランジスタアレイ６２が形成されており、各トランジスタ６３のソース領域７８が、夫々、貫通孔７３を充填する第１電極７５及び金属膜（ビット線）７６と各別に接続する。各トランジスタ６３のドレイン拡散領域７７は、夫々、貫通孔８２を介して第２方向に延伸する第２ビット線８３と接続する。また、第２方向に同じ位置のトランジスタ６３のゲート電極８０同士は相互に接続され、第３方向に延伸するワード線となって、ワード線デコーダ６２に接続される。
【００９８】
上記本発明装置１０２は、データ線と接続するダイオードを個々のメモリセルに備えることにより、選択データ線および非選択データ線を介したリーク電流が低減される上、更に、ビット線電圧調整回路２５、第１データ線電圧調整回路２７，第２データ線電圧調整回路２８、及び、切替回路２６の働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、より効果的にリーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【００９９】
〈第４実施形態〉
上記第３実施形態では、データ線が平面プレート状であり、ビット線が一次元の配線であり、ビット線側から読み出し用の第１電圧を印加して読み出しを行う構成について説明したが、本発明はこれに限られるものではない。ビット線が平面プレート状であり、データ線が一次元の配線であり、平面プレート状のビット線側から読み出し用の第１電圧を印加して読み出しを行う構成も可能である。その場合の概略構成を示す回路ブロック図を図１４に示す。
【０１００】
図１４に示される不揮発性半導体装置１０３（以下、適宜「本発明装置１０３」と称す）では、三次元メモリセルアレイ５０ａが、各メモリセルの一端（可変抵抗素子側）を第２方向（図１４の縦方向）に延伸するデータ線Ｄ１１〜Ｄ３ｍに接続し、各メモリセルの他端（ダイオード側）を第１方向（図１４の横方向）と第３方向（図１４の奥行き方向）に平行で、第２方向に垂直な平面プレート状のビット線Ｂ１〜Ｂｎに接続してなる。このため、第２方向に同じ位置のメモリセルの他端同士は、第１方向及び第３方向に相互に接続され、同一の平面プレート状のビット線に接続されている。尚、図１４では、図１１と同様、図面が煩雑になるのを避けるため、複数層（ここでは、３層）の二次元メモリセルアレイ１０のうち、最も手前にあるメモリセルアレイ１０のみ表示し、奥にあるメモリセルアレイの図示は割愛している。
【０１０１】
第２方向に延伸するデータ線Ｄ１１〜Ｄ３ｍは、夫々、メモリセルが配置される領域に対して第２方向に隣接して配置される選択トランジスタアレイ６１ａの個々の選択トランジスタ６３と接続し、当該選択トランジスタを介して第２データ線Ｄ１’〜Ｄ３’と接続している。個々のトランジスタ６３のうち、第１方向に同じ位置のトランジスタのゲート端子同士が、夫々、第３方向に延伸するワード線Ｗ１〜Ｗｍに各別に接続された上、ワード線がワード線デコーダ６２に接続される。
【０１０２】
選択トランジスタアレイ６１ａは、トランジスタ６３が第１方向及び第３方向に夫々複数（ｍ×ｎ個）、二次元マトリクス上に配列されてなるが、具体的な回路構成は図１２と同様であるので説明を割愛する。図１２において、ビット線Ｂ１１〜Ｂ３ｍをデータ線Ｄ１１〜Ｄ３ｍに、第２ビット線Ｂ１’〜Ｂ３’を第２データ線Ｄ１’〜Ｄ３’に、夫々、読みかえればよい。
【０１０３】
本発明装置１０３は、ワード線Ｗ１〜Ｗｍと第２データ線Ｄ１’〜Ｄ３’によりデータ線Ｄ１１〜Ｄ３ｍの選択を行う構成であり、データ線デコーダ２２、及び、選択回路２９と併せて、選択トランジスタアレイ６１ａとワード線デコーダ６２が、データ線を選択データ線または非選択データ線の何れかに設定するデータ線選択回路としての役割を有している。即ち、本発明装置１０３は、ワード線デコーダ６２が三次元メモリセルアレイ５０ａ内の動作対象のメモリセルの第１方向の位置を選択し、ビット線デコーダ２１が第２方向の位置を選択し、データ線デコーダ２２が第３方向の位置を選択して、選択されたビット線に第１電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を、非選択のビット線に第２電圧Ｖｂｉａｓ（例えば、０Ｖ）を、選択或いは非選択のデータ線に第２データ線を介して第２電圧Ｖｂｉａｓを、夫々印加することにより、選択されたメモリセルの読み出しを行うことができる。
【０１０４】
上記本発明装置１０３は、ビット線と接続するダイオードをメモリセルに備えることにより、選択ビット線および非選択ビット線を介したリーク電流が低減される上、更に、ビット線電圧調整回路２５、第１データ線電圧調整回路２７，第２データ線電圧調整回路２８、及び、切替回路２６の働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、より効果的にリーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【０１０５】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【０１０６】
以下に、別実施形態について説明する。
【０１０７】
〈１〉上記実施形態において、センス回路１７は複数有していてもよい。その場合、各センス回路１７を夫々別の選択ビット線に接続することで、同時に複数の選択されたメモリセルの読み出しを行うことができる。その場合、選択データ線と少なくとも同数の第２データ線電圧調整回路２８を有し、夫々を、センス回路１７の入力と各別に接続し、選択回路２９を介して選択データ線と各別に接続することで、選択データ線の電位が固定された状態で読み出しを行うことができる。
【０１０８】
〈２〉上記第１実施形態は、ビット線電圧発生回路２３とビット線電圧調整回路２５の間に切替回路２６を備え、第１データ線電圧調整回路２７により固定された第２電圧Ｖｂｉａｓを、切替回路２６、及び、ビット線電圧調整回路２５を介して非選択ビット線に供給することで、非選択ビット線の電位を確実にデータ線と同じ第２電圧Ｖｂｉａｓに固定する構成であるが、非選択ビット線の電位変動がそれ程大きくないと想定される場合には、切替回路２６を省略し、ビット線電圧発生回路２３が発生した第１電圧Ｖｒｅａｄ又は第２電圧Ｖｂｉａｓの何れかを直接、ビット線電圧調整回路のオペアンプ３１の非反転入力端子に入力する構成としてもよい。
【０１０９】
〈３〉同様に、上記第２実施形態は、データ線電圧発生回路２４が発生し、第１データ線電圧調整回路２７により固定され、更に第１のビット線電圧調整回路２５ａにより固定された第２電圧Ｖｂｉａｓを非選択ビット線に供給する構成であるが、非選択ビット線の電位変動がそれ程大きくないと想定される場合には、第１データ線電圧調整回路２７を介さず、ビット線電圧発生回路２３が発生し、第１のビット線電圧調整回路により固定された第２電圧Ｖｂｉａｓを非選択ビット線に構成する構成としてもよい。
【０１１０】
〈４〉上記第２実施形態において、非選択ビット線には、第１データ線電圧調整回路２７により固定され、更に第１のビット線電圧調整回路２５ａにより固定された第２電圧Ｖｂｉａｓが印加されているが、第１のビット線電圧調整回路２５ａを介さず、直接、第１データ線電圧調整回路により固定された電圧を選択回路２９ｂの入力とすることも可能である。その場合、第１データ線電圧調整回路２７が第１のビット線電圧調整回路２５ａを兼ねるとともに、第２電圧Ｖｂｉａｓを発生する機能については、データ線電圧発生回路２４がビット線電圧発生回路２３を兼ねることになる。
【０１１１】
〈５〉上記第３実施形態は、ビット線電圧供給回路１５、データ線電圧供給回路１６については第１実施形態に係る本発明装置１００の回路構成を用い、三次元メモリセルアレイ５０の読み出しを行う構成であるが、ビット線電圧供給回路１５については第２実施形態の回路構成を用いることも可能である。図１５は第２実施形態に係る本発明装置１０１に対し、三次元のメモリセルアレイ構成を採用した不揮発性半導体記憶装置１０４（以下、適宜「本発明装置１０４」と称す）の回路ブロック図である。図１５に示される三次元メモリセルアレイ５０は、第３実施形態と同様、各メモリセルの一端（ダイオード側）を第２方向と第３方向に並行で、第１方向に垂直な平面プレート状のデータ線Ｄ１〜Ｄｎに接続し、他端（可変抵抗素子側）を第１方向に延伸するビット線Ｂ１１〜Ｂ３ｍに接続してなる。各ビット線は選択トランジスタアレイ内の対応するトランジスタを介して第２ビット線と接続される。ビット線デコーダ２１及び選択回路２９ｂにより第２ビット線が選択される。
【０１１２】
同様に、上記第４実施形態において示した本発明装置１０３についても、ビット線電圧供給回路１５については第２実施形態の回路構成を用いることも可能である。図１６は第２実施形態に係る本発明装置１０１に対し、本発明装置１０３の三次元セルアレイ構成を採用した不揮発性半導体記憶装置１０５（本発明装置１０５）の回路ブロック図である。
【０１１３】
上記本発明装置１０４及び本発明装置１０５も、第１のビット線電圧調整回路２５ａ、第２のビット線電圧調整回路２５ｂ、第１データ線電圧調整回路２７、第２データ線電圧調整回路２８、及び、選択回路２９，２９ｂの働きにより、ビット線およびデータ線の夫々に印加される電圧が、可変抵抗素子の抵抗値分布に依らず、規定の電位に直ちに固定されるため、リーク電流を抑えることができる。更に、予期しないデータ線およびビット線の電圧変動により可変抵抗素子の抵抗値が書き換えられてしまうことを防ぐことができるため、ディスターブが抑制され、読み出しマージンの向上が期待でき、かつ、大容量化が可能になる。
【０１１４】
〈６〉上記第３及び第４実施形態並びに別実施形態に係る本発明装置１０２〜１０５は、選択トランジスタアレイ内において、ワード線が第３方向に延伸し、第２ビット線あるいは第２データ線が第３方向に垂直な第１方向あるいは第２方向に延伸している構成であるが、第２ビット線あるいは第２データ線が第３方向に延伸し、ワード線を第３方向に垂直な第１方向あるいは第２方向に延伸する構成としても構わない。
【０１１５】
〈７〉上記第１乃至第４実施形態において、一の第１データ線電圧調整回路２７、及び、一の第２データ線電圧調整回路２８を備え、当該第１データ線電圧調整回路２７が全ての非選択データ線の電位を第２電圧Ｖｂｉａｓに固定し、当該第２データ線電圧調整回路２８が選択データ線の電位を第２電圧Ｖｂｉａｓに固定する場合の構成例を説明しているが、第１データ線電圧調整回路２７、及び、第２データ線電圧調整回路２８は、夫々、複数備えていてもよい。第１データ線電圧調整回路２７が複数ある場合は、例えば、データ線を第１データ線電圧調整回路２７の個数だけグループに分け、当該データ線のグループ毎に、対応する第１データ線電圧調整回路２７が選択回路２９を介して非選択データ線に固定された第２電圧を供給する構成とする。更に、第２データ線電圧調整回路２８を複数備えることで、上述の通り、複数の選択データ線に対して対応する第２データ線電圧調整回路２８により固定された第２電圧を各別に印加して、複数の選択メモリセルに対して同時に読み出しを行うことができる。これは、上記別実施形態に係る本発明装置１０４及び１０５についても同様である。尚、本発明装置１０３及び１０５の場合は、例えば、第２データ線を第１データ線電圧調整回路２７の個数だけグループに分け、当該第２データ線のグループ毎に、対応する第１データ線電圧調整回路２７が選択回路２９ｂ、及び、選択トランジスタアレイ６１ａを介して非選択データ線に固定された第２電圧を供給する構成とする。
【０１１６】
〈８〉同様に、上記第２実施形態において、一の第１のビット線電圧調整回路２５ａ、及び、一の第２のビット線電圧調整回路２５ｂを備え、当該第１のビット線電圧調整回路２５ａが全ての非選択ビット線の電位を第２電圧Ｖｂｉａｓに固定し、当該第２のビット線電圧調整回路２５ｂが選択ビット線の電位を第１電圧Ｖｒｅａｄに固定する場合の構成例を説明しているが、第１のビット線電圧調整回路２５ａ、及び、第２のビット線電圧調整回路２５ｂは、夫々、複数備えていてもよい。第１のビット線電圧調整回路２５ａが複数ある場合は、例えば、ビット線を第１のビット線電圧調整回路２５ａの個数だけグループに分け、当該ビット線のグループ毎に、対応する第１のビット線電圧調整回路２５ａが選択回路２９ｂを介して非選択ビット線に固定された第２電圧を供給する構成とする。これは、上記別実施形態に係る本発明装置１０４、１０５についても同様である。尚、本発明装置１０４の場合は、例えば、第２ビット線を第１のビット線電圧調整回路２５ａの個数だけグループに分け、当該第２ビット線のグループ毎に、対応する第１データ線電圧調整回路２５ａが選択回路２９ｂ、及び、選択トランジスタアレイ６１を介して非選択ビット線に固定された第２電圧を供給する構成とする。
【産業上の利用可能性】
【０１１７】
本発明は、不揮発性半導体記憶装置に利用可能であり、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備える不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【０１１８】
１０，９０： メモリセルアレイ
１１： 可変抵抗素子
１２： 電流制限素子（ダイオード）
１５： ビット線電圧供給回路
１６： データ線電圧供給回路
１７： センス回路
２１： ビット線デコーダ
２２： データ線デコーダ
２３： ビット線電圧発生回路
２４： データ線電圧発生回路
２５： ビット線電圧調整回路
２５ａ： 第１のビット線電圧調整回路
２５ｂ： 第２のビット線電圧調整回路
２６： 切替回路
２７： 第１データ線電圧調整回路
２８： 第２データ線電圧調整回路
２９，２９ｂ： 選択回路
３１，３３，３５： 演算増幅器
３２，３４，３６〜３８，４１，４２，９２： ＭＯＳトランジスタ
３９，３９ａ，３９ｂ，４３，９３： インバータ
５０，５０ａ： 三次元メモリセルアレイ
６１，６１ａ： 選択トランジスタアレイ
６２： ワード線デコーダ
６３： 選択トランジスタ
７１： プレート電極
７２： 層間絶縁膜
７３，８２： 貫通孔
７４： 可変抵抗体
７５： 第１電極
７６： 金属膜（ビット線）
７７： トランジスタのドレイン領域
７８： トランジスタのソース領域
７９： トランジスタのチャネル領域
８０： ゲート電極
８１： ｎ型の不純物領域
８３： 第２ビット線
９１： 従来技術に係る電圧抑制回路
１００〜１０５： 本発明に係る不揮発性半導体記憶装置
Ｂ１〜Ｂｎ，Ｂ１１〜Ｂ３ｍ： ビット線
Ｂ１’〜Ｂ３’：第２ビット線
Ｄ１〜Ｄｎ，Ｄ１１〜Ｄ３ｍ： データ線
Ｄ１’〜Ｄ３’： 第２データ線
ＩＡ，ＩＢ： 電流経路
Ｍ，Ｍ１１〜Ｍ３３： メモリセル
Ｖｉｎ＋，Ｖｉｎ−，Ｖｏｕｔ：演算増幅器の各端子の電圧
Ｗ１〜Ｗｍ： ワード線
＃Ａ〜＃Ｉ： メモリセルアレイ内のノード
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、
読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、
読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、
前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、
前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路と、
ビット線電圧調整回路とを備え、
前記ビット線電圧調整回路は、第１の演算増幅器と、ゲート端子が前記第１の演算増幅器の出力端子と接続し、ドレイン端子が前記第１の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続するＭＯＳトランジスタを備え、
前記第１の演算増幅器の非反転入力端子に前記第１電圧または前記第２電圧の何れかが印加されることで、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧または前記第２電圧の何れかに固定し、
前記固定された電圧を、前記ＭＯＳトランジスタから、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノードを介して前記ビット線に供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線毎に、或いは、所定数の前記ビット線同士を選択素子を介して接続する前記ビット線群毎に、前記ビット線電圧調整回路を備え、
前記ビット線が前記選択ビット線であるか、或いは、前記ビット線群に前記選択ビット線が含まれる場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、
前記ビット線が前記非選択ビット線であるか、或いは、前記ビット線群に属する前記ビット線の全てが前記非選択ビット線の場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記非選択ビット線に供給する第１の前記ビット線電圧調整回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記固定された前記第１電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記選択ビット線に供給する第２の前記ビット線電圧調整回路を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、
前記第１データ線電圧調整回路は、
第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、
前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記選択データ線と少なくとも同数の前記センス回路を有し、
前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、
前記第２データ線電圧調整回路の夫々は、
第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、
前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧である固定された前記第２電圧に代えて、前記第２の演算増幅器の反転入力端子の電圧である固定された前記第２電圧を直接或いは前記ビット線選択回路を介して前記非選択ビット線に供給するための回路を備えることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
【請求項８】
電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、
読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、
読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、
前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路を備え、
前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、
前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、
前記第１データ線電圧調整回路は、
第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、
前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記選択データ線と少なくとも同数の前記センス回路を有し、
前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、
前記第２データ線電圧調整回路の夫々は、
第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、
前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、
前記データ線は、前記第１方向に同じ位置の前記メモリセルの一端同士を前記第２方向及び前記第３方向に接続してなり、
前記ビット線選択回路は、前記ビット線を選択するための選択トランジスタを、前記第２方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第１方向に隣接して配置した選択トランジスタアレイを有し、
前記第２方向または前記第３方向の何れか一方に同じ位置の前記ビット線は、夫々、対応する前記選択トランジスタを介して共通の第２ビット線と接続し、
前記第２方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第２方向または前記第３方向の何れか一方に延伸するワード線と接続され、
前記第２ビット線および前記ワード線により前記ビット線が選択され、前記第２ビット線を介して前記選択ビット線に前記第１電圧が、前記非選択ビット線に前記第２電圧が供給されることを特徴とする請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、
前記ビット線は、前記第２方向に同じ位置の前記メモリセルの他端同士を前記第１方向及び前記第３方向に接続してなり、
前記データ線選択回路は、前記データ線を選択するための選択トランジスタを、前記第１方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第２方向に隣接して配置した選択トランジスタアレイを有し、
前記第１方向または前記第３方向の何れか一方に同じ位置の前記データ線は、夫々、対応する前記選択トランジスタを介して共通の第２データ線と接続し、
前記第１方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第１方向または前記第３方向の何れか一方に延伸するワード線と接続され、
前記第２データ線および前記ワード線により前記データ線が選択され、前記第２データ線を介して前記選択データ線および前記非選択データ線に前記第２電圧が供給されることを特徴とする請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１】
電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、
読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、
読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、
前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、
前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路と、
ビット線電圧調整回路とを備え、
前記ビット線電圧調整回路は、第１の演算増幅器と、ゲート端子が前記第１の演算増幅器の出力端子と接続し、ドレイン端子が前記第１の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続するＭＯＳトランジスタを備え、
前記第１の演算増幅器の非反転入力端子に前記第１電圧または前記第２電圧の何れかが印加されることで、前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧または前記第２電圧の何れかに固定し、
前記固定された電圧を、前記ＭＯＳトランジスタから、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノードを介して前記ビット線に供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線毎に、或いは、所定数の前記ビット線同士を選択素子を介して接続する前記ビット線群毎に、前記ビット線電圧調整回路を備え、
前記ビット線が前記選択ビット線であるか、或いは、前記ビット線群に前記選択ビット線が含まれる場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、
前記ビット線が前記非選択ビット線であるか、或いは、前記ビット線群に属する前記ビット線の全てが前記非選択ビット線の場合、前記ビット線選択回路の出力に応じて、対応する前記ビット線電圧調整回路の前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、前記固定された前記第２電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記非選択ビット線に供給する第１の前記ビット線電圧調整回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧を前記第１の演算増幅器の非反転入力端子の電圧である前記第１電圧に固定し、前記固定された前記第１電圧を、前記ＭＯＳトランジスタのドレイン端子と前記第１の演算増幅器の反転入力端子との接続ノード、及び前記ビット線選択回路を介して前記選択ビット線に供給する第２の前記ビット線電圧調整回路を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、
前記第１データ線電圧調整回路は、
第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、
前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記選択データ線と少なくとも同数の前記センス回路を有し、
前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、
前記第２データ線電圧調整回路の夫々は、
第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、
前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記ビット線電圧供給回路は、
前記第１の演算増幅器の反転入力端子の電圧である固定された前記第２電圧に代えて、前記第２の演算増幅器の反転入力端子の電圧である固定された前記第２電圧を直接或いは前記ビット線選択回路を介して前記非選択ビット線に供給するための回路を備えることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
【請求項８】
電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えた二端子型のメモリセルを、互いに垂直な第１方向及び第２方向に夫々複数、マトリクス状に配列し、前記第１方向に延伸する複数のビット線と前記第２方向に延伸する複数のデータ線を備え、前記第１方向に同じ位置の前記メモリセルの一端同士を前記データ線に接続し、前記第２方向に同じ位置の前記メモリセルの他端同士を前記ビット線に接続してなる二次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記ビット線の夫々に対して、読み出し対象として選択された前記メモリセルの他端と接続する選択ビット線に所定の第１電圧を供給し、読み出し対象ではない非選択の前記メモリセルの他端と接続する非選択ビット線に所定の第２電圧を供給するビット線電圧供給回路と、
読み出し対象として選択された前記メモリセルの一端と接続する選択データ線、及び、読み出し対象ではない非選択の前記メモリセルの一端と接続する非選択データ線の夫々に前記第２電圧を供給するデータ線電圧供給回路と、
読み出し時において、前記選択データ線に流れる電流を前記非選択データ線に流れる電流と分離して検知し、選択された前記メモリセルの電気抵抗状態を検知するセンス回路と、を備え、
前記ビット線電圧供給回路は、前記ビット線を格別に前記選択ビット線または前記非選択ビット線の何れかに設定するビット線選択回路を備え、
前記データ線電圧供給回路は、前記データ線を格別に前記選択データ線または前記非選択データ線の何れかに設定するデータ線選択回路を備え、
前記データ線電圧供給回路は、第１データ線電圧調整回路を備え、
前記第１データ線電圧調整回路は、
第２の演算増幅器と、ゲート端子が前記第２の演算増幅器の出力端子と接続し、ドレイン端子が前記第２の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第２のＭＯＳトランジスタを備え、
前記第２の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第２の演算増幅器の反転入力端子の電圧を前記第２の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第２のＭＯＳトランジスタから、前記第２のＭＯＳトランジスタのドレイン端子と前記第２の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記非選択データ線に供給することを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記選択データ線と少なくとも同数の前記センス回路を有し、
前記データ線電圧供給回路は、前記選択データ線と少なくとも同数の第２データ線電圧調整回路を備え、
前記第２データ線電圧調整回路の夫々は、
第３の演算増幅器と、ゲート端子が前記第３の演算増幅器の出力端子と接続し、ドレイン端子が前記第３の演算増幅器の反転入力端子と接続し、ソース端子が所定の固定電位と接続する第３のＭＯＳトランジスタを備え、
前記第３の演算増幅器の非反転入力端子に前記第２電圧が印加されることで、前記第３の演算増幅器の反転入力端子の電圧を前記第３の演算増幅器の非反転入力端子の電圧である前記第２電圧に固定し、
前記固定された前記第２電圧を、前記第３のＭＯＳトランジスタから、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノード、及び、前記データ線選択回路を介して前記選択データ線に各別に供給するとともに、前記第３のＭＯＳトランジスタのドレイン端子と前記第３の演算増幅器の反転入力端子との接続ノードを介して前記センス回路の入力側に各別に供給することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、
前記データ線は、前記第１方向に同じ位置の前記メモリセルの一端同士を前記第２方向及び前記第３方向に接続してなり、
前記ビット線選択回路は、前記ビット線を選択するための選択トランジスタを、前記第２方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第１方向に隣接して配置した選択トランジスタアレイを有し、
前記第２方向または前記第３方向の何れか一方に同じ位置の前記ビット線は、夫々、対応する前記選択トランジスタを介して共通の第２ビット線と接続し、
前記第２方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第２方向または前記第３方向の何れか一方に延伸するワード線と接続され、
前記第２ビット線および前記ワード線により前記ビット線が選択され、前記第２ビット線を介して前記選択ビット線に前記第１電圧が、前記非選択ビット線に前記第２電圧が供給されることを特徴とする請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
複数の前記二次元メモリセルアレイを前記第１方向と前記第２方向に垂直な第３方向に重ねて配置した三次元メモリセルアレイを有し、
前記ビット線は、前記第２方向に同じ位置の前記メモリセルの他端同士を前記第１方向及び前記第３方向に接続してなり、
前記データ線選択回路は、前記データ線を選択するための選択トランジスタを、前記第１方向と前記第３方向に夫々複数二次元マトリクス状に、前記メモリセルの配置領域に対して前記第２方向に隣接して配置した選択トランジスタアレイを有し、
前記第１方向または前記第３方向の何れか一方に同じ位置の前記データ線は、夫々、対応する前記選択トランジスタを介して共通の第２データ線と接続し、
前記第１方向または前記第３方向の何れか他方に同じ位置の前記選択トランジスタの制御端子同士が、夫々、前記第１方向または前記第３方向の何れか一方に延伸するワード線と接続され、
前記第２データ線および前記ワード線により前記データ線が選択され、前記第２データ線を介して前記選択データ線および前記非選択データ線に前記第２電圧が供給されることを特徴とする請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１９２３７１（Ｐ２０１１−１９２３７１Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−６０１８８（Ｐ２０１０−６０１８８）
【出願日】平成２２年３月１７日（２０１０．３．１７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人新エネルギー・産業技術開発機構の助成事業「遷移金属酸化物を用いた超大容量不揮発性メモリとその極微細加工プロセスに関する研究開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１７日（２０１０．３．１７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人新エネルギー・産業技術開発機構の助成事業「遷移金属酸化物を用いた超大容量不揮発性メモリとその極微細加工プロセスに関する研究開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
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