乗算回路
【目的】 小規模かつ高精度の乗算が可能であるとともに、アナログ対デジタルの乗算が可能な乗算回路を提供することを目的とする。
【構成】 デジタル入力電圧をスイッチング信号として、アナログ入力電圧Ｘを出力端子Ｔoutに生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7に対しては、乗算回路Ｍ0，Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7を複数並列し、各乗算回路の出力Ｖ０out，Ｖ１out，Ｖ２out，Ｖ３out，Ｖ４out，Ｖ５out，Ｖ６out，Ｖ７outを容量結合ＣＰによって統合し、この容量結合において、各乗算回路のデジタル入力電圧Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7の重みに対応した重みを与えるものである。
【構成】 デジタル入力電圧をスイッチング信号として、アナログ入力電圧Ｘを出力端子Ｔoutに生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7に対しては、乗算回路Ｍ0，Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7を複数並列し、各乗算回路の出力Ｖ０out，Ｖ１out，Ｖ２out，Ｖ３out，Ｖ４out，Ｖ５out，Ｖ６out，Ｖ７outを容量結合ＣＰによって統合し、この容量結合において、各乗算回路のデジタル入力電圧Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7の重みに対応した重みを与えるものである。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は乗算回路に関する。
【０００２】
【従来の技術】従来、デジタル型の乗算回路は大規模となり、またアナログ型の乗算回路はその計算精度が低かった。
【０００３】
【発明が解決しようとする課題】この発明はこのような従来の問題点を解消すべく創案されたもので、小規模かつ高精度の乗算が可能であるとともに、アナログ対デジタルの乗算が可能な乗算回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る乗算回路は、デジタル入力電圧をスイッチング信号として、アナログ入力電圧を出力端子に生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号に対しては、乗算回路を複数並列し、各乗算回路の出力を容量結合によって統合し、この容量結合において、各乗算回路のデジタル入力電圧の重みに対応した重みを与えるものである。
【０００５】
【実施例】次にこの発明に係る乗算回路の１実施例を図面に基づいて説明する。図１において、乗算回路Ｍアナログ入力電圧Ｘが非反転入力に接続された演算増幅器Ａｍｐを有し、Ａｍｐの出力は第１電界効果トランジスタＴｒ1のドレインに接続されている。Ｔｒ1は、ゲートにデジタル入力電圧Ｂが入力され、ソースに出力端子Ｔoutが接続されている。さらにＴｒ1のソースには、第１、第２キャパシタンスＣ1、Ｃ2が直列に接続され、Ｃ1、Ｃ2の中間点は、帰還路Ｆを介してＡｍｐの反転入力に接続されている。
【０００６】Ａｍｐの出力電圧をＶ1、Ｔoutの電圧をＶout、Ｃ1、Ｃ2の中間点の電圧をＶ2とすると、Ｔｒ1の導通状態において、 （Ｘ−Ｖ2）＝０ （１）
となるように、ＡｍｐはＶ1を調整する。そして、キャパシタンスＣ1、Ｃ2の容量をＣ1、Ｃ2とすると、 Ｖout＝Ｘ｛（Ｃ1＋Ｃ2）／Ｃ1｝ （２）
となり、演算増幅器の特性上、Ｖ2は比較的高精度が保証され、またＬＳＩ上においてＣ1、Ｃ2の相対精度は比較的良好であるので、Ｔｒ1の導通時にはアナログ入力電圧Ｘに一定の乗数を乗じた値が出力される。
【０００７】Ｔｒ1のゲートにはデジタル入力電圧Ｂが入力され、ＢがハイレベルのときにＴｒ1は導通し、ＢがローレベルのときにＴｒ2は遮断される。すなわち、 ｛（Ｃ1＋Ｃ2）／Ｃ1｝＝２k （３）
とすると、Ｂを２kの１ビットデータとしたときの、 Ｖout＝Ｘ×Ｂ （４）
なる乗算結果が得られることになる。
【０００８】また、Ｔoutには第２電界効果トランジスタＴｒ2がそのドレインにおいて接続され、Ｔｒ2はソースが接地されるとともに、ゲートにデジタル入力電圧Ｂが接続されている。Ｔｒ1、Ｔｒ2は相互にトグルとして開閉するようにスイッチング特性が設定され、Ｔｒ1の導通時にはＴｒ2は遮断され、Ｔｒ1の遮断時にはＴｒ2は導通する。従って、Ｔｒ1が遮断されたときには、Ｖoutは略０Ｖとなる。これは、Ｂ＝０のときの乗算結果とみなすことができる。
【０００９】図２は８ビットのデジタルデータ（Ｂ0、Ｂ1、・・・Ｂ7）とＸとの乗算のための乗算回路を示すものであり、図１と同様の乗算回路Ｍ0〜Ｍ7が並列して設けられ、それぞれに共通のアナログ入力データＸと、デジタル入力データの各ビットが入力されている。
【００１０】ｋ番目の乗算回路Ｍkの出力電圧をＶｋoutとし、図１のＣ1、Ｃ2に対応する容量をＣｋ1、Ｃｋ2で表すと、 Ｖｋout＝Ｘ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝ （５）
と表現される。
【００１１】さらにＭ0〜Ｍ7の出力はキャパシタンスＣＣ0〜ＣＣ7よりなる容量結合ＣＰにより統合されて、出力Ｖoutが生成されている。容量結合ＣＰは、 Ｖout＝（ＣＣ0×Ｖ０out＋ＣＣ1×Ｖ１out＋・・・＋ＣＣ7×Ｖ７out）
／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （６）
なる統合を行う。
【００１２】すなわち、Ｍｋの出力Ｖｋoutに ＣＣk／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （７）
を乗じた結果が合計され、 ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝×ＣＣk＝２k （８）
あるいは、 〔｛（ＣＫ1＋ＣＫ2）／ＣＫ1｝×ＣＣk〕／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7) ＝２k （９）
とすれば、アナログ対デジタルの乗算が実行されたことになる。
【００１３】なお、式（９）の場合には、Ｖoutに対して（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7）を乗じて、最終結果とする必要がある。
【００１４】
【発明の効果】前述のとおり、この発明に係る乗算回路は、デジタル入力電圧をスイッチング信号として、アナログ入力電圧を出力端子に生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号に対しては、乗算回路を複数並列し、各乗算回路の出力を容量結合によって統合し、この容量結合において、各乗算回路のデジタル入力電圧の重みに対応した重みを与えるので、小規模かつ高精度の乗算が可能であるとともに、アナログ対デジタルの乗算が可能であるという優れた効果を有する。
【図面の簡単な説明】
【図１】この発明に係る乗算回路の第１実施例を示す回路図である。
【図２】この発明に係る乗算回路の第２実施例を示す回路図である。
【符号の説明】
Ｍ，Ｍ0，Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7 乗算回路
Ｘ 入力電圧
Ａｍｐ 演算増幅器
Ｔｒ1 第１電界効果トランジスタ
Ｂ デジタル入力電圧
Ｔout 出力端子
Ｃ1 第１キャパシタンス
Ｃ2 第２キャパシタンス
Ｆ 帰還路
Ｖ1 出力電圧
Ｖout 出力端子の電圧
Ｖ2 中間点の電圧
Ｔｒ2 第２電界効果トランジスタ
Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7 デジタルデータ
ＣＣ0，ＣＣ1，ＣＣ2，ＣＣ3，ＣＣ4，ＣＣ5，ＣＣ6，ＣＣ7 キャパシタンス
ＣＰ 容量結合
【０００１】
【産業上の利用分野】この発明は乗算回路に関する。
【０００２】
【従来の技術】従来、デジタル型の乗算回路は大規模となり、またアナログ型の乗算回路はその計算精度が低かった。
【０００３】
【発明が解決しようとする課題】この発明はこのような従来の問題点を解消すべく創案されたもので、小規模かつ高精度の乗算が可能であるとともに、アナログ対デジタルの乗算が可能な乗算回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る乗算回路は、デジタル入力電圧をスイッチング信号として、アナログ入力電圧を出力端子に生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号に対しては、乗算回路を複数並列し、各乗算回路の出力を容量結合によって統合し、この容量結合において、各乗算回路のデジタル入力電圧の重みに対応した重みを与えるものである。
【０００５】
【実施例】次にこの発明に係る乗算回路の１実施例を図面に基づいて説明する。図１において、乗算回路Ｍアナログ入力電圧Ｘが非反転入力に接続された演算増幅器Ａｍｐを有し、Ａｍｐの出力は第１電界効果トランジスタＴｒ1のドレインに接続されている。Ｔｒ1は、ゲートにデジタル入力電圧Ｂが入力され、ソースに出力端子Ｔoutが接続されている。さらにＴｒ1のソースには、第１、第２キャパシタンスＣ1、Ｃ2が直列に接続され、Ｃ1、Ｃ2の中間点は、帰還路Ｆを介してＡｍｐの反転入力に接続されている。
【０００６】Ａｍｐの出力電圧をＶ1、Ｔoutの電圧をＶout、Ｃ1、Ｃ2の中間点の電圧をＶ2とすると、Ｔｒ1の導通状態において、 （Ｘ−Ｖ2）＝０ （１）
となるように、ＡｍｐはＶ1を調整する。そして、キャパシタンスＣ1、Ｃ2の容量をＣ1、Ｃ2とすると、 Ｖout＝Ｘ｛（Ｃ1＋Ｃ2）／Ｃ1｝ （２）
となり、演算増幅器の特性上、Ｖ2は比較的高精度が保証され、またＬＳＩ上においてＣ1、Ｃ2の相対精度は比較的良好であるので、Ｔｒ1の導通時にはアナログ入力電圧Ｘに一定の乗数を乗じた値が出力される。
【０００７】Ｔｒ1のゲートにはデジタル入力電圧Ｂが入力され、ＢがハイレベルのときにＴｒ1は導通し、ＢがローレベルのときにＴｒ2は遮断される。すなわち、 ｛（Ｃ1＋Ｃ2）／Ｃ1｝＝２k （３）
とすると、Ｂを２kの１ビットデータとしたときの、 Ｖout＝Ｘ×Ｂ （４）
なる乗算結果が得られることになる。
【０００８】また、Ｔoutには第２電界効果トランジスタＴｒ2がそのドレインにおいて接続され、Ｔｒ2はソースが接地されるとともに、ゲートにデジタル入力電圧Ｂが接続されている。Ｔｒ1、Ｔｒ2は相互にトグルとして開閉するようにスイッチング特性が設定され、Ｔｒ1の導通時にはＴｒ2は遮断され、Ｔｒ1の遮断時にはＴｒ2は導通する。従って、Ｔｒ1が遮断されたときには、Ｖoutは略０Ｖとなる。これは、Ｂ＝０のときの乗算結果とみなすことができる。
【０００９】図２は８ビットのデジタルデータ（Ｂ0、Ｂ1、・・・Ｂ7）とＸとの乗算のための乗算回路を示すものであり、図１と同様の乗算回路Ｍ0〜Ｍ7が並列して設けられ、それぞれに共通のアナログ入力データＸと、デジタル入力データの各ビットが入力されている。
【００１０】ｋ番目の乗算回路Ｍkの出力電圧をＶｋoutとし、図１のＣ1、Ｃ2に対応する容量をＣｋ1、Ｃｋ2で表すと、 Ｖｋout＝Ｘ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝ （５）
と表現される。
【００１１】さらにＭ0〜Ｍ7の出力はキャパシタンスＣＣ0〜ＣＣ7よりなる容量結合ＣＰにより統合されて、出力Ｖoutが生成されている。容量結合ＣＰは、 Ｖout＝（ＣＣ0×Ｖ０out＋ＣＣ1×Ｖ１out＋・・・＋ＣＣ7×Ｖ７out）
／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （６）
なる統合を行う。
【００１２】すなわち、Ｍｋの出力Ｖｋoutに ＣＣk／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （７）
を乗じた結果が合計され、 ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝×ＣＣk＝２k （８）
あるいは、 〔｛（ＣＫ1＋ＣＫ2）／ＣＫ1｝×ＣＣk〕／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7) ＝２k （９）
とすれば、アナログ対デジタルの乗算が実行されたことになる。
【００１３】なお、式（９）の場合には、Ｖoutに対して（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7）を乗じて、最終結果とする必要がある。
【００１４】
【発明の効果】前述のとおり、この発明に係る乗算回路は、デジタル入力電圧をスイッチング信号として、アナログ入力電圧を出力端子に生じさせるか否かの制御を行うものであり、複数ビットのデジタル入力信号に対しては、乗算回路を複数並列し、各乗算回路の出力を容量結合によって統合し、この容量結合において、各乗算回路のデジタル入力電圧の重みに対応した重みを与えるので、小規模かつ高精度の乗算が可能であるとともに、アナログ対デジタルの乗算が可能であるという優れた効果を有する。
【図面の簡単な説明】
【図１】この発明に係る乗算回路の第１実施例を示す回路図である。
【図２】この発明に係る乗算回路の第２実施例を示す回路図である。
【符号の説明】
Ｍ，Ｍ0，Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7 乗算回路
Ｘ 入力電圧
Ａｍｐ 演算増幅器
Ｔｒ1 第１電界効果トランジスタ
Ｂ デジタル入力電圧
Ｔout 出力端子
Ｃ1 第１キャパシタンス
Ｃ2 第２キャパシタンス
Ｆ 帰還路
Ｖ1 出力電圧
Ｖout 出力端子の電圧
Ｖ2 中間点の電圧
Ｔｒ2 第２電界効果トランジスタ
Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7 デジタルデータ
ＣＣ0，ＣＣ1，ＣＣ2，ＣＣ3，ＣＣ4，ＣＣ5，ＣＣ6，ＣＣ7 キャパシタンス
ＣＰ 容量結合
【特許請求の範囲】
【請求項１】 アナログ入力電圧が非反転入力に接続された演算増幅器と、この演算増幅器の出力がドレインに入力された第１電界効果トランジスタと、この第１電界効果トランンジスタのソースに第１端子が接続された第１キャパシタンスと、この第１キャパシタンスの第２端子に第１端子が接続されかつ第２端子が接地された第２キャパシタンスと、第１電界効果トランジスタのソースに接続された出力端子と、この出力端子にドレインが接続されかつソースが接地された第２電界効果トランジスタと、第１キャパシンタンスの第２入力および第２キャパシタンスの第１入力と前記演算増幅器の反転入力とを接続する帰還路とを備え、第１、第２電界効果トランジスタのゲートにはデジタル入力電圧が接続され、第１、第２電界効果トランジスタは相互のトグルを構成するようにスイッチング特性が設定されていること乗算回路。
【請求項２】 請求項１記載の乗算回路が並列して設けられ、これら乗算回路に共通のアナログ入力電圧が入力され、乗算回路の出力端子には、各乗算回路に対するデジタル入力電圧の重みに対応した容量のキャパシタンスよりなる容量結合によって統合されていることを特徴とする乗算回路。
【請求項１】 アナログ入力電圧が非反転入力に接続された演算増幅器と、この演算増幅器の出力がドレインに入力された第１電界効果トランジスタと、この第１電界効果トランンジスタのソースに第１端子が接続された第１キャパシタンスと、この第１キャパシタンスの第２端子に第１端子が接続されかつ第２端子が接地された第２キャパシタンスと、第１電界効果トランジスタのソースに接続された出力端子と、この出力端子にドレインが接続されかつソースが接地された第２電界効果トランジスタと、第１キャパシンタンスの第２入力および第２キャパシタンスの第１入力と前記演算増幅器の反転入力とを接続する帰還路とを備え、第１、第２電界効果トランジスタのゲートにはデジタル入力電圧が接続され、第１、第２電界効果トランジスタは相互のトグルを構成するようにスイッチング特性が設定されていること乗算回路。
【請求項２】 請求項１記載の乗算回路が並列して設けられ、これら乗算回路に共通のアナログ入力電圧が入力され、乗算回路の出力端子には、各乗算回路に対するデジタル入力電圧の重みに対応した容量のキャパシタンスよりなる容量結合によって統合されていることを特徴とする乗算回路。
【図１】
【図２】
【図２】
【公開番号】特開平６−１６２２３０
【公開日】平成６年（１９９４）６月１０日
【国際特許分類】
【出願番号】特願平４−３３０００３
【出願日】平成４年（１９９２）１１月１６日
【出願人】（３９００１０５１５）株式会社鷹山 (1)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【公開日】平成６年（１９９４）６月１０日
【国際特許分類】
【出願日】平成４年（１９９２）１１月１６日
【出願人】（３９００１０５１５）株式会社鷹山 (1)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
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