交流計器試験電源用発振装置
【課題】波形ひずみを極力減少した出力を供給できる電力計試験電源用発振装置を提供すること。
【解決手段】基準波形の振幅情報を記憶した基準波形メモリ（１１２，１２２）と、試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段（２０２）と、前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器（１１６）と、前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリ（１１３）と、前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器（１１４）とをそなえ、前記出力情報に基づく出力を形成する交流計器試験電源用発振装置。
【解決手段】基準波形の振幅情報を記憶した基準波形メモリ（１１２，１２２）と、試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段（２０２）と、前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器（１１６）と、前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリ（１１３）と、前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器（１１４）とをそなえ、前記出力情報に基づく出力を形成する交流計器試験電源用発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流計器試験電源用発振装置に係わり、とくに電力量計を試験するための電源に用いる発振装置に関する。
【背景技術】
【０００２】
例えば電力量計は、所定期間使用したとき検定を受けることが義務付けられており、所定の検定がなされる。検定すべき電力量計の数は膨大であるから、ある数を纏めて検定するのが通例であり、虚負荷試験により検定を行なう。
【０００３】
これは、図４に示されるように、電力量計の電流コイルＣｉと電圧コイルＣｖとを分離し、電流コイルＣｉを直列接続して虚負荷電源の電流源から通電し、かつ並列接続された電圧コイルＣｖに電圧源から電圧を与えることにより試験を行うものである。図４(a)は電力量計が1台の場合、図４(b)は２台の場合の接続図である。
【０００４】
この試験をするには、電力量計中で電圧コイルＣｖに接続されている電流コイルＣｉを電圧コイルＣｖから切り離し、また電流コイルＣｉ同士を直接接続してから通電する必要がある。
【０００５】
図５は、従来の虚負荷電源装置の構成を示すブロック図である。演算装置１１と組み合わされた発振器１２から電圧信号ｖを電圧増幅器１３に、電流信号ｉを電圧電流変換増幅器１４に与え、これら両増幅器１３，１４の出力を電力量計Ｘに供給して電圧測定値Ｖ、電流測定値Ｉを得る。これら電圧Ｖおよび電流Ｉを電力計１６に与えて電力値を取り出し、演算装置１１に帰還して発振器１２を制御する。
【０００６】
この際、電力計１６は、与えられた電圧測定値Ｖ、電流測定値Ｉを積分して平均化し、得た値を帰還信号として演算装置１１に与える。このため、制御動作はある遅れを以って行なわれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平10-285982号公報
【特許文献２】特開2000-278987号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、虚負荷電源装置１０は、発振器１２の信号を電圧増幅器１３および電圧電流変換増幅器１４により増幅して出力する電圧源および電流源を構成する。この出力は、検出器により実効値および位相角を検出し、演算装置１１を介して発振器１２の振幅および位相角を発振器１２に帰還制御することで設定精度を補償している。
【０００９】
この補償を確実に行なうには、検出器として高価な電圧計、電流計、電力計を用いる必要があり、コスト的な問題がある。また、帰還制御は波形ひずみを補償するには応答速度が不十分であり、その結果ひずみの多い波形を出力している。
【００１０】
本発明は上述の点を考慮してなされたもので、波形ひずみを極力減少した出力を供給できる電力計試験電源用発振装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的達成のため、本発明では、
基準波形の振幅情報を記憶した基準波形メモリと、
試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、
前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、
前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、
前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、
前記出力情報に基づく出力を形成することを特徴とする交流計器試験電源用発振装置、
を提供する。
【発明の効果】
【００１２】
本発明は上述のように、計器を検定するにつき対象計器から対象波形の所定電気角ごとの振幅情報を取り出して基準波形情報と比較して得た差分を補償し出力を形成するようにしたため、いわゆる瞬時補正された波形出力を形成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例の基本構成を示す説明図。
【図２】図１に示した実施例の構成要素を示すブロック図。
【図３】図3(a)、(b)は本発明の２つの実施例を示すブロック図。
【図４】従来の虚負荷電源装置の構成を示すブロック図。
【図５】図５(a)、(b)は、交流電力量計を検定する際に用いる虚負荷電源装置の構成を示す結線図。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して本発明の実施の形態を説明する。
【００１５】
図1は、本発明の基本概念を示している。すなわち、測定されるべき電力量計Ｘに与えられる電圧Ｖ、電流Ｉが遅れ動作を伴った何らかの要素を経ることなく発振器１００に帰還され、発振器１００の出力ｖが電圧増幅器２００に、同じくｉが電圧電流変換増幅器３００に与えられて電力量計Ｘに供給される。
【００１６】
このため、発振器１００は電圧Ｖ、電流Ｉを遅れなく受け取り、その出力ｖ，ｉを形成して電圧増幅器２００、電圧電流変換増幅器３００に与える。
【００１７】
図２は、図1に示した試験電源を構成する要素を示すために、実際に用いられる要素群とそれらを結ぶ線とを描いた説明図である。この装置は、切換器１０１が組み合わされた波形メモリ付きＰＬＤ１０２としての発振器１００、Ｄ／Ａ変換器２０１，３０１およびＡ／Ｄ変換器２０２，３０２、および装置各部にサンプリング・クロック信号を与えるクロック発生器ＣＬＫにより構成される。
【００１８】
切換器１０１は、発振器１００の形成する出力周波数を選択するもので、例えば５０Ｈｚ、６０Ｈｚの選択を行なう。波形メモリ付きＰＬＤ１０２は、切換器１０１により選択された一方の周波数、例えば５０Ｈｚの正弦波信号を形成しＤ／Ａ変換器２０１，３０１を介して被検電力量計Ｘに電圧Ｖout、電流Ｉoutとして与える。
【００１９】
被検電力量計Ｘで所定電気角ごとに取り出された電圧Ｖin、電流Ｉinは、Ａ／Ｄ変換器２０２，３０２を介して波形メモリ付きＰＬＤ１０２に帰還され、正弦波の波形制御に用いられる。
【００２０】
ここで、被検電力量計ＸからＡ／Ｄ変換器２０２，３０２への入力Ｖin，Ｉinに含まれる高次調波のうち不要なものは、ひずみ成分として除去しておくことが望ましい。それには、入力Ｖinにひずみ成分となる高次調波を含めておき、この入力Ｖinを波形メモリ付きＰＬＤ１０２に与えて必要な修正を行なわせることにより正弦波信号を形成する。
【００２１】
この高次調波は、Ｄ／Ａ変換器２０１の出力側に接続される電圧増幅器（図示せず）および電圧電流変換増幅器（図示せず）に設けられた出力変圧器および出力変流器、ならびに被検電力量計に内蔵された変成器の磁化特性に起因するものであるからほぼ第11次高調波以下のものに限られ、それよりもさらに高次の調波は無視し得る程度含まれるだけである。
【００２２】
そのため、Ａ／Ｄ変換器２０２，３０２の入力部には、基本波成分から第11次高調波までの信号を同一レベルで通すローパスフィルタ（図示せず）を挿入しておくとよい。なお、入力Ｖin中には、出力電圧Ｖout中に含まれるサンプリングクロック（数１００ｋＨｚ）が含まれているが、当然ながらこれもローパスフィルタで除去される。
【００２３】
図３(a)，(b)は、本発明の実施例としての２つの構成例を示したものであり、何れも波形メモリ付きＰＬＤを用いるものであるが、内部接続が相違する。図２に示したクロック回路は、図示省略している。
【００２４】
［実施例１の構成］
図３(a)は、第1の実施例を示している。この実施例は、ＰＬＤ１０２に内蔵されるプロセッサＣＰＵの出力Ｖｓを基準波形メモリ１１２に与え、基準波形メモリ１１２の出力を加算器１１４および減算器１１６に与える接続としている。
【００２５】
減算器１１６は、補正波形メモリ１１３に与えるべき偏差信号、つまり基準信号Ｖｓと帰還信号Ｖinとの偏差Δｖ（＝Ｖｓ−Ｖin）を形成するものであり、この偏差Δｖに基づき補正波形メモリ１１３が修正信号ΔＶoutを形成する。
【００２６】
そして、基準信号Ｖｓを修正信号ΔＶoutにより修正して出力電圧Ｖoutが得られ、コントローラ１１５でデジタルデータに変換され、Ｄ／Ａ変換器２０１でアナログ変換されて出力される。
【００２７】
一方、入力電圧Ｖinは、図示しない被試験電力量計から取り出された電圧である。この入力電圧Ｖinは、ローパスフィルタ２０２Ａで高次調波（例えば第１２次以上の高調波）が除去されてそれより低次（第１１次以下）の調波および基本波分のみがＡ／Ｄ変換器２０２に供給され、デジタル信号に変換されてコントローラ１１５に与えられる。
【００２８】
［実施例２の構成］
図３(b)は、第２の実施例を示している。この実施例は、コントローラ１２５の帰還信号出力ＶinをＣＰＵ１２１に与えて、ＣＰＵ１２１の内部で基準電圧Ｖsから帰還信号Ｖinを減算して偏差Δｖを形成し、補正波形メモリ１２３に与えるようにしている。つまり、図３(a)における減算器１１６をＣＰＵ１２１内に取り込んだ構成としている。
【００２９】
［動作］
図３(a)，(b)に示した回路は、何れもサンプリング・クロックの周波数で定まる所定電気角ごとに振幅制御した出力を形成する。すなわち、コントローラ１１５，１２５が、Ａ／Ｄ変換器２０２から所定電気角ごとに逐時的な振幅データ（DATA）を得て逐時的に変化する振幅出力Ｖinを出力する。
【００３０】
この結果、コントローラ１１５，１２５の出力（DATA）は、所定電気角ごとに変化し、Ｄ／Ａ変換器２０１の出力Ｖoutが所定電気角ごとに逐時変化する。
【００３１】
所定電気角は、小さく選ぶほど逐時制御性が増し、より精密な波形制御ができる。例えば所定電気角を１度とすれば、１Ｈzの波形が３６０個／秒に時分割される。
【００３２】
これは、１／３６０秒ごとに振幅制御する速応制御となり、正確な正弦波を得ることができる。したがって、電気角を所望波形の実現のために必要な程度の値に設定することにより高い精度の波形制御が実現できる。
【符号の説明】
【００３３】
１０ 虚負荷電源装置、１１ 演算装置、１２ 発振器、１３ 電圧増幅器、
１４ 電圧電流変換増幅器、１５ 変流器、１６ 電力計、１００ 発振器、
１０１ 切換器、１０２ ＰＬＤ、１１１，１２１ ＣＰＵ、
１１２，１２２ 基準波形メモリ、１１３，１２３ 補正波形メモリ、
１１４，１２４ 加算器、１１５，１２５ コントローラ、１１６ 減算器、
２００ 電圧増幅器、２０１，３０１ Ｄ／Ａ変換器、
２０２，３０２ Ａ／Ｄ変換器、３００ 電圧電流変換増幅器、
ＣＬＫ クロック発生器。
【００３４】
Ｖs 電圧基準波形、Ｖin 入力電圧、Δｖ 偏差、ΔＶout 出力信号、
Ｖout 出力電圧。
【技術分野】
【０００１】
本発明は、交流計器試験電源用発振装置に係わり、とくに電力量計を試験するための電源に用いる発振装置に関する。
【背景技術】
【０００２】
例えば電力量計は、所定期間使用したとき検定を受けることが義務付けられており、所定の検定がなされる。検定すべき電力量計の数は膨大であるから、ある数を纏めて検定するのが通例であり、虚負荷試験により検定を行なう。
【０００３】
これは、図４に示されるように、電力量計の電流コイルＣｉと電圧コイルＣｖとを分離し、電流コイルＣｉを直列接続して虚負荷電源の電流源から通電し、かつ並列接続された電圧コイルＣｖに電圧源から電圧を与えることにより試験を行うものである。図４(a)は電力量計が1台の場合、図４(b)は２台の場合の接続図である。
【０００４】
この試験をするには、電力量計中で電圧コイルＣｖに接続されている電流コイルＣｉを電圧コイルＣｖから切り離し、また電流コイルＣｉ同士を直接接続してから通電する必要がある。
【０００５】
図５は、従来の虚負荷電源装置の構成を示すブロック図である。演算装置１１と組み合わされた発振器１２から電圧信号ｖを電圧増幅器１３に、電流信号ｉを電圧電流変換増幅器１４に与え、これら両増幅器１３，１４の出力を電力量計Ｘに供給して電圧測定値Ｖ、電流測定値Ｉを得る。これら電圧Ｖおよび電流Ｉを電力計１６に与えて電力値を取り出し、演算装置１１に帰還して発振器１２を制御する。
【０００６】
この際、電力計１６は、与えられた電圧測定値Ｖ、電流測定値Ｉを積分して平均化し、得た値を帰還信号として演算装置１１に与える。このため、制御動作はある遅れを以って行なわれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平10-285982号公報
【特許文献２】特開2000-278987号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、虚負荷電源装置１０は、発振器１２の信号を電圧増幅器１３および電圧電流変換増幅器１４により増幅して出力する電圧源および電流源を構成する。この出力は、検出器により実効値および位相角を検出し、演算装置１１を介して発振器１２の振幅および位相角を発振器１２に帰還制御することで設定精度を補償している。
【０００９】
この補償を確実に行なうには、検出器として高価な電圧計、電流計、電力計を用いる必要があり、コスト的な問題がある。また、帰還制御は波形ひずみを補償するには応答速度が不十分であり、その結果ひずみの多い波形を出力している。
【００１０】
本発明は上述の点を考慮してなされたもので、波形ひずみを極力減少した出力を供給できる電力計試験電源用発振装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的達成のため、本発明では、
基準波形の振幅情報を記憶した基準波形メモリと、
試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、
前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、
前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、
前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、
前記出力情報に基づく出力を形成することを特徴とする交流計器試験電源用発振装置、
を提供する。
【発明の効果】
【００１２】
本発明は上述のように、計器を検定するにつき対象計器から対象波形の所定電気角ごとの振幅情報を取り出して基準波形情報と比較して得た差分を補償し出力を形成するようにしたため、いわゆる瞬時補正された波形出力を形成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例の基本構成を示す説明図。
【図２】図１に示した実施例の構成要素を示すブロック図。
【図３】図3(a)、(b)は本発明の２つの実施例を示すブロック図。
【図４】従来の虚負荷電源装置の構成を示すブロック図。
【図５】図５(a)、(b)は、交流電力量計を検定する際に用いる虚負荷電源装置の構成を示す結線図。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して本発明の実施の形態を説明する。
【００１５】
図1は、本発明の基本概念を示している。すなわち、測定されるべき電力量計Ｘに与えられる電圧Ｖ、電流Ｉが遅れ動作を伴った何らかの要素を経ることなく発振器１００に帰還され、発振器１００の出力ｖが電圧増幅器２００に、同じくｉが電圧電流変換増幅器３００に与えられて電力量計Ｘに供給される。
【００１６】
このため、発振器１００は電圧Ｖ、電流Ｉを遅れなく受け取り、その出力ｖ，ｉを形成して電圧増幅器２００、電圧電流変換増幅器３００に与える。
【００１７】
図２は、図1に示した試験電源を構成する要素を示すために、実際に用いられる要素群とそれらを結ぶ線とを描いた説明図である。この装置は、切換器１０１が組み合わされた波形メモリ付きＰＬＤ１０２としての発振器１００、Ｄ／Ａ変換器２０１，３０１およびＡ／Ｄ変換器２０２，３０２、および装置各部にサンプリング・クロック信号を与えるクロック発生器ＣＬＫにより構成される。
【００１８】
切換器１０１は、発振器１００の形成する出力周波数を選択するもので、例えば５０Ｈｚ、６０Ｈｚの選択を行なう。波形メモリ付きＰＬＤ１０２は、切換器１０１により選択された一方の周波数、例えば５０Ｈｚの正弦波信号を形成しＤ／Ａ変換器２０１，３０１を介して被検電力量計Ｘに電圧Ｖout、電流Ｉoutとして与える。
【００１９】
被検電力量計Ｘで所定電気角ごとに取り出された電圧Ｖin、電流Ｉinは、Ａ／Ｄ変換器２０２，３０２を介して波形メモリ付きＰＬＤ１０２に帰還され、正弦波の波形制御に用いられる。
【００２０】
ここで、被検電力量計ＸからＡ／Ｄ変換器２０２，３０２への入力Ｖin，Ｉinに含まれる高次調波のうち不要なものは、ひずみ成分として除去しておくことが望ましい。それには、入力Ｖinにひずみ成分となる高次調波を含めておき、この入力Ｖinを波形メモリ付きＰＬＤ１０２に与えて必要な修正を行なわせることにより正弦波信号を形成する。
【００２１】
この高次調波は、Ｄ／Ａ変換器２０１の出力側に接続される電圧増幅器（図示せず）および電圧電流変換増幅器（図示せず）に設けられた出力変圧器および出力変流器、ならびに被検電力量計に内蔵された変成器の磁化特性に起因するものであるからほぼ第11次高調波以下のものに限られ、それよりもさらに高次の調波は無視し得る程度含まれるだけである。
【００２２】
そのため、Ａ／Ｄ変換器２０２，３０２の入力部には、基本波成分から第11次高調波までの信号を同一レベルで通すローパスフィルタ（図示せず）を挿入しておくとよい。なお、入力Ｖin中には、出力電圧Ｖout中に含まれるサンプリングクロック（数１００ｋＨｚ）が含まれているが、当然ながらこれもローパスフィルタで除去される。
【００２３】
図３(a)，(b)は、本発明の実施例としての２つの構成例を示したものであり、何れも波形メモリ付きＰＬＤを用いるものであるが、内部接続が相違する。図２に示したクロック回路は、図示省略している。
【００２４】
［実施例１の構成］
図３(a)は、第1の実施例を示している。この実施例は、ＰＬＤ１０２に内蔵されるプロセッサＣＰＵの出力Ｖｓを基準波形メモリ１１２に与え、基準波形メモリ１１２の出力を加算器１１４および減算器１１６に与える接続としている。
【００２５】
減算器１１６は、補正波形メモリ１１３に与えるべき偏差信号、つまり基準信号Ｖｓと帰還信号Ｖinとの偏差Δｖ（＝Ｖｓ−Ｖin）を形成するものであり、この偏差Δｖに基づき補正波形メモリ１１３が修正信号ΔＶoutを形成する。
【００２６】
そして、基準信号Ｖｓを修正信号ΔＶoutにより修正して出力電圧Ｖoutが得られ、コントローラ１１５でデジタルデータに変換され、Ｄ／Ａ変換器２０１でアナログ変換されて出力される。
【００２７】
一方、入力電圧Ｖinは、図示しない被試験電力量計から取り出された電圧である。この入力電圧Ｖinは、ローパスフィルタ２０２Ａで高次調波（例えば第１２次以上の高調波）が除去されてそれより低次（第１１次以下）の調波および基本波分のみがＡ／Ｄ変換器２０２に供給され、デジタル信号に変換されてコントローラ１１５に与えられる。
【００２８】
［実施例２の構成］
図３(b)は、第２の実施例を示している。この実施例は、コントローラ１２５の帰還信号出力ＶinをＣＰＵ１２１に与えて、ＣＰＵ１２１の内部で基準電圧Ｖsから帰還信号Ｖinを減算して偏差Δｖを形成し、補正波形メモリ１２３に与えるようにしている。つまり、図３(a)における減算器１１６をＣＰＵ１２１内に取り込んだ構成としている。
【００２９】
［動作］
図３(a)，(b)に示した回路は、何れもサンプリング・クロックの周波数で定まる所定電気角ごとに振幅制御した出力を形成する。すなわち、コントローラ１１５，１２５が、Ａ／Ｄ変換器２０２から所定電気角ごとに逐時的な振幅データ（DATA）を得て逐時的に変化する振幅出力Ｖinを出力する。
【００３０】
この結果、コントローラ１１５，１２５の出力（DATA）は、所定電気角ごとに変化し、Ｄ／Ａ変換器２０１の出力Ｖoutが所定電気角ごとに逐時変化する。
【００３１】
所定電気角は、小さく選ぶほど逐時制御性が増し、より精密な波形制御ができる。例えば所定電気角を１度とすれば、１Ｈzの波形が３６０個／秒に時分割される。
【００３２】
これは、１／３６０秒ごとに振幅制御する速応制御となり、正確な正弦波を得ることができる。したがって、電気角を所望波形の実現のために必要な程度の値に設定することにより高い精度の波形制御が実現できる。
【符号の説明】
【００３３】
１０ 虚負荷電源装置、１１ 演算装置、１２ 発振器、１３ 電圧増幅器、
１４ 電圧電流変換増幅器、１５ 変流器、１６ 電力計、１００ 発振器、
１０１ 切換器、１０２ ＰＬＤ、１１１，１２１ ＣＰＵ、
１１２，１２２ 基準波形メモリ、１１３，１２３ 補正波形メモリ、
１１４，１２４ 加算器、１１５，１２５ コントローラ、１１６ 減算器、
２００ 電圧増幅器、２０１，３０１ Ｄ／Ａ変換器、
２０２，３０２ Ａ／Ｄ変換器、３００ 電圧電流変換増幅器、
ＣＬＫ クロック発生器。
【００３４】
Ｖs 電圧基準波形、Ｖin 入力電圧、Δｖ 偏差、ΔＶout 出力信号、
Ｖout 出力電圧。
【特許請求の範囲】
【請求項１】
基準波形の振幅情報を記憶した基準波形メモリと、
試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、
前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、
前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、
前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、
前記出力情報に基づく出力を形成する交流計器試験電源用発振装置。
【請求項２】
請求項１記載の交流計器試験電源用発振装置において、
前記基準波形メモリ、前記減算器、前記補正波形メモリおよび前記加算器は、プログラマブル・ロジック・デバイスにより構成されたことを特徴とする交流計器試験電源用発振装置。
【請求項１】
基準波形の振幅情報を記憶した基準波形メモリと、
試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、
前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、
前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、
前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、
前記出力情報に基づく出力を形成する交流計器試験電源用発振装置。
【請求項２】
請求項１記載の交流計器試験電源用発振装置において、
前記基準波形メモリ、前記減算器、前記補正波形メモリおよび前記加算器は、プログラマブル・ロジック・デバイスにより構成されたことを特徴とする交流計器試験電源用発振装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２２５７９８（Ｐ２０１２−２２５７９８Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９４１４８（Ｐ２０１１−９４１４８）
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（３９００３１１９６）日本電気計器検定所 (17)
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（３９００３１１９６）日本電気計器検定所 (17)
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