信号出力回路
【課題】回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供する。
【解決手段】信号出力回路は、ＣＰＵ３、スイッチング回路１００、第１出力端子Ｔ１、および第２出力端子Ｔ２を備えている。スイッチング回路１００は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３とを有している。第１スイッチング素子Ｑ１のドレインｄは電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓは第２スイッチング素子Ｑ２のドレインｄに接続され、第２スイッチング素子Ｑ２のソースｓは第１出力端子Ｔ１に接続される。また、第３スイッチング素子Ｑ３のドレインｄは第１スイッチング素子Ｑ１のソースｓに接続され、第３スイッチング素子Ｑ３のソースｓは第２出力端子Ｔ２に接続される。
【解決手段】信号出力回路は、ＣＰＵ３、スイッチング回路１００、第１出力端子Ｔ１、および第２出力端子Ｔ２を備えている。スイッチング回路１００は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３とを有している。第１スイッチング素子Ｑ１のドレインｄは電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓは第２スイッチング素子Ｑ２のドレインｄに接続され、第２スイッチング素子Ｑ２のソースｓは第１出力端子Ｔ１に接続される。また、第３スイッチング素子Ｑ３のドレインｄは第１スイッチング素子Ｑ１のソースｓに接続され、第３スイッチング素子Ｑ３のソースｓは第２出力端子Ｔ２に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される信号に応じて所定の信号を出力する信号出力回路に関する。
【背景技術】
【０００２】
この種の信号出力回路は、様々な用途に用いられている。例えば、自動車の場合、信号出力回路は、エンジンの始動、ブレーキの補助、ヘッドランプの点灯などのため、それぞれの負荷を駆動させる信号を出力する。これらの負荷を駆動させる駆動装置には、安全性や信頼性が求められている。もし、回路の誤動作により負荷の駆動が停止してしまうと、自動車が走行できなくなるおそれがある。
【０００３】
特許文献１には、スイッチオン信号に基づいて負荷を切り換えるために、２つの直列に接続されたＭＯＳＦＥＴ出力段を備えた回路装置の例が記載されている。これらのＭＯＳＦＥＴは、それぞれ、論理回路を介して制御される。そして、ＭＯＳＦＥＴの短絡を相互監視するために、論理回路同士は、接続経路を介して接続される。
【０００４】
また、特許文献２には、負荷として自動車におけるエンジン、ブレーキ、ヘッドランプ、パワーウィンドウを駆動する駆動回路の例が記載されている。
【０００５】
さらに、特許文献３〜５には、負荷として自動車のスタータモータを駆動する駆動回路の例が記載されている。
【０００６】
特許文献３のスタータモータ駆動回路は、バッテリとスタータモータとの間に介装されたスタータスイッチに並列接続された第１リレーと、第１リレーに直列接続された第２リレーと、第１リレーと第２リレーとの間に接続されて各リレーへの作動制御信号および通電状態を検出する通電状態検出手段と、この通電状態検出手段からの情報に基づいて、第１リレーおよび第２リレーの故障を判定する故障判定手段とを備えている。これにより、第１リレーと第２リレーの一方が故障しても、他方のリレーを制御することで確実にスタータモータの作動・停止を制御できるようにしている。
【０００７】
特許文献４のスタータモータ駆動回路は、スタータモータと電源との間に設けられた、リレー回路とＦＥＴとの直列接続回路と、イグニッションスイッチがＯＮされた際に、リレー回路をＯＮとした後、ＦＥＴをＯＮとし、イグニッションスイッチがＯＦＦされた際には、ＦＥＴをＯＦＦとした後に、リレー回路をＯＦＦとするように制御するＣＰＵとを備えている。これにより、リレー回路をＯＮ・ＯＦＦする際に、直列接続回路に電流が流れないようにして、アークの発生およびリレー接点の溶着を防止している。
【０００８】
特許文献５のスタータモータ駆動回路は、スタータモータを駆動すべくリレーコイルの通電指令を出した時のスタータモータ用端子の電位に基づいて、リレーコイルの通電系統の良否を判定する第１の異常検出手段と、リレーコイルの通電指令を出していない時における、車載機器駆動用電気負荷の通電時のスタータモータ用端子の電位に基づいて、接地ラインの良否を判定する第２の異常検出手段とを備えている。これにより、リレーコイルの通電系統の異常検出系を用いて、接地ラインの断線や接触不良を検出できるようにするとともに、スタータモータの誤動作を防止している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００１−５１６１６１号公報
【特許文献２】特開２００９−１９５０２４号公報
【特許文献３】特開２００１−１７３５４５号公報
【特許文献４】特開２００４−１９０６０６号公報
【特許文献５】特開２００５−１８０３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供することを課題としている。
【課題を解決するための手段】
【００１１】
本発明に係る信号出力回路は、第１スイッチング素子、第２スイッチング素子、および第３スイッチング素子を有するスイッチング回路と、スイッチング回路の各スイッチング素子を制御する制御部と、スイッチング回路の動作に基づいて所定の信号を出力する第１出力端子および第２出力端子とを備えている。各スイッチング素子は、第１電極、第２電極、および第３電極を有している。第１スイッチング素子の第１電極は電源に、第２電極は第２スイッチング素子の第１電極に、第３電極は制御部に、それぞれ接続されている。第２スイッチング素子の第２電極は第１出力端子に、第３電極は制御部に、それぞれ接続されている。第３スイッチング素子の第１電極は第１スイッチング素子の第２電極に、第２電極は第２出力端子に、第３電極は制御部に、それぞれ接続されている。
【００１２】
このような構成によれば、電源と第１出力端子との間に、第１スイッチング素子および第２スイッチング素子が直列に接続され、電源と第２出力端子との間に、第１スイッチング素子および第３スイッチング素子が直列に接続されることになる。このため、例えば、第１スイッチング素子がショート状態となった場合でも、第２スイッチング素子と第３スイッチング素子が正常であれば、第１出力端子には、第２スイッチング素子のＯＮ・ＯＦＦ状態に応じた正常な信号が出力され、第２出力端子には、第３スイッチング素子のＯＮ・ＯＦＦ状態に応じた正常な信号が出力される。
【００１３】
本発明において、制御部は、第１スイッチの信号が入力される第１入力ポートと、上位装置からの外部信号が入力される第２入力ポートと、第１スイッチング素子の第３電極へ信号を出力する第１出力ポートと、第２スイッチング素子の第３電極へ信号を出力する第２出力ポートと、第３スイッチング素子の第３電極へ信号を出力する第３出力ポートとを有し、第１入力ポートに入力される第１スイッチの信号と、第２入力ポートに入力される外部信号とに基づいて、第１出力ポート、第２出力ポート、および第３出力ポートへ所定の信号を出力するようにしてもよい。
【００１４】
この場合、第１入力ポート入力される第１スイッチの信号が、第１スイッチング素子の第３電極、および、第２スイッチング素子の第３電極にも同時に入力されるように構成してもよい。
【００１５】
本発明において、第１出力端子は、第２スイッチの一端に接続され、第２出力端子は、第２スイッチの他端に接続されるとともに、リレーのコイルに接続されるように構成してもよい。
【００１６】
本発明において、第１スイッチは、例えば車両のスタータスイッチであり、第２スイッチは、例えば車両のシフトポジションスイッチであり、リレーは、例えば車両のスタータリレーである。
【００１７】
本発明において、各スイッチング素子は、それぞれ１対のスイッチング素子から構成されていてもよい。この場合、１対のスイッチング素子における一方のスイッチング素子の第１電極、第２電極、および第３電極は、それぞれ、他方のスイッチング素子の第１電極、第２電極、および第３電極と共通に接続される。
【００１８】
本発明において、各スイッチング素子にＦＥＴを用いてもよい。この場合、ＦＥＴのドレインは第１電極を構成し、ソースは第２電極を構成し、ゲートは第３電極を構成する。
【発明の効果】
【００１９】
本発明によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号の出力が可能な信号出力回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る信号出力回路の回路図である。
【図２】非動作時の回路状態と信号波形を示した図である。
【図３】正常動作時の回路状態と信号波形を示した図である。
【図４】正常動作時の他の回路状態と信号波形を示した図である。
【図５】正常動作時の他の回路状態と信号波形を示した図である。
【図６】第１スイッチング素子故障時の回路状態と信号波形を示した図である。
【図７】第１スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図８】第１スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図９】第１スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１０】第２スイッチング素子故障時の回路状態と信号波形を示した図である。
【図１１】第２スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１２】第２スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１３】第２スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１４】第３スイッチング素子故障時の回路状態と信号波形を示した図である。
【図１５】第３スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１６】第３スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１７】第３スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１８】本発明の他の実施形態に係る信号出力回路の回路図である。
【図１９】本発明のさらに他の実施形態に係る信号出力回路の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一の部分または対応する部分には、同一符号を付してある。
【００２２】
図１において、ＣＰＵ３、スイッチング回路１００、第１出力端子Ｔ１、および第２出力端子Ｔ２により、本実施形態に係る信号出力回路が構成される。スイッチング回路１００は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３とを有しており、スイッチング素子Ｑ１〜Ｑ３は、それぞれＦＥＴからなる。
【００２３】
ＣＰＵ３は、２つの入力ポート４、５と、３つの出力ポート６〜８を備えている。入力ポート４には、操作スイッチ２（ＳＷ１）を介して、直流電源であるバッテリ１が接続される。操作スイッチ２の一端は、バッテリ１の正極に接続され、操作スイッチ２の他端は、ＣＰＵ３の入力ポート４に接続されている。バッテリ１の負極はグランドに接地されている。
【００２４】
ＣＰＵ３の入力ポート４には、操作スイッチ２の信号が入力される。この信号は、Ｐ１、Ｐ２、Ｐ３の各点に同時に現われる。図１では、便宜上、Ｐ１〜Ｐ３に現われる操作スイッチ２の信号を「ＳＷ１」で表示してある。Ｐ１〜Ｐ３の各点は、実際には、基板上で配線パターンにより電気的に接続されている。したがって、入力ポート４に入力される操作スイッチ２の信号は、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇにも同時に入力される。
【００２５】
ＣＰＵ３の入力ポート５には、図示しない上位装置からの外部信号が入力される。出力ポート６は、第１スイッチング素子Ｑ１のゲートｇへ信号（出力Ａ）を出力する。出力ポート７は、第２スイッチング素子Ｑ２のゲートｇへ信号（出力Ｂ）を出力する。出力ポート８は、第３スイッチング素子Ｑ３のゲートｇへ信号（出力Ｃ）を出力する。
【００２６】
第１スイッチング素子Ｑ１のドレインｄは、電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓは、第２スイッチング素子Ｑ２のドレインｄに接続され、第１スイッチング素子Ｑ１のゲートｇは、ＣＰＵ３の出力ポート６に接続されている。第２スイッチング素子Ｑ２のソースｓは、第１出力端子Ｔ１に接続され、第２スイッチング素子Ｑ２のゲートｇは、ＣＰＵ３の出力ポート７に接続されている。第３スイッチング素子Ｑ３のドレインｄは、第１スイッチング素子Ｑ１のソースｓに接続されている。第３スイッチング素子Ｑ３のソースｓは、第２出力端子Ｔ２に接続され、第３スイッチング素子Ｑ３のゲートｇは、ＣＰＵ３の出力ポート８に接続されている。
【００２７】
後述するように、ＣＰＵ３は、入力ポート４に入力される操作スイッチ２の信号と、入力ポート５に入力される外部信号とに基づいて、出力ポート６〜８へ所定の信号を出力し、スイッチング回路１００の各スイッチング素子Ｑ１〜Ｑ３をＯＮ、ＯＦＦさせる。ＣＰＵ３が、出力ポート６〜８のどのポートへ信号を出力するかは、入力ポート４に入力される操作スイッチ２の信号と、入力ポート５に入力される外部信号によって決まる。
【００２８】
第１出力端子Ｔ１は、操作スイッチ９（ＳＷ２）の一端に接続され、第２出力端子Ｔ２は、操作スイッチ９の他端に接続されている。第２出力端子Ｔ２には、リレー１０のコイル１０ａの一端が接続されている。コイル１０ａの他端は、グランドに接地されている。リレー１０の接点１０ｂの一端は電源Ｖｂに接続され、他端は負荷２０に接続されている。リレー１０のコイル１０ａに通電されて、接点１０ｂが閉じると、電源Ｖｂから負荷２０に給電が行われて、負荷２０が駆動される。
【００２９】
以上の構成において、ＣＰＵ３は、本発明における「制御部」に相当する。ＣＰＵ３の入力ポート４、５は、それぞれ本発明における「第１入力ポート」、「第２入力ポート」に相当する。ＣＰＵ３の出力ポート６、７、８は、それぞれ本発明における「第１出力ポート」、「第２出力ポート」、「第３出力ポート」に相当する。各スイッチング素子Ｑ１〜Ｑ３のドレインｄ、ソースｓ、ゲートｇは、それぞれ本発明における「第１電極」、「第２電極」、「第３電極」に相当する。操作スイッチ２は、本発明における「第１スイッチ」に相当し、操作スイッチ９は、本発明における「第２スイッチ」に相当する。
【００３０】
次に、図１の回路の動作について説明する。
【００３１】
最初に、スイッチング素子Ｑ１〜Ｑ３に故障が発生していない正常時の動作について説明する。図２は、非動作時における回路状態と、各部の信号波形を示している。信号波形図において、「ＳＷ１」は操作スイッチ２の信号、「ＳＷ２」は操作スイッチ９の信号、「出力Ａ」〜「出力Ｃ」は、それぞれ図１の出力ポート６〜８からの出力を表している。「Ｑ１」〜「Ｑ３」は、スイッチング素子Ｑ１〜Ｑ３のＯＮ・ＯＦＦ状態、「出力１」は第１出力端子Ｔ１からの出力、「出力２」は第２出力端子Ｔ２からの出力を表している。「リレー」は、リレー１０の接点１０ｂのＯＮ・ＯＦＦ状態を表している。図３〜図１７の信号波形図においても同様である。
【００３２】
図２の非動作時においては、ＳＷ１、ＳＷ２はともにＯＦＦとなっている。また、ＣＰＵ３に外部信号が入力されていないので、出力Ａ〜出力Ｃは全てＬ（ローレベル）となっている。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＦＦの状態にあり、出力１と出力２は共にＯＦＦの状態にある。したがって、リレー１０のコイル１０ａに通電がされず、接点１０ｂはＯＦＦであるので、負荷２０は駆動されない。
【００３３】
図３は、正常動作時における回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００３４】
図３の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇが共にＨ（ハイレベル）となるので、スイッチング素子Ｑ１、Ｑ２がＯＮする。スイッチング素子Ｑ３はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３５】
図４は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００３６】
図４の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。このため、スイッチング素子Ｑ１、Ｑ２がＯＮする。一方、スイッチング素子Ｑ３は、ＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。したがって、図３の場合と同様に、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３７】
図５は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図５で入力される外部信号は、図４で入力される外部信号とは異なる信号である。
【００３８】
図５の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。このため、スイッチング素子Ｑ１、Ｑ３がＯＮする。一方、スイッチング素子Ｑ２はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＦＦ状態であり、第２出力端子Ｔ２の出力２はＯＮ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３９】
次に、スイッチング素子Ｑ１〜Ｑ３のドレイン・ソース間が常時ショート状態となる故障（ＯＮ故障）が発生した場合の動作について説明する。
【００４０】
図６は、第１スイッチング素子Ｑ１がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００４１】
図６の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇがＨとなるので、第２スイッチング素子Ｑ２がＯＮする。第３スイッチング素子Ｑ３はＯＦＦのままである。また、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇもＨとなる。ところが、第１スイッチング素子Ｑ１は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第２スイッチング素子Ｑ２は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、ＳＷ１のＯＮによってＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４２】
図７は、第１スイッチング素子Ｑ１がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００４３】
図７の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＢがＨとなることで、第２スイッチング素子Ｑ２がＯＮする。第３スイッチング素子Ｑ３は、ＯＦＦのままである。一方、第１スイッチング素子Ｑ１は、出力ＡのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第２スイッチング素子Ｑ２は正常状態にあって、出力Ｂに同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、出力ＢがＨになることで、ＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４４】
図８は、第１スイッチング素子Ｑ１がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図８で入力される外部信号は、図７で入力される外部信号とは異なる信号である。
【００４５】
図８の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＣがＨとなることで、第３スイッチング素子Ｑ３がＯＮする。第２スイッチング素子Ｑ２は、ＯＦＦのままである。一方、第１スイッチング素子Ｑ１は、出力ＡのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第３スイッチング素子Ｑ３は正常状態にあって、出力Ｃに同期してＯＮ・ＯＦＦするので、第２出力端子Ｔ２の出力２は、出力ＣがＨになることで、ＯＮ状態となる。第１出力端子Ｔ１の出力１は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４６】
図９は、第１スイッチング素子Ｑ１がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００４７】
図９の状態では、ショートしている第１スイッチング素子Ｑ１は、常にＯＮ状態にあるが、正常状態にある第２スイッチング素子Ｑ２および第３スイッチング素子Ｑ３は共にＯＦＦしている。このため、スイッチング素子Ｑ１から、スイッチング素子Ｑ２、Ｑ３を介して、第１出力端子Ｔ１および第２出力端子Ｔ２へ至る電流経路は形成されない。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＦＦ状態を維持する。したがって、各出力端子Ｔ１、Ｔ２に意図しない信号が出力されることはなく、リレー１０のコイル１０ａに通電はされない。
【００４８】
図１０は、第２スイッチング素子Ｑ２がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００４９】
図１０の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇがＨとなるので、第１スイッチング素子Ｑ１がＯＮする。第３スイッチング素子Ｑ３はＯＦＦのままである。また、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇもＨとなる。ところが、第２スイッチング素子Ｑ２は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、ＳＷ１のＯＮによってＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５０】
図１１は、第２スイッチング素子Ｑ２がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００５１】
図１１の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮする。第３スイッチング素子Ｑ３は、ＯＦＦのままである。一方、第２スイッチング素子Ｑ２は、出力ＢのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、出力Ａに同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、出力ＡがＨになることで、ＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５２】
図１２は、第２スイッチング素子Ｑ２がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図１２で入力される外部信号は、図１１で入力される外部信号とは異なる信号である。
【００５３】
図１２の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮし、また、出力ＣがＨとなることで、第３スイッチング素子Ｑ３がＯＮする。一方、第２スイッチング素子Ｑ２は、出力ＢがＬであるにもかかわらず、常にＯＮ状態にある。したがって、第１出力端子Ｔ１の出力１はＯＮ状態、第２出力端子Ｔ２の出力２もＯＮ状態となり、第１出力端子Ｔ１に、本来出ないはずの出力が現われる。しかるに、操作スイッチ９は開いているので、第１出力端子Ｔ１の出力は、リレー１０のコイル１０ａに影響しない。また、仮に、操作スイッチ９が閉じていたとしても、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００５４】
結局、図１２の場合は、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５５】
図１３は、第２スイッチング素子Ｑ２がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００５６】
図１３の状態では、ショートしている第２スイッチング素子Ｑ２は、常にＯＮ状態にあるが、正常状態にある第１スイッチング素子Ｑ１はＯＦＦしている。このため、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路は形成されない。すなわち、第１出力端子Ｔ１の出力１は、ＯＦＦ状態を維持する。このため、出力端子Ｔ１に意図しない信号が出力されることはない。仮に、出力端子Ｔ１に意図しない信号が出力されても、操作スイッチ９が開いているので、リレー１０のコイル１０ａに影響しない。また、正常状態にある第３スイッチング素子Ｑ３もＯＦＦしているので、第２出力端子Ｔ２の出力２は、ＯＦＦ状態を維持する。したがって、リレー１０のコイル１０ａに通電はされない。
【００５７】
図１４は、第３スイッチング素子Ｑ３がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００５８】
図１４の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇがＨとなるので、第１スイッチング素子Ｑ１がＯＮする。また、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇがＨとなるので、第２スイッチング素子Ｑ２もＯＮする。一方、第３スイッチング素子Ｑ３は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず、常にＯＮ状態にある。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＮし、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路と、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路とが形成される。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＮ状態となり、第２出力端子Ｔ２に、本来出ないはずの出力が現われる。しかるに、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００５９】
結局、図１４の場合は、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、および第１出力端子Ｔ１を介して、また、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６０】
図１５は、第３スイッチング素子Ｑ３がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００６１】
図１５の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮし、出力ＢがＨとなることで、第２スイッチング素子Ｑ２がＯＮする。一方、第３スイッチング素子Ｑ３は、出力ＣがＬであるにもかかわらず、常にＯＮ状態にある。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＮし、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路と、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路とが形成される。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＮ状態となり、第２出力端子Ｔ２に、本来出ないはずの出力が現われる。しかるに、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００６２】
結局、図１５の場合は、図１４の場合と同様に、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、および第１出力端子Ｔ１を介して、また、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６３】
図１６は、第３スイッチング素子Ｑ３がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図１６で入力される外部信号は、図１５で入力される外部信号とは異なる信号である。
【００６４】
図１６の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮする。第２スイッチング素子Ｑ２は、出力ＢがＬであるため、ＯＦＦ状態にある。一方、第３スイッチング素子Ｑ３は、出力ＣのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、出力Ａに同期してＯＮ・ＯＦＦするので、第２出力端子Ｔ２の出力２は、出力ＡがＨになることで、ＯＮ状態となる。第１出力端子Ｔ１の出力１は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６５】
図１７は、第３スイッチング素子Ｑ３がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００６６】
図１７の状態では、ショートしている第３スイッチング素子Ｑ３は、常にＯＮ状態にあるが、正常状態にある第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２は共にＯＦＦしている。このため、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路は形成されない。すなわち、第２出力端子Ｔ２の出力２は、ＯＦＦ状態を維持する。このため、第２出力端子Ｔ２に意図しない信号が出力されることはない。また、正常状態にある第２スイッチング素子Ｑ２もＯＦＦしているので、第１出力端子Ｔ１の出力１は、ＯＦＦ状態を維持する。したがって、リレー１０のコイル１０ａに通電はされない。
【００６７】
以上のように、図１の実施形態においては、第１スイッチング素子Ｑ１のドレインｄが電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓが第２スイッチング素子Ｑ２のドレインｄに接続され、第２スイッチング素子Ｑ２のソースｓが第１出力端子Ｔ１に接続される。また、第３スイッチング素子Ｑ３のドレインｄが第１スイッチング素子Ｑ１のソースｓに接続され、第３スイッチング素子Ｑ３のソースｓが第２出力端子Ｔ２に接続される。この結果、電源Ｖｂと第１出力端子Ｔ１との間に、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２が直列に接続され、電源Ｖｂと第２出力端子Ｔ２との間に、第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３が直列に接続されることになる。
【００６８】
したがって、第１スイッチング素子Ｑ１がショート状態となった場合でも、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が正常であれば、リレー１０の動作は正常に行われる（図６〜図９）。また、第２スイッチング素子Ｑ２がショート状態となった場合でも、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３が正常であれば、リレー１０の動作は正常に行われる（図１０〜図１３）。さらに、第３スイッチング素子Ｑ３がショート状態となった場合でも、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２が正常であれば、リレー１０の動作は正常に行われる（図１４〜図１７）。
【００６９】
このようにして、本実施形態によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力することが可能となる。
【００７０】
上述した実施形態では、汎用的な信号出力回路を例に挙げたが、本発明の信号出力回路は、冒頭で述べたような自動車のスタータモータ駆動回路に用いることができる。図１８は、この場合の実施形態を示している。
【００７１】
図１８においては、図１の構成に、上位装置としてのコントローラ（ＥＣＵ；Electronic Control Unit）３０が付加されている。また、図１の操作スイッチ２がスタータスイッチ２’に、操作スイッチ９がシフトポジションスイッチ９’に、リレー１０がスタータリレー１０’に、負荷２０がスタータモータ２０’に、それぞれ置き換わっている。なお、スタータリレー１０’のコイルおよび接点も、それぞれ符号１０ａ’および１０ｂ’で表してある。ＣＰＵ３、スイッチング回路１００、スタータスイッチ２’、シフトポジションスイッチ９’、およびスタータリレー１０’によって、スタータモータ駆動回路が構成される。
【００７２】
スタータスイッチ２’は、スタータモータ２０’を始動するために操作されるスイッチである。スタータモータ２０’は、自動車のエンジンを始動するためのモータである。シフトポジションスイッチ９’は、運転席に備わる図示しないシフトレバーの位置（パーキング、ニュートラル、ドライブなど）に応じてＯＮ・ＯＦＦするスイッチである。例えば、シフトレバーがパーキング位置（Ｐ）やニュートラル位置（Ｎ）にあるときは、シフトポジションスイッチ９’はＯＮとなり、シフトレバーがドライブ位置（Ｄ）にあるときは、シフトポジションスイッチ９’はＯＦＦとなる。
【００７３】
コントローラ３０は、ＣＡＮ（Controller Area Network）通信ケーブル３１により、ＣＰＵ３の入力ポート５と接続されている。コントローラ３０には、エンジン制御ユニットや車載部品制御ユニットをはじめ、各種の制御ユニットが含まれる。
【００７４】
次に、図１８のスタータモータ駆動回路の動作について、いくつかの例を挙げながら説明する。
【００７５】
例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、ユーザの操作により、スタータスイッチ２’をＯＮにして、エンジンを始動させる場合の動作は、以下のようになる。
【００７６】
シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、スタータスイッチ２’をＯＮにすると、図３で説明した動作と同様の動作が実行される。
【００７７】
すなわち、この場合はＣＰＵ３への外部信号がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、スタータスイッチ２’（ＳＷ１）のＯＮによって、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇが共にＨ（ハイレベル）となるので、スイッチング素子Ｑ１、Ｑ２がＯＮする。スイッチング素子Ｑ３はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。
【００７８】
また、例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、シフトレバーを切り替えるためにブレーキペダルを踏み込んだ場合の動作は、以下のようになる。
【００７９】
シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、ブレーキペダルを踏み込むと、ブレーキＯＮ信号が、コントローラ３０からＣＰＵ３に入力される。この結果、図４で説明した動作と同様の動作が実行される。
【００８０】
すなわち、コントローラ３０からＣＡＮ通信ケーブル３１を介して、ＣＰＵ３にブレーキＯＮ信号が外部信号として入力されると、ＣＰＵ３は出力ポート６、７にＨ信号を出力する。このため、スイッチング素子Ｑ１、Ｑ２がＯＮし、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。
【００８１】
また、例えば、交差点において信号が赤から青に変わったような場合に、アイドリングストップの状態からエンジンを自動的に再始動する場合の動作は、以下のようになる。
【００８２】
アイドリングストップ状態では、シフトレバーがドライブ位置にあるので、シフトポジションスイッチ９’はＯＦＦとなっている。この状態で、ブレーキペダルを解放してゆくと、ペダルの踏込量が所定値未満になった時点で、ブレーキリリース信号がコントローラ３０からＣＰＵ３に入力される。この結果、図５で説明した動作と同様の動作が実行される。
【００８３】
すなわち、コントローラ３０からＣＡＮ通信ケーブル３１を介して、ＣＰＵ３にブレーキリリース信号が外部信号として入力されると、ＣＰＵ３は出力ポート６、８にＨ信号を出力する。このため、スイッチング素子Ｑ１、Ｑ３がＯＮし、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、スタータリレー１０’のコイル１０ａ’に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが再始動する。
【００８４】
以上は、正常時の動作についての説明であるが、スイッチング素子Ｑ１〜Ｑ３のショート時における図１８の回路の動作については、図６〜図１７の場合と同様である。したがって、ここでは説明を省略する。
【００８５】
次に、図１９に示す他の実施形態について説明する。本実施形態では、スイッチング回路２００を構成する各スイッチング素子Ｑ１〜Ｑ３は、それぞれ１対のスイッチング素子から構成されている。すなわち、第１スイッチング素子Ｑ１は、ＦＥＴ１１およびＦＥＴ１２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇは共通に接続されている。また、第２スイッチング素子Ｑ２は、ＦＥＴ２１およびＦＥＴ２２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇも共通に接続されている。さらに、第３スイッチング素子Ｑ３は、ＦＥＴ３１およびＦＥＴ３２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇも共通に接続されている。その他の構成については、図１と同じである。
【００８６】
図１９の回路においては、スイッチング素子Ｑ１〜Ｑ３が、それぞれ１対のＦＥＴにより２重化された構成となっている。このため、１対のＦＥＴの一方に、ドレイン・ソース間が常時オープン状態となる故障（ＯＦＦ故障）が発生した場合でも、他方のＦＥＴがＯＮ状態となることで、スイッチング素子Ｑ１〜Ｑ３は正常な信号を出力する。これにより、図３〜図５に示した正常動作が行われる。なお、スイッチング素子Ｑ１〜Ｑ３の各ＦＥＴがショートしたときの動作は、図６〜図１７の場合と同様である。また、図１８のスイッチング回路１００の代わりに、図１９のスイッチング回路２００を用いてもよいことは言うまでもない。
【００８７】
本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記実施形態では、スイッチング回路１００、２００のスイッチング素子Ｑ１〜Ｑ３としてＦＥＴを用いた例を挙げたが、ＦＥＴの代わりに通常のトランジスタを用いてもよい。この場合は、トランジスタのコレクタが第１電極に、エミッタが第２電極に、ベースが第３電極に、それぞれ相当する。
【００８８】
また、前記実施形態では、負荷２０（スタータモータ２０’）への給電および断電を制御する開閉素子として、リレー１０（スタータリレー１０’）を用いた例を挙げたが、リレーの代わりにＩＧＢＴなどの大容量半導体スイッチング素子を用いてもよい。
【００８９】
また、前記実施形態では、第１スイッチおよび第２スイッチを、機械的スイッチである操作スイッチ２（スタータスイッチ２’）および操作スイッチ９（シフトポジションスイッチ９’）で構成した例を挙げたが、第１スイッチおよび第２スイッチは、電子スイッチにより構成してもよい。
【００９０】
さらに、図１８では、自動車に搭載されるスタータモータ駆動回路を例に挙げたが、本発明に係る信号出力回路は、スタータモータ駆動回路以外の用途にも適用することができる。
【符号の説明】
【００９１】
１ バッテリ
２ 操作スイッチ
２’ スタータスイッチ
３ ＣＰＵ
４、５ 入力ポート
６〜８ 出力ポート
９ 操作スイッチ
９’ シフトポジションスイッチ
１０ リレー
１０ａ リレーのコイル
１０’ スタータリレー
１０ａ’ スタータリレーのコイル
２０ 負荷
２０’ スタータモータ
１００、２００ スイッチング回路
Ｔ１ 第１出力端子
Ｔ２ 第２出力端子
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
ｄ ドレイン
ｓ ソース
ｇ ゲート
Ｖｂ 電源
【技術分野】
【０００１】
本発明は、入力される信号に応じて所定の信号を出力する信号出力回路に関する。
【背景技術】
【０００２】
この種の信号出力回路は、様々な用途に用いられている。例えば、自動車の場合、信号出力回路は、エンジンの始動、ブレーキの補助、ヘッドランプの点灯などのため、それぞれの負荷を駆動させる信号を出力する。これらの負荷を駆動させる駆動装置には、安全性や信頼性が求められている。もし、回路の誤動作により負荷の駆動が停止してしまうと、自動車が走行できなくなるおそれがある。
【０００３】
特許文献１には、スイッチオン信号に基づいて負荷を切り換えるために、２つの直列に接続されたＭＯＳＦＥＴ出力段を備えた回路装置の例が記載されている。これらのＭＯＳＦＥＴは、それぞれ、論理回路を介して制御される。そして、ＭＯＳＦＥＴの短絡を相互監視するために、論理回路同士は、接続経路を介して接続される。
【０００４】
また、特許文献２には、負荷として自動車におけるエンジン、ブレーキ、ヘッドランプ、パワーウィンドウを駆動する駆動回路の例が記載されている。
【０００５】
さらに、特許文献３〜５には、負荷として自動車のスタータモータを駆動する駆動回路の例が記載されている。
【０００６】
特許文献３のスタータモータ駆動回路は、バッテリとスタータモータとの間に介装されたスタータスイッチに並列接続された第１リレーと、第１リレーに直列接続された第２リレーと、第１リレーと第２リレーとの間に接続されて各リレーへの作動制御信号および通電状態を検出する通電状態検出手段と、この通電状態検出手段からの情報に基づいて、第１リレーおよび第２リレーの故障を判定する故障判定手段とを備えている。これにより、第１リレーと第２リレーの一方が故障しても、他方のリレーを制御することで確実にスタータモータの作動・停止を制御できるようにしている。
【０００７】
特許文献４のスタータモータ駆動回路は、スタータモータと電源との間に設けられた、リレー回路とＦＥＴとの直列接続回路と、イグニッションスイッチがＯＮされた際に、リレー回路をＯＮとした後、ＦＥＴをＯＮとし、イグニッションスイッチがＯＦＦされた際には、ＦＥＴをＯＦＦとした後に、リレー回路をＯＦＦとするように制御するＣＰＵとを備えている。これにより、リレー回路をＯＮ・ＯＦＦする際に、直列接続回路に電流が流れないようにして、アークの発生およびリレー接点の溶着を防止している。
【０００８】
特許文献５のスタータモータ駆動回路は、スタータモータを駆動すべくリレーコイルの通電指令を出した時のスタータモータ用端子の電位に基づいて、リレーコイルの通電系統の良否を判定する第１の異常検出手段と、リレーコイルの通電指令を出していない時における、車載機器駆動用電気負荷の通電時のスタータモータ用端子の電位に基づいて、接地ラインの良否を判定する第２の異常検出手段とを備えている。これにより、リレーコイルの通電系統の異常検出系を用いて、接地ラインの断線や接触不良を検出できるようにするとともに、スタータモータの誤動作を防止している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００１−５１６１６１号公報
【特許文献２】特開２００９−１９５０２４号公報
【特許文献３】特開２００１−１７３５４５号公報
【特許文献４】特開２００４−１９０６０６号公報
【特許文献５】特開２００５−１８０３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供することを課題としている。
【課題を解決するための手段】
【００１１】
本発明に係る信号出力回路は、第１スイッチング素子、第２スイッチング素子、および第３スイッチング素子を有するスイッチング回路と、スイッチング回路の各スイッチング素子を制御する制御部と、スイッチング回路の動作に基づいて所定の信号を出力する第１出力端子および第２出力端子とを備えている。各スイッチング素子は、第１電極、第２電極、および第３電極を有している。第１スイッチング素子の第１電極は電源に、第２電極は第２スイッチング素子の第１電極に、第３電極は制御部に、それぞれ接続されている。第２スイッチング素子の第２電極は第１出力端子に、第３電極は制御部に、それぞれ接続されている。第３スイッチング素子の第１電極は第１スイッチング素子の第２電極に、第２電極は第２出力端子に、第３電極は制御部に、それぞれ接続されている。
【００１２】
このような構成によれば、電源と第１出力端子との間に、第１スイッチング素子および第２スイッチング素子が直列に接続され、電源と第２出力端子との間に、第１スイッチング素子および第３スイッチング素子が直列に接続されることになる。このため、例えば、第１スイッチング素子がショート状態となった場合でも、第２スイッチング素子と第３スイッチング素子が正常であれば、第１出力端子には、第２スイッチング素子のＯＮ・ＯＦＦ状態に応じた正常な信号が出力され、第２出力端子には、第３スイッチング素子のＯＮ・ＯＦＦ状態に応じた正常な信号が出力される。
【００１３】
本発明において、制御部は、第１スイッチの信号が入力される第１入力ポートと、上位装置からの外部信号が入力される第２入力ポートと、第１スイッチング素子の第３電極へ信号を出力する第１出力ポートと、第２スイッチング素子の第３電極へ信号を出力する第２出力ポートと、第３スイッチング素子の第３電極へ信号を出力する第３出力ポートとを有し、第１入力ポートに入力される第１スイッチの信号と、第２入力ポートに入力される外部信号とに基づいて、第１出力ポート、第２出力ポート、および第３出力ポートへ所定の信号を出力するようにしてもよい。
【００１４】
この場合、第１入力ポート入力される第１スイッチの信号が、第１スイッチング素子の第３電極、および、第２スイッチング素子の第３電極にも同時に入力されるように構成してもよい。
【００１５】
本発明において、第１出力端子は、第２スイッチの一端に接続され、第２出力端子は、第２スイッチの他端に接続されるとともに、リレーのコイルに接続されるように構成してもよい。
【００１６】
本発明において、第１スイッチは、例えば車両のスタータスイッチであり、第２スイッチは、例えば車両のシフトポジションスイッチであり、リレーは、例えば車両のスタータリレーである。
【００１７】
本発明において、各スイッチング素子は、それぞれ１対のスイッチング素子から構成されていてもよい。この場合、１対のスイッチング素子における一方のスイッチング素子の第１電極、第２電極、および第３電極は、それぞれ、他方のスイッチング素子の第１電極、第２電極、および第３電極と共通に接続される。
【００１８】
本発明において、各スイッチング素子にＦＥＴを用いてもよい。この場合、ＦＥＴのドレインは第１電極を構成し、ソースは第２電極を構成し、ゲートは第３電極を構成する。
【発明の効果】
【００１９】
本発明によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号の出力が可能な信号出力回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る信号出力回路の回路図である。
【図２】非動作時の回路状態と信号波形を示した図である。
【図３】正常動作時の回路状態と信号波形を示した図である。
【図４】正常動作時の他の回路状態と信号波形を示した図である。
【図５】正常動作時の他の回路状態と信号波形を示した図である。
【図６】第１スイッチング素子故障時の回路状態と信号波形を示した図である。
【図７】第１スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図８】第１スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図９】第１スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１０】第２スイッチング素子故障時の回路状態と信号波形を示した図である。
【図１１】第２スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１２】第２スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１３】第２スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１４】第３スイッチング素子故障時の回路状態と信号波形を示した図である。
【図１５】第３スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１６】第３スイッチング素子故障時の他の回路状態と信号波形を示した図である。
【図１７】第３スイッチング素子故障時における非動作時の回路状態と信号波形を示した図である。
【図１８】本発明の他の実施形態に係る信号出力回路の回路図である。
【図１９】本発明のさらに他の実施形態に係る信号出力回路の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一の部分または対応する部分には、同一符号を付してある。
【００２２】
図１において、ＣＰＵ３、スイッチング回路１００、第１出力端子Ｔ１、および第２出力端子Ｔ２により、本実施形態に係る信号出力回路が構成される。スイッチング回路１００は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３とを有しており、スイッチング素子Ｑ１〜Ｑ３は、それぞれＦＥＴからなる。
【００２３】
ＣＰＵ３は、２つの入力ポート４、５と、３つの出力ポート６〜８を備えている。入力ポート４には、操作スイッチ２（ＳＷ１）を介して、直流電源であるバッテリ１が接続される。操作スイッチ２の一端は、バッテリ１の正極に接続され、操作スイッチ２の他端は、ＣＰＵ３の入力ポート４に接続されている。バッテリ１の負極はグランドに接地されている。
【００２４】
ＣＰＵ３の入力ポート４には、操作スイッチ２の信号が入力される。この信号は、Ｐ１、Ｐ２、Ｐ３の各点に同時に現われる。図１では、便宜上、Ｐ１〜Ｐ３に現われる操作スイッチ２の信号を「ＳＷ１」で表示してある。Ｐ１〜Ｐ３の各点は、実際には、基板上で配線パターンにより電気的に接続されている。したがって、入力ポート４に入力される操作スイッチ２の信号は、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇにも同時に入力される。
【００２５】
ＣＰＵ３の入力ポート５には、図示しない上位装置からの外部信号が入力される。出力ポート６は、第１スイッチング素子Ｑ１のゲートｇへ信号（出力Ａ）を出力する。出力ポート７は、第２スイッチング素子Ｑ２のゲートｇへ信号（出力Ｂ）を出力する。出力ポート８は、第３スイッチング素子Ｑ３のゲートｇへ信号（出力Ｃ）を出力する。
【００２６】
第１スイッチング素子Ｑ１のドレインｄは、電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓは、第２スイッチング素子Ｑ２のドレインｄに接続され、第１スイッチング素子Ｑ１のゲートｇは、ＣＰＵ３の出力ポート６に接続されている。第２スイッチング素子Ｑ２のソースｓは、第１出力端子Ｔ１に接続され、第２スイッチング素子Ｑ２のゲートｇは、ＣＰＵ３の出力ポート７に接続されている。第３スイッチング素子Ｑ３のドレインｄは、第１スイッチング素子Ｑ１のソースｓに接続されている。第３スイッチング素子Ｑ３のソースｓは、第２出力端子Ｔ２に接続され、第３スイッチング素子Ｑ３のゲートｇは、ＣＰＵ３の出力ポート８に接続されている。
【００２７】
後述するように、ＣＰＵ３は、入力ポート４に入力される操作スイッチ２の信号と、入力ポート５に入力される外部信号とに基づいて、出力ポート６〜８へ所定の信号を出力し、スイッチング回路１００の各スイッチング素子Ｑ１〜Ｑ３をＯＮ、ＯＦＦさせる。ＣＰＵ３が、出力ポート６〜８のどのポートへ信号を出力するかは、入力ポート４に入力される操作スイッチ２の信号と、入力ポート５に入力される外部信号によって決まる。
【００２８】
第１出力端子Ｔ１は、操作スイッチ９（ＳＷ２）の一端に接続され、第２出力端子Ｔ２は、操作スイッチ９の他端に接続されている。第２出力端子Ｔ２には、リレー１０のコイル１０ａの一端が接続されている。コイル１０ａの他端は、グランドに接地されている。リレー１０の接点１０ｂの一端は電源Ｖｂに接続され、他端は負荷２０に接続されている。リレー１０のコイル１０ａに通電されて、接点１０ｂが閉じると、電源Ｖｂから負荷２０に給電が行われて、負荷２０が駆動される。
【００２９】
以上の構成において、ＣＰＵ３は、本発明における「制御部」に相当する。ＣＰＵ３の入力ポート４、５は、それぞれ本発明における「第１入力ポート」、「第２入力ポート」に相当する。ＣＰＵ３の出力ポート６、７、８は、それぞれ本発明における「第１出力ポート」、「第２出力ポート」、「第３出力ポート」に相当する。各スイッチング素子Ｑ１〜Ｑ３のドレインｄ、ソースｓ、ゲートｇは、それぞれ本発明における「第１電極」、「第２電極」、「第３電極」に相当する。操作スイッチ２は、本発明における「第１スイッチ」に相当し、操作スイッチ９は、本発明における「第２スイッチ」に相当する。
【００３０】
次に、図１の回路の動作について説明する。
【００３１】
最初に、スイッチング素子Ｑ１〜Ｑ３に故障が発生していない正常時の動作について説明する。図２は、非動作時における回路状態と、各部の信号波形を示している。信号波形図において、「ＳＷ１」は操作スイッチ２の信号、「ＳＷ２」は操作スイッチ９の信号、「出力Ａ」〜「出力Ｃ」は、それぞれ図１の出力ポート６〜８からの出力を表している。「Ｑ１」〜「Ｑ３」は、スイッチング素子Ｑ１〜Ｑ３のＯＮ・ＯＦＦ状態、「出力１」は第１出力端子Ｔ１からの出力、「出力２」は第２出力端子Ｔ２からの出力を表している。「リレー」は、リレー１０の接点１０ｂのＯＮ・ＯＦＦ状態を表している。図３〜図１７の信号波形図においても同様である。
【００３２】
図２の非動作時においては、ＳＷ１、ＳＷ２はともにＯＦＦとなっている。また、ＣＰＵ３に外部信号が入力されていないので、出力Ａ〜出力Ｃは全てＬ（ローレベル）となっている。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＦＦの状態にあり、出力１と出力２は共にＯＦＦの状態にある。したがって、リレー１０のコイル１０ａに通電がされず、接点１０ｂはＯＦＦであるので、負荷２０は駆動されない。
【００３３】
図３は、正常動作時における回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００３４】
図３の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇが共にＨ（ハイレベル）となるので、スイッチング素子Ｑ１、Ｑ２がＯＮする。スイッチング素子Ｑ３はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３５】
図４は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００３６】
図４の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。このため、スイッチング素子Ｑ１、Ｑ２がＯＮする。一方、スイッチング素子Ｑ３は、ＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。したがって、図３の場合と同様に、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３７】
図５は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図５で入力される外部信号は、図４で入力される外部信号とは異なる信号である。
【００３８】
図５の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。このため、スイッチング素子Ｑ１、Ｑ３がＯＮする。一方、スイッチング素子Ｑ２はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＦＦ状態であり、第２出力端子Ｔ２の出力２はＯＮ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００３９】
次に、スイッチング素子Ｑ１〜Ｑ３のドレイン・ソース間が常時ショート状態となる故障（ＯＮ故障）が発生した場合の動作について説明する。
【００４０】
図６は、第１スイッチング素子Ｑ１がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００４１】
図６の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇがＨとなるので、第２スイッチング素子Ｑ２がＯＮする。第３スイッチング素子Ｑ３はＯＦＦのままである。また、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇもＨとなる。ところが、第１スイッチング素子Ｑ１は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第２スイッチング素子Ｑ２は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、ＳＷ１のＯＮによってＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４２】
図７は、第１スイッチング素子Ｑ１がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００４３】
図７の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＢがＨとなることで、第２スイッチング素子Ｑ２がＯＮする。第３スイッチング素子Ｑ３は、ＯＦＦのままである。一方、第１スイッチング素子Ｑ１は、出力ＡのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第２スイッチング素子Ｑ２は正常状態にあって、出力Ｂに同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、出力ＢがＨになることで、ＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４４】
図８は、第１スイッチング素子Ｑ１がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図８で入力される外部信号は、図７で入力される外部信号とは異なる信号である。
【００４５】
図８の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＣがＨとなることで、第３スイッチング素子Ｑ３がＯＮする。第２スイッチング素子Ｑ２は、ＯＦＦのままである。一方、第１スイッチング素子Ｑ１は、出力ＡのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第３スイッチング素子Ｑ３は正常状態にあって、出力Ｃに同期してＯＮ・ＯＦＦするので、第２出力端子Ｔ２の出力２は、出力ＣがＨになることで、ＯＮ状態となる。第１出力端子Ｔ１の出力１は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００４６】
図９は、第１スイッチング素子Ｑ１がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００４７】
図９の状態では、ショートしている第１スイッチング素子Ｑ１は、常にＯＮ状態にあるが、正常状態にある第２スイッチング素子Ｑ２および第３スイッチング素子Ｑ３は共にＯＦＦしている。このため、スイッチング素子Ｑ１から、スイッチング素子Ｑ２、Ｑ３を介して、第１出力端子Ｔ１および第２出力端子Ｔ２へ至る電流経路は形成されない。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＦＦ状態を維持する。したがって、各出力端子Ｔ１、Ｔ２に意図しない信号が出力されることはなく、リレー１０のコイル１０ａに通電はされない。
【００４８】
図１０は、第２スイッチング素子Ｑ２がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００４９】
図１０の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇがＨとなるので、第１スイッチング素子Ｑ１がＯＮする。第３スイッチング素子Ｑ３はＯＦＦのままである。また、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇもＨとなる。ところが、第２スイッチング素子Ｑ２は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、ＳＷ１のＯＮによってＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５０】
図１１は、第２スイッチング素子Ｑ２がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００５１】
図１１の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮする。第３スイッチング素子Ｑ３は、ＯＦＦのままである。一方、第２スイッチング素子Ｑ２は、出力ＢのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、出力Ａに同期してＯＮ・ＯＦＦするので、第１出力端子Ｔ１の出力１は、出力ＡがＨになることで、ＯＮ状態となる。第２出力端子Ｔ２の出力２は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５２】
図１２は、第２スイッチング素子Ｑ２がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図１２で入力される外部信号は、図１１で入力される外部信号とは異なる信号である。
【００５３】
図１２の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮし、また、出力ＣがＨとなることで、第３スイッチング素子Ｑ３がＯＮする。一方、第２スイッチング素子Ｑ２は、出力ＢがＬであるにもかかわらず、常にＯＮ状態にある。したがって、第１出力端子Ｔ１の出力１はＯＮ状態、第２出力端子Ｔ２の出力２もＯＮ状態となり、第１出力端子Ｔ１に、本来出ないはずの出力が現われる。しかるに、操作スイッチ９は開いているので、第１出力端子Ｔ１の出力は、リレー１０のコイル１０ａに影響しない。また、仮に、操作スイッチ９が閉じていたとしても、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００５４】
結局、図１２の場合は、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００５５】
図１３は、第２スイッチング素子Ｑ２がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００５６】
図１３の状態では、ショートしている第２スイッチング素子Ｑ２は、常にＯＮ状態にあるが、正常状態にある第１スイッチング素子Ｑ１はＯＦＦしている。このため、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路は形成されない。すなわち、第１出力端子Ｔ１の出力１は、ＯＦＦ状態を維持する。このため、出力端子Ｔ１に意図しない信号が出力されることはない。仮に、出力端子Ｔ１に意図しない信号が出力されても、操作スイッチ９が開いているので、リレー１０のコイル１０ａに影響しない。また、正常状態にある第３スイッチング素子Ｑ３もＯＦＦしているので、第２出力端子Ｔ２の出力２は、ＯＦＦ状態を維持する。したがって、リレー１０のコイル１０ａに通電はされない。
【００５７】
図１４は、第３スイッチング素子Ｑ３がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。
【００５８】
図１４の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、ＳＷ１のＯＮによって、第１スイッチング素子Ｑ１のゲートｇがＨとなるので、第１スイッチング素子Ｑ１がＯＮする。また、ＳＷ１のＯＮによって、第２スイッチング素子Ｑ２のゲートｇがＨとなるので、第２スイッチング素子Ｑ２もＯＮする。一方、第３スイッチング素子Ｑ３は、ショートしているので、ＳＷ１のＯＮ・ＯＦＦにかかわらず、常にＯＮ状態にある。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＮし、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路と、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路とが形成される。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＮ状態となり、第２出力端子Ｔ２に、本来出ないはずの出力が現われる。しかるに、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００５９】
結局、図１４の場合は、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、および第１出力端子Ｔ１を介して、また、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６０】
図１５は、第３スイッチング素子Ｑ３がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。
【００６１】
図１５の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、７に信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮし、出力ＢがＨとなることで、第２スイッチング素子Ｑ２がＯＮする。一方、第３スイッチング素子Ｑ３は、出力ＣがＬであるにもかかわらず、常にＯＮ状態にある。このため、スイッチング素子Ｑ１〜Ｑ３は全てＯＮし、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２を介して、第１出力端子Ｔ１へ至る電流経路と、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路とが形成される。すなわち、第１出力端子Ｔ１の出力１と、第２出力端子Ｔ２の出力２は、共にＯＮ状態となり、第２出力端子Ｔ２に、本来出ないはずの出力が現われる。しかるに、出力１と出力２は共にＯＮ状態であるから、リレー１０の動作に問題は生じない。
【００６２】
結局、図１５の場合は、図１４の場合と同様に、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、および第１出力端子Ｔ１を介して、また、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６３】
図１６は、第３スイッチング素子Ｑ３がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ２と操作スイッチ９が共に開いている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。ＳＷ１、ＳＷ２は、いずれもＯＦＦである。なお、図１６で入力される外部信号は、図１５で入力される外部信号とは異なる信号である。
【００６４】
図１６の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、ＣＰＵ３は、当該外部信号に応じた信号を出力する。ここでは、出力ポート６、８に信号が出力されて、出力Ａおよび出力ＣがＨとなっている。出力ＡがＨとなることで、第１スイッチング素子Ｑ１がＯＮする。第２スイッチング素子Ｑ２は、出力ＢがＬであるため、ＯＦＦ状態にある。一方、第３スイッチング素子Ｑ３は、出力ＣのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第１スイッチング素子Ｑ１は正常状態にあって、出力Ａに同期してＯＮ・ＯＦＦするので、第２出力端子Ｔ２の出力２は、出力ＡがＨになることで、ＯＮ状態となる。第１出力端子Ｔ１の出力１は、ＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。
【００６５】
図１７は、第３スイッチング素子Ｑ３がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ〜出力Ｃは全てＬとなっている。
【００６６】
図１７の状態では、ショートしている第３スイッチング素子Ｑ３は、常にＯＮ状態にあるが、正常状態にある第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２は共にＯＦＦしている。このため、第１スイッチング素子Ｑ１から、第３スイッチング素子Ｑ３を介して、第２出力端子Ｔ２へ至る電流経路は形成されない。すなわち、第２出力端子Ｔ２の出力２は、ＯＦＦ状態を維持する。このため、第２出力端子Ｔ２に意図しない信号が出力されることはない。また、正常状態にある第２スイッチング素子Ｑ２もＯＦＦしているので、第１出力端子Ｔ１の出力１は、ＯＦＦ状態を維持する。したがって、リレー１０のコイル１０ａに通電はされない。
【００６７】
以上のように、図１の実施形態においては、第１スイッチング素子Ｑ１のドレインｄが電源Ｖｂに接続され、第１スイッチング素子Ｑ１のソースｓが第２スイッチング素子Ｑ２のドレインｄに接続され、第２スイッチング素子Ｑ２のソースｓが第１出力端子Ｔ１に接続される。また、第３スイッチング素子Ｑ３のドレインｄが第１スイッチング素子Ｑ１のソースｓに接続され、第３スイッチング素子Ｑ３のソースｓが第２出力端子Ｔ２に接続される。この結果、電源Ｖｂと第１出力端子Ｔ１との間に、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２が直列に接続され、電源Ｖｂと第２出力端子Ｔ２との間に、第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３が直列に接続されることになる。
【００６８】
したがって、第１スイッチング素子Ｑ１がショート状態となった場合でも、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が正常であれば、リレー１０の動作は正常に行われる（図６〜図９）。また、第２スイッチング素子Ｑ２がショート状態となった場合でも、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３が正常であれば、リレー１０の動作は正常に行われる（図１０〜図１３）。さらに、第３スイッチング素子Ｑ３がショート状態となった場合でも、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２が正常であれば、リレー１０の動作は正常に行われる（図１４〜図１７）。
【００６９】
このようにして、本実施形態によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力することが可能となる。
【００７０】
上述した実施形態では、汎用的な信号出力回路を例に挙げたが、本発明の信号出力回路は、冒頭で述べたような自動車のスタータモータ駆動回路に用いることができる。図１８は、この場合の実施形態を示している。
【００７１】
図１８においては、図１の構成に、上位装置としてのコントローラ（ＥＣＵ；Electronic Control Unit）３０が付加されている。また、図１の操作スイッチ２がスタータスイッチ２’に、操作スイッチ９がシフトポジションスイッチ９’に、リレー１０がスタータリレー１０’に、負荷２０がスタータモータ２０’に、それぞれ置き換わっている。なお、スタータリレー１０’のコイルおよび接点も、それぞれ符号１０ａ’および１０ｂ’で表してある。ＣＰＵ３、スイッチング回路１００、スタータスイッチ２’、シフトポジションスイッチ９’、およびスタータリレー１０’によって、スタータモータ駆動回路が構成される。
【００７２】
スタータスイッチ２’は、スタータモータ２０’を始動するために操作されるスイッチである。スタータモータ２０’は、自動車のエンジンを始動するためのモータである。シフトポジションスイッチ９’は、運転席に備わる図示しないシフトレバーの位置（パーキング、ニュートラル、ドライブなど）に応じてＯＮ・ＯＦＦするスイッチである。例えば、シフトレバーがパーキング位置（Ｐ）やニュートラル位置（Ｎ）にあるときは、シフトポジションスイッチ９’はＯＮとなり、シフトレバーがドライブ位置（Ｄ）にあるときは、シフトポジションスイッチ９’はＯＦＦとなる。
【００７３】
コントローラ３０は、ＣＡＮ（Controller Area Network）通信ケーブル３１により、ＣＰＵ３の入力ポート５と接続されている。コントローラ３０には、エンジン制御ユニットや車載部品制御ユニットをはじめ、各種の制御ユニットが含まれる。
【００７４】
次に、図１８のスタータモータ駆動回路の動作について、いくつかの例を挙げながら説明する。
【００７５】
例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、ユーザの操作により、スタータスイッチ２’をＯＮにして、エンジンを始動させる場合の動作は、以下のようになる。
【００７６】
シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、スタータスイッチ２’をＯＮにすると、図３で説明した動作と同様の動作が実行される。
【００７７】
すなわち、この場合はＣＰＵ３への外部信号がないので、出力Ａ〜出力Ｃは全てＬとなる。その一方、スタータスイッチ２’（ＳＷ１）のＯＮによって、第１スイッチング素子Ｑ１のゲートｇと、第２スイッチング素子Ｑ２のゲートｇが共にＨ（ハイレベル）となるので、スイッチング素子Ｑ１、Ｑ２がＯＮする。スイッチング素子Ｑ３はＯＦＦのままである。すなわち、第１出力端子Ｔ１の出力１はＯＮ状態であり、第２出力端子Ｔ２の出力２はＯＦＦ状態である。このため、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。
【００７８】
また、例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、シフトレバーを切り替えるためにブレーキペダルを踏み込んだ場合の動作は、以下のようになる。
【００７９】
シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、ブレーキペダルを踏み込むと、ブレーキＯＮ信号が、コントローラ３０からＣＰＵ３に入力される。この結果、図４で説明した動作と同様の動作が実行される。
【００８０】
すなわち、コントローラ３０からＣＡＮ通信ケーブル３１を介して、ＣＰＵ３にブレーキＯＮ信号が外部信号として入力されると、ＣＰＵ３は出力ポート６、７にＨ信号を出力する。このため、スイッチング素子Ｑ１、Ｑ２がＯＮし、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ２、第１出力端子Ｔ１、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。
【００８１】
また、例えば、交差点において信号が赤から青に変わったような場合に、アイドリングストップの状態からエンジンを自動的に再始動する場合の動作は、以下のようになる。
【００８２】
アイドリングストップ状態では、シフトレバーがドライブ位置にあるので、シフトポジションスイッチ９’はＯＦＦとなっている。この状態で、ブレーキペダルを解放してゆくと、ペダルの踏込量が所定値未満になった時点で、ブレーキリリース信号がコントローラ３０からＣＰＵ３に入力される。この結果、図５で説明した動作と同様の動作が実行される。
【００８３】
すなわち、コントローラ３０からＣＡＮ通信ケーブル３１を介して、ＣＰＵ３にブレーキリリース信号が外部信号として入力されると、ＣＰＵ３は出力ポート６、８にＨ信号を出力する。このため、スイッチング素子Ｑ１、Ｑ３がＯＮし、電源Ｖｂから、スイッチング素子Ｑ１、Ｑ３、および第２出力端子Ｔ２を介して、スタータリレー１０’のコイル１０ａ’に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが再始動する。
【００８４】
以上は、正常時の動作についての説明であるが、スイッチング素子Ｑ１〜Ｑ３のショート時における図１８の回路の動作については、図６〜図１７の場合と同様である。したがって、ここでは説明を省略する。
【００８５】
次に、図１９に示す他の実施形態について説明する。本実施形態では、スイッチング回路２００を構成する各スイッチング素子Ｑ１〜Ｑ３は、それぞれ１対のスイッチング素子から構成されている。すなわち、第１スイッチング素子Ｑ１は、ＦＥＴ１１およびＦＥＴ１２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇは共通に接続されている。また、第２スイッチング素子Ｑ２は、ＦＥＴ２１およびＦＥＴ２２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇも共通に接続されている。さらに、第３スイッチング素子Ｑ３は、ＦＥＴ３１およびＦＥＴ３２からなり、これらのＦＥＴのドレインｄ、ソースｓ、およびゲートｇも共通に接続されている。その他の構成については、図１と同じである。
【００８６】
図１９の回路においては、スイッチング素子Ｑ１〜Ｑ３が、それぞれ１対のＦＥＴにより２重化された構成となっている。このため、１対のＦＥＴの一方に、ドレイン・ソース間が常時オープン状態となる故障（ＯＦＦ故障）が発生した場合でも、他方のＦＥＴがＯＮ状態となることで、スイッチング素子Ｑ１〜Ｑ３は正常な信号を出力する。これにより、図３〜図５に示した正常動作が行われる。なお、スイッチング素子Ｑ１〜Ｑ３の各ＦＥＴがショートしたときの動作は、図６〜図１７の場合と同様である。また、図１８のスイッチング回路１００の代わりに、図１９のスイッチング回路２００を用いてもよいことは言うまでもない。
【００８７】
本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記実施形態では、スイッチング回路１００、２００のスイッチング素子Ｑ１〜Ｑ３としてＦＥＴを用いた例を挙げたが、ＦＥＴの代わりに通常のトランジスタを用いてもよい。この場合は、トランジスタのコレクタが第１電極に、エミッタが第２電極に、ベースが第３電極に、それぞれ相当する。
【００８８】
また、前記実施形態では、負荷２０（スタータモータ２０’）への給電および断電を制御する開閉素子として、リレー１０（スタータリレー１０’）を用いた例を挙げたが、リレーの代わりにＩＧＢＴなどの大容量半導体スイッチング素子を用いてもよい。
【００８９】
また、前記実施形態では、第１スイッチおよび第２スイッチを、機械的スイッチである操作スイッチ２（スタータスイッチ２’）および操作スイッチ９（シフトポジションスイッチ９’）で構成した例を挙げたが、第１スイッチおよび第２スイッチは、電子スイッチにより構成してもよい。
【００９０】
さらに、図１８では、自動車に搭載されるスタータモータ駆動回路を例に挙げたが、本発明に係る信号出力回路は、スタータモータ駆動回路以外の用途にも適用することができる。
【符号の説明】
【００９１】
１ バッテリ
２ 操作スイッチ
２’ スタータスイッチ
３ ＣＰＵ
４、５ 入力ポート
６〜８ 出力ポート
９ 操作スイッチ
９’ シフトポジションスイッチ
１０ リレー
１０ａ リレーのコイル
１０’ スタータリレー
１０ａ’ スタータリレーのコイル
２０ 負荷
２０’ スタータモータ
１００、２００ スイッチング回路
Ｔ１ 第１出力端子
Ｔ２ 第２出力端子
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
ｄ ドレイン
ｓ ソース
ｇ ゲート
Ｖｂ 電源
【特許請求の範囲】
【請求項１】
第１スイッチング素子、第２スイッチング素子、および第３スイッチング素子を有するスイッチング回路と、
前記スイッチング回路の各スイッチング素子を制御する制御部と、
前記スイッチング回路の動作に基づいて所定の信号を出力する第１出力端子および第２出力端子と、を備え、
前記各スイッチング素子は、第１電極、第２電極、および第３電極を有し、
前記第１スイッチング素子の第１電極は、電源に接続され、
前記第１スイッチング素子の第２電極は、前記第２スイッチング素子の第１電極に接続され、
前記第１スイッチング素子の第３電極は、前記制御部に接続され、
前記第２スイッチング素子の第２電極は、前記第１出力端子に接続され、
前記第２スイッチング素子の第３電極は、前記制御部に接続され、
前記第３スイッチング素子の第１電極は、前記第１スイッチング素子の第２電極に接続され、
前記第３スイッチング素子の第２電極は、前記第２出力端子に接続され、
前記第３スイッチング素子の第３電極は、前記制御部に接続されることを特徴とする信号出力回路。
【請求項２】
請求項１に記載の信号出力回路において、
前記制御部は、
第１スイッチの信号が入力される第１入力ポートと、
上位装置からの外部信号が入力される第２入力ポートと、
前記第１スイッチング素子の第３電極へ信号を出力する第１出力ポートと、
前記第２スイッチング素子の第３電極へ信号を出力する第２出力ポートと、
前記第３スイッチング素子の第３電極へ信号を出力する第３出力ポートと、を有し、
前記第１入力ポートに入力される前記第１スイッチの信号と、前記第２入力ポートに入力される前記外部信号とに基づいて、前記第１出力ポート、前記第２出力ポート、および前記第３出力ポートへ所定の信号を出力することを特徴とする信号出力回路。
【請求項３】
請求項２に記載の信号出力回路において、
前記第１入力ポート入力される前記第１スイッチの信号が、前記第１スイッチング素子の第３電極、および、前記第２スイッチング素子の第３電極にも同時に入力されることを特徴とする信号出力回路。
【請求項４】
請求項２または請求項３に記載の信号出力回路において、
前記第１出力端子は、第２スイッチの一端に接続され、
前記第２出力端子は、前記第２スイッチの他端に接続されるとともに、リレーのコイルに接続されることを特徴とする信号出力回路。
【請求項５】
請求項４に記載の信号出力回路において、
前記第１スイッチは、車両のスタータスイッチであり、
前記第２スイッチは、車両のシフトポジションスイッチであり、
前記リレーは、車両のスタータリレーであることを特徴とする信号出力回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の信号出力回路において、
前記各スイッチング素子は、それぞれ１対のスイッチング素子から構成され、
前記１対のスイッチング素子における一方のスイッチング素子の第１電極、第２電極、および第３電極は、それぞれ、他方のスイッチング素子の第１電極、第２電極、および第３電極と共通に接続されていることを特徴とする信号出力回路。
【請求項７】
請求項１ないし請求項６のいずれかに記載の信号出力回路において、
前記各スイッチング素子は、ＦＥＴからなり、
前記ＦＥＴのドレインは、前記第１電極を構成し、
前記ＦＥＴのソースは、前記第２電極を構成し、
前記ＦＥＴのゲートは、前記第３電極を構成することを特徴とする信号出力回路。
【請求項１】
第１スイッチング素子、第２スイッチング素子、および第３スイッチング素子を有するスイッチング回路と、
前記スイッチング回路の各スイッチング素子を制御する制御部と、
前記スイッチング回路の動作に基づいて所定の信号を出力する第１出力端子および第２出力端子と、を備え、
前記各スイッチング素子は、第１電極、第２電極、および第３電極を有し、
前記第１スイッチング素子の第１電極は、電源に接続され、
前記第１スイッチング素子の第２電極は、前記第２スイッチング素子の第１電極に接続され、
前記第１スイッチング素子の第３電極は、前記制御部に接続され、
前記第２スイッチング素子の第２電極は、前記第１出力端子に接続され、
前記第２スイッチング素子の第３電極は、前記制御部に接続され、
前記第３スイッチング素子の第１電極は、前記第１スイッチング素子の第２電極に接続され、
前記第３スイッチング素子の第２電極は、前記第２出力端子に接続され、
前記第３スイッチング素子の第３電極は、前記制御部に接続されることを特徴とする信号出力回路。
【請求項２】
請求項１に記載の信号出力回路において、
前記制御部は、
第１スイッチの信号が入力される第１入力ポートと、
上位装置からの外部信号が入力される第２入力ポートと、
前記第１スイッチング素子の第３電極へ信号を出力する第１出力ポートと、
前記第２スイッチング素子の第３電極へ信号を出力する第２出力ポートと、
前記第３スイッチング素子の第３電極へ信号を出力する第３出力ポートと、を有し、
前記第１入力ポートに入力される前記第１スイッチの信号と、前記第２入力ポートに入力される前記外部信号とに基づいて、前記第１出力ポート、前記第２出力ポート、および前記第３出力ポートへ所定の信号を出力することを特徴とする信号出力回路。
【請求項３】
請求項２に記載の信号出力回路において、
前記第１入力ポート入力される前記第１スイッチの信号が、前記第１スイッチング素子の第３電極、および、前記第２スイッチング素子の第３電極にも同時に入力されることを特徴とする信号出力回路。
【請求項４】
請求項２または請求項３に記載の信号出力回路において、
前記第１出力端子は、第２スイッチの一端に接続され、
前記第２出力端子は、前記第２スイッチの他端に接続されるとともに、リレーのコイルに接続されることを特徴とする信号出力回路。
【請求項５】
請求項４に記載の信号出力回路において、
前記第１スイッチは、車両のスタータスイッチであり、
前記第２スイッチは、車両のシフトポジションスイッチであり、
前記リレーは、車両のスタータリレーであることを特徴とする信号出力回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の信号出力回路において、
前記各スイッチング素子は、それぞれ１対のスイッチング素子から構成され、
前記１対のスイッチング素子における一方のスイッチング素子の第１電極、第２電極、および第３電極は、それぞれ、他方のスイッチング素子の第１電極、第２電極、および第３電極と共通に接続されていることを特徴とする信号出力回路。
【請求項７】
請求項１ないし請求項６のいずれかに記載の信号出力回路において、
前記各スイッチング素子は、ＦＥＴからなり、
前記ＦＥＴのドレインは、前記第１電極を構成し、
前記ＦＥＴのソースは、前記第２電極を構成し、
前記ＦＥＴのゲートは、前記第３電極を構成することを特徴とする信号出力回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８７７３９（Ｐ２０１３−８７７３９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１３０９（Ｐ２０１１−２３１３０９）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（５１０１２３８３９）オムロンオートモーティブエレクトロニクス株式会社 (110)
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（５１０１２３８３９）オムロンオートモーティブエレクトロニクス株式会社 (110)
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