光電変換素子および光電変換素子の製造方法
【課題】光劣化率を低減可能な光電変換素子を提供する。
【解決手段】光電変換素子１０は、光電変換部３を備える。光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層した構造からなる。バッファ層３２における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。また、シリコン薄膜３３は、バッファ層３２とｉ型非晶質半導体層３４との間に配置され、バッファ層３２の光学バンドギャップとｉ型非晶質半導体層３４の光学バンドギャップとの間の光学バンドギャップを有する。
【解決手段】光電変換素子１０は、光電変換部３を備える。光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層した構造からなる。バッファ層３２における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。また、シリコン薄膜３３は、バッファ層３２とｉ型非晶質半導体層３４との間に配置され、バッファ層３２の光学バンドギャップとｉ型非晶質半導体層３４の光学バンドギャップとの間の光学バンドギャップを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換素子および光電変換素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、光を電気に変換する太陽電池として特許文献１に記載の光電変換装置が知られている。
【０００３】
この光電変換装置は、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を基板上に積層した構造からなる。
【０００４】
そして、ｐ型半導体層は、少なくともシリコン原子を含有する微結晶半導体からなり、ｉ型半導体層およびｎ型半導体層は、微結晶半導体からなる。
【０００５】
また、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−０６０１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題がある。
【０００８】
そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。
【０００９】
また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の実施の形態によれば、光電変換素子は、ｐ型半導体層と、ｉ型半導体層と、ｎ型半導体層と、バッファ層と、シリコン薄膜とを備える。ｐ型半導体層は、アモルファスシリコンカーバイドからなる。ｉ型半導体層は、ｐ型半導体層に対向して設けられ、非晶質相からなる。ｎ型半導体層は、ｉ型半導体層に対向して設けられ、非晶質相からなる。バッファ層は、ｐ型半導体層とｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ない。シリコン薄膜は、ｐ型半導体層とｉ型半導体層との間に設けられる。そして、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。
【００１１】
また、この発明の実施の形態によれば、光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。
【発明の効果】
【００１２】
この発明の実施の形態による光電変換素子においては、シリコン薄膜がｐ型半導体層とｉ型半導体層との間に配置されるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。また、バッファ層における炭素原子の含有量が基準値よりも少ない。その結果、バッファ層の品質が向上し、ｐ型半導体層とｉ型半導体層との間における再結合準位が減少し、ｉ型半導体層で光励起された正孔は、ｐ型半導体層とｉ型半導体層との間で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。その結果、ｉ型半導体層中で光励起された電子および正孔は、それぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１３】
従って、光電変換素子の光劣化率を低減できる。
【００１４】
また、この発明の実施の形態による光電変換素子の製造方法は、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備えるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。また、バッファ層における炭素含有量が基準値よりも少なくなる。その結果、製造された光電変換素子において、バッファ層の品質が向上し、ｐ型半導体層とｉ型半導体層との間における再結合準位が減少し、ｉ型半導体層で光励起された正孔は、ｐ型半導体層とｉ型半導体層との間で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、製造された光電変換素子において、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。そうすると、ｉ型半導体層中で光励起された電子および正孔をそれぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１５】
従って、この発明の実施の形態による光電変換素子の製造方法を用いて製造された光電変換素子の光劣化率を低減できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１による光電変換素子の構成を示す断面図である。
【図２】バッファ層を形成するときのＣＨ４ガスの流量を示す図である。
【図３】光電変換素子の光照射試験の結果を示す図である。
【図４】実施の形態１による他の光電変換素子の構成を示す断面図である。
【図５】実施の形態１による更に他の光電変換素子の構成を示す断面図である。
【図６】実施の形態２による光電変換素子の構成を示す断面図である。
【図７】実施の形態３による光電変換素子の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１８】
この明細書において、「非晶質相」とは、シリコン（Ｓｉ）原子等がランダムに配列された状態を言う。また、「微結晶相」とは、Ｓｉ原子等のランダムなネットワークの中にＳｉ等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンを「ａ−Ｓｉ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていてもよい。アモルファスシリコンカーバイド（ａ−ＳｉＣ）、アモルファスシリコンナイトライド（ａ−ＳｉＮ）、アモルファスシリコンオキサイド（ａ−ＳｉＯ）、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）、アモルファスゲルマニウム（ａ−Ｇｅ）、微結晶シリコンカーバイド（μｃ−ＳｉＣ）、微結晶シリコン（μｃ−Ｓｉ）、微結晶シリコンゲルマニウム（μｃ−ＳｉＧｅ）、および微結晶ゲルマニウム（μｃ−Ｇｅ）についても、同様に、水素（Ｈ）原子が含まれていてもよい。
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、透光性基板１と、透明導電膜２と、光電変換部３，５と、ｎ型微結晶半導体層４と、電極６とを備える。
【００２０】
光電変換部３は、ｐ型非晶質半導体層３１と、バッファ層３２と、シリコン薄膜３３と、ｉ型非晶質半導体層３４と、ｎ型非晶質半導体層３５とを含む。また、光電変換部５は、ｐ型微結晶半導体層５１と、ｉ型微結晶半導体層５２と、ｎ型微結晶半導体層５３とを含む。このように、光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層したｐｉｎ構造からなり、光電変換部５は、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を積層したｐｉｎ構造からなる。
【００２１】
透明導電膜２は、透光性基板１に接して配置される。
【００２２】
光電変換部３のｐ型非晶質半導体層３１は、透明導電膜２に接して配置される。バッファ層３２は、ｐ型非晶質半導体層３１に接して配置される。シリコン薄膜３３は、バッファ層３２に接して配置される。ｉ型非晶質半導体層３４は、シリコン薄膜３３に接して配置される。ｎ型非晶質半導体層３５は、ｉ型非晶質半導体層３４に接して配置される。
【００２３】
ｎ型微結晶半導体層４は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【００２４】
光電変換部５のｐ型微結晶半導体層５１は、ｎ型微結晶半導体層４に接して配置される。ｉ型微結晶半導体層５２は、ｐ型微結晶半導体層５１に接して配置される。ｎ型微結晶半導体層５３は、ｉ型微結晶半導体層５２に接して配置される。
【００２５】
電極６は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。
【００２６】
透光性基板１は、例えば、ガラスからなる。
【００２７】
透明導電膜２は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ２およびＺｎＯ等からなる。そして、透明導電膜２のｐ型非晶質半導体層３１側の表面は、平坦であってもよく、凹凸構造（テクスチャ構造）であってもよい。
【００２８】
ｐ型非晶質半導体層３１は、非晶質相からなり、例えば、ｐ型ａ−ＳｉＣからなる。そして、ｐ型非晶質半導体層３１は、例えば、８〜９ｎｍの膜厚および２．０５ｅＶの光学バンドギャップを有する。
【００２９】
バッファ層３２は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３２は、例えば、３〜５ｎｍの膜厚、または６〜７ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。また、バッファ層３２における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲である。
【００３０】
そして、この基準値は、次のように決定された。従来の光電変換装置においては、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含む。シリコンの原子密度は、５×１０２２（個／ｃｍ３）であるので、ｐ型半導体層における炭素原子の含有量は、（１原子％〜４０原子％）×５×１０２２（個／ｃｍ３）＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）の範囲である。
【００３１】
一方、従来の光電変換素子においては、バッファ層は、ｐ型半導体層における炭素原子の含有量と同じ含有量の炭素原子を含み、バッファ層の膜厚は、６〜７ｎｍであるので、バッファ層における炭素原子の含有量は、（５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３））×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。
【００３２】
そして、光電変換素子１０のバッファ層３２の膜厚が６〜７ｎｍである場合、バッファ層３２は、従来のバッファ層における炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）となる。
【００３３】
また、光電変換素子１０のバッファ層３２の膜厚が３〜５ｎｍである場合、バッファ層３２は、従来のバッファ層の膜厚が６ｎｍである場合の炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）となる。
【００３４】
従って、炭素原子の含有量の基準値を３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲と決定した。
【００３５】
シリコン薄膜３３は、例えば、ｉ型シリコン薄膜からなる。より具体的には、シリコン薄膜３３は、所謂、プロトクリスタルシリコンであり、例えば、直径が３ｎｍ以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が３ｎｍ以下である結晶粒は、微結晶相中に含まれるＳｉの結晶粒よりも小さい。従って、シリコン薄膜３３は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる。また、シリコン薄膜３３は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【００３６】
ｉ型非晶質半導体層３４は、非晶質相からなり、例えば、ｉ型ａ−Ｓｉからなる。そして、ｉ型非晶質半導体層３４は、例えば、２６０ｎｍの膜厚および１．８５ｅＶの光学バンドギャップを有する。
【００３７】
ｎ型非晶質半導体層３５は、非晶質相からなり、例えば、ｎ型ａ−Ｓｉからなる。ｎ型微結晶半導体層４は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚は、例えば、２０ｎｍである。
【００３８】
ｐ型微結晶半導体層５１は、微結晶相からなり、例えば、ｐ型μｃ−Ｓｉからなる。そして、ｐ型微結晶半導体層５１は、例えば、１５ｎｍの膜厚を有する。
【００３９】
ｉ型微結晶半導体層５２は、微結晶相からなり、例えば、ｉ型μｃ−Ｓｉからなる。そして、ｉ型微結晶半導体層５２は、例えば、１７００ｎｍの膜厚を有する。
【００４０】
ｎ型微結晶半導体層５３は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型微結晶半導体層５３は、例えば、２０ｎｍの膜厚を有する。
【００４１】
電極６は、例えば、アルミニウム（Ａｌ）からなる。
【００４２】
このように、光電変換素子１０は、２個の光電変換部３，５を積層した構造からなる光電変換素子であり、所謂、タンデムセルと呼ばれるものである。
【００４３】
光電変換素子１０の製造方法について説明する。光電変換素子１０は、プラズマ装置を用いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって製造される。
【００４４】
プラズマ装置は、仕込室と、反応室ＣＢ１〜ＣＢ４と、取出室と、整合器と、ＲＦ電源とを備える。仕込室、反応室ＣＢ１〜ＣＢ４および取出室は、直列的に配置されている。そして、仕込室と反応室ＣＢ１との間、反応室ＣＢ１と反応室ＣＢ２との間、反応室ＣＢ２と反応室ＣＢ３との間、反応室ＣＢ３と反応室ＣＢ４との間、および反応室ＣＢ４と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室ＣＢ１、反応室ＣＢ２、反応室ＣＢ３、反応室ＣＢ４および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。
【００４５】
仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４６】
反応室ＣＢ１〜ＣＢ４の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室ＣＢ１〜ＣＢ４内のガスを排気し、反応室ＣＢ１〜ＣＢ４の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。平行平板電極は、整合器を介してＲＦ電源に接続される。
【００４７】
取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４８】
仕込室、反応室ＣＢ１〜ＣＢ４および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室ＣＢ１〜ＣＢ４、および取出室に最も近くなるように仕込室、反応室ＣＢ１〜ＣＢ４および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気する。
【００４９】
ＲＦ電源は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して反応室ＣＢ１〜ＣＢ４の平行平板電極に印加する。
【００５０】
光電変換素子１０の製造が開始されると、ＳｎＯ２が形成されたガラス基板（ＳｎＯ２／ガラス基板）を洗浄し、ＳｎＯ２／ガラス基板をプラズマ装置の仕込室の基板ホルダー上に配置する。
【００５１】
そして、仕込室の排気機構は、１×１０−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ＳｎＯ２／ガラス基板の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１〜ＣＢ４の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。
【００５２】
ＳｎＯ２／ガラス基板の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ＳｎＯ２／ガラス基板は、仕込室から反応室ＣＢ１へ搬送される。
【００５３】
ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成するときの材料ガスの流量を表１に示す。
【００５４】
【表１】
【００５５】
ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのシラン（ＳｉＨ４）ガスと、４２ｓｃｃｍの水素（Ｈ２）ガスと、水素希釈された１２ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスと、２５２ｓｃｃｍのメタン（ＣＨ４）ガスとを反応室ＣＢ１に流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＢ２Ｈ６ガスの濃度は、０．１％である。
【００５６】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型非晶質半導体層３１としてのｐ型ａ−ＳｉＣがＳｎＯ２上に堆積される。
【００５７】
ｐ型非晶質半導体層３１の膜厚が８〜９ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガス、ＣＨ４ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ２へ搬送する。
【００５８】
ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ２へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、４２ｓｃｃｍのＨ２ガスと、１２６ｓｃｃｍのＣＨ４ガスとを反応室ＣＢ２に流し、反応室ＣＢ２の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００５９】
これによって、反応室ＣＢ２内でプラズマが発生し、バッファ層３２としてのｉ型ａ−ＳｉＣがｐ型非晶質半導体層３１上に堆積される。
【００６０】
なお、ＣＨ４ガスの流量を１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合で減少させながらバッファ層３２（ａ−ＳｉＣ）をｐ型非晶質半導体層３１上に堆積してもよい。
【００６１】
バッファ層３２の膜厚が６〜７ｎｍになると、反応室ＣＢ２の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＣＨ４ガスの反応室ＣＢ２への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ２を真空引きする。そして、仕切バルブを開け、バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ２から反応室ＣＢ３へ搬送する。
【００６２】
バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを反応室ＣＢ３に流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００６３】
これにより、反応室ＣＢ３内でプラズマが発生し、シリコン薄膜３３としてのｉ型シリコン薄膜がバッファ層３２上に堆積される。
【００６４】
このように、シリコン薄膜３３は、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを用いて形成されるが、このＳｉＨ４ガスとＨ２ガスとの流量比（１：１００）は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。
【００６５】
従って、シリコン薄膜３３は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するＳｉＨ４ガスとＨ２ガスとの流量比を用いて形成される。
【００６６】
そして、シリコン薄膜３３の膜厚が３〜１０ｎｍになると、ＳｉＨ４ガスの流量を１０ｓｃｃｍに変える。
【００６７】
その結果、ｉ型非晶質半導体層３４としてのｉ型ａ−Ｓｉがシリコン薄膜３３上に堆積される。
【００６８】
ｉ型非晶質半導体層３４の膜厚が２６０ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００６９】
ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、２０ｓｃｃｍのＳｉＨ４ガスと、１５０ｓｃｃｍのＨ２ガスと、水素希釈された５０ｓｃｃｍのホスフィン（ＰＨ３）ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＰＨ３ガスの濃度は、例えば、０．２％である。
【００７０】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型非晶質半導体層３５としてのｎ型ａ−Ｓｉがｉ型非晶質半導体層３４上に堆積される。
【００７１】
ｎ型非晶質半導体層３５の膜厚が所望の膜厚になると、ＳｉＨ４ガスの流量を２０ｓｃｃｍから４ｓｃｃｍに変え、Ｈ２ガスの流量を１５０ｓｃｃｍから２５０ｓｃｃｍに変え、ＰＨ３ガスの流量を５０ｓｃｃｍから２５ｓｃｃｍに変える。これによって、ｎ型微結晶半導体層４としてのｎ型μｃ−Ｓｉがｎ型非晶質半導体層３５上に堆積される。
【００７２】
そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から反応室ＣＢ１へ搬送する。
【００７３】
ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、１２０ｓｃｃｍのＨ２ガスと、水素希釈された１２ｓｃｃｍのＢ２Ｈ６ガスとを反応室ＣＢ１へ流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７４】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型微結晶半導体層５１としてのｐ型μｃ−Ｓｉがｎ型微結晶半導体層４上に堆積される。
【００７５】
ｐ型微結晶半導体層５１の膜厚が１５ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ３へ搬送する。
【００７６】
ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２８０ｓｃｃｍのＨ２ガスとを反応室ＣＢ３へ流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７７】
これによって、反応室ＣＢ３内でプラズマが発生し、ｉ型微結晶半導体層５２としてのｉ型μｃ−Ｓｉがｐ型微結晶半導体層５１上に堆積される。
【００７８】
ｉ型微結晶半導体層５２の膜厚が１７００ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００７９】
ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２５０ｓｃｃｍのＨ２ガスと、水素希釈された２５ｓｃｃｍのＰＨ３ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００８０】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型微結晶半導体層５３としてのｎ型μｃ−Ｓｉがｉ型微結晶半導体層５２上に堆積される。
【００８１】
ｎ型微結晶半導体層５３の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から取出室へ搬送する。
【００８２】
その後、取出室でｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を室温まで冷却した後、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を取出室から取出し、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を蒸着装置にセットする。
【００８３】
そして、蒸着装置を用いて電極６としてのＡｌをｎ型微結晶半導体層５３上に形成する。これによって、光電変換素子１０が完成する。
【００８４】
なお、上記においては、膜厚が６〜７ｎｍになるようにバッファ層３２をｐ型非晶質半導体層３１上に堆積すると説明したが、光電変換素子１０の製造方法においては、ＣＨ４ガスの流量を２５２ｓｃｃｍに一定に保持して膜厚が３〜５ｎｍになるようにバッファ層３２をｐ型非晶質半導体層３１上に堆積してもよい。
【００８５】
このように、光電変換素子１０は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３をプラズマＣＶＤ法によって透明導電膜２上に順次積層し、その後、蒸着によって電極６（＝Ａｌ）をｎ型微結晶半導体層５３上に形成することによって製造される。
【００８６】
図２は、バッファ層３２を形成するときのＣＨ４ガスの流量を示す図である。図２において、直線ｋ１，ｋ３は、図１に示す光電変換素子１０のバッファ層３２を形成するときのＣＨ４ガスの流量を示し、直線ｋ２，ｋ４は、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量を示す。
【００８７】
バッファ層３２の膜厚が６〜７ｎｍである場合、バッファ層３２は、図２の（ａ）に示す直線ｋ１または図２の（ｂ）に示す直線ｋ３に従ってＣＨ４ガスの流量を制御して形成される。
【００８８】
図２の（ａ）を参照して、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して形成される（直線ｋ１参照）。一方、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量は、２５２ｓｃｃｍに一定に保持される（直線ｋ２参照）。従って、光電変換素子１０のバッファ層３２は、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量（２５２ｓｃｃｍ）を半分に減少して形成される。
【００８９】
図２の（ｂ）を参照して、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量を１２６ｓｃｃｍから徐々に減少させて形成される（直線ｋ３参照）。この場合、ＣＨ４ガスの流量は、３０秒間で１２６ｓｃｃｍから０ｓｃｃｍになるように減少される。
【００９０】
一方、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量は、２５２ｓｃｃｍから徐々に減少される（直線ｋ４参照）。この場合、ＣＨ４ガスの流量は、１分間で２５２ｓｃｃｍから０ｓｃｃｍになるように減少される。
【００９１】
従って、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量の減少割合を従来と同じに保持し、ＣＨ４ガスの流量の初期値を従来の半分に減少して形成される。
【００９２】
なお、光電変換素子１０のバッファ層３２を形成するときのＣＨ４ガスの流量が直線ｋ３に従って制御される場合、形成されたバッファ層３２において、炭素原子の含有量は、ｐ型非晶質半導体層３１からｉ型非晶質半導体層３３へ向かう方向において、徐々に減少する。従って、ＣＨ４ガスの流量を減少させながらバッファ層３２を形成した場合、バッファ層３２は、所謂、炭素原子を厚み方向にグレーディッドさせた構造からなる。
【００９３】
このように、バッファ層３２における炭素原子の含有量は、バッファ層３２を形成するときのＣＨ４ガスの流量を減少させることによって、従来の光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。
【００９４】
また、バッファ層３２を形成するときのＣＨ４ガスの流量が２５２ｓｃｃｍである場合、バッファ層３２の膜厚を３〜５ｎｍに設定することによって、バッファ層３２における炭素原子の含有量は、従来の光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。
【００９５】
従来の光電変換素子のバッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）である。そして、従来の光電変換素子において、バッファ層の膜厚は、６〜７ｎｍであるので、従来の光電変換素子のバッファ層における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。
【００９６】
一方、光電変換素子１０のバッファ層３２の膜厚は、３〜５ｎｍであるので、光電変換素子１０のバッファ層３２における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×３×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×５×１０−７（ｃｍ）＝１．５×１０１４（個／ｃｍ２）〜１．０×１０１６（個／ｃｍ２）である。
【００９７】
従って、バッファ層を形成するときのＣＨ４ガスの流量を従来と同じに保持し、バッファ層の膜厚を従来よりも薄くすることによってバッファ層３２における炭素原子の含有量を少なくできる。
【００９８】
このように、この発明の実施の形態においては、バッファ層３２を形成するときのＣＨ４ガスの流量を従来の流量よりも少なくすることによって、またはバッファ層３２の膜厚を従来の膜厚よりも薄くすることによって、バッファ層３２における炭素原子の含有量を少なくする。
【００９９】
これによって、バッファ層３２の品質が向上し、ｐ型非晶質半導体層３１とバッファ層３２との界面およびバッファ層３２とシリコン薄膜３３との界面における再結合準位が減少し、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなる。
【０１００】
また、光電変換素子１０の光電変換部３においては、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置されている。そして、上述したように、バッファ層３２は、１．９８〜２．０ｅＶの光学バンドギャップを有し、シリコン薄膜３３は、１．８８〜１．８９ｅＶの光学バンドギャップを有し、ｉ型非晶質半導体層３４は、１．８５ｅＶの光学バンドギャップを有する。
【０１０１】
その結果、シリコン薄膜３３を挿入することによって、バッファ層３２とｉ型非晶質半導体層３４との間のバンド不連続が小さくなり、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１０２】
また、シリコン薄膜３３を挿入することによって、ｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のｉ型非晶質半導体層３４中への拡散が抑制される。その結果、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１０３】
更に、タンデムセルにおいては、光電変換部３で発生した光電流と、光電変換部５で発生した光電流とのバランスを取ることが重要であり、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進させることが重要である。
【０１０４】
そのため、光電変換素子１０においては、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設け、光電変換部３で光励起された電子と光電変換部５で光励起された正孔との再結合を促進させている。
【０１０５】
即ち、ｎ型微結晶半導体層４を設けない場合、ｎ型非晶質半導体層３５は、ｐ型微結晶半導体層５１に接し、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１は、ｎｐ逆接合を形成し、このｎｐ逆接合は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔とを分離させる。その結果、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１界面における電子と正孔との再結合が抑制される。
【０１０６】
しかし、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設けた場合、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１によるｎｐ逆接合が形成されず、その結果、ｎ型微結晶半導体層４は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進する。従って、光電変換素子１０の短絡光電流（Ｊｓｃ）を増加できる。
【０１０７】
光電変換素子１０においては、太陽光は、透光性基板１側から光電変換素子１０に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１０８】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、シリコン薄膜３３およびバッファ層３２を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１０９】
この場合、ｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、ｐ型非晶質半導体層３１とバッファ層３２との界面、バッファ層３２とシリコン薄膜３３との界面およびシリコン薄膜３３とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１１０】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、ｐ型微結晶半導体層５１／ｉ型微結晶半導体層５２／ｎ型微結晶半導体層５３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層５３へ到達し、正孔は、ｐ型微結晶半導体層５１へ到達する。
【０１１１】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１１２】
これによって、光電変換素子１０において発生した電流が外部負荷に流れる。
【０１１３】
図３は、光電変換素子１０の光照射試験の結果を示す図である。図３において、縦軸は、規格値を表し、横軸は、擬似太陽光の照射時間を表す。なお、擬似太陽光の光照射強度は、１０００（Ｗ／ｍ２）である。
【０１１４】
また、曲線ｋ５〜ｋ８は、それぞれ、光電変換素子１０における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【０１１５】
更に、曲線ｋ９〜ｋ１２は、それぞれ、従来の光電変換素子における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【０１１６】
なお、開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値は、それぞれ、擬似太陽光の照射時間が０．１（ｈ）であるときの開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値で規格化した値である。
【０１１７】
擬似太陽光の光照射試験の結果、光電変換素子１０の開放電圧（Ｖｏｃ）は、従来の光電変換素子の開放電圧（Ｖｏｃ）よりも高く（曲線ｋ５，ｋ９参照）、光電変換素子１０の短絡光電流（Ｊｓｃ）は、従来の光電変換素子の短絡光電流（Ｊｓｃ）よりも大きく（曲線ｋ６，ｋ１０参照）、光電変換素子１０の曲線因子（Ｆ．Ｆ．）は、従来の光電変換素子の曲線因子（Ｆ．Ｆ．）よりも大きい（曲線ｋ７，ｋ１１参照）。その結果、光電変換素子１０の変換効率（Ｅｆｆ）は、従来の光電変換素子の変換効率（Ｅｆｆ）よりも高い（曲線ｋ８，ｋ１２参照）。そして、光電変換素子１０における変換効率（Ｅｆｆ）の光劣化率は、約９％であり、従来の光電変換素子における変換効率（Ｅｆｆ）の光劣化率は、約１５％である。この光劣化率における６％の改善は、光電変換素子の分野においては、非常に大きな改善であり、有意差のある改善である。
【０１１８】
擬似太陽光を光電変換素子１０に照射した場合、短絡光電流（Ｊｓｃ）の低下が大きく改善されている（曲線ｋ６，ｋ１０参照）。これは、上述したように、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入した結果、ｉ型非晶質半導体層３４の高品質化と、バッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合の減少とによって、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなり、光励起された電子がより多くｎ型非晶質半導体層３５へ到達し易くなったためであると考えられる。
【０１１９】
また、上述したように、バッファ層３２における炭素原子の含有量を基準値よりも少なくした結果、ｐ型非晶質半導体層３１とバッファ層３２との界面およびバッファ層３２とシリコン薄膜３３との界面における再結合準位が減少し、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなるためであると考えられる。
【０１２０】
従って、バッファ層３２における炭素原子の含有量を従来の含有量よりも減少させ、かつ、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入することによって、光電変換素子１０の光劣化率を減少できることが実証された。
【０１２１】
従来の光電変換素子においては、バッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）であり、従来の光電変換素子におけるバッファ層の膜厚は、６〜７ｎｍであるので、光電変換素子１０において、バッファ層３２の膜厚を６〜７ｎｍ（従来の膜厚と同じ）に保持し、ＣＨ４ガスの流量を少なくしてバッファ層３２を形成した場合、バッファ層３２における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）よりも少なくなる。
【０１２２】
従って、光電変換素子１０は、ＣＨ４ガスの流量を少なくしてバッファ層３２における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２））よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２３】
また、膜厚を６〜７ｎｍから３〜５ｎｍに薄くすることによってバッファ層３２における炭素原子の含有量を少なくした場合、バッファ層３２における炭素原子の含有量は、上述したように、１．５×１０１４（個／ｃｍ２）〜１．０×１０１６（個／ｃｍ２）である。
【０１２４】
一方、バッファ層の膜厚が６〜７ｎｍである場合、バッファ層における炭素原子の含有量は、上述したように、３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。そして、バッファ層の膜厚が６ｎｍである場合、バッファ層における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）である。その結果、膜厚を６ｎｍよりも薄い３〜５ｎｍに設定することによってバッファ層３２における炭素原子の含有量を減少させた場合のバッファ層３２における炭素原子の含有量の基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）に設定されるべきである。
【０１２５】
従って、光電変換素子１０は、膜厚を薄くすることによってバッファ層３２における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２））よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２６】
そうすると、ＣＨ４ガスの流量を少なくしてバッファ層３２における炭素原子の含有量を減少させる方法、および膜厚を薄くすることによってバッファ層３２における炭素原子の含有量を減少させる方法のいずれかの方法を採用する場合、光電変換素子１０は、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２７】
そして、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）は、バッファ層３２を厚み方向から見た場合の単位面積当たりの炭素原子の含有量の範囲を表している。
【０１２８】
従って、バッファ層と、シリコン薄膜３３に相当する薄膜とを備える光電変換素子において、バッファ層を厚み方向から見た場合の単位面積当たりの炭素原子の含有量が３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）からなる基準値、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）からなる基準値よりも少なければ、この光電変換素子は、本願発明の範囲に含まれる。
【０１２９】
このように、この発明の実施の形態においては、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入し、バッファ層３２における炭素原子の含有量を、バッファ層３２の膜厚を考慮したときの単位面積当たりの炭素原子の含有量である基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）を用いて規定した点に技術的意義がある。バッファ層３２における炭素原子の含有量を基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少なくし、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入すれば、上述したように、光電変換素子１０の光劣化率を減少できるからである。
【０１３０】
また、膜厚を薄くしてバッファ層３２における炭素原子の含有量を少なくする場合、バッファ層３２の膜厚を６ｎｍよりも薄い３〜５ｎｍに設定すればよく、膜厚が６ｎｍであるときのバッファ層３２における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）であるので、光電変換素子１０におけるバッファ層３２の膜厚は、基準膜厚よりも薄く、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２））になるときの膜厚であればよい。
【０１３１】
図４は、実施の形態１による他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図４に示す光電変換素子１０Ａであってもよい。
【０１３２】
図４を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【０１３３】
光電変換部３Ａは、図１に示す光電変換部３のバッファ層３２をバッファ層３６，３７に代え、シリコン薄膜３３をシリコン薄膜３８に代えたものであり、その他は、光電変換部３と同じである。
【０１３４】
バッファ層３６は、ｐ型非晶質半導体層３１とシリコン薄膜３８との間に配置される。
【０１３５】
バッファ層３７は、シリコン薄膜３８とｉ型非晶質半導体層３４との間に配置される。
【０１３６】
シリコン薄膜３８は、バッファ層３６とバッファ層３７との間に配置される。
【０１３７】
バッファ層３６，３７の各々は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３６，３７の各々は、例えば、３〜３．５ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。
【０１３８】
また、バッファ層３６，３７の各々において、炭素原子の含有量を従来の光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、バッファ層３６，３７の各々における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲である。バッファ層３６，３７の各々は、３〜３．５ｎｍの膜厚を有し、この膜厚は、従来の光電変換素子におけるバッファ層の膜厚である６ｎｍよりも薄いので、基準値は、膜厚が６ｎｍであるバッファ層における炭素原子の含有量（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲）に設定されるべきであるからである。
【０１３９】
更に、２つのバッファ層３６，３７の全体において、炭素原子の含有量を従来の光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、２つのバッファ層３６，３７の全体における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲である。
【０１４０】
従来の光電変換素子におけるバッファ層の膜厚が６ｎｍであるとき、バッファ層における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲になり、従来の光電変換素子におけるバッファ層の膜厚が７ｎｍであるとき、バッファ層における炭素原子の含有量は、３．５×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲になる。従って、２つのバッファ層３６，３７の全体の膜厚を６ｎｍに設定して２つのバッファ層３６，３７の全体における炭素原子の含有量を減少させる場合、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲になり、２つのバッファ層３６，３７の全体の膜厚を７ｎｍに設定して２つのバッファ層３６，３７の全体における炭素原子の含有量を減少させる場合、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量を除外する必要があり、基準値は、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量の下限値（＝３×１０１４（個／ｃｍ２））からバッファ層の膜厚が７ｎｍであるときの炭素原子の含有量の上限値（＝１．４×１０１６（個／ｃｍ２））までの範囲に相当する３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲になるからである。
【０１４１】
シリコン薄膜３８は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３８は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１４２】
このように、シリコン薄膜３８は、２つのバッファ層３６，３７によって挟まれる。
【０１４３】
光電変換素子１０Ａは、次の方法によって製造される。
【０１４４】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、バッファ層３６（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、バッファ層３６（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層３６（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層３６（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合で減少させながら堆積される（図２の（ｂ）参照）。
【０１４５】
バッファ層３６（＝ｉ型ａ−ＳｉＣ）を堆積した後、シリコン薄膜３８をプラズマＣＶＤ法によってバッファ層３６上に堆積する。この場合、シリコン薄膜３８は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１４６】
シリコン薄膜３８を堆積した後、バッファ層３７（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってシリコン薄膜３８上に堆積する。この場合、バッファ層３７（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層３７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層３７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を減少させながら堆積される（図２の（ｂ）参照）。ＣＨ４ガスの流量を減少させながらバッファ層３７（＝ｉ型ａ−ＳｉＣ）を堆積する場合、１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合でＣＨ４ガスの流量を減少させてもよいし、バッファ層３６（＝ｉ型ａ−ＳｉＣ）の堆積が終了した時点におけるＣＨ４ガスの流量から４．２ｓｃｃｍ／秒の割合でＣＨ４ガスの流量を減少させてもよい。後者の場合、２つのバッファ層３６，３７の全体において、ＣＨ４ガスの流量が直線ｋ３に従って減少されることになる。
【０１４７】
その後、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ａが完成する。
【０１４８】
バッファ層３６，３７における炭素原子の含有量を基準値よりも少なくすることによって、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における再結合準位が減少する。
【０１４９】
また、シリコン薄膜３８を挿入することによって、バッファ層３７およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３７およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３７の品質が向上し、バッファ層３７とｉ型非晶質半導体層３４との界面における再結合準位が減少する。
【０１５０】
その結果、バッファ層３６，３７における炭素原子の含有量を基準値よりも少なくしたことと、シリコン薄膜３８をバッファ層３６，３７間に挿入したこととによって、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面、およびバッファ層３７とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１５１】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１５２】
光電変換素子１０Ａにおいては、太陽光は、透光性基板１側から光電変換素子１０Ａに入射する。そして、電子および正孔は、主に、光電変換部３Ａのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１５３】
光電変換部３Ａのｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１５４】
この場合、バッファ層３７およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１５５】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１５６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１５７】
これによって、光電変換素子１０Ａにおいて発生した電流が外部負荷に流れる。
【０１５８】
光電変換素子１０Ａにおいては、上述したように、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ａの光劣化率を減少できる。
【０１５９】
上記においては、バッファ層３６，３７の膜厚は、同じであると説明したが、実施の形態１においては、これに限らず、バッファ層３６の膜厚は、バッファ層３７の膜厚と異なっていてもよい。従って、バッファ層３６の膜厚は、バッファ層３７の膜厚と同じであっても異なっていてもよい。
【０１６０】
その結果、シリコン薄膜３８は、必ず、２つのバッファ層３６，３７によって挟まれることになるので、光電変換素子１０Ａは、バッファ層３６，３７からなる１つのバッファ層中に配置されたシリコン薄膜３８を備えていることになる。
【０１６１】
図５は、実施の形態１による更に他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図５に示す光電変換素子１０Ｂであってもよい。
【０１６２】
図５を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ｂに代えたものであり、その他は、光電変換素子１０と同じである。
【０１６３】
光電変換部３Ｂは、図１に示す光電変換部３のシリコン薄膜３３をシリコン薄膜３９に代えたものであり、その他は、光電変換部３と同じである。
【０１６４】
シリコン薄膜３９は、ｐ型非晶質半導体層３１とバッファ層３２との間に配置される。
【０１６５】
シリコン薄膜３９は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３９は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１６６】
光電変換素子１０Ｂは、次の方法によって製造される。
【０１６７】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、シリコン薄膜３９をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、シリコン薄膜３９は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１６８】
その後、バッファ層３２、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ｂが完成する。
【０１６９】
シリコン薄膜３９を挿入することによって、バッファ層３２およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３２およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３２の品質が向上し、バッファ層３２とｉ型非晶質半導体層３４との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１７０】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１７１】
更に、シリコン薄膜３９を挿入することによって、シリコン薄膜３９とバッファ層３２との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、シリコン薄膜３９とバッファ層３２との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ更に到達し易くなる。従って、正孔の収集効率を更に向上できる。
【０１７２】
光電変換素子１０Ｂにおいては、太陽光は、透光性基板１側から光電変換素子１０Ｂに入射する。そして、電子および正孔は、主に、光電変換部３Ｂのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１７３】
光電変換部３Ｂのｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、バッファ層３２およびシリコン薄膜３９を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１７４】
この場合、バッファ層３２およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、シリコン薄膜３９とバッファ層３２との界面およびバッファ層３２とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１７５】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１７６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１７７】
これによって、光電変換素子１０Ｂにおいて発生した電流が外部負荷に流れる。
【０１７８】
光電変換素子１０Ｂにおいては、上述したように、シリコン薄膜３９とバッファ層３２との界面およびバッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ｂの光劣化率を減少できる。
【０１７９】
上記においては、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に配置した光電変換素子１０、シリコン薄膜３８をバッファ層３６とバッファ層３７との間に配置した光電変換素子１０Ａ、およびシリコン薄膜３９をｐ型非晶質半導体層３１とバッファ層３２との間に配置した光電変換素子１０Ｂについて説明した。
【０１８０】
従って、実施の形態１による光電変換素子は、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量を基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少なくしたバッファ層３２（またはバッファ層３６，３７）とを備えていればよい。
【０１８１】
［実施の形態２］
図６は、実施の形態２による光電変換素子の構成を示す断面図である。図６を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のｎ型微結晶半導体層４および光電変換部５を削除したものであり、その他は、光電変換素子１０と同じである。
【０１８２】
光電変換素子１００においては、電極６は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【０１８３】
このように、光電変換素子１００は、１個の光電変換部３を備える光電変換素子であり、所謂、シングルセルと呼ばれるものである。
【０１８４】
光電変換素子１００は、上述した光電変換素子１０の製造方法において、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成する工程を削除した製造方法に従って製造される。
【０１８５】
光電変換素子１００においては、太陽光は、透光性基板１側から光電変換素子１００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４において光励起される。
【０１８６】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１８７】
また、ｎ型非晶質半導体層３５へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１８８】
これによって、光電変換素子１００において発生した電流が外部負荷に流れる。
【０１８９】
光電変換素子１００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０１９０】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子１００の光劣化率を低減できる。
【０１９１】
なお、実施の形態２による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、上述したように、光電変換素子の光劣化率を低減できる。
【０１９２】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０１９３】
［実施の形態３］
図７は、実施の形態３による光電変換素子の構成を示す断面図である。図７を参照して、実施の形態３による光電変換素子２００は、図１に示す光電変換素子１０に光電変換部７を追加したものであり、その他は、光電変換素子１０と同じである。
【０１９４】
光電変換部７は、ｐ型微結晶半導体層７１と、ｉ型微結晶半導体層７２と、ｎ型微結晶半導体層７３とを含む。
【０１９５】
ｐ型微結晶半導体層７１は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。そして、ｐ型微結晶半導体層７１は、例えば、ｐ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１９６】
ｉ型微結晶半導体層７２は、ｐ型微結晶半導体層７１に接して配置される。そして、ｉ型微結晶半導体層７２は、例えば、ｉ型μｃ−Ｓｉからなり、膜厚は、例えば、２５００ｎｍである。
【０１９７】
ｎ型微結晶半導体層７３は、ｉ型微結晶半導体層７２に接して配置される。そして、ｎ型微結晶半導体層７３は、例えば、ｎ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１９８】
なお、光電変換素子２００においては、電極６は、光電変換部７のｎ型微結晶半導体層７３に接して配置される。
【０１９９】
このように、光電変換素子２００は、３個の光電変換部３，５，７を積層した構造からなる光電変換素子であり、所謂、トリプルセルと呼ばれるものである。
【０２００】
光電変換素子２００は、光電変換素子１０の製造方法に、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３を形成する工程を追加した製造方法に従って製造される。
【０２０１】
ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３は、ぞれぞれ、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層３３を形成する工程と同じ工程に従って形成される。
【０２０２】
従って、光電変換素子２００は、上述した方法によって、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜層３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を透明導電膜２上に順次積層し、その後、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３をｎ型微結晶半導体層５３上に順次積層し、更に、電極６をｎ型微結晶半導体層７３に接して形成することによって製造される。
【０２０３】
光電変換素子２００においては、太陽光は、透光性基板１側から光電変換素子２００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４、光電変換部５のｉ型微結晶半導体層５２および光電変換部７のｉ型微結晶半導体層７２において光励起される。
【０２０４】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ効率良く到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０２０５】
また、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０２０６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。
【０２０７】
更に、光電変換部７のｉ型微結晶半導体層７２において光励起された電子および正孔は、ｐ型微結晶半導体層７１／ｉ型微結晶半導体層７２／ｎ型微結晶半導体層７３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層７３へ到達し、正孔は、ｐ型微結晶半導体層７１へ到達する。
【０２０８】
そしてｎ型微結晶半導体層５３へ到達した電子は、ｐ型微結晶半導体層７１へ到達した正孔と再結合する。
【０２０９】
また、ｎ型微結晶半導体層７３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０２１０】
これによって、光電変換素子２００において発生した電流が外部負荷に流れる。
【０２１１】
光電変換素子２００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０２１２】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子２００の光劣化率を低減できる。
【０２１３】
なお、実施の形態３による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、上述したように、光電変換素子の光劣化率を低減できる。
【０２１４】
実施の形態３におけるその他の説明は、実施の形態１における説明と同じである。
【０２１５】
なお、上記においては、ｉ型非晶質半導体層３４は、ｉ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型非晶質半導体層３４は、ｉ型ａ−ＳｉＧｅまたはｉ型ａ−Ｇｅからなっていてもよい。
【０２１６】
また、上記においては、ｎ型非晶質半導体層３５は、ｎ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型非晶質半導体層３５は、ｎ型ａ−ＳｉＣ、ｎ型ａ−ＳｉＮ、ｎ型ａ−ＳｉＯ、ｎ型ａ−ＳｉＧｅおよびｎ型ａ−Ｇｅのいずれかからなっていてもよい。
【０２１７】
更に、上記においては、ｎ型微結晶半導体層４は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層４は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０２１８】
更に、上記においては、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−ＳｉＣからなっていてもよい。
【０２１９】
更に、上記においては、ｉ型微結晶半導体層５２，７２は、ｉ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型微結晶半導体層５２，７２は、ｉ型非晶質半導体層３４がｉ型ａ−ＳｉＧｅからなる場合、ｉ型μｃ−ＳｉＧｅからなり、ｉ型非晶質半導体層３４がｉ型ａ−Ｇｅからなる場合、ｉ型μｃ−Ｇｅからなる。
【０２２０】
更に、上記においては、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０２２１】
更に、光電変換素子１０，１０Ａ，１０Ｂにおいては、光電変換部５は、光電変換部３，３Ａ，３Ｂのｉ型非晶質半導体層３４の光学バンドギャップよりも小さい光学バンドギャップを有する半導体材料からなっていてもよい。例えば、ｉ型非晶質半導体層３４がｉ型ａ−Ｓｉからなる場合、光電変換部５は、ａ−ＳｉＧｅ、μｃ−ＳｉＧｅ、ａ−Ｇｅおよびμｃ−Ｇｅのいずれかを用いたｐｉｎ構造からなる。光電変換素子２００の光電変換部５，７についても同様である。この場合、光電変換部７を構成する半導体材料の光学バンドギャップは、光電変換部５を構成する半導体材料の光学バンドギャップよりも小さいことが好ましい。
【０２２２】
上述した実施の形態１においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子１０，１０Ａ，１０Ｂ（タンデムセル）について説明し、実施の形態２においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子１００（シングルセル）について説明し、実施の形態３においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子２００（トリプルセル）について説明した。
【０２２３】
従って、この発明の実施の形態による光電変換素子は、アモルファスシリコンカーバイドからなるｐ型半導体層と、ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、ｐ型半導体層とｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、ｐ型半導体層とｉ型半導体層との間に設けられたシリコン薄膜とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなっていればよい。そして、この発明の実施の形態による光電変換素子は、上述したシングルセル、タンデムセルおよびトリプルセルを含むものである。
【０２２４】
また、上述したように、光電変換素子１０，１００，２００の製造方法は、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）をｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に形成する工程と、炭素原子用の材料ガスであるＣＨ４ガスの流量を従来の流量よりも少なくして、または膜厚を従来の膜厚よりも薄くしてバッファ層３２（またはバッファ層３６，３７）を形成する工程とを備える。
【０２２５】
従って、この発明の実施の形態による光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層と前記ｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなっていればよい。
【０２２６】
また、光電変換素子１０，１００，２００の製造方法においては、バッファ層３２（またはバッファ層３６，３７）は、炭素原子用の材料ガスであるＣＨ４ガスの流量を２５２ｓｃｃｍよりも少なくして形成されるので、バッファ層を形成する第２の工程において、バッファ層は、炭素原子用の材料ガスを基準流量よりも少なくして堆積され、基準流量は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）になるときの流量であればよい。
【０２２７】
更に、光電変換素子１０，１００，２００の製造方法においては、バッファ層３２（またはバッファ層３６，３７）は、膜厚を６〜７ｎｍよりも薄い３〜５ｎｍに設定して形成されるので、バッファ層を形成する第２の工程において、バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）になるときの膜厚であればよい。
【０２２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２２９】
この発明は、光電変換素子および光電変換素子の製造方法に適用される。
【符号の説明】
【０２３０】
１ 透光性基板、２ 透明導電膜、３，３Ａ，３Ｂ，５，７ 光電変換部、４，５３，７３ ｎ型微結晶半導体層、６ 電極、１０，１０Ａ，１０Ｂ，１００，２００ 光電変換素子、３１ ｐ型非晶質半導体層、３２，３６，３７ バッファ層、３３，３８，３９ シリコン薄膜、３４ ｉ型非晶質半導体層、３５ ｎ型非晶質半導体層、５１，７１ ｐ型微結晶半導体層、５２，７２ ｉ型微結晶半導体層。
【技術分野】
【０００１】
この発明は、光電変換素子および光電変換素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、光を電気に変換する太陽電池として特許文献１に記載の光電変換装置が知られている。
【０００３】
この光電変換装置は、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を基板上に積層した構造からなる。
【０００４】
そして、ｐ型半導体層は、少なくともシリコン原子を含有する微結晶半導体からなり、ｉ型半導体層およびｎ型半導体層は、微結晶半導体からなる。
【０００５】
また、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−０６０１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題がある。
【０００８】
そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。
【０００９】
また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の実施の形態によれば、光電変換素子は、ｐ型半導体層と、ｉ型半導体層と、ｎ型半導体層と、バッファ層と、シリコン薄膜とを備える。ｐ型半導体層は、アモルファスシリコンカーバイドからなる。ｉ型半導体層は、ｐ型半導体層に対向して設けられ、非晶質相からなる。ｎ型半導体層は、ｉ型半導体層に対向して設けられ、非晶質相からなる。バッファ層は、ｐ型半導体層とｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ない。シリコン薄膜は、ｐ型半導体層とｉ型半導体層との間に設けられる。そして、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。
【００１１】
また、この発明の実施の形態によれば、光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる。
【発明の効果】
【００１２】
この発明の実施の形態による光電変換素子においては、シリコン薄膜がｐ型半導体層とｉ型半導体層との間に配置されるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。また、バッファ層における炭素原子の含有量が基準値よりも少ない。その結果、バッファ層の品質が向上し、ｐ型半導体層とｉ型半導体層との間における再結合準位が減少し、ｉ型半導体層で光励起された正孔は、ｐ型半導体層とｉ型半導体層との間で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。その結果、ｉ型半導体層中で光励起された電子および正孔は、それぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１３】
従って、光電変換素子の光劣化率を低減できる。
【００１４】
また、この発明の実施の形態による光電変換素子の製造方法は、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備えるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。また、バッファ層における炭素含有量が基準値よりも少なくなる。その結果、製造された光電変換素子において、バッファ層の品質が向上し、ｐ型半導体層とｉ型半導体層との間における再結合準位が減少し、ｉ型半導体層で光励起された正孔は、ｐ型半導体層とｉ型半導体層との間で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、製造された光電変換素子において、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。そうすると、ｉ型半導体層中で光励起された電子および正孔をそれぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１５】
従って、この発明の実施の形態による光電変換素子の製造方法を用いて製造された光電変換素子の光劣化率を低減できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１による光電変換素子の構成を示す断面図である。
【図２】バッファ層を形成するときのＣＨ４ガスの流量を示す図である。
【図３】光電変換素子の光照射試験の結果を示す図である。
【図４】実施の形態１による他の光電変換素子の構成を示す断面図である。
【図５】実施の形態１による更に他の光電変換素子の構成を示す断面図である。
【図６】実施の形態２による光電変換素子の構成を示す断面図である。
【図７】実施の形態３による光電変換素子の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１８】
この明細書において、「非晶質相」とは、シリコン（Ｓｉ）原子等がランダムに配列された状態を言う。また、「微結晶相」とは、Ｓｉ原子等のランダムなネットワークの中にＳｉ等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンを「ａ−Ｓｉ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていてもよい。アモルファスシリコンカーバイド（ａ−ＳｉＣ）、アモルファスシリコンナイトライド（ａ−ＳｉＮ）、アモルファスシリコンオキサイド（ａ−ＳｉＯ）、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）、アモルファスゲルマニウム（ａ−Ｇｅ）、微結晶シリコンカーバイド（μｃ−ＳｉＣ）、微結晶シリコン（μｃ−Ｓｉ）、微結晶シリコンゲルマニウム（μｃ−ＳｉＧｅ）、および微結晶ゲルマニウム（μｃ−Ｇｅ）についても、同様に、水素（Ｈ）原子が含まれていてもよい。
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、透光性基板１と、透明導電膜２と、光電変換部３，５と、ｎ型微結晶半導体層４と、電極６とを備える。
【００２０】
光電変換部３は、ｐ型非晶質半導体層３１と、バッファ層３２と、シリコン薄膜３３と、ｉ型非晶質半導体層３４と、ｎ型非晶質半導体層３５とを含む。また、光電変換部５は、ｐ型微結晶半導体層５１と、ｉ型微結晶半導体層５２と、ｎ型微結晶半導体層５３とを含む。このように、光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層したｐｉｎ構造からなり、光電変換部５は、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を積層したｐｉｎ構造からなる。
【００２１】
透明導電膜２は、透光性基板１に接して配置される。
【００２２】
光電変換部３のｐ型非晶質半導体層３１は、透明導電膜２に接して配置される。バッファ層３２は、ｐ型非晶質半導体層３１に接して配置される。シリコン薄膜３３は、バッファ層３２に接して配置される。ｉ型非晶質半導体層３４は、シリコン薄膜３３に接して配置される。ｎ型非晶質半導体層３５は、ｉ型非晶質半導体層３４に接して配置される。
【００２３】
ｎ型微結晶半導体層４は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【００２４】
光電変換部５のｐ型微結晶半導体層５１は、ｎ型微結晶半導体層４に接して配置される。ｉ型微結晶半導体層５２は、ｐ型微結晶半導体層５１に接して配置される。ｎ型微結晶半導体層５３は、ｉ型微結晶半導体層５２に接して配置される。
【００２５】
電極６は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。
【００２６】
透光性基板１は、例えば、ガラスからなる。
【００２７】
透明導電膜２は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ２およびＺｎＯ等からなる。そして、透明導電膜２のｐ型非晶質半導体層３１側の表面は、平坦であってもよく、凹凸構造（テクスチャ構造）であってもよい。
【００２８】
ｐ型非晶質半導体層３１は、非晶質相からなり、例えば、ｐ型ａ−ＳｉＣからなる。そして、ｐ型非晶質半導体層３１は、例えば、８〜９ｎｍの膜厚および２．０５ｅＶの光学バンドギャップを有する。
【００２９】
バッファ層３２は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３２は、例えば、３〜５ｎｍの膜厚、または６〜７ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。また、バッファ層３２における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲である。
【００３０】
そして、この基準値は、次のように決定された。従来の光電変換装置においては、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含む。シリコンの原子密度は、５×１０２２（個／ｃｍ３）であるので、ｐ型半導体層における炭素原子の含有量は、（１原子％〜４０原子％）×５×１０２２（個／ｃｍ３）＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）の範囲である。
【００３１】
一方、従来の光電変換素子においては、バッファ層は、ｐ型半導体層における炭素原子の含有量と同じ含有量の炭素原子を含み、バッファ層の膜厚は、６〜７ｎｍであるので、バッファ層における炭素原子の含有量は、（５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３））×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。
【００３２】
そして、光電変換素子１０のバッファ層３２の膜厚が６〜７ｎｍである場合、バッファ層３２は、従来のバッファ層における炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）となる。
【００３３】
また、光電変換素子１０のバッファ層３２の膜厚が３〜５ｎｍである場合、バッファ層３２は、従来のバッファ層の膜厚が６ｎｍである場合の炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）となる。
【００３４】
従って、炭素原子の含有量の基準値を３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲と決定した。
【００３５】
シリコン薄膜３３は、例えば、ｉ型シリコン薄膜からなる。より具体的には、シリコン薄膜３３は、所謂、プロトクリスタルシリコンであり、例えば、直径が３ｎｍ以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が３ｎｍ以下である結晶粒は、微結晶相中に含まれるＳｉの結晶粒よりも小さい。従って、シリコン薄膜３３は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる。また、シリコン薄膜３３は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【００３６】
ｉ型非晶質半導体層３４は、非晶質相からなり、例えば、ｉ型ａ−Ｓｉからなる。そして、ｉ型非晶質半導体層３４は、例えば、２６０ｎｍの膜厚および１．８５ｅＶの光学バンドギャップを有する。
【００３７】
ｎ型非晶質半導体層３５は、非晶質相からなり、例えば、ｎ型ａ−Ｓｉからなる。ｎ型微結晶半導体層４は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚は、例えば、２０ｎｍである。
【００３８】
ｐ型微結晶半導体層５１は、微結晶相からなり、例えば、ｐ型μｃ−Ｓｉからなる。そして、ｐ型微結晶半導体層５１は、例えば、１５ｎｍの膜厚を有する。
【００３９】
ｉ型微結晶半導体層５２は、微結晶相からなり、例えば、ｉ型μｃ−Ｓｉからなる。そして、ｉ型微結晶半導体層５２は、例えば、１７００ｎｍの膜厚を有する。
【００４０】
ｎ型微結晶半導体層５３は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型微結晶半導体層５３は、例えば、２０ｎｍの膜厚を有する。
【００４１】
電極６は、例えば、アルミニウム（Ａｌ）からなる。
【００４２】
このように、光電変換素子１０は、２個の光電変換部３，５を積層した構造からなる光電変換素子であり、所謂、タンデムセルと呼ばれるものである。
【００４３】
光電変換素子１０の製造方法について説明する。光電変換素子１０は、プラズマ装置を用いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって製造される。
【００４４】
プラズマ装置は、仕込室と、反応室ＣＢ１〜ＣＢ４と、取出室と、整合器と、ＲＦ電源とを備える。仕込室、反応室ＣＢ１〜ＣＢ４および取出室は、直列的に配置されている。そして、仕込室と反応室ＣＢ１との間、反応室ＣＢ１と反応室ＣＢ２との間、反応室ＣＢ２と反応室ＣＢ３との間、反応室ＣＢ３と反応室ＣＢ４との間、および反応室ＣＢ４と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室ＣＢ１、反応室ＣＢ２、反応室ＣＢ３、反応室ＣＢ４および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。
【００４５】
仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４６】
反応室ＣＢ１〜ＣＢ４の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室ＣＢ１〜ＣＢ４内のガスを排気し、反応室ＣＢ１〜ＣＢ４の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。平行平板電極は、整合器を介してＲＦ電源に接続される。
【００４７】
取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４８】
仕込室、反応室ＣＢ１〜ＣＢ４および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室ＣＢ１〜ＣＢ４、および取出室に最も近くなるように仕込室、反応室ＣＢ１〜ＣＢ４および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気する。
【００４９】
ＲＦ電源は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して反応室ＣＢ１〜ＣＢ４の平行平板電極に印加する。
【００５０】
光電変換素子１０の製造が開始されると、ＳｎＯ２が形成されたガラス基板（ＳｎＯ２／ガラス基板）を洗浄し、ＳｎＯ２／ガラス基板をプラズマ装置の仕込室の基板ホルダー上に配置する。
【００５１】
そして、仕込室の排気機構は、１×１０−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ＳｎＯ２／ガラス基板の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１〜ＣＢ４の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。
【００５２】
ＳｎＯ２／ガラス基板の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ＳｎＯ２／ガラス基板は、仕込室から反応室ＣＢ１へ搬送される。
【００５３】
ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成するときの材料ガスの流量を表１に示す。
【００５４】
【表１】
【００５５】
ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのシラン（ＳｉＨ４）ガスと、４２ｓｃｃｍの水素（Ｈ２）ガスと、水素希釈された１２ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスと、２５２ｓｃｃｍのメタン（ＣＨ４）ガスとを反応室ＣＢ１に流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＢ２Ｈ６ガスの濃度は、０．１％である。
【００５６】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型非晶質半導体層３１としてのｐ型ａ−ＳｉＣがＳｎＯ２上に堆積される。
【００５７】
ｐ型非晶質半導体層３１の膜厚が８〜９ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガス、ＣＨ４ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ２へ搬送する。
【００５８】
ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ２へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、４２ｓｃｃｍのＨ２ガスと、１２６ｓｃｃｍのＣＨ４ガスとを反応室ＣＢ２に流し、反応室ＣＢ２の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００５９】
これによって、反応室ＣＢ２内でプラズマが発生し、バッファ層３２としてのｉ型ａ−ＳｉＣがｐ型非晶質半導体層３１上に堆積される。
【００６０】
なお、ＣＨ４ガスの流量を１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合で減少させながらバッファ層３２（ａ−ＳｉＣ）をｐ型非晶質半導体層３１上に堆積してもよい。
【００６１】
バッファ層３２の膜厚が６〜７ｎｍになると、反応室ＣＢ２の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＣＨ４ガスの反応室ＣＢ２への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ２を真空引きする。そして、仕切バルブを開け、バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ２から反応室ＣＢ３へ搬送する。
【００６２】
バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを反応室ＣＢ３に流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００６３】
これにより、反応室ＣＢ３内でプラズマが発生し、シリコン薄膜３３としてのｉ型シリコン薄膜がバッファ層３２上に堆積される。
【００６４】
このように、シリコン薄膜３３は、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを用いて形成されるが、このＳｉＨ４ガスとＨ２ガスとの流量比（１：１００）は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。
【００６５】
従って、シリコン薄膜３３は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するＳｉＨ４ガスとＨ２ガスとの流量比を用いて形成される。
【００６６】
そして、シリコン薄膜３３の膜厚が３〜１０ｎｍになると、ＳｉＨ４ガスの流量を１０ｓｃｃｍに変える。
【００６７】
その結果、ｉ型非晶質半導体層３４としてのｉ型ａ−Ｓｉがシリコン薄膜３３上に堆積される。
【００６８】
ｉ型非晶質半導体層３４の膜厚が２６０ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００６９】
ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、２０ｓｃｃｍのＳｉＨ４ガスと、１５０ｓｃｃｍのＨ２ガスと、水素希釈された５０ｓｃｃｍのホスフィン（ＰＨ３）ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＰＨ３ガスの濃度は、例えば、０．２％である。
【００７０】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型非晶質半導体層３５としてのｎ型ａ−Ｓｉがｉ型非晶質半導体層３４上に堆積される。
【００７１】
ｎ型非晶質半導体層３５の膜厚が所望の膜厚になると、ＳｉＨ４ガスの流量を２０ｓｃｃｍから４ｓｃｃｍに変え、Ｈ２ガスの流量を１５０ｓｃｃｍから２５０ｓｃｃｍに変え、ＰＨ３ガスの流量を５０ｓｃｃｍから２５ｓｃｃｍに変える。これによって、ｎ型微結晶半導体層４としてのｎ型μｃ−Ｓｉがｎ型非晶質半導体層３５上に堆積される。
【００７２】
そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から反応室ＣＢ１へ搬送する。
【００７３】
ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、１２０ｓｃｃｍのＨ２ガスと、水素希釈された１２ｓｃｃｍのＢ２Ｈ６ガスとを反応室ＣＢ１へ流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７４】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型微結晶半導体層５１としてのｐ型μｃ−Ｓｉがｎ型微結晶半導体層４上に堆積される。
【００７５】
ｐ型微結晶半導体層５１の膜厚が１５ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ３へ搬送する。
【００７６】
ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２８０ｓｃｃｍのＨ２ガスとを反応室ＣＢ３へ流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７７】
これによって、反応室ＣＢ３内でプラズマが発生し、ｉ型微結晶半導体層５２としてのｉ型μｃ−Ｓｉがｐ型微結晶半導体層５１上に堆積される。
【００７８】
ｉ型微結晶半導体層５２の膜厚が１７００ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００７９】
ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２５０ｓｃｃｍのＨ２ガスと、水素希釈された２５ｓｃｃｍのＰＨ３ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００８０】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型微結晶半導体層５３としてのｎ型μｃ−Ｓｉがｉ型微結晶半導体層５２上に堆積される。
【００８１】
ｎ型微結晶半導体層５３の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から取出室へ搬送する。
【００８２】
その後、取出室でｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を室温まで冷却した後、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を取出室から取出し、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を蒸着装置にセットする。
【００８３】
そして、蒸着装置を用いて電極６としてのＡｌをｎ型微結晶半導体層５３上に形成する。これによって、光電変換素子１０が完成する。
【００８４】
なお、上記においては、膜厚が６〜７ｎｍになるようにバッファ層３２をｐ型非晶質半導体層３１上に堆積すると説明したが、光電変換素子１０の製造方法においては、ＣＨ４ガスの流量を２５２ｓｃｃｍに一定に保持して膜厚が３〜５ｎｍになるようにバッファ層３２をｐ型非晶質半導体層３１上に堆積してもよい。
【００８５】
このように、光電変換素子１０は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３をプラズマＣＶＤ法によって透明導電膜２上に順次積層し、その後、蒸着によって電極６（＝Ａｌ）をｎ型微結晶半導体層５３上に形成することによって製造される。
【００８６】
図２は、バッファ層３２を形成するときのＣＨ４ガスの流量を示す図である。図２において、直線ｋ１，ｋ３は、図１に示す光電変換素子１０のバッファ層３２を形成するときのＣＨ４ガスの流量を示し、直線ｋ２，ｋ４は、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量を示す。
【００８７】
バッファ層３２の膜厚が６〜７ｎｍである場合、バッファ層３２は、図２の（ａ）に示す直線ｋ１または図２の（ｂ）に示す直線ｋ３に従ってＣＨ４ガスの流量を制御して形成される。
【００８８】
図２の（ａ）を参照して、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して形成される（直線ｋ１参照）。一方、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量は、２５２ｓｃｃｍに一定に保持される（直線ｋ２参照）。従って、光電変換素子１０のバッファ層３２は、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量（２５２ｓｃｃｍ）を半分に減少して形成される。
【００８９】
図２の（ｂ）を参照して、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量を１２６ｓｃｃｍから徐々に減少させて形成される（直線ｋ３参照）。この場合、ＣＨ４ガスの流量は、３０秒間で１２６ｓｃｃｍから０ｓｃｃｍになるように減少される。
【００９０】
一方、従来の光電変換素子のバッファ層を形成するときのＣＨ４ガスの流量は、２５２ｓｃｃｍから徐々に減少される（直線ｋ４参照）。この場合、ＣＨ４ガスの流量は、１分間で２５２ｓｃｃｍから０ｓｃｃｍになるように減少される。
【００９１】
従って、光電変換素子１０のバッファ層３２は、ＣＨ４ガスの流量の減少割合を従来と同じに保持し、ＣＨ４ガスの流量の初期値を従来の半分に減少して形成される。
【００９２】
なお、光電変換素子１０のバッファ層３２を形成するときのＣＨ４ガスの流量が直線ｋ３に従って制御される場合、形成されたバッファ層３２において、炭素原子の含有量は、ｐ型非晶質半導体層３１からｉ型非晶質半導体層３３へ向かう方向において、徐々に減少する。従って、ＣＨ４ガスの流量を減少させながらバッファ層３２を形成した場合、バッファ層３２は、所謂、炭素原子を厚み方向にグレーディッドさせた構造からなる。
【００９３】
このように、バッファ層３２における炭素原子の含有量は、バッファ層３２を形成するときのＣＨ４ガスの流量を減少させることによって、従来の光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。
【００９４】
また、バッファ層３２を形成するときのＣＨ４ガスの流量が２５２ｓｃｃｍである場合、バッファ層３２の膜厚を３〜５ｎｍに設定することによって、バッファ層３２における炭素原子の含有量は、従来の光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。
【００９５】
従来の光電変換素子のバッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）である。そして、従来の光電変換素子において、バッファ層の膜厚は、６〜７ｎｍであるので、従来の光電変換素子のバッファ層における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。
【００９６】
一方、光電変換素子１０のバッファ層３２の膜厚は、３〜５ｎｍであるので、光電変換素子１０のバッファ層３２における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×３×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×５×１０−７（ｃｍ）＝１．５×１０１４（個／ｃｍ２）〜１．０×１０１６（個／ｃｍ２）である。
【００９７】
従って、バッファ層を形成するときのＣＨ４ガスの流量を従来と同じに保持し、バッファ層の膜厚を従来よりも薄くすることによってバッファ層３２における炭素原子の含有量を少なくできる。
【００９８】
このように、この発明の実施の形態においては、バッファ層３２を形成するときのＣＨ４ガスの流量を従来の流量よりも少なくすることによって、またはバッファ層３２の膜厚を従来の膜厚よりも薄くすることによって、バッファ層３２における炭素原子の含有量を少なくする。
【００９９】
これによって、バッファ層３２の品質が向上し、ｐ型非晶質半導体層３１とバッファ層３２との界面およびバッファ層３２とシリコン薄膜３３との界面における再結合準位が減少し、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなる。
【０１００】
また、光電変換素子１０の光電変換部３においては、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置されている。そして、上述したように、バッファ層３２は、１．９８〜２．０ｅＶの光学バンドギャップを有し、シリコン薄膜３３は、１．８８〜１．８９ｅＶの光学バンドギャップを有し、ｉ型非晶質半導体層３４は、１．８５ｅＶの光学バンドギャップを有する。
【０１０１】
その結果、シリコン薄膜３３を挿入することによって、バッファ層３２とｉ型非晶質半導体層３４との間のバンド不連続が小さくなり、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１０２】
また、シリコン薄膜３３を挿入することによって、ｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のｉ型非晶質半導体層３４中への拡散が抑制される。その結果、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１０３】
更に、タンデムセルにおいては、光電変換部３で発生した光電流と、光電変換部５で発生した光電流とのバランスを取ることが重要であり、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進させることが重要である。
【０１０４】
そのため、光電変換素子１０においては、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設け、光電変換部３で光励起された電子と光電変換部５で光励起された正孔との再結合を促進させている。
【０１０５】
即ち、ｎ型微結晶半導体層４を設けない場合、ｎ型非晶質半導体層３５は、ｐ型微結晶半導体層５１に接し、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１は、ｎｐ逆接合を形成し、このｎｐ逆接合は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔とを分離させる。その結果、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１界面における電子と正孔との再結合が抑制される。
【０１０６】
しかし、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設けた場合、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１によるｎｐ逆接合が形成されず、その結果、ｎ型微結晶半導体層４は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進する。従って、光電変換素子１０の短絡光電流（Ｊｓｃ）を増加できる。
【０１０７】
光電変換素子１０においては、太陽光は、透光性基板１側から光電変換素子１０に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１０８】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、シリコン薄膜３３およびバッファ層３２を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１０９】
この場合、ｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、ｐ型非晶質半導体層３１とバッファ層３２との界面、バッファ層３２とシリコン薄膜３３との界面およびシリコン薄膜３３とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１１０】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、ｐ型微結晶半導体層５１／ｉ型微結晶半導体層５２／ｎ型微結晶半導体層５３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層５３へ到達し、正孔は、ｐ型微結晶半導体層５１へ到達する。
【０１１１】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１１２】
これによって、光電変換素子１０において発生した電流が外部負荷に流れる。
【０１１３】
図３は、光電変換素子１０の光照射試験の結果を示す図である。図３において、縦軸は、規格値を表し、横軸は、擬似太陽光の照射時間を表す。なお、擬似太陽光の光照射強度は、１０００（Ｗ／ｍ２）である。
【０１１４】
また、曲線ｋ５〜ｋ８は、それぞれ、光電変換素子１０における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【０１１５】
更に、曲線ｋ９〜ｋ１２は、それぞれ、従来の光電変換素子における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【０１１６】
なお、開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値は、それぞれ、擬似太陽光の照射時間が０．１（ｈ）であるときの開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値で規格化した値である。
【０１１７】
擬似太陽光の光照射試験の結果、光電変換素子１０の開放電圧（Ｖｏｃ）は、従来の光電変換素子の開放電圧（Ｖｏｃ）よりも高く（曲線ｋ５，ｋ９参照）、光電変換素子１０の短絡光電流（Ｊｓｃ）は、従来の光電変換素子の短絡光電流（Ｊｓｃ）よりも大きく（曲線ｋ６，ｋ１０参照）、光電変換素子１０の曲線因子（Ｆ．Ｆ．）は、従来の光電変換素子の曲線因子（Ｆ．Ｆ．）よりも大きい（曲線ｋ７，ｋ１１参照）。その結果、光電変換素子１０の変換効率（Ｅｆｆ）は、従来の光電変換素子の変換効率（Ｅｆｆ）よりも高い（曲線ｋ８，ｋ１２参照）。そして、光電変換素子１０における変換効率（Ｅｆｆ）の光劣化率は、約９％であり、従来の光電変換素子における変換効率（Ｅｆｆ）の光劣化率は、約１５％である。この光劣化率における６％の改善は、光電変換素子の分野においては、非常に大きな改善であり、有意差のある改善である。
【０１１８】
擬似太陽光を光電変換素子１０に照射した場合、短絡光電流（Ｊｓｃ）の低下が大きく改善されている（曲線ｋ６，ｋ１０参照）。これは、上述したように、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入した結果、ｉ型非晶質半導体層３４の高品質化と、バッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合の減少とによって、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなり、光励起された電子がより多くｎ型非晶質半導体層３５へ到達し易くなったためであると考えられる。
【０１１９】
また、上述したように、バッファ層３２における炭素原子の含有量を基準値よりも少なくした結果、ｐ型非晶質半導体層３１とバッファ層３２との界面およびバッファ層３２とシリコン薄膜３３との界面における再結合準位が減少し、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなるためであると考えられる。
【０１２０】
従って、バッファ層３２における炭素原子の含有量を従来の含有量よりも減少させ、かつ、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入することによって、光電変換素子１０の光劣化率を減少できることが実証された。
【０１２１】
従来の光電変換素子においては、バッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０２０（個／ｃｍ３）〜２×１０２２（個／ｃｍ３）であり、従来の光電変換素子におけるバッファ層の膜厚は、６〜７ｎｍであるので、光電変換素子１０において、バッファ層３２の膜厚を６〜７ｎｍ（従来の膜厚と同じ）に保持し、ＣＨ４ガスの流量を少なくしてバッファ層３２を形成した場合、バッファ層３２における炭素原子の含有量は、５×１０２０（個／ｃｍ３）×６×１０−７（ｃｍ）〜２×１０２２（個／ｃｍ３）×７×１０−７（ｃｍ）＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）よりも少なくなる。
【０１２２】
従って、光電変換素子１０は、ＣＨ４ガスの流量を少なくしてバッファ層３２における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２））よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２３】
また、膜厚を６〜７ｎｍから３〜５ｎｍに薄くすることによってバッファ層３２における炭素原子の含有量を少なくした場合、バッファ層３２における炭素原子の含有量は、上述したように、１．５×１０１４（個／ｃｍ２）〜１．０×１０１６（個／ｃｍ２）である。
【０１２４】
一方、バッファ層の膜厚が６〜７ｎｍである場合、バッファ層における炭素原子の含有量は、上述したように、３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）である。そして、バッファ層の膜厚が６ｎｍである場合、バッファ層における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）である。その結果、膜厚を６ｎｍよりも薄い３〜５ｎｍに設定することによってバッファ層３２における炭素原子の含有量を減少させた場合のバッファ層３２における炭素原子の含有量の基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）に設定されるべきである。
【０１２５】
従って、光電変換素子１０は、膜厚を薄くすることによってバッファ層３２における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２））よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２６】
そうすると、ＣＨ４ガスの流量を少なくしてバッファ層３２における炭素原子の含有量を減少させる方法、および膜厚を薄くすることによってバッファ層３２における炭素原子の含有量を減少させる方法のいずれかの方法を採用する場合、光電変換素子１０は、炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少ないバッファ層３２と、シリコン薄膜３３とを備えていればよい。
【０１２７】
そして、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）は、バッファ層３２を厚み方向から見た場合の単位面積当たりの炭素原子の含有量の範囲を表している。
【０１２８】
従って、バッファ層と、シリコン薄膜３３に相当する薄膜とを備える光電変換素子において、バッファ層を厚み方向から見た場合の単位面積当たりの炭素原子の含有量が３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）からなる基準値、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）からなる基準値よりも少なければ、この光電変換素子は、本願発明の範囲に含まれる。
【０１２９】
このように、この発明の実施の形態においては、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入し、バッファ層３２における炭素原子の含有量を、バッファ層３２の膜厚を考慮したときの単位面積当たりの炭素原子の含有量である基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）を用いて規定した点に技術的意義がある。バッファ層３２における炭素原子の含有量を基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少なくし、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入すれば、上述したように、光電変換素子１０の光劣化率を減少できるからである。
【０１３０】
また、膜厚を薄くしてバッファ層３２における炭素原子の含有量を少なくする場合、バッファ層３２の膜厚を６ｎｍよりも薄い３〜５ｎｍに設定すればよく、膜厚が６ｎｍであるときのバッファ層３２における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）であるので、光電変換素子１０におけるバッファ層３２の膜厚は、基準膜厚よりも薄く、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２））になるときの膜厚であればよい。
【０１３１】
図４は、実施の形態１による他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図４に示す光電変換素子１０Ａであってもよい。
【０１３２】
図４を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【０１３３】
光電変換部３Ａは、図１に示す光電変換部３のバッファ層３２をバッファ層３６，３７に代え、シリコン薄膜３３をシリコン薄膜３８に代えたものであり、その他は、光電変換部３と同じである。
【０１３４】
バッファ層３６は、ｐ型非晶質半導体層３１とシリコン薄膜３８との間に配置される。
【０１３５】
バッファ層３７は、シリコン薄膜３８とｉ型非晶質半導体層３４との間に配置される。
【０１３６】
シリコン薄膜３８は、バッファ層３６とバッファ層３７との間に配置される。
【０１３７】
バッファ層３６，３７の各々は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３６，３７の各々は、例えば、３〜３．５ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。
【０１３８】
また、バッファ層３６，３７の各々において、炭素原子の含有量を従来の光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、バッファ層３６，３７の各々における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲である。バッファ層３６，３７の各々は、３〜３．５ｎｍの膜厚を有し、この膜厚は、従来の光電変換素子におけるバッファ層の膜厚である６ｎｍよりも薄いので、基準値は、膜厚が６ｎｍであるバッファ層における炭素原子の含有量（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲）に設定されるべきであるからである。
【０１３９】
更に、２つのバッファ層３６，３７の全体において、炭素原子の含有量を従来の光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、２つのバッファ層３６，３７の全体における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲である。
【０１４０】
従来の光電変換素子におけるバッファ層の膜厚が６ｎｍであるとき、バッファ層における炭素原子の含有量は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲になり、従来の光電変換素子におけるバッファ層の膜厚が７ｎｍであるとき、バッファ層における炭素原子の含有量は、３．５×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲になる。従って、２つのバッファ層３６，３７の全体の膜厚を６ｎｍに設定して２つのバッファ層３６，３７の全体における炭素原子の含有量を減少させる場合、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲になり、２つのバッファ層３６，３７の全体の膜厚を７ｎｍに設定して２つのバッファ層３６，３７の全体における炭素原子の含有量を減少させる場合、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量を除外する必要があり、基準値は、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量の下限値（＝３×１０１４（個／ｃｍ２））からバッファ層の膜厚が７ｎｍであるときの炭素原子の含有量の上限値（＝１．４×１０１６（個／ｃｍ２））までの範囲に相当する３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲になるからである。
【０１４１】
シリコン薄膜３８は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３８は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１４２】
このように、シリコン薄膜３８は、２つのバッファ層３６，３７によって挟まれる。
【０１４３】
光電変換素子１０Ａは、次の方法によって製造される。
【０１４４】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、バッファ層３６（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、バッファ層３６（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層３６（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層３６（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合で減少させながら堆積される（図２の（ｂ）参照）。
【０１４５】
バッファ層３６（＝ｉ型ａ−ＳｉＣ）を堆積した後、シリコン薄膜３８をプラズマＣＶＤ法によってバッファ層３６上に堆積する。この場合、シリコン薄膜３８は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１４６】
シリコン薄膜３８を堆積した後、バッファ層３７（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってシリコン薄膜３８上に堆積する。この場合、バッファ層３７（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層３７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層３７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ４ガスの流量を減少させながら堆積される（図２の（ｂ）参照）。ＣＨ４ガスの流量を減少させながらバッファ層３７（＝ｉ型ａ−ＳｉＣ）を堆積する場合、１２６ｓｃｃｍから４．２ｓｃｃｍ／秒の割合でＣＨ４ガスの流量を減少させてもよいし、バッファ層３６（＝ｉ型ａ−ＳｉＣ）の堆積が終了した時点におけるＣＨ４ガスの流量から４．２ｓｃｃｍ／秒の割合でＣＨ４ガスの流量を減少させてもよい。後者の場合、２つのバッファ層３６，３７の全体において、ＣＨ４ガスの流量が直線ｋ３に従って減少されることになる。
【０１４７】
その後、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ａが完成する。
【０１４８】
バッファ層３６，３７における炭素原子の含有量を基準値よりも少なくすることによって、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における再結合準位が減少する。
【０１４９】
また、シリコン薄膜３８を挿入することによって、バッファ層３７およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３７およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３７の品質が向上し、バッファ層３７とｉ型非晶質半導体層３４との界面における再結合準位が減少する。
【０１５０】
その結果、バッファ層３６，３７における炭素原子の含有量を基準値よりも少なくしたことと、シリコン薄膜３８をバッファ層３６，３７間に挿入したこととによって、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面、およびバッファ層３７とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１５１】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１５２】
光電変換素子１０Ａにおいては、太陽光は、透光性基板１側から光電変換素子１０Ａに入射する。そして、電子および正孔は、主に、光電変換部３Ａのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１５３】
光電変換部３Ａのｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１５４】
この場合、バッファ層３７およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１５５】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１５６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１５７】
これによって、光電変換素子１０Ａにおいて発生した電流が外部負荷に流れる。
【０１５８】
光電変換素子１０Ａにおいては、上述したように、バッファ層３６とシリコン薄膜３８との界面、シリコン薄膜３８とバッファ層３７との界面およびバッファ層３７とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ａの光劣化率を減少できる。
【０１５９】
上記においては、バッファ層３６，３７の膜厚は、同じであると説明したが、実施の形態１においては、これに限らず、バッファ層３６の膜厚は、バッファ層３７の膜厚と異なっていてもよい。従って、バッファ層３６の膜厚は、バッファ層３７の膜厚と同じであっても異なっていてもよい。
【０１６０】
その結果、シリコン薄膜３８は、必ず、２つのバッファ層３６，３７によって挟まれることになるので、光電変換素子１０Ａは、バッファ層３６，３７からなる１つのバッファ層中に配置されたシリコン薄膜３８を備えていることになる。
【０１６１】
図５は、実施の形態１による更に他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図５に示す光電変換素子１０Ｂであってもよい。
【０１６２】
図５を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ｂに代えたものであり、その他は、光電変換素子１０と同じである。
【０１６３】
光電変換部３Ｂは、図１に示す光電変換部３のシリコン薄膜３３をシリコン薄膜３９に代えたものであり、その他は、光電変換部３と同じである。
【０１６４】
シリコン薄膜３９は、ｐ型非晶質半導体層３１とバッファ層３２との間に配置される。
【０１６５】
シリコン薄膜３９は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３９は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１６６】
光電変換素子１０Ｂは、次の方法によって製造される。
【０１６７】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、シリコン薄膜３９をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、シリコン薄膜３９は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１６８】
その後、バッファ層３２、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ｂが完成する。
【０１６９】
シリコン薄膜３９を挿入することによって、バッファ層３２およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３２およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３２の品質が向上し、バッファ層３２とｉ型非晶質半導体層３４との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１７０】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１７１】
更に、シリコン薄膜３９を挿入することによって、シリコン薄膜３９とバッファ層３２との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、シリコン薄膜３９とバッファ層３２との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ更に到達し易くなる。従って、正孔の収集効率を更に向上できる。
【０１７２】
光電変換素子１０Ｂにおいては、太陽光は、透光性基板１側から光電変換素子１０Ｂに入射する。そして、電子および正孔は、主に、光電変換部３Ｂのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１７３】
光電変換部３Ｂのｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、バッファ層３２およびシリコン薄膜３９を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１７４】
この場合、バッファ層３２およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、シリコン薄膜３９とバッファ層３２との界面およびバッファ層３２とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１７５】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１７６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１７７】
これによって、光電変換素子１０Ｂにおいて発生した電流が外部負荷に流れる。
【０１７８】
光電変換素子１０Ｂにおいては、上述したように、シリコン薄膜３９とバッファ層３２との界面およびバッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ｂの光劣化率を減少できる。
【０１７９】
上記においては、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に配置した光電変換素子１０、シリコン薄膜３８をバッファ層３６とバッファ層３７との間に配置した光電変換素子１０Ａ、およびシリコン薄膜３９をｐ型非晶質半導体層３１とバッファ層３２との間に配置した光電変換素子１０Ｂについて説明した。
【０１８０】
従って、実施の形態１による光電変換素子は、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量を基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）よりも少なくしたバッファ層３２（またはバッファ層３６，３７）とを備えていればよい。
【０１８１】
［実施の形態２］
図６は、実施の形態２による光電変換素子の構成を示す断面図である。図６を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のｎ型微結晶半導体層４および光電変換部５を削除したものであり、その他は、光電変換素子１０と同じである。
【０１８２】
光電変換素子１００においては、電極６は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【０１８３】
このように、光電変換素子１００は、１個の光電変換部３を備える光電変換素子であり、所謂、シングルセルと呼ばれるものである。
【０１８４】
光電変換素子１００は、上述した光電変換素子１０の製造方法において、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成する工程を削除した製造方法に従って製造される。
【０１８５】
光電変換素子１００においては、太陽光は、透光性基板１側から光電変換素子１００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４において光励起される。
【０１８６】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１８７】
また、ｎ型非晶質半導体層３５へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１８８】
これによって、光電変換素子１００において発生した電流が外部負荷に流れる。
【０１８９】
光電変換素子１００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０１９０】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子１００の光劣化率を低減できる。
【０１９１】
なお、実施の形態２による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、上述したように、光電変換素子の光劣化率を低減できる。
【０１９２】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０１９３】
［実施の形態３］
図７は、実施の形態３による光電変換素子の構成を示す断面図である。図７を参照して、実施の形態３による光電変換素子２００は、図１に示す光電変換素子１０に光電変換部７を追加したものであり、その他は、光電変換素子１０と同じである。
【０１９４】
光電変換部７は、ｐ型微結晶半導体層７１と、ｉ型微結晶半導体層７２と、ｎ型微結晶半導体層７３とを含む。
【０１９５】
ｐ型微結晶半導体層７１は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。そして、ｐ型微結晶半導体層７１は、例えば、ｐ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１９６】
ｉ型微結晶半導体層７２は、ｐ型微結晶半導体層７１に接して配置される。そして、ｉ型微結晶半導体層７２は、例えば、ｉ型μｃ−Ｓｉからなり、膜厚は、例えば、２５００ｎｍである。
【０１９７】
ｎ型微結晶半導体層７３は、ｉ型微結晶半導体層７２に接して配置される。そして、ｎ型微結晶半導体層７３は、例えば、ｎ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１９８】
なお、光電変換素子２００においては、電極６は、光電変換部７のｎ型微結晶半導体層７３に接して配置される。
【０１９９】
このように、光電変換素子２００は、３個の光電変換部３，５，７を積層した構造からなる光電変換素子であり、所謂、トリプルセルと呼ばれるものである。
【０２００】
光電変換素子２００は、光電変換素子１０の製造方法に、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３を形成する工程を追加した製造方法に従って製造される。
【０２０１】
ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３は、ぞれぞれ、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層３３を形成する工程と同じ工程に従って形成される。
【０２０２】
従って、光電変換素子２００は、上述した方法によって、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜層３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を透明導電膜２上に順次積層し、その後、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３をｎ型微結晶半導体層５３上に順次積層し、更に、電極６をｎ型微結晶半導体層７３に接して形成することによって製造される。
【０２０３】
光電変換素子２００においては、太陽光は、透光性基板１側から光電変換素子２００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４、光電変換部５のｉ型微結晶半導体層５２および光電変換部７のｉ型微結晶半導体層７２において光励起される。
【０２０４】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ効率良く到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０２０５】
また、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０２０６】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。
【０２０７】
更に、光電変換部７のｉ型微結晶半導体層７２において光励起された電子および正孔は、ｐ型微結晶半導体層７１／ｉ型微結晶半導体層７２／ｎ型微結晶半導体層７３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層７３へ到達し、正孔は、ｐ型微結晶半導体層７１へ到達する。
【０２０８】
そしてｎ型微結晶半導体層５３へ到達した電子は、ｐ型微結晶半導体層７１へ到達した正孔と再結合する。
【０２０９】
また、ｎ型微結晶半導体層７３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０２１０】
これによって、光電変換素子２００において発生した電流が外部負荷に流れる。
【０２１１】
光電変換素子２００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０２１２】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子２００の光劣化率を低減できる。
【０２１３】
なお、実施の形態３による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、上述したように、光電変換素子の光劣化率を低減できる。
【０２１４】
実施の形態３におけるその他の説明は、実施の形態１における説明と同じである。
【０２１５】
なお、上記においては、ｉ型非晶質半導体層３４は、ｉ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型非晶質半導体層３４は、ｉ型ａ−ＳｉＧｅまたはｉ型ａ−Ｇｅからなっていてもよい。
【０２１６】
また、上記においては、ｎ型非晶質半導体層３５は、ｎ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型非晶質半導体層３５は、ｎ型ａ−ＳｉＣ、ｎ型ａ−ＳｉＮ、ｎ型ａ−ＳｉＯ、ｎ型ａ−ＳｉＧｅおよびｎ型ａ−Ｇｅのいずれかからなっていてもよい。
【０２１７】
更に、上記においては、ｎ型微結晶半導体層４は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層４は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０２１８】
更に、上記においては、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−ＳｉＣからなっていてもよい。
【０２１９】
更に、上記においては、ｉ型微結晶半導体層５２，７２は、ｉ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型微結晶半導体層５２，７２は、ｉ型非晶質半導体層３４がｉ型ａ−ＳｉＧｅからなる場合、ｉ型μｃ−ＳｉＧｅからなり、ｉ型非晶質半導体層３４がｉ型ａ−Ｇｅからなる場合、ｉ型μｃ−Ｇｅからなる。
【０２２０】
更に、上記においては、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０２２１】
更に、光電変換素子１０，１０Ａ，１０Ｂにおいては、光電変換部５は、光電変換部３，３Ａ，３Ｂのｉ型非晶質半導体層３４の光学バンドギャップよりも小さい光学バンドギャップを有する半導体材料からなっていてもよい。例えば、ｉ型非晶質半導体層３４がｉ型ａ−Ｓｉからなる場合、光電変換部５は、ａ−ＳｉＧｅ、μｃ−ＳｉＧｅ、ａ−Ｇｅおよびμｃ−Ｇｅのいずれかを用いたｐｉｎ構造からなる。光電変換素子２００の光電変換部５，７についても同様である。この場合、光電変換部７を構成する半導体材料の光学バンドギャップは、光電変換部５を構成する半導体材料の光学バンドギャップよりも小さいことが好ましい。
【０２２２】
上述した実施の形態１においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子１０，１０Ａ，１０Ｂ（タンデムセル）について説明し、実施の形態２においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子１００（シングルセル）について説明し、実施の形態３においては、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）と、炭素原子の含有量が基準値よりも少ないバッファ層３２（またはバッファ層３６，３７）とを有する光電変換部３，３Ａ，３Ｂを備える光電変換素子２００（トリプルセル）について説明した。
【０２２３】
従って、この発明の実施の形態による光電変換素子は、アモルファスシリコンカーバイドからなるｐ型半導体層と、ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、ｐ型半導体層とｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、ｐ型半導体層とｉ型半導体層との間に設けられたシリコン薄膜とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなっていればよい。そして、この発明の実施の形態による光電変換素子は、上述したシングルセル、タンデムセルおよびトリプルセルを含むものである。
【０２２４】
また、上述したように、光電変換素子１０，１００，２００の製造方法は、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）をｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に形成する工程と、炭素原子用の材料ガスであるＣＨ４ガスの流量を従来の流量よりも少なくして、または膜厚を従来の膜厚よりも薄くしてバッファ層３２（またはバッファ層３６，３７）を形成する工程とを備える。
【０２２５】
従って、この発明の実施の形態による光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるようにｐ型半導体層上に堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層と前記ｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなっていればよい。
【０２２６】
また、光電変換素子１０，１００，２００の製造方法においては、バッファ層３２（またはバッファ層３６，３７）は、炭素原子用の材料ガスであるＣＨ４ガスの流量を２５２ｓｃｃｍよりも少なくして形成されるので、バッファ層を形成する第２の工程において、バッファ層は、炭素原子用の材料ガスを基準流量よりも少なくして堆積され、基準流量は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）になるときの流量であればよい。
【０２２７】
更に、光電変換素子１０，１００，２００の製造方法においては、バッファ層３２（またはバッファ層３６，３７）は、膜厚を６〜７ｎｍよりも薄い３〜５ｎｍに設定して形成されるので、バッファ層を形成する第２の工程において、バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲）になるときの膜厚であればよい。
【０２２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２２９】
この発明は、光電変換素子および光電変換素子の製造方法に適用される。
【符号の説明】
【０２３０】
１ 透光性基板、２ 透明導電膜、３，３Ａ，３Ｂ，５，７ 光電変換部、４，５３，７３ ｎ型微結晶半導体層、６ 電極、１０，１０Ａ，１０Ｂ，１００，２００ 光電変換素子、３１ ｐ型非晶質半導体層、３２，３６，３７ バッファ層、３３，３８，３９ シリコン薄膜、３４ ｉ型非晶質半導体層、３５ ｎ型非晶質半導体層、５１，７１ ｐ型微結晶半導体層、５２，７２ ｉ型微結晶半導体層。
【特許請求の範囲】
【請求項１】
アモルファスシリコンカーバイドからなるｐ型半導体層と、
前記ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、
前記ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられたシリコン薄膜とを備え、
前記基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる、光電変換素子。
【請求項２】
前記バッファ層における炭素原子の含有量は、前記ｐ型半導体層から前記ｉ型半導体層へ向かう方向において徐々に減少している、請求項１に記載の光電変換素子。
【請求項３】
前記バッファ層における炭素原子の含有量は、前記バッファ層の厚み方向において略一定である、請求項１に記載の光電変換素子。
【請求項４】
前記バッファ層の膜厚は、基準膜厚よりも薄く、
前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項１に記載の光電変換素子。
【請求項５】
前記シリコン薄膜は、前記バッファ層と前記ｉ型半導体層との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項６】
前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項７】
前記シリコン薄膜は、前記ｐ型半導体層と前記バッファ層との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項８】
前記シリコン薄膜は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる、請求項１から請求項７のいずれか１項に記載の光電変換素子。
【請求項９】
基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、
アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるように前記ｐ型半導体層上に堆積する第２の工程と、
前記バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、
前記ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、
前記ｐ型半導体層と前記ｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、
前記基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる、光電変換素子の製造方法。
【請求項１０】
前記第２の工程において、前記バッファ層は、炭素原子用の材料ガスの流量を基準流量よりも少なくして堆積され、
前記基準流量は、前記バッファ層における炭素原子の含有量が前記基準値になるときの流量である、請求項９に記載の光電変換素子の製造方法。
【請求項１１】
前記第２の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を徐々に減少しながら堆積される、請求項１０に記載の光電変換素子の製造方法。
【請求項１２】
前記第２の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を略一定に保持して堆積される、請求項１０に記載の光電変換素子の製造方法。
【請求項１３】
前記第２の工程において、前記バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、
前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項９に記載の光電変換素子の製造方法。
【請求項１４】
前記第５の工程は、前記第２の工程と前記第３の工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【請求項１５】
前記バッファ層は、第１および第２のバッファ層からなり、
前記第２の工程は、
前記第１のバッファ層を前記ｐ型半導体層上に堆積する第１のサブ工程と、
前記第２のバッファ層を前記第１のバッファ層上に堆積する第２のサブ工程とを含み、
前記第５の工程は、前記第１のサブ工程と前記第２のサブ工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【請求項１６】
前記第５の工程は、前記第１の工程と前記第２の工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【請求項１】
アモルファスシリコンカーバイドからなるｐ型半導体層と、
前記ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、
前記ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられたシリコン薄膜とを備え、
前記基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる、光電変換素子。
【請求項２】
前記バッファ層における炭素原子の含有量は、前記ｐ型半導体層から前記ｉ型半導体層へ向かう方向において徐々に減少している、請求項１に記載の光電変換素子。
【請求項３】
前記バッファ層における炭素原子の含有量は、前記バッファ層の厚み方向において略一定である、請求項１に記載の光電変換素子。
【請求項４】
前記バッファ層の膜厚は、基準膜厚よりも薄く、
前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項１に記載の光電変換素子。
【請求項５】
前記シリコン薄膜は、前記バッファ層と前記ｉ型半導体層との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項６】
前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項７】
前記シリコン薄膜は、前記ｐ型半導体層と前記バッファ層との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項８】
前記シリコン薄膜は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる、請求項１から請求項７のいずれか１項に記載の光電変換素子。
【請求項９】
基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、
アモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるように前記ｐ型半導体層上に堆積する第２の工程と、
前記バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、
前記ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、
前記ｐ型半導体層と前記ｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備え、
前記基準値は、３×１０１４（個／ｃｍ２）〜１．２×１０１６（個／ｃｍ２）の範囲、または３×１０１４（個／ｃｍ２）〜１．４×１０１６（個／ｃｍ２）の範囲からなる、光電変換素子の製造方法。
【請求項１０】
前記第２の工程において、前記バッファ層は、炭素原子用の材料ガスの流量を基準流量よりも少なくして堆積され、
前記基準流量は、前記バッファ層における炭素原子の含有量が前記基準値になるときの流量である、請求項９に記載の光電変換素子の製造方法。
【請求項１１】
前記第２の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を徐々に減少しながら堆積される、請求項１０に記載の光電変換素子の製造方法。
【請求項１２】
前記第２の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を略一定に保持して堆積される、請求項１０に記載の光電変換素子の製造方法。
【請求項１３】
前記第２の工程において、前記バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、
前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項９に記載の光電変換素子の製造方法。
【請求項１４】
前記第５の工程は、前記第２の工程と前記第３の工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【請求項１５】
前記バッファ層は、第１および第２のバッファ層からなり、
前記第２の工程は、
前記第１のバッファ層を前記ｐ型半導体層上に堆積する第１のサブ工程と、
前記第２のバッファ層を前記第１のバッファ層上に堆積する第２のサブ工程とを含み、
前記第５の工程は、前記第１のサブ工程と前記第２のサブ工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【請求項１６】
前記第５の工程は、前記第１の工程と前記第２の工程との間に実行される、請求項９から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１１５２５３（Ｐ２０１３−１１５２５３Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０５０１（Ｐ２０１１−２６０５０１）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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