光電集積回路基板及びその製造方法
【課題】光電集積回路基板及びその製造方法を提供する。
【解決手段】互いに異なる厚さを持つ埋込み絶縁層を含む光学素子領域と電子素子領域とを備える光電集積回路基板を提供する。光学素子領域の埋込み絶縁層は、電子素子領域の埋込み絶縁層より深く、そして厚く形成される。埋込み絶縁層のない領域にはＭＥＭＳ構造が形成される。前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。また、前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【解決手段】互いに異なる厚さを持つ埋込み絶縁層を含む光学素子領域と電子素子領域とを備える光電集積回路基板を提供する。光学素子領域の埋込み絶縁層は、電子素子領域の埋込み絶縁層より深く、そして厚く形成される。埋込み絶縁層のない領域にはＭＥＭＳ構造が形成される。前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。また、前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
光学素子と電子素子とＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）構造とを共に具現するのに適した基板及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、データを電気的に送受信する電気的通信を利用してきた。半導体集積回路は、印刷回路基板に集積され、配線を通じて互いに電気的通信を行う。半導体集積回路間の電気的抵抗を低減させるのには限界がある。また、電気的通信は、外部電磁波に影響される。これらの理由で、半導体集積回路間の通信速度を高め難い。
【０００３】
最近、半導体集積回路間の通信速度を向上させるために、光配線または光通信が採用されている。光通信は、情報を保存した光信号を送信及び／または受信する。光通信は、電気的通信に比べて外部電磁波による干渉が少なく、高速通信を可能にする。
【０００４】
半導体集積回路間の光通信のためには、光学素子を半導体集積回路に共に具現せねばならない。また、光通信のための光ファイバを配置する領域及びＭＥＭＳ構造を形成するＭＥＭＳ領域も必要である。
【０００５】
光学素子と電子素子とを共に基板上に具現するために、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使用できる。ＳＯＩ基板は、基板の表面から所定深さに所定厚さを持つ埋込み酸化物層とその上のエピ層とを持つ。
【０００６】
しかし、電子素子及び光学素子に好適なエピ層の厚さと埋込み酸化物層の厚さとが相異なり、また、ＭＥＭＳ構造を必要とする領域は、埋込み酸化物層のない領域であることが望ましい。これらの光電集積回路を具現するのに適した基板が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一実施形態による光電集積回路基板は、互いに異なる深さで、互いに異なる厚さを持つ埋込み酸化物層が形成された領域を持つ基板を提供する。
【０００８】
本発明の他の実施形態による光電集積回路基板の製造方法は、前記基板を製造する方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態による光電集積回路基板は、互いに異なる厚さを持つ埋込み絶縁層を含む第１領域及び第２領域を備える。
【００１０】
前記埋込み絶縁層のない第３領域をさらに備える。
【００１１】
前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。
【００１２】
前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【００１３】
前記第１領域の埋込み絶縁層が前記第２領域の埋込み絶縁層より厚く、前記第１領域には光学素子が形成され、前記第２領域には電子素子が形成される。
【００１４】
前記第１領域の埋込み絶縁層の上部が、前記第２領域の埋込み絶縁層の上部より深く配置される。
【００１５】
前記第１領域の埋込み絶縁層は、前記基板の表面から１００ｎｍ〜５００ｎｍの深さに０．５μｍ〜３μｍの厚さを持ち、前記第２領域の埋込み絶縁層は、前記基板の表面から１ｎｍ〜１００ｎｍの深さに５ｎｍ〜３００ｎｍの厚さを持つ。
【００１６】
前記第１領域は、第１深さに前記埋込み絶縁層が形成された第４領域と、前記第１深さより深い第２深さに前記埋込み絶縁層が形成された第５領域と、を備える。
【００１７】
前記第４領域の埋込み絶縁層の位置は、前記基板の表面から１００ｎｍ〜２００ｎｍであり、前記第５領域の埋込み絶縁層の位置は、前記基板の表面から３００ｎｍ〜５００ｎｍである。
【００１８】
前記基板は、シリコン、ガリウム砒素、ＩｎＰから選択された一つの半導体または導電性ポリマーで形成される。
【００１９】
本発明の他の実施形態による光電集積回路基板の製造方法は、基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、前記光学素子領域において前記基板の上面から第１深さにイオンを注入して、第１厚さを持つ第１イオン注入層を形成する段階と、前記電子素子領域において前記シリコン基板の上面から第２深さに酸素イオンを注入して、第２厚さを持つ第２イオン注入層を形成する段階と、前記基板を熱処理して、前記第１イオン注入層と前記第２イオン注入層とをそれぞれ第１埋込み絶縁層と第２埋込み絶縁層とに変換する段階と、を含み、前記第１厚さが前記第２厚さより大きい。
【００２０】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を備える。
【００２１】
前記第１イオン注入層を形成する段階は、前記光学素子領域において第３深さにイオンを注入して、第３厚さを持つ第３イオン注入層を形成する段階と、前記光学素子領域において第４深さに前記イオンを注入して、第４厚さを持つ第４イオン注入層を形成する段階と、を含み、前記変換段階は、前記第３イオン注入層と前記第４イオン注入層とを、それぞれ第３埋込み絶縁層と第４埋込み絶縁層とに変換する段階である。
【発明の効果】
【００２２】
本発明の実施形態による光電集積回路基板は、光学素子及び電子素子にそれぞれ最適な基板を提供でき、さらに、ＭＥＭＳ領域に埋込み酸化物層を形成しないため、ＭＥＭＳ素子形成が容易になる。
【００２３】
また、多様な光学素子に合わせて埋込み酸化物層が形成された基板を提供する。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による光電集積回路基板を概括的に示す断面図である。
【図２】本発明の他の実施形態による光電集積回路基板の概略的な断面図である。
【図３Ａ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｂ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｃ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｄ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ａ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｂ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｃ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｄ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｅ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【発明を実施するための形態】
【００２５】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。明細書において実質的に同じ構成要素には同じ参照番号を付け、詳細な説明は省略する。
【００２６】
図１は、本発明の一実施形態による光電集積回路基板１００を概括的に示す断面図である。
【００２７】
図１を参照すれば、光電集積回路基板１００は、光学素子領域Ｒ１、電子素子領域Ｒ２及びＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ）領域Ｒ３を備える。図１に図示された光電集積回路基板１００は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
【００２８】
光電集積回路基板１００は、シリコン、ガリウム砒素、リン化インジウム（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ：ＩｎＰ）または導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００２９】
光学素子領域Ｒ１上には光学素子が配置され、電子素子領域Ｒ２上には電子素子が配置され、ＭＥＭＳ領域Ｒ３上にはＭＥＭＳ構造が配置される。光学素子、電子素子及びＭＥＭＳ構造は、それぞれ基板１００上に半導体工程を利用して形成されるか、または別途の回路チップを基板１００上に配置して形成されてもよい。
【００３０】
光学素子領域Ｒ１及び電子素子領域Ｒ２には埋込み酸化物層が形成されており、ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されていない。光学素子領域Ｒ１と電子素子領域Ｒ２とにおける埋込み酸化物層の深さ及び厚さは互いに異なって形成される。
【００３１】
光学素子領域Ｒ１には、基板１００の表面から第１厚さＴ１で第１シリコンエピ層１２２が形成されており、第１シリコンエピ層１２２の下部には、第１シリコン埋込み酸化物層１２４が基板１００の表面から第１深さＺ１に、第２厚さＴ２で形成されている。第１埋込み酸化物層１２４は、酸素インプランテーションで形成できる。第１厚さＴ１は約１００ｎｍ〜５００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを限定し難く、光漏れが発生しうる。第１厚さＴ１が５００ｎｍより大きければ、光ガイドの体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波／重畳器（ａｎ ｏｐｔｉｃａｌ ｍｕｌｔｉｐｌｅｘｅｒ／ｄｅｍｕｌｔｉｐｌｅｘｅｒ）、フォトダイオード、光導波路などを備える。
【００３２】
第２厚さＴ２は、約０．５μｍ〜３μｍでありうる。第２厚さＴ２が１μｍより小さければ、光漏れが生じて光が限定されず、伝搬損失が大きくなる。第２厚さＴ２が３μｍより大きければ、光学素子が大きくなる。
【００３３】
電子素子領域Ｒ２には、基板１００の表面から第３厚さＴ３で第２シリコンエピ層１３２が形成されており、第２シリコンエピ層１３２の下部には、第２シリコン埋込み酸化物層１３４が基板１００の表面から第２深さＺ２に第４厚さＴ４で形成されている。第２埋込み酸化物層１３４は、酸素インプランテーションで形成される。第３厚さＴ３は、約１ｎｍ〜１００ｎｍの厚さに形成される。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。第３厚さＴ３が１ｎｍより小さければ、電子のチャンネル通路の形成が難しくなる。第３厚さＴ３が１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が難しくなる。電子素子はトランジスタ、ダイオードなどを含む。
【００３４】
第４厚さＴ４は、約５ｎｍ〜１５０ｎｍである。第４厚さＴ４が５ｎｍより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第４厚さＴ４が１５０ｎｍより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより電子素子の高速動作が困難になる。
【００３５】
ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されない。ＭＥＭＳ領域Ｒ３は部分的にエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、ＭＥＭＳ領域Ｒ３はカンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
【００３６】
本発明の実施形態による光電集積回路基板１００は、光学素子と電子素子とにそれぞれ最適なＳＯＩ基板を提供でき、さらに、ＭＥＭＳ領域Ｒ３に埋込み酸化物層を形成しないことでＭＥＭＳ素子の形成が容易になる。
【００３７】
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
【００３８】
図２は、本発明の他の実施形態による光電集積回路基板２００の概略的な断面図である。図１の構成要素と実質的に同じ構成要素には同じ参照番号を付け、その詳細な説明は省略する。
【００３９】
図２を参照すれば、光電集積回路基板２００は、光学素子領域Ｒ１、Ｒ４、電子素子領域Ｒ２及びＭＥＭＳ領域Ｒ３を備える。図２に図示された光電集積回路基板２００は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
【００４０】
光電集積回路基板２００は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００４１】
光学素子領域Ｒ１、Ｒ４上には光学素子が配置され、電子素子領域Ｒ２上には電子素子が配置され、ＭＥＭＳ領域Ｒ３上にはＭＥＭＳ構造が配置される。光学素子、電子素子及びＭＥＭＳ構造は、それぞれ基板２００上に半導体工程を利用して形成されるか、または別途の回路チップを基板２００上に配置して形成されてもよい。
【００４２】
光学素子領域Ｒ１、Ｒ４及び電子素子領域Ｒ２には埋込み酸化物層が形成されており、ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されていない。光学素子領域Ｒ１、Ｒ４と電子素子領域Ｒ２とにおける埋込み酸化物層の深さ及び厚さは、互いに異なって形成される。
【００４３】
光学素子領域Ｒ１には、基板２００の表面から第１厚さＴ１で第１シリコンエピ層２２２が形成されており、第１シリコンエピ層２２２の下部には、第１シリコン埋込み酸化物層２２４が基板２００の表面から第１深さＺ１に第２厚さＴ２で形成されている。第１埋込み酸化物層２２４は、酸素インプランテーションで形成される。第１厚さＴ１は、約１００ｎｍ〜２００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを限定し難く、光漏れが発生しうる。光学素子領域Ｒ１には、比較的小さなサイズの横光学モード（ｏｐｔｉｃａｌ ｔｒａｎｓｖｅｒｓｅ ｍｏｄｅ）を有する光学素子が形成される。第２厚さＴ２は、約０．５μｍ〜３μｍである。
【００４４】
光学素子領域Ｒ４には、基板２００の表面から第３厚さＴ３で第２シリコンエピ層２４２が形成されており、第２シリコンエピ層２４２の下部には、第２シリコン埋込み酸化物層２４４が基板２００の表面から第２深さＺ２に第４厚さＴ４で形成されている。第２埋込み酸化物層２４４は、酸素インプランテーションで形成される。第３厚さＴ３は、約３００ｎｍ〜５００ｎｍである。第３厚さＴ３が５００ｎｍより大きければ、光ガイド体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波／重畳器、フォトダイオード、光導波路などを備える。
【００４５】
第４厚さＴ４は、約０．５μｍ〜３μｍである。第４厚さＴ４が０．５μｍより小さければ、光漏れが生じて光が限定されなくなる。第４厚さＴ４が３μｍより大きければ、光学素子が大きくなる。電子素子領域Ｒ２には、基板２００の表面から第５厚さＴ５で第３シリコンエピ層２３２が形成されており、第３シリコンエピ層２３２の下部には、第３シリコン埋込み酸化物層２３４が第３深さＺ３に第６厚さＴ６で形成されている。第３深さＺ３は、第６厚さＴ６の垂直位置の略中央に位置する。第３埋込み酸化物層２３４は、酸素インプランテーションで形成される。第５厚さＴ５は、約１ｎｍ〜１００ｎｍの厚さに形成される。第５厚さＴ５が１ｎｍより小さければ、電子のチャンネル通路形成が難しくなり得る。第５厚さＴ５が１００ｎｍより大きければ寄生キャパシタンスが増大して電子素子の高速動作が困難になる。電子素子は、トランジスタ、抵抗器（ｒｅｓｉｓｔｏｒ）、インダクター、蓄電器（ｃａｐａｃｉｔｏｒ）、ダイオードなどを備える。
【００４６】
第６厚さＴ６は、約５ｎｍ〜３００ｎｍである。第６厚さＴ６が５ｎｍより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第６厚さＴ６が３００ｎｍより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより、電子素子の高速動作が困難になる。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されない。ＭＥＭＳ領域Ｒ３はエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、ＭＥＭＳ領域Ｒ３は、カンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
【００４７】
図２では、光学素子の形成のための２個の光学素子領域Ｒ１、Ｒ４を図示したが、本発明は必ずしもこれに限定されるものではない。すなわち、酸化埋込み層の位置が互いに異なる複数の光学素子領域を持つ光電集積回路基板を備えることができる。
【００４８】
本発明の実施形態による光電集積回路基板２００は、光学素子と電子素子とにそれぞれ最適なＳＯＩ基板を提供できる。特に、多様な光学素子に合わせて２個の光学素子領域を提供する。さらに、ＭＥＭＳ領域Ｒ３に埋込み酸化物層を形成しないことで、ＭＥＭＳ素子の形成が容易になる。
【００４９】
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
【００５０】
図３Ａないし図３Ｄは、本発明のさらに他の実施形態による光電集積回路基板３００の製造方法を段階別に説明する図面である。
【００５１】
図３Ａを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図３Ａないし図３Ｄでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板３１０と称する。
【００５２】
基板３１０は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００５３】
まず、シリコン基板３１０で、光学素子が形成される領域である光学素子領域Ｒ１と、電子素子が形成される領域である電子素子領域Ｒ２と、ＭＥＭＳ構造が形成されるＭＥＭＳ領域Ｒ３と、を限定する。
【００５４】
次いで、シリコン基板３１０上に、約１μｍ〜２０μｍの厚さの第１フォトレジスト層３２５を形成する。第１フォトレジスト層３２５の厚さは、フォトレジスト物質によって変わる。第１フォトレジスト層３２５の厚さは、後述するインプランテーション工程で、イオンの第１フォトレジスト層３２５への通過を完全に遮断する厚さである。
【００５５】
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
【００５６】
図３Ｂを参照すれば、第１フォトレジスト層３２５に通例的な写真エッチング工程を行って、第１パターン３２６を形成する。第１パターン３２６は、光学素子領域Ｒ１を露出させるように形成される。
【００５７】
第１パターン３２６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１×１０１９ｃｍ−２の範囲でありうる。シリコン基板３１０の第１パターン３２６が形成されていない領域において、シリコン基板３１０の表面から第１深さＺ１に第１イオン注入層３２１が形成される。第１イオン注入層３２１上に光学素子が形成される。
【００５８】
光学素子領域Ｒ１には、基板３１０の表面から第１厚さＴ１でシリコンエピ層３２２が形成され、次いで、第１深さＺ１に第２厚さＴ２で第１イオン注入層３２１が形成される。第１厚さＴ１は、約１００ｎｍ〜５００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを形成し難く、光漏れが発生する恐れがある。第１厚さＴ１が５００ｎｍより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。
【００５９】
第２厚さＴ２は、約０．５μｍ〜３μｍである。第２厚さＴ２が、イオン注入時にイオンが深さ方向から広がる長さより厚い場合、イオン注入エネルギーを変化させて数回イオン注入工程を行って所望の厚さを作ることができる。
【００６０】
図３Ｃを参照すれば、第１パターン３２６を除去した後、シリコン基板３１０上に約１μｍ〜２０μｍの厚さの第２フォトレジスト層（図示せず）を形成する。第２フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第２フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
【００６１】
第２フォトレジスト層に通例的な写真エッチング工程を行って、第２パターン３３６を形成する。第２パターン３３６は、電子素子領域Ｒ２を露出させるように、また光学素子領域Ｒ１とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００６２】
第２パターン３３６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板３１０の第２パターン３３６が形成されていない領域において、シリコン基板３１０の表面から第２深さＺ２に第２イオン注入層３３１を形成する。この時、イオン注入工程条件は、エネルギー値が１〜１００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００６３】
電子素子領域Ｒ２には、基板３１０の表面から第３厚さＴ３で第２シリコンエピ層３３２が形成され、基板３１０の表面から第２深さＺ２に第４厚さＴ４で第２イオン注入層３３１が形成される。第３厚さＴ３は、約１ｎｍ〜１００ｎｍの厚さに形成される。第３厚さＴ３が１ｎｍより小さければ、電子のチャンネル通路の形成が困難になる。第３厚さが１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第４厚さＴ４は、約５ｎｍ〜３００ｎｍである。
【００６４】
図３Ｄを参照すれば、第２パターン３３６を除去した後、基板３１０を熱処理する。熱処理は、１２００〜１５００℃で約１０分〜５時間行われる。熱処理工程で、第１イオン注入層３２１と第２イオン注入層３３１とは、それぞれ第１酸化シリコン膜３２４と第２酸化シリコン膜３３４とになる。酸化シリコン膜３２４、３３４は、図１の埋込み酸化物層１２４、１３４に対応する膜である。
【００６５】
イオン注入されていない領域には埋込み酸化物層が形成されず、ＭＥＭＳ領域Ｒ３になる。
【００６６】
製造された光電集積回路基板３００は、光学素子の形成に最適に形成された光学素子領域Ｒ１と、電子素子の形成に最適に形成された電子素子領域Ｒ２と、ＭＥＭＳ構造の形成時のエッチングの障害になる埋込み酸化層のないＭＥＭＳ領域Ｒ３と、を提供する。
【００６７】
前述した製造方法では、第１イオン注入層３２１の形成後に第２イオン注入層３３１を形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第２イオン注入層３３１の形成工程を、第１イオン注入層３２１の形成以前に行ってもよい。
【００６８】
図４Ａないし図４Ｅは、本発明のさらに他の実施形態による光電集積回路基板４００の製造方法を段階別に説明する図面である。
【００６９】
図４Ａを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図４Ａないし図４Ｄでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板４１０と称する。
【００７０】
基板４１０は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００７１】
シリコン基板４１０上に、約１μｍ〜２０μｍの厚さの第１フォトレジスト層４２５を形成する。第１フォトレジスト層４２５の厚さは、フォトレジスト物質によって変わる。第１フォトレジスト層４２５の厚さは、後述するインプランテーション工程でイオンが第１フォトレジスト層４２５を通過することを完全に遮断する厚さである。
【００７２】
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
【００７３】
図４Ｂを参照すれば、第１フォトレジスト層４２５に通例的な写真エッチング工程を行って第１パターン４２６を形成する。第１パターン４２６は、第１光学素子領域Ｒ１を露出させるように形成される。
【００７４】
第１パターン４２６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。シリコン基板４１０の第１パターン４２６が形成されていない領域において、シリコン基板４１０の表面から第１深さＺ１に第１イオン注入層４２１が形成される。第１イオン注入層４２１上に第１光学素子が形成される。
【００７５】
第１光学素子領域Ｒ１には、基板４１０の表面から第１厚さＴ１でシリコンエピ層４２２が形成され、次いで、第１深さＺ１に第２厚さＴ２で第１イオン注入層４２１が形成される。第１厚さＴ１は、約１００ｎｍ〜２００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを形成し難く、光漏れが発生する。第２厚さＴ２は、約０．５μｍ〜３μｍである。
【００７６】
図４Ｃを参照すれば、第１パターン４２６を除去した後、シリコン基板４１０上に約１μｍ〜２０μｍの厚さの第２フォトレジスト層（図示せず）を形成する。第２フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第２フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
【００７７】
第２フォトレジスト層に通例的な写真エッチング工程を行って、第２パターン４４６を形成する。第２パターン４４６は、第２光学素子領域Ｒ４を露出させるように、また第１光学素子領域Ｒ１と電子素子領域Ｒ２とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００７８】
第２パターン４４６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板４１０の第２パターン４４６が形成されていない領域において、シリコン基板４１０の表面から第２深さＺ２に第２イオン注入層４４１を形成する。この時、イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００７９】
第２光学素子領域Ｒ４には、基板４１０の表面から第３厚さＴ３で第２シリコンエピ層４４２が形成され、基板４１０の表面から第２深さＺ２に第４厚さＴ４で第２イオン注入層４４１が形成される。第３厚さＴ３は、約３００ｎｍ〜５００ｎｍの厚さに形成される。第３厚さＴ３が５００ｎｍより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。第４厚さＴ４は、約０．５μｍ〜３μｍである。
【００８０】
図４Ｄを参照すれば、第２パターン４４６を除去した後、シリコン基板４１０上に、約１μｍ〜２０μｍの厚さの第３フォトレジスト層（図示せず）を形成する。第３フォトレジスト層の厚さはフォトレジスト物質によって変わる。第３フォトレジスト層の厚さは、後述する酸素インプランテーションでの酸素イオンの通過を完全に遮断する厚さに形成される。
【００８１】
第３フォトレジスト層に通例的な写真エッチング工程を行って、第３パターン４３６を形成する。第３パターン４３６は、電子素子領域Ｒ２を露出させるように、また光学素子領域Ｒ１、Ｒ４とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００８２】
第３パターン４３６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板４１０の第３パターン４３６が形成されていない領域において、シリコン基板４１０の表面から第３深さＺ３に第３イオン注入層４３１を形成する。この時、イオン注入工程条件は、エネルギー値が１〜１００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００８３】
電子素子領域Ｒ２には、基板４１０の表面から第５厚さＴ５で第３シリコンエピ層４３２が形成され、基板４１０の表面から第３深さＺ３に第６厚さＴ６で第３イオン注入層４３１が形成される。第５厚さＴ５は、約１ｎｍ〜１００ｎｍの厚さに形成される。第５厚さＴ５が１ｎｍより小さければ、電子のチャンネル通路の形成が困難になる。第３厚さＴ５が１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第６厚さＴ６は、約５ｎｍ〜３００ｎｍである。
【００８４】
図４Ｅを参照すれば、第２パターン４３６を除去した後、基板４１０を熱処理する。熱処理は、１２００〜１５００℃で約１０分〜５時間行われる。熱処理工程で、第１イオン注入層４２１、第２イオン注入層４４１及び第３イオン注入層４３１は、それぞれ第１酸化シリコン膜４２４、第２酸化シリコン膜４４４及び第３酸化シリコン膜４３４に形成される。酸化シリコン膜４２４、４３４、４４４は、図２の埋込み酸化物層２２４、２３４、２４４と対応する膜である。
【００８５】
イオン注入されていない領域には埋込み酸化物層が形成されず、ＭＥＭＳ領域Ｒ３になる。
【００８６】
前述した製造方法では、第１イオン注入層４２１、第２イオン注入層４４１、第３イオン注入層４３１の順に形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第２イオン注入層４４１または第３イオン注入層４３１を、第１イオン注入層４２１以前に形成してもよい。
【００８７】
製造された光電集積回路基板４００は、光学素子の形成に最適に形成された光学素子領域Ｒ１、Ｒ４と、電子素子の形成に最適に形成された電子素子領域Ｒ２と、ＭＥＭＳ構造の形成時のエッチングの障害になる埋込み酸化層のないＭＥＭＳ領域Ｒ３と、を提供する。
【００８８】
以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲のみにより定められねばならない。
【産業上の利用可能性】
【００８９】
本発明は、光電集積回路基板関連の技術分野に好適に用いられる。
【符号の説明】
【００９０】
１００ 光電集積回路基板
１２２ 第１シリコンエピ層
１２４ 第１シリコン埋込み酸化物層
１３２ 第２シリコンエピ層
１３４ 第２シリコン埋込み酸化物層
Ｒ１ 光学素子領域
Ｒ２ 電子素子領域
Ｒ３ ＭＥＭＳ領域
Ｔ１ 第１厚さ
Ｔ２ 第２厚さ
Ｔ３ 第３厚さ
Ｔ４ 第４厚さ
Ｚ１ 第１深さ
Ｚ２ 第２深さ
【技術分野】
【０００１】
光学素子と電子素子とＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）構造とを共に具現するのに適した基板及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、データを電気的に送受信する電気的通信を利用してきた。半導体集積回路は、印刷回路基板に集積され、配線を通じて互いに電気的通信を行う。半導体集積回路間の電気的抵抗を低減させるのには限界がある。また、電気的通信は、外部電磁波に影響される。これらの理由で、半導体集積回路間の通信速度を高め難い。
【０００３】
最近、半導体集積回路間の通信速度を向上させるために、光配線または光通信が採用されている。光通信は、情報を保存した光信号を送信及び／または受信する。光通信は、電気的通信に比べて外部電磁波による干渉が少なく、高速通信を可能にする。
【０００４】
半導体集積回路間の光通信のためには、光学素子を半導体集積回路に共に具現せねばならない。また、光通信のための光ファイバを配置する領域及びＭＥＭＳ構造を形成するＭＥＭＳ領域も必要である。
【０００５】
光学素子と電子素子とを共に基板上に具現するために、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使用できる。ＳＯＩ基板は、基板の表面から所定深さに所定厚さを持つ埋込み酸化物層とその上のエピ層とを持つ。
【０００６】
しかし、電子素子及び光学素子に好適なエピ層の厚さと埋込み酸化物層の厚さとが相異なり、また、ＭＥＭＳ構造を必要とする領域は、埋込み酸化物層のない領域であることが望ましい。これらの光電集積回路を具現するのに適した基板が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一実施形態による光電集積回路基板は、互いに異なる深さで、互いに異なる厚さを持つ埋込み酸化物層が形成された領域を持つ基板を提供する。
【０００８】
本発明の他の実施形態による光電集積回路基板の製造方法は、前記基板を製造する方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態による光電集積回路基板は、互いに異なる厚さを持つ埋込み絶縁層を含む第１領域及び第２領域を備える。
【００１０】
前記埋込み絶縁層のない第３領域をさらに備える。
【００１１】
前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。
【００１２】
前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【００１３】
前記第１領域の埋込み絶縁層が前記第２領域の埋込み絶縁層より厚く、前記第１領域には光学素子が形成され、前記第２領域には電子素子が形成される。
【００１４】
前記第１領域の埋込み絶縁層の上部が、前記第２領域の埋込み絶縁層の上部より深く配置される。
【００１５】
前記第１領域の埋込み絶縁層は、前記基板の表面から１００ｎｍ〜５００ｎｍの深さに０．５μｍ〜３μｍの厚さを持ち、前記第２領域の埋込み絶縁層は、前記基板の表面から１ｎｍ〜１００ｎｍの深さに５ｎｍ〜３００ｎｍの厚さを持つ。
【００１６】
前記第１領域は、第１深さに前記埋込み絶縁層が形成された第４領域と、前記第１深さより深い第２深さに前記埋込み絶縁層が形成された第５領域と、を備える。
【００１７】
前記第４領域の埋込み絶縁層の位置は、前記基板の表面から１００ｎｍ〜２００ｎｍであり、前記第５領域の埋込み絶縁層の位置は、前記基板の表面から３００ｎｍ〜５００ｎｍである。
【００１８】
前記基板は、シリコン、ガリウム砒素、ＩｎＰから選択された一つの半導体または導電性ポリマーで形成される。
【００１９】
本発明の他の実施形態による光電集積回路基板の製造方法は、基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、前記光学素子領域において前記基板の上面から第１深さにイオンを注入して、第１厚さを持つ第１イオン注入層を形成する段階と、前記電子素子領域において前記シリコン基板の上面から第２深さに酸素イオンを注入して、第２厚さを持つ第２イオン注入層を形成する段階と、前記基板を熱処理して、前記第１イオン注入層と前記第２イオン注入層とをそれぞれ第１埋込み絶縁層と第２埋込み絶縁層とに変換する段階と、を含み、前記第１厚さが前記第２厚さより大きい。
【００２０】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を備える。
【００２１】
前記第１イオン注入層を形成する段階は、前記光学素子領域において第３深さにイオンを注入して、第３厚さを持つ第３イオン注入層を形成する段階と、前記光学素子領域において第４深さに前記イオンを注入して、第４厚さを持つ第４イオン注入層を形成する段階と、を含み、前記変換段階は、前記第３イオン注入層と前記第４イオン注入層とを、それぞれ第３埋込み絶縁層と第４埋込み絶縁層とに変換する段階である。
【発明の効果】
【００２２】
本発明の実施形態による光電集積回路基板は、光学素子及び電子素子にそれぞれ最適な基板を提供でき、さらに、ＭＥＭＳ領域に埋込み酸化物層を形成しないため、ＭＥＭＳ素子形成が容易になる。
【００２３】
また、多様な光学素子に合わせて埋込み酸化物層が形成された基板を提供する。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による光電集積回路基板を概括的に示す断面図である。
【図２】本発明の他の実施形態による光電集積回路基板の概略的な断面図である。
【図３Ａ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｂ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｃ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図３Ｄ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ａ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｂ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｃ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｄ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【図４Ｅ】本発明のさらに他の実施形態による光電集積回路基板の製造方法を段階別に説明する図面である。
【発明を実施するための形態】
【００２５】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。明細書において実質的に同じ構成要素には同じ参照番号を付け、詳細な説明は省略する。
【００２６】
図１は、本発明の一実施形態による光電集積回路基板１００を概括的に示す断面図である。
【００２７】
図１を参照すれば、光電集積回路基板１００は、光学素子領域Ｒ１、電子素子領域Ｒ２及びＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ）領域Ｒ３を備える。図１に図示された光電集積回路基板１００は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
【００２８】
光電集積回路基板１００は、シリコン、ガリウム砒素、リン化インジウム（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ：ＩｎＰ）または導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００２９】
光学素子領域Ｒ１上には光学素子が配置され、電子素子領域Ｒ２上には電子素子が配置され、ＭＥＭＳ領域Ｒ３上にはＭＥＭＳ構造が配置される。光学素子、電子素子及びＭＥＭＳ構造は、それぞれ基板１００上に半導体工程を利用して形成されるか、または別途の回路チップを基板１００上に配置して形成されてもよい。
【００３０】
光学素子領域Ｒ１及び電子素子領域Ｒ２には埋込み酸化物層が形成されており、ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されていない。光学素子領域Ｒ１と電子素子領域Ｒ２とにおける埋込み酸化物層の深さ及び厚さは互いに異なって形成される。
【００３１】
光学素子領域Ｒ１には、基板１００の表面から第１厚さＴ１で第１シリコンエピ層１２２が形成されており、第１シリコンエピ層１２２の下部には、第１シリコン埋込み酸化物層１２４が基板１００の表面から第１深さＺ１に、第２厚さＴ２で形成されている。第１埋込み酸化物層１２４は、酸素インプランテーションで形成できる。第１厚さＴ１は約１００ｎｍ〜５００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを限定し難く、光漏れが発生しうる。第１厚さＴ１が５００ｎｍより大きければ、光ガイドの体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波／重畳器（ａｎ ｏｐｔｉｃａｌ ｍｕｌｔｉｐｌｅｘｅｒ／ｄｅｍｕｌｔｉｐｌｅｘｅｒ）、フォトダイオード、光導波路などを備える。
【００３２】
第２厚さＴ２は、約０．５μｍ〜３μｍでありうる。第２厚さＴ２が１μｍより小さければ、光漏れが生じて光が限定されず、伝搬損失が大きくなる。第２厚さＴ２が３μｍより大きければ、光学素子が大きくなる。
【００３３】
電子素子領域Ｒ２には、基板１００の表面から第３厚さＴ３で第２シリコンエピ層１３２が形成されており、第２シリコンエピ層１３２の下部には、第２シリコン埋込み酸化物層１３４が基板１００の表面から第２深さＺ２に第４厚さＴ４で形成されている。第２埋込み酸化物層１３４は、酸素インプランテーションで形成される。第３厚さＴ３は、約１ｎｍ〜１００ｎｍの厚さに形成される。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。第３厚さＴ３が１ｎｍより小さければ、電子のチャンネル通路の形成が難しくなる。第３厚さＴ３が１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が難しくなる。電子素子はトランジスタ、ダイオードなどを含む。
【００３４】
第４厚さＴ４は、約５ｎｍ〜１５０ｎｍである。第４厚さＴ４が５ｎｍより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第４厚さＴ４が１５０ｎｍより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより電子素子の高速動作が困難になる。
【００３５】
ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されない。ＭＥＭＳ領域Ｒ３は部分的にエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、ＭＥＭＳ領域Ｒ３はカンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
【００３６】
本発明の実施形態による光電集積回路基板１００は、光学素子と電子素子とにそれぞれ最適なＳＯＩ基板を提供でき、さらに、ＭＥＭＳ領域Ｒ３に埋込み酸化物層を形成しないことでＭＥＭＳ素子の形成が容易になる。
【００３７】
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
【００３８】
図２は、本発明の他の実施形態による光電集積回路基板２００の概略的な断面図である。図１の構成要素と実質的に同じ構成要素には同じ参照番号を付け、その詳細な説明は省略する。
【００３９】
図２を参照すれば、光電集積回路基板２００は、光学素子領域Ｒ１、Ｒ４、電子素子領域Ｒ２及びＭＥＭＳ領域Ｒ３を備える。図２に図示された光電集積回路基板２００は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
【００４０】
光電集積回路基板２００は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００４１】
光学素子領域Ｒ１、Ｒ４上には光学素子が配置され、電子素子領域Ｒ２上には電子素子が配置され、ＭＥＭＳ領域Ｒ３上にはＭＥＭＳ構造が配置される。光学素子、電子素子及びＭＥＭＳ構造は、それぞれ基板２００上に半導体工程を利用して形成されるか、または別途の回路チップを基板２００上に配置して形成されてもよい。
【００４２】
光学素子領域Ｒ１、Ｒ４及び電子素子領域Ｒ２には埋込み酸化物層が形成されており、ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されていない。光学素子領域Ｒ１、Ｒ４と電子素子領域Ｒ２とにおける埋込み酸化物層の深さ及び厚さは、互いに異なって形成される。
【００４３】
光学素子領域Ｒ１には、基板２００の表面から第１厚さＴ１で第１シリコンエピ層２２２が形成されており、第１シリコンエピ層２２２の下部には、第１シリコン埋込み酸化物層２２４が基板２００の表面から第１深さＺ１に第２厚さＴ２で形成されている。第１埋込み酸化物層２２４は、酸素インプランテーションで形成される。第１厚さＴ１は、約１００ｎｍ〜２００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを限定し難く、光漏れが発生しうる。光学素子領域Ｒ１には、比較的小さなサイズの横光学モード（ｏｐｔｉｃａｌ ｔｒａｎｓｖｅｒｓｅ ｍｏｄｅ）を有する光学素子が形成される。第２厚さＴ２は、約０．５μｍ〜３μｍである。
【００４４】
光学素子領域Ｒ４には、基板２００の表面から第３厚さＴ３で第２シリコンエピ層２４２が形成されており、第２シリコンエピ層２４２の下部には、第２シリコン埋込み酸化物層２４４が基板２００の表面から第２深さＺ２に第４厚さＴ４で形成されている。第２埋込み酸化物層２４４は、酸素インプランテーションで形成される。第３厚さＴ３は、約３００ｎｍ〜５００ｎｍである。第３厚さＴ３が５００ｎｍより大きければ、光ガイド体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波／重畳器、フォトダイオード、光導波路などを備える。
【００４５】
第４厚さＴ４は、約０．５μｍ〜３μｍである。第４厚さＴ４が０．５μｍより小さければ、光漏れが生じて光が限定されなくなる。第４厚さＴ４が３μｍより大きければ、光学素子が大きくなる。電子素子領域Ｒ２には、基板２００の表面から第５厚さＴ５で第３シリコンエピ層２３２が形成されており、第３シリコンエピ層２３２の下部には、第３シリコン埋込み酸化物層２３４が第３深さＺ３に第６厚さＴ６で形成されている。第３深さＺ３は、第６厚さＴ６の垂直位置の略中央に位置する。第３埋込み酸化物層２３４は、酸素インプランテーションで形成される。第５厚さＴ５は、約１ｎｍ〜１００ｎｍの厚さに形成される。第５厚さＴ５が１ｎｍより小さければ、電子のチャンネル通路形成が難しくなり得る。第５厚さＴ５が１００ｎｍより大きければ寄生キャパシタンスが増大して電子素子の高速動作が困難になる。電子素子は、トランジスタ、抵抗器（ｒｅｓｉｓｔｏｒ）、インダクター、蓄電器（ｃａｐａｃｉｔｏｒ）、ダイオードなどを備える。
【００４６】
第６厚さＴ６は、約５ｎｍ〜３００ｎｍである。第６厚さＴ６が５ｎｍより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第６厚さＴ６が３００ｎｍより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより、電子素子の高速動作が困難になる。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。ＭＥＭＳ領域Ｒ３には埋込み酸化物層が形成されない。ＭＥＭＳ領域Ｒ３はエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、ＭＥＭＳ領域Ｒ３は、カンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
【００４７】
図２では、光学素子の形成のための２個の光学素子領域Ｒ１、Ｒ４を図示したが、本発明は必ずしもこれに限定されるものではない。すなわち、酸化埋込み層の位置が互いに異なる複数の光学素子領域を持つ光電集積回路基板を備えることができる。
【００４８】
本発明の実施形態による光電集積回路基板２００は、光学素子と電子素子とにそれぞれ最適なＳＯＩ基板を提供できる。特に、多様な光学素子に合わせて２個の光学素子領域を提供する。さらに、ＭＥＭＳ領域Ｒ３に埋込み酸化物層を形成しないことで、ＭＥＭＳ素子の形成が容易になる。
【００４９】
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
【００５０】
図３Ａないし図３Ｄは、本発明のさらに他の実施形態による光電集積回路基板３００の製造方法を段階別に説明する図面である。
【００５１】
図３Ａを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図３Ａないし図３Ｄでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板３１０と称する。
【００５２】
基板３１０は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００５３】
まず、シリコン基板３１０で、光学素子が形成される領域である光学素子領域Ｒ１と、電子素子が形成される領域である電子素子領域Ｒ２と、ＭＥＭＳ構造が形成されるＭＥＭＳ領域Ｒ３と、を限定する。
【００５４】
次いで、シリコン基板３１０上に、約１μｍ〜２０μｍの厚さの第１フォトレジスト層３２５を形成する。第１フォトレジスト層３２５の厚さは、フォトレジスト物質によって変わる。第１フォトレジスト層３２５の厚さは、後述するインプランテーション工程で、イオンの第１フォトレジスト層３２５への通過を完全に遮断する厚さである。
【００５５】
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
【００５６】
図３Ｂを参照すれば、第１フォトレジスト層３２５に通例的な写真エッチング工程を行って、第１パターン３２６を形成する。第１パターン３２６は、光学素子領域Ｒ１を露出させるように形成される。
【００５７】
第１パターン３２６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１×１０１９ｃｍ−２の範囲でありうる。シリコン基板３１０の第１パターン３２６が形成されていない領域において、シリコン基板３１０の表面から第１深さＺ１に第１イオン注入層３２１が形成される。第１イオン注入層３２１上に光学素子が形成される。
【００５８】
光学素子領域Ｒ１には、基板３１０の表面から第１厚さＴ１でシリコンエピ層３２２が形成され、次いで、第１深さＺ１に第２厚さＴ２で第１イオン注入層３２１が形成される。第１厚さＴ１は、約１００ｎｍ〜５００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを形成し難く、光漏れが発生する恐れがある。第１厚さＴ１が５００ｎｍより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。
【００５９】
第２厚さＴ２は、約０．５μｍ〜３μｍである。第２厚さＴ２が、イオン注入時にイオンが深さ方向から広がる長さより厚い場合、イオン注入エネルギーを変化させて数回イオン注入工程を行って所望の厚さを作ることができる。
【００６０】
図３Ｃを参照すれば、第１パターン３２６を除去した後、シリコン基板３１０上に約１μｍ〜２０μｍの厚さの第２フォトレジスト層（図示せず）を形成する。第２フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第２フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
【００６１】
第２フォトレジスト層に通例的な写真エッチング工程を行って、第２パターン３３６を形成する。第２パターン３３６は、電子素子領域Ｒ２を露出させるように、また光学素子領域Ｒ１とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００６２】
第２パターン３３６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板３１０の第２パターン３３６が形成されていない領域において、シリコン基板３１０の表面から第２深さＺ２に第２イオン注入層３３１を形成する。この時、イオン注入工程条件は、エネルギー値が１〜１００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００６３】
電子素子領域Ｒ２には、基板３１０の表面から第３厚さＴ３で第２シリコンエピ層３３２が形成され、基板３１０の表面から第２深さＺ２に第４厚さＴ４で第２イオン注入層３３１が形成される。第３厚さＴ３は、約１ｎｍ〜１００ｎｍの厚さに形成される。第３厚さＴ３が１ｎｍより小さければ、電子のチャンネル通路の形成が困難になる。第３厚さが１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第４厚さＴ４は、約５ｎｍ〜３００ｎｍである。
【００６４】
図３Ｄを参照すれば、第２パターン３３６を除去した後、基板３１０を熱処理する。熱処理は、１２００〜１５００℃で約１０分〜５時間行われる。熱処理工程で、第１イオン注入層３２１と第２イオン注入層３３１とは、それぞれ第１酸化シリコン膜３２４と第２酸化シリコン膜３３４とになる。酸化シリコン膜３２４、３３４は、図１の埋込み酸化物層１２４、１３４に対応する膜である。
【００６５】
イオン注入されていない領域には埋込み酸化物層が形成されず、ＭＥＭＳ領域Ｒ３になる。
【００６６】
製造された光電集積回路基板３００は、光学素子の形成に最適に形成された光学素子領域Ｒ１と、電子素子の形成に最適に形成された電子素子領域Ｒ２と、ＭＥＭＳ構造の形成時のエッチングの障害になる埋込み酸化層のないＭＥＭＳ領域Ｒ３と、を提供する。
【００６７】
前述した製造方法では、第１イオン注入層３２１の形成後に第２イオン注入層３３１を形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第２イオン注入層３３１の形成工程を、第１イオン注入層３２１の形成以前に行ってもよい。
【００６８】
図４Ａないし図４Ｅは、本発明のさらに他の実施形態による光電集積回路基板４００の製造方法を段階別に説明する図面である。
【００６９】
図４Ａを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図４Ａないし図４Ｄでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板４１０と称する。
【００７０】
基板４１０は、シリコン、ガリウム砒素、ＩｎＰまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
【００７１】
シリコン基板４１０上に、約１μｍ〜２０μｍの厚さの第１フォトレジスト層４２５を形成する。第１フォトレジスト層４２５の厚さは、フォトレジスト物質によって変わる。第１フォトレジスト層４２５の厚さは、後述するインプランテーション工程でイオンが第１フォトレジスト層４２５を通過することを完全に遮断する厚さである。
【００７２】
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
【００７３】
図４Ｂを参照すれば、第１フォトレジスト層４２５に通例的な写真エッチング工程を行って第１パターン４２６を形成する。第１パターン４２６は、第１光学素子領域Ｒ１を露出させるように形成される。
【００７４】
第１パターン４２６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。シリコン基板４１０の第１パターン４２６が形成されていない領域において、シリコン基板４１０の表面から第１深さＺ１に第１イオン注入層４２１が形成される。第１イオン注入層４２１上に第１光学素子が形成される。
【００７５】
第１光学素子領域Ｒ１には、基板４１０の表面から第１厚さＴ１でシリコンエピ層４２２が形成され、次いで、第１深さＺ１に第２厚さＴ２で第１イオン注入層４２１が形成される。第１厚さＴ１は、約１００ｎｍ〜２００ｎｍである。第１厚さＴ１が１００ｎｍより小さければ、光ガイドを形成し難く、光漏れが発生する。第２厚さＴ２は、約０．５μｍ〜３μｍである。
【００７６】
図４Ｃを参照すれば、第１パターン４２６を除去した後、シリコン基板４１０上に約１μｍ〜２０μｍの厚さの第２フォトレジスト層（図示せず）を形成する。第２フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第２フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
【００７７】
第２フォトレジスト層に通例的な写真エッチング工程を行って、第２パターン４４６を形成する。第２パターン４４６は、第２光学素子領域Ｒ４を露出させるように、また第１光学素子領域Ｒ１と電子素子領域Ｒ２とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００７８】
第２パターン４４６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板４１０の第２パターン４４６が形成されていない領域において、シリコン基板４１０の表面から第２深さＺ２に第２イオン注入層４４１を形成する。この時、イオン注入工程条件は、エネルギー値が３０〜３０００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００７９】
第２光学素子領域Ｒ４には、基板４１０の表面から第３厚さＴ３で第２シリコンエピ層４４２が形成され、基板４１０の表面から第２深さＺ２に第４厚さＴ４で第２イオン注入層４４１が形成される。第３厚さＴ３は、約３００ｎｍ〜５００ｎｍの厚さに形成される。第３厚さＴ３が５００ｎｍより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。第４厚さＴ４は、約０．５μｍ〜３μｍである。
【００８０】
図４Ｄを参照すれば、第２パターン４４６を除去した後、シリコン基板４１０上に、約１μｍ〜２０μｍの厚さの第３フォトレジスト層（図示せず）を形成する。第３フォトレジスト層の厚さはフォトレジスト物質によって変わる。第３フォトレジスト層の厚さは、後述する酸素インプランテーションでの酸素イオンの通過を完全に遮断する厚さに形成される。
【００８１】
第３フォトレジスト層に通例的な写真エッチング工程を行って、第３パターン４３６を形成する。第３パターン４３６は、電子素子領域Ｒ２を露出させるように、また光学素子領域Ｒ１、Ｒ４とＭＥＭＳ領域Ｒ３とを覆うように形成される。
【００８２】
第３パターン４３６上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板４１０の第３パターン４３６が形成されていない領域において、シリコン基板４１０の表面から第３深さＺ３に第３イオン注入層４３１を形成する。この時、イオン注入工程条件は、エネルギー値が１〜１００ＫｅＶ、酸素イオン濃度が１×１０１７〜１ｘ１０１９ｃｍ−２の範囲でありうる。
【００８３】
電子素子領域Ｒ２には、基板４１０の表面から第５厚さＴ５で第３シリコンエピ層４３２が形成され、基板４１０の表面から第３深さＺ３に第６厚さＴ６で第３イオン注入層４３１が形成される。第５厚さＴ５は、約１ｎｍ〜１００ｎｍの厚さに形成される。第５厚さＴ５が１ｎｍより小さければ、電子のチャンネル通路の形成が困難になる。第３厚さＴ５が１００ｎｍより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第６厚さＴ６は、約５ｎｍ〜３００ｎｍである。
【００８４】
図４Ｅを参照すれば、第２パターン４３６を除去した後、基板４１０を熱処理する。熱処理は、１２００〜１５００℃で約１０分〜５時間行われる。熱処理工程で、第１イオン注入層４２１、第２イオン注入層４４１及び第３イオン注入層４３１は、それぞれ第１酸化シリコン膜４２４、第２酸化シリコン膜４４４及び第３酸化シリコン膜４３４に形成される。酸化シリコン膜４２４、４３４、４４４は、図２の埋込み酸化物層２２４、２３４、２４４と対応する膜である。
【００８５】
イオン注入されていない領域には埋込み酸化物層が形成されず、ＭＥＭＳ領域Ｒ３になる。
【００８６】
前述した製造方法では、第１イオン注入層４２１、第２イオン注入層４４１、第３イオン注入層４３１の順に形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第２イオン注入層４４１または第３イオン注入層４３１を、第１イオン注入層４２１以前に形成してもよい。
【００８７】
製造された光電集積回路基板４００は、光学素子の形成に最適に形成された光学素子領域Ｒ１、Ｒ４と、電子素子の形成に最適に形成された電子素子領域Ｒ２と、ＭＥＭＳ構造の形成時のエッチングの障害になる埋込み酸化層のないＭＥＭＳ領域Ｒ３と、を提供する。
【００８８】
以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲のみにより定められねばならない。
【産業上の利用可能性】
【００８９】
本発明は、光電集積回路基板関連の技術分野に好適に用いられる。
【符号の説明】
【００９０】
１００ 光電集積回路基板
１２２ 第１シリコンエピ層
１２４ 第１シリコン埋込み酸化物層
１３２ 第２シリコンエピ層
１３４ 第２シリコン埋込み酸化物層
Ｒ１ 光学素子領域
Ｒ２ 電子素子領域
Ｒ３ ＭＥＭＳ領域
Ｔ１ 第１厚さ
Ｔ２ 第２厚さ
Ｔ３ 第３厚さ
Ｔ４ 第４厚さ
Ｚ１ 第１深さ
Ｚ２ 第２深さ
【特許請求の範囲】
【請求項１】
互いに異なる厚さを持つ埋込み絶縁層を含む第１領域及び第２領域を備える光電集積回路基板。
【請求項２】
前記埋込み絶縁層のない第３領域をさらに備える請求項１に記載の光電集積回路基板。
【請求項３】
前記第３領域にはＭＥＭＳ構造が形成される請求項２に記載の光電集積回路基板。
【請求項４】
前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成された請求項１に記載の光電集積回路基板。
【請求項５】
前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる請求項１に記載の光電集積回路基板。
【請求項６】
前記第１領域の埋込み絶縁層が前記第２領域の埋込み絶縁層より厚く、前記第１領域には光学素子が形成され、前記第２領域には電子素子が形成される請求項１に記載の光電集積回路基板。
【請求項７】
前記第１領域の埋込み絶縁層の上部が、前記第２領域の埋込み絶縁層の上部より深く配置された請求項６に記載の光電集積回路基板。
【請求項８】
前記第１領域の埋込み絶縁層は、前記基板の表面から１００ｎｍ〜５００ｎｍの深さに０．５μｍ〜３μｍの厚さを持ち、前記第２領域の埋込み絶縁層は、前記基板の表面から１ｎｍ〜１００ｎｍの深さに５ｎｍ〜３００ｎｍの厚さを持つ請求項６に記載の光電集積回路基板。
【請求項９】
前記第１領域は、第１深さに前記埋込み絶縁層が形成された第４領域と、前記第１深さより深い第２深さに前記埋込み絶縁層が形成された第５領域と、を備える請求項８に記載の光電集積回路基板。
【請求項１０】
前記第４領域の埋込み絶縁層の位置は、前記基板の表面から１００ｎｍ〜２００ｎｍであり、前記第５領域の埋込み絶縁層の位置は、前記基板の表面から３００ｎｍ〜５００ｎｍである請求項９に記載の光電集積回路基板。
【請求項１１】
前記基板は、シリコン、ガリウム砒素、ＩｎＰから選択された一つの半導体または導電性ポリマーで形成された請求項１に記載の光電集積回路基板。
【請求項１２】
基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、
前記光学素子領域において前記基板の上面から第１深さにイオンを注入して、第１厚さを持つ第１イオン注入層を形成する段階と、
前記電子素子領域において前記シリコン基板の上面から第２深さに酸素イオンを注入して、第２厚さを持つ第２イオン注入層を形成する段階と、
前記基板を熱処理して、前記第１イオン注入層と前記第２イオン注入層とをそれぞれ第１埋込み絶縁層と第２埋込み絶縁層とに変換する段階と、
を含み、前記第１厚さが前記第２厚さより大きい光電集積回路基板の製造方法。
【請求項１３】
前記第１埋込み絶縁層の上部の前記基板の厚さは、前記第２埋込み絶縁層の上部の前記基板の厚さより大きい請求項１２に記載の光電集積回路基板の製造方法。
【請求項１４】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を備える請求項１２に記載の光電集積回路基板の製造方法。
【請求項１５】
前記第１埋込み絶縁層上の前記基板は１００ｎｍ〜５００ｎｍの厚さを持ち、前記第１厚さは０．５μｍ〜３μｍである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１６】
前記第２埋込み絶縁層上の前記基板は１ｎｍ〜１００ｎｍの厚さを持ち、前記第２厚さは５ｎｍ〜３００ｎｍである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１７】
前記基板は、シリコン、ガリウム砒素、ＩｎＰ、導電性ポリマーで形成された群から選択された一つで形成された請求項１２に記載の光電集積回路基板の製造方法。
【請求項１８】
前記イオンは、酸素、窒素、ネオンからなる群から選択された一つである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１９】
前記第１イオン注入層を形成する段階は、
前記光学素子領域において第３深さにイオンを注入して、第３厚さを持つ第３イオン注入層を形成する段階と、
前記光学素子領域において第４深さに前記イオンを注入して、第４厚さを持つ第４イオン注入層を形成する段階と、を含み、
前記変換段階は、前記第３イオン注入層と前記第４イオン注入層とを、それぞれ第３埋込み絶縁層と第４埋込み絶縁層とに変換する段階である請求項１２に記載の光電集積回路基板の製造方法。
【請求項２０】
前記第３深さ及び前記第４深さは前記第２深さより大きく、前記第３厚さ及び前記第４厚さは前記第２厚さより大きい請求項１９に記載の光電集積回路基板の製造方法。
【請求項２１】
前記第３埋込み絶縁層上の前記基板は１００ｎｍ〜２００ｎｍの厚さを持ち、前記第４埋込み絶縁層上の前記基板は３００ｎｍ〜５００ｎｍの厚さを持つ請求項２０に記載の光電集積回路基板の製造方法。
【請求項２２】
前記第３厚さ及び前記第４厚さは０．５μｍ〜３μｍである請求項２０に記載の光電集積回路基板の製造方法。
【請求項２３】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を含む請求項１９に記載の光電集積回路基板の製造方法。
【請求項１】
互いに異なる厚さを持つ埋込み絶縁層を含む第１領域及び第２領域を備える光電集積回路基板。
【請求項２】
前記埋込み絶縁層のない第３領域をさらに備える請求項１に記載の光電集積回路基板。
【請求項３】
前記第３領域にはＭＥＭＳ構造が形成される請求項２に記載の光電集積回路基板。
【請求項４】
前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成された請求項１に記載の光電集積回路基板。
【請求項５】
前記第１領域の埋込み絶縁層と前記第２領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる請求項１に記載の光電集積回路基板。
【請求項６】
前記第１領域の埋込み絶縁層が前記第２領域の埋込み絶縁層より厚く、前記第１領域には光学素子が形成され、前記第２領域には電子素子が形成される請求項１に記載の光電集積回路基板。
【請求項７】
前記第１領域の埋込み絶縁層の上部が、前記第２領域の埋込み絶縁層の上部より深く配置された請求項６に記載の光電集積回路基板。
【請求項８】
前記第１領域の埋込み絶縁層は、前記基板の表面から１００ｎｍ〜５００ｎｍの深さに０．５μｍ〜３μｍの厚さを持ち、前記第２領域の埋込み絶縁層は、前記基板の表面から１ｎｍ〜１００ｎｍの深さに５ｎｍ〜３００ｎｍの厚さを持つ請求項６に記載の光電集積回路基板。
【請求項９】
前記第１領域は、第１深さに前記埋込み絶縁層が形成された第４領域と、前記第１深さより深い第２深さに前記埋込み絶縁層が形成された第５領域と、を備える請求項８に記載の光電集積回路基板。
【請求項１０】
前記第４領域の埋込み絶縁層の位置は、前記基板の表面から１００ｎｍ〜２００ｎｍであり、前記第５領域の埋込み絶縁層の位置は、前記基板の表面から３００ｎｍ〜５００ｎｍである請求項９に記載の光電集積回路基板。
【請求項１１】
前記基板は、シリコン、ガリウム砒素、ＩｎＰから選択された一つの半導体または導電性ポリマーで形成された請求項１に記載の光電集積回路基板。
【請求項１２】
基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、
前記光学素子領域において前記基板の上面から第１深さにイオンを注入して、第１厚さを持つ第１イオン注入層を形成する段階と、
前記電子素子領域において前記シリコン基板の上面から第２深さに酸素イオンを注入して、第２厚さを持つ第２イオン注入層を形成する段階と、
前記基板を熱処理して、前記第１イオン注入層と前記第２イオン注入層とをそれぞれ第１埋込み絶縁層と第２埋込み絶縁層とに変換する段階と、
を含み、前記第１厚さが前記第２厚さより大きい光電集積回路基板の製造方法。
【請求項１３】
前記第１埋込み絶縁層の上部の前記基板の厚さは、前記第２埋込み絶縁層の上部の前記基板の厚さより大きい請求項１２に記載の光電集積回路基板の製造方法。
【請求項１４】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を備える請求項１２に記載の光電集積回路基板の製造方法。
【請求項１５】
前記第１埋込み絶縁層上の前記基板は１００ｎｍ〜５００ｎｍの厚さを持ち、前記第１厚さは０．５μｍ〜３μｍである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１６】
前記第２埋込み絶縁層上の前記基板は１ｎｍ〜１００ｎｍの厚さを持ち、前記第２厚さは５ｎｍ〜３００ｎｍである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１７】
前記基板は、シリコン、ガリウム砒素、ＩｎＰ、導電性ポリマーで形成された群から選択された一つで形成された請求項１２に記載の光電集積回路基板の製造方法。
【請求項１８】
前記イオンは、酸素、窒素、ネオンからなる群から選択された一つである請求項１２に記載の光電集積回路基板の製造方法。
【請求項１９】
前記第１イオン注入層を形成する段階は、
前記光学素子領域において第３深さにイオンを注入して、第３厚さを持つ第３イオン注入層を形成する段階と、
前記光学素子領域において第４深さに前記イオンを注入して、第４厚さを持つ第４イオン注入層を形成する段階と、を含み、
前記変換段階は、前記第３イオン注入層と前記第４イオン注入層とを、それぞれ第３埋込み絶縁層と第４埋込み絶縁層とに変換する段階である請求項１２に記載の光電集積回路基板の製造方法。
【請求項２０】
前記第３深さ及び前記第４深さは前記第２深さより大きく、前記第３厚さ及び前記第４厚さは前記第２厚さより大きい請求項１９に記載の光電集積回路基板の製造方法。
【請求項２１】
前記第３埋込み絶縁層上の前記基板は１００ｎｍ〜２００ｎｍの厚さを持ち、前記第４埋込み絶縁層上の前記基板は３００ｎｍ〜５００ｎｍの厚さを持つ請求項２０に記載の光電集積回路基板の製造方法。
【請求項２２】
前記第３厚さ及び前記第４厚さは０．５μｍ〜３μｍである請求項２０に記載の光電集積回路基板の製造方法。
【請求項２３】
前記基板は、前記イオンが注入されず、その上にＭＥＭＳ構造が形成されるＭＥＭＳ領域を含む請求項１９に記載の光電集積回路基板の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【公開番号】特開２０１３−４２１０６（Ｐ２０１３−４２１０６Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−２３７３０（Ｐ２０１２−２３７３０）
【出願日】平成２４年２月７日（２０１２．２．７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２４年２月７日（２０１２．２．７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
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