半導体チップの実装基板及びそれを有する半導体パッケージ
【課題】改善された信号伝送特性を有する半導体チップの実装基板及びそれを有する半導体パッケージを提供する。
【解決手段】実装基板は、実装される半導体チップのチップパッド２１０を露出させるように一方向に延長するスロット１１０が形成され、スロット１１０によって区分された第１及び第２領域を有する。ボンディングパッド１２０はスロット１１０の両側部に沿って配置され、チップパッド２１０からスロット１１０を通じて引き出される接続配線に接続される。第１及び第２導電パターン１４０ａ，１４０ｂは基板の第１及び第２領域にそれぞれ形成され少なくとも１つのボンディングパッド１２０と電気的に接続される。併合パターン１６０は第１領域から第２領域で延長形成され第１導電パターン１４０ａと第２導電パターン１４０ｂを電気的に接続させる。併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続させる。
【解決手段】実装基板は、実装される半導体チップのチップパッド２１０を露出させるように一方向に延長するスロット１１０が形成され、スロット１１０によって区分された第１及び第２領域を有する。ボンディングパッド１２０はスロット１１０の両側部に沿って配置され、チップパッド２１０からスロット１１０を通じて引き出される接続配線に接続される。第１及び第２導電パターン１４０ａ，１４０ｂは基板の第１及び第２領域にそれぞれ形成され少なくとも１つのボンディングパッド１２０と電気的に接続される。併合パターン１６０は第１領域から第２領域で延長形成され第１導電パターン１４０ａと第２導電パターン１４０ｂを電気的に接続させる。併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの実装基板及びそれを有する半導体パッケージに関し、より詳細には、実装される半導体チップとの電気的接続のための導電パターンが形成された実装基板及びそれを有する半導体パッケージに関する。
【背景技術】
【０００２】
一般的に半導体パッケージは実装基板及び実装基板上に積層された半導体チップを含む。半導体チップは多数個のボンディングワイヤによって実装基板に電気的に接続される。
【０００３】
最近、電子機器の集約的な発達と小型化によって半導体チップの実装密度が高まり、半導体チップのチップパッドの数が増加し、半導体チップに入／出力される信号線の数は増加している。これによって、実装基板と半導体チップを電気的に接続するための導電パターンの配置可能な空間は減少している。
【０００４】
導電パターンの配置空間を確保するために、導電パターンは迂回されたり折曲されたりするように設計されて、導電パターンの全体の長さが増加する。これによって、導電パターンの長さの増加及び折曲は信号伝送特性を低下させ、半導体パッケージの電気的特性が低下する問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許第０７８１５６４号明細書
【特許文献２】米国特許第７，０７８，８２３号明細書
【特許文献３】韓国特許出願公開第２００９−０５６５５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、改善された信号伝送特性を有する半導体チップの実装基板を提供することにある。
【０００７】
本発明の他の目的は上述した半導体チップの実装基板を含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一特徴による半導体チップの実装基板は、基板、多数個のボンディングパッド、第１及び第２導電パターン、併合パターン、及び併合配線を有する。前記基板には実装される半導体チップのチップパッドを露出させるように一方向に延長する少なくとも１つのスロットが形成され、前記基板は前記スロットによって区分された第１及び第２領域を有する。前記多数個のボンディングパッドは、前記スロットの両側部に沿って配置され、前記チップパッドから該スロットを通じて引き出される接続配線に接続される。前記第１及び第２導電パターンは、前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される。前記併合パターンは、前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる。前記併合配線は前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる。
【０００９】
本発明の一実施形態において、前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使うことができる。
【００１０】
この場合において、前記半導体チップの実装基板は、外部端子と電気的に接続され、前記第１及び第２導電パターンと電気的にそれぞれ接続される外部接続パッドを更に含むことができる。
【００１１】
本発明の一実施形態において、前記半導体チップの実装基板は前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことができる。この場合において、前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することができる。
【００１２】
本発明の一実施形態において、前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続することができる。
【００１３】
本発明の一実施形態において、前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置することができる。
【００１４】
本発明の他の実施形態において、前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置することができる。前記半導体チップの実装基板は、前記スロットを横切って形成されて前記併合パターンを支持するための支持構造物を更に含むことができる。
【００１５】
上記他の目的を達成するためになされた本発明の一特徴による半導体パッケージは、基板、半導体チップ、多数個のボンディングパッド、多数個の接続配線、第１及び第２導電パターン、併合パターン、及び併合配線を有する。前記基板には一方向に延長する少なくとも１つのスロットが形成され、前記基板は前記スロットによって区分された第１及び第２領域を有する。前記半導体チップは、多数個のチップパッドを具備し、該チップパッドが前記スロットを通じて露出されるように前記基板上に配置される。前記ボンディングパッドは前記基板の前記スロットの両側部に沿って配置される。前記多数個の接続配線は前記チップパッドから前記スロットを通じて引き出されて前記ボンディングパッドに接続される。前記第１及び第２導電パターンは、前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される。前記併合パターンは、前記基板の前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる。前記併合配線は前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる。
【００１６】
本発明の一実施形態において、前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使うことができる。
【００１７】
この場合において、前記半導体パッケージは前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことができる。前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することができる。
【００１８】
本発明の一実施形態において、前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続することができる。
【００１９】
本発明の一実施形態において、前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置することができる。
【００２０】
本発明の他の実施形態において、前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置することができる。前記半導体パッケージは、前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことができる。
【００２１】
上記他の目的を達成するためになされた本発明の他の特徴による半導体パッケージは、基板、半導体チップ、第１導電パターン、併合パターン、及び第２導電パターンを有する。前記基板は、相互に略平行した第１及び第２面を有し、該第１及び第２面の間に形成される少なくとも１つのスロットを有して前記第１面が該スロットに隣接するように位置するボンディングパッドを有する。前記半導体チップは前記基板の前記第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する。前記第１導電パターンは前記基板の前記第１面上に備わり、前記ボンディングパッドのうちの少なくとも１つを第１外部接続パッドに接続させる。前記併合パターンは、前記第１面上で前記基板の少なくとも１つのスロットを横切り、前記第１導電パターンと接続される。前記第２導電パターンは前記基板の前記第１面上で前記併合パターンを第２外部接続パッドに接続させる。
【００２２】
前記基板は多数個のスロットを有し、前記併合パターンは多数個の前記スロットのうちの２つのスロットの間に位置することができる。
【００２３】
前記半導体パッケージは、前記併合パターンの下に位置して前記併合パターンを支持し、前記半導体チップから離隔された支持構造物を更に含むことができる。
【００２４】
本発明による演算装置は、コマンドを受信し、受信した前記コマンドによって動作を遂行する制御ユニット、前記制御ユニットからのデータを保存して前記制御ユニットによってアクセスされるデータを保存するメモリ、前記制御ユニットにコマンドを提供するためのインターフェースユニットを備える。前記制御ユニットと前記メモリのうちの少なくとも１つは半導体パッケージを含むことができる。前記半導体パッケージは、相互に略平行した第１及び第２面と該第１面及び第２面の間に形成された少なくとも１つのスロットとを有して前記第１面は前記スロットに隣接するように位置するボンディングパッドを有する基板、前記基板の第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する半導体チップ、及び前記スロットを通じて延長して前記半導体チップの前記チップパッドを前記基板のボンディングパッドに接続させるボンディングワイヤを含む。
【発明の効果】
【００２５】
本発明による半導体パッケージはスロットによって分離された基板の第１及び第２領域に形成された導電パターンを電気的に接続する併合パターンを含む。ここで、導電パターンはパワー配線又はグラウンド配線であってもよい。また、半導体パッケージは他のパワー配線又はグラウンド配線として使われる他の導電パターンを併合パターンに電気的に接続させるための併合配線を更に含むことができる。併合配線は半導体チップのチップパッドと併合パターンを電気的に接続する。
【００２６】
従って、併合パターンと併合配線は半導体パッケージのパワー伝送特性のような電気的特性を向上させ、半導体パッケージの設計最適化を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による半導体チップの実装基板を含む半導体パッケージを示した平面図である。
【図２】図１の半導体パッケージの一部を示した拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ’ラインに沿って切断した断面図である。
【図４】図２のＶＩ−ＶＩ’ラインに沿って切断した断面図である。
【図５】本発明の他の実施形態による半導体チップの実装基板を含む半導体パッケージを示した平面図である。
【図６】図５の半導体パッケージの一部を示した拡大平面図である。
【図７】図６のＶＩＩ−ＶＩＩ’ラインに沿って切断した断面図である。
【図８】第１及び第２領域にそれぞれ分離された第１及び第２導電パターンを有する半導体パッケージの一部を示した平面図である。
【図９】併合パターンを有する半導体パッケージの一部を示した平面図である。
【図１０】併合パターン及び併合配線を有する半導体パッケージの一部を示した平面図である。
【図１１】本発明の一実施形態による演算装置を示したブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明による半導体チップの実装基板及びそれを有する半導体パッケージを実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面と共に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。各図面を説明しながら、類似な参照符号を類似な構成要素に対して用いた。図面において、構造物の寸法は本発明の明確性を期するために実際より拡大して示した。
【００２９】
ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、その他の構成要素に直接的に接続されたり、又は接続されていたりすることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間に他の構成要素が存在しないことと理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００３０】
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００３１】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【００３２】
特に定義しない限り、技術的或いは科学的用語を含んで、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００３３】
図１は、本発明の一実施形態による半導体チップ２００の実装基板を含む半導体パッケージ１を示す平面図であり、図２は、図１の半導体パッケージ１の一部を示す拡大平面図であり、図３は、図２のＩＩＩ−ＩＩＩ’ラインに沿って切断した断面図であり、図４は、図２のＶＩ−ＶＩ’ラインに沿って切断した断面図である。
【００３４】
図１〜図４を参照すると、本発明の一実施形態による半導体パッケージ１は、実装基板、実装基板上に実装される半導体チップ２００、及び半導体チップ２００と実装基板を電気的に接続する多数個の接続配線３００を含む。
【００３５】
本実施形態において、実装基板は、第１面及び第１面と反対の第２面を有する基板１００、基板１００の第１面上に形成される多数個の（第１〜第３）導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂ、及び導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂにそれぞれ接続される多数個のボンディングパッド１２０を含む。例えば、実装基板は印刷回路基板ＰＣＢであってもよい。印刷回路基板は内部にビアと多様な回路を有する多層回路ボードであってもよい。
【００３６】
基板１００の中心領域には少なくとも１つのスロット１１０、１１２、１１４が基板１００を貫通して形成される。例えば、スロットは長方形の形状を有することができる。従って、スロットは一方向に延長して形成することができる。スロットは半導体チップとの電気的接続のための接続配線３００の延長通路を提供する。
【００３７】
スロットは実装される半導体チップに対応して基板１００に多様な位置、大きさ及び個数で形成することができる。例えば、半導体チップが基板１００の中心部に配置される場合、スロットは基板１００の中心部に形成される。
【００３８】
本実施形態において、三つのスロット１１０、１１２、１１４が基板１００の中心部に一列に形成される。しかし、スロットの個数はこれに制限されたり限定されたりするものではない。従って、基板１００はスロットによって区分された第１及び第２領域Ｒ１、Ｒ２を有することができる。第１及び第２領域Ｒ１、Ｒ２はスロットを間に置いて相互に向かい合うように定義される。
【００３９】
半導体チップ２００は基板１００の第２面上に実装することができる。半導体チップ２００は接着フィルム２２０を媒介に基板１００の第２面上に接着することができる。半導体チップ２００の活性面上には多数個のチップパッド２１０が形成される。半導体チップ２００のチップパッド２１０は基板１００のスロットを通じて露出する。図面に示していないが、半導体チップ２００上には少なくとも１つの半導体チップを追加的に積層できる。
【００４０】
本発明の一実施形態において、半導体チップ２００は内部に形成された多数個の回路素子を含むことができる。回路素子は多数個のメモリ素子を含むことができる。メモリ素子の例としては揮発性半導体メモリ素子と不揮発性半導体メモリ素子が挙げられる。揮発性半導体メモリ素子の例としてはＤＲＡＭ、ＳＲＡＭなどが挙げられる。不揮発性半導体メモリ素子の例としてはＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭなどが挙げられる。
【００４１】
基板１００の第１面上にはスロット１１０、１１２、１１４の一側部に沿って多数個のボンディングパッド１２０が配列される。ボンディングパッド１２０は接続配線３００により半導体チップ２００のチップパッド２１０とそれぞれ接続される。例えば、接続配線３００はボンディングワイヤであってもよい。接続配線は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、基板１００上のボンディングパッド１２０と接続される。
【００４２】
多数個の導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは基板１００の第１面上に形成される。導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは基板１００の第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。導電パターンは平面（ｐｌａｎａｒ）形状を有することができる。
【００４３】
本実施形態において、基板１００の第１面上には外部端子との電気的接続のための外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂが形成される。基板１００の第１面上には絶縁膜１８０が形成されて外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂを露出させる。例えば、絶縁膜１８０はソルダーレジストを含む。
【００４４】
絶縁膜１８０に露出した外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂ上にはソルダーボールのような外部端子が接合される。半導体パッケージはソルダーボールを媒介としてモジュール基板（図示せず）に実装されてメモリモジュール（図示せず）を構成することができる。
【００４５】
本実施形態において、第１導電パターン１４０ａは第１領域Ｒ１に形成される。第１導電パターン１４０ａの一端部はボンディングパッド１２０と電気的に接続される。第１導電パターン１４０ａの他端部は外部接続パッド１４２ａと電気的に接続される。
【００４６】
第２導電パターン１４０ｂは第２領域Ｒ２に形成される。図面に示していないが、第２導電パターン１４０ｂの一端部はボンディングパッド１２０と電気的に接続される。第２導電パターン１４０ｂの他端部は外部接続パッド１４２ｂと電気的に接続される。
【００４７】
第３導電パターン１５０ａ、１５０ｂは第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。第３導電パターン１５０ａ、１５０ｂの一端部はボンディングパッド１２０とそれぞれ接続される。第３導電パターン１５０ａ、１５０ｂの他端部は外部接続パッド１５２ａ、１５２ｂとそれぞれ接続される。
【００４８】
本実施形態において、第１及び第２導電パターン１４０ａ、１４０ｂは、半導体チップ２００にパワーを供給するためのパワー配線、又は半導体チップ２００を接地させるためのグラウンド配線として使われる。第３導電パターン１５０ａ、１５０ｂは半導体チップ２００に電気的信号を入出力するための信号配線として使われる。
【００４９】
この場合において、第１導電パターン１４０ａの幅Ｗ１は第３導電パターン１５０ａの幅Ｗ２より更に大きくてもよい。パワー配線又はグラウンド配線として使われる第１及び第２導電パターンは信号配線として使われる第３導電パターンの幅より更に大きい幅を有することができる。
【００５０】
図２に示したように、本実施形態において、基板１００の第１面上には併合パターン１６０が形成される。併合パターン１６０は第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６０はスロット１１０と１１２との間（又は１１２と１１４との間）に配置される。併合パターン１６０は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。例えば、併合パターン１６０は信号配線として使われる第３導電パターン１５０ａの幅より更に大きい幅を有する。
【００５１】
従って、併合パターン１６０は分離された第１及び第２領域Ｒ１、Ｒ２に形成された第１及び第２導電パターン１４０ａ、１４０ｂを併合させることによって、導電パターンの抵抗（ｒｅｓｉｓｔａｎｃｅ）及びインピーダンス（ｉｍｐｅｄａｎｃｅ）を減少させて半導体パッケージの電気的特性を向上させることができる。
【００５２】
図１〜図４に示したように、基板１００の上部面と下部面はｘ、ｙ方向によって定義され、水平方向に延長することができる。スロットは上部面と下部面との間で延長でき、ｚ方向に垂直に延長することができる。スロットは各スロット１１０、１１２、１１４を含む連続的なスロットであったり、図１〜図４に示したように、スロット１１０、１１２、１１４が基板１００に形成された分離されたスロットであったりしてもよく、基板１００の一部分と同じ物質によって分離することができる。
【００５３】
スロット１１０、１１２、１１４が連続的であると、併合パターン１６０はスロットに亘って形成される。その反面、図３に示したように、スロット１１０、１１２、１１４が基板物質によって分離される場合、併合パターン１６０は基板１００上に形成することができる。併合パターン１６０及び導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは、半導体チップ２００が実装される面と反対の基板１００の表面上又は表面に形成することができる。導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは、半導体チップ２００が実装される基板１００の表面と接触、又は貫通せずに基板１００内部に延長する多層膜を含むことができる。
【００５４】
本実施形態において、半導体パッケージは併合配線１７０を更に含む。併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続する。例えば、併合配線１７０はボンディングワイヤでありうる。併合配線１７０は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、併合パターン１６０と接続される。
【００５５】
この場合において、併合配線１７０と接続されたチップパッド２１０は接続配線３００によってボンディングパッド１２０と電気的に接続される。この時、ボンディングパッド１２０は第１領域Ｒ１に形成されて他のパワー配線又はグラウンド配線として使われる第１導電パターン１４０ａに電気的に接続される。
【００５６】
従って、併合配線１７０は他のパワー配線又はグラウンド配線として使われる第１及び第２導電パターン１４０ａ、１４０ｂを追加的に併合させ、半導体チップのチップパッドとのボンディング自由度を増加させ、半導体パッケージの高速動作具現及び導電パターンの設計最適化を図ることができる。
【００５７】
図面に示していないが、併合配線１７０は第２領域Ｒ２に形成された他のパワー配線又はグラウンド配線として使われる第２導電パターン１４０ｂに電気的に接続することができる。また、導電パターンと併合パターンの形状及び併合パターンと併合配線によって併合された第１及び第２導電パターンの構成も図面に示した実施形態に制限されずに限定されないことが分かる。
【００５８】
また、半導体パッケージは半導体チップ２００のチップパッド２１０及び接続配線３００を覆うように基板１００のスロット１１０、１１２、１１４に形成された第１モールディング部材（図示せず）を含むことができる。半導体パッケージは半導体チップ２００を覆うように基板１００上に形成された第２モールディング部材（図示せず）を含むことができる。第１及び第２モールディング部材は、半導体チップ２００を空気、又は外部に対する腐蝕などの様々な原因による電気的な劣化から保護し、機械的な安全性を図ることができる。例えば、第１及び第２モールディング部材はエポキシモールドコンパウンドＥＭＣを含む。
【００５９】
ボールランド４００は、例えば、ソルダーボールであってもよく、半導体チップ２００が実装される表面と反対の半導体パッケージ１の表面上の外部接続パッド１４２ｂ、１５２ｂ上、又は他の接続パッド上に形成される。
【００６０】
図５は、本発明の他の実施形態による半導体チップの実装基板を含む半導体パッケージを示す平面図であり、図６は、図５の半導体パッケージの一部を示す拡大平面図であり、図７は、図６のＶＩＩ−ＶＩＩ’ラインに沿って切断した断面図である。本実施形態による半導体パッケージはスロットと併合パターンを除いては図１の実施形態の半導体パッケージと実質的に同じ構成要素を含む。従って、同じ構成要素に対しては同じ参照符号で示し、また、同じ構成要素に対する反復した説明は省略する。
【００６１】
図５〜図７を参照すると、本発明の他の実施形態による半導体チップの実装基板は１つのスロット１１０が貫通形成された基板１００を含む。
【００６２】
本実施形態において、基板１００は第１面及び第１面と反対の第２面を有し、基板１００の中心領域には１つのスロット１１０が基板１００を貫通して形成される。例えば、スロットは長方形の形状を有することができる。従って、スロットは一方向に延長して形成することができる。スロットは半導体チップとの電気的接続のための接続配線３００の延長通路を提供する。
【００６３】
従って、基板１００はスロット１１０によって区分された第１及び第２領域Ｒ１、Ｒ２を有する。第１及び第２領域Ｒ１、Ｒ２はスロット１１０を間に置いて相互に向かい合うように定義される。
【００６４】
基板１００の第１面上にはスロット１１０の一側部に沿って多数個のボンディングパッド１２０が配列される。ボンディングパッド１２０は接続配線３００によって半導体チップ２００のチップパッド２１０とそれぞれ接続される。例えば、接続配線３００はボンディングワイヤであってもよい。接続配線は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、基板１００上のボンディングパッド１２０と接続される。
【００６５】
第１導電パターン１４０ａは第１領域Ｒ１に形成される。第１導電パターン１４０ａの一端部はボンディングパッド１２０と電気的に接続される。第１導電パターン１４０ａの他端部は外部接続パッド１４２ａと電気的に接続される。
【００６６】
第２導電パターン１４０ｂは第２領域Ｒ２に形成される。図面に示していないが、第２導電パターン１４０ｂの一端部はボンディングパッド１２０と電気的に接続される。第２導電パターン１４０ｂの他端部は外部接続パッド１４２ｂと電気的に接続される。
【００６７】
第３導電パターン１５０ａ、１５０ｂは第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。第３導電パターン１５０ａ、１５０ｂの一端部はボンディングパッド１２０とそれぞれ接続される。第３導電パターン１５０ａ、１５０ｂの他端部は外部接続パッド１５２ａ、１５２ｂとそれぞれ接続される。
【００６８】
第１及び第２導電パターン１４０ａ、１４０ｂは、半導体チップ２００にパワーを供給するためのパワー配線、又は半導体チップ２００を接地させるためのグラウンド配線として使われる。第３導電パターン１５０ａ、１５０ｂは半導体チップ２００に電気的信号を入出力するための信号配線として使われる。
【００６９】
この場合において、第１導電パターン１４０ａの幅Ｗ１は第３導電パターン１５０ａの幅Ｗ２より更に大きいこともある。パワー配線又はグラウンド配線として使われる第１及び第２導電パターンは信号配線として使われる第３導電パターンの幅より更に大きい幅を有することができる。
【００７０】
本実施形態において、併合パターン１６２はスロット１１０を横切って形成される。併合パターン１６２は支持構造物１６４上に形成される。支持構造物１６４はスロット１１０の向かい合う両側部を接続するブリッジ形状を有することができる。支持構造物１６４はボンディングワイヤのような併合配線１７０を支持可能な剛性を有する絶縁物質を利用して形成される。支持構造物１６４は、基板１００と同一な物質、又は他の物質で形成される。支持構造物１６４は、スロット１１０の内部に挿入され、スロット１１０の一側部から他側部に延長することができる。
【００７１】
併合パターン１６２は第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６２は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００７２】
従って、併合パターン１６２は、スロット１１０によって分離された第１及び第２領域Ｒ１、Ｒ２に形成された第１及び第２導電パターン１４０ａ、１４０ｂを併合させることによって、導電パターンの抵抗及びインピーダンスを減少させて半導体パッケージの電気的特性を向上させることができる。
【００７３】
図１〜図４の半導体パッケージ１とは異なり、図５〜図７の半導体パッケージ２は基板１００の第２面上で単一のスロット１１０に隣接するように実装された多数個の半導体チップ２００を含む。基板１００の第１面上に形成された併合パターン１６２は単一のスロット１１０に亘って形成された支持構造物１６４上に形成される。支持構造物１６４は半導体チップ２００から垂直方向ｚに分離され、スロット１１０内部に単に一部分が延長されて基板１００の第２面までは延長されないこともある。
【００７４】
以下においては、電算シミュレーションによって抽出された半導体パッケージの寄生パラメータを通じて本発明をより詳細に説明する。
【００７５】
図８は、第１及び第２領域にそれぞれ分離された第１及び第２導電パターンを有する半導体パッケージの一部を示す平面図であり、図９は、併合パターンを有する半導体パッケージの一部を示す平面図であり、図１０は、併合パターン及び併合配線を有する半導体パッケージの一部を示す平面図である。
【００７６】
図８を参照すると、第１導電パターン１４０ａは基板１００の第１領域Ｒ１に形成され、第２導電パターン１４０ｂは基板１００の第２領域Ｒ２に形成される。第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２により分離した第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。
【００７７】
多数個のボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に右側から左側に順次に配置される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは第１導電パターン１４０ａと電気的に接続される。また、他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置される。ボンディングパッド１２０ｈは第２導電パターン１４０ｂと電気的に接続される。ここで、ボンディングパッドが接続された第１及び第２導電パターン１４０ａ、１４０ｂは半導体チップにパワーを供給するためのパワー配線である。
【００７８】
表１は、電算シミュレーションによって抽出された図８のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００７９】
【表１】
【００８０】
図９を参照すると、第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２によって分離された第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に配置され、第１導電パターン１４０ａと電気的に接続される。他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置され、第２導電パターン１４０ｂと電気的に接続される。
【００８１】
併合パターン１６０は基板１００の第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６０はスロット１１０、１１２の間に配置される。併合パターン１６０は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００８２】
表２は、電算シミュレーションによって抽出された図９のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００８３】
【表２】
【００８４】
表１及び表２を参照すると、併合パターン１６０を有する半導体パッケージのボンディングパッドの抵抗は最大０．１２６Ωほど減少し、インダクタンスは最大１．６４２ｎＨほど減少したことが分かる。
【００８５】
図１０を参照すると、第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２によって分離された第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に配置され、第１導電パターン１４０ａと電気的に接続される。他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置され、第２導電パターン１４０ｂと電気的に接続される。併合パターン１６０は、基板１００の第１領域Ｒ１から第２領域Ｒ２に延長して、第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００８６】
併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続する。併合配線１７０に接続されたチップパッド２１０は接続配線３００によってボンディングパッド１２０ｆと電気的に接続される。
【００８７】
表３は、電算シミュレーションによって抽出された図１０のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００８８】
【表３】
【００８９】
表２及び表３を参照すると、併合パターン１６０及び併合配線１７０を有する半導体パッケージのボンディングパッドの抵抗は最大０．２０６Ωほど減少し、インダクタンスは最大０．５２５ｎＨほど減少したことが分かる。従って、併合パターンと併合配線は半導体パッケージのパワー伝送特性のような電気的特性を向上させることができる。
【００９０】
図１１は、本発明の一実施形態による少なくとも１つの半導体パッケージを含む演算装置９００を示す。演算装置９００は、コマンドを伝送及び受信する制御ユニット９１０、データを保存するメモリユニット９２０、及び制御ユニット９１０との間でデータとコマンドを伝送及び受信するインターフェースユニット９３０を含むことができる。制御ユニット９１０は、例えば、演算装置９００の制御動作を指示するためのプロセッサ、ロジック回路、メモリ、又は他の回路を含む。メモリユニット９２０は、揮発性及び不揮発性メモリ、ＲＡＭ、ＲＯＭ、磁気、又は光学ディスク、又は他のメモリを含む１つ又はそれ以上のメモリ装置を含むことができる。一実施形態において、メモリユニット９２０は、半導体パッケージ１を含み、図１〜図８を参照して上述した半導体チップ２００は制御ユニット９１０によってアクセスされるメモリチップであってもよい。
【００９１】
インターフェースユニット９３０は、データを伝送するための１つ又はそれ以上の入力ターミナル、又はポートを含むことができる。例えば、インターフェースユニット９３０は、ユーザ入力を受信するためのキーパッド、キーボード、マウス、タッチスクリーン、又は他の装置を含む。インターフェースユニット９３０は、更に、外部電子装置からのデータを受信してデータを外部装置に伝送するための１つ又はそれ以上の電気ポートを含むことができる。
【００９２】
演算装置９００は、また、演算装置９００の追加的な動作を遂行できる動作モジュール９４０を含むことができる。例えば、演算装置９００は、カメラ、又はカメラが装着された他の携帯用装置であってもよく、動作モジュール９４０は、レンズ、及び／又は他の光学イメージング回路を含むことができる。動作モジュール９４０は、演算装置９００がイメージ形成装置であれば、プリンティング、又はイメージ形成光学系を含み、演算装置９００がＴＶ、モニター、又は他のスクリーンのようなディスプレイ装置を含む場合ビデオ処理回路を含み、装置がモータで駆動、又は接触式動作を発生させる場合、１つ又はそれ以上のモータを含んだり、或いは他の必要な形態の作動回路を含んだりすることができる。本発明の一実施形態によると、動作モジュール９４０は、更に半導体パッケージ１を含むことができる。
【００９３】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００９４】
１、２ 半導体パッケージ
１００ 基板
１１０、１１２、１１４ スロット
１２０ ボンディングパッド
１４０ａ 第１導電パターン
１４０ｂ 第２導電パターン
１４２ａ、１４２ｂ、１５２ａ、１５２ｂ 外部接続パッド
１５０ａ、１５０ｂ 第３導電パターン
１６０、１６２ 併合パターン
１６４ 支持構造物
１７０ 併合配線
１８０ 絶縁膜
２００ 半導体チップ
２１０ チップパッド
２２０ 接着フィルム
３００ 接続配線
４００ ボールランド
９００ 演算装置
９１０ 制御ユニット
９２０ メモリユニット
９３０ インターフェースユニット
９４０ 動作モジュール
【技術分野】
【０００１】
本発明は、半導体チップの実装基板及びそれを有する半導体パッケージに関し、より詳細には、実装される半導体チップとの電気的接続のための導電パターンが形成された実装基板及びそれを有する半導体パッケージに関する。
【背景技術】
【０００２】
一般的に半導体パッケージは実装基板及び実装基板上に積層された半導体チップを含む。半導体チップは多数個のボンディングワイヤによって実装基板に電気的に接続される。
【０００３】
最近、電子機器の集約的な発達と小型化によって半導体チップの実装密度が高まり、半導体チップのチップパッドの数が増加し、半導体チップに入／出力される信号線の数は増加している。これによって、実装基板と半導体チップを電気的に接続するための導電パターンの配置可能な空間は減少している。
【０００４】
導電パターンの配置空間を確保するために、導電パターンは迂回されたり折曲されたりするように設計されて、導電パターンの全体の長さが増加する。これによって、導電パターンの長さの増加及び折曲は信号伝送特性を低下させ、半導体パッケージの電気的特性が低下する問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許第０７８１５６４号明細書
【特許文献２】米国特許第７，０７８，８２３号明細書
【特許文献３】韓国特許出願公開第２００９−０５６５５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、改善された信号伝送特性を有する半導体チップの実装基板を提供することにある。
【０００７】
本発明の他の目的は上述した半導体チップの実装基板を含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一特徴による半導体チップの実装基板は、基板、多数個のボンディングパッド、第１及び第２導電パターン、併合パターン、及び併合配線を有する。前記基板には実装される半導体チップのチップパッドを露出させるように一方向に延長する少なくとも１つのスロットが形成され、前記基板は前記スロットによって区分された第１及び第２領域を有する。前記多数個のボンディングパッドは、前記スロットの両側部に沿って配置され、前記チップパッドから該スロットを通じて引き出される接続配線に接続される。前記第１及び第２導電パターンは、前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される。前記併合パターンは、前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる。前記併合配線は前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる。
【０００９】
本発明の一実施形態において、前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使うことができる。
【００１０】
この場合において、前記半導体チップの実装基板は、外部端子と電気的に接続され、前記第１及び第２導電パターンと電気的にそれぞれ接続される外部接続パッドを更に含むことができる。
【００１１】
本発明の一実施形態において、前記半導体チップの実装基板は前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことができる。この場合において、前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することができる。
【００１２】
本発明の一実施形態において、前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続することができる。
【００１３】
本発明の一実施形態において、前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置することができる。
【００１４】
本発明の他の実施形態において、前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置することができる。前記半導体チップの実装基板は、前記スロットを横切って形成されて前記併合パターンを支持するための支持構造物を更に含むことができる。
【００１５】
上記他の目的を達成するためになされた本発明の一特徴による半導体パッケージは、基板、半導体チップ、多数個のボンディングパッド、多数個の接続配線、第１及び第２導電パターン、併合パターン、及び併合配線を有する。前記基板には一方向に延長する少なくとも１つのスロットが形成され、前記基板は前記スロットによって区分された第１及び第２領域を有する。前記半導体チップは、多数個のチップパッドを具備し、該チップパッドが前記スロットを通じて露出されるように前記基板上に配置される。前記ボンディングパッドは前記基板の前記スロットの両側部に沿って配置される。前記多数個の接続配線は前記チップパッドから前記スロットを通じて引き出されて前記ボンディングパッドに接続される。前記第１及び第２導電パターンは、前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される。前記併合パターンは、前記基板の前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる。前記併合配線は前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる。
【００１６】
本発明の一実施形態において、前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使うことができる。
【００１７】
この場合において、前記半導体パッケージは前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことができる。前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することができる。
【００１８】
本発明の一実施形態において、前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続することができる。
【００１９】
本発明の一実施形態において、前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置することができる。
【００２０】
本発明の他の実施形態において、前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置することができる。前記半導体パッケージは、前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことができる。
【００２１】
上記他の目的を達成するためになされた本発明の他の特徴による半導体パッケージは、基板、半導体チップ、第１導電パターン、併合パターン、及び第２導電パターンを有する。前記基板は、相互に略平行した第１及び第２面を有し、該第１及び第２面の間に形成される少なくとも１つのスロットを有して前記第１面が該スロットに隣接するように位置するボンディングパッドを有する。前記半導体チップは前記基板の前記第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する。前記第１導電パターンは前記基板の前記第１面上に備わり、前記ボンディングパッドのうちの少なくとも１つを第１外部接続パッドに接続させる。前記併合パターンは、前記第１面上で前記基板の少なくとも１つのスロットを横切り、前記第１導電パターンと接続される。前記第２導電パターンは前記基板の前記第１面上で前記併合パターンを第２外部接続パッドに接続させる。
【００２２】
前記基板は多数個のスロットを有し、前記併合パターンは多数個の前記スロットのうちの２つのスロットの間に位置することができる。
【００２３】
前記半導体パッケージは、前記併合パターンの下に位置して前記併合パターンを支持し、前記半導体チップから離隔された支持構造物を更に含むことができる。
【００２４】
本発明による演算装置は、コマンドを受信し、受信した前記コマンドによって動作を遂行する制御ユニット、前記制御ユニットからのデータを保存して前記制御ユニットによってアクセスされるデータを保存するメモリ、前記制御ユニットにコマンドを提供するためのインターフェースユニットを備える。前記制御ユニットと前記メモリのうちの少なくとも１つは半導体パッケージを含むことができる。前記半導体パッケージは、相互に略平行した第１及び第２面と該第１面及び第２面の間に形成された少なくとも１つのスロットとを有して前記第１面は前記スロットに隣接するように位置するボンディングパッドを有する基板、前記基板の第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する半導体チップ、及び前記スロットを通じて延長して前記半導体チップの前記チップパッドを前記基板のボンディングパッドに接続させるボンディングワイヤを含む。
【発明の効果】
【００２５】
本発明による半導体パッケージはスロットによって分離された基板の第１及び第２領域に形成された導電パターンを電気的に接続する併合パターンを含む。ここで、導電パターンはパワー配線又はグラウンド配線であってもよい。また、半導体パッケージは他のパワー配線又はグラウンド配線として使われる他の導電パターンを併合パターンに電気的に接続させるための併合配線を更に含むことができる。併合配線は半導体チップのチップパッドと併合パターンを電気的に接続する。
【００２６】
従って、併合パターンと併合配線は半導体パッケージのパワー伝送特性のような電気的特性を向上させ、半導体パッケージの設計最適化を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による半導体チップの実装基板を含む半導体パッケージを示した平面図である。
【図２】図１の半導体パッケージの一部を示した拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ’ラインに沿って切断した断面図である。
【図４】図２のＶＩ−ＶＩ’ラインに沿って切断した断面図である。
【図５】本発明の他の実施形態による半導体チップの実装基板を含む半導体パッケージを示した平面図である。
【図６】図５の半導体パッケージの一部を示した拡大平面図である。
【図７】図６のＶＩＩ−ＶＩＩ’ラインに沿って切断した断面図である。
【図８】第１及び第２領域にそれぞれ分離された第１及び第２導電パターンを有する半導体パッケージの一部を示した平面図である。
【図９】併合パターンを有する半導体パッケージの一部を示した平面図である。
【図１０】併合パターン及び併合配線を有する半導体パッケージの一部を示した平面図である。
【図１１】本発明の一実施形態による演算装置を示したブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明による半導体チップの実装基板及びそれを有する半導体パッケージを実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面と共に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。各図面を説明しながら、類似な参照符号を類似な構成要素に対して用いた。図面において、構造物の寸法は本発明の明確性を期するために実際より拡大して示した。
【００２９】
ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、その他の構成要素に直接的に接続されたり、又は接続されていたりすることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間に他の構成要素が存在しないことと理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００３０】
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００３１】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【００３２】
特に定義しない限り、技術的或いは科学的用語を含んで、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００３３】
図１は、本発明の一実施形態による半導体チップ２００の実装基板を含む半導体パッケージ１を示す平面図であり、図２は、図１の半導体パッケージ１の一部を示す拡大平面図であり、図３は、図２のＩＩＩ−ＩＩＩ’ラインに沿って切断した断面図であり、図４は、図２のＶＩ−ＶＩ’ラインに沿って切断した断面図である。
【００３４】
図１〜図４を参照すると、本発明の一実施形態による半導体パッケージ１は、実装基板、実装基板上に実装される半導体チップ２００、及び半導体チップ２００と実装基板を電気的に接続する多数個の接続配線３００を含む。
【００３５】
本実施形態において、実装基板は、第１面及び第１面と反対の第２面を有する基板１００、基板１００の第１面上に形成される多数個の（第１〜第３）導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂ、及び導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂにそれぞれ接続される多数個のボンディングパッド１２０を含む。例えば、実装基板は印刷回路基板ＰＣＢであってもよい。印刷回路基板は内部にビアと多様な回路を有する多層回路ボードであってもよい。
【００３６】
基板１００の中心領域には少なくとも１つのスロット１１０、１１２、１１４が基板１００を貫通して形成される。例えば、スロットは長方形の形状を有することができる。従って、スロットは一方向に延長して形成することができる。スロットは半導体チップとの電気的接続のための接続配線３００の延長通路を提供する。
【００３７】
スロットは実装される半導体チップに対応して基板１００に多様な位置、大きさ及び個数で形成することができる。例えば、半導体チップが基板１００の中心部に配置される場合、スロットは基板１００の中心部に形成される。
【００３８】
本実施形態において、三つのスロット１１０、１１２、１１４が基板１００の中心部に一列に形成される。しかし、スロットの個数はこれに制限されたり限定されたりするものではない。従って、基板１００はスロットによって区分された第１及び第２領域Ｒ１、Ｒ２を有することができる。第１及び第２領域Ｒ１、Ｒ２はスロットを間に置いて相互に向かい合うように定義される。
【００３９】
半導体チップ２００は基板１００の第２面上に実装することができる。半導体チップ２００は接着フィルム２２０を媒介に基板１００の第２面上に接着することができる。半導体チップ２００の活性面上には多数個のチップパッド２１０が形成される。半導体チップ２００のチップパッド２１０は基板１００のスロットを通じて露出する。図面に示していないが、半導体チップ２００上には少なくとも１つの半導体チップを追加的に積層できる。
【００４０】
本発明の一実施形態において、半導体チップ２００は内部に形成された多数個の回路素子を含むことができる。回路素子は多数個のメモリ素子を含むことができる。メモリ素子の例としては揮発性半導体メモリ素子と不揮発性半導体メモリ素子が挙げられる。揮発性半導体メモリ素子の例としてはＤＲＡＭ、ＳＲＡＭなどが挙げられる。不揮発性半導体メモリ素子の例としてはＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭなどが挙げられる。
【００４１】
基板１００の第１面上にはスロット１１０、１１２、１１４の一側部に沿って多数個のボンディングパッド１２０が配列される。ボンディングパッド１２０は接続配線３００により半導体チップ２００のチップパッド２１０とそれぞれ接続される。例えば、接続配線３００はボンディングワイヤであってもよい。接続配線は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、基板１００上のボンディングパッド１２０と接続される。
【００４２】
多数個の導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは基板１００の第１面上に形成される。導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは基板１００の第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。導電パターンは平面（ｐｌａｎａｒ）形状を有することができる。
【００４３】
本実施形態において、基板１００の第１面上には外部端子との電気的接続のための外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂが形成される。基板１００の第１面上には絶縁膜１８０が形成されて外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂを露出させる。例えば、絶縁膜１８０はソルダーレジストを含む。
【００４４】
絶縁膜１８０に露出した外部接続パッド１４２ａ、１４２ｂ、１５２ａ、１５２ｂ上にはソルダーボールのような外部端子が接合される。半導体パッケージはソルダーボールを媒介としてモジュール基板（図示せず）に実装されてメモリモジュール（図示せず）を構成することができる。
【００４５】
本実施形態において、第１導電パターン１４０ａは第１領域Ｒ１に形成される。第１導電パターン１４０ａの一端部はボンディングパッド１２０と電気的に接続される。第１導電パターン１４０ａの他端部は外部接続パッド１４２ａと電気的に接続される。
【００４６】
第２導電パターン１４０ｂは第２領域Ｒ２に形成される。図面に示していないが、第２導電パターン１４０ｂの一端部はボンディングパッド１２０と電気的に接続される。第２導電パターン１４０ｂの他端部は外部接続パッド１４２ｂと電気的に接続される。
【００４７】
第３導電パターン１５０ａ、１５０ｂは第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。第３導電パターン１５０ａ、１５０ｂの一端部はボンディングパッド１２０とそれぞれ接続される。第３導電パターン１５０ａ、１５０ｂの他端部は外部接続パッド１５２ａ、１５２ｂとそれぞれ接続される。
【００４８】
本実施形態において、第１及び第２導電パターン１４０ａ、１４０ｂは、半導体チップ２００にパワーを供給するためのパワー配線、又は半導体チップ２００を接地させるためのグラウンド配線として使われる。第３導電パターン１５０ａ、１５０ｂは半導体チップ２００に電気的信号を入出力するための信号配線として使われる。
【００４９】
この場合において、第１導電パターン１４０ａの幅Ｗ１は第３導電パターン１５０ａの幅Ｗ２より更に大きくてもよい。パワー配線又はグラウンド配線として使われる第１及び第２導電パターンは信号配線として使われる第３導電パターンの幅より更に大きい幅を有することができる。
【００５０】
図２に示したように、本実施形態において、基板１００の第１面上には併合パターン１６０が形成される。併合パターン１６０は第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６０はスロット１１０と１１２との間（又は１１２と１１４との間）に配置される。併合パターン１６０は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。例えば、併合パターン１６０は信号配線として使われる第３導電パターン１５０ａの幅より更に大きい幅を有する。
【００５１】
従って、併合パターン１６０は分離された第１及び第２領域Ｒ１、Ｒ２に形成された第１及び第２導電パターン１４０ａ、１４０ｂを併合させることによって、導電パターンの抵抗（ｒｅｓｉｓｔａｎｃｅ）及びインピーダンス（ｉｍｐｅｄａｎｃｅ）を減少させて半導体パッケージの電気的特性を向上させることができる。
【００５２】
図１〜図４に示したように、基板１００の上部面と下部面はｘ、ｙ方向によって定義され、水平方向に延長することができる。スロットは上部面と下部面との間で延長でき、ｚ方向に垂直に延長することができる。スロットは各スロット１１０、１１２、１１４を含む連続的なスロットであったり、図１〜図４に示したように、スロット１１０、１１２、１１４が基板１００に形成された分離されたスロットであったりしてもよく、基板１００の一部分と同じ物質によって分離することができる。
【００５３】
スロット１１０、１１２、１１４が連続的であると、併合パターン１６０はスロットに亘って形成される。その反面、図３に示したように、スロット１１０、１１２、１１４が基板物質によって分離される場合、併合パターン１６０は基板１００上に形成することができる。併合パターン１６０及び導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは、半導体チップ２００が実装される面と反対の基板１００の表面上又は表面に形成することができる。導電パターン１４０ａ、１４０ｂ、１５０ａ、１５０ｂは、半導体チップ２００が実装される基板１００の表面と接触、又は貫通せずに基板１００内部に延長する多層膜を含むことができる。
【００５４】
本実施形態において、半導体パッケージは併合配線１７０を更に含む。併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続する。例えば、併合配線１７０はボンディングワイヤでありうる。併合配線１７０は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、併合パターン１６０と接続される。
【００５５】
この場合において、併合配線１７０と接続されたチップパッド２１０は接続配線３００によってボンディングパッド１２０と電気的に接続される。この時、ボンディングパッド１２０は第１領域Ｒ１に形成されて他のパワー配線又はグラウンド配線として使われる第１導電パターン１４０ａに電気的に接続される。
【００５６】
従って、併合配線１７０は他のパワー配線又はグラウンド配線として使われる第１及び第２導電パターン１４０ａ、１４０ｂを追加的に併合させ、半導体チップのチップパッドとのボンディング自由度を増加させ、半導体パッケージの高速動作具現及び導電パターンの設計最適化を図ることができる。
【００５７】
図面に示していないが、併合配線１７０は第２領域Ｒ２に形成された他のパワー配線又はグラウンド配線として使われる第２導電パターン１４０ｂに電気的に接続することができる。また、導電パターンと併合パターンの形状及び併合パターンと併合配線によって併合された第１及び第２導電パターンの構成も図面に示した実施形態に制限されずに限定されないことが分かる。
【００５８】
また、半導体パッケージは半導体チップ２００のチップパッド２１０及び接続配線３００を覆うように基板１００のスロット１１０、１１２、１１４に形成された第１モールディング部材（図示せず）を含むことができる。半導体パッケージは半導体チップ２００を覆うように基板１００上に形成された第２モールディング部材（図示せず）を含むことができる。第１及び第２モールディング部材は、半導体チップ２００を空気、又は外部に対する腐蝕などの様々な原因による電気的な劣化から保護し、機械的な安全性を図ることができる。例えば、第１及び第２モールディング部材はエポキシモールドコンパウンドＥＭＣを含む。
【００５９】
ボールランド４００は、例えば、ソルダーボールであってもよく、半導体チップ２００が実装される表面と反対の半導体パッケージ１の表面上の外部接続パッド１４２ｂ、１５２ｂ上、又は他の接続パッド上に形成される。
【００６０】
図５は、本発明の他の実施形態による半導体チップの実装基板を含む半導体パッケージを示す平面図であり、図６は、図５の半導体パッケージの一部を示す拡大平面図であり、図７は、図６のＶＩＩ−ＶＩＩ’ラインに沿って切断した断面図である。本実施形態による半導体パッケージはスロットと併合パターンを除いては図１の実施形態の半導体パッケージと実質的に同じ構成要素を含む。従って、同じ構成要素に対しては同じ参照符号で示し、また、同じ構成要素に対する反復した説明は省略する。
【００６１】
図５〜図７を参照すると、本発明の他の実施形態による半導体チップの実装基板は１つのスロット１１０が貫通形成された基板１００を含む。
【００６２】
本実施形態において、基板１００は第１面及び第１面と反対の第２面を有し、基板１００の中心領域には１つのスロット１１０が基板１００を貫通して形成される。例えば、スロットは長方形の形状を有することができる。従って、スロットは一方向に延長して形成することができる。スロットは半導体チップとの電気的接続のための接続配線３００の延長通路を提供する。
【００６３】
従って、基板１００はスロット１１０によって区分された第１及び第２領域Ｒ１、Ｒ２を有する。第１及び第２領域Ｒ１、Ｒ２はスロット１１０を間に置いて相互に向かい合うように定義される。
【００６４】
基板１００の第１面上にはスロット１１０の一側部に沿って多数個のボンディングパッド１２０が配列される。ボンディングパッド１２０は接続配線３００によって半導体チップ２００のチップパッド２１０とそれぞれ接続される。例えば、接続配線３００はボンディングワイヤであってもよい。接続配線は、半導体チップ２００のチップパッド２１０からスロットを通じて引き出され、基板１００上のボンディングパッド１２０と接続される。
【００６５】
第１導電パターン１４０ａは第１領域Ｒ１に形成される。第１導電パターン１４０ａの一端部はボンディングパッド１２０と電気的に接続される。第１導電パターン１４０ａの他端部は外部接続パッド１４２ａと電気的に接続される。
【００６６】
第２導電パターン１４０ｂは第２領域Ｒ２に形成される。図面に示していないが、第２導電パターン１４０ｂの一端部はボンディングパッド１２０と電気的に接続される。第２導電パターン１４０ｂの他端部は外部接続パッド１４２ｂと電気的に接続される。
【００６７】
第３導電パターン１５０ａ、１５０ｂは第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。第３導電パターン１５０ａ、１５０ｂの一端部はボンディングパッド１２０とそれぞれ接続される。第３導電パターン１５０ａ、１５０ｂの他端部は外部接続パッド１５２ａ、１５２ｂとそれぞれ接続される。
【００６８】
第１及び第２導電パターン１４０ａ、１４０ｂは、半導体チップ２００にパワーを供給するためのパワー配線、又は半導体チップ２００を接地させるためのグラウンド配線として使われる。第３導電パターン１５０ａ、１５０ｂは半導体チップ２００に電気的信号を入出力するための信号配線として使われる。
【００６９】
この場合において、第１導電パターン１４０ａの幅Ｗ１は第３導電パターン１５０ａの幅Ｗ２より更に大きいこともある。パワー配線又はグラウンド配線として使われる第１及び第２導電パターンは信号配線として使われる第３導電パターンの幅より更に大きい幅を有することができる。
【００７０】
本実施形態において、併合パターン１６２はスロット１１０を横切って形成される。併合パターン１６２は支持構造物１６４上に形成される。支持構造物１６４はスロット１１０の向かい合う両側部を接続するブリッジ形状を有することができる。支持構造物１６４はボンディングワイヤのような併合配線１７０を支持可能な剛性を有する絶縁物質を利用して形成される。支持構造物１６４は、基板１００と同一な物質、又は他の物質で形成される。支持構造物１６４は、スロット１１０の内部に挿入され、スロット１１０の一側部から他側部に延長することができる。
【００７１】
併合パターン１６２は第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６２は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００７２】
従って、併合パターン１６２は、スロット１１０によって分離された第１及び第２領域Ｒ１、Ｒ２に形成された第１及び第２導電パターン１４０ａ、１４０ｂを併合させることによって、導電パターンの抵抗及びインピーダンスを減少させて半導体パッケージの電気的特性を向上させることができる。
【００７３】
図１〜図４の半導体パッケージ１とは異なり、図５〜図７の半導体パッケージ２は基板１００の第２面上で単一のスロット１１０に隣接するように実装された多数個の半導体チップ２００を含む。基板１００の第１面上に形成された併合パターン１６２は単一のスロット１１０に亘って形成された支持構造物１６４上に形成される。支持構造物１６４は半導体チップ２００から垂直方向ｚに分離され、スロット１１０内部に単に一部分が延長されて基板１００の第２面までは延長されないこともある。
【００７４】
以下においては、電算シミュレーションによって抽出された半導体パッケージの寄生パラメータを通じて本発明をより詳細に説明する。
【００７５】
図８は、第１及び第２領域にそれぞれ分離された第１及び第２導電パターンを有する半導体パッケージの一部を示す平面図であり、図９は、併合パターンを有する半導体パッケージの一部を示す平面図であり、図１０は、併合パターン及び併合配線を有する半導体パッケージの一部を示す平面図である。
【００７６】
図８を参照すると、第１導電パターン１４０ａは基板１００の第１領域Ｒ１に形成され、第２導電パターン１４０ｂは基板１００の第２領域Ｒ２に形成される。第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２により分離した第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。
【００７７】
多数個のボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に右側から左側に順次に配置される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは第１導電パターン１４０ａと電気的に接続される。また、他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置される。ボンディングパッド１２０ｈは第２導電パターン１４０ｂと電気的に接続される。ここで、ボンディングパッドが接続された第１及び第２導電パターン１４０ａ、１４０ｂは半導体チップにパワーを供給するためのパワー配線である。
【００７８】
表１は、電算シミュレーションによって抽出された図８のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００７９】
【表１】
【００８０】
図９を参照すると、第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２によって分離された第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に配置され、第１導電パターン１４０ａと電気的に接続される。他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置され、第２導電パターン１４０ｂと電気的に接続される。
【００８１】
併合パターン１６０は基板１００の第１領域Ｒ１から第２領域Ｒ２に延長形成される。併合パターン１６０はスロット１１０、１１２の間に配置される。併合パターン１６０は第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００８２】
表２は、電算シミュレーションによって抽出された図９のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００８３】
【表２】
【００８４】
表１及び表２を参照すると、併合パターン１６０を有する半導体パッケージのボンディングパッドの抵抗は最大０．１２６Ωほど減少し、インダクタンスは最大１．６４２ｎＨほど減少したことが分かる。
【００８５】
図１０を参照すると、第１及び第２導電パターン１４０ａ、１４０ｂはスロット１１０、１１２によって分離された第１及び第２領域Ｒ１、Ｒ２にそれぞれ形成される。ボンディングパッド１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ、１２０ｉは基板１００の第１領域Ｒ１に配置され、第１導電パターン１４０ａと電気的に接続される。他のボンディングパッド１２０ｈは基板１００の第２領域Ｒ２に配置され、第２導電パターン１４０ｂと電気的に接続される。併合パターン１６０は、基板１００の第１領域Ｒ１から第２領域Ｒ２に延長して、第１領域Ｒ１に形成された第１導電パターン１４０ａと第２領域Ｒ２に形成された第２導電パターン１４０ｂを電気的に接続する。
【００８６】
併合配線１７０は併合パターン１６０と少なくとも１つのチップパッド２１０を電気的に接続する。併合配線１７０に接続されたチップパッド２１０は接続配線３００によってボンディングパッド１２０ｆと電気的に接続される。
【００８７】
表３は、電算シミュレーションによって抽出された図１０のボンディングパッドの抵抗及びインダクタンスを示す。ここで、抵抗及びインダクタンスは寄生パラメータ抽出ソフトウェアツール（Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）を使い特定動作速度（周波数＝３２００ＭＨｚ）の下で抽出された値である。
【００８８】
【表３】
【００８９】
表２及び表３を参照すると、併合パターン１６０及び併合配線１７０を有する半導体パッケージのボンディングパッドの抵抗は最大０．２０６Ωほど減少し、インダクタンスは最大０．５２５ｎＨほど減少したことが分かる。従って、併合パターンと併合配線は半導体パッケージのパワー伝送特性のような電気的特性を向上させることができる。
【００９０】
図１１は、本発明の一実施形態による少なくとも１つの半導体パッケージを含む演算装置９００を示す。演算装置９００は、コマンドを伝送及び受信する制御ユニット９１０、データを保存するメモリユニット９２０、及び制御ユニット９１０との間でデータとコマンドを伝送及び受信するインターフェースユニット９３０を含むことができる。制御ユニット９１０は、例えば、演算装置９００の制御動作を指示するためのプロセッサ、ロジック回路、メモリ、又は他の回路を含む。メモリユニット９２０は、揮発性及び不揮発性メモリ、ＲＡＭ、ＲＯＭ、磁気、又は光学ディスク、又は他のメモリを含む１つ又はそれ以上のメモリ装置を含むことができる。一実施形態において、メモリユニット９２０は、半導体パッケージ１を含み、図１〜図８を参照して上述した半導体チップ２００は制御ユニット９１０によってアクセスされるメモリチップであってもよい。
【００９１】
インターフェースユニット９３０は、データを伝送するための１つ又はそれ以上の入力ターミナル、又はポートを含むことができる。例えば、インターフェースユニット９３０は、ユーザ入力を受信するためのキーパッド、キーボード、マウス、タッチスクリーン、又は他の装置を含む。インターフェースユニット９３０は、更に、外部電子装置からのデータを受信してデータを外部装置に伝送するための１つ又はそれ以上の電気ポートを含むことができる。
【００９２】
演算装置９００は、また、演算装置９００の追加的な動作を遂行できる動作モジュール９４０を含むことができる。例えば、演算装置９００は、カメラ、又はカメラが装着された他の携帯用装置であってもよく、動作モジュール９４０は、レンズ、及び／又は他の光学イメージング回路を含むことができる。動作モジュール９４０は、演算装置９００がイメージ形成装置であれば、プリンティング、又はイメージ形成光学系を含み、演算装置９００がＴＶ、モニター、又は他のスクリーンのようなディスプレイ装置を含む場合ビデオ処理回路を含み、装置がモータで駆動、又は接触式動作を発生させる場合、１つ又はそれ以上のモータを含んだり、或いは他の必要な形態の作動回路を含んだりすることができる。本発明の一実施形態によると、動作モジュール９４０は、更に半導体パッケージ１を含むことができる。
【００９３】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００９４】
１、２ 半導体パッケージ
１００ 基板
１１０、１１２、１１４ スロット
１２０ ボンディングパッド
１４０ａ 第１導電パターン
１４０ｂ 第２導電パターン
１４２ａ、１４２ｂ、１５２ａ、１５２ｂ 外部接続パッド
１５０ａ、１５０ｂ 第３導電パターン
１６０、１６２ 併合パターン
１６４ 支持構造物
１７０ 併合配線
１８０ 絶縁膜
２００ 半導体チップ
２１０ チップパッド
２２０ 接着フィルム
３００ 接続配線
４００ ボールランド
９００ 演算装置
９１０ 制御ユニット
９２０ メモリユニット
９３０ インターフェースユニット
９４０ 動作モジュール
【特許請求の範囲】
【請求項１】
実装される半導体チップのチップパッドを露出させるように一方向に延長する少なくとも１つのスロットが形成され、該スロットによって区分された第１及び第２領域を有する基板と、
前記スロットの両側部に沿って配置され、前記チップパッドから該スロットを通じて引き出される接続配線に接続される多数個のボンディングパッドと、
前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される第１及び第２導電パターンと、
前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる併合パターンと、
前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる併合配線と、を有することを特徴とする半導体チップの実装基板。
【請求項２】
前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使われることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項３】
外部端子と電気的に接続され、前記第１及び第２導電パターンと電気的にそれぞれ接続される外部接続パッドを更に含むことを特徴とする請求項２に記載の半導体チップの実装基板。
【請求項４】
前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことを特徴とする請求項２に記載の半導体チップの実装基板。
【請求項５】
前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することを特徴とする請求項４に記載の半導体チップの実装基板。
【請求項６】
前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項７】
前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項８】
前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項９】
前記半導体チップの実装基板は、前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことを特徴とする請求項８に記載の半導体チップの実装基板。
【請求項１０】
一方向に延長する少なくとも１つのスロットが形成され、該スロットによって区分された第１及び第２領域を有する基板と、
多数個のチップパッドを具備し、該チップパッドが前記スロットを通じて露出されるように前記基板上に配置される半導体チップと、
前記基板の前記スロットの両側部に沿って配置される多数個のボンディングパッドと、
前記チップパッドから前記スロットを通じて引き出されて前記ボンディングパッドに接続される多数個の接続配線と、
前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される第１及び第２導電パターンと、
前記基板の前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる併合パターンと、
前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる併合配線と、を有することを特徴とする半導体パッケージ。
【請求項１１】
前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使われることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１３】
前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１４】
前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１５】
前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１６】
前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１７】
前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことを特徴とする請求項１６に記載の半導体パッケージ。
【請求項１８】
相互に略平行した第１及び第２面を有し、該第１及び第２面の間に形成される少なくとも１つのスロットを有して前記第１面が該スロットに隣接するように位置するボンディングパッドを有する基板と、
前記基板の前記第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する半導体チップと、
前記基板の前記第１面上に備わり、前記ボンディングパッドのうちの少なくとも１つを第１外部接続パッドに接続させる第１導電パターンと、
前記第１面上で前記基板の少なくとも１つのスロットを横切り、前記第１導電パターンと接続される併合パターンと、
前記基板の前記第１面上で前記併合パターンを第２外部接続パッドに接続させる第２導電パターンと、を有することを特徴とする半導体パッケージ。
【請求項１９】
前記基板は多数個のスロットを有し、
前記併合パターンは多数個の前記スロットのうちの２つのスロットの間に位置することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記併合パターンの下に位置して前記併合パターンを支持し、前記半導体チップから離隔された支持構造物を更に含むことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項１】
実装される半導体チップのチップパッドを露出させるように一方向に延長する少なくとも１つのスロットが形成され、該スロットによって区分された第１及び第２領域を有する基板と、
前記スロットの両側部に沿って配置され、前記チップパッドから該スロットを通じて引き出される接続配線に接続される多数個のボンディングパッドと、
前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される第１及び第２導電パターンと、
前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる併合パターンと、
前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる併合配線と、を有することを特徴とする半導体チップの実装基板。
【請求項２】
前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使われることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項３】
外部端子と電気的に接続され、前記第１及び第２導電パターンと電気的にそれぞれ接続される外部接続パッドを更に含むことを特徴とする請求項２に記載の半導体チップの実装基板。
【請求項４】
前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことを特徴とする請求項２に記載の半導体チップの実装基板。
【請求項５】
前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することを特徴とする請求項４に記載の半導体チップの実装基板。
【請求項６】
前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項７】
前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項８】
前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置されることを特徴とする請求項１に記載の半導体チップの実装基板。
【請求項９】
前記半導体チップの実装基板は、前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことを特徴とする請求項８に記載の半導体チップの実装基板。
【請求項１０】
一方向に延長する少なくとも１つのスロットが形成され、該スロットによって区分された第１及び第２領域を有する基板と、
多数個のチップパッドを具備し、該チップパッドが前記スロットを通じて露出されるように前記基板上に配置される半導体チップと、
前記基板の前記スロットの両側部に沿って配置される多数個のボンディングパッドと、
前記チップパッドから前記スロットを通じて引き出されて前記ボンディングパッドに接続される多数個の接続配線と、
前記基板の前記第１及び第２領域にそれぞれ形成され、少なくとも１つの前記ボンディングパッドと電気的にそれぞれ接続される第１及び第２導電パターンと、
前記基板の前記第１領域から前記第２領域に延長形成され、前記第１導電パターンと前記第２導電パターンとを電気的に接続させる併合パターンと、
前記併合パターンと少なくとも１つの前記チップパッドとを電気的に接続させる併合配線と、を有することを特徴とする半導体パッケージ。
【請求項１１】
前記第１及び第２導電パターンは、前記半導体チップにパワーを供給するためのパワー配線、又は前記半導体チップを接地させるためのグラウンド配線として使われることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
前記半導体チップに電気的信号を入出力するための信号配線として使われる第３導電パターンを更に含むことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１３】
前記第１及び第２導電パターンは前記第３導電パターンの幅より更に大きい幅を有することを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１４】
前記併合配線に接続された前記チップパッドは前記接続配線によって前記ボンディングパッドと電気的に接続され、前記ボンディングパッドはパワー配線又はグラウンド配線として使われる他の導電パターンに電気的に接続されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１５】
前記基板には複数個の前記スロットが形成され、前記併合パターンは該スロットの間に配置されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１６】
前記基板には１つの前記スロットが形成され、前記併合パターンは該スロットを横切って配置されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１７】
前記スロットを横切って形成され、前記併合パターンを支持するための支持構造物を更に含むことを特徴とする請求項１６に記載の半導体パッケージ。
【請求項１８】
相互に略平行した第１及び第２面を有し、該第１及び第２面の間に形成される少なくとも１つのスロットを有して前記第１面が該スロットに隣接するように位置するボンディングパッドを有する基板と、
前記基板の前記第２面に実装されて前記基板の前記スロットに向かうように位置するチップパッドを有する半導体チップと、
前記基板の前記第１面上に備わり、前記ボンディングパッドのうちの少なくとも１つを第１外部接続パッドに接続させる第１導電パターンと、
前記第１面上で前記基板の少なくとも１つのスロットを横切り、前記第１導電パターンと接続される併合パターンと、
前記基板の前記第１面上で前記併合パターンを第２外部接続パッドに接続させる第２導電パターンと、を有することを特徴とする半導体パッケージ。
【請求項１９】
前記基板は多数個のスロットを有し、
前記併合パターンは多数個の前記スロットのうちの２つのスロットの間に位置することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記併合パターンの下に位置して前記併合パターンを支持し、前記半導体チップから離隔された支持構造物を更に含むことを特徴とする請求項１８に記載の半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１４６７０６（Ｐ２０１１−１４６７０６Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１１−３９５１（Ｐ２０１１−３９５１）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
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