半導体チップの製造方法および半導体モジュールの製造方法
【課題】 電気的な性能判断に加えコスト面からも判断可能なＦＯＭを新たに提案し、このＦＯＭに基づいて、電気的な性能を満足することに加え低コスト化をも図った半導体チップの製造方法の製造方法を提供することを目的とする。
【解決手段】 基板２の電気的な性能を示す項と半導体チップコスト６を示す項の積として半導体チップのＦＯＭ７を定めて、この半導体チップのＦＯＭ７に基づいて種類の異なる基板（２ａ，２ｂ）に対する半導体チップのＦＯＭ７を計算し、この計算結果の大小に基づいて、種類の異なる基板（２ａ，２ｂ）から所望の基板を選択し、選択された所望の基板に半導体素子を形成して半導体チップを得るようにした。
【解決手段】 基板２の電気的な性能を示す項と半導体チップコスト６を示す項の積として半導体チップのＦＯＭ７を定めて、この半導体チップのＦＯＭ７に基づいて種類の異なる基板（２ａ，２ｂ）に対する半導体チップのＦＯＭ７を計算し、この計算結果の大小に基づいて、種類の異なる基板（２ａ，２ｂ）から所望の基板を選択し、選択された所望の基板に半導体素子を形成して半導体チップを得るようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップおよび半導体モジュールの製造方法に関するものである。
【背景技術】
【０００２】
半導体チップ、又は半導体チップを搭載した半導体モジュールの性能を判断するものとして、ＦＯＭ（figure of merit）という性能指数が用いられる。
【０００３】
このＦＯＭは、半導体チップや半導体モジュールの電気的な性能を判断するために、オン抵抗や電荷密度などの電気特性を組合せた数式として示される。そして、このＦＯＭに電気特性の具体的な数値を入力することにより得られるＦＯＭの値を用いて、半導体チップや半導体モジュールの個々の性能判断、または他の半導体チップや他の半導体モジュールとの性能比較を行う。
【０００４】
例えば、特許文献１には、電荷ＱＧＤとオン抵抗ＲＤＳＯＮの積として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のＦＯＭが示されている。
【０００５】
また特許文献２では、固有オン抵抗（Ｒｏｎ，ｓｐ）と最大耐圧（ＶＢ：blocking voltage）とを関連付けて、ＭＯＳＦＥＴのＦＯＭを示している。
【０００６】
また特許文献３には、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｑｇｄの積として、ＭＯＳＦＥＴのＦＯＭが示されている。
【０００７】
また特許文献４では、オン抵抗（Ｒｄｓ，ｏｎ）及びゲート・ドレイン間の電荷密度（Ｑｇｄ）を関連つけて、トレンチＭＯＳＦＥＴのＦＯＭを示している。
【０００８】
【特許文献１】特開２０００−１５６５０３号公報（段落０００６）
【特許文献２】特表２００４−５３７１６２号公報（段落０００５）
【特許文献３】特開２００７−２７２６６号公報（段落００１３）
【特許文献４】特表２００７−５１２７０１号公報（段落０００３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このようにＦＯＭは、半導体チップや半導体モジュールの電気的な性能を判断するための指標として用いられるものである。しかしながら、このＦＯＭに基づいて、所望の性能を満足するものとして半導体チップや半導体モジュールを設計・製造したとしても、それが商業的に見ても満足する結果になるとは限らない。例えば、所望の性能を満足したとしても、実現には非常にコストが高くなったりする。このようにＦＯＭは、半導体チップや半導体モジュールの性能判断には使用できるが、商業上の判断基準として用いることは出来なかった。
【００１０】
この発明は、上記のような課題を解消するためになされたもので、電気的な性能判断に加えコスト面からも判断可能なＦＯＭを新たに提案し、このＦＯＭに基づいて、電気的な性能を満足することに加え低コスト化をも図った半導体チップの製造方法と半導体モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る半導体チップの製造方法は、基板における電気的な性能を示す項と半導体チップコストを示す項の積として定められた半導体チップのＦＯＭに基づいて、種類の異なる基板に対する半導体チップのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、この比較工程による計算結果の大小に基づいて、所望の基板を選択する選択工程と、この選択工程により選択された所望の基板に半導体素子を形成する素子形成工程を備えたことを特徴とするものである。
【００１２】
また、この発明に係る半導体モジュールの製造方法は、基板における電気的な性能を示す項と半導体モジュールコストを示す項の積として定められた半導体モジュールのＦＯＭに基づいて、種類の異なる基板に対する半導体モジュールのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、この比較工程による計算結果の大小に基づいて、所望の基板を選択する選択工程と、この選択工程により選択された所望の基板に半導体素子を形成する素子形成工程と、この素子形成工程を経て得られた複数の半導体チップを結線し、パッケージに収納するパッケージ工程とを備えたことを特徴とするものである。
【発明の効果】
【００１３】
この発明によれば、基板の電気的な性能を示す項と半導体チップコストを示す項の積として半導体チップのＦＯＭを定めて、この半導体チップのＦＯＭに基づいて種類の異なる基板に対する半導体チップのＦＯＭを計算し、この計算結果の大小に基づいて所望の基板を選択し、選択された所望の基板に半導体素子を形成して半導体チップを得るようにしたので、性能を満足することに加え、低コスト化が図られた半導体チップの製造方法を得ることができる。
【００１４】
また、この発明によれば、基板の電気的な性能を示す項と半導体モジュールコストを示す項の積として半導体モジュールのＦＯＭを定めて、この半導体モジュールのＦＯＭに基づいて種類の異なる基板に対する半導体モジュールのＦＯＭを計算し、この計算結果の大小に基づいて所望の基板を選択し、選択された所望の基板に半導体素子を形成して得られた半導体チップを複数配置して結線し、パッケージに収納して半導体モジュールを得るようにしたので、性能を満足することに加え、低コスト化が図られた半導体モジュールの製造方法を得ることができる。
【００１５】
実施の形態
まず、この発明にかかるＦＯＭを式（１）として示す。
【００１６】
【数１】
ここで、Ｊｃは定格電流密度（Ａ／ｃｍ２）、ＶＦは定常損失（ＤＣ損失）、ｅｒｒはスイッチング損失である。これらＪｃ、ＶＦ及びｅｒｒは、電気的な特性を示す。またＣは半導体チップコストまたは半導体モジュールコストを示す。式（１）から判るように、ＦＯＭは、電気的な性能を示す項｛Ｊｃ／（ＶＦ・ｅｒｒ）｝とコストを示す項｛１／Ｃ｝の積として定められる。
【００１７】
図１は、式（１）で示したＦＯＭをインバータに対して適用した結果の一例を示すものである。
【００１８】
図１において、１は用途であり対象製品を示し、ここではインバータとしている。２は対象製品において適用される基板の種類を示し、ここではシリコン（Ｓｉ）基板２ａと炭化シリコン（ＳｉＣ）基板２ｂを対象にしている。シリコン基板は、広く流通している基板である。一方、炭化シリコン基板は、次世代として期待されている基板である。式（１）で示したＦＯＭは、このような基板材料の選択の際に利用価値が高い。３は電気特性の１つである定格電流密度Ｊｃ（Ａ／ｃｍ２）である。４は電気特性の１つである定常損失ＶＦであり、ＤＣ損失である。５は電気特性の１つであるスイッチング損失ｅｒｒである。６は半導体チップコストＣを示している。７は半導体チップに対するＦＯＭを示している。同様に、８は半導体チップを搭載した半導体モジュールコストＣを示しており、また９は半導体モジュールに対するＦＯＭを示している。
【００１９】
定格電流密度３は絶対値で示している。通常、シリコン基板２ａの定格電流密度３は２００〜２５０Ａ／ｃｍ２であり、炭化シリコン基板２ｂの定格電流密度３は３００〜１０００Ａ／ｃｍ２である。図１では、定格電流密度３を、シリコン基板２ａの場合で２００Ａ／ｃｍ２とし、炭化シリコン基板２ｂの場合で１０００Ａ／ｃｍ２としている。
【００２０】
定常損失４は相対値で示している。ここではシリコン基板２ａの定常損失４を１とする。この時、炭化シリコン基板２ｂの定常損失４は０．６〜０．８となる。図１では、炭化シリコン基板２ｂの定常損失４を０．８としている。
【００２１】
スイッチング損失５は相対値で示している。ここではシリコン基板２ａのスイッチング損失５を１とする。この時、炭化シリコン基板２ｂのスイッチング損失５は０．１〜０．３となる。図１では、炭化シリコン基板２ｂのスイッチング損失５を０．１としている。
【００２２】
半導体チップコスト６は相対値で示している。ここではシリコン基板２ａの半導体チップコスト６を１とする。この時の炭化シリコン基板２ｂの半導体チップコスト６は１００から１の範囲で示している。図１では、炭化シリコン基板２ｂの半導体チップコスト６を１００、１０、５および１として示しているが、実際には連続した値となる。ここで、炭化シリコン基板２ｂの半導体チップコスト６である１００は、半導体チップコストが、シリコン基板２ａの半導体チップコスト６より１００倍高いことを示す。また炭化シリコン基板２ｂの半導体チップコスト６である１は、半導体チップコストが、シリコン基板２ａの半導体チップコスト６と同等であることを示す。炭化シリコン基板２ｂの半導体チップコスト６の低下は、例えば、材料調達コストの低下や製造技術の進歩による製造コストの低下により達成される。
【００２３】
半導体チップのＦＯＭ７は、式（１）に、シリコン基板２ａおよび炭化シリコン基板２ｂにおける定格電流密度３、定常損失４、スイッチング損失５および半導体チップコスト６の値を代入して計算した値である。
【００２４】
半導体モジュールコスト８は、半導体チップコスト６に２を加算したものである。半導体モジュールは、半導体チップを搭載しパッケージにして製造される。そのため半導体モジュールコスト８は、この半導体モジュールの製造に係るコストの割合を半導体チップコスト６に加えたものとなる。ここでは、シリコン基板２ａの半導体モジュールコスト８は、半導体チップコスト６に２を加算し３で示し、炭化シリコン基板２ｂの半導体モジュールコスト８は、半導体チップコスト６に２を加算し１０２から３の範囲で示している。図１では、炭化シリコン基板２ｂの半導体モジュールコスト８を１０２、１２、７および３として示しているが、実際には連続した値となる。炭化シリコン基板２ｂの半導体モジュールコスト８の低下は、例えば、材料調達コストの低下や製造技術の進歩による製造コストの低下により達成される。
【００２５】
半導体モジュールのＦＯＭ９は、式（１）に、シリコン基板２ａおよび炭化シリコン基板２ｂにおける定格電流密度３、定常損失４、スイッチング損失５および半導体モジュールコスト８の値を代入して計算した値である。
【００２６】
図１に示した半導体チップのＦＯＭ７および半導体モジュールのＦＯＭ９は次のように用いる。
【００２７】
まず、半導体チップのＦＯＭ７について説明する。
半導体チップのＦＯＭ７は、その値が大きい方が有利となる。即ち、半導体チップのＦＯＭ７の数値が大きい方が、性能を満足することはもちろんのこと、低コスト化が図られた製品を市場に投入出来ることになるため、市場での競争力向上に繋がり商業的に有利となる。
【００２８】
図１を見ると、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７は２００である。これに対し、炭化シリコン基板２ａを用いた場合の半導体チップのＦＯＭは、まず半導体チップコスト６が１００の場合では１２５となり、これはシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７の２００より小さいので、この場合は、基板２としてシリコン基板２ａを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。次に、炭化シリコン基板２ｂの半導体チップコスト６が１０の場合は、半導体チップのＦＯＭ７が１２５０となり、これはシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７の２００より大きいので、この場合は、基板２として炭化シリコン基板２ｂを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。同様に、炭化シリコン基板２ｂの半導体チップコスト６が５および１の場合も、炭化シリコン基板２ｂを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。なお、炭化シリコン基板２ｂを用いた場合の半導体チップコスト６が６２．５の場合に、半導体チップのＦＯＭ７がシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と同じ２００となる。よって、炭化シリコン基板２ｂにおける半導体チップコスト６である６２．５が、シリコン基板２ａまたは炭化シリコン基板２ｂを使用する際の基準値となる。
【００２９】
実際の製造においては、半導体チップを製造する際の基板２の選別に使用できる。例えば、シリコン基板２ａまたは炭化シリコン基板２ｂの何れを用いても、所定の性能を満足する半導体チップが得られるとすれば、製造にかかるコストが安いほうが、半導体チップのコストを低減することができる。この場合、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と炭化シリコン基板２ｂを用いた場合の半導体チップのＦＯＭ７とを比較し、望ましい基板２として、半導体チップのＦＯＭ７の大きい方の基板２を用いて半導体チップを製造すれば、低コスト化が図られた半導体チップを得ることができる。よって、半導体チップを製造する過程において、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と炭化シリコン基板２ｂを用いた場合の半導体チップのＦＯＭ７とを比較する比較工程と、この比較工程により、所望の基板２として半導体チップのＦＯＭ７が大きい基板２を選別する選別工程と、この選別工程により選別された基板２に、半導体素子、例えば、ダイオード，ＭＯＳＦＥＴ，ＩＧＢＴ（Insulated Gate Bipolor Transistor）などのダイオード素子やトランジスタ素子を形成する素子形成工程を備えることにより半導体チップを製造すれば、性能を満足することに加え、低コスト化が図られた半導体チップを得ることができる。このことは市場での競争力向上に繋がり商業的に有利となる。
【００３０】
次に、半導体モジュールのＦＯＭ９について説明する。
半導体モジュールのＦＯＭ９は、半導体チップのＦＯＭ７と同様に、その値が大きい方が有利となる。即ち、半導体モジュールのＦＯＭ９の数値が大きい方が、性能を満足することはもちろんのこと、低コスト化が図られた製品を市場に投入出来ることになるため、市場での競争力向上に繋がり商業的に有利となる。
【００３１】
図１を見ると、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９は６７である。これに対し、炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９は、半導体モジュールコスト８が１０２の場合では１２３となり、これはシリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９の６７より大きいので、基板２として炭化シリコン基板２ｂを用いて半導体モジュールを製造した方が、低コスト化が図られた半導体モジュールを得ることができる。同様に、炭化シリコン基板２ｂの半導体モジュールコスト８が１２，７および３の場合も、炭化シリコン基板２ｂを用いて半導体モジュールを製造した方が、低コスト化が図られた半導体モジュールを得ることができる。なお、炭化シリコン基板２ｂを用いた場合の半導体モジュールコスト８が１８６．５７の場合に、半導体モジュールのＦＯＭ９がシリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９とほぼ同じ６７となる。よって、炭化シリコン基板２ｂにおける半導体モジュールコスト８である１８６．５７が、シリコン基板２ａまたは炭化シリコン基板２ｂを使用する際の基準値となる。なお炭化シリコン基板２ｂにおける半導体モジュールコスト８が１８６．５７の場合には、半導体チップコスト６は１８４．５７となるので、半導体モジュールを製造する場合には、半導体チップコスト６はほぼ１８４．５７まで許容される。
【００３２】
実際の製造においては、半導体モジュールを製造する際の基板２の選別に使用できる。例えば、シリコン基板２ａまたは炭化シリコン基板２ｂの何れを用いても、所定の性能を満足する半導体モジュールが得られるとすれば、製造にかかるコストが安いほうが、半導体モジュールのコストを低減することができる。この場合、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９と炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９とを比較し、望ましい基板２として、半導体モジュールのＦＯＭ９の大きい方の基板２を用いて半導体モジュールを製造すれば、低コスト化が図られた半導体モジュールを得ることができる。よって、半導体モジュールを製造する過程において、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９と炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９とを比較する比較工程と、この比較工程により、所望の基板２として半導体モジュールのＦＯＭ９が大きい基板２を選別する選別工程とを備えて、この選別工程により選別された基板２に、ダイオード，ＭＯＳＦＥＴ，ＩＧＢＴなどの半導体素子を形成して半導体チップを製造し、この半導体素子を形成する素子形成工程を経て得られた複数の半導体チップを搭載し結線したのち、パッケージに収納するパッケージ工程を用いて半導体モジュールを製造すれば、性能を満足することに加え、低コスト化が図られた半導体モジュールを得ることができる。このことは市場での競争力向上に繋がり商業的に有利となる。
【００３３】
なお、この実施の形態においては、対象製品としてインバータを例にして説明をしたが、当然のことながら、インバータに限定されるものではなく、例えば、コンバータ，ＰＦＣ（Power Factor Control）回路，ブレーキ回路などの他の製品にも適用可能である。
【００３４】
なお、この実施の形態においては、シリコン基板２ａ又は炭化シリコン基板２ｂを例にして説明をしたが、当然のことながら、これらの基板に限定されるものではなく、考えうる全ての基板について、この発明は適用可能である。
【００３５】
また、この実施の形態においては、電気的な特性を示す定格電流密度３、定常損失４およびスイッチング損失５に対して所定の数値を用いて説明したが、これらの数値は固定値ではなく所定の範囲を有するものであり、当然のことながら、これらの数値は所定の範囲内で適宜選択されるものである。
【図面の簡単な説明】
【００３６】
【図１】この発明の実施の形態に係る半導体チップおよび半導体モジュールのＦＯＭをインバータに対して適用した結果の一例を示す説明図である。
【符号の説明】
【００３７】
１ 用途（対象製品）、２ 基板、２ａ シリコン基板、２ｂ 炭化シリコン基板、３ 定格電流密度、４ 定常損失、５ スイッチング損失、６ 半導体チップコスト、７ 半導体チップのＦＯＭ、８ 半導体モジュールコスト、９ 半導体モジュールのＦＯＭ
【技術分野】
【０００１】
この発明は、半導体チップおよび半導体モジュールの製造方法に関するものである。
【背景技術】
【０００２】
半導体チップ、又は半導体チップを搭載した半導体モジュールの性能を判断するものとして、ＦＯＭ（figure of merit）という性能指数が用いられる。
【０００３】
このＦＯＭは、半導体チップや半導体モジュールの電気的な性能を判断するために、オン抵抗や電荷密度などの電気特性を組合せた数式として示される。そして、このＦＯＭに電気特性の具体的な数値を入力することにより得られるＦＯＭの値を用いて、半導体チップや半導体モジュールの個々の性能判断、または他の半導体チップや他の半導体モジュールとの性能比較を行う。
【０００４】
例えば、特許文献１には、電荷ＱＧＤとオン抵抗ＲＤＳＯＮの積として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のＦＯＭが示されている。
【０００５】
また特許文献２では、固有オン抵抗（Ｒｏｎ，ｓｐ）と最大耐圧（ＶＢ：blocking voltage）とを関連付けて、ＭＯＳＦＥＴのＦＯＭを示している。
【０００６】
また特許文献３には、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｑｇｄの積として、ＭＯＳＦＥＴのＦＯＭが示されている。
【０００７】
また特許文献４では、オン抵抗（Ｒｄｓ，ｏｎ）及びゲート・ドレイン間の電荷密度（Ｑｇｄ）を関連つけて、トレンチＭＯＳＦＥＴのＦＯＭを示している。
【０００８】
【特許文献１】特開２０００−１５６５０３号公報（段落０００６）
【特許文献２】特表２００４−５３７１６２号公報（段落０００５）
【特許文献３】特開２００７−２７２６６号公報（段落００１３）
【特許文献４】特表２００７−５１２７０１号公報（段落０００３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このようにＦＯＭは、半導体チップや半導体モジュールの電気的な性能を判断するための指標として用いられるものである。しかしながら、このＦＯＭに基づいて、所望の性能を満足するものとして半導体チップや半導体モジュールを設計・製造したとしても、それが商業的に見ても満足する結果になるとは限らない。例えば、所望の性能を満足したとしても、実現には非常にコストが高くなったりする。このようにＦＯＭは、半導体チップや半導体モジュールの性能判断には使用できるが、商業上の判断基準として用いることは出来なかった。
【００１０】
この発明は、上記のような課題を解消するためになされたもので、電気的な性能判断に加えコスト面からも判断可能なＦＯＭを新たに提案し、このＦＯＭに基づいて、電気的な性能を満足することに加え低コスト化をも図った半導体チップの製造方法と半導体モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る半導体チップの製造方法は、基板における電気的な性能を示す項と半導体チップコストを示す項の積として定められた半導体チップのＦＯＭに基づいて、種類の異なる基板に対する半導体チップのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、この比較工程による計算結果の大小に基づいて、所望の基板を選択する選択工程と、この選択工程により選択された所望の基板に半導体素子を形成する素子形成工程を備えたことを特徴とするものである。
【００１２】
また、この発明に係る半導体モジュールの製造方法は、基板における電気的な性能を示す項と半導体モジュールコストを示す項の積として定められた半導体モジュールのＦＯＭに基づいて、種類の異なる基板に対する半導体モジュールのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、この比較工程による計算結果の大小に基づいて、所望の基板を選択する選択工程と、この選択工程により選択された所望の基板に半導体素子を形成する素子形成工程と、この素子形成工程を経て得られた複数の半導体チップを結線し、パッケージに収納するパッケージ工程とを備えたことを特徴とするものである。
【発明の効果】
【００１３】
この発明によれば、基板の電気的な性能を示す項と半導体チップコストを示す項の積として半導体チップのＦＯＭを定めて、この半導体チップのＦＯＭに基づいて種類の異なる基板に対する半導体チップのＦＯＭを計算し、この計算結果の大小に基づいて所望の基板を選択し、選択された所望の基板に半導体素子を形成して半導体チップを得るようにしたので、性能を満足することに加え、低コスト化が図られた半導体チップの製造方法を得ることができる。
【００１４】
また、この発明によれば、基板の電気的な性能を示す項と半導体モジュールコストを示す項の積として半導体モジュールのＦＯＭを定めて、この半導体モジュールのＦＯＭに基づいて種類の異なる基板に対する半導体モジュールのＦＯＭを計算し、この計算結果の大小に基づいて所望の基板を選択し、選択された所望の基板に半導体素子を形成して得られた半導体チップを複数配置して結線し、パッケージに収納して半導体モジュールを得るようにしたので、性能を満足することに加え、低コスト化が図られた半導体モジュールの製造方法を得ることができる。
【００１５】
実施の形態
まず、この発明にかかるＦＯＭを式（１）として示す。
【００１６】
【数１】
ここで、Ｊｃは定格電流密度（Ａ／ｃｍ２）、ＶＦは定常損失（ＤＣ損失）、ｅｒｒはスイッチング損失である。これらＪｃ、ＶＦ及びｅｒｒは、電気的な特性を示す。またＣは半導体チップコストまたは半導体モジュールコストを示す。式（１）から判るように、ＦＯＭは、電気的な性能を示す項｛Ｊｃ／（ＶＦ・ｅｒｒ）｝とコストを示す項｛１／Ｃ｝の積として定められる。
【００１７】
図１は、式（１）で示したＦＯＭをインバータに対して適用した結果の一例を示すものである。
【００１８】
図１において、１は用途であり対象製品を示し、ここではインバータとしている。２は対象製品において適用される基板の種類を示し、ここではシリコン（Ｓｉ）基板２ａと炭化シリコン（ＳｉＣ）基板２ｂを対象にしている。シリコン基板は、広く流通している基板である。一方、炭化シリコン基板は、次世代として期待されている基板である。式（１）で示したＦＯＭは、このような基板材料の選択の際に利用価値が高い。３は電気特性の１つである定格電流密度Ｊｃ（Ａ／ｃｍ２）である。４は電気特性の１つである定常損失ＶＦであり、ＤＣ損失である。５は電気特性の１つであるスイッチング損失ｅｒｒである。６は半導体チップコストＣを示している。７は半導体チップに対するＦＯＭを示している。同様に、８は半導体チップを搭載した半導体モジュールコストＣを示しており、また９は半導体モジュールに対するＦＯＭを示している。
【００１９】
定格電流密度３は絶対値で示している。通常、シリコン基板２ａの定格電流密度３は２００〜２５０Ａ／ｃｍ２であり、炭化シリコン基板２ｂの定格電流密度３は３００〜１０００Ａ／ｃｍ２である。図１では、定格電流密度３を、シリコン基板２ａの場合で２００Ａ／ｃｍ２とし、炭化シリコン基板２ｂの場合で１０００Ａ／ｃｍ２としている。
【００２０】
定常損失４は相対値で示している。ここではシリコン基板２ａの定常損失４を１とする。この時、炭化シリコン基板２ｂの定常損失４は０．６〜０．８となる。図１では、炭化シリコン基板２ｂの定常損失４を０．８としている。
【００２１】
スイッチング損失５は相対値で示している。ここではシリコン基板２ａのスイッチング損失５を１とする。この時、炭化シリコン基板２ｂのスイッチング損失５は０．１〜０．３となる。図１では、炭化シリコン基板２ｂのスイッチング損失５を０．１としている。
【００２２】
半導体チップコスト６は相対値で示している。ここではシリコン基板２ａの半導体チップコスト６を１とする。この時の炭化シリコン基板２ｂの半導体チップコスト６は１００から１の範囲で示している。図１では、炭化シリコン基板２ｂの半導体チップコスト６を１００、１０、５および１として示しているが、実際には連続した値となる。ここで、炭化シリコン基板２ｂの半導体チップコスト６である１００は、半導体チップコストが、シリコン基板２ａの半導体チップコスト６より１００倍高いことを示す。また炭化シリコン基板２ｂの半導体チップコスト６である１は、半導体チップコストが、シリコン基板２ａの半導体チップコスト６と同等であることを示す。炭化シリコン基板２ｂの半導体チップコスト６の低下は、例えば、材料調達コストの低下や製造技術の進歩による製造コストの低下により達成される。
【００２３】
半導体チップのＦＯＭ７は、式（１）に、シリコン基板２ａおよび炭化シリコン基板２ｂにおける定格電流密度３、定常損失４、スイッチング損失５および半導体チップコスト６の値を代入して計算した値である。
【００２４】
半導体モジュールコスト８は、半導体チップコスト６に２を加算したものである。半導体モジュールは、半導体チップを搭載しパッケージにして製造される。そのため半導体モジュールコスト８は、この半導体モジュールの製造に係るコストの割合を半導体チップコスト６に加えたものとなる。ここでは、シリコン基板２ａの半導体モジュールコスト８は、半導体チップコスト６に２を加算し３で示し、炭化シリコン基板２ｂの半導体モジュールコスト８は、半導体チップコスト６に２を加算し１０２から３の範囲で示している。図１では、炭化シリコン基板２ｂの半導体モジュールコスト８を１０２、１２、７および３として示しているが、実際には連続した値となる。炭化シリコン基板２ｂの半導体モジュールコスト８の低下は、例えば、材料調達コストの低下や製造技術の進歩による製造コストの低下により達成される。
【００２５】
半導体モジュールのＦＯＭ９は、式（１）に、シリコン基板２ａおよび炭化シリコン基板２ｂにおける定格電流密度３、定常損失４、スイッチング損失５および半導体モジュールコスト８の値を代入して計算した値である。
【００２６】
図１に示した半導体チップのＦＯＭ７および半導体モジュールのＦＯＭ９は次のように用いる。
【００２７】
まず、半導体チップのＦＯＭ７について説明する。
半導体チップのＦＯＭ７は、その値が大きい方が有利となる。即ち、半導体チップのＦＯＭ７の数値が大きい方が、性能を満足することはもちろんのこと、低コスト化が図られた製品を市場に投入出来ることになるため、市場での競争力向上に繋がり商業的に有利となる。
【００２８】
図１を見ると、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７は２００である。これに対し、炭化シリコン基板２ａを用いた場合の半導体チップのＦＯＭは、まず半導体チップコスト６が１００の場合では１２５となり、これはシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７の２００より小さいので、この場合は、基板２としてシリコン基板２ａを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。次に、炭化シリコン基板２ｂの半導体チップコスト６が１０の場合は、半導体チップのＦＯＭ７が１２５０となり、これはシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７の２００より大きいので、この場合は、基板２として炭化シリコン基板２ｂを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。同様に、炭化シリコン基板２ｂの半導体チップコスト６が５および１の場合も、炭化シリコン基板２ｂを用いて半導体チップを製造した方が、低コスト化が図られた半導体チップを得ることができる。なお、炭化シリコン基板２ｂを用いた場合の半導体チップコスト６が６２．５の場合に、半導体チップのＦＯＭ７がシリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と同じ２００となる。よって、炭化シリコン基板２ｂにおける半導体チップコスト６である６２．５が、シリコン基板２ａまたは炭化シリコン基板２ｂを使用する際の基準値となる。
【００２９】
実際の製造においては、半導体チップを製造する際の基板２の選別に使用できる。例えば、シリコン基板２ａまたは炭化シリコン基板２ｂの何れを用いても、所定の性能を満足する半導体チップが得られるとすれば、製造にかかるコストが安いほうが、半導体チップのコストを低減することができる。この場合、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と炭化シリコン基板２ｂを用いた場合の半導体チップのＦＯＭ７とを比較し、望ましい基板２として、半導体チップのＦＯＭ７の大きい方の基板２を用いて半導体チップを製造すれば、低コスト化が図られた半導体チップを得ることができる。よって、半導体チップを製造する過程において、シリコン基板２ａを用いた場合の半導体チップのＦＯＭ７と炭化シリコン基板２ｂを用いた場合の半導体チップのＦＯＭ７とを比較する比較工程と、この比較工程により、所望の基板２として半導体チップのＦＯＭ７が大きい基板２を選別する選別工程と、この選別工程により選別された基板２に、半導体素子、例えば、ダイオード，ＭＯＳＦＥＴ，ＩＧＢＴ（Insulated Gate Bipolor Transistor）などのダイオード素子やトランジスタ素子を形成する素子形成工程を備えることにより半導体チップを製造すれば、性能を満足することに加え、低コスト化が図られた半導体チップを得ることができる。このことは市場での競争力向上に繋がり商業的に有利となる。
【００３０】
次に、半導体モジュールのＦＯＭ９について説明する。
半導体モジュールのＦＯＭ９は、半導体チップのＦＯＭ７と同様に、その値が大きい方が有利となる。即ち、半導体モジュールのＦＯＭ９の数値が大きい方が、性能を満足することはもちろんのこと、低コスト化が図られた製品を市場に投入出来ることになるため、市場での競争力向上に繋がり商業的に有利となる。
【００３１】
図１を見ると、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９は６７である。これに対し、炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９は、半導体モジュールコスト８が１０２の場合では１２３となり、これはシリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９の６７より大きいので、基板２として炭化シリコン基板２ｂを用いて半導体モジュールを製造した方が、低コスト化が図られた半導体モジュールを得ることができる。同様に、炭化シリコン基板２ｂの半導体モジュールコスト８が１２，７および３の場合も、炭化シリコン基板２ｂを用いて半導体モジュールを製造した方が、低コスト化が図られた半導体モジュールを得ることができる。なお、炭化シリコン基板２ｂを用いた場合の半導体モジュールコスト８が１８６．５７の場合に、半導体モジュールのＦＯＭ９がシリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９とほぼ同じ６７となる。よって、炭化シリコン基板２ｂにおける半導体モジュールコスト８である１８６．５７が、シリコン基板２ａまたは炭化シリコン基板２ｂを使用する際の基準値となる。なお炭化シリコン基板２ｂにおける半導体モジュールコスト８が１８６．５７の場合には、半導体チップコスト６は１８４．５７となるので、半導体モジュールを製造する場合には、半導体チップコスト６はほぼ１８４．５７まで許容される。
【００３２】
実際の製造においては、半導体モジュールを製造する際の基板２の選別に使用できる。例えば、シリコン基板２ａまたは炭化シリコン基板２ｂの何れを用いても、所定の性能を満足する半導体モジュールが得られるとすれば、製造にかかるコストが安いほうが、半導体モジュールのコストを低減することができる。この場合、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９と炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９とを比較し、望ましい基板２として、半導体モジュールのＦＯＭ９の大きい方の基板２を用いて半導体モジュールを製造すれば、低コスト化が図られた半導体モジュールを得ることができる。よって、半導体モジュールを製造する過程において、シリコン基板２ａを用いた場合の半導体モジュールのＦＯＭ９と炭化シリコン基板２ｂを用いた場合の半導体モジュールのＦＯＭ９とを比較する比較工程と、この比較工程により、所望の基板２として半導体モジュールのＦＯＭ９が大きい基板２を選別する選別工程とを備えて、この選別工程により選別された基板２に、ダイオード，ＭＯＳＦＥＴ，ＩＧＢＴなどの半導体素子を形成して半導体チップを製造し、この半導体素子を形成する素子形成工程を経て得られた複数の半導体チップを搭載し結線したのち、パッケージに収納するパッケージ工程を用いて半導体モジュールを製造すれば、性能を満足することに加え、低コスト化が図られた半導体モジュールを得ることができる。このことは市場での競争力向上に繋がり商業的に有利となる。
【００３３】
なお、この実施の形態においては、対象製品としてインバータを例にして説明をしたが、当然のことながら、インバータに限定されるものではなく、例えば、コンバータ，ＰＦＣ（Power Factor Control）回路，ブレーキ回路などの他の製品にも適用可能である。
【００３４】
なお、この実施の形態においては、シリコン基板２ａ又は炭化シリコン基板２ｂを例にして説明をしたが、当然のことながら、これらの基板に限定されるものではなく、考えうる全ての基板について、この発明は適用可能である。
【００３５】
また、この実施の形態においては、電気的な特性を示す定格電流密度３、定常損失４およびスイッチング損失５に対して所定の数値を用いて説明したが、これらの数値は固定値ではなく所定の範囲を有するものであり、当然のことながら、これらの数値は所定の範囲内で適宜選択されるものである。
【図面の簡単な説明】
【００３６】
【図１】この発明の実施の形態に係る半導体チップおよび半導体モジュールのＦＯＭをインバータに対して適用した結果の一例を示す説明図である。
【符号の説明】
【００３７】
１ 用途（対象製品）、２ 基板、２ａ シリコン基板、２ｂ 炭化シリコン基板、３ 定格電流密度、４ 定常損失、５ スイッチング損失、６ 半導体チップコスト、７ 半導体チップのＦＯＭ、８ 半導体モジュールコスト、９ 半導体モジュールのＦＯＭ
【特許請求の範囲】
【請求項１】
基板の電気的な性能を示す項と半導体チップコストを示す項の積として定められた半導体チップのＦＯＭに基づいて、種類の異なる基板における前記半導体チップのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、
この比較工程による前記計算結果の大小に基づいて、前記種類の異なる基板から所望の基板を選択する選択工程と、
この選択工程により選択された前記所望の基板に半導体素子を形成する素子形成工程と
を備えたことを特徴とする半導体チップの製造方法。
【請求項２】
電気的な性能を示す項は、定格電流密度をＪｃ、定常損失をＶＦ、スイッチング損失をｅｒｒとした時に、
Ｊｃ／（ＶＦ・ｅｒｒ）
として表され、
前記半導体チップコストを示す項は、前記半導体チップコストをＣとした時に、
１／Ｃ
として表され、
前記所望の基板は、前記種類の異なる基板に対する前記ＦＯＭの計算結果が大きい方の基板である
ことを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項３】
種類の異なる基板は、シリコン基板および炭化シリコン基板であることを特徴とする請求項２に記載の半導体チップの製造方法。
【請求項４】
基板の電気的な性能を示す項と半導体モジュールコストを示す項の積として定められた半導体モジュールのＦＯＭに基づいて、種類の異なる基板における前記半導体モジュールのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、
この比較工程による前記計算結果の大小に基づいて、前記種類の異なる基板から所望の基板を選択する選択工程と、
この選択工程により選択された前記所望の基板に半導体素子を形成する素子形成工程と、
この素子形成工程を経て得られた複数の半導体チップを結線しパッケージに収納するパッケージ工程と
を備えたことを特徴とする半導体モジュールの製造方法。
【請求項５】
電気的な性能を示す項は、定格電流密度をＪｃ、定常損失をＶＦ、スイッチング損失をｅｒｒとした時に、
Ｊｃ／（ＶＦ・ｅｒｒ）
として表され、
前記半導体モジュールコストを示す項は、前記半導体モジュールコストをＣとした時に、
１／Ｃ
として表され、
前記所望の基板は、前記種類の異なる基板に対する前記ＦＯＭの計算結果が大きい方の基板である
ことを特徴とする請求項４に記載の半導体モジュールの製造方法。
【請求項６】
種類の異なる基板は、シリコン基板および炭化シリコン基板であることを特徴とする請求項５に記載の半導体モジュールの製造方法。
【請求項１】
基板の電気的な性能を示す項と半導体チップコストを示す項の積として定められた半導体チップのＦＯＭに基づいて、種類の異なる基板における前記半導体チップのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、
この比較工程による前記計算結果の大小に基づいて、前記種類の異なる基板から所望の基板を選択する選択工程と、
この選択工程により選択された前記所望の基板に半導体素子を形成する素子形成工程と
を備えたことを特徴とする半導体チップの製造方法。
【請求項２】
電気的な性能を示す項は、定格電流密度をＪｃ、定常損失をＶＦ、スイッチング損失をｅｒｒとした時に、
Ｊｃ／（ＶＦ・ｅｒｒ）
として表され、
前記半導体チップコストを示す項は、前記半導体チップコストをＣとした時に、
１／Ｃ
として表され、
前記所望の基板は、前記種類の異なる基板に対する前記ＦＯＭの計算結果が大きい方の基板である
ことを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項３】
種類の異なる基板は、シリコン基板および炭化シリコン基板であることを特徴とする請求項２に記載の半導体チップの製造方法。
【請求項４】
基板の電気的な性能を示す項と半導体モジュールコストを示す項の積として定められた半導体モジュールのＦＯＭに基づいて、種類の異なる基板における前記半導体モジュールのＦＯＭを計算し、その計算結果の大小を比較する比較工程と、
この比較工程による前記計算結果の大小に基づいて、前記種類の異なる基板から所望の基板を選択する選択工程と、
この選択工程により選択された前記所望の基板に半導体素子を形成する素子形成工程と、
この素子形成工程を経て得られた複数の半導体チップを結線しパッケージに収納するパッケージ工程と
を備えたことを特徴とする半導体モジュールの製造方法。
【請求項５】
電気的な性能を示す項は、定格電流密度をＪｃ、定常損失をＶＦ、スイッチング損失をｅｒｒとした時に、
Ｊｃ／（ＶＦ・ｅｒｒ）
として表され、
前記半導体モジュールコストを示す項は、前記半導体モジュールコストをＣとした時に、
１／Ｃ
として表され、
前記所望の基板は、前記種類の異なる基板に対する前記ＦＯＭの計算結果が大きい方の基板である
ことを特徴とする請求項４に記載の半導体モジュールの製造方法。
【請求項６】
種類の異なる基板は、シリコン基板および炭化シリコン基板であることを特徴とする請求項５に記載の半導体モジュールの製造方法。
【図１】
【公開番号】特開２０１０−８０４６０（Ｐ２０１０−８０４６０Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４３４３８（Ｐ２００８−２４３４３８）
【出願日】平成２０年９月２３日（２００８．９．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２３日（２００８．９．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
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