半導体メモリおよびシステム
【課題】 残留分極値が変化する場合にも、読み出しマージンの減少を防止する。
【解決手段】 半導体メモリは、第１および第２ビット線に接続される第１および第２強誘電体キャパシタを有するメモリセルと、第３ビット線に接続される第３強誘電体キャパシタを有するリファレンスメモリセルと、ドレインおよびゲートが第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが第３ビット線に接続される第３トランジスタとを含むカレントミラー回路とを有している。読み出し動作における第１期間に、第１−第３ビット線は第１電圧に設定され、第２期間に、カレントミラー回路を動作させるために、第１、第２および第３トランジスタのソースは第１電圧と異なる第２電圧に設定される。
【解決手段】 半導体メモリは、第１および第２ビット線に接続される第１および第２強誘電体キャパシタを有するメモリセルと、第３ビット線に接続される第３強誘電体キャパシタを有するリファレンスメモリセルと、ドレインおよびゲートが第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが第３ビット線に接続される第３トランジスタとを含むカレントミラー回路とを有している。読み出し動作における第１期間に、第１−第３ビット線は第１電圧に設定され、第２期間に、カレントミラー回路を動作させるために、第１、第２および第３トランジスタのソースは第１電圧と異なる第２電圧に設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量キャパシタを含むメモリセルを有する不揮発性の半導体メモリおよび半導体メモリを有するシステムに関する。
【背景技術】
【０００２】
強誘電体メモリ等の半導体メモリは、データを保持するためのリフレッシュ動作等を必要とせず、高速でデータの読み書きを行える特性を持っている。この種の半導体メモリは、ＳＲＡＭ（Static Random Access Memory）と同様の高速性を持ち、低消費電力で不揮発性である。このため、ＩＣ（Integrated Circuit）カード用のＬＳＩ（Large Scale Integration）や無線タグチップなどに利用され、市場規模も拡大している。
【０００３】
例えば、強誘電体メモリの読み出し動作では、強誘電体キャパシタとビット線との容量分割に応じた電圧が、フローティング状態のビット線上に現れる。そして、メモリセルに保持されているデータの論理は、ビット線の電圧に応じて判定される（例えば、特許文献１、２、３参照。）。強誘電体キャパシタの残留分極の量が時間の経過とともに減少すると、データの読み出しマージンが低下する場合がある。読み出しマージンの低下を防止するために、強誘電体キャパシタの残留分極の量を増やす手法が提案されている（例えば、特許文献４参照。）。また、ビット線にカレントミラー回路を接続し、ビット線の電圧の上昇を抑えることにより、強誘電体キャパシタを有するメモリセルの読み出しマージンを向上する手法が提案されている（例えば、特許文献５、６参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許４，８７３，６６４号公報
【特許文献２】米国特許７，６７２，１５１号公報
【特許文献３】特開２００２−１９７８５７号公報
【特許文献４】特許第３５９７１６３号公報
【特許文献５】特開２００６−４０４４４号公報
【特許文献６】特開２００５−３３９７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
カレントミラー回路をビット線に接続して読み出しマージンを向上する手法では、残留分極値が時間の経過や熱等により変化し、読み出し動作時にビット線に現れる電圧がカレントミラー回路の動作範囲から外れると、読み出しマージンは減少する。
【０００６】
本発明の目的は、残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定し、読み出しマージンの減少を防止することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体メモリは、相補の論理が書き込まれる第１および第２強誘電体キャパシタを有するメモリセルと、第１および第２強誘電体キャパシタの一端にそれぞれ接続される第１および第２ビット線と、第３強誘電体キャパシタを有するリファレンスメモリセルと、第３強誘電体キャパシタの一端に接続される第３ビット線と、第１、第２および第３強誘電体キャパシタの他端に接続されるプレート線と、ドレインおよびゲートが第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが第３ビット線に接続される第３トランジスタとを含むカレントミラー回路と、メモリセルからデータを読み出す読み出し動作における第１期間に、第１、第２および第３ビット線を、第１電圧に設定する第１設定回路と、読み出し動作における第１期間の後の第２期間に、カレントミラー回路を動作させるために、第１、第２および第３トランジスタのソースを第１電圧と異なる第２電圧に設定する第２設定回路と、第１および第２ビット線に接続され、第２期間の後の第３期間に動作するセンスアンプとを有している。
【発明の効果】
【０００８】
残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定でき、読み出しマージンの減少を防止できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したビット線ドライバ、メモリセルアレイおよびセンスアンプ部の例を示している。
【図４】図３に示したセンスアンプの例を示している。
【図５】図３に示した強誘電体キャパシタの電気的特性の例を示している。
【図６】図３に示した強誘電体キャパシタのインプリント後の電気的特性の例を示している。
【図７】図３に示した強誘電体キャパシタの熱減極後の電気的特性の例を示している。
【図８】図２に示した半導体メモリの読み出し動作の例を示している。
【図９】別の半導体メモリの読み出し動作の例を示している。
【図１０】別の半導体メモリの読み出し動作の別の例を示している。
【図１１】別の実施形態の半導体メモリにおけるビット線ドライバ、メモリセルアレイおよびセンスアンプ部の例を示している。
【図１２】図１１に示したセンスアンプ部を有する半導体メモリの読み出し動作の例を示している。
【図１３】上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、強誘電体メモリである。強誘電体メモリは、絶縁材料である強誘電体材料を用いた強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。電圧が印加されているときの強誘電体キャパシタの容量値および強誘電体キャパシタに蓄積される電荷量は、残留分極の向きにより異なる。
【００１２】
半導体メモリＭＥＭは、メモリセルＭＣ、リファレンスメモリセルＲＭＣ、カレントミラー回路ＣＭ、設定回路ＳＥＴ１、ＳＥＴ２およびセンスアンプＳＡ、ＳＡＲを有している。メモリセルＭＣは、半導体メモリＭＥＭの外部から供給されるデータを記憶するために、相補の論理が書き込まれる強誘電体キャパシタＦ１、Ｆ２を有している。
【００１３】
強誘電体キャパシタＦ１は、一端がビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端がビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。相補の論理が書き込まれた強誘電体キャパシタＦ１、Ｆ２の残留分極値は互いに異なり、強誘電体キャパシタＦ１、Ｆ２の容量値は互いに異なる。メモリセルＭＣは、相補の論理が書き込まれた強誘電体キャパシタＦ１、Ｆ２の残留分極値に応じて、論理０または論理１を記憶する。
【００１４】
リファレンスメモリセルＲＭＣは、一端がリファレンスビット線ＢＬｒｅｆに接続され、他端がプレート線ＰＬに接続される強誘電体キャパシタＦＲを有している。例えば、強誘電体キャパシタＦＲの残留分極値は、強誘電体キャパシタＦ１、Ｆ２の残留分極値の一方と等しい。例えば、相補のビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値は、互いに等しい。
【００１５】
カレントミラー回路ＣＭは、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続されたトランジスタＴ１、Ｔ２、Ｔ３を有している。例えば、トランジスタＴ１−Ｔ３は、閾値電圧が互いに等しいｎＭＯＳトランジスタである。トランジスタＴ１−Ｔ３のゲートは、リファレンスビット線ＢＬｒｅｆに接続されている。
【００１６】
設定回路ＳＥＴ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを第１電圧に設定するスイッチまたは駆動回路を有している。例えば、第１電圧は電源電圧ＶＣＣ等のハイレベル電圧である。設定回路ＳＥＴ２は、トランジスタＴ１−Ｔ３のソースを第２電圧に設定するスイッチまたは駆動回路を有している。第２電圧は接地電圧ＧＮＤ等のロウレベル電圧である。
【００１７】
半導体メモリＭＥＭの読み出し動作において、トランジスタＴ１−Ｔ３のソースが設定回路ＳＥＴ２により接地線ＧＮＤに接続されるとき、トランジスタＴ１−Ｔ３のゲート・ソース電圧は、全て等しくなる。このため、トランジスタＴ１−Ｔ３のドレイン・ソース間に流れる電流は、全て等しくなる。センスアンプＳＡは、読み出し動作時に、ビット線ＢＬ、ＢＬＸの電圧差を増幅し、メモリセルＭＣに保持されているデータの論理を判定する。センスアンプＳＡＲは、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧と基準電圧ＶＲとの電圧差を増幅し、リファレンスビット線ＢＬｒｅｆを基準電圧ＶＲと逆の論理レベルに設定する。基準電圧ＶＲは、例えば、電源電圧ＶＣＣである。
【００１８】
この実施形態の半導体メモリＭＥＭでは、読み出し動作における第１期間に、設定回路ＳＥＴ１が動作し、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源電圧ＶＣＣにプリチャージする。これにより、各トランジスタＴ１−Ｔ３のドレインおよびゲートは電源電圧ＶＣＣに設定される。例えば、プレート線ＰＬは、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆのプリチャージ電圧と同じ値に設定される。
【００１９】
読み出し動作において、第１期間に続く第２期間に、設定回路ＳＥＴ２が動作し、トランジスタＴ１−Ｔ３のソースを接地線ＧＮＤに接続する。これにより、各トランジスタＴ１−Ｔ３は、ゲート・ソース間電圧がトランジスタＴ１−Ｔ３の閾値電圧を超えてオンし、カレントミラー回路として動作を開始する。
【００２０】
トランジスタＴ１−Ｔ３のオンにより、プリチャージされたビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆから接地線ＧＮＤに互いに等しい量の電荷が引き抜かれる。ビット線ＢＬには、強誘電体キャパシタＦ１の容量値とビット線ＢＬの容量値とで容量分割された電圧が現れる。ビット線ＢＬＸには、強誘電体キャパシタＦ２の容量値とビット線ＢＬＸの容量値とで容量分割された電圧が現れる。強誘電体キャパシタＦ１、Ｆ２の容量値は互いに異なるため、ビット線ＢＬ、ＢＬＸに現れる電圧は互いに相違する。
【００２１】
第２期間において、トランジスタＴ１−Ｔ３のオンによりビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は徐々に下がる。リファレンスビット線ＢＬｒｅｆの電圧（＝トランジスタＴ３のゲート・ソース間電圧）が、トランジスタＴ３の閾値電圧以下になると、トランジスタＴ１−Ｔ３はオフし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の低下は停止する。この後、第２期間に続く第３期間に、センスアンプＳＡが動作し、ビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する。センスアンプＳＡＲは、第３期間に、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲを元の分極状態に維持するために、リファレンスビット線ＢＬｒｅｆをロウレベルに設定する。なお、強誘電体キャパシタＦＲの残留分極値が、読み出し動作により変化しないことが保証できる場合、センスアンプＳＡＲは、半導体メモリＭＥＭに形成されなくてもよい。
【００２２】
この実施形態では、トランジスタＴ１−Ｔ３のソースの接地線ＧＮＤへの接続に応答して、トランジスタＴ１−Ｔ３は必ずオンし、ビット線ＢＬｒｅｆの電圧が、トランジスタＴ３の閾値電圧以下になるまでカレントミラー回路として動作する。すなわち、トランジスタＴ１−Ｔ３は、読み出し動作時に必ずオン状態からオフ状態に遷移する。これにより、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧を常にトランジスタＴ３の閾値電圧に設定でき、センスアンプＳＡが動作するときにビット線ＢＬ、ＢＬＸを常に所定の電圧範囲に設定できる。この結果、強誘電体キャパシタＦ１、Ｆ２の残留分極値が変化する場合にも、残留分極値のワースト値に合わせてトランジスタＴ３の閾値電圧を設計することで、読み出しマージンが減少することを防止でき、メモリセルＭＣに保持されているデータを正しく読み出すことができる。
【００２３】
なお、カレントミラー回路ＣＭのトランジスタＴ１−Ｔ３は、ｐＭＯＳトランジスタにより形成されてもよい。このとき、設定回路ＳＥＴ１は、第１期間にビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地電圧ＧＮＤ等のロウレベル電圧に設定する。設定回路ＳＥＴ２は、トランジスタＴ１−Ｔ３をオンするために、第２期間にトランジスタＴ１−Ｔ３のソースを電源電圧ＶＣＣ等のハイレベル電圧に設定する。
【００２４】
トランジスタＴ１−Ｔ３がｐＭＯＳトランジスタの場合、読み出し動作時に、トランジスタＴ１−Ｔ３のオンにより、電源線ＶＣＣからビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆに互いに等しい量の電荷がチャージされる。リファレンスビット線ＢＬｒｅｆの電圧が、電源電圧ＶＣＣからトランジスタＴ３の閾値電圧の絶対値を引いた値になると、トランジスタＴ１−Ｔ３はオフし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の低下は停止する。すなわち、トランジスタＴ３のゲート・ソース間電圧の絶対値が、トランジスタＴ３の閾値電圧の絶対値以下になると、トランジスタＴ１−Ｔ３はオフする。
【００２５】
そして、センスアンプＳＡは、第３期間に、強誘電体キャパシタＦ１、Ｆ２の残留分極値の相違に応じて現れるビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する。トランジスタＴ１−Ｔ３がｐＭＯＳトランジスタの場合、センスアンプＳＡＲは、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧と基準電圧ＶＲ（例えば、接地電圧ＧＮＤ）との電圧差を増幅し、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲを元の分極状態に維持するために、リファレンスビット線ＢＬｒｅｆをハイレベルに設定する。
【００２６】
以上、この実施形態では、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２の残留分極値が変化する場合にも、トランジスタＴ１−Ｔ３をオンさせ、カレントミラー回路ＣＭを必ず動作させることができる。この結果、読み出し動作時のビット線ＢＬ、ＢＬＸの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。
【００２７】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、クロック信号ＣＫに同期して動作するが、クロック信号ＣＫに非同期で動作してもよい。
【００２８】
半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドバッファ１４、ロウデコーダ１６、タイミング生成部１８、ワード線ドライバ２０、プレート線ドライバ２２、ビット線ドライバ２４、メモリセルアレイ２６、コラムデコーダ２８、センスアンプ部３０およびデータ入出力バッファ３２を有している。
【００２９】
クロックバッファ１０は、外部端子を介してクロック信号ＣＫを受け、受けたクロック信号ＣＫを内部クロック信号ＩＣＫとして出力する。アドレスバッファ１２は、内部クロック信号ＩＣＫに同期してアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。例えば、ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位のビット群であり、コラムアドレス信号ＣＡは、アドレス信号ＡＤの下位のビット群である。
【００３０】
コマンドバッファ１４は、内部クロック信号ＩＣＫに同期してライトイネーブル信号ＷＥを受け、ライトイネーブル信号ＷＥの論理レベルに応じて、入出力制御信号ＩＯＣＮＴを生成する。例えば、入出力制御信号ＩＯＣＮＴが論理０のとき読み出し動作が実行され、入出力制御信号ＩＯＣＮＴが論理１のとき書き込み動作が実行される。なお、コマンドバッファ１４は、半導体メモリＭＥＭの有効／無効を示すチップイネーブル信号等を、ライトイネーブル信号ＷＥとともに受け、タイミング生成回路１８等を動作させる制御信号を出力してもよい。
【００３１】
ロウデコーダ１６は、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかおよびプレート線ＰＬのいずれかを選択するための複数の選択信号ＲＳＥＬのいずれかを有効レベルに設定する。例えば、選択信号ＲＳＥＬは、ワード線ＷＬおよびプレート線ＰＬのペア毎に設けられる。
【００３２】
タイミング生成部１８は、内部クロック信号ＩＣＫおよび入出力制御信号ＩＯＣＮＴに応じて、ワード線ドライバ２０、プレート線ドライバ２２およびデータ入出力バッファ３２を動作させるためのタイミング信号をそれぞれ生成する。また、タイミング生成部１８は、内部クロック信号ＩＣＫおよび入出力制御信号ＩＯＣＮＴに応じて、ビット線ドライバ２４を動作させるためのセット信号ＢＬＳＥＴおよびリセット信号ＢＬＲＳＴと、センスアンプ部３０を動作させるためのイネーブル信号ＳＡ０およびスイッチ信号ＳＷとを生成する。
【００３３】
ワード線ドライバ２０は、有効レベルの選択信号ＲＳＥＬに対応するワード線ＷＬをタイミング信号に応じて所定の期間ハイレベルに活性化し、他のワード線ＷＬをロウレベルに維持する。ワード線ドライバ２０は、選択トランジスタＳ１、Ｓ２、ＳＲをオンする第４設定回路の一例である。
【００３４】
プレート線ドライバ２２は、有効レベルの選択信号ＲＳＥＬに対応するプレート線ＰＬを、タイミング信号に応じて所定の期間ハイレベルに活性化し、他のプレート線ＰＬをロウベルに維持する。プレート線ドライバ２２は、プレート線ＰＬを電源電圧ＶＣＣに設定する第３設定回路の一例である。
【００３５】
ビット線ドライバ２４は、読み出し動作時に、タイミング生成部１８からのタイミング信号に応じて、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをハイレベルにプリチャージする。また、ビット線ドライバ２４は、書き込み動作時に、タイミング生成部１８からのタイミング信号、選択信号ＣＳＥＬおよびデータ入出力バッファ３２を介して供給される書き込みデータの論理に応じて、ビット線対ＢＬ／ＢＬＸをハイレベル／ロウレベルまたはロウレベル／ハイレベルに設定する。ビット線ドライバ２４は、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源電圧ＶＣＣに設定する第１設定回路の一例である。ビット線ドライバ２４の例は、図３に示す。
【００３６】
メモリセルアレイ２６は、マトリックス状に配置されるメモリセルＭＣおよび図１の縦方向に配列されるリファレンスメモリセルＲＭＣを有している。ワード線ＷＬおよびプレート線ＰＬは、図１の横方向に配列されるメモリセルＭＣおよびリファレンスメモリセルＲＭＣの列に共通に接続されている。ビット線ＢＬ、ＢＬＸは、図１の縦方向に配列されるメモリセルＭＣの列に共通に接続されている。リファレンスビット線ＢＬｒｅｆは、リファレンスメモリセルＲＭＣの列に共通に接続されている。
【００３７】
メモリセルＭＣは、選択トランジスタ対Ｓ１、Ｓ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。この種のメモリセルＭＣは、２Ｔ２Ｃタイプと称される。例えば、各選択トランジスタＳ１、Ｓ２は、ｎＭＯＳトランジスタで形成される。強誘電体キャパシタＦ１は、一端が選択トランジスタＳ１を介してビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が選択トランジスタＳ２を介してビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。選択トランジスタＳ１、Ｓ２のゲートは、共通のワード線ＷＬに接続されている。
【００３８】
リファレンスメモリセルＲＭＣは、選択トランジスタＳＲおよび強誘電体キャパシタＦＲを有している。この種のリファレンスメモリセルＲＭＣは、１Ｔ１Ｃタイプと称される。例えば、選択トランジスタＳＲは、ｎＭＯＳトランジスタで形成される。強誘電体キャパシタＲＦは、一端が選択トランジスタＳＲを介してリファレンスビット線ＢＬｒｅｆに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ１、Ｆ２、ＦＲは、同じ大きさおよび同じ構造を有しており、電気的特性は、残留分極値を除き互いに同じである。
【００３９】
各メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２は、互いに反対の分極状態に設定されることで、データ端子Ｉ／Ｏに供給されるデータ（論理０または論理１）を記憶する。すなわち、強誘電体キャパシタＦ１、Ｆ２は、相補の分極状態に設定されることで１つの論理を記憶する。各リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、強誘電体キャパシタＦ１、Ｆ２の一方の分極状態と同じ分極状態に設定される。
【００４０】
コラムデコーダ２８は、コラムアドレス信号ＣＡをデコードし、ビット線対ＢＬ、ＢＬＸの所定数を選択するための複数の選択信号ＣＳＥＬのいずれかを有効レベルに設定し、他の選択信号ＣＳＥＬの無効レベルを維持する。例えば、１つの選択信号ＣＳＥＬにより、データ端子Ｉ／Ｏのビット数と同じ数のビット線対ＢＬ、ＢＬＸが選択される。センスアンプ部３０は、読み出し動作時に、選択信号ＣＳＥＬにより選択されるビット線対ＢＬ、ＢＬＸに接続されるセンスアンプＳＡ（図３）を有している。各センスアンプＳＡは、対応するビット線対ＢＬ、ＢＬＸの電荷量に応じて、メモリセルＭＣに保持されているデータの論理を判定し、相補のデータ信号ＤＯ、ＤＯＸとして出力する。例えば、データ信号対ＤＯ、ＤＯＸのビット数は、データ入出力端子Ｉ／Ｏのビット数と同じである。センスアンプ部３０の例は、図３に示す。
【００４１】
データ入出力バッファ３２は、読み出し動作時に、タイミング生成部１８からのタイミング信号に応じて、センスアンプ部３０からのデータ信号ＤＯ、ＤＯＸが示す論理レベルを読み出しデータとして各データ入出力端子Ｉ／Ｏに出力する。データ入出力バッファ３２は、書き込み動作時に、タイミング生成部１８からのタイミング信号に応じて、各データ入出力端子Ｉ／Ｏで受ける書き込みデータの論理をビット線ドライバ２４に出力する。
【００４２】
図３は、図２に示したビット線ドライバ２４、メモリセルアレイ２６およびセンスアンプ部３０の例を示している。なお、図３では、１ビットのデータを書き込み、読み出すために必要な回路を示している。
【００４３】
強誘電体キャパシタＦ１、Ｆ２、ＦＲに付けた矢印は分極状態を表している。この例では、強誘電体キャパシタＦ１は、Ｐタームの分極状態に設定され、強誘電体キャパシタＦ２は、Ｕタームの分極状態に設定されている。このとき、メモリセルＭＣは、例えば論理１を記憶している。リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｕタームの分極状態に設定されている。ＰタームおよびＵタームについては、図５で説明する。
【００４４】
ビット線ドライバ２４は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続されるドライバ回路ＤＲＶを有している。読み出し動作時に、全てのドライバ回路ＤＲＶは、セット信号ＢＬＳＥＴおよびリセット信号ＢＬＲＳＴに応じて、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを所定の電圧に設定する。書き込み動作時に、データが書き込まれるメモリセルＭＣに対応するドライバ回路ＤＲＶは、データ入出力バッファ３２を介して供給される書き込みデータの論理に応じて、ビット線対ＢＬ、ＢＬＸを所定の電圧に設定する。
【００４５】
センスアンプ部３０は、センスアンプＳＡ、ＳＡＲ、カレントミラー回路ＣＭおよび電源スイッチ部ＰＳＷを有している。センスアンプＳＡの例は、図４に示す。強誘電体キャパシタＦＲは、Ｕタームの分極状態に設定されるとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび電源線ＶＣＣに接続される。なお、強誘電体キャパシタＦＲは、Ｐタームの分極状態に設定されてもよい。このとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび接地線ＧＮＤに接続される。
【００４６】
カレントミラー回路ＣＭは、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続され、ゲートがリファレンスビット線ＢＬｒｅｆに接続され、ソースが電源スイッチ部ＰＳＷに接続されたｎＭＯＳトランジスタＮ１を有している。全てのｎＭＯＳトランジスタＮ１は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線ＢＬｒｅｆの電圧に応じて変化するｎＭＯＳトランジスタＮ１のドレイン・ソース間抵抗は、全て同じ値になり、全てのｎＭＯＳトランジスタＮ１のドレイン・ソース間に同じ電流が流れる。
【００４７】
電源スイッチ部ＰＳＷは、ドレインがｎＭＯＳトランジスタＮ１のソースにそれぞれ接続され、ゲートがスイッチ信号線ＳＷに接続され、ソースが接地線ＧＮＤに接続されたｎＭＯＳトランジスタＮ２を有している。ｎＭＯＳトランジスタＮ２は、スイッチ信号ＳＷがハイレベルの期間にオンし、ｎＭＯＳトランジスタＮ１のソースを接地線ＧＮＤに接続する。これにより、カレントミラー回路ＣＭは動作可能になり、リファレンスビット線ＢＬｒｅｆの電圧に応じて、ビット線対ＢＬ、ＢＬＸから互いに等しい量の電荷を引き抜く。電源スイッチ部ＰＳＷは、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースを接地電圧ＧＮＤに設定する第２設定回路の一例である。センスアンプ部３０の動作の例は、図８に示す。
【００４８】
図４は、図３に示したセンスアンプＳＡの例を示している。センスアンプＳＡは、ｐＭＯＳトランジスタＰ３、Ｐ４とｎＭＯＳトランジスタＮ３、Ｎ４とを含むフリップフロップを有している。ｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３によりＣＭＯＳインバータＩＶ３が形成され、ｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４によりＣＭＯＳインバータＩＶ４が形成されている。
【００４９】
ｐＭＯＳトランジスタＰ３、Ｐ４のソースは、ｐＭＯＳトランジスタＰ５を介して電源線ＶＣＣに接続されている。ｎＭＯＳトランジスタＮ３、Ｎ４のソースは、ｎＭＯＳトランジスタＮ５を介して接地線ＧＮＤに接続される。ｐＭＯＳトランジスタＰ５のゲートは、イネーブル信号ＳＡ０の論理を反転させた信号を受けている。ｎＭＯＳトランジスタＮ５のゲートは、イネーブル信号ＳＡ０を受けている。
【００５０】
ビット線ＢＬＸおよびデータ線ＤＯＸは、ｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３のドレインとｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４のゲートとに接続されている。ビット線ＢＬおよびデータ線ＤＯは、ｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４のドレインとｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３のゲートとに接続されている。
【００５１】
センスアンプＳＡは、イネーブル信号ＳＡ０がハイレベルの期間にビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、データ信号ＤＯ、ＤＯＸとして出力する。なお、センスアンプＳＡから図２に示したデータ入出力バッファ３２に出力されるデータ信号は、データ信号ＤＯ、ＤＯＸの一方でもよい。
【００５２】
なお、センスアンプＳＡＲは、図４のビット線ＢＬＸの代わりにリファレンスビット線ＢＬｒｅｆが接続され、ビット線ＢＬの代わりに電源線ＶＣＣが接続されることを除き、センスアンプＳＡと同じである。但し、センスアンプＳＡＲは、データ信号線ＤＯＸ、ＤＯに接続されない。
【００５３】
図５は、図３に示した強誘電体キャパシタＦ１、Ｆ２の電気的特性の例を示している。図５の左側は、強誘電体キャパシタＦ１、Ｆ２に印加される電圧Ｖと電荷量Ｑとの関係であるヒステリシス特性を示している。電圧Ｖは、プレート線ＰＬの電圧ＶＰＬとビット線ＢＬ（またはＢＬＸ）の電圧ＶＢＬとの差ＶＰＬ−ＶＢＬを示す。
【００５４】
図５の右側は、各強誘電体キャパシタＦ１、Ｆ２に印加される電圧Ｖと電荷量Ｑとの関係（ＱＶ特性）を示している。ヒステリシス特性において、強誘電体キャパシタＦ１、Ｆ２に相補のデータが書き込まれた後の残留分極値は、電圧Ｖが印加されていない状態で、ヒステリシス曲線上の黒丸および白丸で示す位置する。この状態で、強誘電体キャパシタＦ１、Ｆ２に正の電圧Ｖを印加すると、電荷量Ｑは増加する。例えば、ビット線ＢＬまたはＢＬＸを０Ｖに設定し、プレート線ＰＬを電源電圧ＶＣＣに設定することにより、正の電圧ＶＣＣが強誘電体キャパシタＦ１、Ｆ２に印加される。
【００５５】
白丸で示す位置（ａ）からヒステリシス曲線の右上端の位置（ｂ）までの経路はＵタームと称され、黒丸で示す位置（ｃ）から位置（ｂ）までの経路はＰタームと称される。なお、強誘電体キャパシタＦＲは、強誘電体キャパシタＦ１、Ｆ２と同じ電気的特性を有しており、Ｕタームの分極状態の特性を示す。
【００５６】
一方、強誘電体キャパシタＦ１、Ｆ２に負の電圧Ｖを印加すると、電荷量Ｑは減少する。例えば、ビット線ＢＬまたはＢＬＸを電源電圧ＶＣＣに設定し、プレート線ＰＬを０Ｖに設定することにより、負の電圧（−ＶＣＣ）が強誘電体キャパシタＦ１、Ｆ２に印加される。白丸で示す位置（ａ）からヒステリシス曲線の左下端の位置（ｄ）までの経路はＮタームと称され、黒丸で示す位置（ｃ）から位置（ｄ）までの経路はＤタームと称される。
【００５７】
以降の説明では、残留分極値が白丸で示す位置（ａ）に設定された強誘電体キャパシタＦ１、Ｆ２をＵタームまたはＮタームとも称し、残留分極値が黒丸で示す位置（ｃ）に設定された強誘電体キャパシタＦ１、Ｆ２をＰタームまたはＤタームとも称する。
【００５８】
この実施形態では、メモリセルＭＣからデータを読み出すときに、強誘電体キャパシタＦ１、Ｆ２、ＦＲに正の電圧Ｖが印加される。このとき、ＱＶ特性に示すように、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）に蓄積される電荷量Ｑは、Ｕタームの強誘電体キャパシタＦ２（またはＦ１）に蓄積される電荷量Ｑより大きくなる。換言すれば、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の容量値は、Ｕタームの強誘電体キャパシタＦ２（またはＦ１）の容量値より大きい。最大の電圧Ｖ（ＶＰＬ＝ＶＣＣ、ＶＢＬ＝０Ｖ）が印加されるときの電荷量は、Ｐタームでは位置（ｂ）と位置（ｃ）の縦軸方向の差に対応し、Ｕタームでは位置（ｂ）と位置（ａ）の縦軸方向の差に対応する。
【００５９】
読み出し動作において、強誘電体キャパシタＦ１の容量値とビット線ＢＬの容量値により容量分割された電圧がビット線ＢＬに現れ、強誘電体キャパシタＦ２の容量値とビット線ＢＬＸの容量値により容量分割された電圧がビット線ＢＬＸに現れる。ビット線ＢＬ、ＢＬＸの容量値は、互いに等しい。例えば、メモリセルＭＣが論理１を保持するとき、強誘電体キャパシタＦ１はＰタームであり、強誘電体キャパシタＦ２はＵタームである。このとき、容量値の大きい強誘電体キャパシタＦ１に接続されるビット線ＢＬの電圧は、容量値の小さい強誘電体キャパシタＦ２に接続されるビット線ＢＬＸの電圧より高くなる。
【００６０】
読み出し動作時のビット線ＢＬ、ＢＬＸの電圧は、ＱＶ特性における電荷量Ｑの変化と同様に変化する。図４に示したセンスアンプＳＡは、ビット線ＢＬ、ＢＬＸの電圧差を増幅することで、メモリセルＭＣに保持されている論理を判定する。このため、図５では、メモリセルＭＣの読み出しマージンは、電圧Ｖが高いほど大きくなる。
【００６１】
なお、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の分極値は、正の電圧Ｖが印加されると位置（ｂ）に移動し、電圧Ｖの印加を停止すると位置（ａ）に移動する。すなわち、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の分極状態は、読み出し動作により反転し、Ｕタームに変化する。したがって、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）は、読み出し動作後に、負の電圧Ｖを印加することにより、データの再書き込み動作を実施する必要がある。再書き込み動作により、分極状態は、位置（ｄ）を経由して元の位置（ｃ）に戻る。
【００６２】
図６は、図３に示した強誘電体キャパシタＦ１、Ｆ２のインプリント後の電気的特性の例を示している。インプリントは、強誘電体キャパシタの特性を示すヒステリシスループが電圧軸方向にシフトする現象である。インプリントは、強誘電体キャパシタに論理値が書き込まれた後、長い時間が経過することで発生する。
【００６３】
例えば、Ｐタームの強誘電体キャパシタのヒステリシス曲線は、太い実線で示すように、インプリントにより正の電圧方向にシフトする。Ｕタームの強誘電体キャパシタのヒステリシス曲線は、太い破線で示すように、インプリントにより負の電圧方向にシフトする。なお、一点鎖線で示したヒステリシス曲線は、インプリントが発生する前の元のヒステリシス曲線（図５）を示している。
【００６４】
２Ｔ２ＣタイプのメモリセルＭＣでは、強誘電体キャパシタ対Ｆ１、Ｆ２の一方および他方は、ＰタームおよびＵタームに設定されている。このため、インプリント後の強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態は、（ｃ１）、（ａ１）に位置している。この状態で、逆の論理がメモリセルＭＣに書き込まれ、強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態が反転すると、強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態は、位置（ａ２）、（ｃ２）になる。
【００６５】
図６の右側は、残留分極値が位置（ａ２）、（ｃ２）に位置する強誘電体キャパシタ対Ｆ１、Ｆ２のＱＶ特性を示している。インプリント後に逆の論理がメモリセルＭＣに書き込まれたとき、Ｐタームの残留分極値は、位置（ｃ１）から位置（ｃ２）に増加するため、正の電圧Ｖが印加されたときの電荷量は減少する。一方、Ｕタームの残留分極値は、位置（ａ１）から位置（ａ２）に減少するため、正の電圧Ｖが印加されたときの電荷量は増加する。この結果、電圧Ｖが電圧Ｖ１以上の領域では、ＰタームとＵタームの電荷量が逆転し、データを正常に読み出すことができない。すなわち、インプリント後に逆の論理が書き込まれたメモリセルＭＣの読み出し動作を考慮すると、印加電圧Ｖは、値Ｖ１より小さいＶ２以下にする必要がある。
【００６６】
図７は、図３に示した強誘電体キャパシタＦ１、Ｆ２の熱減極後の電気的特性の例を示している。熱減極は、データが書き込まれた強誘電体キャパシタに熱が加わることにより発生する。例えば、熱減極は、半導体メモリＭＥＭを、プリント基板上にはんだ付けするときなどに発生する。
【００６７】
図７に太線で示す熱減極後のヒステリシス曲線は、一点鎖線で示す元のヒステリシス曲線（図５）より小さくなる。熱減極後により、Ｐタームの強誘電体キャパシタの分極状態は位置（ｃ）から黒丸で示す位置（ｃ３）に変化し、元の値より増加する。熱減極後により、Ｕタームの強誘電体キャパシタの分極状態は位置（ａ）から白丸で示す位置（ａ３）に変化し、元の値より減少する。
【００６８】
図７の右側は、残留分極値が位置（ａ３）、（ｃ３）に位置する熱減極後の強誘電体キャパシタ対のＱＶ特性を示している。Ｐタームの強誘電体キャパシタでは、熱減極により残留分極値が増加するため、正の電圧Ｖが印加されたときの電荷量は減少する。一方、Ｕタームの強誘電体キャパシタでは、熱減極により残留分極値が減少するため、正の電圧Ｖが印加されたときの電荷量は増加する。この結果、ＰタームとＵタームの電荷量の差は、熱減極前の図５の特性に比べて小さくなり、読み出しマージンは減少する。熱減極された強誘電体キャパシタ対を有するメモリセルＭＣからデータを正常に読み出すためには、電圧Ｖを値Ｖ３以上に設定する必要がある。例えば、電圧値Ｖ３は、図６に示した電圧値Ｖ２より小さい。
【００６９】
図６および図７に示したＱＶ特性より、インプリント後および熱減極後の読み出し動作においてメモリセルＭＣから正常なデータを読み出すために、強誘電体キャパシタＦ１、Ｆ２に印加する電圧Ｖ（ＶＰＬ−ＶＢＬ）は、値Ｖ３から値Ｖ２までの範囲に設定する必要がある。
【００７０】
図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、データが読み出されるメモリセルＭＣは、論理１を保持しており、図３に示したように、強誘電体キャパシタＦ１がＰタームに設定され、強誘電体キャパシタＦ２がＵタームに設定されている。図８は、読み出しコマンドが半導体メモリＭＥＭに供給された後の動作を示している。読み出しコマンドは、図2に示したクロック信号ＣＫの立ち上がりエッジに同期して、ロウレベルのライトイネーブル信号ＷＥが供給されるときに、コマンドバッファ１４により認識される。
【００７１】
まず、時刻Ｔ０において、ビット線ドライバ２４は、リセット信号ＢＬＲＳＴのロウレベルへの変化により、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地線ＧＮＤから切り離し、ロウレベルのフローティング状態に設定する。ビット線ドライバ２４は、セット信号ＢＬＳＥＴのパルスに応答してビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを所定の期間電源線ＶＣＣに接続する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、セット信号ＢＬＳＥＴのハイレベル期間にプリチャージされる。ビット線ドライバ２４は、セット信号ＢＬＳＥＴの立ち下がりエッジに応答して、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源線ＶＣＣから切り離し、ハイレベルのフローティング状態に設定する。プレート線ドライバ２２は、タイミング生成部１８からのタイミング信号に応答してプレート線ＰＬをハイレベルに活性化する。
【００７２】
時刻Ｔ１において、ワード線ドライバ２０は、読み出し動作を実行するワード線ＷＬをハイレベルに活性化する。ビット線ＢＬ、ＢＬＸのハイレベルを強誘電体キャパシタＦ１、Ｆ２の一端に確実に伝達するために、例えば、ワード線ＷＬのハイレベルは、ビット線ＢＬ、ＢＬＸのハイレベルに対して、選択トランジスタＳ１、Ｓ２の閾値電圧より高く設定される。
【００７３】
ワード線ＷＬの活性化により、選択トランジスタＳ１、Ｓ２がオンし、強誘電体キャパシタＦ１、Ｆ２の一端は、ビット線ＢＬ、ＢＬＸのハイレベル（＝ＶＣＣ）が印加される。このとき、プレート線ＰＬのハイレベルが強誘電体キャパシタＦ１、Ｆ２の他端に印加されているため、各強誘電体キャパシタＦ１、Ｆ２の両端に電圧差は発生しない。したがって、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをプリチャージする場合にも、強誘電体キャパシタＦ１、Ｆ２、ＦＲの残留分極値が変化することを防止でき、メモリセルＭＣに保持されているデータが破壊することを防止できる。時刻Ｔ０から時刻Ｔ２までの期間Ｐ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが電源電圧ＶＣＣに設定される期間である。
【００７４】
時刻Ｔ２において、タイミング生成部１８は、スイッチ信号ＳＷをハイレベルに設定する。ハイレベルのスイッチ信号ＳＷにより、図３に示した電源スイッチ部ＰＳＷの全てのｎＭＯＳトランジスタＮ２がオンし、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースを接地電圧ＧＮＤ（＝０Ｖ）に設定する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、フローティング状態のハイレベル（＝ＶＣＣ）に設定されているため、カレントミラー回路ＣＭの全てのｎＭＯＳトランジスタＮ１のゲート・ソース間電圧は、電源電圧ＶＣＣになる。
【００７５】
ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴは、電源電圧ＶＣＣより低いため、全てのｎＭＯＳトランジスタＮ１はオンする。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにプリチャージされている電荷は、接地線ＧＮＤに徐々に抜け、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は低下する。このとき、ビット線ＢＬＸに接続されるＵタームの強誘電体キャパシタＦ２の容量値は、ビット線ＢＬに接続されるＰタームの強誘電体キャパシタＦ１の容量値より小さい。このため、ビット線ＢＬＸの電圧降下量は、ビット線ＢＬの電圧降下量より大きくなる。
【００７６】
リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｕタームに設定されているため、リファレンスビット線ＢＬｒｅｆの電圧降下量は、ビット線ＢＬＸの電圧降下量と同じである。リファレンスビット線ＢＬｒｅｆの電圧が、ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴまで下がると、ｎＭＯＳトランジスタＮ１はオフする。これにより、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の降下は停止する。時刻Ｔ２から時刻Ｔ３までの期間Ｐ２は、カレントミラー回路ＣＭが動作する期間である。
【００７７】
時刻Ｔ３において、タイミング生成部１８は、スイッチ信号ＳＷをロウレベルに非活性化する。これにより、電源スイッチ部ＰＳＷのｎＭＯＳトランジスタＮ２はオフし、カレントミラー回路ＣＭの動作が停止する。また、タイミング生成部１８は、イネーブル信号ＳＡ０をハイレベルに活性化し、センスアンプＳＡ、ＳＡＲの動作を開始する。
【００７８】
センスアンプＳＡは、ビット線ＢＬ、ＢＬＸの電圧差を増幅する。Ｐタームの強誘電体キャパシタＦ１に接続されているビット線ＢＬの電圧は、電源電圧ＶＣＣまで上昇し、Ｕタームの強誘電体キャパシタＦ２に接続されているビット線ＢＬＸの電圧は、接地電圧ＧＮＤ（＝０Ｖ）まで下降する。センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆの電圧と電源電圧ＶＣＣとの電圧差を増幅し、リファレンスビット線ＢＬｒｅｆを常にロウレベル（＝０Ｖ）に設定する。
【００７９】
ここで、センスアンプＳＡが動作を開始するとき、ビット線ＢＬＸの電圧は閾値電圧ＶＴと同じ値であり、ビット線ＢＬの電圧は、閾値電圧ＶＴより僅かに高い電圧である。例えば、閾値電圧ＶＴは、プレート線ＰＬの電圧（＝ＶＣＣ）から図６に示した電圧Ｖ２を引いた値に設計される。
【００８０】
これにより、時刻Ｔ３において、Ｕタームの強誘電体キャパシタＦ２に掛かる電圧Ｖを、図６の電圧Ｖ２に設定でき、Ｐタームの強誘電体キャパシタＦ１に掛かる電圧Ｖを、電圧Ｖ２より低く、図７の電圧Ｖ３より高い値に設定できる。換言すれば、時刻Ｔ３において、強誘電体キャパシタＦ１、Ｆ２に掛かる電圧Ｖを、電圧Ｖ２以下で電圧Ｖ３より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタＦ１、Ｆ２、あるいは熱減極された強誘電体キャパシタＦ１、Ｆ２のいずれにおいても、メモリセルＭＣに保持されているデータを確実に読み出すことができる。時刻Ｔ３から時刻Ｔ４までの期間Ｐ３は、センスアンプＳＡが増幅動作を実施する期間である。
【００８１】
時刻Ｔ４において、プレート線ドライバ２２は、センスアンプＳＡ、ＳＡＲが動作している間に、プレート線ＰＬをロウレベル（＝０Ｖ）に変化する。これにより、Ｐタームの強誘電体キャパシタＦ１は、負の電圧Ｖを受け、分極状態は、図５に示した位置（ｂ）から位置（ｃ）を経由して位置（ｄ）に変化する。すなわち、Ｐタームの再書き込みが実施される。一方、Ｕタームの強誘電体キャパシタＦ２は、プレート線ＰＬのロウレベルとビット線ＢＬＸのロウレベルとを受け、図５に示した位置（ｂ）から位置（ｃ）に変化する。
【００８２】
なお、一端がリファレンスビット線ＢＬｒｅｆに接続されるセンスアンプＳＡＲの他端には、電源電圧ＶＣＣが印加されている。このため、リファレンスメモリセルＲＭＣにおけるＵタームの強誘電体キャパシタＦＲは、正の電圧Ｖを受け、分極状態は、図５に示した位置（ｂ）に維持され、Ｕタームに保持される。すなわち、強誘電体キャパシタＦＲに常にＵタームが書き込まれる。
【００８３】
時刻Ｔ５において、タイミング生成部１８は、イネーブル信号ＳＡ０をロウレベルに非活性化し、センスアンプＳＡの動作を停止する。また、ビット線ドライバ２４は、ハイレベルのリセット信号ＢＬＲＳＴに応じて、ビット線ＢＬおよびリファレンスビット線ＢＬｒｅｆをロウレベル（＝０Ｖ）にリセットする。これにより、Ｐタームの強誘電体キャパシタＦ１は、プレート線ＰＬのロウレベルとビット線ＢＬのロウレベルとを受け、図５のヒステリシス曲線の黒丸の位置（ｃ）に移動する。
【００８４】
時刻Ｔ６において、ワード線ドライバ２０は、ワード線ＷＬをロウレベルにリセットする。ロウレベルのワード線ＷＬにより、選択トランジスタＳ１、Ｓ２、ＲＴはオフし、強誘電体キャパシタＦ１、Ｆ２、ＦＲとビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆとの接続が解除される。そして、読み出し動作が完了する。
【００８５】
図９は、別の半導体メモリの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この半導体メモリは、タイミング生成部１８およびビット線ドライバ２４が、図２と相違している。タイミング生成部１８は、読み出し動作において、セット信号ＢＬＳＥＴを出力せず、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、読み出し動作の開始時にプリチャージされない。また、タイミング生成部１８は、プレート線ＰＬを駆動するためのタイミング信号の生成タイミングを図８と相違させる。その他の動作は、図８と同様である。
【００８６】
メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２およびリファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、図３と同様に、それぞれＰターム、Ｕターム、Ｕタームの分極状態に設定されている。
【００８７】
図９では、時刻Ｔ０において、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、リセット信号ＢＬＲＳＴのロウレベルへの変化により、ロウレベルのフローティング状態に設定される。このため、時刻Ｔ１において、ワード線ＷＬがハイレベルに活性化されるとき、プレート線ＰＬおよびビット線ＢＬ、ＢＬＸ、リファレンスビット線ＢＬｒｅｆはロウレベルである。
【００８８】
時刻Ｔ２において、プレート線ＰＬがハイレベルに活性化され、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの各電圧は、各強誘電体キャパシタＦ１、Ｆ２、ＦＲの容量値と各ビット線容量との容量分割に応じて上昇する。また、スイッチ信号ＳＷがハイレベルに変化し、図３に示した電源スイッチ部ＰＳＷの全てのｎＭＯＳトランジスタＮ２がオンする。ｎＭＯＳトランジスタＮ２のオンにより、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースが接地線ＧＮＤに接続され、カレントミラー回路ＣＭが動作可能な状態になる。
【００８９】
リファレンスビット線ＢＬｒｅｆの電圧が、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１の閾値電圧ＶＴを超えると、全てのｎＭＯＳトランジスタＮ１はオンし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電荷をそれぞれ引き抜く。これにより、リファレンスビット線ＢＬｒｅｆの電圧は、ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴと同じ値に設定される。リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲと同じＵタームの分極状態に設定されている強誘電体キャパシタＦ２に接続されたビット線ＢＬＸの電圧も、閾値電圧ＶＴと同じ値に設定される。
【００９０】
ビット線ＢＬに接続されるＰタームの強誘電体キャパシタＦ１の容量値は、ビット線ＢＬＸに接続されるＵタームの強誘電体キャパシタＦ２の容量値より大きい。このため、ビット線ＢＬの電圧は、ビット線ＢＬＸの電圧より高くなる。この後、図８と同様に、センスアンプＳＡが動作し、ビット線ＢＬ、ＢＬＸの電圧差を増幅され、プレート線ＰＬがロウレベルに変化し、Ｐタームの強誘電体キャパシタＦ１に対するデータ再書き込みが実施される。そして、読み出し動作が完了する。
【００９１】
図１０は、別の半導体メモリの読み出し動作の別の例を示している。図８および図９と同じ動作については、詳細な説明は省略する。この半導体メモリは、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値が大きいことを除き、図９の動作を実行する半導体メモリと同じである。例えば、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値は、メモリ容量が大きく、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの長さが長くなるときに大きくなる。図１０は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧波形を除き、図９と同じである。
【００９２】
ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値が大きいとき、時刻Ｔ２から時刻Ｔ３において、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は上昇しにくい。リファレンスビット線ＢＬｒｅｆの電圧が、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１の閾値電圧ＶＴまで到達しないとき、ｎＭＯＳトランジスタＮ１はオンせず、カレントミラー回路ＣＭは動作しない。すなわち、リファレンスビット線ＢＬｒｅｆの電圧は、カレントミラー回路ＣＭの動作範囲から外れてしまう。このとき、プレート線ＰＬの電圧（＝ＶＣＣ）からビット線ＢＬＸの電圧を引いた値が、図６に示した電圧Ｖ１より高くなると、インプリントされた強誘電体キャパシタＦ１、Ｆ２を有するメモリセルＭＣの読み出しマージンは減少する。
【００９３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが電源電圧ＶＣＣに設定される期間Ｐ１に、プレート線ＰＬを電源電圧ＶＣＣに設定することにより、強誘電体キャパシタＦ１、Ｆ２、ＦＲの分極値が変化することを防止でき、メモリセルＭＣの読み出しマージンの減少を防止できる。
【００９４】
図１１は、別の実施形態の半導体メモリＭＥＭにおけるビット線ドライバ２４Ａ、メモリセルアレイ２６およびセンスアンプ部３０Ａの例を示している。ビット線ドライバ２４Ａおよびセンスアンプ部３０Ａを除く構成は、プレート線ＰＬ、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを駆動するためのタイミング信号が異なることを除き、図２に示した半導体メモリＭＥＭと同じである。すなわち、半導体メモリＭＥＭは、強誘電体メモリである。
【００９５】
この実施形態では、強誘電体キャパシタＦ１は、図５に示したＮタームの分極状態に設定され、強誘電体キャパシタＦ２は、Ｄタームの分極状態に設定されている。このとき、メモリセルＭＣは、論理１を記憶している。読み出し動作において、強誘電体キャパシタＦ１、Ｆ２に負の電圧Ｖが印加される。例えば、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームの分極状態に設定される。強誘電体キャパシタＦＲがＤタームの分極状態に設定されるとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび接地線ＧＮＤに接続される。なお、強誘電体キャパシタＦＲは、Ｎタームの分極状態に設定されてもよい。このとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび電源線ＶＣＣに接続される。
【００９６】
ビット線ドライバ２４Ａのドライバ回路ＤＲＶは、読み出し動作において、ハイレベルのリセット信号ＢＬＲＳＴを受けている間、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地線ＧＮＤに接続する。ドライバ回路ＤＲＶは、ロウレベルのリセット信号ＢＬＲＳＴを受けている間、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをフローティング状態に設定する。なお、ドライバ回路ＤＲＶは、読み出し動作中に図３に示したセット信号ＢＬＳＥＴを受けない。ドライバ回路ＤＲＶは、書き込み動作において、強誘電体キャパシタＦ１またはＦ２を図５に示したＤタームの分極状態に設定するときに、ビット線ＢＬまたはＢＬＸを電源線ＶＣＣに接続する。
【００９７】
センスアンプ部３０Ａは、カレントミラー回路ＣＭおよび電源スイッチ部ＰＳＷが図３と相違している。カレントミラー回路ＣＭは、図３のｎＭＯＳトランジスタＮ１の代わりにｐＭＯＳトランジスタＰ１を配置して形成されている。ｐＭＯＳトランジスタＰ１は、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続され、ゲートがリファレンスビット線ＢＬｒｅｆに接続され、ソースが電源スイッチ部ＰＳＷに接続されている。全てのｐＭＯＳトランジスタＰ１は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線ＢＬｒｅｆの電圧に応じて変化するｐＭＯＳトランジスタＰ１のドレイン・ソース間抵抗は、全て同じ値になり、全てのｐＭＯＳトランジスタＰ１に同じ電流が流れる。
【００９８】
電源スイッチ部ＰＳＷは、図３のｎＭＯＳトランジスタＮ２の代わりにｐＭＯＳトランジスタＰ２を配置して形成されている。ｐＭＯＳトランジスタＰ２は、ドレインがｐＭＯＳトランジスタＰ１のソースにそれぞれ接続され、ゲートがスイッチ信号線／ＳＷに接続され、ソースが電源線ＶＣＣに接続されている。ｐＭＯＳトランジスタＰ２は、スイッチ信号／ＳＷがロウレベルの期間にオンし、ｐＭＯＳトランジスタＰ１のソースを電源線ＶＣＣに接続する。これにより、カレントミラー回路ＣＭは動作可能になり、リファレンスビット線ＢＬｒｅｆの電圧に応じて、電源線ＶＣＣからビット線対ＢＬ、ＢＬＸに互いに等しい量の電荷を転送する。スイッチ信号／ＳＷは、図２に示したタイミング生成部１８がスイッチ信号ＳＷの代わりに生成する。
【００９９】
図１２は、図１１に示したセンスアンプ部３０Ａを有する半導体メモリＭＥＭの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この実施形態では、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２は、Ｎタームの分極状態とＤタームの分極状態にそれぞれ設定され、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームの分極状態に設定されている。このため、図５のヒステリシス曲線に示したように、読み出し動作では、電圧Ｖ（＝ＶＰＬ−ＶＢＬ）は負に設定される。プレート線ＰＬの電圧は、Ｎタームの強誘電体キャパシタＦ１に再書き込みを実施する時刻Ｔ４からＴ５の期間を除き、ロウレベル（０Ｖ）に設定される。
【０１００】
時刻Ｔ０において、リセット信号ＢＬＲＳＴがロウレベルに変化することで、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆのリセット状態が解除される。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、ロウレベルのフローティング状態に設定される。
【０１０１】
時刻Ｔ１において、ワード線ＷＬのハイレベルへの活性化により、選択トランジスタＳ１、Ｓ２はオンし、強誘電体キャパシタＦ１、Ｆ２の一端は、ビット線ＢＬ、ＢＬＸに接続される。このとき、プレート線ＰＬはロウレベルに設定されているため、各強誘電体キャパシタＦ１、Ｆ２の両端に電圧差は発生しない。時刻Ｔ０から時刻Ｔ２までの期間Ｐ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが接地電圧ＧＮＤに設定される期間である。
【０１０２】
時刻Ｔ２において、スイッチ信号／ＳＷがロウレベルに変化し、図１１に示した電源スイッチ部ＰＳＷの全てのｐＭＯＳトランジスタＰ２がオンし、カレントミラー回路ＣＭのｐＭＯＳトランジスタＰ１のソースを電源電圧ＶＣＣに設定する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆはロウレベルに設定されているため、カレントミラー回路ＣＭの全てのｐＭＯＳトランジスタＰ１のゲート・ソース間電圧は、”−ＶＣＣ”になり、ｐＭＯＳトランジスタＰ１はオンする。
【０１０３】
ｐＭＯＳトランジスタＰ１のオンにより、電源線ＶＣＣからビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆに電荷が転送され、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は上昇する。このとき、ビット線ＢＬＸに接続されるＤタームの強誘電体キャパシタＦ２の容量値は、ビット線ＢＬに接続されるＮタームの強誘電体キャパシタＦ１の容量値より小さい。このため、ビット線ＢＬＸの電圧上昇量は、ビット線ＢＬの電圧上昇量より大きい。
【０１０４】
リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームに設定されているため、リファレンスビット線ＢＬｒｅｆの電圧上昇量は、ビット線ＢＬＸの電圧上昇量と同じである。リファレンスビット線ＢＬｒｅｆの電圧と電源電圧ＶＣＣとの差が、ｐＭＯＳトランジスタＰ１の閾値電圧（−ＶＴ）の絶対値ＶＴ以下になると、ｐＭＯＳトランジスタＰ１はオフする。これにより、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の上昇は停止する。時刻Ｔ２から時刻Ｔ３までの期間Ｐ２は、カレントミラー回路ＣＭが動作する期間である。
【０１０５】
時刻Ｔ３において、スイッチ信号／ＳＷがハイレベルに非活性化され、電源スイッチ部ＰＳＷのｐＭＯＳトランジスタＰ２はオフし、カレントミラー回路ＣＭが非活性化される。また、イネーブル信号ＳＡ０がハイレベルに活性化され、センスアンプＳＡ、ＳＡＲが動作する。センスアンプＳＡはビット線ＢＬ、ＢＬＸの電圧差を増幅する。センスアンプＳＡの動作により、Ｎタームの強誘電体キャパシタＦ１に接続されているビット線ＢＬの電圧は、接地電圧ＧＮＤ（＝０Ｖ）まで下降し、Ｄタームの強誘電体キャパシタＦ２に接続されているビット線ＢＬＸの電圧は、電源電圧ＶＣＣまで上昇する。時刻Ｔ３から時刻Ｔ４までの期間Ｐ３は、センスアンプＳＡ、ＳＡＲが増幅動作を実施する期間である。
【０１０６】
ここで、センスアンプＳＡが動作を開始するとき、ビット線ＢＬＸの電圧は、電源電圧ＶＣＣから閾値電圧の絶対値ＶＴを引いた電圧Ｖ４であり、ビット線ＢＬの電圧は、電圧Ｖ４より僅かに低い電圧である。例えば、カレントミラー回路ＣＭのｐＭＯＳトランジスタＰ１の閾値電圧は、電圧Ｖ４が図６に示した電圧Ｖ２になるように設計される。すなわち、閾値電圧ＶＴは、電源電圧ＶＣＣから図６に示した電圧Ｖ２を引いた値に設計される。
【０１０７】
これにより、時刻Ｔ３において、Ｄタームの強誘電体キャパシタＦ２に掛かる電圧Ｖを、図６の電圧Ｖ２に設定でき、Ｎタームの強誘電体キャパシタＦ１に掛かる電圧Ｖを、電圧Ｖ２より低く、図７の電圧Ｖ３より高い値に設定できる。換言すれば、時刻Ｔ３において、強誘電体キャパシタＦ１、Ｆ２に掛かる電圧Ｖを、電圧Ｖ２以下で電圧Ｖ３より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタＦ１、Ｆ２、あるいは熱減極された強誘電体キャパシタＦ１、Ｆ２のいずれにおいても、メモリセルＭＣに保持されているデータを確実に読み出すことができる。
【０１０８】
時刻Ｔ４において、プレート線ＰＬがハイレベル（＝ＶＣＣ）に設定される。これにより、Ｎタームの強誘電体キャパシタＦ１は、正の電圧（ＰＬ＝ＶＣＣ、ＢＬ＝０Ｖ）を受け、分極状態は、図５に示した位置（ｄ）から位置（ｃ）を経由して位置（ｂ）に変化する。すなわち、Ｐタームの再書き込みが実施される。一方、Ｄタームの強誘電体キャパシタＦ２は、プレート線ＰＬのハイレベルとビット線ＢＬＸのハイレベルとを受け、図５に示した位置（ｄ）から位置（ｃ）に変化する。
【０１０９】
なお、一端がリファレンスビット線ＢＬｒｅｆに接続されるセンスアンプＳＡＲの他端には、接地電圧ＧＮＤが印加されている。このため、リファレンスメモリセルＲＭＣにおけるＵタームの強誘電体キャパシタＦＲは、負の電圧Ｖを受け、分極状態は、図５に示した位置（ｄ）に維持され、Ｄタームに保持される。すなわち、強誘電体キャパシタＦＲに常にＤタームが書き込まれる。
【０１１０】
時刻Ｔ５において、プレート線ＰＬおよびイネーブル信号ＳＡ０がロウレベルに設定され、リセット信号ＢＬＲＳＴがハイレベルに設定される。時刻Ｔ５以降の動作は、図８と同じである。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、カレントミラー回路ＣＭがｐＭＯＳトランジスタＰ１で形成される場合にも、強誘電体キャパシタＦ１、Ｆ２の残留分極値に依存せず、ｐＭＯＳトランジスタＰ１をオンさせ、カレントミラー回路ＣＭを必ず動作させることができる。この結果、読み出し動作時のビット線ＢＬ、ＢＬＸの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。
【０１１２】
図１３は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器やＩＣカード等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。
【０１１３】
例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムは、半導体メモリＭＥＭに格納されてもよく、この場合、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。なお、システムＳＹＳは、周辺回路ＰＥＲＩを省いて形成されてもよい。システムＳＹＳに搭載された半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。
【０１１４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１１５】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥コマンドバッファ；１６‥ロウデコーダ；１８‥タイミング生成部；２０‥ワード線ドライバ；２２‥プレート線ドライバ；２４、２４Ａ‥ビット線ドライバ；２６‥メモリセルアレイ；２８‥コラムデコーダ；３０、３０Ａ‥センスアンプ部；３２‥データ入出力バッファ；ＢＬ、ＢＬＸ‥ビット線；ＣＭ‥カレントミラー回路；Ｆ１、Ｆ２‥強誘電体キャパシタ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＬ‥プレート線；ＲＦ‥強誘電体キャパシタ；ＲＭＣ‥リファレンスメモリセル；Ｓ１、Ｓ２、ＳＲ‥選択トランジスタ；ＳＥＴ１、ＳＥＴ２‥設定回路；ＳＡ、ＳＡＲ‥センスアンプ；ＳＹＳ‥システム；Ｔ１、Ｔ２、Ｔ３‥トランジスタ
【技術分野】
【０００１】
本発明は、可変容量キャパシタを含むメモリセルを有する不揮発性の半導体メモリおよび半導体メモリを有するシステムに関する。
【背景技術】
【０００２】
強誘電体メモリ等の半導体メモリは、データを保持するためのリフレッシュ動作等を必要とせず、高速でデータの読み書きを行える特性を持っている。この種の半導体メモリは、ＳＲＡＭ（Static Random Access Memory）と同様の高速性を持ち、低消費電力で不揮発性である。このため、ＩＣ（Integrated Circuit）カード用のＬＳＩ（Large Scale Integration）や無線タグチップなどに利用され、市場規模も拡大している。
【０００３】
例えば、強誘電体メモリの読み出し動作では、強誘電体キャパシタとビット線との容量分割に応じた電圧が、フローティング状態のビット線上に現れる。そして、メモリセルに保持されているデータの論理は、ビット線の電圧に応じて判定される（例えば、特許文献１、２、３参照。）。強誘電体キャパシタの残留分極の量が時間の経過とともに減少すると、データの読み出しマージンが低下する場合がある。読み出しマージンの低下を防止するために、強誘電体キャパシタの残留分極の量を増やす手法が提案されている（例えば、特許文献４参照。）。また、ビット線にカレントミラー回路を接続し、ビット線の電圧の上昇を抑えることにより、強誘電体キャパシタを有するメモリセルの読み出しマージンを向上する手法が提案されている（例えば、特許文献５、６参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許４，８７３，６６４号公報
【特許文献２】米国特許７，６７２，１５１号公報
【特許文献３】特開２００２−１９７８５７号公報
【特許文献４】特許第３５９７１６３号公報
【特許文献５】特開２００６−４０４４４号公報
【特許文献６】特開２００５−３３９７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
カレントミラー回路をビット線に接続して読み出しマージンを向上する手法では、残留分極値が時間の経過や熱等により変化し、読み出し動作時にビット線に現れる電圧がカレントミラー回路の動作範囲から外れると、読み出しマージンは減少する。
【０００６】
本発明の目的は、残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定し、読み出しマージンの減少を防止することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体メモリは、相補の論理が書き込まれる第１および第２強誘電体キャパシタを有するメモリセルと、第１および第２強誘電体キャパシタの一端にそれぞれ接続される第１および第２ビット線と、第３強誘電体キャパシタを有するリファレンスメモリセルと、第３強誘電体キャパシタの一端に接続される第３ビット線と、第１、第２および第３強誘電体キャパシタの他端に接続されるプレート線と、ドレインおよびゲートが第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが第３ビット線に接続される第３トランジスタとを含むカレントミラー回路と、メモリセルからデータを読み出す読み出し動作における第１期間に、第１、第２および第３ビット線を、第１電圧に設定する第１設定回路と、読み出し動作における第１期間の後の第２期間に、カレントミラー回路を動作させるために、第１、第２および第３トランジスタのソースを第１電圧と異なる第２電圧に設定する第２設定回路と、第１および第２ビット線に接続され、第２期間の後の第３期間に動作するセンスアンプとを有している。
【発明の効果】
【０００８】
残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定でき、読み出しマージンの減少を防止できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したビット線ドライバ、メモリセルアレイおよびセンスアンプ部の例を示している。
【図４】図３に示したセンスアンプの例を示している。
【図５】図３に示した強誘電体キャパシタの電気的特性の例を示している。
【図６】図３に示した強誘電体キャパシタのインプリント後の電気的特性の例を示している。
【図７】図３に示した強誘電体キャパシタの熱減極後の電気的特性の例を示している。
【図８】図２に示した半導体メモリの読み出し動作の例を示している。
【図９】別の半導体メモリの読み出し動作の例を示している。
【図１０】別の半導体メモリの読み出し動作の別の例を示している。
【図１１】別の実施形態の半導体メモリにおけるビット線ドライバ、メモリセルアレイおよびセンスアンプ部の例を示している。
【図１２】図１１に示したセンスアンプ部を有する半導体メモリの読み出し動作の例を示している。
【図１３】上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、強誘電体メモリである。強誘電体メモリは、絶縁材料である強誘電体材料を用いた強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。電圧が印加されているときの強誘電体キャパシタの容量値および強誘電体キャパシタに蓄積される電荷量は、残留分極の向きにより異なる。
【００１２】
半導体メモリＭＥＭは、メモリセルＭＣ、リファレンスメモリセルＲＭＣ、カレントミラー回路ＣＭ、設定回路ＳＥＴ１、ＳＥＴ２およびセンスアンプＳＡ、ＳＡＲを有している。メモリセルＭＣは、半導体メモリＭＥＭの外部から供給されるデータを記憶するために、相補の論理が書き込まれる強誘電体キャパシタＦ１、Ｆ２を有している。
【００１３】
強誘電体キャパシタＦ１は、一端がビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端がビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。相補の論理が書き込まれた強誘電体キャパシタＦ１、Ｆ２の残留分極値は互いに異なり、強誘電体キャパシタＦ１、Ｆ２の容量値は互いに異なる。メモリセルＭＣは、相補の論理が書き込まれた強誘電体キャパシタＦ１、Ｆ２の残留分極値に応じて、論理０または論理１を記憶する。
【００１４】
リファレンスメモリセルＲＭＣは、一端がリファレンスビット線ＢＬｒｅｆに接続され、他端がプレート線ＰＬに接続される強誘電体キャパシタＦＲを有している。例えば、強誘電体キャパシタＦＲの残留分極値は、強誘電体キャパシタＦ１、Ｆ２の残留分極値の一方と等しい。例えば、相補のビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値は、互いに等しい。
【００１５】
カレントミラー回路ＣＭは、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続されたトランジスタＴ１、Ｔ２、Ｔ３を有している。例えば、トランジスタＴ１−Ｔ３は、閾値電圧が互いに等しいｎＭＯＳトランジスタである。トランジスタＴ１−Ｔ３のゲートは、リファレンスビット線ＢＬｒｅｆに接続されている。
【００１６】
設定回路ＳＥＴ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを第１電圧に設定するスイッチまたは駆動回路を有している。例えば、第１電圧は電源電圧ＶＣＣ等のハイレベル電圧である。設定回路ＳＥＴ２は、トランジスタＴ１−Ｔ３のソースを第２電圧に設定するスイッチまたは駆動回路を有している。第２電圧は接地電圧ＧＮＤ等のロウレベル電圧である。
【００１７】
半導体メモリＭＥＭの読み出し動作において、トランジスタＴ１−Ｔ３のソースが設定回路ＳＥＴ２により接地線ＧＮＤに接続されるとき、トランジスタＴ１−Ｔ３のゲート・ソース電圧は、全て等しくなる。このため、トランジスタＴ１−Ｔ３のドレイン・ソース間に流れる電流は、全て等しくなる。センスアンプＳＡは、読み出し動作時に、ビット線ＢＬ、ＢＬＸの電圧差を増幅し、メモリセルＭＣに保持されているデータの論理を判定する。センスアンプＳＡＲは、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧と基準電圧ＶＲとの電圧差を増幅し、リファレンスビット線ＢＬｒｅｆを基準電圧ＶＲと逆の論理レベルに設定する。基準電圧ＶＲは、例えば、電源電圧ＶＣＣである。
【００１８】
この実施形態の半導体メモリＭＥＭでは、読み出し動作における第１期間に、設定回路ＳＥＴ１が動作し、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源電圧ＶＣＣにプリチャージする。これにより、各トランジスタＴ１−Ｔ３のドレインおよびゲートは電源電圧ＶＣＣに設定される。例えば、プレート線ＰＬは、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆのプリチャージ電圧と同じ値に設定される。
【００１９】
読み出し動作において、第１期間に続く第２期間に、設定回路ＳＥＴ２が動作し、トランジスタＴ１−Ｔ３のソースを接地線ＧＮＤに接続する。これにより、各トランジスタＴ１−Ｔ３は、ゲート・ソース間電圧がトランジスタＴ１−Ｔ３の閾値電圧を超えてオンし、カレントミラー回路として動作を開始する。
【００２０】
トランジスタＴ１−Ｔ３のオンにより、プリチャージされたビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆから接地線ＧＮＤに互いに等しい量の電荷が引き抜かれる。ビット線ＢＬには、強誘電体キャパシタＦ１の容量値とビット線ＢＬの容量値とで容量分割された電圧が現れる。ビット線ＢＬＸには、強誘電体キャパシタＦ２の容量値とビット線ＢＬＸの容量値とで容量分割された電圧が現れる。強誘電体キャパシタＦ１、Ｆ２の容量値は互いに異なるため、ビット線ＢＬ、ＢＬＸに現れる電圧は互いに相違する。
【００２１】
第２期間において、トランジスタＴ１−Ｔ３のオンによりビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は徐々に下がる。リファレンスビット線ＢＬｒｅｆの電圧（＝トランジスタＴ３のゲート・ソース間電圧）が、トランジスタＴ３の閾値電圧以下になると、トランジスタＴ１−Ｔ３はオフし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の低下は停止する。この後、第２期間に続く第３期間に、センスアンプＳＡが動作し、ビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する。センスアンプＳＡＲは、第３期間に、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲを元の分極状態に維持するために、リファレンスビット線ＢＬｒｅｆをロウレベルに設定する。なお、強誘電体キャパシタＦＲの残留分極値が、読み出し動作により変化しないことが保証できる場合、センスアンプＳＡＲは、半導体メモリＭＥＭに形成されなくてもよい。
【００２２】
この実施形態では、トランジスタＴ１−Ｔ３のソースの接地線ＧＮＤへの接続に応答して、トランジスタＴ１−Ｔ３は必ずオンし、ビット線ＢＬｒｅｆの電圧が、トランジスタＴ３の閾値電圧以下になるまでカレントミラー回路として動作する。すなわち、トランジスタＴ１−Ｔ３は、読み出し動作時に必ずオン状態からオフ状態に遷移する。これにより、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧を常にトランジスタＴ３の閾値電圧に設定でき、センスアンプＳＡが動作するときにビット線ＢＬ、ＢＬＸを常に所定の電圧範囲に設定できる。この結果、強誘電体キャパシタＦ１、Ｆ２の残留分極値が変化する場合にも、残留分極値のワースト値に合わせてトランジスタＴ３の閾値電圧を設計することで、読み出しマージンが減少することを防止でき、メモリセルＭＣに保持されているデータを正しく読み出すことができる。
【００２３】
なお、カレントミラー回路ＣＭのトランジスタＴ１−Ｔ３は、ｐＭＯＳトランジスタにより形成されてもよい。このとき、設定回路ＳＥＴ１は、第１期間にビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地電圧ＧＮＤ等のロウレベル電圧に設定する。設定回路ＳＥＴ２は、トランジスタＴ１−Ｔ３をオンするために、第２期間にトランジスタＴ１−Ｔ３のソースを電源電圧ＶＣＣ等のハイレベル電圧に設定する。
【００２４】
トランジスタＴ１−Ｔ３がｐＭＯＳトランジスタの場合、読み出し動作時に、トランジスタＴ１−Ｔ３のオンにより、電源線ＶＣＣからビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆに互いに等しい量の電荷がチャージされる。リファレンスビット線ＢＬｒｅｆの電圧が、電源電圧ＶＣＣからトランジスタＴ３の閾値電圧の絶対値を引いた値になると、トランジスタＴ１−Ｔ３はオフし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の低下は停止する。すなわち、トランジスタＴ３のゲート・ソース間電圧の絶対値が、トランジスタＴ３の閾値電圧の絶対値以下になると、トランジスタＴ１−Ｔ３はオフする。
【００２５】
そして、センスアンプＳＡは、第３期間に、強誘電体キャパシタＦ１、Ｆ２の残留分極値の相違に応じて現れるビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する。トランジスタＴ１−Ｔ３がｐＭＯＳトランジスタの場合、センスアンプＳＡＲは、読み出し動作時に、リファレンスビット線ＢＬｒｅｆの電圧と基準電圧ＶＲ（例えば、接地電圧ＧＮＤ）との電圧差を増幅し、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲを元の分極状態に維持するために、リファレンスビット線ＢＬｒｅｆをハイレベルに設定する。
【００２６】
以上、この実施形態では、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２の残留分極値が変化する場合にも、トランジスタＴ１−Ｔ３をオンさせ、カレントミラー回路ＣＭを必ず動作させることができる。この結果、読み出し動作時のビット線ＢＬ、ＢＬＸの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。
【００２７】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、クロック信号ＣＫに同期して動作するが、クロック信号ＣＫに非同期で動作してもよい。
【００２８】
半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドバッファ１４、ロウデコーダ１６、タイミング生成部１８、ワード線ドライバ２０、プレート線ドライバ２２、ビット線ドライバ２４、メモリセルアレイ２６、コラムデコーダ２８、センスアンプ部３０およびデータ入出力バッファ３２を有している。
【００２９】
クロックバッファ１０は、外部端子を介してクロック信号ＣＫを受け、受けたクロック信号ＣＫを内部クロック信号ＩＣＫとして出力する。アドレスバッファ１２は、内部クロック信号ＩＣＫに同期してアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。例えば、ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位のビット群であり、コラムアドレス信号ＣＡは、アドレス信号ＡＤの下位のビット群である。
【００３０】
コマンドバッファ１４は、内部クロック信号ＩＣＫに同期してライトイネーブル信号ＷＥを受け、ライトイネーブル信号ＷＥの論理レベルに応じて、入出力制御信号ＩＯＣＮＴを生成する。例えば、入出力制御信号ＩＯＣＮＴが論理０のとき読み出し動作が実行され、入出力制御信号ＩＯＣＮＴが論理１のとき書き込み動作が実行される。なお、コマンドバッファ１４は、半導体メモリＭＥＭの有効／無効を示すチップイネーブル信号等を、ライトイネーブル信号ＷＥとともに受け、タイミング生成回路１８等を動作させる制御信号を出力してもよい。
【００３１】
ロウデコーダ１６は、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかおよびプレート線ＰＬのいずれかを選択するための複数の選択信号ＲＳＥＬのいずれかを有効レベルに設定する。例えば、選択信号ＲＳＥＬは、ワード線ＷＬおよびプレート線ＰＬのペア毎に設けられる。
【００３２】
タイミング生成部１８は、内部クロック信号ＩＣＫおよび入出力制御信号ＩＯＣＮＴに応じて、ワード線ドライバ２０、プレート線ドライバ２２およびデータ入出力バッファ３２を動作させるためのタイミング信号をそれぞれ生成する。また、タイミング生成部１８は、内部クロック信号ＩＣＫおよび入出力制御信号ＩＯＣＮＴに応じて、ビット線ドライバ２４を動作させるためのセット信号ＢＬＳＥＴおよびリセット信号ＢＬＲＳＴと、センスアンプ部３０を動作させるためのイネーブル信号ＳＡ０およびスイッチ信号ＳＷとを生成する。
【００３３】
ワード線ドライバ２０は、有効レベルの選択信号ＲＳＥＬに対応するワード線ＷＬをタイミング信号に応じて所定の期間ハイレベルに活性化し、他のワード線ＷＬをロウレベルに維持する。ワード線ドライバ２０は、選択トランジスタＳ１、Ｓ２、ＳＲをオンする第４設定回路の一例である。
【００３４】
プレート線ドライバ２２は、有効レベルの選択信号ＲＳＥＬに対応するプレート線ＰＬを、タイミング信号に応じて所定の期間ハイレベルに活性化し、他のプレート線ＰＬをロウベルに維持する。プレート線ドライバ２２は、プレート線ＰＬを電源電圧ＶＣＣに設定する第３設定回路の一例である。
【００３５】
ビット線ドライバ２４は、読み出し動作時に、タイミング生成部１８からのタイミング信号に応じて、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをハイレベルにプリチャージする。また、ビット線ドライバ２４は、書き込み動作時に、タイミング生成部１８からのタイミング信号、選択信号ＣＳＥＬおよびデータ入出力バッファ３２を介して供給される書き込みデータの論理に応じて、ビット線対ＢＬ／ＢＬＸをハイレベル／ロウレベルまたはロウレベル／ハイレベルに設定する。ビット線ドライバ２４は、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源電圧ＶＣＣに設定する第１設定回路の一例である。ビット線ドライバ２４の例は、図３に示す。
【００３６】
メモリセルアレイ２６は、マトリックス状に配置されるメモリセルＭＣおよび図１の縦方向に配列されるリファレンスメモリセルＲＭＣを有している。ワード線ＷＬおよびプレート線ＰＬは、図１の横方向に配列されるメモリセルＭＣおよびリファレンスメモリセルＲＭＣの列に共通に接続されている。ビット線ＢＬ、ＢＬＸは、図１の縦方向に配列されるメモリセルＭＣの列に共通に接続されている。リファレンスビット線ＢＬｒｅｆは、リファレンスメモリセルＲＭＣの列に共通に接続されている。
【００３７】
メモリセルＭＣは、選択トランジスタ対Ｓ１、Ｓ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。この種のメモリセルＭＣは、２Ｔ２Ｃタイプと称される。例えば、各選択トランジスタＳ１、Ｓ２は、ｎＭＯＳトランジスタで形成される。強誘電体キャパシタＦ１は、一端が選択トランジスタＳ１を介してビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が選択トランジスタＳ２を介してビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。選択トランジスタＳ１、Ｓ２のゲートは、共通のワード線ＷＬに接続されている。
【００３８】
リファレンスメモリセルＲＭＣは、選択トランジスタＳＲおよび強誘電体キャパシタＦＲを有している。この種のリファレンスメモリセルＲＭＣは、１Ｔ１Ｃタイプと称される。例えば、選択トランジスタＳＲは、ｎＭＯＳトランジスタで形成される。強誘電体キャパシタＲＦは、一端が選択トランジスタＳＲを介してリファレンスビット線ＢＬｒｅｆに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ１、Ｆ２、ＦＲは、同じ大きさおよび同じ構造を有しており、電気的特性は、残留分極値を除き互いに同じである。
【００３９】
各メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２は、互いに反対の分極状態に設定されることで、データ端子Ｉ／Ｏに供給されるデータ（論理０または論理１）を記憶する。すなわち、強誘電体キャパシタＦ１、Ｆ２は、相補の分極状態に設定されることで１つの論理を記憶する。各リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、強誘電体キャパシタＦ１、Ｆ２の一方の分極状態と同じ分極状態に設定される。
【００４０】
コラムデコーダ２８は、コラムアドレス信号ＣＡをデコードし、ビット線対ＢＬ、ＢＬＸの所定数を選択するための複数の選択信号ＣＳＥＬのいずれかを有効レベルに設定し、他の選択信号ＣＳＥＬの無効レベルを維持する。例えば、１つの選択信号ＣＳＥＬにより、データ端子Ｉ／Ｏのビット数と同じ数のビット線対ＢＬ、ＢＬＸが選択される。センスアンプ部３０は、読み出し動作時に、選択信号ＣＳＥＬにより選択されるビット線対ＢＬ、ＢＬＸに接続されるセンスアンプＳＡ（図３）を有している。各センスアンプＳＡは、対応するビット線対ＢＬ、ＢＬＸの電荷量に応じて、メモリセルＭＣに保持されているデータの論理を判定し、相補のデータ信号ＤＯ、ＤＯＸとして出力する。例えば、データ信号対ＤＯ、ＤＯＸのビット数は、データ入出力端子Ｉ／Ｏのビット数と同じである。センスアンプ部３０の例は、図３に示す。
【００４１】
データ入出力バッファ３２は、読み出し動作時に、タイミング生成部１８からのタイミング信号に応じて、センスアンプ部３０からのデータ信号ＤＯ、ＤＯＸが示す論理レベルを読み出しデータとして各データ入出力端子Ｉ／Ｏに出力する。データ入出力バッファ３２は、書き込み動作時に、タイミング生成部１８からのタイミング信号に応じて、各データ入出力端子Ｉ／Ｏで受ける書き込みデータの論理をビット線ドライバ２４に出力する。
【００４２】
図３は、図２に示したビット線ドライバ２４、メモリセルアレイ２６およびセンスアンプ部３０の例を示している。なお、図３では、１ビットのデータを書き込み、読み出すために必要な回路を示している。
【００４３】
強誘電体キャパシタＦ１、Ｆ２、ＦＲに付けた矢印は分極状態を表している。この例では、強誘電体キャパシタＦ１は、Ｐタームの分極状態に設定され、強誘電体キャパシタＦ２は、Ｕタームの分極状態に設定されている。このとき、メモリセルＭＣは、例えば論理１を記憶している。リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｕタームの分極状態に設定されている。ＰタームおよびＵタームについては、図５で説明する。
【００４４】
ビット線ドライバ２４は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続されるドライバ回路ＤＲＶを有している。読み出し動作時に、全てのドライバ回路ＤＲＶは、セット信号ＢＬＳＥＴおよびリセット信号ＢＬＲＳＴに応じて、ビット線対ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを所定の電圧に設定する。書き込み動作時に、データが書き込まれるメモリセルＭＣに対応するドライバ回路ＤＲＶは、データ入出力バッファ３２を介して供給される書き込みデータの論理に応じて、ビット線対ＢＬ、ＢＬＸを所定の電圧に設定する。
【００４５】
センスアンプ部３０は、センスアンプＳＡ、ＳＡＲ、カレントミラー回路ＣＭおよび電源スイッチ部ＰＳＷを有している。センスアンプＳＡの例は、図４に示す。強誘電体キャパシタＦＲは、Ｕタームの分極状態に設定されるとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび電源線ＶＣＣに接続される。なお、強誘電体キャパシタＦＲは、Ｐタームの分極状態に設定されてもよい。このとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび接地線ＧＮＤに接続される。
【００４６】
カレントミラー回路ＣＭは、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続され、ゲートがリファレンスビット線ＢＬｒｅｆに接続され、ソースが電源スイッチ部ＰＳＷに接続されたｎＭＯＳトランジスタＮ１を有している。全てのｎＭＯＳトランジスタＮ１は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線ＢＬｒｅｆの電圧に応じて変化するｎＭＯＳトランジスタＮ１のドレイン・ソース間抵抗は、全て同じ値になり、全てのｎＭＯＳトランジスタＮ１のドレイン・ソース間に同じ電流が流れる。
【００４７】
電源スイッチ部ＰＳＷは、ドレインがｎＭＯＳトランジスタＮ１のソースにそれぞれ接続され、ゲートがスイッチ信号線ＳＷに接続され、ソースが接地線ＧＮＤに接続されたｎＭＯＳトランジスタＮ２を有している。ｎＭＯＳトランジスタＮ２は、スイッチ信号ＳＷがハイレベルの期間にオンし、ｎＭＯＳトランジスタＮ１のソースを接地線ＧＮＤに接続する。これにより、カレントミラー回路ＣＭは動作可能になり、リファレンスビット線ＢＬｒｅｆの電圧に応じて、ビット線対ＢＬ、ＢＬＸから互いに等しい量の電荷を引き抜く。電源スイッチ部ＰＳＷは、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースを接地電圧ＧＮＤに設定する第２設定回路の一例である。センスアンプ部３０の動作の例は、図８に示す。
【００４８】
図４は、図３に示したセンスアンプＳＡの例を示している。センスアンプＳＡは、ｐＭＯＳトランジスタＰ３、Ｐ４とｎＭＯＳトランジスタＮ３、Ｎ４とを含むフリップフロップを有している。ｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３によりＣＭＯＳインバータＩＶ３が形成され、ｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４によりＣＭＯＳインバータＩＶ４が形成されている。
【００４９】
ｐＭＯＳトランジスタＰ３、Ｐ４のソースは、ｐＭＯＳトランジスタＰ５を介して電源線ＶＣＣに接続されている。ｎＭＯＳトランジスタＮ３、Ｎ４のソースは、ｎＭＯＳトランジスタＮ５を介して接地線ＧＮＤに接続される。ｐＭＯＳトランジスタＰ５のゲートは、イネーブル信号ＳＡ０の論理を反転させた信号を受けている。ｎＭＯＳトランジスタＮ５のゲートは、イネーブル信号ＳＡ０を受けている。
【００５０】
ビット線ＢＬＸおよびデータ線ＤＯＸは、ｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３のドレインとｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４のゲートとに接続されている。ビット線ＢＬおよびデータ線ＤＯは、ｐＭＯＳトランジスタＮ４およびｎＭＯＳトランジスタＮ４のドレインとｐＭＯＳトランジスタＮ３およびｎＭＯＳトランジスタＮ３のゲートとに接続されている。
【００５１】
センスアンプＳＡは、イネーブル信号ＳＡ０がハイレベルの期間にビット線ＢＬ、ＢＬＸの電圧差を差動増幅し、データ信号ＤＯ、ＤＯＸとして出力する。なお、センスアンプＳＡから図２に示したデータ入出力バッファ３２に出力されるデータ信号は、データ信号ＤＯ、ＤＯＸの一方でもよい。
【００５２】
なお、センスアンプＳＡＲは、図４のビット線ＢＬＸの代わりにリファレンスビット線ＢＬｒｅｆが接続され、ビット線ＢＬの代わりに電源線ＶＣＣが接続されることを除き、センスアンプＳＡと同じである。但し、センスアンプＳＡＲは、データ信号線ＤＯＸ、ＤＯに接続されない。
【００５３】
図５は、図３に示した強誘電体キャパシタＦ１、Ｆ２の電気的特性の例を示している。図５の左側は、強誘電体キャパシタＦ１、Ｆ２に印加される電圧Ｖと電荷量Ｑとの関係であるヒステリシス特性を示している。電圧Ｖは、プレート線ＰＬの電圧ＶＰＬとビット線ＢＬ（またはＢＬＸ）の電圧ＶＢＬとの差ＶＰＬ−ＶＢＬを示す。
【００５４】
図５の右側は、各強誘電体キャパシタＦ１、Ｆ２に印加される電圧Ｖと電荷量Ｑとの関係（ＱＶ特性）を示している。ヒステリシス特性において、強誘電体キャパシタＦ１、Ｆ２に相補のデータが書き込まれた後の残留分極値は、電圧Ｖが印加されていない状態で、ヒステリシス曲線上の黒丸および白丸で示す位置する。この状態で、強誘電体キャパシタＦ１、Ｆ２に正の電圧Ｖを印加すると、電荷量Ｑは増加する。例えば、ビット線ＢＬまたはＢＬＸを０Ｖに設定し、プレート線ＰＬを電源電圧ＶＣＣに設定することにより、正の電圧ＶＣＣが強誘電体キャパシタＦ１、Ｆ２に印加される。
【００５５】
白丸で示す位置（ａ）からヒステリシス曲線の右上端の位置（ｂ）までの経路はＵタームと称され、黒丸で示す位置（ｃ）から位置（ｂ）までの経路はＰタームと称される。なお、強誘電体キャパシタＦＲは、強誘電体キャパシタＦ１、Ｆ２と同じ電気的特性を有しており、Ｕタームの分極状態の特性を示す。
【００５６】
一方、強誘電体キャパシタＦ１、Ｆ２に負の電圧Ｖを印加すると、電荷量Ｑは減少する。例えば、ビット線ＢＬまたはＢＬＸを電源電圧ＶＣＣに設定し、プレート線ＰＬを０Ｖに設定することにより、負の電圧（−ＶＣＣ）が強誘電体キャパシタＦ１、Ｆ２に印加される。白丸で示す位置（ａ）からヒステリシス曲線の左下端の位置（ｄ）までの経路はＮタームと称され、黒丸で示す位置（ｃ）から位置（ｄ）までの経路はＤタームと称される。
【００５７】
以降の説明では、残留分極値が白丸で示す位置（ａ）に設定された強誘電体キャパシタＦ１、Ｆ２をＵタームまたはＮタームとも称し、残留分極値が黒丸で示す位置（ｃ）に設定された強誘電体キャパシタＦ１、Ｆ２をＰタームまたはＤタームとも称する。
【００５８】
この実施形態では、メモリセルＭＣからデータを読み出すときに、強誘電体キャパシタＦ１、Ｆ２、ＦＲに正の電圧Ｖが印加される。このとき、ＱＶ特性に示すように、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）に蓄積される電荷量Ｑは、Ｕタームの強誘電体キャパシタＦ２（またはＦ１）に蓄積される電荷量Ｑより大きくなる。換言すれば、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の容量値は、Ｕタームの強誘電体キャパシタＦ２（またはＦ１）の容量値より大きい。最大の電圧Ｖ（ＶＰＬ＝ＶＣＣ、ＶＢＬ＝０Ｖ）が印加されるときの電荷量は、Ｐタームでは位置（ｂ）と位置（ｃ）の縦軸方向の差に対応し、Ｕタームでは位置（ｂ）と位置（ａ）の縦軸方向の差に対応する。
【００５９】
読み出し動作において、強誘電体キャパシタＦ１の容量値とビット線ＢＬの容量値により容量分割された電圧がビット線ＢＬに現れ、強誘電体キャパシタＦ２の容量値とビット線ＢＬＸの容量値により容量分割された電圧がビット線ＢＬＸに現れる。ビット線ＢＬ、ＢＬＸの容量値は、互いに等しい。例えば、メモリセルＭＣが論理１を保持するとき、強誘電体キャパシタＦ１はＰタームであり、強誘電体キャパシタＦ２はＵタームである。このとき、容量値の大きい強誘電体キャパシタＦ１に接続されるビット線ＢＬの電圧は、容量値の小さい強誘電体キャパシタＦ２に接続されるビット線ＢＬＸの電圧より高くなる。
【００６０】
読み出し動作時のビット線ＢＬ、ＢＬＸの電圧は、ＱＶ特性における電荷量Ｑの変化と同様に変化する。図４に示したセンスアンプＳＡは、ビット線ＢＬ、ＢＬＸの電圧差を増幅することで、メモリセルＭＣに保持されている論理を判定する。このため、図５では、メモリセルＭＣの読み出しマージンは、電圧Ｖが高いほど大きくなる。
【００６１】
なお、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の分極値は、正の電圧Ｖが印加されると位置（ｂ）に移動し、電圧Ｖの印加を停止すると位置（ａ）に移動する。すなわち、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）の分極状態は、読み出し動作により反転し、Ｕタームに変化する。したがって、Ｐタームの強誘電体キャパシタＦ１（またはＦ２）は、読み出し動作後に、負の電圧Ｖを印加することにより、データの再書き込み動作を実施する必要がある。再書き込み動作により、分極状態は、位置（ｄ）を経由して元の位置（ｃ）に戻る。
【００６２】
図６は、図３に示した強誘電体キャパシタＦ１、Ｆ２のインプリント後の電気的特性の例を示している。インプリントは、強誘電体キャパシタの特性を示すヒステリシスループが電圧軸方向にシフトする現象である。インプリントは、強誘電体キャパシタに論理値が書き込まれた後、長い時間が経過することで発生する。
【００６３】
例えば、Ｐタームの強誘電体キャパシタのヒステリシス曲線は、太い実線で示すように、インプリントにより正の電圧方向にシフトする。Ｕタームの強誘電体キャパシタのヒステリシス曲線は、太い破線で示すように、インプリントにより負の電圧方向にシフトする。なお、一点鎖線で示したヒステリシス曲線は、インプリントが発生する前の元のヒステリシス曲線（図５）を示している。
【００６４】
２Ｔ２ＣタイプのメモリセルＭＣでは、強誘電体キャパシタ対Ｆ１、Ｆ２の一方および他方は、ＰタームおよびＵタームに設定されている。このため、インプリント後の強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態は、（ｃ１）、（ａ１）に位置している。この状態で、逆の論理がメモリセルＭＣに書き込まれ、強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態が反転すると、強誘電体キャパシタ対Ｆ１、Ｆ２の分極状態は、位置（ａ２）、（ｃ２）になる。
【００６５】
図６の右側は、残留分極値が位置（ａ２）、（ｃ２）に位置する強誘電体キャパシタ対Ｆ１、Ｆ２のＱＶ特性を示している。インプリント後に逆の論理がメモリセルＭＣに書き込まれたとき、Ｐタームの残留分極値は、位置（ｃ１）から位置（ｃ２）に増加するため、正の電圧Ｖが印加されたときの電荷量は減少する。一方、Ｕタームの残留分極値は、位置（ａ１）から位置（ａ２）に減少するため、正の電圧Ｖが印加されたときの電荷量は増加する。この結果、電圧Ｖが電圧Ｖ１以上の領域では、ＰタームとＵタームの電荷量が逆転し、データを正常に読み出すことができない。すなわち、インプリント後に逆の論理が書き込まれたメモリセルＭＣの読み出し動作を考慮すると、印加電圧Ｖは、値Ｖ１より小さいＶ２以下にする必要がある。
【００６６】
図７は、図３に示した強誘電体キャパシタＦ１、Ｆ２の熱減極後の電気的特性の例を示している。熱減極は、データが書き込まれた強誘電体キャパシタに熱が加わることにより発生する。例えば、熱減極は、半導体メモリＭＥＭを、プリント基板上にはんだ付けするときなどに発生する。
【００６７】
図７に太線で示す熱減極後のヒステリシス曲線は、一点鎖線で示す元のヒステリシス曲線（図５）より小さくなる。熱減極後により、Ｐタームの強誘電体キャパシタの分極状態は位置（ｃ）から黒丸で示す位置（ｃ３）に変化し、元の値より増加する。熱減極後により、Ｕタームの強誘電体キャパシタの分極状態は位置（ａ）から白丸で示す位置（ａ３）に変化し、元の値より減少する。
【００６８】
図７の右側は、残留分極値が位置（ａ３）、（ｃ３）に位置する熱減極後の強誘電体キャパシタ対のＱＶ特性を示している。Ｐタームの強誘電体キャパシタでは、熱減極により残留分極値が増加するため、正の電圧Ｖが印加されたときの電荷量は減少する。一方、Ｕタームの強誘電体キャパシタでは、熱減極により残留分極値が減少するため、正の電圧Ｖが印加されたときの電荷量は増加する。この結果、ＰタームとＵタームの電荷量の差は、熱減極前の図５の特性に比べて小さくなり、読み出しマージンは減少する。熱減極された強誘電体キャパシタ対を有するメモリセルＭＣからデータを正常に読み出すためには、電圧Ｖを値Ｖ３以上に設定する必要がある。例えば、電圧値Ｖ３は、図６に示した電圧値Ｖ２より小さい。
【００６９】
図６および図７に示したＱＶ特性より、インプリント後および熱減極後の読み出し動作においてメモリセルＭＣから正常なデータを読み出すために、強誘電体キャパシタＦ１、Ｆ２に印加する電圧Ｖ（ＶＰＬ−ＶＢＬ）は、値Ｖ３から値Ｖ２までの範囲に設定する必要がある。
【００７０】
図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、データが読み出されるメモリセルＭＣは、論理１を保持しており、図３に示したように、強誘電体キャパシタＦ１がＰタームに設定され、強誘電体キャパシタＦ２がＵタームに設定されている。図８は、読み出しコマンドが半導体メモリＭＥＭに供給された後の動作を示している。読み出しコマンドは、図2に示したクロック信号ＣＫの立ち上がりエッジに同期して、ロウレベルのライトイネーブル信号ＷＥが供給されるときに、コマンドバッファ１４により認識される。
【００７１】
まず、時刻Ｔ０において、ビット線ドライバ２４は、リセット信号ＢＬＲＳＴのロウレベルへの変化により、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地線ＧＮＤから切り離し、ロウレベルのフローティング状態に設定する。ビット線ドライバ２４は、セット信号ＢＬＳＥＴのパルスに応答してビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを所定の期間電源線ＶＣＣに接続する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、セット信号ＢＬＳＥＴのハイレベル期間にプリチャージされる。ビット線ドライバ２４は、セット信号ＢＬＳＥＴの立ち下がりエッジに応答して、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを電源線ＶＣＣから切り離し、ハイレベルのフローティング状態に設定する。プレート線ドライバ２２は、タイミング生成部１８からのタイミング信号に応答してプレート線ＰＬをハイレベルに活性化する。
【００７２】
時刻Ｔ１において、ワード線ドライバ２０は、読み出し動作を実行するワード線ＷＬをハイレベルに活性化する。ビット線ＢＬ、ＢＬＸのハイレベルを強誘電体キャパシタＦ１、Ｆ２の一端に確実に伝達するために、例えば、ワード線ＷＬのハイレベルは、ビット線ＢＬ、ＢＬＸのハイレベルに対して、選択トランジスタＳ１、Ｓ２の閾値電圧より高く設定される。
【００７３】
ワード線ＷＬの活性化により、選択トランジスタＳ１、Ｓ２がオンし、強誘電体キャパシタＦ１、Ｆ２の一端は、ビット線ＢＬ、ＢＬＸのハイレベル（＝ＶＣＣ）が印加される。このとき、プレート線ＰＬのハイレベルが強誘電体キャパシタＦ１、Ｆ２の他端に印加されているため、各強誘電体キャパシタＦ１、Ｆ２の両端に電圧差は発生しない。したがって、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをプリチャージする場合にも、強誘電体キャパシタＦ１、Ｆ２、ＦＲの残留分極値が変化することを防止でき、メモリセルＭＣに保持されているデータが破壊することを防止できる。時刻Ｔ０から時刻Ｔ２までの期間Ｐ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが電源電圧ＶＣＣに設定される期間である。
【００７４】
時刻Ｔ２において、タイミング生成部１８は、スイッチ信号ＳＷをハイレベルに設定する。ハイレベルのスイッチ信号ＳＷにより、図３に示した電源スイッチ部ＰＳＷの全てのｎＭＯＳトランジスタＮ２がオンし、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースを接地電圧ＧＮＤ（＝０Ｖ）に設定する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、フローティング状態のハイレベル（＝ＶＣＣ）に設定されているため、カレントミラー回路ＣＭの全てのｎＭＯＳトランジスタＮ１のゲート・ソース間電圧は、電源電圧ＶＣＣになる。
【００７５】
ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴは、電源電圧ＶＣＣより低いため、全てのｎＭＯＳトランジスタＮ１はオンする。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにプリチャージされている電荷は、接地線ＧＮＤに徐々に抜け、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は低下する。このとき、ビット線ＢＬＸに接続されるＵタームの強誘電体キャパシタＦ２の容量値は、ビット線ＢＬに接続されるＰタームの強誘電体キャパシタＦ１の容量値より小さい。このため、ビット線ＢＬＸの電圧降下量は、ビット線ＢＬの電圧降下量より大きくなる。
【００７６】
リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｕタームに設定されているため、リファレンスビット線ＢＬｒｅｆの電圧降下量は、ビット線ＢＬＸの電圧降下量と同じである。リファレンスビット線ＢＬｒｅｆの電圧が、ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴまで下がると、ｎＭＯＳトランジスタＮ１はオフする。これにより、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の降下は停止する。時刻Ｔ２から時刻Ｔ３までの期間Ｐ２は、カレントミラー回路ＣＭが動作する期間である。
【００７７】
時刻Ｔ３において、タイミング生成部１８は、スイッチ信号ＳＷをロウレベルに非活性化する。これにより、電源スイッチ部ＰＳＷのｎＭＯＳトランジスタＮ２はオフし、カレントミラー回路ＣＭの動作が停止する。また、タイミング生成部１８は、イネーブル信号ＳＡ０をハイレベルに活性化し、センスアンプＳＡ、ＳＡＲの動作を開始する。
【００７８】
センスアンプＳＡは、ビット線ＢＬ、ＢＬＸの電圧差を増幅する。Ｐタームの強誘電体キャパシタＦ１に接続されているビット線ＢＬの電圧は、電源電圧ＶＣＣまで上昇し、Ｕタームの強誘電体キャパシタＦ２に接続されているビット線ＢＬＸの電圧は、接地電圧ＧＮＤ（＝０Ｖ）まで下降する。センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆの電圧と電源電圧ＶＣＣとの電圧差を増幅し、リファレンスビット線ＢＬｒｅｆを常にロウレベル（＝０Ｖ）に設定する。
【００７９】
ここで、センスアンプＳＡが動作を開始するとき、ビット線ＢＬＸの電圧は閾値電圧ＶＴと同じ値であり、ビット線ＢＬの電圧は、閾値電圧ＶＴより僅かに高い電圧である。例えば、閾値電圧ＶＴは、プレート線ＰＬの電圧（＝ＶＣＣ）から図６に示した電圧Ｖ２を引いた値に設計される。
【００８０】
これにより、時刻Ｔ３において、Ｕタームの強誘電体キャパシタＦ２に掛かる電圧Ｖを、図６の電圧Ｖ２に設定でき、Ｐタームの強誘電体キャパシタＦ１に掛かる電圧Ｖを、電圧Ｖ２より低く、図７の電圧Ｖ３より高い値に設定できる。換言すれば、時刻Ｔ３において、強誘電体キャパシタＦ１、Ｆ２に掛かる電圧Ｖを、電圧Ｖ２以下で電圧Ｖ３より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタＦ１、Ｆ２、あるいは熱減極された強誘電体キャパシタＦ１、Ｆ２のいずれにおいても、メモリセルＭＣに保持されているデータを確実に読み出すことができる。時刻Ｔ３から時刻Ｔ４までの期間Ｐ３は、センスアンプＳＡが増幅動作を実施する期間である。
【００８１】
時刻Ｔ４において、プレート線ドライバ２２は、センスアンプＳＡ、ＳＡＲが動作している間に、プレート線ＰＬをロウレベル（＝０Ｖ）に変化する。これにより、Ｐタームの強誘電体キャパシタＦ１は、負の電圧Ｖを受け、分極状態は、図５に示した位置（ｂ）から位置（ｃ）を経由して位置（ｄ）に変化する。すなわち、Ｐタームの再書き込みが実施される。一方、Ｕタームの強誘電体キャパシタＦ２は、プレート線ＰＬのロウレベルとビット線ＢＬＸのロウレベルとを受け、図５に示した位置（ｂ）から位置（ｃ）に変化する。
【００８２】
なお、一端がリファレンスビット線ＢＬｒｅｆに接続されるセンスアンプＳＡＲの他端には、電源電圧ＶＣＣが印加されている。このため、リファレンスメモリセルＲＭＣにおけるＵタームの強誘電体キャパシタＦＲは、正の電圧Ｖを受け、分極状態は、図５に示した位置（ｂ）に維持され、Ｕタームに保持される。すなわち、強誘電体キャパシタＦＲに常にＵタームが書き込まれる。
【００８３】
時刻Ｔ５において、タイミング生成部１８は、イネーブル信号ＳＡ０をロウレベルに非活性化し、センスアンプＳＡの動作を停止する。また、ビット線ドライバ２４は、ハイレベルのリセット信号ＢＬＲＳＴに応じて、ビット線ＢＬおよびリファレンスビット線ＢＬｒｅｆをロウレベル（＝０Ｖ）にリセットする。これにより、Ｐタームの強誘電体キャパシタＦ１は、プレート線ＰＬのロウレベルとビット線ＢＬのロウレベルとを受け、図５のヒステリシス曲線の黒丸の位置（ｃ）に移動する。
【００８４】
時刻Ｔ６において、ワード線ドライバ２０は、ワード線ＷＬをロウレベルにリセットする。ロウレベルのワード線ＷＬにより、選択トランジスタＳ１、Ｓ２、ＲＴはオフし、強誘電体キャパシタＦ１、Ｆ２、ＦＲとビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆとの接続が解除される。そして、読み出し動作が完了する。
【００８５】
図９は、別の半導体メモリの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この半導体メモリは、タイミング生成部１８およびビット線ドライバ２４が、図２と相違している。タイミング生成部１８は、読み出し動作において、セット信号ＢＬＳＥＴを出力せず、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、読み出し動作の開始時にプリチャージされない。また、タイミング生成部１８は、プレート線ＰＬを駆動するためのタイミング信号の生成タイミングを図８と相違させる。その他の動作は、図８と同様である。
【００８６】
メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２およびリファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、図３と同様に、それぞれＰターム、Ｕターム、Ｕタームの分極状態に設定されている。
【００８７】
図９では、時刻Ｔ０において、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、リセット信号ＢＬＲＳＴのロウレベルへの変化により、ロウレベルのフローティング状態に設定される。このため、時刻Ｔ１において、ワード線ＷＬがハイレベルに活性化されるとき、プレート線ＰＬおよびビット線ＢＬ、ＢＬＸ、リファレンスビット線ＢＬｒｅｆはロウレベルである。
【００８８】
時刻Ｔ２において、プレート線ＰＬがハイレベルに活性化され、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの各電圧は、各強誘電体キャパシタＦ１、Ｆ２、ＦＲの容量値と各ビット線容量との容量分割に応じて上昇する。また、スイッチ信号ＳＷがハイレベルに変化し、図３に示した電源スイッチ部ＰＳＷの全てのｎＭＯＳトランジスタＮ２がオンする。ｎＭＯＳトランジスタＮ２のオンにより、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１のソースが接地線ＧＮＤに接続され、カレントミラー回路ＣＭが動作可能な状態になる。
【００８９】
リファレンスビット線ＢＬｒｅｆの電圧が、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１の閾値電圧ＶＴを超えると、全てのｎＭＯＳトランジスタＮ１はオンし、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電荷をそれぞれ引き抜く。これにより、リファレンスビット線ＢＬｒｅｆの電圧は、ｎＭＯＳトランジスタＮ１の閾値電圧ＶＴと同じ値に設定される。リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲと同じＵタームの分極状態に設定されている強誘電体キャパシタＦ２に接続されたビット線ＢＬＸの電圧も、閾値電圧ＶＴと同じ値に設定される。
【００９０】
ビット線ＢＬに接続されるＰタームの強誘電体キャパシタＦ１の容量値は、ビット線ＢＬＸに接続されるＵタームの強誘電体キャパシタＦ２の容量値より大きい。このため、ビット線ＢＬの電圧は、ビット線ＢＬＸの電圧より高くなる。この後、図８と同様に、センスアンプＳＡが動作し、ビット線ＢＬ、ＢＬＸの電圧差を増幅され、プレート線ＰＬがロウレベルに変化し、Ｐタームの強誘電体キャパシタＦ１に対するデータ再書き込みが実施される。そして、読み出し動作が完了する。
【００９１】
図１０は、別の半導体メモリの読み出し動作の別の例を示している。図８および図９と同じ動作については、詳細な説明は省略する。この半導体メモリは、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値が大きいことを除き、図９の動作を実行する半導体メモリと同じである。例えば、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値は、メモリ容量が大きく、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの長さが長くなるときに大きくなる。図１０は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧波形を除き、図９と同じである。
【００９２】
ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの容量値が大きいとき、時刻Ｔ２から時刻Ｔ３において、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は上昇しにくい。リファレンスビット線ＢＬｒｅｆの電圧が、カレントミラー回路ＣＭのｎＭＯＳトランジスタＮ１の閾値電圧ＶＴまで到達しないとき、ｎＭＯＳトランジスタＮ１はオンせず、カレントミラー回路ＣＭは動作しない。すなわち、リファレンスビット線ＢＬｒｅｆの電圧は、カレントミラー回路ＣＭの動作範囲から外れてしまう。このとき、プレート線ＰＬの電圧（＝ＶＣＣ）からビット線ＢＬＸの電圧を引いた値が、図６に示した電圧Ｖ１より高くなると、インプリントされた強誘電体キャパシタＦ１、Ｆ２を有するメモリセルＭＣの読み出しマージンは減少する。
【００９３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが電源電圧ＶＣＣに設定される期間Ｐ１に、プレート線ＰＬを電源電圧ＶＣＣに設定することにより、強誘電体キャパシタＦ１、Ｆ２、ＦＲの分極値が変化することを防止でき、メモリセルＭＣの読み出しマージンの減少を防止できる。
【００９４】
図１１は、別の実施形態の半導体メモリＭＥＭにおけるビット線ドライバ２４Ａ、メモリセルアレイ２６およびセンスアンプ部３０Ａの例を示している。ビット線ドライバ２４Ａおよびセンスアンプ部３０Ａを除く構成は、プレート線ＰＬ、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを駆動するためのタイミング信号が異なることを除き、図２に示した半導体メモリＭＥＭと同じである。すなわち、半導体メモリＭＥＭは、強誘電体メモリである。
【００９５】
この実施形態では、強誘電体キャパシタＦ１は、図５に示したＮタームの分極状態に設定され、強誘電体キャパシタＦ２は、Ｄタームの分極状態に設定されている。このとき、メモリセルＭＣは、論理１を記憶している。読み出し動作において、強誘電体キャパシタＦ１、Ｆ２に負の電圧Ｖが印加される。例えば、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームの分極状態に設定される。強誘電体キャパシタＦＲがＤタームの分極状態に設定されるとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび接地線ＧＮＤに接続される。なお、強誘電体キャパシタＦＲは、Ｎタームの分極状態に設定されてもよい。このとき、センスアンプＳＡＲは、リファレンスビット線ＢＬｒｅｆおよび電源線ＶＣＣに接続される。
【００９６】
ビット線ドライバ２４Ａのドライバ回路ＤＲＶは、読み出し動作において、ハイレベルのリセット信号ＢＬＲＳＴを受けている間、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆを接地線ＧＮＤに接続する。ドライバ回路ＤＲＶは、ロウレベルのリセット信号ＢＬＲＳＴを受けている間、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆをフローティング状態に設定する。なお、ドライバ回路ＤＲＶは、読み出し動作中に図３に示したセット信号ＢＬＳＥＴを受けない。ドライバ回路ＤＲＶは、書き込み動作において、強誘電体キャパシタＦ１またはＦ２を図５に示したＤタームの分極状態に設定するときに、ビット線ＢＬまたはＢＬＸを電源線ＶＣＣに接続する。
【００９７】
センスアンプ部３０Ａは、カレントミラー回路ＣＭおよび電源スイッチ部ＰＳＷが図３と相違している。カレントミラー回路ＣＭは、図３のｎＭＯＳトランジスタＮ１の代わりにｐＭＯＳトランジスタＰ１を配置して形成されている。ｐＭＯＳトランジスタＰ１は、ドレインがビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆにそれぞれ接続され、ゲートがリファレンスビット線ＢＬｒｅｆに接続され、ソースが電源スイッチ部ＰＳＷに接続されている。全てのｐＭＯＳトランジスタＰ１は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線ＢＬｒｅｆの電圧に応じて変化するｐＭＯＳトランジスタＰ１のドレイン・ソース間抵抗は、全て同じ値になり、全てのｐＭＯＳトランジスタＰ１に同じ電流が流れる。
【００９８】
電源スイッチ部ＰＳＷは、図３のｎＭＯＳトランジスタＮ２の代わりにｐＭＯＳトランジスタＰ２を配置して形成されている。ｐＭＯＳトランジスタＰ２は、ドレインがｐＭＯＳトランジスタＰ１のソースにそれぞれ接続され、ゲートがスイッチ信号線／ＳＷに接続され、ソースが電源線ＶＣＣに接続されている。ｐＭＯＳトランジスタＰ２は、スイッチ信号／ＳＷがロウレベルの期間にオンし、ｐＭＯＳトランジスタＰ１のソースを電源線ＶＣＣに接続する。これにより、カレントミラー回路ＣＭは動作可能になり、リファレンスビット線ＢＬｒｅｆの電圧に応じて、電源線ＶＣＣからビット線対ＢＬ、ＢＬＸに互いに等しい量の電荷を転送する。スイッチ信号／ＳＷは、図２に示したタイミング生成部１８がスイッチ信号ＳＷの代わりに生成する。
【００９９】
図１２は、図１１に示したセンスアンプ部３０Ａを有する半導体メモリＭＥＭの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この実施形態では、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２は、Ｎタームの分極状態とＤタームの分極状態にそれぞれ設定され、リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームの分極状態に設定されている。このため、図５のヒステリシス曲線に示したように、読み出し動作では、電圧Ｖ（＝ＶＰＬ−ＶＢＬ）は負に設定される。プレート線ＰＬの電圧は、Ｎタームの強誘電体キャパシタＦ１に再書き込みを実施する時刻Ｔ４からＴ５の期間を除き、ロウレベル（０Ｖ）に設定される。
【０１００】
時刻Ｔ０において、リセット信号ＢＬＲＳＴがロウレベルに変化することで、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆのリセット状態が解除される。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆは、ロウレベルのフローティング状態に設定される。
【０１０１】
時刻Ｔ１において、ワード線ＷＬのハイレベルへの活性化により、選択トランジスタＳ１、Ｓ２はオンし、強誘電体キャパシタＦ１、Ｆ２の一端は、ビット線ＢＬ、ＢＬＸに接続される。このとき、プレート線ＰＬはロウレベルに設定されているため、各強誘電体キャパシタＦ１、Ｆ２の両端に電圧差は発生しない。時刻Ｔ０から時刻Ｔ２までの期間Ｐ１は、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆが接地電圧ＧＮＤに設定される期間である。
【０１０２】
時刻Ｔ２において、スイッチ信号／ＳＷがロウレベルに変化し、図１１に示した電源スイッチ部ＰＳＷの全てのｐＭＯＳトランジスタＰ２がオンし、カレントミラー回路ＣＭのｐＭＯＳトランジスタＰ１のソースを電源電圧ＶＣＣに設定する。ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆはロウレベルに設定されているため、カレントミラー回路ＣＭの全てのｐＭＯＳトランジスタＰ１のゲート・ソース間電圧は、”−ＶＣＣ”になり、ｐＭＯＳトランジスタＰ１はオンする。
【０１０３】
ｐＭＯＳトランジスタＰ１のオンにより、電源線ＶＣＣからビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆに電荷が転送され、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧は上昇する。このとき、ビット線ＢＬＸに接続されるＤタームの強誘電体キャパシタＦ２の容量値は、ビット線ＢＬに接続されるＮタームの強誘電体キャパシタＦ１の容量値より小さい。このため、ビット線ＢＬＸの電圧上昇量は、ビット線ＢＬの電圧上昇量より大きい。
【０１０４】
リファレンスメモリセルＲＭＣの強誘電体キャパシタＦＲは、Ｄタームに設定されているため、リファレンスビット線ＢＬｒｅｆの電圧上昇量は、ビット線ＢＬＸの電圧上昇量と同じである。リファレンスビット線ＢＬｒｅｆの電圧と電源電圧ＶＣＣとの差が、ｐＭＯＳトランジスタＰ１の閾値電圧（−ＶＴ）の絶対値ＶＴ以下になると、ｐＭＯＳトランジスタＰ１はオフする。これにより、ビット線ＢＬ、ＢＬＸおよびリファレンスビット線ＢＬｒｅｆの電圧の上昇は停止する。時刻Ｔ２から時刻Ｔ３までの期間Ｐ２は、カレントミラー回路ＣＭが動作する期間である。
【０１０５】
時刻Ｔ３において、スイッチ信号／ＳＷがハイレベルに非活性化され、電源スイッチ部ＰＳＷのｐＭＯＳトランジスタＰ２はオフし、カレントミラー回路ＣＭが非活性化される。また、イネーブル信号ＳＡ０がハイレベルに活性化され、センスアンプＳＡ、ＳＡＲが動作する。センスアンプＳＡはビット線ＢＬ、ＢＬＸの電圧差を増幅する。センスアンプＳＡの動作により、Ｎタームの強誘電体キャパシタＦ１に接続されているビット線ＢＬの電圧は、接地電圧ＧＮＤ（＝０Ｖ）まで下降し、Ｄタームの強誘電体キャパシタＦ２に接続されているビット線ＢＬＸの電圧は、電源電圧ＶＣＣまで上昇する。時刻Ｔ３から時刻Ｔ４までの期間Ｐ３は、センスアンプＳＡ、ＳＡＲが増幅動作を実施する期間である。
【０１０６】
ここで、センスアンプＳＡが動作を開始するとき、ビット線ＢＬＸの電圧は、電源電圧ＶＣＣから閾値電圧の絶対値ＶＴを引いた電圧Ｖ４であり、ビット線ＢＬの電圧は、電圧Ｖ４より僅かに低い電圧である。例えば、カレントミラー回路ＣＭのｐＭＯＳトランジスタＰ１の閾値電圧は、電圧Ｖ４が図６に示した電圧Ｖ２になるように設計される。すなわち、閾値電圧ＶＴは、電源電圧ＶＣＣから図６に示した電圧Ｖ２を引いた値に設計される。
【０１０７】
これにより、時刻Ｔ３において、Ｄタームの強誘電体キャパシタＦ２に掛かる電圧Ｖを、図６の電圧Ｖ２に設定でき、Ｎタームの強誘電体キャパシタＦ１に掛かる電圧Ｖを、電圧Ｖ２より低く、図７の電圧Ｖ３より高い値に設定できる。換言すれば、時刻Ｔ３において、強誘電体キャパシタＦ１、Ｆ２に掛かる電圧Ｖを、電圧Ｖ２以下で電圧Ｖ３より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタＦ１、Ｆ２、あるいは熱減極された強誘電体キャパシタＦ１、Ｆ２のいずれにおいても、メモリセルＭＣに保持されているデータを確実に読み出すことができる。
【０１０８】
時刻Ｔ４において、プレート線ＰＬがハイレベル（＝ＶＣＣ）に設定される。これにより、Ｎタームの強誘電体キャパシタＦ１は、正の電圧（ＰＬ＝ＶＣＣ、ＢＬ＝０Ｖ）を受け、分極状態は、図５に示した位置（ｄ）から位置（ｃ）を経由して位置（ｂ）に変化する。すなわち、Ｐタームの再書き込みが実施される。一方、Ｄタームの強誘電体キャパシタＦ２は、プレート線ＰＬのハイレベルとビット線ＢＬＸのハイレベルとを受け、図５に示した位置（ｄ）から位置（ｃ）に変化する。
【０１０９】
なお、一端がリファレンスビット線ＢＬｒｅｆに接続されるセンスアンプＳＡＲの他端には、接地電圧ＧＮＤが印加されている。このため、リファレンスメモリセルＲＭＣにおけるＵタームの強誘電体キャパシタＦＲは、負の電圧Ｖを受け、分極状態は、図５に示した位置（ｄ）に維持され、Ｄタームに保持される。すなわち、強誘電体キャパシタＦＲに常にＤタームが書き込まれる。
【０１１０】
時刻Ｔ５において、プレート線ＰＬおよびイネーブル信号ＳＡ０がロウレベルに設定され、リセット信号ＢＬＲＳＴがハイレベルに設定される。時刻Ｔ５以降の動作は、図８と同じである。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、カレントミラー回路ＣＭがｐＭＯＳトランジスタＰ１で形成される場合にも、強誘電体キャパシタＦ１、Ｆ２の残留分極値に依存せず、ｐＭＯＳトランジスタＰ１をオンさせ、カレントミラー回路ＣＭを必ず動作させることができる。この結果、読み出し動作時のビット線ＢＬ、ＢＬＸの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。
【０１１２】
図１３は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器やＩＣカード等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。
【０１１３】
例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムは、半導体メモリＭＥＭに格納されてもよく、この場合、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。なお、システムＳＹＳは、周辺回路ＰＥＲＩを省いて形成されてもよい。システムＳＹＳに搭載された半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。
【０１１４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１１５】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥コマンドバッファ；１６‥ロウデコーダ；１８‥タイミング生成部；２０‥ワード線ドライバ；２２‥プレート線ドライバ；２４、２４Ａ‥ビット線ドライバ；２６‥メモリセルアレイ；２８‥コラムデコーダ；３０、３０Ａ‥センスアンプ部；３２‥データ入出力バッファ；ＢＬ、ＢＬＸ‥ビット線；ＣＭ‥カレントミラー回路；Ｆ１、Ｆ２‥強誘電体キャパシタ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＬ‥プレート線；ＲＦ‥強誘電体キャパシタ；ＲＭＣ‥リファレンスメモリセル；Ｓ１、Ｓ２、ＳＲ‥選択トランジスタ；ＳＥＴ１、ＳＥＴ２‥設定回路；ＳＡ、ＳＡＲ‥センスアンプ；ＳＹＳ‥システム；Ｔ１、Ｔ２、Ｔ３‥トランジスタ
【特許請求の範囲】
【請求項１】
相補の論理が書き込まれる第１および第２強誘電体キャパシタを有するメモリセルと、
前記第１および第２強誘電体キャパシタの一端にそれぞれ接続される第１および第２ビット線と、
第３強誘電体キャパシタを有するリファレンスメモリセルと、
前記第３強誘電体キャパシタの一端に接続される第３ビット線と、
前記第１、第２および第３強誘電体キャパシタの他端に接続されるプレート線と、
ドレインおよびゲートが前記第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが前記第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが前記第３ビット線に接続される第３トランジスタとを含むカレントミラー回路と、
前記メモリセルからデータを読み出す読み出し動作における第１期間に、前記第１、第２および第３ビット線を、第１電圧に設定する第１設定回路と、
前記読み出し動作における前記第１期間の後の第２期間に、前記カレントミラー回路を動作させるために、前記第１、第２および第３トランジスタのソースを前記第１電圧と異なる第２電圧に設定する第２設定回路と、
前記第１および第２ビット線に接続され、前記第２期間の後の第３期間に動作するセンスアンプと
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記第１期間中に、前記プレート線を前記第１電圧に設定する第３設定回路を備えていること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記第１、第２および第３強誘電体キャパシタと前記第１、第２および第３ビット線との間にそれぞれ配置される第１、第２および第３選択トランジスタと、
前記第１期間に、前記第１、第２および第３ビット線が第１電圧に設定された後に、前記第１、第２および第３選択トランジスタをオンする第４設定回路と
を備えていることを特徴とする請求項１または請求項２記載の半導体メモリ。
【請求項４】
前記前記第１、第２および第３トランジスタは、ｎＭＯＳトランジスタであり、
前記第１電圧は、ハイレベル電圧であり、
前記第２電圧は、ロウレベル電圧であること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記前記第１、第２および第３トランジスタは、ｐＭＯＳトランジスタであり、
前記第１電圧は、ロウレベル電圧であり、
前記第２電圧は、ハイレベル電圧であること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
【請求項１】
相補の論理が書き込まれる第１および第２強誘電体キャパシタを有するメモリセルと、
前記第１および第２強誘電体キャパシタの一端にそれぞれ接続される第１および第２ビット線と、
第３強誘電体キャパシタを有するリファレンスメモリセルと、
前記第３強誘電体キャパシタの一端に接続される第３ビット線と、
前記第１、第２および第３強誘電体キャパシタの他端に接続されるプレート線と、
ドレインおよびゲートが前記第１および第３ビット線にそれぞれ接続される第１トランジスタと、ドレインおよびゲートが前記第２および第３ビット線にそれぞれ接続される第２トランジスタと、ドレインおよびゲートが前記第３ビット線に接続される第３トランジスタとを含むカレントミラー回路と、
前記メモリセルからデータを読み出す読み出し動作における第１期間に、前記第１、第２および第３ビット線を、第１電圧に設定する第１設定回路と、
前記読み出し動作における前記第１期間の後の第２期間に、前記カレントミラー回路を動作させるために、前記第１、第２および第３トランジスタのソースを前記第１電圧と異なる第２電圧に設定する第２設定回路と、
前記第１および第２ビット線に接続され、前記第２期間の後の第３期間に動作するセンスアンプと
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記第１期間中に、前記プレート線を前記第１電圧に設定する第３設定回路を備えていること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記第１、第２および第３強誘電体キャパシタと前記第１、第２および第３ビット線との間にそれぞれ配置される第１、第２および第３選択トランジスタと、
前記第１期間に、前記第１、第２および第３ビット線が第１電圧に設定された後に、前記第１、第２および第３選択トランジスタをオンする第４設定回路と
を備えていることを特徴とする請求項１または請求項２記載の半導体メモリ。
【請求項４】
前記前記第１、第２および第３トランジスタは、ｎＭＯＳトランジスタであり、
前記第１電圧は、ハイレベル電圧であり、
前記第２電圧は、ロウレベル電圧であること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記前記第１、第２および第３トランジスタは、ｐＭＯＳトランジスタであり、
前記第１電圧は、ロウレベル電圧であり、
前記第２電圧は、ハイレベル電圧であること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３３５６６（Ｐ２０１３−３３５６６Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６８２４８（Ｐ２０１１−１６８２４８）
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
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