半導体装置およびその製造方法
【課題】コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにする。
【解決手段】半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。キャパシタ基板１０２は、集積回路基板１０１の集積回路の形成側に積層してもよく、また、集積回路基板１０１の集積回路の半導体基板側に積層してもよい。
【解決手段】半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。キャパシタ基板１０２は、集積回路基板１０１の集積回路の形成側に積層してもよく、また、集積回路基板１０１の集積回路の半導体基板側に積層してもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を備える集積回路基板とキャパシタを備えるキャパシタ基板とから構成された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高周波デバイスの開発が進展するに従い、高周波に対応した高度な実装技術が求められている。例えば、高速通信モジュールにおいては、光導波路やアンプ、光電変換素子、信号処理回路などを、高周波領域においても損失なく接続し、モジュール内にコンパクトに収納する必要がある。ここで、特に高周波回路中の制御回路のフィードバック部分や静電対策には数ｎＦ以上の大容量コンデンサをはじめとするパッシブ素子が必要となるが、チップ面内にここまで大きな容量を持つキャパシタをモノリシック集積することはできない。このため、図１３に示すように、モジュール１３０１内の平面方向に、集積回路素子１３０２に加え、別途に複数のチップコンデンサ１３０３を実装する必要があった（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５９３０７５号公報
【特許文献２】特許第４３３５６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した技術では、以下に示す問題がある。第１に、集積回路素子にモノリシックに集積できない複数のチップコンデンサを、モジュール内に配置するため、モジュールが大型化し、モジュールの小型化を阻害するなどの問題がある。第２に、集積回路素子とチップコンデンサとの接続には、ワイヤボンディングなどを用いることになり、製造プロセスに時間を要することになり、コストの増大を招く。また、ワイヤボンディングを用いる場合、導電距離が長くなる傾向にあり、大きな接続損失が発生する。第３に、チップコンデンサを別途に用意するため、この選定および購入などに要するコストの増大が問題となる。
【０００５】
本発明は、以上のような問題点を解消するためになされたものであり、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板の上に集積回路が形成された集積回路基板と、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備え、キャパシタ基板は、集積回路基板の集積回路の形成側、および半導体基板側より選択された側に積層されている。
【０００７】
上記半導体装置において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていてもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。
【０００８】
上記半導体装置において、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。
【０００９】
上記半導体装置において、スタック型キャパシタの集積回路基板の側の最上層に形成されたグランド層を備えるようにしてもよい。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の半導体基板の側に積層して接続する工程とを少なくとも備える。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の集積回路の形成側に積層して接続する工程とを少なくとも備える。
【００１２】
上記半導体装置の製造方法において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されているものであってもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。また、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備えるようにしたので、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。
【図２】図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。
【図３】図３は、スタック型キャパシタの構成例を示す斜視図である。
【図４】図４は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図５】図５は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図６】図６は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図７】図７は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図８】図８は、パッシブ素子の構成例を示す斜視図である。
【図９】図９は、配列した複数のパッシブ素子を備える構成例を示す斜視図である。
【図１０】図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｃ】図１１Ｃは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｄ】図１１Ｄは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｅ】図１１Ｅは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｆ】図１１Ｆは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｇ】図１１Ｇは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｈ】図１１Ｈは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｃ】図１２Ｃは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｄ】図１２Ｄは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｅ】図１２Ｅは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１３】図１３は、集積回路素子のモジュール構成を示す斜視図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図を参照して説明する。
【００１６】
[実施の形態１]
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。スタック型キャパシタは、複数のキャパシタを層厚方向に積層して形成したものである。キャパシタ基板１０２は、図１の（ａ）に示すように、集積回路基板１０１の集積回路の形成側に積層してもよく、また、図１の（ｂ）に示すように、集積回路基板１０１の半導体基板側に積層してもよい。
【００１７】
複数のキャパシタ基板１０２を、集積回路基板１０１に積層してもよい。集積回路基板１０１とキャパシタ基板１０２とは、例えば、基板貫通ヴィア配線などにより垂直（積層）方向に接続してもよく、または面内方向に接続してもよく、適宜に接続する。また、複数の集積回路部分が形成されている集積回路ウェハと、複数のキャパシタ部分が形成されているキャパシタウェハとを貼り合わせることで、複数の集積回路（集積回路基板）および複数のキャパシタ（キャパシタ基板）が同時に積層されるようにしてもよい。
【００１８】
本実施の形態によれば、キャパシタ基板１０２を、集積回路基板１０１と３次元的に積層するので、モジュールの面積増大を招くことなく、モジュールの小型化が図れる。また、キャパシタ基板１０２は、スタック型キャパシタより構成しているので、面積を拡大することなく、大きな容量が得られる。
【００１９】
また、上述したように、ウェハレベルで積層構造とすることができ、製造プロセスの短縮化や、半導体装置の低価格化が容易に実現できる。また、本実施の形態によれば、ワイヤボンディングを用いることなく、集積回路基板とキャパシタ基板とを接続できるので、この点でも、半導体装置の低価格化が実現できる。
【００２０】
また、本実施の形態によれば、集積回路基板とキャパシタ基板とは、積層方向に接続することになり、例えば、スタック型キャパシタが形成されている基板を介して接続することになり、接続距離を大幅に近くでき、接続による損失を大幅に抑えることができる。
【００２１】
また、キャパシタ基板の積層数により、容量を容易に可変できるので、設計自由度が増し、要求仕様に応じた容量とすることが容易となる。また、別途にチップコンデンサなどを用意する必要がないため、これらの選定および購入に要するコストを抑制することができる。
【００２２】
[実施の形態２]
次に、本発明の実施の形態２について説明する。図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板２２０と、集積回路基板２２０の上に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。
【００２３】
キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。
【００２４】
また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。なお、図２では、１組のキャパシタセルの部分を示している。キャパシタウェハ２０１の上の図示しない領域に、同様の構成のスタック型キャパシタを備える複数のキャパシタセルが形成されている。
【００２５】
集積回路基板２２０は、素子（不図示）形成層の上の層間絶縁層２２２の上に配線層２２３を備え、配線層２２３は、保護絶縁層２２４により保護されている。また、保護絶縁層２２４の上には、外部端子２２７ａ、２２７ｂを備えている。例えば、外部端子２２７ａには、層間絶縁層２２２および保護絶縁層２２４を貫通する貫通電極２２５を介し、図示しない下層の素子が接続する。また、外部端子２２７ｂには、層間絶縁層２２２を貫通する貫通電極２２６および配線層２２３などを介し、図示しない下層の素子が接続する。なお、図２では、１つの集積回路の部分を示している。集積回路基板２２０の図示しない他の領域に、同様の構成の複数の集積回路が形成されている。
【００２６】
ここで、キャパシタウェハ２０１は、シリコンに限らず、ＳｉＧｅ，ＩｎＰ，ＧａＡｓ，ＧａＮ系の半導体から構成されたウェハであってもよい。集積回路ウェハと同じ材料から構成してもよく、異種材料から構成してもよい。キャパシタウェハ２０１の板厚は、２０−１５０μｍ程度とすればよい。後述する基板ヴィア形成などの裏面加工などが良好に行える範囲であれば、キャパシタウエハ２０１の板厚は問わない。またキャパシタウェハ２０１の母体基板を完全に除去しても構わない。
【００２７】
上述した本実施の形態におけるスタック型キャパシタの基本構造は、絶縁体を金属電極で挟み込んだＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）構造である。金属電極２０２ａおよび金属電極２０２ｂは、Ａｕ，Ｃｕ，Ａｌ，Ｗなどの金属材料から構成すればよい。また、これら金属電極の厚さは、５０−２００ｎｍ程度とすればよい。絶縁層２０７は、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3などの絶縁材料から構成すればよい。電極間の絶縁層２０７の厚さは、５０−２００ｎｍ程度とすればよい。
【００２８】
また、絶縁層２０７は、ＨｆＯ2，ＳｒＴｉＯ3（ＳＴＯ），および（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）などのｈｉｇｈ−ｋ材料を用いても構わない。また、良好なリーク特性，高い信頼性などの良好なキャパシタ特性が得られる範囲であれば、電極・絶縁体の材料および厚さは問わない。また、キャパシタウェハ２０１にはドーパントの拡散が問題となるアクティブ素子が搭載されないため、プロセス温度制限などによりＩＣにモノリシック集積できなかった絶縁体（誘電体）材料や基板材料などを用いることができる。
【００２９】
ところで、スタック型キャパシタは、図３に示す構成としてもよい。図３に示すスタック型キャパシタは、各々交互に配置された複数の第１電極３０１ａおよび複数の第２電極３０１ｂから構成され、各第１電極３０１ａは、複数の第１貫通電極３０２ａに接続し、各第２電極３０１ｂは、複数の第２貫通電極３０２ｂに接続している。また、第１貫通電極３０２ａは、図３の最下層において、第１配線３０３ａに接続し、第２貫通電極３０２ｂは、図３の最下層において、第２配線３０３ｂに接続している。なお、図３では、各電極間の絶縁層は省略している。
【００３０】
ここで、第１電極３０１ａにおいては、第２貫通電極３０２ｂが貫通する領域に第２貫通電極３０２ｂより大きな径の貫通孔３０４ａが形成され、第１電極３０１ａと第２貫通電極３０２ｂとが接触しない状態としている。この構成により、第１電極３０１ａと第２貫通電極３０２ｂとを絶縁分離している。同様に、第２電極３０１ｂにおいては、第１貫通電極３０２ａが貫通する領域に第１貫通電極３０２ａより大きな径の貫通孔３０４ｂが形成され、第２電極３０１ｂと第１貫通電極３０２ａとが接触しない状態としている。この構成により、第２電極３０１ｂと第１貫通電極３０２ａとを絶縁分離している。
【００３１】
このスタック型キャパシタによれば、各第１電極３０１ａは、同一のパターン形状とし、各第２電極３０１ｂは、同一のパターン形状としているので、電極部分の作製におけるフォトリソグラフィー工程では、２種類のフォトマスクを交互に繰り返し用いればよい。これば、各電極の層数を増加させても同じである。このため、多くのフォトマスク数を必要とせず、加えて、スタック総数に制限がなくスタック型キャパシタが構成できるようになる。
【００３２】
また、上述したスタック型キャパシタにおいて、例えば、第１電極３０１ａと複数の第１貫通電極３０２ａとの接続箇所においては、第１電極３０１ａに形成した貫通孔の側面と、ここを貫通する第１貫通電極３０２ａの側面とが接触することで、これらの間の電気的な接続を形成している。ここで、第１電極３０１ａに形成する貫通孔の領域において、第１貫通電極３０２ａが形成される領域に入り込むような庇部を形成することで、これらの間の接触面積をより広くすることができ、より確実な電気的接続が得られるようになる。第２電極３０１ｂと第２貫通電極３０２ｂとの間においても同様である。
【００３３】
なお、図４に示すように、複数のキャパシタ基板２００を積層すれば、積層した数だけ、容量を増加させることができる。また、図５に示すように、集積回路基板２２０の上に、この平面方向に複数のキャパシタセル２００ａが配列されたキャパシタ基板２００を積層してもよい。このように構成することで、キャパシタセル２００ａの配列数だけ容量を増加させることができる。
【００３４】
例えば、単層容量密度０．５ｆＦ／μｍ2、面積１００×１００μｍ2の５層スタック型キャパシタセルを１０×１０アレイ化して備えるキャパシタ基板を２段積層すれば、５ｎＦ（＝０．５×１００×１００×５×１０×１０×２）の容量を得ることができる。誘電体材料やキャパシタ膜厚、スタック数などを適宜増やせば、サブｕＦオーダーへの高容量化も可能である。
【００３５】
また、キャパシタ基板２００は、図６に示すように、集積回路基板６２０の集積回路形成側に積層してもよく、図７に示すように、集積回路基板６２０の半導体基板６２１の側に積層してもよい。ここで、集積回路基板６０２は、半導体基板６２１の上に、例えば、ＦＥＴなどの素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。
【００３６】
また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。
【００３７】
また、図６に示す構成では、集積回路基板６２０と、この直上のキャパシタ基板２００とは、集積回路基板６２０の保護絶縁層６２９の上の外部端子６３１ａ，外部端子６３１ｂと、キャパシタ基板２００の裏面端子２０６ａ，裏面端子２０６ｂとにより接続している。ここで、外部端子６３１ａ，外部端子６３１ｂは、保護絶縁層６２９を貫通する貫通配線６３０により、配線層６２８に接続している。
【００３８】
なお、上述したように、集積回路基板６２０の上にキャパシタ基板２００を積層する場合、集積回路基板６２０の図示しない周辺部などに形成された外部接続端子が、キャパシタ基板２００で覆われる場合がある。この場合、キャパシタ基板２００を構成しているキャパシタウェハ２０１および各層を貫通する貫通配線を介し、キャパシタ基板２００の上部に、外部接続端子の接続を引き出すようにしてもよい。
【００３９】
また、図７に示す構成では、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。
【００４０】
この場合、半導体基板６２１の厚さは、５０−２００μｍ程度とし、径２０−１００μｍの基板貫通ヴィア配線を形成すればよい。ただし、基板貫通ヴィア配線の抵抗が十分低い状態が実現されれば、基板厚・ヴィア径は問わない。基板貫通ヴィア配線の内部配線には電極と同材料を用いるのが基本であるが、別の材料を用いても構わない。
【００４１】
また、図８の斜視図に示すように、キャパシタに限らず、キャパシタ基板８０１に、抵抗素子８０２およびインダクタ８０３などのパッシブ素子を同時形成しても構わない。このとき、各種素子への接続は、配線層により行えばよい。
【００４２】
例えば、図９の斜視図に示すように、キャパシタ基板を構成する基部９０１の上に、複数のパッシブ素子９０２を配列して形成し、配線層９２０に形成した並列配線９２２および直列配線９２３により、対応するパッシブ素子９０２を接続する。パッシブ素子９０２がキャパシタであれば、上記接続により所望とする必要な容量を得ることができる。なお、このような接続においては、用いられないパッシブ素子が発生するが、集積回路の構造によらずキャパシタ作製用のフォトマスクを転用できるため製造におけるコストの上昇は発生せず、全体的に安価となる。
【００４３】
[実施の形態３]
次に、本発明の実施の形態３について説明する。図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板６２０と、集積回路基板６２０の下に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。
【００４４】
キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタからなるキャパシタセル２００ａが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。
【００４５】
また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。本実施の形態では、キャパシタ基板２００は、この平面方向に複数配列されたキャパシタセル２００ａを備える。
【００４６】
また、集積回路基板６０２は、半導体基板６２１の上に、素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。
【００４７】
また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。
【００４８】
また、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。
【００４９】
上述した構成は、前述した実施の形態と同様であり、本実施の形態では、キャパシタ基板２００（キャパシタセル２００ａ）の集積回路基板６２０の側の最上層に形成されたグランド層２１１を新たに備えるようにした。グランド層２１１を設けることで、集積回路基板６２０との間で、より高い電磁遮蔽ができ、全体的な性能を向上させることができる。なお、キャパシタ基板を集積回路基板の上に形成する場合、キャパシタ基板の基板側最下層にグランド層を設けるようにすればよい。
【００５０】
[製造方法１]
次に、本発明の実施の形態における半導体装置の製造方法例について説明する。はじめに、製造方法１について説明する。まず、図１１Ａに示すように、キャパシタウェハ２０１の上に、キャパシタセル２００ａを形成する。例えば、真空蒸着法およびスパッタリング法などにより形成したＡｕ，Ｃｕ，Ａｌ，Ｗなどの金属膜を、パターニングすることで、各金属電極，配線層、および貫通電極などが形成できる。また、絶縁層は、プラズマＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法、スパッタリング法、および原子層成長（Atomic Layer Deposition：ＡＬＤ）法などにより形成すればよい。なお、良好なキャパシタ特性が得られる製造方法であればいかなる材料やプロセスを選択しても構わない。
【００５１】
次に、図１１Ｂに示すように、キャパシタ基板２００をサポート基板１１０１に貼り合わせる。サポート基板１１０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。なお、厳密な貼り合わせ方法の種別は問わない。次に、サポート基板１１０１に貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ（Chemical Mechanical Policing）装置を用いることによって研削研磨し、薄層化する。
【００５２】
次に、図１１Ｃに示すように、薄層化したキャパシタウエハ２０１に、基板貫通ヴィア配線２０５ａ，２０５ｂ、および裏面端子２０６ａ，２０６ｂを形成する。例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、キャパシタウエハ２０１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線２０５ａ，２０５ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、裏面端子２０６ａ，２０６ｂを形成すればよい。
【００５３】
形成した基板貫通ヴィア配線２０５ａ，２０５ｂおよび裏面端子２０６ａ，２０６ｂにより、キャパシタウエハ２０１の上に形成されているキャパシタセル２００ａと、キャパシタウエハ２０１の裏面側とを接続する。なお、基板貫通ヴィアの内部を全て充填する必要はなく、この側壁を覆うように基板貫通ヴィア配線を形成しても構わない。
【００５４】
次に、図１１Ｄに示すように、新たなキャパシタ基板２００を、位置合わせを行った上で積層する。各々の裏面端子２０６ａ，２０６ｂおよび上部端子２０４ａ，２０４ｂ同士で接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００５５】
次に、図１１Ｅに示すように、新たに積層したキャパシタ基板２００のキャパシタウェハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。上述したキャパシタ基板２００の積層は、所望とする数を行えばよい。
【００５６】
次に、図１１Ｆに示すように、多段に積層して接続したキャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の裏面端子２０６ａ，２０６ｂと、集積回路基板６２０の外部端子６３１ａ，６３１ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００５７】
次に、図１１Ｇに示すように、集積回路基板６２０の半導体基板６２１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、所望の厚さにまで薄層化する。なお、半導体基板６２１に基板貫通ヴィアを形成する必要がない場合は、この薄層化の工程を行わなくてもよい。
【００５８】
最後に、図１１Ｈに示すように、サポート基板１１０１を剥離する。例えば、レーザ照射や有機溶媒浸漬によって接着剤を除去することで、サポート基板１１０１を剥離する。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。
【００５９】
[製造方法２]
次に、製造方法２について説明する。まず、図１２Ａに示すように、集積回路基板６２０を作製する。次いで、図１２Ｂに示すように、半導体基板６２１の保護絶縁層６２９側にサポート基板１２０１に貼り合わせ、半導体基板６２１を薄層化し、薄層化した半導体基板６２１に基板貫通ヴィア配線６４１ａ，６４１ｂおよび外部端子６４２ａ，６４２ｂを形成する。サポート基板１２０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。
【００６０】
また、例えば、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨することで、半導体基板６２１を薄層化すればよい。また、例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、半導体基板６２１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線６４１ａ，６４１ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、外部端子６４２ａ，６４２ｂを形成すればよい。
【００６１】
次に、図１２Ｃに示すように、キャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の上部端子２０４ａ，２０４ｂと、集積回路基板６２０の外部端子６４２ａ，６４２ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００６２】
次に、図１２Ｄに示すように、貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。
【００６３】
次に、図１２Ｅに示すように、前述同様にすることで、新たなキャパシタ基板２００を、既に接続しているキャパシタ基板２００に積層する。これを所望とする積層数となるまで繰り返せばよい。この後、サポート基板１２０１を除去すれば、図７を用いて説明した半導体装置が得られる。例えば、サポート基板１２０１は、レーザ照射や有機溶媒浸漬によって接着剤を除去することで剥離すればよい。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した製造方法例の説明では、ウェハスケールのプロセスについて記述したが、これに限るものではなく、個々のチップに切り分けた後でのチップスケールで各キャパシタ基板および集積回路基板を集積化することも可能である。基本的な手順は上述した製造方法と同様である。この場合、全体のスループットは低下するが、貼り合わせ時の位置合わせ容易となり、また薄層化チップのハンドリングの点で有利である。
【符号の説明】
【００６５】
１０１…集積回路基板、１０２…キャパシタ基板。
【技術分野】
【０００１】
本発明は、集積回路を備える集積回路基板とキャパシタを備えるキャパシタ基板とから構成された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高周波デバイスの開発が進展するに従い、高周波に対応した高度な実装技術が求められている。例えば、高速通信モジュールにおいては、光導波路やアンプ、光電変換素子、信号処理回路などを、高周波領域においても損失なく接続し、モジュール内にコンパクトに収納する必要がある。ここで、特に高周波回路中の制御回路のフィードバック部分や静電対策には数ｎＦ以上の大容量コンデンサをはじめとするパッシブ素子が必要となるが、チップ面内にここまで大きな容量を持つキャパシタをモノリシック集積することはできない。このため、図１３に示すように、モジュール１３０１内の平面方向に、集積回路素子１３０２に加え、別途に複数のチップコンデンサ１３０３を実装する必要があった（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５９３０７５号公報
【特許文献２】特許第４３３５６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した技術では、以下に示す問題がある。第１に、集積回路素子にモノリシックに集積できない複数のチップコンデンサを、モジュール内に配置するため、モジュールが大型化し、モジュールの小型化を阻害するなどの問題がある。第２に、集積回路素子とチップコンデンサとの接続には、ワイヤボンディングなどを用いることになり、製造プロセスに時間を要することになり、コストの増大を招く。また、ワイヤボンディングを用いる場合、導電距離が長くなる傾向にあり、大きな接続損失が発生する。第３に、チップコンデンサを別途に用意するため、この選定および購入などに要するコストの増大が問題となる。
【０００５】
本発明は、以上のような問題点を解消するためになされたものであり、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板の上に集積回路が形成された集積回路基板と、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備え、キャパシタ基板は、集積回路基板の集積回路の形成側、および半導体基板側より選択された側に積層されている。
【０００７】
上記半導体装置において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていてもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。
【０００８】
上記半導体装置において、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。
【０００９】
上記半導体装置において、スタック型キャパシタの集積回路基板の側の最上層に形成されたグランド層を備えるようにしてもよい。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の半導体基板の側に積層して接続する工程とを少なくとも備える。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の集積回路の形成側に積層して接続する工程とを少なくとも備える。
【００１２】
上記半導体装置の製造方法において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されているものであってもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。また、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備えるようにしたので、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。
【図２】図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。
【図３】図３は、スタック型キャパシタの構成例を示す斜視図である。
【図４】図４は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図５】図５は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図６】図６は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図７】図７は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。
【図８】図８は、パッシブ素子の構成例を示す斜視図である。
【図９】図９は、配列した複数のパッシブ素子を備える構成例を示す斜視図である。
【図１０】図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｃ】図１１Ｃは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｄ】図１１Ｄは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｅ】図１１Ｅは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｆ】図１１Ｆは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｇ】図１１Ｇは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１１Ｈ】図１１Ｈは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｃ】図１２Ｃは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｄ】図１２Ｄは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１２Ｅ】図１２Ｅは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。
【図１３】図１３は、集積回路素子のモジュール構成を示す斜視図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図を参照して説明する。
【００１６】
[実施の形態１]
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。スタック型キャパシタは、複数のキャパシタを層厚方向に積層して形成したものである。キャパシタ基板１０２は、図１の（ａ）に示すように、集積回路基板１０１の集積回路の形成側に積層してもよく、また、図１の（ｂ）に示すように、集積回路基板１０１の半導体基板側に積層してもよい。
【００１７】
複数のキャパシタ基板１０２を、集積回路基板１０１に積層してもよい。集積回路基板１０１とキャパシタ基板１０２とは、例えば、基板貫通ヴィア配線などにより垂直（積層）方向に接続してもよく、または面内方向に接続してもよく、適宜に接続する。また、複数の集積回路部分が形成されている集積回路ウェハと、複数のキャパシタ部分が形成されているキャパシタウェハとを貼り合わせることで、複数の集積回路（集積回路基板）および複数のキャパシタ（キャパシタ基板）が同時に積層されるようにしてもよい。
【００１８】
本実施の形態によれば、キャパシタ基板１０２を、集積回路基板１０１と３次元的に積層するので、モジュールの面積増大を招くことなく、モジュールの小型化が図れる。また、キャパシタ基板１０２は、スタック型キャパシタより構成しているので、面積を拡大することなく、大きな容量が得られる。
【００１９】
また、上述したように、ウェハレベルで積層構造とすることができ、製造プロセスの短縮化や、半導体装置の低価格化が容易に実現できる。また、本実施の形態によれば、ワイヤボンディングを用いることなく、集積回路基板とキャパシタ基板とを接続できるので、この点でも、半導体装置の低価格化が実現できる。
【００２０】
また、本実施の形態によれば、集積回路基板とキャパシタ基板とは、積層方向に接続することになり、例えば、スタック型キャパシタが形成されている基板を介して接続することになり、接続距離を大幅に近くでき、接続による損失を大幅に抑えることができる。
【００２１】
また、キャパシタ基板の積層数により、容量を容易に可変できるので、設計自由度が増し、要求仕様に応じた容量とすることが容易となる。また、別途にチップコンデンサなどを用意する必要がないため、これらの選定および購入に要するコストを抑制することができる。
【００２２】
[実施の形態２]
次に、本発明の実施の形態２について説明する。図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板２２０と、集積回路基板２２０の上に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。
【００２３】
キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。
【００２４】
また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。なお、図２では、１組のキャパシタセルの部分を示している。キャパシタウェハ２０１の上の図示しない領域に、同様の構成のスタック型キャパシタを備える複数のキャパシタセルが形成されている。
【００２５】
集積回路基板２２０は、素子（不図示）形成層の上の層間絶縁層２２２の上に配線層２２３を備え、配線層２２３は、保護絶縁層２２４により保護されている。また、保護絶縁層２２４の上には、外部端子２２７ａ、２２７ｂを備えている。例えば、外部端子２２７ａには、層間絶縁層２２２および保護絶縁層２２４を貫通する貫通電極２２５を介し、図示しない下層の素子が接続する。また、外部端子２２７ｂには、層間絶縁層２２２を貫通する貫通電極２２６および配線層２２３などを介し、図示しない下層の素子が接続する。なお、図２では、１つの集積回路の部分を示している。集積回路基板２２０の図示しない他の領域に、同様の構成の複数の集積回路が形成されている。
【００２６】
ここで、キャパシタウェハ２０１は、シリコンに限らず、ＳｉＧｅ，ＩｎＰ，ＧａＡｓ，ＧａＮ系の半導体から構成されたウェハであってもよい。集積回路ウェハと同じ材料から構成してもよく、異種材料から構成してもよい。キャパシタウェハ２０１の板厚は、２０−１５０μｍ程度とすればよい。後述する基板ヴィア形成などの裏面加工などが良好に行える範囲であれば、キャパシタウエハ２０１の板厚は問わない。またキャパシタウェハ２０１の母体基板を完全に除去しても構わない。
【００２７】
上述した本実施の形態におけるスタック型キャパシタの基本構造は、絶縁体を金属電極で挟み込んだＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）構造である。金属電極２０２ａおよび金属電極２０２ｂは、Ａｕ，Ｃｕ，Ａｌ，Ｗなどの金属材料から構成すればよい。また、これら金属電極の厚さは、５０−２００ｎｍ程度とすればよい。絶縁層２０７は、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3などの絶縁材料から構成すればよい。電極間の絶縁層２０７の厚さは、５０−２００ｎｍ程度とすればよい。
【００２８】
また、絶縁層２０７は、ＨｆＯ2，ＳｒＴｉＯ3（ＳＴＯ），および（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）などのｈｉｇｈ−ｋ材料を用いても構わない。また、良好なリーク特性，高い信頼性などの良好なキャパシタ特性が得られる範囲であれば、電極・絶縁体の材料および厚さは問わない。また、キャパシタウェハ２０１にはドーパントの拡散が問題となるアクティブ素子が搭載されないため、プロセス温度制限などによりＩＣにモノリシック集積できなかった絶縁体（誘電体）材料や基板材料などを用いることができる。
【００２９】
ところで、スタック型キャパシタは、図３に示す構成としてもよい。図３に示すスタック型キャパシタは、各々交互に配置された複数の第１電極３０１ａおよび複数の第２電極３０１ｂから構成され、各第１電極３０１ａは、複数の第１貫通電極３０２ａに接続し、各第２電極３０１ｂは、複数の第２貫通電極３０２ｂに接続している。また、第１貫通電極３０２ａは、図３の最下層において、第１配線３０３ａに接続し、第２貫通電極３０２ｂは、図３の最下層において、第２配線３０３ｂに接続している。なお、図３では、各電極間の絶縁層は省略している。
【００３０】
ここで、第１電極３０１ａにおいては、第２貫通電極３０２ｂが貫通する領域に第２貫通電極３０２ｂより大きな径の貫通孔３０４ａが形成され、第１電極３０１ａと第２貫通電極３０２ｂとが接触しない状態としている。この構成により、第１電極３０１ａと第２貫通電極３０２ｂとを絶縁分離している。同様に、第２電極３０１ｂにおいては、第１貫通電極３０２ａが貫通する領域に第１貫通電極３０２ａより大きな径の貫通孔３０４ｂが形成され、第２電極３０１ｂと第１貫通電極３０２ａとが接触しない状態としている。この構成により、第２電極３０１ｂと第１貫通電極３０２ａとを絶縁分離している。
【００３１】
このスタック型キャパシタによれば、各第１電極３０１ａは、同一のパターン形状とし、各第２電極３０１ｂは、同一のパターン形状としているので、電極部分の作製におけるフォトリソグラフィー工程では、２種類のフォトマスクを交互に繰り返し用いればよい。これば、各電極の層数を増加させても同じである。このため、多くのフォトマスク数を必要とせず、加えて、スタック総数に制限がなくスタック型キャパシタが構成できるようになる。
【００３２】
また、上述したスタック型キャパシタにおいて、例えば、第１電極３０１ａと複数の第１貫通電極３０２ａとの接続箇所においては、第１電極３０１ａに形成した貫通孔の側面と、ここを貫通する第１貫通電極３０２ａの側面とが接触することで、これらの間の電気的な接続を形成している。ここで、第１電極３０１ａに形成する貫通孔の領域において、第１貫通電極３０２ａが形成される領域に入り込むような庇部を形成することで、これらの間の接触面積をより広くすることができ、より確実な電気的接続が得られるようになる。第２電極３０１ｂと第２貫通電極３０２ｂとの間においても同様である。
【００３３】
なお、図４に示すように、複数のキャパシタ基板２００を積層すれば、積層した数だけ、容量を増加させることができる。また、図５に示すように、集積回路基板２２０の上に、この平面方向に複数のキャパシタセル２００ａが配列されたキャパシタ基板２００を積層してもよい。このように構成することで、キャパシタセル２００ａの配列数だけ容量を増加させることができる。
【００３４】
例えば、単層容量密度０．５ｆＦ／μｍ2、面積１００×１００μｍ2の５層スタック型キャパシタセルを１０×１０アレイ化して備えるキャパシタ基板を２段積層すれば、５ｎＦ（＝０．５×１００×１００×５×１０×１０×２）の容量を得ることができる。誘電体材料やキャパシタ膜厚、スタック数などを適宜増やせば、サブｕＦオーダーへの高容量化も可能である。
【００３５】
また、キャパシタ基板２００は、図６に示すように、集積回路基板６２０の集積回路形成側に積層してもよく、図７に示すように、集積回路基板６２０の半導体基板６２１の側に積層してもよい。ここで、集積回路基板６０２は、半導体基板６２１の上に、例えば、ＦＥＴなどの素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。
【００３６】
また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。
【００３７】
また、図６に示す構成では、集積回路基板６２０と、この直上のキャパシタ基板２００とは、集積回路基板６２０の保護絶縁層６２９の上の外部端子６３１ａ，外部端子６３１ｂと、キャパシタ基板２００の裏面端子２０６ａ，裏面端子２０６ｂとにより接続している。ここで、外部端子６３１ａ，外部端子６３１ｂは、保護絶縁層６２９を貫通する貫通配線６３０により、配線層６２８に接続している。
【００３８】
なお、上述したように、集積回路基板６２０の上にキャパシタ基板２００を積層する場合、集積回路基板６２０の図示しない周辺部などに形成された外部接続端子が、キャパシタ基板２００で覆われる場合がある。この場合、キャパシタ基板２００を構成しているキャパシタウェハ２０１および各層を貫通する貫通配線を介し、キャパシタ基板２００の上部に、外部接続端子の接続を引き出すようにしてもよい。
【００３９】
また、図７に示す構成では、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。
【００４０】
この場合、半導体基板６２１の厚さは、５０−２００μｍ程度とし、径２０−１００μｍの基板貫通ヴィア配線を形成すればよい。ただし、基板貫通ヴィア配線の抵抗が十分低い状態が実現されれば、基板厚・ヴィア径は問わない。基板貫通ヴィア配線の内部配線には電極と同材料を用いるのが基本であるが、別の材料を用いても構わない。
【００４１】
また、図８の斜視図に示すように、キャパシタに限らず、キャパシタ基板８０１に、抵抗素子８０２およびインダクタ８０３などのパッシブ素子を同時形成しても構わない。このとき、各種素子への接続は、配線層により行えばよい。
【００４２】
例えば、図９の斜視図に示すように、キャパシタ基板を構成する基部９０１の上に、複数のパッシブ素子９０２を配列して形成し、配線層９２０に形成した並列配線９２２および直列配線９２３により、対応するパッシブ素子９０２を接続する。パッシブ素子９０２がキャパシタであれば、上記接続により所望とする必要な容量を得ることができる。なお、このような接続においては、用いられないパッシブ素子が発生するが、集積回路の構造によらずキャパシタ作製用のフォトマスクを転用できるため製造におけるコストの上昇は発生せず、全体的に安価となる。
【００４３】
[実施の形態３]
次に、本発明の実施の形態３について説明する。図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板６２０と、集積回路基板６２０の下に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。
【００４４】
キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタからなるキャパシタセル２００ａが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。
【００４５】
また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。本実施の形態では、キャパシタ基板２００は、この平面方向に複数配列されたキャパシタセル２００ａを備える。
【００４６】
また、集積回路基板６０２は、半導体基板６２１の上に、素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。
【００４７】
また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。
【００４８】
また、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。
【００４９】
上述した構成は、前述した実施の形態と同様であり、本実施の形態では、キャパシタ基板２００（キャパシタセル２００ａ）の集積回路基板６２０の側の最上層に形成されたグランド層２１１を新たに備えるようにした。グランド層２１１を設けることで、集積回路基板６２０との間で、より高い電磁遮蔽ができ、全体的な性能を向上させることができる。なお、キャパシタ基板を集積回路基板の上に形成する場合、キャパシタ基板の基板側最下層にグランド層を設けるようにすればよい。
【００５０】
[製造方法１]
次に、本発明の実施の形態における半導体装置の製造方法例について説明する。はじめに、製造方法１について説明する。まず、図１１Ａに示すように、キャパシタウェハ２０１の上に、キャパシタセル２００ａを形成する。例えば、真空蒸着法およびスパッタリング法などにより形成したＡｕ，Ｃｕ，Ａｌ，Ｗなどの金属膜を、パターニングすることで、各金属電極，配線層、および貫通電極などが形成できる。また、絶縁層は、プラズマＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法、スパッタリング法、および原子層成長（Atomic Layer Deposition：ＡＬＤ）法などにより形成すればよい。なお、良好なキャパシタ特性が得られる製造方法であればいかなる材料やプロセスを選択しても構わない。
【００５１】
次に、図１１Ｂに示すように、キャパシタ基板２００をサポート基板１１０１に貼り合わせる。サポート基板１１０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。なお、厳密な貼り合わせ方法の種別は問わない。次に、サポート基板１１０１に貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ（Chemical Mechanical Policing）装置を用いることによって研削研磨し、薄層化する。
【００５２】
次に、図１１Ｃに示すように、薄層化したキャパシタウエハ２０１に、基板貫通ヴィア配線２０５ａ，２０５ｂ、および裏面端子２０６ａ，２０６ｂを形成する。例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、キャパシタウエハ２０１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線２０５ａ，２０５ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、裏面端子２０６ａ，２０６ｂを形成すればよい。
【００５３】
形成した基板貫通ヴィア配線２０５ａ，２０５ｂおよび裏面端子２０６ａ，２０６ｂにより、キャパシタウエハ２０１の上に形成されているキャパシタセル２００ａと、キャパシタウエハ２０１の裏面側とを接続する。なお、基板貫通ヴィアの内部を全て充填する必要はなく、この側壁を覆うように基板貫通ヴィア配線を形成しても構わない。
【００５４】
次に、図１１Ｄに示すように、新たなキャパシタ基板２００を、位置合わせを行った上で積層する。各々の裏面端子２０６ａ，２０６ｂおよび上部端子２０４ａ，２０４ｂ同士で接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００５５】
次に、図１１Ｅに示すように、新たに積層したキャパシタ基板２００のキャパシタウェハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。上述したキャパシタ基板２００の積層は、所望とする数を行えばよい。
【００５６】
次に、図１１Ｆに示すように、多段に積層して接続したキャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の裏面端子２０６ａ，２０６ｂと、集積回路基板６２０の外部端子６３１ａ，６３１ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００５７】
次に、図１１Ｇに示すように、集積回路基板６２０の半導体基板６２１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、所望の厚さにまで薄層化する。なお、半導体基板６２１に基板貫通ヴィアを形成する必要がない場合は、この薄層化の工程を行わなくてもよい。
【００５８】
最後に、図１１Ｈに示すように、サポート基板１１０１を剥離する。例えば、レーザ照射や有機溶媒浸漬によって接着剤を除去することで、サポート基板１１０１を剥離する。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。
【００５９】
[製造方法２]
次に、製造方法２について説明する。まず、図１２Ａに示すように、集積回路基板６２０を作製する。次いで、図１２Ｂに示すように、半導体基板６２１の保護絶縁層６２９側にサポート基板１２０１に貼り合わせ、半導体基板６２１を薄層化し、薄層化した半導体基板６２１に基板貫通ヴィア配線６４１ａ，６４１ｂおよび外部端子６４２ａ，６４２ｂを形成する。サポート基板１２０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。
【００６０】
また、例えば、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨することで、半導体基板６２１を薄層化すればよい。また、例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、半導体基板６２１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線６４１ａ，６４１ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、外部端子６４２ａ，６４２ｂを形成すればよい。
【００６１】
次に、図１２Ｃに示すように、キャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の上部端子２０４ａ，２０４ｂと、集積回路基板６２０の外部端子６４２ａ，６４２ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。
【００６２】
次に、図１２Ｄに示すように、貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。
【００６３】
次に、図１２Ｅに示すように、前述同様にすることで、新たなキャパシタ基板２００を、既に接続しているキャパシタ基板２００に積層する。これを所望とする積層数となるまで繰り返せばよい。この後、サポート基板１２０１を除去すれば、図７を用いて説明した半導体装置が得られる。例えば、サポート基板１２０１は、レーザ照射や有機溶媒浸漬によって接着剤を除去することで剥離すればよい。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した製造方法例の説明では、ウェハスケールのプロセスについて記述したが、これに限るものではなく、個々のチップに切り分けた後でのチップスケールで各キャパシタ基板および集積回路基板を集積化することも可能である。基本的な手順は上述した製造方法と同様である。この場合、全体のスループットは低下するが、貼り合わせ時の位置合わせ容易となり、また薄層化チップのハンドリングの点で有利である。
【符号の説明】
【００６５】
１０１…集積回路基板、１０２…キャパシタ基板。
【特許請求の範囲】
【請求項１】
半導体基板の上に集積回路が形成された集積回路基板と、
前記集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板と
を備え、
前記キャパシタ基板は、前記集積回路基板の前記集積回路の形成側、および前記半導体基板側より選択された側に積層されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記スタック型キャパシタの前記集積回路基板の側の最上層に形成されたグランド層を備えることを特徴とする半導体装置。
【請求項６】
半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の半導体基板の側に積層して接続する工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の前記集積回路の形成側に積層して接続する工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７記載の半導体装置の製造方法において、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のいずれか１項に記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の上に集積回路が形成された集積回路基板と、
前記集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板と
を備え、
前記キャパシタ基板は、前記集積回路基板の前記集積回路の形成側、および前記半導体基板側より選択された側に積層されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記スタック型キャパシタの前記集積回路基板の側の最上層に形成されたグランド層を備えることを特徴とする半導体装置。
【請求項６】
半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の半導体基板の側に積層して接続する工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の前記集積回路の形成側に積層して接続する工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７記載の半導体装置の製造方法において、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のいずれか１項に記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３】
【公開番号】特開２０１２−２２１９７３（Ｐ２０１２−２２１９７３Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８２５６５（Ｐ２０１１−８２５６５）
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
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