半導体装置および携帯電話機
【課題】送信信号の電力増幅効率を向上させることができる技術を提供する。
【解決手段】半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路を形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路とを効率良く最短距離で接続するという構成とを取る。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【解決手段】半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路を形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路とを効率良く最短距離で接続するという構成とを取る。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および携帯電話機に関し、特に、送信信号の増幅に使用されるパワートランジスタを含む半導体装置および携帯電話機に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−１８８９１６号公報（特許文献１）には、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)を形成した第１半導体チップ上に、ＨＢＴ（Heterojunction Bipolar Transistor）を形成した第２半導体チップを搭載したパッケージ構造が記載されている。そして、第１半導体チップに貫通ビアを設け、配線基板と第１半導体チップや、配線基板と第２半導体チップとの間の信号のやりとりを貫通ビアで行なうことが記載されている。
【０００３】
特開２００８−２９４１１３号公報（特許文献２）には、ＣＭＯＳＦＥＴ、バイポーラトランジスタおよびＬＤＭＯＳＦＥＴを形成したＳＯＩ基板において、ＳＯＩ基板のＬＤＭＯＳＦＥＴ形成領域に貫通ビアを設けて、ＬＤＭＯＳＦＥＴと電気的に接続する電極プレートをＳＯＩ基板の裏面に形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８８９１６号公報
【特許文献２】特開２００８−２９４１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＧＳＭ（Global System for Mobile Communications）（登録商標）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。
【０００６】
一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をＲＦＩＣ部で送信信号（無線周波数信号）に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はＲＦＩＣ部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。
【０００７】
上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのＬＤＭＯＳＦＥＴを形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおいて、電力増幅器からの出力信号（送信信号）は、効率良く送信信号の電力を伝達するため、配線基板上に形成された出力整合回路に入力するようになっている。具体的には、電力増幅器を構成するＬＤＭＯＳＦＥＴの出力端子（ドレイン端子）が半導体チップの表面上にパッド（ドレイン端子）として形成され、このパッドと、配線基板に形成された出力整合回路が、例えば、金ワイヤで接続されている。
【０００８】
ここで、例えば、携帯電話機の通話時などには、ＬＤＭＯＳＦＥＴに大きな電流が流れる。このことから、通常、ＬＤＭＯＳＦＥＴを形成した半導体チップには、複数のドレイン端子が設けられており、この複数のドレイン端子と出力整合回路の入力端子が複数本の金ワイヤで接続する構成が取られている。この構成により、ＬＤＭＯＳＦＥＴに流れる大きな電流は、複数本の金ワイヤに分岐して流れるので、特定の金ワイヤに大電流が流れることによる金ワイヤの溶断を防止することができる。
【０００９】
このように構成されている電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤの抵抗によって、電力増幅率が一部制限されていることが判明した。すなわち、ＬＤＭＯＳＦＥＴのドレイン端子から出力される送信信号は、金ワイヤを介して、出力整合回路に入力される。ところが、金ワイヤの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになる。
【００１０】
特に、金ワイヤは、通常、ワイヤボンディングによって形成されることから、金ワイヤは、配線基板とドレイン端子（パッド）との間でループを描くように形成される。このため、配線基板とドレイン端子を接続する金ワイヤの長さが必要以上に長くなり、これによって、金ワイヤの抵抗が大きくなると考えられる。
【００１１】
また、複数の金ワイヤが使用されるが、例えば、１本の金ワイヤの直径は、約２５μｍであり、実装技術の制限などから、ドレイン端子と出力整合回路とを接続する金ワイヤの本数が４本〜６本程度に制限されることも、金ワイヤの抵抗成分を低下させることができない一因となっていると考えられる。
【００１２】
本発明の目的は、例えば、送信信号の電力増幅効率を向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）第１配線基板と、（ｂ）前記第１配線基板上に搭載された半導体チップと、（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備える。ここで、前記半導体チップは、（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第２配線基板は、（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）第１配線基板と、（ｂ）前記第１配線基板上に搭載された半導体チップと、（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備える。ここで、前記半導体チップは、（ｂ１）並列に接続された複数のＨＢＴと、（ｂ２）前記複数のＨＢＴの構成要素である複数のコレクタ領域と接続するコレクタ端子と、（ｂ３）前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第２配線基板は、（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。
【００１７】
また、代表的な実施の形態による携帯電話機は、（ａ）ベースバンド信号を処理するベースバンド部と、（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、を備える。そして、（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備える。このとき、前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する。ここで、前記電力増幅器を含む電力増幅モジュールは、（ｈ１）第１配線基板と、（ｈ２）前記第１配線基板上に搭載された半導体チップと、（ｈ３）前記半導体チップ上に搭載された第２配線基板から構成される。そして、前記半導体チップは、（ｈ２１）並列に接続された複数のＬＤＭＯＳＦＥＴと、（ｈ２２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、（ｈ２３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有する。さらに、前記第２配線基板は、（ｈ３１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有する。このとき、平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
送信信号の電力増幅効率を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】電力増幅モジュールの回路ブロック構成を示す図である。
【図３】増幅回路の構成例を示す図である。
【図４】ＬＤＭＯＳＦＥＴの断面構造を示す断面図である。
【図５】実施の形態１における電力増幅モジュールの構成を示す上面図である。
【図６】実施の形態１における配線基板に形成されている構成要素の詳細について説明する図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】図６のＢ−Ｂ線で切断した断面図である。
【図９】図６のＣ−Ｃ線で切断した断面図である。
【図１０】半導体チップに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。
【図１１】半導体チップの裏面の構成を示す平面図である。
【図１２】半導体チップの内部における一断面を示す図である。
【図１３】実施の形態２における配線基板に形成されている構成要素の詳細について説明する図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【図１５】半導体チップに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。
【図１６】半導体チップの裏面の構成を示す平面図である。
【図１７】半導体チップの内部における一断面を示す図である。
【図１８】ＨＢＴのデバイス構造を示す断面図である。
【図１９】実施の形態３における電力増幅モジュールの断面構造を示す断面図である。
【図２０】実施の形態４における配線基板に形成されている構成要素について説明する図である。
【図２１】複数の基板用貫通電極を出力整合回路と接続する構成を示す平面図である。
【図２２】図２１のＡ−Ａ線で切断した断面図である。
【図２３】検討例において、携帯電話機などの移動体通信機器に使用される電力増幅モジュールの実装構成を示す上面図である。
【図２４】図２３のＡ−Ａ線で切断した断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
＜図面を使用した課題の説明＞
まず、本発明者が検討した半導体装置が有する課題について、図面を参照しながら説明する。図２３は、携帯電話機などの移動体通信機器に使用される電力増幅モジュールの実装構成を示す上面図である。ここでいう電力増幅モジュールとは、少なくとも、配線基板（ＰＣＢ基板（Printed Circuit Board））上に、電力増幅器を構成する半導体チップおよび出力整合回路を構成する受動部品が実装されたモジュールをいうものとする。図２３に示すように、本発明者が検討した電力増幅モジュールは、矩形形状の配線基板ＷＢを有しており、この配線基板ＷＢ上に半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、パワートランジスタを構成要素とする電力増幅器が形成されている。具体的に、パワートランジスタとしては、ＬＤＭＯＳＦＥＴが挙げられる。さらに、配線基板ＷＢ上には、配線で接続された複数の受動部品ＳＭＤが搭載されており、配線および複数の受動部品ＳＭＤによって、出力整合回路が形成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤと、出力整合回路を構成する配線が複数本の金ワイヤＷで接続されている。
【００２７】
次に、図２４は、図２３のＡ−Ａ線で切断した断面図である。図２４に示すように、配線基板ＷＢ上に、例えば、銀ペーストＰＳＴを介して半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰに形成されているパッドＰＤと配線基板ＷＢ上に形成されている端子ＴＥが金ワイヤＷで電気的に接続されている。そして、配線基板ＷＢのチップ搭載面には樹脂ＭＲが形成されており、この樹脂ＭＲによって、半導体チップＣＨＰや金ワイヤＷが覆われて保護されている。
【００２８】
このように構成されている本発明者が検討した電力増幅モジュールにおいて、電力増幅器からの出力信号（送信信号）は、効率良く送信信号の電力を伝達するため、配線基板ＷＢ上に形成された出力整合回路に入力するようになっている。具体的には、図２３に示すように、電力増幅器を構成するＬＤＭＯＳＦＥＴの出力端子（ドレイン端子）が半導体チップＣＨＰの表面上にパッドＰＤ（ドレイン端子）として形成され、このパッドＰＤと、配線基板ＷＢに形成された出力整合回路（複数の受動部品ＳＭＤおよび配線から構成される）が、例えば、金ワイヤＷで接続されている。
【００２９】
ここで、例えば、携帯電話機の通話時などには、ＬＤＭＯＳＦＥＴに大きな電流が流れる。このことから、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰには、複数のドレイン端子（パッドＰＤ）が設けられており、この複数のドレイン端子（パッドＰＤ）と出力整合回路の配線（入力端子）が複数本の金ワイヤＷで接続する構成が取られている。この構成により、ＬＤＭＯＳＦＥＴに流れる大きな電流は、複数本の金ワイヤＷに分岐して流れるので、特定の金ワイヤＷに大電流が流れることによる金ワイヤＷの溶断を防止することができる。
【００３０】
上述した電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤＷの抵抗によって、電力増幅率が一部制限されていることが明らかになった。すなわち、ＬＤＭＯＳＦＥＴのドレイン端子（パッドＰＤ）から出力される送信信号は、金ワイヤＷを介して、出力整合回路に入力される。ところが、金ワイヤＷの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになるのである。
【００３１】
特に、金ワイヤＷは、通常、ワイヤボンディングによって形成されることから、例えば、図２４に示すように、金ワイヤＷは、配線基板ＷＢとドレイン端子（パッドＰＤ）との間でループを描くように形成される。このため、配線基板ＷＢとドレイン端子（パッドＰＤ）を接続する金ワイヤＷの長さが必要以上に長くなり、これによって、金ワイヤＷの抵抗が大きくなる。
【００３２】
また、複数の金ワイヤＷが使用されるが、例えば、１本の金ワイヤの直径は、約２５μｍであり、実装技術の制限などから、ドレイン端子（パッドＰＤ）と出力整合回路とを接続する金ワイヤＷの本数が４本〜６本程度に制限されることも、金ワイヤＷの抵抗成分を低下させることができない一因となっていると考えられる。
【００３３】
そこで、本実施の形態１では、携帯電話機などの移動体通信機器から出力される送信信号の電力増幅効率を向上できる工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明する。
【００３４】
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００３５】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit、中央処理装置）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００３６】
ベースバンド部４は、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００３７】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００３８】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００３９】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００４０】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００４１】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
【００４２】
＜電力増幅モジュールの回路ブロック構成＞
以下では、この電力増幅モジュールＰＡの回路ブロック構成について説明する。図２は、本実施の形態における電力増幅モジュールＰＡの回路ブロック構成を示す図である。図２において、本実施の形態における電力増幅モジュールＰＡは、少なくとも、電力増幅器６、出力整合回路１２ａ、１２ｂ、検波回路１３ａ、１３ｂ、ローパスフィルタＬＰＦ１、ＬＰＦ２を含むが、さらに、アンテナスイッチ８やダイプレクサＤｉを含ませることができる。ここで説明する電力増幅モジュールＰＡは、一例として、図２に示すように、アンテナスイッチ８やダイプレクサＤｉを一体的に含まないものとして説明する。
【００４３】
電力増幅器６は、整合回路１０ａ、１０ｂ、増幅回路ＬＢ、ＨＢおよび制御回路１１から構成されている。整合回路１０ａは、電力増幅モジュールＰＡの入力端子ＴＸ（ＬＢ）ｉｎに入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＬＢに出力できるようになっている。この整合回路１０ａは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ａに入力される入力信号は、第１周波数帯の信号である。例えば、第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号である。
【００４４】
増幅回路ＬＢは、整合回路１０ａに接続されており、整合回路１０ａから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＬＢは、ＧＳＭ低周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＬＢでは、整合回路１０ａから出力されたＧＳＭ低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＬＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＬＢには電源電位Ｖｄｄ１とグランド電位（ＧＮＤ電位）が供給されている。
【００４５】
このように、電力増幅器６には、ＧＳＭ低周波帯域の入力信号を増幅するための整合回路１０ａと増幅回路ＬＢを有しているが、さらに、電力増幅器６には、ＧＳＭ高周波帯域１７１０ＭＨｚ〜１９１０ＭＨｚの入力信号も増幅できるようになっている。具体的には、電力増幅器６は、さらに、整合回路１０ｂと増幅回路ＨＢを有している。
【００４６】
整合回路１０ｂは、電力増幅モジュールＰＡの入力端子ＴＸ（ＨＢ）ｉｎから入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＨＢに出力できるようになっている。この整合回路１０ｂは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ｂに入力される入力信号は、第２周波数帯の信号である。例えば、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。この整合回路１０ｂは、ＧＳＭ高周波帯域の信号用の整合回路であり、上述したＧＳＭ低周波帯域の信号用の整合回路とは異なる数値の受動部品から構成されている。
【００４７】
増幅回路ＨＢは、整合回路１０ｂに接続されており、整合回路１０ｂから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＨＢは、ＧＳＭ高周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＨＢでは、整合回路１０ｂから出力されたＧＳＭ高周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＨＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＨＢには電源電位Ｖｄｄ２とグランド電位（ＧＮＤ電位）が供給されている。このとき、増幅回路ＬＢに供給される電源電位Ｖｄｄ１と、増幅回路ＨＢに供給される電源電位Ｖｄｄ２とは同じ固定電位であり、ともに、グランド電位よりも高い電位となっている。
【００４８】
以上のように本実施の形態における電力増幅器６は、ＧＳＭ低周波帯域の信号とＧＳＭ高周波帯域の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、電力増幅器６は、ＧＳＭ低周波帯域の信号を増幅する増幅回路ＬＢと、ＧＳＭ高周波帯域の信号を増幅する増幅回路ＨＢとを制御する制御回路１１を有している。制御回路１１は、電力増幅モジュールＰＡに入力される電源（電源電圧）と制御信号（パワー制御電圧）にしたがって、それぞれ、増幅回路ＬＢと増幅回路ＨＢにバイアス電圧を印加して増幅度を制御するように構成されている。
【００４９】
このように、制御回路１１は、増幅回路ＬＢと増幅回路ＨＢとの制御を行なうが、増幅回路ＬＢの増幅度や増幅回路ＨＢの増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。
【００５０】
フィードバック制御を実現するために、ＧＳＭ低周波帯の信号を増幅する増幅回路ＬＢの出力には、方向性結合器（カプラ）（図示せず）が設けられている。方向性結合器は、増幅回路ＬＢで増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。
【００５１】
この方向性結合器には、検波回路１３ａが接続されている。検波回路１３ａは、方向性結合器により検出された電力を電圧あるいは電流に変換して制御回路１１に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器と検波回路１３ａにより実現されている。制御回路１１では、検波回路１３ａから入力した検出信号と制御信号（パワー制御電圧）の差分を算出し、算出した差分がなくなるように増幅回路ＬＢに印加するバイアス電圧を調整するように構成されている。このようにして、制御回路１１は、増幅回路ＬＢの増幅度が一定になるように制御している。同様に、ＧＳＭ高周波帯の信号を増幅する増幅回路ＨＢの出力には、方向性結合器（カプラ）（図示せず）が設けられ、この方向性結合器に検波回路１３ｂが接続されている。検波回路１３ｂで検出された検出信号は、制御回路１１に入力するようになっている。
【００５２】
次に、出力整合回路１２ａは、電力増幅器６に含まれる増幅回路ＬＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ａは、増幅回路ＬＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ａには、増幅回路ＬＢで増幅された増幅信号が入力されるため、ＧＳＭ低周波帯域の信号用の整合回路である。
【００５３】
ローパスフィルタＬＰＦ１は、出力整合回路１２ａに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＬＢで入力信号を増幅する場合、ＧＳＭ低周波帯域の信号が増幅されるが、このとき、ＧＳＭ低周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ低周波帯域の信号に含まれることになるが、ＧＳＭ低周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ低周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ａの後に接続されたローパスフィルタＬＰＦ１である。このローパスフィルタＬＰＦ１は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ１は、ＧＳＭ低周波帯域の増幅信号を通過させる一方、ＧＳＭ低周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ１により、ＧＳＭ低周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００５４】
続いて、ＧＳＭ高周波帯域の増幅信号を生成する増幅回路ＨＢの出力にも、出力整合回路１２ｂとローパスフィルタＬＰＦ２が接続されている。具体的に、出力整合回路１２ｂは、電力増幅器６に含まれる増幅回路ＨＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ｂは、増幅回路ＨＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ｂには、増幅回路ＨＢで増幅された増幅信号が入力されるため、ＧＳＭ高周波帯域の信号用の整合回路である。
【００５５】
ローパスフィルタＬＰＦ２は、出力整合回路１２ｂに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＨＢで入力信号を増幅する場合、ＧＳＭ高周波帯域の信号が増幅されるが、このとき、ＧＳＭ高周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ高周波帯域の信号に含まれることになるが、ＧＳＭ高周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ高周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ｂの後に接続されたローパスフィルタＬＰＦ２である。このローパスフィルタＬＰＦ２は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ２は、ＧＳＭ高周波帯域の増幅信号を通過させる一方、ＧＳＭ高周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ２により、ＧＳＭ高周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００５６】
次に、アンテナスイッチ８は、アンテナＡＮＴに接続する回線を切り替えるように構成されており、この回線の切り替えは、切り替えスイッチによって行なわれる。具体的に、アンテナスイッチ８を構成する切り替えスイッチは、ローパスフィルタＬＰＦ１の出力とローパスフィルタＬＰＦ２の出力を切り替えて、アンテナＡＮＴに接続するように構成されている。つまり、ローパスフィルタＬＰＦ１から出力されるＧＳＭ低周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ１の出力をアンテナＡＮＴに接続するように構成されている。一方、ローパスフィルタＬＰＦ２から出力されるＧＳＭ高周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ２の出力をアンテナＡＮＴに接続するようになっている。このようにアンテナスイッチ８は、二系統の出力（送信状態）を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するように切り替えスイッチを動作させるようになっている。この受信回路も複数存在するため、複数の受信回路へ切り替えることができるように切り替えスイッチが構成されている。例えば、複数の受信信号を出力する受信端子ＲＸ１〜ＲＸ４が設けられており、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８による切り替えにより対応する受信回路へ出力されるように構成されている。
【００５７】
アンテナスイッチ８を構成する切り替えスイッチの制御は、ベースバンド部４からの制御信号に基づいて、アンテナスイッチ８内に形成されているデコーダ１４によって行なわれる。このデコーダ１４は、電力増幅器６のチップ内に内蔵されていても構わない。例えば、増幅された増幅信号（ＲＦ信号（低周波帯域）、送信信号）は、アンテナスイッチ８内に形成されている切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。また、アンテナからの受信信号は、アンテナスイッチ８内に形成されている別の切り替えスイッチ（スイッチング素子）のオン／オフによって受信回路への出力／非出力が制御される。同様に、アンテナを介して送信される送信信号である増幅された増幅信号（ＲＦ信号（高周波帯域））も図示していないが、アンテナスイッチ８内の切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。
【００５８】
続いて、ダイプレクサＤｉは、低周波帯域と高周波帯域の２つの異なる周波数帯域を分離する部品であり、アンテナ共有器、分波器とも呼ばれることもある。ダイプレクサＤｉを用いることで帯域の異なる信号を高価なアンテナスイッチを余分に使用しなくても１本のアンテナのみで信号分離を行うことができる。また、低周波帯域および高周波帯域（の送信モード（電力増幅器６から出力された大電力がスイッチを介してアンテナから送信される場合）時、電力増幅器６からの大電力がオフしている片方のスイッチはダイプレクサＤｉにより分離されている。そのため大電力に耐えられる回路的工夫が不要となるため、回路構成が簡素化できる利点もある。
【００５９】
＜電力増幅モジュールの動作＞
本実施の形態における電力増幅モジュールＰＡは上記のように構成されており、以下に、その動作について説明する。図２に示すように、本実施の形態では、ＧＳＭ低周波帯域の信号およびＧＳＭ高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので、ＧＳＭ低周波帯域の信号を増幅する動作について説明する。なお、通信方式は、ＧＳＭ方式について説明しているが、その他の通信方式であってもよい。
【００６０】
図２に示すように、電力増幅モジュールＰＡに微弱な入力信号（ＲＦ入力）が入力されると、まず、微弱な入力信号は、整合回路１０ａに入力する。整合回路１０ａでは、微弱な入力信号に対して、インピーダンス整合をとっているので、反射することなく効率的に入力信号が増幅回路ＬＢに向って出力される。続いて、増幅回路ＬＢに入力した入力信号は、増幅回路ＬＢを構成する３つの増幅段によって電力が増幅される。このとき、増幅回路ＬＢによる電力の増幅は、制御回路１１によって制御される。具体的には、制御回路１１に入力する電源（電源電圧）と制御信号（パワー制御電圧）に基づいて、制御回路１１は、増幅回路ＬＢにバイアス電圧を印加する。すると、増幅回路ＬＢは、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、電力増幅器６で増幅された増幅信号が出力される。
【００６１】
電力増幅器６から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路ＬＢを制御する制御回路１１にフィードバックをかけている。このフィードバック回路の動作について説明する。
【００６２】
増幅回路ＬＢで増幅された増幅信号の電力は、方向性結合器（カプラ）（図示せず）によって検出される。方向性結合器で検出された電力は、方向性結合器に接続されている検波回路１３ａで電圧に変換される。検波回路１３ａで変換された電圧からなる検出信号は、制御回路１１に入力する。一方、制御回路１１には、電力増幅モジュールＰＡの外部から入力した制御信号（パワー制御電圧）も入力している。そして、制御回路１１は、検波回路１３ａで変換された検出信号と、電力増幅モジュールＰＡの外部から入力した制御信号との差分を算出する。次に、制御回路１１は、算出された差分がなくなるように制御回路１１から増幅回路ＬＢへ印加するバイアス電圧を制御する。このようにして、増幅回路ＬＢで増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。
【００６３】
続いて、増幅回路ＬＢで増幅された増幅信号は、出力整合回路１２ａに入力する。出力整合回路１２ａでは、増幅された増幅信号に対して、インピーダンス整合をとっているので、反射することなく効率的に増幅信号がローパスフィルタＬＰＦ１に向って出力される。続いて、ローパスフィルタＬＰＦ１に入力した増幅信号は、ローパスフィルタＬＰＦ１で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタＬＰＦ１を通過した増幅信号は、アンテナスイッチ８に入力する。このとき、ベースバンド部からのスイッチ切り替え制御信号によってアンテナスイッチ８を構成する切り替えスイッチが制御される。いまの場合には、ローパスフィルタＬＰＦ１とアンテナＡＮＴが電気的に接続するように切り替えスイッチを制御する。これにより、ローパスフィルタＬＰＦ１から出力された増幅信号は、オン状態の切り替えスイッチを介してダイプレクサＤｉに出力され、このダイプレクサＤｉからアンテナＡＮＴへ送信される。以上のようにして、電力増幅モジュールＰＡで増幅された増幅信号をアンテナＡＮＴから送信することができる。
【００６４】
次に、アンテナＡＮＴで受信した受信信号を取り込む動作について説明する。アンテナＡＮＴで受信された受信信号は、ダイプレクサＤｉを介してアンテナスイッチ８に入力する。アンテナスイッチ８に入力した受信信号は、ベースバンド部からのスイッチ切り替え制御信号により切り替えスイッチを切り替える。具体的には、アンテナＡＮＴと電力増幅モジュールＰＡの外部に設けられている受信回路（図示せず）とを電気的に接続するように、アンテナスイッチ８に含まれる切り替えスイッチを切り替える。すると、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８を構成する切り替えスイッチを介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。
【００６５】
＜増幅回路の構成＞
続いて、図２に示す増幅回路ＬＢの構成例について説明する。図３は、増幅回路ＬＢの構成例を示す図である。なお、図３には図示していないが、図２に示す増幅回路ＨＢも増幅回路ＬＢと同様の構成をしているため説明は省略する。
【００６６】
図３に示すように、増幅回路ＬＢは、ＬＤＭＯＳＦＥＴからなる複数の増幅段Ｑ１〜増幅段Ｑ３と、段間整合回路１５ａ、１５ｂとを有している。増幅段Ｑ１のゲート電極は、図２に示す整合回路１０ａに接続されており、増幅段Ｑ１のドレイン電極は、段間整合回路１５ａの入力と接続されている。そして、段間整合回路１５ａの出力は、増幅段Ｑ２のゲート電極に接続されており、増幅段Ｑ２のドレイン電極は段間整合回路１５ｂの入力に接続されている。さらに、段間整合回路１５ｂの出力は、増幅段Ｑ３のゲート電極に接続されており、増幅段Ｑ３のドレイン電極は、図２に示す出力整合回路１２ａと接続されている。
【００６７】
増幅段Ｑ１〜増幅段Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅段Ｑ１〜増幅段Ｑ３のソース電極はグランド電位に接続されている。具体的に、増幅段Ｑ１のソース電極はグランド電位ＧＮＤ１に接続され、増幅段Ｑ２のソース電極はグランド電位ＧＮＤ２に接続されている。同様に、増幅段Ｑ３のソース電極はグランド電位ＧＮＤ３に接続されている。一方、増幅段Ｑ１〜増幅段Ｑ３のゲート電極は、制御回路１１と接続されている。
【００６８】
このように構成されている増幅回路ＬＢにおいては、図２に示す整合回路１０ａから出力された入力信号が増幅段Ｑ１に入力する。そして、増幅段Ｑ１では、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅段Ｑ１で増幅された信号は、段間整合回路１５ａを通って、増幅段Ｑ２に入力する。増幅段Ｑ２では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ１から出力された信号を増幅して出力する。その後、増幅段Ｑ２で増幅された信号は、段間整合回路１５ｂを通って、増幅段Ｑ３に入力する。増幅段Ｑ３では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅段Ｑ１〜増幅段Ｑ３を有する増幅回路ＬＢから入力信号を増幅した増幅信号を出力することができる。
【００６９】
次に、上述した電力増幅モジュールＰＡに含まれる電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、１つの半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（例えばＬＤＭＯＳＦＥＴ）、制御回路１１を構成する半導体素子（ＭＯＳＦＥＴ）および整合回路（段間整合回路）１０ａ、１０ｂを構成する受動素子（受動部品）などが形成されている。このように、電力増幅モジュールＰＡは、電力増幅器６を有し、半導体チップはその電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウェハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（パワートランジスタ）であるＬＤＭＯＳＦＥＴのデバイス構造について説明する。
【００７０】
＜ＬＤＭＯＳＦＥＴのデバイス構造＞
次に、電力増幅器６の増幅回路ＬＢや増幅回路ＨＢを構成するＬＤＭＯＳＦＥＴのデバイス構造について図面を参照しながら説明する。
【００７１】
図４は、ＬＤＭＯＳＦＥＴの断面構造を示す断面図である。図４において、ｐ＋型のシリコン単結晶からなる半導体基板１Ｓ上には、ｐ−型の半導体層からなるエピタキシャル層ＥＰＩが形成されている、そして、半導体基板１Ｓの表面には、ｐ型ウェルＰＷＬが形成されている。
【００７２】
次に、半導体基板１Ｓの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇおよびキャップ絶縁膜ＣＡＰが形成されている。ゲート絶縁膜ＧＯＸは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Ｇはポリシリコン膜から形成されている。そして、ゲート電極Ｇに整合して、ｎ−型オフセットドレイン領域ＯＤＲ１が形成されるとともに、ｎ−型ソース領域ＳＲ１が形成されている。ｎ−型ソース領域ＳＲ１に隣接するようにｐ型ハロー領域ＨＡＬＯが形成されている。
【００７３】
ゲート電極Ｇの両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷに整合して、ｎ型オフセットドレイン領域ＯＤＲ２およびｎ＋型ドレイン領域ＤＲ１が形成されている。同様に、ｎ−型ソース領域ＳＲ１の外側には、サイドウォールＳＷに整合して、ｎ＋型ソース領域ＳＲ２が形成されている。そして、ｎ＋型ソース領域ＳＲ２の外側にｐ＋型半導体領域ＰＲ１が形成されている。
【００７４】
このように構成されたＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールＣＮＴ１が形成されている。コンタクトホールＣＮＴ１には、例えばバリア膜とタングステン膜からなるプラグＰＬＧ１が埋め込まれている。
【００７５】
プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔ＣＮＴ２が形成されており、この接続孔ＣＮＴ２にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図４では省略する。なお、図４に示すＬＤＭＯＳＦＥＴが複数個並列に接続されて、例えば、図３に示す増幅段Ｑ１、増幅段Ｑ２および増幅段Ｑ３が形成される。
【００７６】
＜電力増幅モジュールの実装構成（本実施の形態１における特徴）＞
続いて、本実施の形態１における電力増幅モジュールＰＡの実装構成について、図面を参照しながら説明する。本実施の形態１は、電力増幅モジュールＰＡの実装構成に特徴があるので、この特徴点も含めて説明する。
【００７７】
まず、図５は、本実施の形態１における電力増幅モジュールＰＡの構成を示す上面図である。図５に示すように、本実施の形態１における電力増幅モジュールＰＡは、例えば、矩形形状をした配線基板ＷＢ１を有しており、この配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、この半導体チップＣＨＰ上に配線基板ＷＢ２が形成されている。ここで、図５では、平面視において、半導体チップＣＨＰの面積のほうが配線基板ＷＢ２よりも大きく図示されているが、これは、配線基板ＷＢ２の下層に半導体チップＣＨＰが配置されていることをわかりやすくするためのものである。したがって、本実施の形態１では、平面視において、半導体チップＣＨＰの面積が配線基板ＷＢ２の面積よりも大きい場合に限らず、半導体チップＣＨＰの面積と配線基板ＷＢ２の面積が等しい場合や、半導体チップＣＨＰの面積が配線基板ＷＢ２の面積よりも小さい場合も含まれる。
【００７８】
図５において、例えば、配線基板ＷＢ１には、図２に示すローパスフィルタＬＰＦ１やローパスフィルタＬＰＦ２が形成されている。具体的に、ローパスフィルタＬＰＦ１やローパスフィルタＬＰＦ２は、インダクタ（配線）やコンデンサ（容量素子）などの受動部品から構成されているので、配線基板ＷＢ１上には、配線や複数の受動部品ＳＭＤ１が搭載されていることになる。また、配線基板ＷＢ１上には、半導体チップＣＨＰが搭載されているが、この半導体チップＣＨＰには、例えば、図２に示す電力増幅器６の構成要素（増幅回路ＬＢや増幅回路ＨＢを構成するＬＤＭＯＳＦＥＴ、制御回路１１を構成するＭＯＳＦＥＴなど）が形成されている。さらに、半導体チップＣＨＰ上に配置されている配線基板ＷＢ２には、例えば、図２に示す出力整合回路１２ａや出力整合回路１２ｂが形成されている。この出力整合回路１２ａや出力整合回路１２ｂもインダクタ（配線）やコンデンサ（容量素子）から構成されているので、配線基板ＷＢ２上には、配線および受動部品ＳＭＤ２が搭載されていることになる。
【００７９】
さらに、半導体チップＣＨＰ上に配置されている配線基板ＷＢ２の実装構成について説明する。図６は、本実施の形態１における配線基板ＷＢ２に形成されている構成要素の詳細について説明する図である。図６に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。出力整合回路１２ａと出力整合回路１２ｂの構成は、ほぼ同様（インダクタンス値や容量値が異なる）であるので、出力整合回路１２ａを例に取って説明する。
【００８０】
図６において、出力整合回路１２ａは、配線（インダクタ）やコンデンサ（容量素子）から構成されており、これらの受動部品ＳＭＤ２や配線からなる出力整合回路１２ａと電気的に接続する基板用貫通電極ＴＨＥ１、基板用貫通電極ＴＨＥ２、および、基板用幅広貫通電極ＷＴＨＥ１が配線基板ＷＢ２に形成されている。このとき、基板用貫通電極ＴＨＥ１（ＴＨＥ２）と、基板用幅広貫通電極ＷＴＨＥ１との相違点は、図６から明らかなように、基板用幅広貫通電極ＷＴＨＥ１の断面積が、基板用貫通電極ＴＨＥ１（ＴＨＥ２）の断面積よりもかなり大きくなっている点である。
【００８１】
以下に、図６に示すＡ−Ａ線、Ｂ−Ｂ線、および、Ｃ−Ｃ線による断面図を使用して、配線基板ＷＢ１と半導体チップＣＨＰと配線基板ＷＢ２との接続関係について説明する。図７は、図６のＡ−Ａ線で切断した断面図である。図７に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＬＤＭＯＳＦＥＴが形成されている。図７では、具体的なＬＤＭＯＳＦＥＴのデバイス構造については省略するが、このＬＤＭＯＳＦＥＴのデバイス構造は、例えば、図４に示すような構造をしている。
【００８２】
図７において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬと電気的に接続されており、このドレイン配線ＤＬは、半導体チップＣＨＰの裏面に形成されているドレイン端子ＤＴと接続されている。そして、ドレイン端子ＤＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極ＣＷＴＨＥ１と接続されている。このチップ用幅広貫通電極ＣＷＴＨＥ１は、半導体チップＣＨＰに形成されたチップ用幅広貫通スルーホールＣＷＴＨ１の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。
【００８３】
ここで、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に直接、導体膜ＣＦを埋め込まない理由は、半導体チップＣＨＰ自体が導電性を有しているため、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に直接、導体膜ＣＦを埋め込んでしまうと、埋め込んだ導体膜ＣＦと半導体チップＣＨＰがショートしてしまうからである。つまり、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込む導体膜ＣＦと半導体チップＣＨＰがショートすることを防止するため、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁に絶縁膜ＩＬを形成しているのである。
【００８４】
半導体チップＣＨＰ上には、異方性導電樹脂ＡＣＦが形成されており、この異方性導電樹脂ＡＣＦ上に配線基板ＷＢ２が配置されている。この配線基板ＷＢ２には、配線基板ＷＢ２を貫通するように基板用幅広貫通スルーホールＷＴＨ１が形成されており、この基板用幅広貫通スルーホールＷＴＨ１の内部に、例えば、銅膜（銅材料）からなる導体膜が埋め込まれて、基板用幅広貫通電極ＷＴＨＥ１が形成されている。この基板用幅広貫通電極ＷＴＨＥ１は、基板用幅広貫通スルーホールＷＴＨ１の内部に直接、導体膜を埋め込むことにより形成されている。これは、半導体チップＣＨＰと異なり、配線基板ＷＢ２自体は絶縁材料から構成されているので、配線基板ＷＢ２に形成された基板用幅広貫通スルーホールＷＴＨ１に直接、導体膜を埋め込んで基板用幅広貫通電極ＷＴＨＥ１を形成しても、配線基板ＷＢ２とで基板用幅広貫通電極ＷＴＨＥ１とがショートしてしまうことはないからである。
【００８５】
そして、配線基板ＷＢ２に形成された基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【００８６】
上述した異方性導電樹脂（フィルム）ＡＣＦは、例えば、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせて成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この異方性導電樹脂ＡＣＦを半導体チップＣＨＰと配線基板ＷＢ２で挟み込む。このとき、例えば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の先端部に膨らみをもたせるように構成すると、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１との接続部位に圧力がかかる。すると、異方性導電樹脂ＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電樹脂ＡＣＦに導電経路が形成される。圧力がかからなかった部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、絶縁性が保持される。このようにして、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とを異方性導電樹脂ＡＣＦを介して電気的に接続することができる。
【００８７】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【００８８】
次に、図７において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬと電気的に接続されており、このソース配線ＳＬは、半導体チップＣＨＰの裏面に形成されているソース端子ＳＴと接続されている。そして、ソース端子ＳＴは、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって接続されている。したがって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬ→ソース端子ＳＴ→バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成されている端子（図示せず）と電気的に接続されている。このため、配線基板ＷＢ１からＬＤＭＯＳＦＥＴのソース領域にグランド電位（基準電位）を供給することができる。
【００８９】
続いて、図７に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用貫通電極ＣＴＨＥ１が形成されている。このチップ用貫通電極ＣＴＨＥ１は、半導体チップＣＨＰに形成されたチップ用貫通スルーホールＣＴＨ１の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用貫通スルーホールＣＴＨ１の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用貫通スルーホールＣＴＨ１の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用貫通スルーホールＣＴＨ１の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。このチップ用貫通電極ＣＴＨＥ１は、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって電気的に接続されている。また、半導体チップＣＨＰ上に形成されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用貫通スルーホールＴＨ１が形成されており、この基板用貫通スルーホールＴＨ１の内部に導電膜が埋め込まれて、基板用貫通電極ＴＨＥ１が形成されている。この基板用貫通電極ＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用貫通電極ＣＴＨＥ１と重なる領域を有し、かつ、基板用貫通電極ＴＨＥ１とチップ用貫通電極ＣＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。したがって、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）は、基板用貫通電極ＴＨＥ１→チップ用貫通電極ＣＴＨＥ１→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。このため、配線基板ＷＢ１から出力整合回路１２ａ（図６参照）へグランド電位（基準電位）を供給することができることになる。
【００９０】
さらに、図７に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用貫通電極ＣＴＨＥ２が形成されている。このチップ用貫通電極ＣＴＨＥ２は、半導体チップＣＨＰに形成されたチップ用貫通スルーホールＣＴＨ２の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用貫通スルーホールＣＴＨ２の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用貫通スルーホールＣＴＨ２の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用貫通スルーホールＣＴＨ２の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。このチップ用貫通電極ＣＴＨＥ２は、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって電気的に接続されている。また、半導体チップＣＨＰ上に形成されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用貫通スルーホールＴＨ２が形成されており、この基板用貫通スルーホールＴＨ２の内部に導電膜が埋め込まれて、基板用貫通電極ＴＨＥ２が形成されている。この基板用貫通電極ＴＨＥ２は、平面視において、半導体チップＣＨＰに形成されたチップ用貫通電極ＣＴＨＥ２と重なる領域を有し、かつ、基板用貫通電極ＴＨＥ２とチップ用貫通電極ＣＴＨＥ２とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。したがって、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）の出力は、基板用貫通電極ＴＨＥ２→チップ用貫通電極ＣＴＨＥ２→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。
【００９１】
以上のことから、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴで増幅された送信信号は、ＬＤＭＯＳＦＥＴのドレイン領域→ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に搭載されている出力整合回路１２ａ（図６参照）に入力する。そして、出力整合回路１２ａ（図６参照）から出力された送信信号は、基板用貫通電極ＴＨＥ２→異方性導電樹脂ＡＣＦ→チップ用貫通電極ＣＴＨＥ２→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）へ出力される。その後、送信信号は、配線基板ＷＢ１の端子（図示せず）から配線基板ＷＢ１に形成されているローパスフィルタＬＰＦ１へ入力することになる。このように本実施の形態１において、送信信号は、まず、半導体チップＣＨＰから配線基板ＷＢ２を経由して配線基板ＷＢ１へ伝達されることがわかる。
【００９２】
次に、図８は、図６のＢ−Ｂ線で切断した断面図である。図８に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰ上に、異方性導電樹脂ＡＣＦを介して配線基板ＷＢ２が搭載されている。ここで、半導体チップＣＨＰに着目すると、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用幅広貫通スルーホールＣＷＴＨ１が形成されており、このチップ用幅広貫通スルーホールＣＷＴＨ１は、半導体チップＣＨＰの裏面に形成されたドレイン端子ＤＴに接続している。そして、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁には、例えば、酸化シリコン膜からなる絶縁膜ＩＬが形成されており、この絶縁膜ＩＬを介して、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に、例えば、銅膜からなる導体膜ＣＦが埋め込まれている。これにより、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に導体膜ＣＦからなるチップ用幅広貫通電極ＣＷＴＨＥ１が形成されている。このとき、図８に示すように、チップ用幅広貫通電極ＣＷＴＨＥ１の幅（図８の横方向の幅）が大きく形成されていることがわかる。
【００９３】
続いて、図８に示すように、配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用幅広貫通スルーホールＷＴＨ１が形成されており、この基板用幅広貫通スルーホールＷＴＨ１の内部に、例えば、銅膜からなる導体膜が埋め込まれて、基板用幅広貫通電極ＷＴＨＥ１が形成されている。このとき、基板用幅広貫通電極ＷＴＨＥ１の幅（図８の横方向の幅）も、上述したチップ用幅広貫通電極ＣＷＴＨＥ１の幅と同様に、大きくなっていることがわかる。そして、この基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されていることがわかる。
【００９４】
続いて、図９は、図６のＣ−Ｃ線で切断した断面図である。図９に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰ上に、異方性導電樹脂ＡＣＦを介して配線基板ＷＢ２が搭載されている。ここで、半導体チップＣＨＰに着目すると、半導体チップＣＨＰの表面側（配線基板ＷＢ２と対向する側）には、互いに並列接続された複数個のＬＤＭＯＳＦＥＴが形成されている。そして、図９に示すように、複数のＬＤＭＯＳＦＥＴのドレイン領域のそれぞれと接続するように複数のドレイン配線ＤＬが形成されており、このドレイン配線ＤＬが半導体チップＣＨＰの裏面側（配線基板ＷＢ１と対向する側）に引き出されていることがわかる。
【００９５】
次に、図１０は、半導体チップＣＨＰに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。図１０に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのドレイン領域ＤＲが図１０の縦方向に規則的に配列されており、この配列された複数のドレイン領域ＤＲは、例えば、図９に示す複数のドレイン配線ＤＬと接続され、これらの複数のドレイン配線ＤＬが、図１０に示すドレイン端子ＤＴと接続されている。つまり、図１０に示すように、複数のドレイン領域ＤＲは、図１０では図示しないドレイン配線ＤＬを介して、一体的に幅広形状をしたドレイン端子ＤＴと接続され、このドレイン端子ＤＴとチップ用幅広貫通電極ＣＷＴＨＥ１が電気的に接続されるように構成されている。一方、複数のＬＤＭＯＳＦＥＴのそれぞれのソース領域ＳＲは、２つのドレイン領域に挟まれるように配置されている。このように配置された複数のソース領域ＳＲは、例えば、図７に示す複数のソース配線ＳＬと接続され、これらの複数のソース配線ＳＬが複数のソース端子ＳＴ（図７参照）と接続されるように構成されている。
【００９６】
続いて、半導体チップＣＨＰの裏面側に形成されているバンプ電極構造について説明する。図１１は、半導体チップＣＨＰの裏面（配線基板ＷＢ１と対向する面）の構成を示す平面図である。図１１に示すように、半導体チップＣＨＰの裏面には、円形状をした複数のバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、半導体チップＣＨＰが配線基板ＷＢ１と電気的に接続されるようになっている。例えば、図７に示すように、半導体チップＣＨＰに形成されたソース端子ＳＴ下にバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、ソース端子ＳＴは、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるようになっている。同様に、図７に示すように、半導体チップＣＨＰに形成されているチップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２も、それぞれ、バンプ電極ＢＭＰと接続されており、チップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２は、バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるように構成されている。
【００９７】
次に、図１２は、半導体チップＣＨＰの内部における一断面を示す図である。図１２に示すように、半導体チップＣＨＰには、チップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２とともに、チップ用幅広貫通電極ＣＷＴＨＥ１が形成されていることがわかる。ここで、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２と、チップ用幅広貫通電極ＣＷＴＨＥ１との相違点は、形状が異なる点である。具体的に、図１２から明らかなように、チップ用幅広貫通電極ＣＷＴＨＥ１のサイズは、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極ＣＷＴＨＥ１の断面形状は、円形形状よりも大きなカプセル形状となっている。なお、図１２に示すチップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２は、図１１に示すバンプ電極ＢＭＰと接続されている一方、図１２に示すチップ用幅広貫通電極ＣＷＴＨＥ１は、図１１に示すバンプ電極ＢＭＰとは接続されていない。
【００９８】
＜本実施の形態１における特徴＞
本実施の形態１における電力増幅モジュールＰＡは上記のように実装構成されており、以下に、その特徴点について説明する。
【００９９】
まず、図７を参照しながら、本実施の形態１における第１特徴点について説明する。図７において、本実施の形態１における第１特徴点は、ＬＤＭＯＳＦＥＴのドレイン領域が、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されている点である。つまり、本実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域を、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１を使用して、半導体チップＣＨＰ上の配線基板ＷＢ２上に搭載されている出力整合回路１２ａ（図６参照）と電気的に接続している点にある。これにより、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができるので、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。
【０１００】
この点に関し、図２３および図２４に示す本発明者が検討した検討例と比較しながら、本実施の形態１における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図２３に示すように、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。ここで、検討例では、半導体チップＣＨＰと出力整合回路が１つの同じ配線基板ＷＢ上に並ぶように配置されるとともに、図２４に示すように金ワイヤＷがループ形状をしているため、半導体チップＣＨＰと出力整合回路との間の接続距離が長くなる。接続距離が長くなるということは、接続抵抗が大きくなることを意味する。つまり、検討例においては、１つの配線基板ＷＢに並ぶように半導体チップＣＨＰと出力整合回路が形成されているとともに、ループ形状をした金ワイヤＷで半導体チップＣＨＰと出力整合回路とを接続している。このため、半導体チップＣＨＰと出力整合回路との間の接続距離が長くなって、接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。
【０１０１】
これに対し、本実施の形態１では、例えば、図５に示すように、半導体チップＣＨＰ上に配線基板ＷＢ２を配置し、この配線基板ＷＢ２上に出力整合回路１２ａを形成している。このため、本実施の形態１では、半導体チップＣＨＰの直上に出力整合回路１２ａを配置することができることから、半導体チップＣＨＰと出力整合回路１２ａとの接続距離を検討例に比べて大幅に短くすることができる。つまり、本実施の形態１では、図２３に示す検討例のように、半導体チップＣＨＰと出力整合回路とを１つの配線基板ＷＢ上に横に並べて配置するのではなく、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成している。このことから、本実施の形態１によれば、半導体チップＣＨＰと出力整合回路１２ａとの接続距離を、検討例に比べて、大幅に短くすることができる。さらに、本実施の形態１では、図２４に示す検討例のように、半導体チップＣＨＰと出力整合回路との接続にループ形状をした金ワイヤＷを使用せず、図７に示すようなチップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続している。
【０１０２】
したがって、本実施の形態１によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成との相乗効果によって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第１特徴点は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減する観点に着目したものである。そして、この着想を、半導体チップＣＨＰ上に積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とによって具現化した点が本実施の形態１における第１特徴点である。なお、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くする観点からは、配線基板ＷＢ２の厚さをできるだけ薄くすることが望ましい。なぜなら、配線基板ＷＢ２の厚さを薄くすれば、配線基板ＷＢ２を貫通する基板用幅広貫通電極ＷＴＨＥ１の高さを小さくすることができ、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離をさらに短くすることができるからである。具体的に、この観点から、例えば、配線基板ＷＢ２の厚さは、配線基板ＷＢ１の厚さよりも薄くすることが望ましい。
【０１０３】
このように本実施の形態１における第１特徴点は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減する観点からなされたものであるが、さらなる副次的な効果も奏するので、その点について説明する。
【０１０４】
例えば、図２３に示す検討例では、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。つまり、検討例では、半導体チップＣＨＰと出力整合回路とを同じ配線基板ＷＢ上に搭載しているので、配線基板ＷＢの小型化に限界がある。これに対し、本実施の形態１では、例えば、図５に示すように、配線基板ＷＢ１上に半導体チップＣＨＰを搭載し、この半導体チップＣＨＰ上に、出力整合回路１２ａ、１２ｂを形成した配線基板ＷＢ２を配置している。このことは、本実施の形態１によれば、半導体チップＣＨＰを搭載している配線基板ＷＢ１上に出力整合回路１２ａ、１２ｂの構成要素である受動部品を配置しなくてもよいことを意味する。すなわち、本実施の形態１では、出力整合回路１２ａ、１２ｂを構成する受動部品を半導体チップＣＨＰ上に配置された配線基板ＷＢ２上に形成することができるため、配線基板ＷＢ１上に配置する受動部品の数を削減することができるのである。この結果、配線基板ＷＢ１の小型化を推進することができ、電力増幅モジュールの小型化を図ることができる。以上のことから、本実施の第１特徴点によれば、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減することができるとともに、配線基板ＷＢ１の小型化を図ることができる。したがって、本実施の形態１によれば、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができるという顕著な効果を得ることができる。
【０１０５】
次に、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくした点にある。つまり、例えば、図６、図８、および、図１２に示すように、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１のサイズを大きく形成しており、これにより、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積が大きくなっている。このことから、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続部位（チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１）の断面積を大きくすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。
【０１０６】
この点に関し、図２３および図２４に示す本発明者が検討した検討例と比較しながら、本実施の形態１における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図２３に示すように、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。このとき、金ワイヤＷは細線から構成されているため、断面積が小さい。抵抗値の大きさは、断面積に反比例するため、断面積が小さい金ワイヤＷでは抵抗値が比較的大きくなってしまう。このため、半導体チップＣＨＰと出力整合回路との間の接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。
【０１０７】
これに対し、本実施の形態１では、例えば、図６、図８、および、図１２に示すように、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１のサイズを大きく形成しており、これにより、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積が大きくなっている。
【０１０８】
したがって、本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくするという構成によって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第２特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくすることにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくするという構成によって、上述した着想を具現化した点が本実施の形態１における第２特徴点である。
【０１０９】
なお、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくする具体的な一例として、例えば、チップ用幅広貫通電極ＣＷＴＨＥ１を図１０に示すようなサイズにすることが考えられる。図１０においては、複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域ＤＲの配列領域と同程度の面積で一体形成した大面積のドレイン端子ＤＴが形成されており、チップ用幅広貫通電極ＣＷＴＨＥ１の断面積を、このドレイン端子ＤＴと同程度の面積とすることが考えられる。この場合、ドレイン端子ＤＴが複数のドレイン領域ＤＲの配列領域と同程度の面積で一体形成されているため、個々のドレイン領域ＤＲからドレイン端子ＤＴへ流れる電流の集中を抑制することができ、抵抗を大幅に増大させることなく、個々のドレイン領域ＤＲからドレイン端子ＤＴを介してチップ用幅広貫通電極ＣＷＴＨＥ１へスムーズにドレイン電流を流すことができる。
【０１１０】
続いて、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている点である。例えば、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。これに対し、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。ここで、銅は金よりも電気抵抗率が低いため、金の代わりに銅を使用することにより、抵抗値を低減することができる。つまり、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が金よりも電気抵抗率の低い銅を主成分とする材料となっている。このことから、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第３特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１を電気抵抗率の低い材料から構成することにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料を金よりも電気抵抗率の低い銅を主成分とする材料にすることによって、上述した着想を具現化した点が本実施の形態１における第３特徴点である。
【０１１１】
なお、銅のコストは、金のコストよりも低いことから、金の代わりに銅を使用するという本実施の形態１における第３特徴点によれば、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができるとともに、半導体装置の製造コストを低減することができるという効果も得ることができる。
【０１１２】
以上のように、本実施の形態１における技術的思想の基本は、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくことにある。そして、このことを実現するために、本実施の形態１における技術的思想は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くする観点からなされた第１特徴点を備えている。さらに、本実施の形態１における技術的思想は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくする観点からなされた第２特徴点と、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１を電気抵抗率の低い材料から構成する観点からなされた第３特徴点とを備えている。このようにして、本実施の形態１によれば、望ましくは、上述した第１特徴点、第２特徴点および第３特徴点を備えることにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができるのである。
【０１１３】
＜本実施の形態１における効果＞
上述した本実施の形態１における効果をまとめると以下に示すようになる。
【０１１４】
（１）本実施の形態１によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１１５】
（２）本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における複数の金ワイヤＷを合わせた断面積よりも大きくするという構成をとっている。これにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１１６】
（３）本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。これにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１１７】
（実施の形態２）
前記実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとを、チップ用幅広貫通電極ＣＷＴＨＥ１および基板用幅広貫通電極ＷＴＨＥ１を介して電気的に接続する例について説明した。本実施の形態２では、さらに、ＬＤＭＯＳＦＥＴのソース領域と出力整合回路１２ａも、チップ用幅広貫通電極および基板用幅広貫通電極を介して電気的に接続する例について説明する。
【０１１８】
図１３は、本実施の形態２における配線基板ＷＢ２に形成されている構成要素の詳細について説明する図である。図１３に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。出力整合回路１２ａと出力整合回路１２ｂの構成は、ほぼ同様（インダクタンス値や容量値が異なる）であるので、出力整合回路１２ａを例に取って説明する。
【０１１９】
図１３において、出力整合回路１２ａは、配線（インダクタ）やコンデンサ（容量素子）から構成されており、これらの受動部品ＳＭＤ２や配線からなる出力整合回路１２ａと電気的に接続する基板用貫通電極ＴＨＥ２、基板用幅広貫通電極ＷＴＨＥ１および基板用幅広貫通電極ＷＴＨＥ２が配線基板ＷＢ２に形成されている。ここで、図６に示す前記実施の形態１と図１３に示す本実施の形態２の相違点は、図６においては、出力整合回路１２ａの一部が基板用貫通電極ＴＨＥ１と接続されているのに対し、図１３においては、出力整合回路１２ａの一部が基板用幅広貫通電極ＷＴＨＥ２と接続されている点である。つまり、本実施の形態２では、基板用貫通電極ＴＨＥ１の代わりに基板用幅広貫通電極ＷＴＨＥ２を使用している点に特徴がある。
【０１２０】
以下に、本実施の形態２の特徴点について、図１４を参照しながら説明する。図１４は、図１３のＡ−Ａ線で切断した断面図である。図１３に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＬＤＭＯＳＦＥＴが形成されている。図１４では、具体的なＬＤＭＯＳＦＥＴのデバイス構造については省略するが、このＬＤＭＯＳＦＥＴのデバイス構造は、例えば、図４に示すような構造をしている。
【０１２１】
図１４において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬと電気的に接続されており、このドレイン配線ＤＬは、半導体チップＣＨＰの裏面に形成されているドレイン端子ＤＴと接続されている。そして、ドレイン端子ＤＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極（第１チップ用幅広貫通電極）ＣＷＴＨＥ１と接続されている。これに対し、配線基板ＷＢ２には、基板用幅広貫通電極（第１基板用幅広貫通電極）ＷＴＨＥ１が形成されている。この基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１２２】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１２３】
一方、図１４において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬと電気的に接続されており、このソース配線ＳＬは、半導体チップＣＨＰの裏面に形成されているソース端子ＳＴと接続されている。そして、ソース端子ＳＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極（第２チップ用幅広貫通電極）ＣＷＴＨＥ２と接続されているとともに、配線基板ＷＢ１の端子（図示せず）と幅広バンプ電極ＷＢＭＰと接続されている。これに対し、配線基板ＷＢ２には、基板用幅広貫通電極（第２基板用幅広貫通電極）ＷＴＨＥ２が形成されている。この基板用幅広貫通電極ＷＴＨＥ２は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ２と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ２とチップ用幅広貫通電極ＣＷＴＨＥ２とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１２４】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬ→ソース端子ＳＴ→チップ用幅広貫通電極ＣＷＴＨＥ２→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ２を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されるとともに、ソース端子ＳＴ→幅広バンプ電極ＷＢＭＰを介して配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。この点が本実施の形態２の特徴である。
【０１２５】
次に、図１５は、半導体チップＣＨＰに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。図１５に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのドレイン領域ＤＲが図１５の縦方向に規則的に配列されており、この配列された複数のドレイン領域ＤＲは、例えば、図１４に示す複数のドレイン配線ＤＬと接続され、これらの複数のドレイン配線ＤＬが、図１５に示すドレイン端子ＤＴと接続されている。つまり、図１５に示すように、複数のドレイン領域ＤＲは、図１５では図示しないドレイン配線ＤＬを介して、一体的に幅広形状をしたドレイン端子ＤＴと接続され、このドレイン端子ＤＴとチップ用幅広貫通電極ＣＷＴＨＥ１が電気的に接続されるように構成されている。
【０１２６】
同様に、本実施の形態２では、図１５に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのソース領域ＳＲが図１５の縦方向に規則的に配列されており、この配列された複数のソース領域ＳＲは、例えば、図１４に示す複数のソース配線ＳＬと接続され、これらの複数のソース配線ＳＬが、図１５に示すソース端子ＳＴと接続されている。つまり、図１５に示すように、複数のソース領域ＳＲは、図１５では図示しないソース配線ＳＬを介して、一体的に幅広形状をしたソース端子ＳＴと接続され、このソース端子ＳＴとチップ用幅広貫通電極ＣＷＴＨＥ２が電気的に接続されるように構成されている。
【０１２７】
続いて、半導体チップＣＨＰの裏面側に形成されているバンプ電極構造について説明する。図１６は、半導体チップＣＨＰの裏面（配線基板ＷＢ１と対向する面）の構成を示す平面図である。図１６に示すように、半導体チップＣＨＰの裏面には、円形状をした複数のバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、半導体チップＣＨＰが配線基板ＷＢ１と電気的に接続されるようになっている。さらに、本実施の形態２では、上述したバンプ電極ＢＭＰよりもサイズの大きな幅広バンプ電極ＷＢＭＰも形成されており、この幅広バンプ電極ＷＢＭＰによっても、半導体チップＣＨＰと配線基板ＷＢ１とが電気的に接続される。例えば、図１４に示すように、半導体チップＣＨＰに形成されたソース端子ＳＴ下に幅広バンプ電極ＷＢＭＰが形成されており、この幅広バンプ電極ＷＢＭＰを介して、ソース端子ＳＴは、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるようになっている。
【０１２８】
次に、図１７は、半導体チップＣＨＰの内部における一断面を示す図である。図１７に示すように、半導体チップＣＨＰには、チップ用貫通電極ＣＴＨＥ２とともに、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２が形成されていることがわかる。ここで、チップ用貫通電極ＣＴＨＥ２と、チップ用幅広貫通電極ＣＷＴＨＥ１やチップ用幅広貫通電極ＣＷＴＨＥ２との相違点は、形状が異なる点である。具体的に、図１７から明らかなように、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２のサイズは、チップ用貫通電極ＣＴＨＥ２のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極ＣＴＨＥ２の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２の断面形状は、円形形状よりも大きなカプセル形状となっている。ここで、図１７に示すチップ用貫通電極ＣＴＨＥ２は、図１６に示すバンプ電極ＢＭＰと接続され、図１７に示すチップ用幅広貫通電極ＣＷＴＨＥ２は、図１６に示す幅広バンプ電極ＷＢＭＰと接続されている。一方、図１７に示すチップ用幅広貫通電極ＣＷＴＨＥ１は、図１６に示すバンプ電極ＢＭＰや幅広バンプ電極ＷＢＭＰとは接続されていない。
【０１２９】
上述したように、本実施の形態２の特徴は、ＬＤＭＯＳＦＥＴのソース領域と出力整合回路１２ａも、チップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して電気的に接続されているとともに、ソース端子ＳＴが幅広バンプ電極ＷＢＭＰを介して配線基板ＷＢ１の端子（図示せず）と電気的に接続されている点にある。
【０１３０】
これにより、本実施の形態２によれば、前記実施の形態１と同様の効果の他に、以下に示すような効果が得られる。すなわち、本実施の形態２によれば、例えば、図１４に示すように、配線基板ＷＢ１の端子（図示せず）が幅広バンプ電極ＷＢＭＰ→ソース端子→ソース配線ＳＬを介して、ＬＤＭＯＳＦＥＴのソース領域と電気的に接続されている。したがって、配線基板ＷＢ１の端子からＬＤＭＯＳＦＥＴのソース領域にグランド電位（基準電位）を供給する際、幅の大きな幅広バンプ電極ＷＢＭＰを介して供給されるので、グランド供給線を強化することができる。つまり、ノイズ耐性に優れたグランド供給線を構築することができるので、本実施の形態２によれば、ＬＤＭＯＳＦＥＴの動作安定性を向上させることができる。同様に、このグランド供給線は、幅広バンプ電極ＷＢＭＰとチップ用幅広貫通電極ＣＷＴＨＥ２と基板用幅広貫通電極ＷＴＨＥ２とを介して出力整合回路１２ａにも供給される。この場合も、幅の大きな幅広バンプ電極ＷＢＭＰ、チップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して供給されるので、グランド供給線を強化することができる。したがって、ノイズ耐性に優れたグランド供給線を構築することができるため、本実施の形態２によれば、出力整合回路１２ａに安定したグランド電位を供給することができる。
【０１３１】
さらに、本実施の形態２によれば、ＬＤＭＯＳＦＥＴのソース領域は、サイズの大きなチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２と接続されている。このことから、ＬＤＭＯＳＦＥＴで発生した熱は、断面積の大きなチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して効率良く放散される。すなわち、本実施の形態２によれば、ＬＤＭＯＳＦＥＴで発生した熱を、断面積も大きく、かつ、例えば、銅などの熱伝導率の高い材料よりなるチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２から効率良く放散させることができるので、ＬＤＭＯＳＦＥＴからの放熱効率を向上させることができる。
【０１３２】
（実施の形態３）
本実施の形態３では、電力増幅器６を構成する半導体素子（増幅トランジスタ）として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）を使用する例について説明する。
【０１３３】
例えば、ガリウム砒素（ＧａＡｓ）などのＩＩＩ−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
【０１３４】
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴ（Heterojunction Bipolar Transistor）という）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
【０１３５】
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。ＨＢＴは、上述したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される電力増幅器６に使用されている。以下に、このＨＢＴのデバイス構造について説明する。
【０１３６】
＜ＨＢＴのデバイス構造＞
図１８は、ＨＢＴのデバイス構造を示す断面図である。図１８に示すように、半絶縁性のＧａＡｓ基板（半絶縁性基板）１ＧＳの裏面には、金膜などよりなる裏面電極ＢＥが形成されており、ＧａＡｓ基板１ＧＳの表面（主面）にＨＢＴが形成されている。ＧａＡｓ基板１ＧＳの表面には、サブコレクタ層ＳＣが形成されており、このサブコレクタ層ＳＣ上にコレクタ電極ＣＥおよびコレクタメサＣＭが形成されている。コレクタメサＣＭ上には、ベースメサＢＭが形成されており、ベースメサＢＭの周辺部にベース電極ＢＡＥが形成されている。また、ベースメサＢＭの中央部には、エミッタ層ＥＬ１が形成され、このエミッタ層ＥＬ１上にエミッタ電極ＥＥが形成されている。このように構成されたＨＢＴ上には、例えば、酸化シリコン膜よりなる層間絶縁膜ＩＬ１が形成されている。そして、この層間絶縁膜ＩＬ１を貫通してエミッタ電極ＥＥに達する接続孔ＣＮＴ３が形成されている。接続孔ＣＮＴ３内を含む層間絶縁膜ＩＬ１上にはエミッタ配線を構成する金配線Ｌ１ａおよび金配線Ｌ１ｂからなる第１層配線Ｌ１が形成されている。そして、第１層配線Ｌ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【０１３７】
このように構成されたＨＢＴによれば、ヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。このため、電力増幅器６にＨＢＴを使用することもできる。なお、図１８に示すＨＢＴが複数個並列に接続されて、例えば、図２に示す増幅回路ＬＢが形成される。
【０１３８】
＜電力増幅モジュールの実装構成＞
図１９は、本実施の形態３における電力増幅モジュールの断面構造を示す断面図である。図１９に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＨＢＴが形成されている。図１９では、具体的なＨＢＴのデバイス構造については省略するが、このＨＢＴのデバイス構造は、例えば、図１８に示すような構造をしている。
【０１３９】
図１９において、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域は、コレクタ配線ＣＬと電気的に接続されており、このコレクタ配線ＣＬは、半導体チップＣＨＰの裏面に形成されているコレクタ端子ＣＴと接続されている。そして、コレクタ端子ＣＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極ＣＷＴＨＥ１と接続されている。
【０１４０】
半導体チップＣＨＰ上には、異方性導電樹脂ＡＣＦが形成されており、この異方性導電樹脂ＡＣＦ上に配線基板ＷＢ２が配置されている。この配線基板ＷＢ２には、基板用幅広貫通電極ＷＴＨＥ１が形成されている。そして、配線基板ＷＢ２に形成された基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１４１】
以上のようにして、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域は、コレクタ配線ＣＬ→コレクタ端子ＣＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１４２】
次に、図１９において、半導体チップＣＨＰに形成されているＨＢＴのエミッタ領域は、エミッタ配線ＥＬと電気的に接続されており、このエミッタ配線ＥＬは、半導体チップＣＨＰの裏面に形成されているエミッタ端子ＥＴと接続されている。そして、エミッタ端子ＥＴは、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって接続されている。したがって、半導体チップＣＨＰに形成されているＨＢＴのエミッタ領域は、エミッタ配線ＥＬ→エミッタ端子ＥＴ→バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成されている端子（図示せず）と電気的に接続されている。
【０１４３】
＜本実施の形態３における効果＞
本実施の形態３における半導体装置は、上記のように構成されており、この構成によって前記実施の形態１と同様の効果を得ることができる。具体的には、本実施の形態３では、以下に示すような効果を得ることができる。
【０１４４】
（１）本実施の形態３によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１４５】
（２）本実施の形態３によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくするという構成をとっている。これにより、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１４６】
（３）本実施の形態３によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。これにより、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１４７】
（実施の形態４）
前記実施の形態１では、幅の広い（サイズの大きな）チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１を使用して半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続する例について説明した。本実施の形態４では、通常のサイズのチップ用貫通電極と基板用貫通電極を使用して半導体チップと出力整合回路とを効率良く最短距離で接続する例について説明する。
【０１４８】
図２０は、本実施の形態４における配線基板ＷＢ２に形成されている構成要素について説明する図である。本実施の形態４における図２０と、前記実施の形態１における図６とはほぼ同様の構成をしているため、相違点を中心に説明する。
【０１４９】
図２０に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。ここで、図６と図２０との相違点は、図６に示す前記実施の形態１では、サイズの大きな（幅の広い）基板用幅広貫通電極ＷＴＨＥ１を使用しているのに対し、図２０に示す本実施の形態４では、通常サイズの基板用貫通電極ＴＨＥ３を使用している点である。このように構成する場合であっても、半導体チップと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用貫通電極と基板用貫通電極ＴＨＥ３で半導体チップと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取ることができる。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１５０】
つまり、前記実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くするという観点からなされた第１特徴点と、チップ用幅広貫通電極や基板用幅広貫通電極の断面積を大きくする観点からなされた第２特徴点とを組み合わせた実施の形態となっているが、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくするという本願発明の目的は、第１特徴点だけから構成する場合であっても実現できる。この観点からの実施の形態が本実施の形態４である。すなわち、本実施の形態４では、通常サイズのチップ用貫通電極や基板用貫通電極を使用しているが、チップ用貫通電極と基板用貫通電極ＴＨＥ３で半導体チップと出力整合回路１２ａとを効率良く最短距離で接続するという第１特徴点を備えている。これによって、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態４によっても、送信信号の電力増幅効率を向上させることができる。
【０１５１】
さらに、通常サイズの基板用貫通電極ＴＨＥ３を使用する本実施の形態４でも、複数の基板用貫通電極ＴＨＥ３で、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとを接続することにより、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。
【０１５２】
具体的に、図２１は、複数の基板用貫通電極ＴＨＥ３を出力整合回路１２ａと接続する構成を示す平面図である。図２１に示すように、出力整合回路１２ａは、例えば、３つの基板用貫通電極ＴＨＥ３と電気的に接続されていることがわかる。ここで、図２２は、図２１のＡ−Ａ線で切断した断面図である。図２２に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通する３つのチップ用貫通スルーホールＣＴＨ３が設けられており、それぞれのチップ用貫通スルーホールＣＴＨ３に導電材料が埋め込まれている。これにより、半導体チップＣＨＰには、３つのチップ用貫通電極ＣＴＨＥ３が形成されていることになり、これらのチップ用貫通電極ＣＴＨＥ３がドレイン端子ＤＴと接続されている。そして、半導体チップＣＨＰ上に異方性導電樹脂ＡＣＦを介して配置されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する３つの基板用貫通スルーホールＴＨ３が形成されており、これらの基板用貫通スルーホールＴＨ３のそれぞれに導電性材料が埋め込まれている。これにより、配線基板ＷＢ２には、配線基板ＷＢ２を貫通する３つの基板用貫通電極ＴＨＥ３が形成されていることになる。
【０１５３】
配線基板ＷＢ２に形成された３つの基板用貫通電極ＴＨＥ３のそれぞれは、平面視において、半導体チップＣＨＰに形成された３つのチップ用貫通電極ＣＴＨＥ３のそれぞれと重なる領域を有し、かつ、３つの基板用貫通電極ＴＨＥ３のそれぞれと、３つのチップ用貫通電極ＣＴＨＥ３のそれぞれとは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１５４】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線→ドレイン端子ＤＴ→３つのチップ用貫通電極ＣＴＨＥ３→異方性導電樹脂ＡＣＦ→３つの基板用貫通電極ＴＨＥ３を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１５５】
この場合、複数の基板用貫通電極ＴＨＥ３および複数のチップ用貫通電極ＣＴＨＥ３で、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとが接続されることになるので、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。したがって、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態４によっても、送信信号の電力増幅効率を向上させることができる。
【０１５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５８】
１ 携帯電話機
１ＧＳ ＧａＡｓ基板
１Ｓ 半導体基板
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ａ 整合回路
１０ｂ 整合回路
１１ 制御回路
１２ａ 出力整合回路
１２ｂ 出力整合回路
１３ａ 検波回路
１３ｂ 検波回路
１４ デコーダ
１５ａ 段間整合回路
１５ｂ 段間整合回路
ＡＣＦ 異方性導電樹脂
ＡＮＴ アンテナ
ＢＡＥ ベース電極
ＢＥ 裏面電極
ＢＭ ベースメサ
ＢＭＰ バンプ電極
ＣＡＰ キャップ絶縁膜
ＣＥ コレクタ電極
ＣＦ 導体膜
ＣＨＰ 半導体チップ
ＣＬ コレクタ配線
ＣＭ コレクタメサ
ＣＮＴ１ コンタクトホール
ＣＮＴ２ 接続孔
ＣＮＴ３ 接続孔
ＣＴ コレクタ端子
ＣＴＨ１ チップ用貫通スルーホール
ＣＴＨ２ チップ用貫通スルーホール
ＣＴＨ３ チップ用貫通スルーホール
ＣＴＨＥ１ チップ用貫通電極
ＣＴＨＥ２ チップ用貫通電極
ＣＴＨＥ３ チップ用貫通電極
ＣＷＴＨ１ チップ用幅広貫通スルーホール
ＣＷＴＨ２ チップ用幅広貫通スルーホール
ＣＷＴＨＥ１ チップ用幅広貫通電極
ＣＷＴＨＥ２ チップ用幅広貫通電極
Ｄｉ ダイプレクサ
ＤＬ ドレイン配線
ＤＴ ドレイン端子
ＤＲ ドレイン領域
ＤＲ１ ｎ＋型ドレイン領域
ＥＥ エミッタ電極
ＥＬ エミッタ配線
ＥＬ１ エミッタ層
ＥＰＩ エピタキシャル層
ＥＴ エミッタ端子
Ｇ ゲート電極
ＧＮＤ１ グランド電位
ＧＮＤ２ グランド電位
ＧＮＤ３ グランド電位
ＧＯＸ ゲート絶縁膜
ＨＡＬＯ ｐ型ハロー領域
ＨＢ 増幅回路
ＩＬ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＬＢ 増幅回路
ＬＰＦ１ ローパスフィルタ
ＬＰＦ２ ローパスフィルタ
Ｌ１ 第１層配線
Ｌ１ａ 金配線
Ｌ１ｂ 金配線
Ｌ２ 第２層配線
ＭＲ 樹脂
ＯＤＲ１ ｎ−型オフセットドレイン領域
ＯＤＲ２ ｎ型オフセットドレイン領域
ＰＡ 電力増幅モジュール
ＰＤ パッド
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲ１ ｐ＋型半導体領域
ＰＳＴ 銀ペースト
ＰＷＬ ｐ型ウェル
Ｑ１ 増幅段
Ｑ２ 増幅段
Ｑ３ 増幅段
ＲＸ１ 受信端子
ＲＸ２ 受信端子
ＲＸ３ 受信端子
ＲＸ４ 受信端子
ＳＣ サブコレクタ層
ＳＬ ソース配線
ＳＭＤ 受動部品
ＳＭＤ１ 受動部品
ＳＭＤ２ 受動部品
ＳＮ 窒化シリコン膜
ＳＲ ソース領域
ＳＲ１ ｎ−型ソース領域
ＳＲ２ ｎ＋型ソース領域
ＳＴ ソース端子
ＳＷ サイドウォール
ＴＥ 端子
ＴＨ１ 基板用貫通スルーホール
ＴＨ２ 基板用貫通スルーホール
ＴＨ３ 基板用貫通スルーホール
ＴＨＥ１ 基板用貫通電極
ＴＨＥ２ 基板用貫通電極
ＴＨＥ３ 基板用貫通電極
ＴＸ（ＨＢ）ｉｎ 入力端子
ＴＸ（ＬＢ）ｉｎ 入力端子
Ｖｄｄ１ 電源電位
Ｖｄｄ２ 電源電位
Ｗ 金ワイヤ
ＷＢ 配線基板
ＷＢＭＰ 幅広バンプ電極
ＷＢ１ 配線基板
ＷＢ２ 配線基板
ＷＴＨ１ 基板用幅広貫通スルーホール
ＷＴＨ２ 基板用幅広貫通スルーホール
ＷＴＨＥ１ 基板用幅広貫通電極
ＷＴＨＥ２ 基板用幅広貫通電極
【技術分野】
【０００１】
本発明は、半導体装置および携帯電話機に関し、特に、送信信号の増幅に使用されるパワートランジスタを含む半導体装置および携帯電話機に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−１８８９１６号公報（特許文献１）には、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)を形成した第１半導体チップ上に、ＨＢＴ（Heterojunction Bipolar Transistor）を形成した第２半導体チップを搭載したパッケージ構造が記載されている。そして、第１半導体チップに貫通ビアを設け、配線基板と第１半導体チップや、配線基板と第２半導体チップとの間の信号のやりとりを貫通ビアで行なうことが記載されている。
【０００３】
特開２００８−２９４１１３号公報（特許文献２）には、ＣＭＯＳＦＥＴ、バイポーラトランジスタおよびＬＤＭＯＳＦＥＴを形成したＳＯＩ基板において、ＳＯＩ基板のＬＤＭＯＳＦＥＴ形成領域に貫通ビアを設けて、ＬＤＭＯＳＦＥＴと電気的に接続する電極プレートをＳＯＩ基板の裏面に形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８８９１６号公報
【特許文献２】特開２００８−２９４１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＧＳＭ（Global System for Mobile Communications）（登録商標）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。
【０００６】
一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をＲＦＩＣ部で送信信号（無線周波数信号）に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はＲＦＩＣ部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。
【０００７】
上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのＬＤＭＯＳＦＥＴを形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおいて、電力増幅器からの出力信号（送信信号）は、効率良く送信信号の電力を伝達するため、配線基板上に形成された出力整合回路に入力するようになっている。具体的には、電力増幅器を構成するＬＤＭＯＳＦＥＴの出力端子（ドレイン端子）が半導体チップの表面上にパッド（ドレイン端子）として形成され、このパッドと、配線基板に形成された出力整合回路が、例えば、金ワイヤで接続されている。
【０００８】
ここで、例えば、携帯電話機の通話時などには、ＬＤＭＯＳＦＥＴに大きな電流が流れる。このことから、通常、ＬＤＭＯＳＦＥＴを形成した半導体チップには、複数のドレイン端子が設けられており、この複数のドレイン端子と出力整合回路の入力端子が複数本の金ワイヤで接続する構成が取られている。この構成により、ＬＤＭＯＳＦＥＴに流れる大きな電流は、複数本の金ワイヤに分岐して流れるので、特定の金ワイヤに大電流が流れることによる金ワイヤの溶断を防止することができる。
【０００９】
このように構成されている電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤの抵抗によって、電力増幅率が一部制限されていることが判明した。すなわち、ＬＤＭＯＳＦＥＴのドレイン端子から出力される送信信号は、金ワイヤを介して、出力整合回路に入力される。ところが、金ワイヤの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになる。
【００１０】
特に、金ワイヤは、通常、ワイヤボンディングによって形成されることから、金ワイヤは、配線基板とドレイン端子（パッド）との間でループを描くように形成される。このため、配線基板とドレイン端子を接続する金ワイヤの長さが必要以上に長くなり、これによって、金ワイヤの抵抗が大きくなると考えられる。
【００１１】
また、複数の金ワイヤが使用されるが、例えば、１本の金ワイヤの直径は、約２５μｍであり、実装技術の制限などから、ドレイン端子と出力整合回路とを接続する金ワイヤの本数が４本〜６本程度に制限されることも、金ワイヤの抵抗成分を低下させることができない一因となっていると考えられる。
【００１２】
本発明の目的は、例えば、送信信号の電力増幅効率を向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）第１配線基板と、（ｂ）前記第１配線基板上に搭載された半導体チップと、（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備える。ここで、前記半導体チップは、（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第２配線基板は、（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）第１配線基板と、（ｂ）前記第１配線基板上に搭載された半導体チップと、（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備える。ここで、前記半導体チップは、（ｂ１）並列に接続された複数のＨＢＴと、（ｂ２）前記複数のＨＢＴの構成要素である複数のコレクタ領域と接続するコレクタ端子と、（ｂ３）前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第２配線基板は、（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。
【００１７】
また、代表的な実施の形態による携帯電話機は、（ａ）ベースバンド信号を処理するベースバンド部と、（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、を備える。そして、（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備える。このとき、前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する。ここで、前記電力増幅器を含む電力増幅モジュールは、（ｈ１）第１配線基板と、（ｈ２）前記第１配線基板上に搭載された半導体チップと、（ｈ３）前記半導体チップ上に搭載された第２配線基板から構成される。そして、前記半導体チップは、（ｈ２１）並列に接続された複数のＬＤＭＯＳＦＥＴと、（ｈ２２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、（ｈ２３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有する。さらに、前記第２配線基板は、（ｈ３１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有する。このとき、平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
送信信号の電力増幅効率を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】電力増幅モジュールの回路ブロック構成を示す図である。
【図３】増幅回路の構成例を示す図である。
【図４】ＬＤＭＯＳＦＥＴの断面構造を示す断面図である。
【図５】実施の形態１における電力増幅モジュールの構成を示す上面図である。
【図６】実施の形態１における配線基板に形成されている構成要素の詳細について説明する図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】図６のＢ−Ｂ線で切断した断面図である。
【図９】図６のＣ−Ｃ線で切断した断面図である。
【図１０】半導体チップに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。
【図１１】半導体チップの裏面の構成を示す平面図である。
【図１２】半導体チップの内部における一断面を示す図である。
【図１３】実施の形態２における配線基板に形成されている構成要素の詳細について説明する図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【図１５】半導体チップに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。
【図１６】半導体チップの裏面の構成を示す平面図である。
【図１７】半導体チップの内部における一断面を示す図である。
【図１８】ＨＢＴのデバイス構造を示す断面図である。
【図１９】実施の形態３における電力増幅モジュールの断面構造を示す断面図である。
【図２０】実施の形態４における配線基板に形成されている構成要素について説明する図である。
【図２１】複数の基板用貫通電極を出力整合回路と接続する構成を示す平面図である。
【図２２】図２１のＡ−Ａ線で切断した断面図である。
【図２３】検討例において、携帯電話機などの移動体通信機器に使用される電力増幅モジュールの実装構成を示す上面図である。
【図２４】図２３のＡ−Ａ線で切断した断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
＜図面を使用した課題の説明＞
まず、本発明者が検討した半導体装置が有する課題について、図面を参照しながら説明する。図２３は、携帯電話機などの移動体通信機器に使用される電力増幅モジュールの実装構成を示す上面図である。ここでいう電力増幅モジュールとは、少なくとも、配線基板（ＰＣＢ基板（Printed Circuit Board））上に、電力増幅器を構成する半導体チップおよび出力整合回路を構成する受動部品が実装されたモジュールをいうものとする。図２３に示すように、本発明者が検討した電力増幅モジュールは、矩形形状の配線基板ＷＢを有しており、この配線基板ＷＢ上に半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、パワートランジスタを構成要素とする電力増幅器が形成されている。具体的に、パワートランジスタとしては、ＬＤＭＯＳＦＥＴが挙げられる。さらに、配線基板ＷＢ上には、配線で接続された複数の受動部品ＳＭＤが搭載されており、配線および複数の受動部品ＳＭＤによって、出力整合回路が形成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤと、出力整合回路を構成する配線が複数本の金ワイヤＷで接続されている。
【００２７】
次に、図２４は、図２３のＡ−Ａ線で切断した断面図である。図２４に示すように、配線基板ＷＢ上に、例えば、銀ペーストＰＳＴを介して半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰに形成されているパッドＰＤと配線基板ＷＢ上に形成されている端子ＴＥが金ワイヤＷで電気的に接続されている。そして、配線基板ＷＢのチップ搭載面には樹脂ＭＲが形成されており、この樹脂ＭＲによって、半導体チップＣＨＰや金ワイヤＷが覆われて保護されている。
【００２８】
このように構成されている本発明者が検討した電力増幅モジュールにおいて、電力増幅器からの出力信号（送信信号）は、効率良く送信信号の電力を伝達するため、配線基板ＷＢ上に形成された出力整合回路に入力するようになっている。具体的には、図２３に示すように、電力増幅器を構成するＬＤＭＯＳＦＥＴの出力端子（ドレイン端子）が半導体チップＣＨＰの表面上にパッドＰＤ（ドレイン端子）として形成され、このパッドＰＤと、配線基板ＷＢに形成された出力整合回路（複数の受動部品ＳＭＤおよび配線から構成される）が、例えば、金ワイヤＷで接続されている。
【００２９】
ここで、例えば、携帯電話機の通話時などには、ＬＤＭＯＳＦＥＴに大きな電流が流れる。このことから、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰには、複数のドレイン端子（パッドＰＤ）が設けられており、この複数のドレイン端子（パッドＰＤ）と出力整合回路の配線（入力端子）が複数本の金ワイヤＷで接続する構成が取られている。この構成により、ＬＤＭＯＳＦＥＴに流れる大きな電流は、複数本の金ワイヤＷに分岐して流れるので、特定の金ワイヤＷに大電流が流れることによる金ワイヤＷの溶断を防止することができる。
【００３０】
上述した電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤＷの抵抗によって、電力増幅率が一部制限されていることが明らかになった。すなわち、ＬＤＭＯＳＦＥＴのドレイン端子（パッドＰＤ）から出力される送信信号は、金ワイヤＷを介して、出力整合回路に入力される。ところが、金ワイヤＷの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになるのである。
【００３１】
特に、金ワイヤＷは、通常、ワイヤボンディングによって形成されることから、例えば、図２４に示すように、金ワイヤＷは、配線基板ＷＢとドレイン端子（パッドＰＤ）との間でループを描くように形成される。このため、配線基板ＷＢとドレイン端子（パッドＰＤ）を接続する金ワイヤＷの長さが必要以上に長くなり、これによって、金ワイヤＷの抵抗が大きくなる。
【００３２】
また、複数の金ワイヤＷが使用されるが、例えば、１本の金ワイヤの直径は、約２５μｍであり、実装技術の制限などから、ドレイン端子（パッドＰＤ）と出力整合回路とを接続する金ワイヤＷの本数が４本〜６本程度に制限されることも、金ワイヤＷの抵抗成分を低下させることができない一因となっていると考えられる。
【００３３】
そこで、本実施の形態１では、携帯電話機などの移動体通信機器から出力される送信信号の電力増幅効率を向上できる工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明する。
【００３４】
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００３５】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit、中央処理装置）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００３６】
ベースバンド部４は、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００３７】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００３８】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００３９】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００４０】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００４１】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
【００４２】
＜電力増幅モジュールの回路ブロック構成＞
以下では、この電力増幅モジュールＰＡの回路ブロック構成について説明する。図２は、本実施の形態における電力増幅モジュールＰＡの回路ブロック構成を示す図である。図２において、本実施の形態における電力増幅モジュールＰＡは、少なくとも、電力増幅器６、出力整合回路１２ａ、１２ｂ、検波回路１３ａ、１３ｂ、ローパスフィルタＬＰＦ１、ＬＰＦ２を含むが、さらに、アンテナスイッチ８やダイプレクサＤｉを含ませることができる。ここで説明する電力増幅モジュールＰＡは、一例として、図２に示すように、アンテナスイッチ８やダイプレクサＤｉを一体的に含まないものとして説明する。
【００４３】
電力増幅器６は、整合回路１０ａ、１０ｂ、増幅回路ＬＢ、ＨＢおよび制御回路１１から構成されている。整合回路１０ａは、電力増幅モジュールＰＡの入力端子ＴＸ（ＬＢ）ｉｎに入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＬＢに出力できるようになっている。この整合回路１０ａは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ａに入力される入力信号は、第１周波数帯の信号である。例えば、第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号である。
【００４４】
増幅回路ＬＢは、整合回路１０ａに接続されており、整合回路１０ａから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＬＢは、ＧＳＭ低周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＬＢでは、整合回路１０ａから出力されたＧＳＭ低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＬＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＬＢには電源電位Ｖｄｄ１とグランド電位（ＧＮＤ電位）が供給されている。
【００４５】
このように、電力増幅器６には、ＧＳＭ低周波帯域の入力信号を増幅するための整合回路１０ａと増幅回路ＬＢを有しているが、さらに、電力増幅器６には、ＧＳＭ高周波帯域１７１０ＭＨｚ〜１９１０ＭＨｚの入力信号も増幅できるようになっている。具体的には、電力増幅器６は、さらに、整合回路１０ｂと増幅回路ＨＢを有している。
【００４６】
整合回路１０ｂは、電力増幅モジュールＰＡの入力端子ＴＸ（ＨＢ）ｉｎから入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＨＢに出力できるようになっている。この整合回路１０ｂは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ｂに入力される入力信号は、第２周波数帯の信号である。例えば、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。この整合回路１０ｂは、ＧＳＭ高周波帯域の信号用の整合回路であり、上述したＧＳＭ低周波帯域の信号用の整合回路とは異なる数値の受動部品から構成されている。
【００４７】
増幅回路ＨＢは、整合回路１０ｂに接続されており、整合回路１０ｂから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＨＢは、ＧＳＭ高周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＨＢでは、整合回路１０ｂから出力されたＧＳＭ高周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＨＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＨＢには電源電位Ｖｄｄ２とグランド電位（ＧＮＤ電位）が供給されている。このとき、増幅回路ＬＢに供給される電源電位Ｖｄｄ１と、増幅回路ＨＢに供給される電源電位Ｖｄｄ２とは同じ固定電位であり、ともに、グランド電位よりも高い電位となっている。
【００４８】
以上のように本実施の形態における電力増幅器６は、ＧＳＭ低周波帯域の信号とＧＳＭ高周波帯域の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、電力増幅器６は、ＧＳＭ低周波帯域の信号を増幅する増幅回路ＬＢと、ＧＳＭ高周波帯域の信号を増幅する増幅回路ＨＢとを制御する制御回路１１を有している。制御回路１１は、電力増幅モジュールＰＡに入力される電源（電源電圧）と制御信号（パワー制御電圧）にしたがって、それぞれ、増幅回路ＬＢと増幅回路ＨＢにバイアス電圧を印加して増幅度を制御するように構成されている。
【００４９】
このように、制御回路１１は、増幅回路ＬＢと増幅回路ＨＢとの制御を行なうが、増幅回路ＬＢの増幅度や増幅回路ＨＢの増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。
【００５０】
フィードバック制御を実現するために、ＧＳＭ低周波帯の信号を増幅する増幅回路ＬＢの出力には、方向性結合器（カプラ）（図示せず）が設けられている。方向性結合器は、増幅回路ＬＢで増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。
【００５１】
この方向性結合器には、検波回路１３ａが接続されている。検波回路１３ａは、方向性結合器により検出された電力を電圧あるいは電流に変換して制御回路１１に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器と検波回路１３ａにより実現されている。制御回路１１では、検波回路１３ａから入力した検出信号と制御信号（パワー制御電圧）の差分を算出し、算出した差分がなくなるように増幅回路ＬＢに印加するバイアス電圧を調整するように構成されている。このようにして、制御回路１１は、増幅回路ＬＢの増幅度が一定になるように制御している。同様に、ＧＳＭ高周波帯の信号を増幅する増幅回路ＨＢの出力には、方向性結合器（カプラ）（図示せず）が設けられ、この方向性結合器に検波回路１３ｂが接続されている。検波回路１３ｂで検出された検出信号は、制御回路１１に入力するようになっている。
【００５２】
次に、出力整合回路１２ａは、電力増幅器６に含まれる増幅回路ＬＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ａは、増幅回路ＬＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ａには、増幅回路ＬＢで増幅された増幅信号が入力されるため、ＧＳＭ低周波帯域の信号用の整合回路である。
【００５３】
ローパスフィルタＬＰＦ１は、出力整合回路１２ａに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＬＢで入力信号を増幅する場合、ＧＳＭ低周波帯域の信号が増幅されるが、このとき、ＧＳＭ低周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ低周波帯域の信号に含まれることになるが、ＧＳＭ低周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ低周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ａの後に接続されたローパスフィルタＬＰＦ１である。このローパスフィルタＬＰＦ１は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ１は、ＧＳＭ低周波帯域の増幅信号を通過させる一方、ＧＳＭ低周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ１により、ＧＳＭ低周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００５４】
続いて、ＧＳＭ高周波帯域の増幅信号を生成する増幅回路ＨＢの出力にも、出力整合回路１２ｂとローパスフィルタＬＰＦ２が接続されている。具体的に、出力整合回路１２ｂは、電力増幅器６に含まれる増幅回路ＨＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ｂは、増幅回路ＨＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ｂには、増幅回路ＨＢで増幅された増幅信号が入力されるため、ＧＳＭ高周波帯域の信号用の整合回路である。
【００５５】
ローパスフィルタＬＰＦ２は、出力整合回路１２ｂに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＨＢで入力信号を増幅する場合、ＧＳＭ高周波帯域の信号が増幅されるが、このとき、ＧＳＭ高周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ高周波帯域の信号に含まれることになるが、ＧＳＭ高周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ高周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ｂの後に接続されたローパスフィルタＬＰＦ２である。このローパスフィルタＬＰＦ２は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ２は、ＧＳＭ高周波帯域の増幅信号を通過させる一方、ＧＳＭ高周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ２により、ＧＳＭ高周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００５６】
次に、アンテナスイッチ８は、アンテナＡＮＴに接続する回線を切り替えるように構成されており、この回線の切り替えは、切り替えスイッチによって行なわれる。具体的に、アンテナスイッチ８を構成する切り替えスイッチは、ローパスフィルタＬＰＦ１の出力とローパスフィルタＬＰＦ２の出力を切り替えて、アンテナＡＮＴに接続するように構成されている。つまり、ローパスフィルタＬＰＦ１から出力されるＧＳＭ低周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ１の出力をアンテナＡＮＴに接続するように構成されている。一方、ローパスフィルタＬＰＦ２から出力されるＧＳＭ高周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ２の出力をアンテナＡＮＴに接続するようになっている。このようにアンテナスイッチ８は、二系統の出力（送信状態）を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するように切り替えスイッチを動作させるようになっている。この受信回路も複数存在するため、複数の受信回路へ切り替えることができるように切り替えスイッチが構成されている。例えば、複数の受信信号を出力する受信端子ＲＸ１〜ＲＸ４が設けられており、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８による切り替えにより対応する受信回路へ出力されるように構成されている。
【００５７】
アンテナスイッチ８を構成する切り替えスイッチの制御は、ベースバンド部４からの制御信号に基づいて、アンテナスイッチ８内に形成されているデコーダ１４によって行なわれる。このデコーダ１４は、電力増幅器６のチップ内に内蔵されていても構わない。例えば、増幅された増幅信号（ＲＦ信号（低周波帯域）、送信信号）は、アンテナスイッチ８内に形成されている切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。また、アンテナからの受信信号は、アンテナスイッチ８内に形成されている別の切り替えスイッチ（スイッチング素子）のオン／オフによって受信回路への出力／非出力が制御される。同様に、アンテナを介して送信される送信信号である増幅された増幅信号（ＲＦ信号（高周波帯域））も図示していないが、アンテナスイッチ８内の切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。
【００５８】
続いて、ダイプレクサＤｉは、低周波帯域と高周波帯域の２つの異なる周波数帯域を分離する部品であり、アンテナ共有器、分波器とも呼ばれることもある。ダイプレクサＤｉを用いることで帯域の異なる信号を高価なアンテナスイッチを余分に使用しなくても１本のアンテナのみで信号分離を行うことができる。また、低周波帯域および高周波帯域（の送信モード（電力増幅器６から出力された大電力がスイッチを介してアンテナから送信される場合）時、電力増幅器６からの大電力がオフしている片方のスイッチはダイプレクサＤｉにより分離されている。そのため大電力に耐えられる回路的工夫が不要となるため、回路構成が簡素化できる利点もある。
【００５９】
＜電力増幅モジュールの動作＞
本実施の形態における電力増幅モジュールＰＡは上記のように構成されており、以下に、その動作について説明する。図２に示すように、本実施の形態では、ＧＳＭ低周波帯域の信号およびＧＳＭ高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので、ＧＳＭ低周波帯域の信号を増幅する動作について説明する。なお、通信方式は、ＧＳＭ方式について説明しているが、その他の通信方式であってもよい。
【００６０】
図２に示すように、電力増幅モジュールＰＡに微弱な入力信号（ＲＦ入力）が入力されると、まず、微弱な入力信号は、整合回路１０ａに入力する。整合回路１０ａでは、微弱な入力信号に対して、インピーダンス整合をとっているので、反射することなく効率的に入力信号が増幅回路ＬＢに向って出力される。続いて、増幅回路ＬＢに入力した入力信号は、増幅回路ＬＢを構成する３つの増幅段によって電力が増幅される。このとき、増幅回路ＬＢによる電力の増幅は、制御回路１１によって制御される。具体的には、制御回路１１に入力する電源（電源電圧）と制御信号（パワー制御電圧）に基づいて、制御回路１１は、増幅回路ＬＢにバイアス電圧を印加する。すると、増幅回路ＬＢは、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、電力増幅器６で増幅された増幅信号が出力される。
【００６１】
電力増幅器６から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路ＬＢを制御する制御回路１１にフィードバックをかけている。このフィードバック回路の動作について説明する。
【００６２】
増幅回路ＬＢで増幅された増幅信号の電力は、方向性結合器（カプラ）（図示せず）によって検出される。方向性結合器で検出された電力は、方向性結合器に接続されている検波回路１３ａで電圧に変換される。検波回路１３ａで変換された電圧からなる検出信号は、制御回路１１に入力する。一方、制御回路１１には、電力増幅モジュールＰＡの外部から入力した制御信号（パワー制御電圧）も入力している。そして、制御回路１１は、検波回路１３ａで変換された検出信号と、電力増幅モジュールＰＡの外部から入力した制御信号との差分を算出する。次に、制御回路１１は、算出された差分がなくなるように制御回路１１から増幅回路ＬＢへ印加するバイアス電圧を制御する。このようにして、増幅回路ＬＢで増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。
【００６３】
続いて、増幅回路ＬＢで増幅された増幅信号は、出力整合回路１２ａに入力する。出力整合回路１２ａでは、増幅された増幅信号に対して、インピーダンス整合をとっているので、反射することなく効率的に増幅信号がローパスフィルタＬＰＦ１に向って出力される。続いて、ローパスフィルタＬＰＦ１に入力した増幅信号は、ローパスフィルタＬＰＦ１で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタＬＰＦ１を通過した増幅信号は、アンテナスイッチ８に入力する。このとき、ベースバンド部からのスイッチ切り替え制御信号によってアンテナスイッチ８を構成する切り替えスイッチが制御される。いまの場合には、ローパスフィルタＬＰＦ１とアンテナＡＮＴが電気的に接続するように切り替えスイッチを制御する。これにより、ローパスフィルタＬＰＦ１から出力された増幅信号は、オン状態の切り替えスイッチを介してダイプレクサＤｉに出力され、このダイプレクサＤｉからアンテナＡＮＴへ送信される。以上のようにして、電力増幅モジュールＰＡで増幅された増幅信号をアンテナＡＮＴから送信することができる。
【００６４】
次に、アンテナＡＮＴで受信した受信信号を取り込む動作について説明する。アンテナＡＮＴで受信された受信信号は、ダイプレクサＤｉを介してアンテナスイッチ８に入力する。アンテナスイッチ８に入力した受信信号は、ベースバンド部からのスイッチ切り替え制御信号により切り替えスイッチを切り替える。具体的には、アンテナＡＮＴと電力増幅モジュールＰＡの外部に設けられている受信回路（図示せず）とを電気的に接続するように、アンテナスイッチ８に含まれる切り替えスイッチを切り替える。すると、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８を構成する切り替えスイッチを介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。
【００６５】
＜増幅回路の構成＞
続いて、図２に示す増幅回路ＬＢの構成例について説明する。図３は、増幅回路ＬＢの構成例を示す図である。なお、図３には図示していないが、図２に示す増幅回路ＨＢも増幅回路ＬＢと同様の構成をしているため説明は省略する。
【００６６】
図３に示すように、増幅回路ＬＢは、ＬＤＭＯＳＦＥＴからなる複数の増幅段Ｑ１〜増幅段Ｑ３と、段間整合回路１５ａ、１５ｂとを有している。増幅段Ｑ１のゲート電極は、図２に示す整合回路１０ａに接続されており、増幅段Ｑ１のドレイン電極は、段間整合回路１５ａの入力と接続されている。そして、段間整合回路１５ａの出力は、増幅段Ｑ２のゲート電極に接続されており、増幅段Ｑ２のドレイン電極は段間整合回路１５ｂの入力に接続されている。さらに、段間整合回路１５ｂの出力は、増幅段Ｑ３のゲート電極に接続されており、増幅段Ｑ３のドレイン電極は、図２に示す出力整合回路１２ａと接続されている。
【００６７】
増幅段Ｑ１〜増幅段Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅段Ｑ１〜増幅段Ｑ３のソース電極はグランド電位に接続されている。具体的に、増幅段Ｑ１のソース電極はグランド電位ＧＮＤ１に接続され、増幅段Ｑ２のソース電極はグランド電位ＧＮＤ２に接続されている。同様に、増幅段Ｑ３のソース電極はグランド電位ＧＮＤ３に接続されている。一方、増幅段Ｑ１〜増幅段Ｑ３のゲート電極は、制御回路１１と接続されている。
【００６８】
このように構成されている増幅回路ＬＢにおいては、図２に示す整合回路１０ａから出力された入力信号が増幅段Ｑ１に入力する。そして、増幅段Ｑ１では、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅段Ｑ１で増幅された信号は、段間整合回路１５ａを通って、増幅段Ｑ２に入力する。増幅段Ｑ２では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ１から出力された信号を増幅して出力する。その後、増幅段Ｑ２で増幅された信号は、段間整合回路１５ｂを通って、増幅段Ｑ３に入力する。増幅段Ｑ３では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅段Ｑ１〜増幅段Ｑ３を有する増幅回路ＬＢから入力信号を増幅した増幅信号を出力することができる。
【００６９】
次に、上述した電力増幅モジュールＰＡに含まれる電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、１つの半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（例えばＬＤＭＯＳＦＥＴ）、制御回路１１を構成する半導体素子（ＭＯＳＦＥＴ）および整合回路（段間整合回路）１０ａ、１０ｂを構成する受動素子（受動部品）などが形成されている。このように、電力増幅モジュールＰＡは、電力増幅器６を有し、半導体チップはその電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウェハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（パワートランジスタ）であるＬＤＭＯＳＦＥＴのデバイス構造について説明する。
【００７０】
＜ＬＤＭＯＳＦＥＴのデバイス構造＞
次に、電力増幅器６の増幅回路ＬＢや増幅回路ＨＢを構成するＬＤＭＯＳＦＥＴのデバイス構造について図面を参照しながら説明する。
【００７１】
図４は、ＬＤＭＯＳＦＥＴの断面構造を示す断面図である。図４において、ｐ＋型のシリコン単結晶からなる半導体基板１Ｓ上には、ｐ−型の半導体層からなるエピタキシャル層ＥＰＩが形成されている、そして、半導体基板１Ｓの表面には、ｐ型ウェルＰＷＬが形成されている。
【００７２】
次に、半導体基板１Ｓの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇおよびキャップ絶縁膜ＣＡＰが形成されている。ゲート絶縁膜ＧＯＸは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Ｇはポリシリコン膜から形成されている。そして、ゲート電極Ｇに整合して、ｎ−型オフセットドレイン領域ＯＤＲ１が形成されるとともに、ｎ−型ソース領域ＳＲ１が形成されている。ｎ−型ソース領域ＳＲ１に隣接するようにｐ型ハロー領域ＨＡＬＯが形成されている。
【００７３】
ゲート電極Ｇの両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷに整合して、ｎ型オフセットドレイン領域ＯＤＲ２およびｎ＋型ドレイン領域ＤＲ１が形成されている。同様に、ｎ−型ソース領域ＳＲ１の外側には、サイドウォールＳＷに整合して、ｎ＋型ソース領域ＳＲ２が形成されている。そして、ｎ＋型ソース領域ＳＲ２の外側にｐ＋型半導体領域ＰＲ１が形成されている。
【００７４】
このように構成されたＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールＣＮＴ１が形成されている。コンタクトホールＣＮＴ１には、例えばバリア膜とタングステン膜からなるプラグＰＬＧ１が埋め込まれている。
【００７５】
プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔ＣＮＴ２が形成されており、この接続孔ＣＮＴ２にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図４では省略する。なお、図４に示すＬＤＭＯＳＦＥＴが複数個並列に接続されて、例えば、図３に示す増幅段Ｑ１、増幅段Ｑ２および増幅段Ｑ３が形成される。
【００７６】
＜電力増幅モジュールの実装構成（本実施の形態１における特徴）＞
続いて、本実施の形態１における電力増幅モジュールＰＡの実装構成について、図面を参照しながら説明する。本実施の形態１は、電力増幅モジュールＰＡの実装構成に特徴があるので、この特徴点も含めて説明する。
【００７７】
まず、図５は、本実施の形態１における電力増幅モジュールＰＡの構成を示す上面図である。図５に示すように、本実施の形態１における電力増幅モジュールＰＡは、例えば、矩形形状をした配線基板ＷＢ１を有しており、この配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、この半導体チップＣＨＰ上に配線基板ＷＢ２が形成されている。ここで、図５では、平面視において、半導体チップＣＨＰの面積のほうが配線基板ＷＢ２よりも大きく図示されているが、これは、配線基板ＷＢ２の下層に半導体チップＣＨＰが配置されていることをわかりやすくするためのものである。したがって、本実施の形態１では、平面視において、半導体チップＣＨＰの面積が配線基板ＷＢ２の面積よりも大きい場合に限らず、半導体チップＣＨＰの面積と配線基板ＷＢ２の面積が等しい場合や、半導体チップＣＨＰの面積が配線基板ＷＢ２の面積よりも小さい場合も含まれる。
【００７８】
図５において、例えば、配線基板ＷＢ１には、図２に示すローパスフィルタＬＰＦ１やローパスフィルタＬＰＦ２が形成されている。具体的に、ローパスフィルタＬＰＦ１やローパスフィルタＬＰＦ２は、インダクタ（配線）やコンデンサ（容量素子）などの受動部品から構成されているので、配線基板ＷＢ１上には、配線や複数の受動部品ＳＭＤ１が搭載されていることになる。また、配線基板ＷＢ１上には、半導体チップＣＨＰが搭載されているが、この半導体チップＣＨＰには、例えば、図２に示す電力増幅器６の構成要素（増幅回路ＬＢや増幅回路ＨＢを構成するＬＤＭＯＳＦＥＴ、制御回路１１を構成するＭＯＳＦＥＴなど）が形成されている。さらに、半導体チップＣＨＰ上に配置されている配線基板ＷＢ２には、例えば、図２に示す出力整合回路１２ａや出力整合回路１２ｂが形成されている。この出力整合回路１２ａや出力整合回路１２ｂもインダクタ（配線）やコンデンサ（容量素子）から構成されているので、配線基板ＷＢ２上には、配線および受動部品ＳＭＤ２が搭載されていることになる。
【００７９】
さらに、半導体チップＣＨＰ上に配置されている配線基板ＷＢ２の実装構成について説明する。図６は、本実施の形態１における配線基板ＷＢ２に形成されている構成要素の詳細について説明する図である。図６に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。出力整合回路１２ａと出力整合回路１２ｂの構成は、ほぼ同様（インダクタンス値や容量値が異なる）であるので、出力整合回路１２ａを例に取って説明する。
【００８０】
図６において、出力整合回路１２ａは、配線（インダクタ）やコンデンサ（容量素子）から構成されており、これらの受動部品ＳＭＤ２や配線からなる出力整合回路１２ａと電気的に接続する基板用貫通電極ＴＨＥ１、基板用貫通電極ＴＨＥ２、および、基板用幅広貫通電極ＷＴＨＥ１が配線基板ＷＢ２に形成されている。このとき、基板用貫通電極ＴＨＥ１（ＴＨＥ２）と、基板用幅広貫通電極ＷＴＨＥ１との相違点は、図６から明らかなように、基板用幅広貫通電極ＷＴＨＥ１の断面積が、基板用貫通電極ＴＨＥ１（ＴＨＥ２）の断面積よりもかなり大きくなっている点である。
【００８１】
以下に、図６に示すＡ−Ａ線、Ｂ−Ｂ線、および、Ｃ−Ｃ線による断面図を使用して、配線基板ＷＢ１と半導体チップＣＨＰと配線基板ＷＢ２との接続関係について説明する。図７は、図６のＡ−Ａ線で切断した断面図である。図７に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＬＤＭＯＳＦＥＴが形成されている。図７では、具体的なＬＤＭＯＳＦＥＴのデバイス構造については省略するが、このＬＤＭＯＳＦＥＴのデバイス構造は、例えば、図４に示すような構造をしている。
【００８２】
図７において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬと電気的に接続されており、このドレイン配線ＤＬは、半導体チップＣＨＰの裏面に形成されているドレイン端子ＤＴと接続されている。そして、ドレイン端子ＤＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極ＣＷＴＨＥ１と接続されている。このチップ用幅広貫通電極ＣＷＴＨＥ１は、半導体チップＣＨＰに形成されたチップ用幅広貫通スルーホールＣＷＴＨ１の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。
【００８３】
ここで、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に直接、導体膜ＣＦを埋め込まない理由は、半導体チップＣＨＰ自体が導電性を有しているため、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に直接、導体膜ＣＦを埋め込んでしまうと、埋め込んだ導体膜ＣＦと半導体チップＣＨＰがショートしてしまうからである。つまり、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に埋め込む導体膜ＣＦと半導体チップＣＨＰがショートすることを防止するため、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁に絶縁膜ＩＬを形成しているのである。
【００８４】
半導体チップＣＨＰ上には、異方性導電樹脂ＡＣＦが形成されており、この異方性導電樹脂ＡＣＦ上に配線基板ＷＢ２が配置されている。この配線基板ＷＢ２には、配線基板ＷＢ２を貫通するように基板用幅広貫通スルーホールＷＴＨ１が形成されており、この基板用幅広貫通スルーホールＷＴＨ１の内部に、例えば、銅膜（銅材料）からなる導体膜が埋め込まれて、基板用幅広貫通電極ＷＴＨＥ１が形成されている。この基板用幅広貫通電極ＷＴＨＥ１は、基板用幅広貫通スルーホールＷＴＨ１の内部に直接、導体膜を埋め込むことにより形成されている。これは、半導体チップＣＨＰと異なり、配線基板ＷＢ２自体は絶縁材料から構成されているので、配線基板ＷＢ２に形成された基板用幅広貫通スルーホールＷＴＨ１に直接、導体膜を埋め込んで基板用幅広貫通電極ＷＴＨＥ１を形成しても、配線基板ＷＢ２とで基板用幅広貫通電極ＷＴＨＥ１とがショートしてしまうことはないからである。
【００８５】
そして、配線基板ＷＢ２に形成された基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【００８６】
上述した異方性導電樹脂（フィルム）ＡＣＦは、例えば、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせて成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この異方性導電樹脂ＡＣＦを半導体チップＣＨＰと配線基板ＷＢ２で挟み込む。このとき、例えば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の先端部に膨らみをもたせるように構成すると、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１との接続部位に圧力がかかる。すると、異方性導電樹脂ＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電樹脂ＡＣＦに導電経路が形成される。圧力がかからなかった部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、絶縁性が保持される。このようにして、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とを異方性導電樹脂ＡＣＦを介して電気的に接続することができる。
【００８７】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【００８８】
次に、図７において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬと電気的に接続されており、このソース配線ＳＬは、半導体チップＣＨＰの裏面に形成されているソース端子ＳＴと接続されている。そして、ソース端子ＳＴは、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって接続されている。したがって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬ→ソース端子ＳＴ→バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成されている端子（図示せず）と電気的に接続されている。このため、配線基板ＷＢ１からＬＤＭＯＳＦＥＴのソース領域にグランド電位（基準電位）を供給することができる。
【００８９】
続いて、図７に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用貫通電極ＣＴＨＥ１が形成されている。このチップ用貫通電極ＣＴＨＥ１は、半導体チップＣＨＰに形成されたチップ用貫通スルーホールＣＴＨ１の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用貫通スルーホールＣＴＨ１の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用貫通スルーホールＣＴＨ１の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用貫通スルーホールＣＴＨ１の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。このチップ用貫通電極ＣＴＨＥ１は、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって電気的に接続されている。また、半導体チップＣＨＰ上に形成されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用貫通スルーホールＴＨ１が形成されており、この基板用貫通スルーホールＴＨ１の内部に導電膜が埋め込まれて、基板用貫通電極ＴＨＥ１が形成されている。この基板用貫通電極ＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用貫通電極ＣＴＨＥ１と重なる領域を有し、かつ、基板用貫通電極ＴＨＥ１とチップ用貫通電極ＣＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。したがって、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）は、基板用貫通電極ＴＨＥ１→チップ用貫通電極ＣＴＨＥ１→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。このため、配線基板ＷＢ１から出力整合回路１２ａ（図６参照）へグランド電位（基準電位）を供給することができることになる。
【００９０】
さらに、図７に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用貫通電極ＣＴＨＥ２が形成されている。このチップ用貫通電極ＣＴＨＥ２は、半導体チップＣＨＰに形成されたチップ用貫通スルーホールＣＴＨ２の内壁に形成された絶縁膜ＩＬと、この絶縁膜ＩＬを介してチップ用貫通スルーホールＣＴＨ２の内部に埋め込まれた導体膜ＣＦから構成されている。例えば、チップ用貫通スルーホールＣＴＨ２の内壁に形成された絶縁膜ＩＬは、酸化シリコン膜から形成され、チップ用貫通スルーホールＣＴＨ２の内部に埋め込まれた導体膜ＣＦは、例えば、銅膜（銅材料）から形成されている。このチップ用貫通電極ＣＴＨＥ２は、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって電気的に接続されている。また、半導体チップＣＨＰ上に形成されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用貫通スルーホールＴＨ２が形成されており、この基板用貫通スルーホールＴＨ２の内部に導電膜が埋め込まれて、基板用貫通電極ＴＨＥ２が形成されている。この基板用貫通電極ＴＨＥ２は、平面視において、半導体チップＣＨＰに形成されたチップ用貫通電極ＣＴＨＥ２と重なる領域を有し、かつ、基板用貫通電極ＴＨＥ２とチップ用貫通電極ＣＴＨＥ２とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。したがって、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）の出力は、基板用貫通電極ＴＨＥ２→チップ用貫通電極ＣＴＨＥ２→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。
【００９１】
以上のことから、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴで増幅された送信信号は、ＬＤＭＯＳＦＥＴのドレイン領域→ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に搭載されている出力整合回路１２ａ（図６参照）に入力する。そして、出力整合回路１２ａ（図６参照）から出力された送信信号は、基板用貫通電極ＴＨＥ２→異方性導電樹脂ＡＣＦ→チップ用貫通電極ＣＴＨＥ２→バンプ電極ＢＭＰを介して、配線基板ＷＢ１の端子（図示せず）へ出力される。その後、送信信号は、配線基板ＷＢ１の端子（図示せず）から配線基板ＷＢ１に形成されているローパスフィルタＬＰＦ１へ入力することになる。このように本実施の形態１において、送信信号は、まず、半導体チップＣＨＰから配線基板ＷＢ２を経由して配線基板ＷＢ１へ伝達されることがわかる。
【００９２】
次に、図８は、図６のＢ−Ｂ線で切断した断面図である。図８に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰ上に、異方性導電樹脂ＡＣＦを介して配線基板ＷＢ２が搭載されている。ここで、半導体チップＣＨＰに着目すると、半導体チップＣＨＰには、半導体チップＣＨＰを貫通するチップ用幅広貫通スルーホールＣＷＴＨ１が形成されており、このチップ用幅広貫通スルーホールＣＷＴＨ１は、半導体チップＣＨＰの裏面に形成されたドレイン端子ＤＴに接続している。そして、チップ用幅広貫通スルーホールＣＷＴＨ１の内壁には、例えば、酸化シリコン膜からなる絶縁膜ＩＬが形成されており、この絶縁膜ＩＬを介して、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に、例えば、銅膜からなる導体膜ＣＦが埋め込まれている。これにより、チップ用幅広貫通スルーホールＣＷＴＨ１の内部に導体膜ＣＦからなるチップ用幅広貫通電極ＣＷＴＨＥ１が形成されている。このとき、図８に示すように、チップ用幅広貫通電極ＣＷＴＨＥ１の幅（図８の横方向の幅）が大きく形成されていることがわかる。
【００９３】
続いて、図８に示すように、配線基板ＷＢ２には、配線基板ＷＢ２を貫通する基板用幅広貫通スルーホールＷＴＨ１が形成されており、この基板用幅広貫通スルーホールＷＴＨ１の内部に、例えば、銅膜からなる導体膜が埋め込まれて、基板用幅広貫通電極ＷＴＨＥ１が形成されている。このとき、基板用幅広貫通電極ＷＴＨＥ１の幅（図８の横方向の幅）も、上述したチップ用幅広貫通電極ＣＷＴＨＥ１の幅と同様に、大きくなっていることがわかる。そして、この基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されていることがわかる。
【００９４】
続いて、図９は、図６のＣ−Ｃ線で切断した断面図である。図９に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰ上に、異方性導電樹脂ＡＣＦを介して配線基板ＷＢ２が搭載されている。ここで、半導体チップＣＨＰに着目すると、半導体チップＣＨＰの表面側（配線基板ＷＢ２と対向する側）には、互いに並列接続された複数個のＬＤＭＯＳＦＥＴが形成されている。そして、図９に示すように、複数のＬＤＭＯＳＦＥＴのドレイン領域のそれぞれと接続するように複数のドレイン配線ＤＬが形成されており、このドレイン配線ＤＬが半導体チップＣＨＰの裏面側（配線基板ＷＢ１と対向する側）に引き出されていることがわかる。
【００９５】
次に、図１０は、半導体チップＣＨＰに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。図１０に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのドレイン領域ＤＲが図１０の縦方向に規則的に配列されており、この配列された複数のドレイン領域ＤＲは、例えば、図９に示す複数のドレイン配線ＤＬと接続され、これらの複数のドレイン配線ＤＬが、図１０に示すドレイン端子ＤＴと接続されている。つまり、図１０に示すように、複数のドレイン領域ＤＲは、図１０では図示しないドレイン配線ＤＬを介して、一体的に幅広形状をしたドレイン端子ＤＴと接続され、このドレイン端子ＤＴとチップ用幅広貫通電極ＣＷＴＨＥ１が電気的に接続されるように構成されている。一方、複数のＬＤＭＯＳＦＥＴのそれぞれのソース領域ＳＲは、２つのドレイン領域に挟まれるように配置されている。このように配置された複数のソース領域ＳＲは、例えば、図７に示す複数のソース配線ＳＬと接続され、これらの複数のソース配線ＳＬが複数のソース端子ＳＴ（図７参照）と接続されるように構成されている。
【００９６】
続いて、半導体チップＣＨＰの裏面側に形成されているバンプ電極構造について説明する。図１１は、半導体チップＣＨＰの裏面（配線基板ＷＢ１と対向する面）の構成を示す平面図である。図１１に示すように、半導体チップＣＨＰの裏面には、円形状をした複数のバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、半導体チップＣＨＰが配線基板ＷＢ１と電気的に接続されるようになっている。例えば、図７に示すように、半導体チップＣＨＰに形成されたソース端子ＳＴ下にバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、ソース端子ＳＴは、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるようになっている。同様に、図７に示すように、半導体チップＣＨＰに形成されているチップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２も、それぞれ、バンプ電極ＢＭＰと接続されており、チップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２は、バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるように構成されている。
【００９７】
次に、図１２は、半導体チップＣＨＰの内部における一断面を示す図である。図１２に示すように、半導体チップＣＨＰには、チップ用貫通電極ＣＴＨＥ１およびチップ用貫通電極ＣＴＨＥ２とともに、チップ用幅広貫通電極ＣＷＴＨＥ１が形成されていることがわかる。ここで、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２と、チップ用幅広貫通電極ＣＷＴＨＥ１との相違点は、形状が異なる点である。具体的に、図１２から明らかなように、チップ用幅広貫通電極ＣＷＴＨＥ１のサイズは、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極ＣＷＴＨＥ１の断面形状は、円形形状よりも大きなカプセル形状となっている。なお、図１２に示すチップ用貫通電極ＣＴＨＥ１やチップ用貫通電極ＣＴＨＥ２は、図１１に示すバンプ電極ＢＭＰと接続されている一方、図１２に示すチップ用幅広貫通電極ＣＷＴＨＥ１は、図１１に示すバンプ電極ＢＭＰとは接続されていない。
【００９８】
＜本実施の形態１における特徴＞
本実施の形態１における電力増幅モジュールＰＡは上記のように実装構成されており、以下に、その特徴点について説明する。
【００９９】
まず、図７を参照しながら、本実施の形態１における第１特徴点について説明する。図７において、本実施の形態１における第１特徴点は、ＬＤＭＯＳＦＥＴのドレイン領域が、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されている点である。つまり、本実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域を、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１を使用して、半導体チップＣＨＰ上の配線基板ＷＢ２上に搭載されている出力整合回路１２ａ（図６参照）と電気的に接続している点にある。これにより、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができるので、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。
【０１００】
この点に関し、図２３および図２４に示す本発明者が検討した検討例と比較しながら、本実施の形態１における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図２３に示すように、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。ここで、検討例では、半導体チップＣＨＰと出力整合回路が１つの同じ配線基板ＷＢ上に並ぶように配置されるとともに、図２４に示すように金ワイヤＷがループ形状をしているため、半導体チップＣＨＰと出力整合回路との間の接続距離が長くなる。接続距離が長くなるということは、接続抵抗が大きくなることを意味する。つまり、検討例においては、１つの配線基板ＷＢに並ぶように半導体チップＣＨＰと出力整合回路が形成されているとともに、ループ形状をした金ワイヤＷで半導体チップＣＨＰと出力整合回路とを接続している。このため、半導体チップＣＨＰと出力整合回路との間の接続距離が長くなって、接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。
【０１０１】
これに対し、本実施の形態１では、例えば、図５に示すように、半導体チップＣＨＰ上に配線基板ＷＢ２を配置し、この配線基板ＷＢ２上に出力整合回路１２ａを形成している。このため、本実施の形態１では、半導体チップＣＨＰの直上に出力整合回路１２ａを配置することができることから、半導体チップＣＨＰと出力整合回路１２ａとの接続距離を検討例に比べて大幅に短くすることができる。つまり、本実施の形態１では、図２３に示す検討例のように、半導体チップＣＨＰと出力整合回路とを１つの配線基板ＷＢ上に横に並べて配置するのではなく、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成している。このことから、本実施の形態１によれば、半導体チップＣＨＰと出力整合回路１２ａとの接続距離を、検討例に比べて、大幅に短くすることができる。さらに、本実施の形態１では、図２４に示す検討例のように、半導体チップＣＨＰと出力整合回路との接続にループ形状をした金ワイヤＷを使用せず、図７に示すようなチップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続している。
【０１０２】
したがって、本実施の形態１によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成との相乗効果によって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第１特徴点は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減する観点に着目したものである。そして、この着想を、半導体チップＣＨＰ上に積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とによって具現化した点が本実施の形態１における第１特徴点である。なお、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くする観点からは、配線基板ＷＢ２の厚さをできるだけ薄くすることが望ましい。なぜなら、配線基板ＷＢ２の厚さを薄くすれば、配線基板ＷＢ２を貫通する基板用幅広貫通電極ＷＴＨＥ１の高さを小さくすることができ、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離をさらに短くすることができるからである。具体的に、この観点から、例えば、配線基板ＷＢ２の厚さは、配線基板ＷＢ１の厚さよりも薄くすることが望ましい。
【０１０３】
このように本実施の形態１における第１特徴点は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減する観点からなされたものであるが、さらなる副次的な効果も奏するので、その点について説明する。
【０１０４】
例えば、図２３に示す検討例では、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。つまり、検討例では、半導体チップＣＨＰと出力整合回路とを同じ配線基板ＷＢ上に搭載しているので、配線基板ＷＢの小型化に限界がある。これに対し、本実施の形態１では、例えば、図５に示すように、配線基板ＷＢ１上に半導体チップＣＨＰを搭載し、この半導体チップＣＨＰ上に、出力整合回路１２ａ、１２ｂを形成した配線基板ＷＢ２を配置している。このことは、本実施の形態１によれば、半導体チップＣＨＰを搭載している配線基板ＷＢ１上に出力整合回路１２ａ、１２ｂの構成要素である受動部品を配置しなくてもよいことを意味する。すなわち、本実施の形態１では、出力整合回路１２ａ、１２ｂを構成する受動部品を半導体チップＣＨＰ上に配置された配線基板ＷＢ２上に形成することができるため、配線基板ＷＢ１上に配置する受動部品の数を削減することができるのである。この結果、配線基板ＷＢ１の小型化を推進することができ、電力増幅モジュールの小型化を図ることができる。以上のことから、本実施の第１特徴点によれば、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くすることにより接続抵抗を低減することができるとともに、配線基板ＷＢ１の小型化を図ることができる。したがって、本実施の形態１によれば、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができるという顕著な効果を得ることができる。
【０１０５】
次に、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくした点にある。つまり、例えば、図６、図８、および、図１２に示すように、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１のサイズを大きく形成しており、これにより、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積が大きくなっている。このことから、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続部位（チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１）の断面積を大きくすることができる。この結果、本実施の形態１によれば、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。
【０１０６】
この点に関し、図２３および図２４に示す本発明者が検討した検討例と比較しながら、本実施の形態１における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図２３に示すように、１つの配線基板ＷＢ上に、ＬＤＭＯＳＦＥＴを形成した半導体チップＣＨＰと、受動部品ＳＭＤや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。このとき、金ワイヤＷは細線から構成されているため、断面積が小さい。抵抗値の大きさは、断面積に反比例するため、断面積が小さい金ワイヤＷでは抵抗値が比較的大きくなってしまう。このため、半導体チップＣＨＰと出力整合回路との間の接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。
【０１０７】
これに対し、本実施の形態１では、例えば、図６、図８、および、図１２に示すように、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１のサイズを大きく形成しており、これにより、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積が大きくなっている。
【０１０８】
したがって、本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくするという構成によって、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第２特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくすることにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくするという構成によって、上述した着想を具現化した点が本実施の形態１における第２特徴点である。
【０１０９】
なお、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における金ワイヤＷの断面積よりも大きくする具体的な一例として、例えば、チップ用幅広貫通電極ＣＷＴＨＥ１を図１０に示すようなサイズにすることが考えられる。図１０においては、複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域ＤＲの配列領域と同程度の面積で一体形成した大面積のドレイン端子ＤＴが形成されており、チップ用幅広貫通電極ＣＷＴＨＥ１の断面積を、このドレイン端子ＤＴと同程度の面積とすることが考えられる。この場合、ドレイン端子ＤＴが複数のドレイン領域ＤＲの配列領域と同程度の面積で一体形成されているため、個々のドレイン領域ＤＲからドレイン端子ＤＴへ流れる電流の集中を抑制することができ、抵抗を大幅に増大させることなく、個々のドレイン領域ＤＲからドレイン端子ＤＴを介してチップ用幅広貫通電極ＣＷＴＨＥ１へスムーズにドレイン電流を流すことができる。
【０１１０】
続いて、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている点である。例えば、検討例においては、半導体チップＣＨＰに形成されているパッドＰＤ（ドレイン端子）と出力整合回路の端子が複数本の金ワイヤＷで接続されている。これに対し、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。ここで、銅は金よりも電気抵抗率が低いため、金の代わりに銅を使用することにより、抵抗値を低減することができる。つまり、本実施の形態１では、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が金よりも電気抵抗率の低い銅を主成分とする材料となっている。このことから、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態１における第３特徴点は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１を電気抵抗率の低い材料から構成することにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料を金よりも電気抵抗率の低い銅を主成分とする材料にすることによって、上述した着想を具現化した点が本実施の形態１における第３特徴点である。
【０１１１】
なお、銅のコストは、金のコストよりも低いことから、金の代わりに銅を使用するという本実施の形態１における第３特徴点によれば、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができるとともに、半導体装置の製造コストを低減することができるという効果も得ることができる。
【０１１２】
以上のように、本実施の形態１における技術的思想の基本は、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくことにある。そして、このことを実現するために、本実施の形態１における技術的思想は、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くする観点からなされた第１特徴点を備えている。さらに、本実施の形態１における技術的思想は、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくする観点からなされた第２特徴点と、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１を電気抵抗率の低い材料から構成する観点からなされた第３特徴点とを備えている。このようにして、本実施の形態１によれば、望ましくは、上述した第１特徴点、第２特徴点および第３特徴点を備えることにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。このため、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態１によれば、送信信号の電力増幅効率を向上させることができるのである。
【０１１３】
＜本実施の形態１における効果＞
上述した本実施の形態１における効果をまとめると以下に示すようになる。
【０１１４】
（１）本実施の形態１によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１１５】
（２）本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を、検討例における複数の金ワイヤＷを合わせた断面積よりも大きくするという構成をとっている。これにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１１６】
（３）本実施の形態１によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。これにより、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１１７】
（実施の形態２）
前記実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとを、チップ用幅広貫通電極ＣＷＴＨＥ１および基板用幅広貫通電極ＷＴＨＥ１を介して電気的に接続する例について説明した。本実施の形態２では、さらに、ＬＤＭＯＳＦＥＴのソース領域と出力整合回路１２ａも、チップ用幅広貫通電極および基板用幅広貫通電極を介して電気的に接続する例について説明する。
【０１１８】
図１３は、本実施の形態２における配線基板ＷＢ２に形成されている構成要素の詳細について説明する図である。図１３に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。出力整合回路１２ａと出力整合回路１２ｂの構成は、ほぼ同様（インダクタンス値や容量値が異なる）であるので、出力整合回路１２ａを例に取って説明する。
【０１１９】
図１３において、出力整合回路１２ａは、配線（インダクタ）やコンデンサ（容量素子）から構成されており、これらの受動部品ＳＭＤ２や配線からなる出力整合回路１２ａと電気的に接続する基板用貫通電極ＴＨＥ２、基板用幅広貫通電極ＷＴＨＥ１および基板用幅広貫通電極ＷＴＨＥ２が配線基板ＷＢ２に形成されている。ここで、図６に示す前記実施の形態１と図１３に示す本実施の形態２の相違点は、図６においては、出力整合回路１２ａの一部が基板用貫通電極ＴＨＥ１と接続されているのに対し、図１３においては、出力整合回路１２ａの一部が基板用幅広貫通電極ＷＴＨＥ２と接続されている点である。つまり、本実施の形態２では、基板用貫通電極ＴＨＥ１の代わりに基板用幅広貫通電極ＷＴＨＥ２を使用している点に特徴がある。
【０１２０】
以下に、本実施の形態２の特徴点について、図１４を参照しながら説明する。図１４は、図１３のＡ−Ａ線で切断した断面図である。図１３に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＬＤＭＯＳＦＥＴが形成されている。図１４では、具体的なＬＤＭＯＳＦＥＴのデバイス構造については省略するが、このＬＤＭＯＳＦＥＴのデバイス構造は、例えば、図４に示すような構造をしている。
【０１２１】
図１４において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬと電気的に接続されており、このドレイン配線ＤＬは、半導体チップＣＨＰの裏面に形成されているドレイン端子ＤＴと接続されている。そして、ドレイン端子ＤＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極（第１チップ用幅広貫通電極）ＣＷＴＨＥ１と接続されている。これに対し、配線基板ＷＢ２には、基板用幅広貫通電極（第１基板用幅広貫通電極）ＷＴＨＥ１が形成されている。この基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１２２】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線ＤＬ→ドレイン端子ＤＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１２３】
一方、図１４において、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬと電気的に接続されており、このソース配線ＳＬは、半導体チップＣＨＰの裏面に形成されているソース端子ＳＴと接続されている。そして、ソース端子ＳＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極（第２チップ用幅広貫通電極）ＣＷＴＨＥ２と接続されているとともに、配線基板ＷＢ１の端子（図示せず）と幅広バンプ電極ＷＢＭＰと接続されている。これに対し、配線基板ＷＢ２には、基板用幅広貫通電極（第２基板用幅広貫通電極）ＷＴＨＥ２が形成されている。この基板用幅広貫通電極ＷＴＨＥ２は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ２と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ２とチップ用幅広貫通電極ＣＷＴＨＥ２とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１２４】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのソース領域は、ソース配線ＳＬ→ソース端子ＳＴ→チップ用幅広貫通電極ＣＷＴＨＥ２→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ２を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されるとともに、ソース端子ＳＴ→幅広バンプ電極ＷＢＭＰを介して配線基板ＷＢ１の端子（図示せず）と電気的に接続されることになる。この点が本実施の形態２の特徴である。
【０１２５】
次に、図１５は、半導体チップＣＨＰに形成されている複数のＬＤＭＯＳＦＥＴのレイアウト構成の一例を示す模式図である。図１５に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのドレイン領域ＤＲが図１５の縦方向に規則的に配列されており、この配列された複数のドレイン領域ＤＲは、例えば、図１４に示す複数のドレイン配線ＤＬと接続され、これらの複数のドレイン配線ＤＬが、図１５に示すドレイン端子ＤＴと接続されている。つまり、図１５に示すように、複数のドレイン領域ＤＲは、図１５では図示しないドレイン配線ＤＬを介して、一体的に幅広形状をしたドレイン端子ＤＴと接続され、このドレイン端子ＤＴとチップ用幅広貫通電極ＣＷＴＨＥ１が電気的に接続されるように構成されている。
【０１２６】
同様に、本実施の形態２では、図１５に示すように、複数のＬＤＭＯＳＦＥＴのそれぞれのソース領域ＳＲが図１５の縦方向に規則的に配列されており、この配列された複数のソース領域ＳＲは、例えば、図１４に示す複数のソース配線ＳＬと接続され、これらの複数のソース配線ＳＬが、図１５に示すソース端子ＳＴと接続されている。つまり、図１５に示すように、複数のソース領域ＳＲは、図１５では図示しないソース配線ＳＬを介して、一体的に幅広形状をしたソース端子ＳＴと接続され、このソース端子ＳＴとチップ用幅広貫通電極ＣＷＴＨＥ２が電気的に接続されるように構成されている。
【０１２７】
続いて、半導体チップＣＨＰの裏面側に形成されているバンプ電極構造について説明する。図１６は、半導体チップＣＨＰの裏面（配線基板ＷＢ１と対向する面）の構成を示す平面図である。図１６に示すように、半導体チップＣＨＰの裏面には、円形状をした複数のバンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰを介して、半導体チップＣＨＰが配線基板ＷＢ１と電気的に接続されるようになっている。さらに、本実施の形態２では、上述したバンプ電極ＢＭＰよりもサイズの大きな幅広バンプ電極ＷＢＭＰも形成されており、この幅広バンプ電極ＷＢＭＰによっても、半導体チップＣＨＰと配線基板ＷＢ１とが電気的に接続される。例えば、図１４に示すように、半導体チップＣＨＰに形成されたソース端子ＳＴ下に幅広バンプ電極ＷＢＭＰが形成されており、この幅広バンプ電極ＷＢＭＰを介して、ソース端子ＳＴは、配線基板ＷＢ１に形成された端子（図示せず）と電気的に接続されるようになっている。
【０１２８】
次に、図１７は、半導体チップＣＨＰの内部における一断面を示す図である。図１７に示すように、半導体チップＣＨＰには、チップ用貫通電極ＣＴＨＥ２とともに、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２が形成されていることがわかる。ここで、チップ用貫通電極ＣＴＨＥ２と、チップ用幅広貫通電極ＣＷＴＨＥ１やチップ用幅広貫通電極ＣＷＴＨＥ２との相違点は、形状が異なる点である。具体的に、図１７から明らかなように、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２のサイズは、チップ用貫通電極ＣＴＨＥ２のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極ＣＴＨＥ２の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極ＣＷＴＨＥ１およびチップ用幅広貫通電極ＣＷＴＨＥ２の断面形状は、円形形状よりも大きなカプセル形状となっている。ここで、図１７に示すチップ用貫通電極ＣＴＨＥ２は、図１６に示すバンプ電極ＢＭＰと接続され、図１７に示すチップ用幅広貫通電極ＣＷＴＨＥ２は、図１６に示す幅広バンプ電極ＷＢＭＰと接続されている。一方、図１７に示すチップ用幅広貫通電極ＣＷＴＨＥ１は、図１６に示すバンプ電極ＢＭＰや幅広バンプ電極ＷＢＭＰとは接続されていない。
【０１２９】
上述したように、本実施の形態２の特徴は、ＬＤＭＯＳＦＥＴのソース領域と出力整合回路１２ａも、チップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して電気的に接続されているとともに、ソース端子ＳＴが幅広バンプ電極ＷＢＭＰを介して配線基板ＷＢ１の端子（図示せず）と電気的に接続されている点にある。
【０１３０】
これにより、本実施の形態２によれば、前記実施の形態１と同様の効果の他に、以下に示すような効果が得られる。すなわち、本実施の形態２によれば、例えば、図１４に示すように、配線基板ＷＢ１の端子（図示せず）が幅広バンプ電極ＷＢＭＰ→ソース端子→ソース配線ＳＬを介して、ＬＤＭＯＳＦＥＴのソース領域と電気的に接続されている。したがって、配線基板ＷＢ１の端子からＬＤＭＯＳＦＥＴのソース領域にグランド電位（基準電位）を供給する際、幅の大きな幅広バンプ電極ＷＢＭＰを介して供給されるので、グランド供給線を強化することができる。つまり、ノイズ耐性に優れたグランド供給線を構築することができるので、本実施の形態２によれば、ＬＤＭＯＳＦＥＴの動作安定性を向上させることができる。同様に、このグランド供給線は、幅広バンプ電極ＷＢＭＰとチップ用幅広貫通電極ＣＷＴＨＥ２と基板用幅広貫通電極ＷＴＨＥ２とを介して出力整合回路１２ａにも供給される。この場合も、幅の大きな幅広バンプ電極ＷＢＭＰ、チップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して供給されるので、グランド供給線を強化することができる。したがって、ノイズ耐性に優れたグランド供給線を構築することができるため、本実施の形態２によれば、出力整合回路１２ａに安定したグランド電位を供給することができる。
【０１３１】
さらに、本実施の形態２によれば、ＬＤＭＯＳＦＥＴのソース領域は、サイズの大きなチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２と接続されている。このことから、ＬＤＭＯＳＦＥＴで発生した熱は、断面積の大きなチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２を介して効率良く放散される。すなわち、本実施の形態２によれば、ＬＤＭＯＳＦＥＴで発生した熱を、断面積も大きく、かつ、例えば、銅などの熱伝導率の高い材料よりなるチップ用幅広貫通電極ＣＷＴＨＥ２および基板用幅広貫通電極ＷＴＨＥ２から効率良く放散させることができるので、ＬＤＭＯＳＦＥＴからの放熱効率を向上させることができる。
【０１３２】
（実施の形態３）
本実施の形態３では、電力増幅器６を構成する半導体素子（増幅トランジスタ）として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）を使用する例について説明する。
【０１３３】
例えば、ガリウム砒素（ＧａＡｓ）などのＩＩＩ−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
【０１３４】
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴ（Heterojunction Bipolar Transistor）という）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
【０１３５】
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。ＨＢＴは、上述したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される電力増幅器６に使用されている。以下に、このＨＢＴのデバイス構造について説明する。
【０１３６】
＜ＨＢＴのデバイス構造＞
図１８は、ＨＢＴのデバイス構造を示す断面図である。図１８に示すように、半絶縁性のＧａＡｓ基板（半絶縁性基板）１ＧＳの裏面には、金膜などよりなる裏面電極ＢＥが形成されており、ＧａＡｓ基板１ＧＳの表面（主面）にＨＢＴが形成されている。ＧａＡｓ基板１ＧＳの表面には、サブコレクタ層ＳＣが形成されており、このサブコレクタ層ＳＣ上にコレクタ電極ＣＥおよびコレクタメサＣＭが形成されている。コレクタメサＣＭ上には、ベースメサＢＭが形成されており、ベースメサＢＭの周辺部にベース電極ＢＡＥが形成されている。また、ベースメサＢＭの中央部には、エミッタ層ＥＬ１が形成され、このエミッタ層ＥＬ１上にエミッタ電極ＥＥが形成されている。このように構成されたＨＢＴ上には、例えば、酸化シリコン膜よりなる層間絶縁膜ＩＬ１が形成されている。そして、この層間絶縁膜ＩＬ１を貫通してエミッタ電極ＥＥに達する接続孔ＣＮＴ３が形成されている。接続孔ＣＮＴ３内を含む層間絶縁膜ＩＬ１上にはエミッタ配線を構成する金配線Ｌ１ａおよび金配線Ｌ１ｂからなる第１層配線Ｌ１が形成されている。そして、第１層配線Ｌ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【０１３７】
このように構成されたＨＢＴによれば、ヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。このため、電力増幅器６にＨＢＴを使用することもできる。なお、図１８に示すＨＢＴが複数個並列に接続されて、例えば、図２に示す増幅回路ＬＢが形成される。
【０１３８】
＜電力増幅モジュールの実装構成＞
図１９は、本実施の形態３における電力増幅モジュールの断面構造を示す断面図である。図１９に示すように、配線基板ＷＢ１上に半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰには並列接続された複数のＨＢＴが形成されている。図１９では、具体的なＨＢＴのデバイス構造については省略するが、このＨＢＴのデバイス構造は、例えば、図１８に示すような構造をしている。
【０１３９】
図１９において、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域は、コレクタ配線ＣＬと電気的に接続されており、このコレクタ配線ＣＬは、半導体チップＣＨＰの裏面に形成されているコレクタ端子ＣＴと接続されている。そして、コレクタ端子ＣＴは、半導体チップＣＨＰを貫通するチップ用幅広貫通電極ＣＷＴＨＥ１と接続されている。
【０１４０】
半導体チップＣＨＰ上には、異方性導電樹脂ＡＣＦが形成されており、この異方性導電樹脂ＡＣＦ上に配線基板ＷＢ２が配置されている。この配線基板ＷＢ２には、基板用幅広貫通電極ＷＴＨＥ１が形成されている。そして、配線基板ＷＢ２に形成された基板用幅広貫通電極ＷＴＨＥ１は、平面視において、半導体チップＣＨＰに形成されたチップ用幅広貫通電極ＣＷＴＨＥ１と重なる領域を有し、かつ、基板用幅広貫通電極ＷＴＨＥ１とチップ用幅広貫通電極ＣＷＴＨＥ１とは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１４１】
以上のようにして、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域は、コレクタ配線ＣＬ→コレクタ端子ＣＴ→チップ用幅広貫通電極ＣＷＴＨＥ１→異方性導電樹脂ＡＣＦ→基板用幅広貫通電極ＷＴＨＥ１を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１４２】
次に、図１９において、半導体チップＣＨＰに形成されているＨＢＴのエミッタ領域は、エミッタ配線ＥＬと電気的に接続されており、このエミッタ配線ＥＬは、半導体チップＣＨＰの裏面に形成されているエミッタ端子ＥＴと接続されている。そして、エミッタ端子ＥＴは、配線基板ＷＢ１と、例えば、半田からなるバンプ電極ＢＭＰによって接続されている。したがって、半導体チップＣＨＰに形成されているＨＢＴのエミッタ領域は、エミッタ配線ＥＬ→エミッタ端子ＥＴ→バンプ電極ＢＭＰを介して、配線基板ＷＢ１に形成されている端子（図示せず）と電気的に接続されている。
【０１４３】
＜本実施の形態３における効果＞
本実施の形態３における半導体装置は、上記のように構成されており、この構成によって前記実施の形態１と同様の効果を得ることができる。具体的には、本実施の形態３では、以下に示すような効果を得ることができる。
【０１４４】
（１）本実施の形態３によれば、半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１４５】
（２）本実施の形態３によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の断面積を大きくするという構成をとっている。これにより、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１４６】
（３）本実施の形態３によれば、チップ用幅広貫通電極ＣＷＴＨＥ１や基板用幅広貫通電極ＷＴＨＥ１の材料が銅を主成分とする材料となっている。これにより、半導体チップＣＨＰに形成されているＨＢＴのコレクタ領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。
【０１４７】
（実施の形態４）
前記実施の形態１では、幅の広い（サイズの大きな）チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１を使用して半導体チップＣＨＰと出力整合回路１２ａとを効率良く最短距離で接続する例について説明した。本実施の形態４では、通常のサイズのチップ用貫通電極と基板用貫通電極を使用して半導体チップと出力整合回路とを効率良く最短距離で接続する例について説明する。
【０１４８】
図２０は、本実施の形態４における配線基板ＷＢ２に形成されている構成要素について説明する図である。本実施の形態４における図２０と、前記実施の形態１における図６とはほぼ同様の構成をしているため、相違点を中心に説明する。
【０１４９】
図２０に示すように、配線基板ＷＢ２上には、出力整合回路１２ａおよび出力整合回路１２ｂが形成されている。ここで、図６と図２０との相違点は、図６に示す前記実施の形態１では、サイズの大きな（幅の広い）基板用幅広貫通電極ＷＴＨＥ１を使用しているのに対し、図２０に示す本実施の形態４では、通常サイズの基板用貫通電極ＴＨＥ３を使用している点である。このように構成する場合であっても、半導体チップと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路１２ａを形成する構成と、チップ用貫通電極と基板用貫通電極ＴＨＥ３で半導体チップと出力整合回路１２ａとを効率良く最短距離で接続するという構成とを取ることができる。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。
【０１５０】
つまり、前記実施の形態１では、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続距離を短くするという観点からなされた第１特徴点と、チップ用幅広貫通電極や基板用幅広貫通電極の断面積を大きくする観点からなされた第２特徴点とを組み合わせた実施の形態となっているが、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくするという本願発明の目的は、第１特徴点だけから構成する場合であっても実現できる。この観点からの実施の形態が本実施の形態４である。すなわち、本実施の形態４では、通常サイズのチップ用貫通電極や基板用貫通電極を使用しているが、チップ用貫通電極と基板用貫通電極ＴＨＥ３で半導体チップと出力整合回路１２ａとを効率良く最短距離で接続するという第１特徴点を備えている。これによって、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態４によっても、送信信号の電力増幅効率を向上させることができる。
【０１５１】
さらに、通常サイズの基板用貫通電極ＴＨＥ３を使用する本実施の形態４でも、複数の基板用貫通電極ＴＨＥ３で、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとを接続することにより、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。
【０１５２】
具体的に、図２１は、複数の基板用貫通電極ＴＨＥ３を出力整合回路１２ａと接続する構成を示す平面図である。図２１に示すように、出力整合回路１２ａは、例えば、３つの基板用貫通電極ＴＨＥ３と電気的に接続されていることがわかる。ここで、図２２は、図２１のＡ−Ａ線で切断した断面図である。図２２に示すように、半導体チップＣＨＰには、半導体チップＣＨＰを貫通する３つのチップ用貫通スルーホールＣＴＨ３が設けられており、それぞれのチップ用貫通スルーホールＣＴＨ３に導電材料が埋め込まれている。これにより、半導体チップＣＨＰには、３つのチップ用貫通電極ＣＴＨＥ３が形成されていることになり、これらのチップ用貫通電極ＣＴＨＥ３がドレイン端子ＤＴと接続されている。そして、半導体チップＣＨＰ上に異方性導電樹脂ＡＣＦを介して配置されている配線基板ＷＢ２には、配線基板ＷＢ２を貫通する３つの基板用貫通スルーホールＴＨ３が形成されており、これらの基板用貫通スルーホールＴＨ３のそれぞれに導電性材料が埋め込まれている。これにより、配線基板ＷＢ２には、配線基板ＷＢ２を貫通する３つの基板用貫通電極ＴＨＥ３が形成されていることになる。
【０１５３】
配線基板ＷＢ２に形成された３つの基板用貫通電極ＴＨＥ３のそれぞれは、平面視において、半導体チップＣＨＰに形成された３つのチップ用貫通電極ＣＴＨＥ３のそれぞれと重なる領域を有し、かつ、３つの基板用貫通電極ＴＨＥ３のそれぞれと、３つのチップ用貫通電極ＣＴＨＥ３のそれぞれとは、異方性導電樹脂ＡＣＦを介して電気的に接続されている。
【０１５４】
以上のようにして、半導体チップＣＨＰに形成されているＬＤＭＯＳＦＥＴのドレイン領域は、ドレイン配線→ドレイン端子ＤＴ→３つのチップ用貫通電極ＣＴＨＥ３→異方性導電樹脂ＡＣＦ→３つの基板用貫通電極ＴＨＥ３を介して、配線基板ＷＢ２上に形成されている出力整合回路１２ａ（図６参照）と電気的に接続されることになる。
【０１５５】
この場合、複数の基板用貫通電極ＴＨＥ３および複数のチップ用貫通電極ＣＴＨＥ３で、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとが接続されることになるので、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの接続抵抗を小さくすることができる。したがって、ＬＤＭＯＳＦＥＴのドレイン領域と出力整合回路１２ａとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態４によっても、送信信号の電力増幅効率を向上させることができる。
【０１５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５８】
１ 携帯電話機
１ＧＳ ＧａＡｓ基板
１Ｓ 半導体基板
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ａ 整合回路
１０ｂ 整合回路
１１ 制御回路
１２ａ 出力整合回路
１２ｂ 出力整合回路
１３ａ 検波回路
１３ｂ 検波回路
１４ デコーダ
１５ａ 段間整合回路
１５ｂ 段間整合回路
ＡＣＦ 異方性導電樹脂
ＡＮＴ アンテナ
ＢＡＥ ベース電極
ＢＥ 裏面電極
ＢＭ ベースメサ
ＢＭＰ バンプ電極
ＣＡＰ キャップ絶縁膜
ＣＥ コレクタ電極
ＣＦ 導体膜
ＣＨＰ 半導体チップ
ＣＬ コレクタ配線
ＣＭ コレクタメサ
ＣＮＴ１ コンタクトホール
ＣＮＴ２ 接続孔
ＣＮＴ３ 接続孔
ＣＴ コレクタ端子
ＣＴＨ１ チップ用貫通スルーホール
ＣＴＨ２ チップ用貫通スルーホール
ＣＴＨ３ チップ用貫通スルーホール
ＣＴＨＥ１ チップ用貫通電極
ＣＴＨＥ２ チップ用貫通電極
ＣＴＨＥ３ チップ用貫通電極
ＣＷＴＨ１ チップ用幅広貫通スルーホール
ＣＷＴＨ２ チップ用幅広貫通スルーホール
ＣＷＴＨＥ１ チップ用幅広貫通電極
ＣＷＴＨＥ２ チップ用幅広貫通電極
Ｄｉ ダイプレクサ
ＤＬ ドレイン配線
ＤＴ ドレイン端子
ＤＲ ドレイン領域
ＤＲ１ ｎ＋型ドレイン領域
ＥＥ エミッタ電極
ＥＬ エミッタ配線
ＥＬ１ エミッタ層
ＥＰＩ エピタキシャル層
ＥＴ エミッタ端子
Ｇ ゲート電極
ＧＮＤ１ グランド電位
ＧＮＤ２ グランド電位
ＧＮＤ３ グランド電位
ＧＯＸ ゲート絶縁膜
ＨＡＬＯ ｐ型ハロー領域
ＨＢ 増幅回路
ＩＬ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＬＢ 増幅回路
ＬＰＦ１ ローパスフィルタ
ＬＰＦ２ ローパスフィルタ
Ｌ１ 第１層配線
Ｌ１ａ 金配線
Ｌ１ｂ 金配線
Ｌ２ 第２層配線
ＭＲ 樹脂
ＯＤＲ１ ｎ−型オフセットドレイン領域
ＯＤＲ２ ｎ型オフセットドレイン領域
ＰＡ 電力増幅モジュール
ＰＤ パッド
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲ１ ｐ＋型半導体領域
ＰＳＴ 銀ペースト
ＰＷＬ ｐ型ウェル
Ｑ１ 増幅段
Ｑ２ 増幅段
Ｑ３ 増幅段
ＲＸ１ 受信端子
ＲＸ２ 受信端子
ＲＸ３ 受信端子
ＲＸ４ 受信端子
ＳＣ サブコレクタ層
ＳＬ ソース配線
ＳＭＤ 受動部品
ＳＭＤ１ 受動部品
ＳＭＤ２ 受動部品
ＳＮ 窒化シリコン膜
ＳＲ ソース領域
ＳＲ１ ｎ−型ソース領域
ＳＲ２ ｎ＋型ソース領域
ＳＴ ソース端子
ＳＷ サイドウォール
ＴＥ 端子
ＴＨ１ 基板用貫通スルーホール
ＴＨ２ 基板用貫通スルーホール
ＴＨ３ 基板用貫通スルーホール
ＴＨＥ１ 基板用貫通電極
ＴＨＥ２ 基板用貫通電極
ＴＨＥ３ 基板用貫通電極
ＴＸ（ＨＢ）ｉｎ 入力端子
ＴＸ（ＬＢ）ｉｎ 入力端子
Ｖｄｄ１ 電源電位
Ｖｄｄ２ 電源電位
Ｗ 金ワイヤ
ＷＢ 配線基板
ＷＢＭＰ 幅広バンプ電極
ＷＢ１ 配線基板
ＷＢ２ 配線基板
ＷＴＨ１ 基板用幅広貫通スルーホール
ＷＴＨ２ 基板用幅広貫通スルーホール
ＷＴＨＥ１ 基板用幅広貫通電極
ＷＴＨＥ２ 基板用幅広貫通電極
【特許請求の範囲】
【請求項１】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有し、
平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２配線基板の上面には、前記第１基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１チップ用幅広貫通電極は、
前記半導体チップを貫通する第１チップ用幅広貫通スルーホールの内壁に形成された絶縁膜と、
前記絶縁膜を介して、前記第１チップ用幅広貫通スルーホールの内部に埋め込まれた導電材料とを有し、
前記第１基板用幅広貫通電極は、
前記第２配線基板を貫通する第１基板用幅広貫通スルーホールの内部に埋め込まれた導電材料を有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極との間に異方性導電樹脂が介在していることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記絶縁膜は、酸化シリコン膜であり、
前記導電性材料は、銅であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記ドレイン端子は、前記半導体チップのチップ裏面側に形成されており、
前記ドレイン端子と前記第１チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のソース領域と電気的に接続され、かつ、前記半導体チップのチップ裏面側に形成されたソース端子と、を有し、
前記ソース端子は、前記第１配線基板とバンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、前記半導体チップを貫通し、かつ、前記第１チップ用幅広貫通電極よりも断面積の小さな第１チップ用貫通電極と、を有し、
前記第２配線基板は、さらに、前記第２配線基板を貫通し、かつ、前記第１基板用幅広貫通電極よりも断面積の小さな第１基板用貫通電極と、を有し、
平面視において、前記第１チップ用貫通電極と前記第１基板用貫通電極とは重なる領域を有し、かつ、前記第１チップ用貫通電極と前記第１基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記チップ裏面側において、さらに、前記第１チップ用貫通電極と前記第１配線基板とがバンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第１チップ用貫通電極と前記第１基板用貫通電極には、基準電位が供給されることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、
前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のソース領域と接続するソース端子と、
前記ソース端子と電気的に接続され、かつ、前記半導体チップを貫通する第２チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
前記第２配線基板を貫通する第２基板用幅広貫通電極と、を有し、
平面視において、前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極とは重なる領域を有し、かつ、前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記ソース端子は、前記半導体チップのチップ裏面側に形成されており、
前記ソース端子と前記第２チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記チップ裏面側において、前記第２チップ用幅広貫通電極は、さらに、前記第１配線基板と幅広バンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極には、基準電位が供給されることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記第２配線基板の上面には、前記第２基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１に記載の半導体装置であって、
平面視において、前記第２配線基板は、前記第１配線基板に内包されることを特徴とする半導体装置。
【請求項１９】
（ａ）ベースバンド信号を処理するベースバンド部と、
（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
前記電力増幅器を含む電力増幅モジュールは、
（ｈ１）第１配線基板と、
（ｈ２）前記第１配線基板上に搭載された半導体チップと、
（ｈ３）前記半導体チップ上に搭載された第２配線基板から構成され、
前記半導体チップは、
（ｈ２１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｈ２２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｈ２３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
（ｈ３１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有し、
平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とする携帯電話機。
【請求項２０】
請求項１９に記載の携帯電話機であって、
前記第２配線基板の上面には、前記第１基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする携帯電話機。
【請求項２１】
請求項２０に記載の携帯電話機であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に、前記電力増幅器の出力と電気的に接続される出力整合回路が形成されていることを特徴とする携帯電話機。
【請求項２２】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有し、
平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項２３】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＨＢＴと、
（ｂ２）前記複数のＨＢＴの構成要素である複数のコレクタ領域と接続するコレクタ端子と、
（ｂ３）前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有し、
平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有し、
平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２配線基板の上面には、前記第１基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１チップ用幅広貫通電極は、
前記半導体チップを貫通する第１チップ用幅広貫通スルーホールの内壁に形成された絶縁膜と、
前記絶縁膜を介して、前記第１チップ用幅広貫通スルーホールの内部に埋め込まれた導電材料とを有し、
前記第１基板用幅広貫通電極は、
前記第２配線基板を貫通する第１基板用幅広貫通スルーホールの内部に埋め込まれた導電材料を有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極との間に異方性導電樹脂が介在していることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記絶縁膜は、酸化シリコン膜であり、
前記導電性材料は、銅であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記ドレイン端子は、前記半導体チップのチップ裏面側に形成されており、
前記ドレイン端子と前記第１チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のソース領域と電気的に接続され、かつ、前記半導体チップのチップ裏面側に形成されたソース端子と、を有し、
前記ソース端子は、前記第１配線基板とバンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、前記半導体チップを貫通し、かつ、前記第１チップ用幅広貫通電極よりも断面積の小さな第１チップ用貫通電極と、を有し、
前記第２配線基板は、さらに、前記第２配線基板を貫通し、かつ、前記第１基板用幅広貫通電極よりも断面積の小さな第１基板用貫通電極と、を有し、
平面視において、前記第１チップ用貫通電極と前記第１基板用貫通電極とは重なる領域を有し、かつ、前記第１チップ用貫通電極と前記第１基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記チップ裏面側において、さらに、前記第１チップ用貫通電極と前記第１配線基板とがバンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第１チップ用貫通電極と前記第１基板用貫通電極には、基準電位が供給されることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
前記半導体チップは、さらに、
前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のソース領域と接続するソース端子と、
前記ソース端子と電気的に接続され、かつ、前記半導体チップを貫通する第２チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
前記第２配線基板を貫通する第２基板用幅広貫通電極と、を有し、
平面視において、前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極とは重なる領域を有し、かつ、前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記ソース端子は、前記半導体チップのチップ裏面側に形成されており、
前記ソース端子と前記第２チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記チップ裏面側において、前記第２チップ用幅広貫通電極は、さらに、前記第１配線基板と幅広バンプ電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記第２チップ用幅広貫通電極と前記第２基板用幅広貫通電極には、基準電位が供給されることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記第２配線基板の上面には、前記第２基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１に記載の半導体装置であって、
平面視において、前記第２配線基板は、前記第１配線基板に内包されることを特徴とする半導体装置。
【請求項１９】
（ａ）ベースバンド信号を処理するベースバンド部と、
（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
前記電力増幅器を含む電力増幅モジュールは、
（ｈ１）第１配線基板と、
（ｈ２）前記第１配線基板上に搭載された半導体チップと、
（ｈ３）前記半導体チップ上に搭載された第２配線基板から構成され、
前記半導体チップは、
（ｈ２１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｈ２２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｈ２３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第１チップ用幅広貫通電極と、を有し、
前記第２配線基板は、
（ｈ３１）前記第２配線基板を貫通する第１基板用幅広貫通電極と、を有し、
平面視において、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは重なる領域を有し、かつ、前記第１チップ用幅広貫通電極と前記第１基板用幅広貫通電極とは電気的に接続されていることを特徴とする携帯電話機。
【請求項２０】
請求項１９に記載の携帯電話機であって、
前記第２配線基板の上面には、前記第１基板用幅広貫通電極と、前記第２配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする携帯電話機。
【請求項２１】
請求項２０に記載の携帯電話機であって、
前記配線と前記複数の受動部品によって、前記第２配線基板の前記上面上に、前記電力増幅器の出力と電気的に接続される出力整合回路が形成されていることを特徴とする携帯電話機。
【請求項２２】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＬＤＭＯＳＦＥＴと、
（ｂ２）前記複数のＬＤＭＯＳＦＥＴの構成要素である複数のドレイン領域と接続するドレイン端子と、
（ｂ３）前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有し、
平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項２３】
（ａ）第１配線基板と、
（ｂ）前記第１配線基板上に搭載された半導体チップと、
（ｃ）前記半導体チップ上に搭載された第２配線基板と、を備え、
前記半導体チップは、
（ｂ１）並列に接続された複数のＨＢＴと、
（ｂ２）前記複数のＨＢＴの構成要素である複数のコレクタ領域と接続するコレクタ端子と、
（ｂ３）前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、
前記第２配線基板は、
（ｃ１）前記第２配線基板を貫通する基板用貫通電極と、を有し、
平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−２１６７１６（Ｐ２０１２−２１６７１６Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−８１９０３（Ｐ２０１１−８１９０３）
【出願日】平成２３年４月１日（２０１１．４．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年４月１日（２０１１．４．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
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