半導体装置
【課題】実装基板に半導体集積回路（ＩＣ）チップ及び半導体チップ部品が実装された半導体装置において、半導体ＩＣチップの小面積化を可能とし、半導体装置全体を小型化することを可能とする。
【解決手段】半導体装置１は、実装基板１０に半導体ＩＣチップ２０と半導体ＩＣチップ２０に電気的に接続される半導体チップ部品３０とが実装されたものであり、半導体ＩＣチップ２０は、実装基板１０に形成され、実装基板１０の第１の基板面１１において開口した凹部１３内に実装されており、半導体チップ部品３０は、半導体ＩＣチップ２０の第１の基板面側の面２２と実装基板１０の第１の基板面１１とに跨って実装されたものである。
【解決手段】半導体装置１は、実装基板１０に半導体ＩＣチップ２０と半導体ＩＣチップ２０に電気的に接続される半導体チップ部品３０とが実装されたものであり、半導体ＩＣチップ２０は、実装基板１０に形成され、実装基板１０の第１の基板面１１において開口した凹部１３内に実装されており、半導体チップ部品３０は、半導体ＩＣチップ２０の第１の基板面側の面２２と実装基板１０の第１の基板面１１とに跨って実装されたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板にＩＣチップ及びチップ部品が実装された半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置として、実装基板（モジュール基板）に半導体集積回路チップ（ＩＣチップ）とチップコンデンサ等の半導体チップ部品とが実装されたＭＣＭ(Multi Chip Module)が知られ、マイクロ波を用いた通信用途などに利用されている。ＭＣＭが搭載される各種電子機器の小型化・高機能化に伴って、ＭＣＭ自体についてもより一層の小型化及び高集積化が求められている。例えば、今後は、多機能の回路構成を１つのＭＣＭに盛り込んで高集積化したＦＥＭ(Front End Module)が主流になってくると考えられる。
【０００３】
ＭＣＭとしては、特許文献１に、実装基板（２）にフリップチップ実装されたＩＣチップ（４）の裏面にチップコンデンサ（６）を搭載した半導体装置が記載されている（図３及び図４を参照）。この半導体装置では、チップコンデンサ（６）は、ＩＣチップ（４）内に開孔された複数のビアホール（１０）を介してＩＣチップ（４）の表面に設けられた導電パッド（１２）と接続されている。
本発明の関連技術として特許文献２〜４が挙げられるが、詳細については後述する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2002-184933号公報
【特許文献２】特開2009-094319号公報
【特許文献３】特開平08-148800号公報
【特許文献４】特開2001-007352号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の上記半導体装置において、例えば図４に示すような回路を実現しようとすると、図３のような回路構造になる。図中、ＦＥＴは電界効果トランジスタ、Ｃはチップコンデンサ、ＧＮＤはグランド、ＨＸは実装基板内のビアホール、ＨＹはＩＣチップ内のビアホールを各々示す。
特許文献１に記載の半導体装置では、チップコンデンサを実装基板に電気的に接続するために、ＩＣチップ内に複数のビアホールＨＹが必要であり、ＩＣチップの小面積化が難しく、半導体装置全体を小型化することが難しい。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
実装基板に半導体集積回路チップ（半導体ＩＣチップ）と当該半導体集積回路チップに電気的に接続される半導体チップ部品とが実装されたものであり、
前記半導体集積回路チップは、前記実装基板に形成され、当該実装基板の第１の基板面において開口した凹部内に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とに跨って実装されたものである。
【０００７】
本発明の半導体装置においては、半導体ＩＣチップが実装基板に形成された凹部内に実装され、半導体チップ部品が半導体集積回路チップと実装基板とに跨って実装されているので、半導体チップ部品を実装基板に電気的に接続するために、半導体ＩＣチップ内に１つのビアホール等の開孔導電部を設ければよく、半導体ＩＣチップの小面積化が可能であり、半導体装置全体を小型化することができる（図１及び図２を参照）。
【発明の効果】
【０００８】
本発明によれば、実装基板に半導体集積回路チップ（半導体ＩＣチップ）及び半導体チップ部品が実装された半導体装置において、半導体ＩＣチップの小面積化が可能であり、半導体装置全体を小型化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る一実施形態の半導体装置の断面図である。
【図２】図１の半導体装置の等価回路図の例である。
【図３】特許文献１に記載の半導体装置の等価回路図の例である。
【図４】等価回路図の例である。
【発明を実施するための形態】
【００１０】
図面を参照して、本発明に係る一実施形態の半導体装置の構成について説明する。図１は本実施形態の半導体装置の概略断面図、図２は等価回路図の例である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせてある。
【００１１】
本実施形態の半導体装置１は、実装基板（モジュール基板）１０に半導体集積回路チップ（半導体ＩＣチップ）２０と半導体チップ部品３０とが実装されたＭＣＭ(Multi Chip Module)である。半導体チップ部品３０としては、チップコンデンサ等が挙げられる。
本実施形態において、実装基板１０は、第１の基板面（図示上面）１１において開口し、内部にＩＣチップ２０が実装される凹部（キャビティ）１３が形成されたＣＩＢ（Chip In Board）構造の基板である。
【００１２】
ＩＣチップ２０は、実装基板１０の凹部１３内に、フリップチップ実装されている。ＩＣチップ２０において、凹部１３の底面１３Ｂ側の面（図示下面）を「ＩＣチップ２０の表面２１」、実装基板１０の第１の基板面１１側の面（図示上面）を「ＩＣチップ２０の裏面２２」と定義する。
実装基板１０において、凹部１３は、凹部１３内に実装されたＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とが略面一となる深さで形成されている。
本実施形態において、チップ部品３０は、ＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とに跨って実装されている。
【００１３】
実装基板１０において、第２の基板面（図示下面）１２には金メッキ等によりグランド電極パターン（ＧＮＤパターン、導電部）１４が形成され、第１の基板面１１の凹部１３に隣接する領域にはチップ部品３０を実装基板１０に実装するための導電パッド１５が形成されている。
【００１４】
実装基板１０内には、凹部１３の底面１３Ｂから実装基板１０の第２の基板面１２との間に開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）１６が形成されている。実装基板１０内にはまた、第１の基板面１１に形成された導電パッド１５と第２の基板面１２に形成されたＧＮＤパターン１４との間に開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）１７が形成されている。
【００１５】
ＩＣチップ２０において、その表面２１にはＩＣチップ２０を実装基板１０に実装するための導電パッド２３、２４が形成され、裏面２２にはチップ部品３０をＩＣチップ２０に実装するための導電パッド２５が形成されている。
ＩＣチップ２０内には、一端が導電パッド２５に接続され、ＩＣチップ２０を貫通して開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）２６が形成されている。
ＩＣチップ２０の表面２１に設けられた導電パッド２３、２４が、実装基板１０の凹部１３の底面１３Ｂに対して半田等の導電材４１を介して接続されている。ＩＣチップ２０の表面２１に形成された導電パッド２３、２４のうち一方の導電パッド２４は、導電材４１を介して実装基板１０に形成されたビアホール１６に接続されている。
【００１６】
チップ部品３０は、ＩＣチップ２０の裏面２２に形成された導電パッド２５と、実装基板１０の第１の基板面１１に形成された導電パッド１５に対して半田等の導電材４２を介して接続されている。
導電パッド１５、２３〜２５、及びビアホール１６、１７、２６の位置は、上記電気的接続が実現される位置にそれぞれ設計されている。
【００１７】
チップ部品３０は、半田等の導電材４２を介してＩＣチップ２０と実装基板１０に実装されるので、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さとが多少ずれていても、チップ部品３０の実装は可能である。
換言すれば、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さは、チップ部品３０をＩＣチップ２０と実装基板１０とに跨って実装することができる範囲内であればよい。
本明細書において、「凹部１３内に実装されたＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とが略面一」とは、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さとのずれが１００μｍ以内を目安としている。
【００１８】
本実施形態では、以上の構成により、実装基板１０の第２の基板面１２に形成されたＧＮＤパターン１４とチップ部品３０とが、実装基板１０の凹部１３の底面１３Ｂから実装基板１０の第２の基板面１２との間に形成された１つのビアホール１６と、ＩＣチップ２０内に形成された１つのビアホール２６とを介して互いに導通されている。
【００１９】
本実施形態の半導体装置において、図４に示すような回路を実現しようとすると、図２のような回路構造になる。図中、ＦＥＴは電界効果トランジスタ、Ｃはチップコンデンサ、ＧＮＤはグランド、ＨＸは実装基板内のビアホール、ＨＹはＩＣチップ内のビアホールを各々示す。
【００２０】
「発明が解決しようとする課題」の項において、特許文献１に記載の半導体装置において、図４に示すような回路を実現しようとすると、図３のような回路構造になることを説明した。特許文献１に記載の半導体装置では、チップコンデンサ等のチップ部品を実装基板に電気的に接続するために、ＩＣチップ内に複数のビアホールが必要であり、ＩＣチップの小面積化が難しく、半導体装置全体を小型化することが難しいことを述べた。
【００２１】
本実施形態の半導体装置１では、チップコンデンサ等のチップ部品３０を実装基板１０に接続するために、ＩＣチップ２０内に１つのビアホール２６を設ければよく、ＩＣチップ２０の小面積化が可能であり、半導体装置１全体を小型化することができる。
【００２２】
基板に凹部を設けて、ＩＣチップ等の電子部品を搭載することに関しては、「背景技術」の項で挙げた特許文献２〜４に記載がある。
特許文献２の図２には、実装基板（１２１）の凹部に回路基板（１２２）が実装され、この回路基板（１２２）と実装基板（１２１）の凸部に設けられたＬＥＤチップ（３０）とがボンディングワイヤ（４０）を介して接続された発光装置が記載されている。この発明は発光装置に関するものであり、実装基板にＩＣチップとチップ部品とが搭載されたものではない。また、この装置では、ＬＥＤチップ（３０）は回路基板（１２２）と実装基板（１２１）に跨って形成されておらず、ＬＥＤチップ（３０）と回路基板（１２２）とはボンディングワイヤ（４０）を用いた電気的接続であるので、本発明のように装置の小型化を図ることは難しい。
【００２３】
特許文献３の図３には、実装基板（１）に設けられた凹部（１６）内に回路部品（１５）が搭載され、凹部（１６）を多層基板（２）により封止し、この上にＳＭＤ部品（３）が実装された半導体装置が記載されている。この装置は構成が複雑であり、ＳＭＤ部品（３）は回路部品（１５）と実装基板（１）とに跨って形成されておらず、実装基板（１）及び多層基板（２）内に多数のビアホール（１８、１９）が必要である。
【００２４】
特許文献４の図１には、実装基板（１）に設けられた凹部内に電気素子（２）を搭載し、実装基板（１）と電気素子（２）とに跨るように光素子（３）を搭載した光・電気モジュールが記載されている。この発明は光・電気モジュールに関するものであり、実装基板にＩＣチップとチップ部品とが搭載されたものではない。
【００２５】
以上説明したように、本実施形態によれば、実装基板１０にＩＣチップ２０及びチップ部品３０が実装された半導体装置において、ＩＣチップ２０の小面積化が可能であり、半導体装置１全体を小型化することが可能となる。
【符号の説明】
【００２６】
１ 半導体装置
１０ 実装基板
１１ 第１の基板面
１２ 第２の基板面
１３ 凹部
１３Ｂ 凹部の底面
１４ ＧＮＤパターン（導電部）
１５ 導電パッド
１６、１７ ビアホール（開孔導電部）
２０ 半導体集積回路チップ（半導体ＩＣチップ）
２１ 表面
２２ 裏面
２３〜２５ 導電パッド
２６ ビアホール（開孔導電部）
３０ 半導体チップ部品
【技術分野】
【０００１】
本発明は、実装基板にＩＣチップ及びチップ部品が実装された半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置として、実装基板（モジュール基板）に半導体集積回路チップ（ＩＣチップ）とチップコンデンサ等の半導体チップ部品とが実装されたＭＣＭ(Multi Chip Module)が知られ、マイクロ波を用いた通信用途などに利用されている。ＭＣＭが搭載される各種電子機器の小型化・高機能化に伴って、ＭＣＭ自体についてもより一層の小型化及び高集積化が求められている。例えば、今後は、多機能の回路構成を１つのＭＣＭに盛り込んで高集積化したＦＥＭ(Front End Module)が主流になってくると考えられる。
【０００３】
ＭＣＭとしては、特許文献１に、実装基板（２）にフリップチップ実装されたＩＣチップ（４）の裏面にチップコンデンサ（６）を搭載した半導体装置が記載されている（図３及び図４を参照）。この半導体装置では、チップコンデンサ（６）は、ＩＣチップ（４）内に開孔された複数のビアホール（１０）を介してＩＣチップ（４）の表面に設けられた導電パッド（１２）と接続されている。
本発明の関連技術として特許文献２〜４が挙げられるが、詳細については後述する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2002-184933号公報
【特許文献２】特開2009-094319号公報
【特許文献３】特開平08-148800号公報
【特許文献４】特開2001-007352号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の上記半導体装置において、例えば図４に示すような回路を実現しようとすると、図３のような回路構造になる。図中、ＦＥＴは電界効果トランジスタ、Ｃはチップコンデンサ、ＧＮＤはグランド、ＨＸは実装基板内のビアホール、ＨＹはＩＣチップ内のビアホールを各々示す。
特許文献１に記載の半導体装置では、チップコンデンサを実装基板に電気的に接続するために、ＩＣチップ内に複数のビアホールＨＹが必要であり、ＩＣチップの小面積化が難しく、半導体装置全体を小型化することが難しい。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
実装基板に半導体集積回路チップ（半導体ＩＣチップ）と当該半導体集積回路チップに電気的に接続される半導体チップ部品とが実装されたものであり、
前記半導体集積回路チップは、前記実装基板に形成され、当該実装基板の第１の基板面において開口した凹部内に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とに跨って実装されたものである。
【０００７】
本発明の半導体装置においては、半導体ＩＣチップが実装基板に形成された凹部内に実装され、半導体チップ部品が半導体集積回路チップと実装基板とに跨って実装されているので、半導体チップ部品を実装基板に電気的に接続するために、半導体ＩＣチップ内に１つのビアホール等の開孔導電部を設ければよく、半導体ＩＣチップの小面積化が可能であり、半導体装置全体を小型化することができる（図１及び図２を参照）。
【発明の効果】
【０００８】
本発明によれば、実装基板に半導体集積回路チップ（半導体ＩＣチップ）及び半導体チップ部品が実装された半導体装置において、半導体ＩＣチップの小面積化が可能であり、半導体装置全体を小型化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る一実施形態の半導体装置の断面図である。
【図２】図１の半導体装置の等価回路図の例である。
【図３】特許文献１に記載の半導体装置の等価回路図の例である。
【図４】等価回路図の例である。
【発明を実施するための形態】
【００１０】
図面を参照して、本発明に係る一実施形態の半導体装置の構成について説明する。図１は本実施形態の半導体装置の概略断面図、図２は等価回路図の例である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせてある。
【００１１】
本実施形態の半導体装置１は、実装基板（モジュール基板）１０に半導体集積回路チップ（半導体ＩＣチップ）２０と半導体チップ部品３０とが実装されたＭＣＭ(Multi Chip Module)である。半導体チップ部品３０としては、チップコンデンサ等が挙げられる。
本実施形態において、実装基板１０は、第１の基板面（図示上面）１１において開口し、内部にＩＣチップ２０が実装される凹部（キャビティ）１３が形成されたＣＩＢ（Chip In Board）構造の基板である。
【００１２】
ＩＣチップ２０は、実装基板１０の凹部１３内に、フリップチップ実装されている。ＩＣチップ２０において、凹部１３の底面１３Ｂ側の面（図示下面）を「ＩＣチップ２０の表面２１」、実装基板１０の第１の基板面１１側の面（図示上面）を「ＩＣチップ２０の裏面２２」と定義する。
実装基板１０において、凹部１３は、凹部１３内に実装されたＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とが略面一となる深さで形成されている。
本実施形態において、チップ部品３０は、ＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とに跨って実装されている。
【００１３】
実装基板１０において、第２の基板面（図示下面）１２には金メッキ等によりグランド電極パターン（ＧＮＤパターン、導電部）１４が形成され、第１の基板面１１の凹部１３に隣接する領域にはチップ部品３０を実装基板１０に実装するための導電パッド１５が形成されている。
【００１４】
実装基板１０内には、凹部１３の底面１３Ｂから実装基板１０の第２の基板面１２との間に開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）１６が形成されている。実装基板１０内にはまた、第１の基板面１１に形成された導電パッド１５と第２の基板面１２に形成されたＧＮＤパターン１４との間に開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）１７が形成されている。
【００１５】
ＩＣチップ２０において、その表面２１にはＩＣチップ２０を実装基板１０に実装するための導電パッド２３、２４が形成され、裏面２２にはチップ部品３０をＩＣチップ２０に実装するための導電パッド２５が形成されている。
ＩＣチップ２０内には、一端が導電パッド２５に接続され、ＩＣチップ２０を貫通して開孔され、内部に導電材料が充填された１つのビアホール（開孔導電部）２６が形成されている。
ＩＣチップ２０の表面２１に設けられた導電パッド２３、２４が、実装基板１０の凹部１３の底面１３Ｂに対して半田等の導電材４１を介して接続されている。ＩＣチップ２０の表面２１に形成された導電パッド２３、２４のうち一方の導電パッド２４は、導電材４１を介して実装基板１０に形成されたビアホール１６に接続されている。
【００１６】
チップ部品３０は、ＩＣチップ２０の裏面２２に形成された導電パッド２５と、実装基板１０の第１の基板面１１に形成された導電パッド１５に対して半田等の導電材４２を介して接続されている。
導電パッド１５、２３〜２５、及びビアホール１６、１７、２６の位置は、上記電気的接続が実現される位置にそれぞれ設計されている。
【００１７】
チップ部品３０は、半田等の導電材４２を介してＩＣチップ２０と実装基板１０に実装されるので、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さとが多少ずれていても、チップ部品３０の実装は可能である。
換言すれば、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さは、チップ部品３０をＩＣチップ２０と実装基板１０とに跨って実装することができる範囲内であればよい。
本明細書において、「凹部１３内に実装されたＩＣチップ２０の裏面２２と実装基板１０の第１の基板面１１とが略面一」とは、凹部１３内に実装されたＩＣチップ２０の裏面２２の高さと実装基板１０の第１の基板面１１の高さとのずれが１００μｍ以内を目安としている。
【００１８】
本実施形態では、以上の構成により、実装基板１０の第２の基板面１２に形成されたＧＮＤパターン１４とチップ部品３０とが、実装基板１０の凹部１３の底面１３Ｂから実装基板１０の第２の基板面１２との間に形成された１つのビアホール１６と、ＩＣチップ２０内に形成された１つのビアホール２６とを介して互いに導通されている。
【００１９】
本実施形態の半導体装置において、図４に示すような回路を実現しようとすると、図２のような回路構造になる。図中、ＦＥＴは電界効果トランジスタ、Ｃはチップコンデンサ、ＧＮＤはグランド、ＨＸは実装基板内のビアホール、ＨＹはＩＣチップ内のビアホールを各々示す。
【００２０】
「発明が解決しようとする課題」の項において、特許文献１に記載の半導体装置において、図４に示すような回路を実現しようとすると、図３のような回路構造になることを説明した。特許文献１に記載の半導体装置では、チップコンデンサ等のチップ部品を実装基板に電気的に接続するために、ＩＣチップ内に複数のビアホールが必要であり、ＩＣチップの小面積化が難しく、半導体装置全体を小型化することが難しいことを述べた。
【００２１】
本実施形態の半導体装置１では、チップコンデンサ等のチップ部品３０を実装基板１０に接続するために、ＩＣチップ２０内に１つのビアホール２６を設ければよく、ＩＣチップ２０の小面積化が可能であり、半導体装置１全体を小型化することができる。
【００２２】
基板に凹部を設けて、ＩＣチップ等の電子部品を搭載することに関しては、「背景技術」の項で挙げた特許文献２〜４に記載がある。
特許文献２の図２には、実装基板（１２１）の凹部に回路基板（１２２）が実装され、この回路基板（１２２）と実装基板（１２１）の凸部に設けられたＬＥＤチップ（３０）とがボンディングワイヤ（４０）を介して接続された発光装置が記載されている。この発明は発光装置に関するものであり、実装基板にＩＣチップとチップ部品とが搭載されたものではない。また、この装置では、ＬＥＤチップ（３０）は回路基板（１２２）と実装基板（１２１）に跨って形成されておらず、ＬＥＤチップ（３０）と回路基板（１２２）とはボンディングワイヤ（４０）を用いた電気的接続であるので、本発明のように装置の小型化を図ることは難しい。
【００２３】
特許文献３の図３には、実装基板（１）に設けられた凹部（１６）内に回路部品（１５）が搭載され、凹部（１６）を多層基板（２）により封止し、この上にＳＭＤ部品（３）が実装された半導体装置が記載されている。この装置は構成が複雑であり、ＳＭＤ部品（３）は回路部品（１５）と実装基板（１）とに跨って形成されておらず、実装基板（１）及び多層基板（２）内に多数のビアホール（１８、１９）が必要である。
【００２４】
特許文献４の図１には、実装基板（１）に設けられた凹部内に電気素子（２）を搭載し、実装基板（１）と電気素子（２）とに跨るように光素子（３）を搭載した光・電気モジュールが記載されている。この発明は光・電気モジュールに関するものであり、実装基板にＩＣチップとチップ部品とが搭載されたものではない。
【００２５】
以上説明したように、本実施形態によれば、実装基板１０にＩＣチップ２０及びチップ部品３０が実装された半導体装置において、ＩＣチップ２０の小面積化が可能であり、半導体装置１全体を小型化することが可能となる。
【符号の説明】
【００２６】
１ 半導体装置
１０ 実装基板
１１ 第１の基板面
１２ 第２の基板面
１３ 凹部
１３Ｂ 凹部の底面
１４ ＧＮＤパターン（導電部）
１５ 導電パッド
１６、１７ ビアホール（開孔導電部）
２０ 半導体集積回路チップ（半導体ＩＣチップ）
２１ 表面
２２ 裏面
２３〜２５ 導電パッド
２６ ビアホール（開孔導電部）
３０ 半導体チップ部品
【特許請求の範囲】
【請求項１】
実装基板に半導体集積回路チップと当該半導体集積回路チップに電気的に接続される半導体チップ部品とが実装されたものであり、
前記半導体集積回路チップは、前記実装基板に形成され、当該実装基板の第１の基板面において開口した凹部内に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とに跨って実装された半導体装置。
【請求項２】
前記凹部が、当該凹部内に実装された前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とが略面一となる深さで形成された請求項１に記載の半導体装置。
【請求項３】
前記実装基板の第２の基板面に形成された導電部と前記半導体チップ部品とが、
前記実装基板の前記凹部の底面から前記実装基板の前記第２の基板面との間に開孔され、内部に導電材料が充填された１つの開孔導電部と、前記半導体集積回路チップ内に開孔され、内部に導電材料が充填された１つの開孔導電部とを介して互いに導通された請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体集積回路チップは、当該半導体集積回路チップにおいて前記実装基板の前記凹部の底面側の面に形成された導電パッドを介して、前記実装基板に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップにおいて前記実装基板の前記第１の基板面側の面に形成された導電パッドを介して、前記半導体集積回路チップに実装されると共に、前記実装基板の前記第１の基板面において前記凹部に隣接する領域に形成された導電パッドを介して、前記実装基板の前記第１の基板面に実装された請求項１〜３のいずれかに記載の半導体装置。
【請求項１】
実装基板に半導体集積回路チップと当該半導体集積回路チップに電気的に接続される半導体チップ部品とが実装されたものであり、
前記半導体集積回路チップは、前記実装基板に形成され、当該実装基板の第１の基板面において開口した凹部内に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とに跨って実装された半導体装置。
【請求項２】
前記凹部が、当該凹部内に実装された前記半導体集積回路チップの前記第１の基板面側の面と前記実装基板の前記第１の基板面とが略面一となる深さで形成された請求項１に記載の半導体装置。
【請求項３】
前記実装基板の第２の基板面に形成された導電部と前記半導体チップ部品とが、
前記実装基板の前記凹部の底面から前記実装基板の前記第２の基板面との間に開孔され、内部に導電材料が充填された１つの開孔導電部と、前記半導体集積回路チップ内に開孔され、内部に導電材料が充填された１つの開孔導電部とを介して互いに導通された請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体集積回路チップは、当該半導体集積回路チップにおいて前記実装基板の前記凹部の底面側の面に形成された導電パッドを介して、前記実装基板に実装されており、
前記半導体チップ部品は、前記半導体集積回路チップにおいて前記実装基板の前記第１の基板面側の面に形成された導電パッドを介して、前記半導体集積回路チップに実装されると共に、前記実装基板の前記第１の基板面において前記凹部に隣接する領域に形成された導電パッドを介して、前記実装基板の前記第１の基板面に実装された請求項１〜３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１７１４８８（Ｐ２０１１−１７１４８８Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３５００（Ｐ２０１０−３３５００）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
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