半導体装置
【課題】入力データの転送周波数よりも低い動作周波数で内部を動作させることで、表示パネルの画素数の増加に対応することができる信号の駆動が可能な半導体装置を提供する。
【解決手段】表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺において中心から一方側に設けられた第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺において中心から他の一方側に設けられた第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部とを含む。
【解決手段】表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺において中心から一方側に設けられた第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺において中心から他の一方側に設けられた第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、たとえば液晶表示装置に用いられる液晶表示パネルに対して信号を駆動する半導体装置に関する。
【背景技術】
【0002】
従来、液晶表示パネルなどの表示パネルに対しての信号の駆動には、所謂ドライバーと呼ばれる半導体装置が使用されている。ドライバーには、一般的に、表示データである階調信号を駆動するデータドライバーと該表示データを取り込むためのタイミング制御のための走査信号を駆動する走査ドライバーとが存在する。表示パネルを用いた表示装置はより高精細な表示が年々求められることから、これに対応するために、表示パネルの1ラインあたりの画素数は年々増加する傾向にあり、扱う表示データの量もより多くなってきている。
【0003】
表示パネルの1ラインの画素数の増加に伴い、データドライバーにおける階調信号の駆動方法にも様々な工夫がなされている。たとえば、特許文献1では、階調信号を2つの群に分割し、階調信号の元となるデータを2つの群それぞれで異なるタイミングでデータラッチに取り込み階調信号を生成し、階調信号を駆動するための配線をくし歯配線として2系統に分割してそれぞれの系統に対応する群の階調信号を駆動する方法が提案されている。これにより、階調信号を駆動する配線をくし歯配線とすることにより、表示パネル脇の階調信号を駆動する配線領域の幅を左右若しくは上下に均等にすることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−334105号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1では、階調信号の元となるデータを2つの群に分割したものの、データラッチに取り込むためのデータバスは共通となっており、この構造のまま更なる画素数の増加に対応するためにはデータバスの動作周波数を上げる必要がある。しかしながら、平面視したときに、一般的に長辺の長さが短辺の長さに比べて極端に長い形状を有するデータドライバーにおいて、長辺方向に伸ばして配置されるデータバスの動作周波数をより上げることは、データバスに関わるタイミング制御をより難しくする。
【課題を解決するための手段】
【0006】
本発明は、上述した問題の少なくともひとつを解決するためになされてものであり、以下の適用例又は実施形態として実現することが可能である。
【0007】
[適用例1]
本適用例にかかる半導体装置は、表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺の第2の領域に設けられた第2の端子と、前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部と、を含み、データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする。
【0008】
この構成によれば、入力データがデータ分割部において第1のデータと第2のデータとに分割され、第1のデータを元に第1の回路において生成された第3のデータが第1データバスに出力され、半導体装置の第1の辺の第1の領域に設けられた第1の端子から第3のデータを元にした信号が出力され、第2のデータを元に第2の回路において生成された第4のデータが第2データバスに出力され、半導体装置の第1の辺の第2の領域に設けられた第2の端子から第4のデータを元にした信号が出力されることで、半導体装置から出力される階調信号の元となるデータの伝搬を2つのデータバスで並列して行うことができる。これにより、表示パネルの1ラインの画素数の増加に伴うデータバスの動作周波数の増加を抑えることを図ることができる。
【0009】
[適用例2]
上記適用例にかかる半導体装置において、前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることが好ましい。
【0010】
この構成によれば、半導体装置の第1の辺を分割する第1の領域及び第2の領域はいずれも連続した領域とすることで半導体装置内部における第1データバス及び第2データバスの配置が容易となり、第1の領域に設けられた第1の端子の出力信号の元となるデータを伝搬する第1データバスの線長と、第2の領域に設けられた第2の端子の出力信号の元となるデータを伝搬する第2データバスの線長との長さを略等しくすることで、第1データバスにおける信号遅延と第2データバスにおける信号遅延とが同程度になると判断することができ、半導体装置の遅延に係る設計の負荷の軽減を図ることができる。
【0011】
[適用例3]
上記適用例にかかる半導体装置において、前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、前記第1の端子の個数と前記第2の端子の個数とが同数であることが好ましい。
【0012】
この構成によれば、第1の端子の個数と第2の端子の個数とを同じくすることにより、第1データバスと第2データバスとで扱う表示データの数を同じとすることができ、第1データバス及び第2データバスにおけるデータ転送に要する時間を同じとすることができる。
【0013】
[適用例4]
上記適用例にかかる半導体装置において、更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることが好ましい。
【0014】
この構成によれば、第1の端子若しくは第2の端子と1対1に対応する1次ラッチを有することで、第1データバス及び第2データバスにおける第3のデータ及び第4のデータの扱いを容易にできると共に、1次ラッチにデータを保持した後のデータの処理を並立して行うことが可能となる。
【0015】
[適用例5]
上記適用例にかかる半導体装置において、複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることが好ましい。
【0016】
複数の1次ラッチが第1の辺に平行に略一列に配置され、かつ、第1の領域及び第2の領域の境界を軸にして対称となる方向で示される順番でデータが保持されるということは、第3のデータが第1の領域と第2の領域との境界側に一番近い位置に配置された1次ラッチから順次保持される場合は第4のデータも第1の領域と第2の領域との境界側に一番近い位置に配置された1次ラッチから順次保持され、第3のデータが第1の領域と第2の領域との境界側から1番遠い位置に配置された1次ラッチから順次保持される場合には、第4のデータが第1の領域と第2の領域との境界側から1番遠い位置に配置された1次ラッチから順次保持されるということである。液晶表示に用いるデータの処理には、横方向に隣接したデータが必要となる場合がある。従って、この構成をとることにより、第1の領域と第2の領域との境界付近の第1のデータ及び第2のデータを連続して転送することが可能となることから、データ処理のためのバッファーなどの制御の簡単化を図ることができる。
【0017】
[適用例6]
上記適用例にかかる半導体装置において、更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることが好ましい。
【0018】
この構成によれば、1次ラッチと1対1に対応する2次ラッチを有し、1次ラッチに保持されたデータが2次ラッチに保持され、2次ラッチに保持されたデータがアナログデータに変換され第1の端子若しくは第2の端子から出力されることで、第1の端子若しくは第2の端子からデータを出力しているときに、1次ラッチに次に出力するデータを保持することが可能となり、タイミング制御の容易化を図ることができる。
【0019】
[適用例7]
上記適用例にかかる半導体装置において、複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることが好ましい。
【0020】
この構成によれば、複数の2次ラッチが半導体装置の第1の辺に対して平行となる方向に略一列に配置されていることで、1次ラッチ、2次ラッチ及び第1の端子若しくは第2の端子に至る回路の配置設計を容易にすることができる。
【0021】
また、上記適用例にかかる半導体装置において次のような適用例がある。
【0022】
前記第1の回路は第1の演算器を有し、前記第2の回路は第2の演算器を有し、前記第3のデータは、前記第1のデータを用いた前記第1の演算器における演算結果であり、前記第4のデータは、前記第2のデータを用いた前記第2の演算器における演算結果であることが好ましい。
【0023】
この構成によれば、第1の回路が第1の演算器を有し、第2の回路が第2の演算器を有することで、表示データに対する演算を第1の演算器と第2の演算器とで分割して行うことができ、ひとつの演算器で行うのに比べて演算器の動作周波数を低く抑えることができる。
【0024】
前記第1の回路は前記第3のデータを保持するための第1のバッファーを有し、前記第2の回路は前記第4のデータを保持するための第2のバッファーを有し、前記第1データバスは前記第1のバッファーに接続され、前記第2データバスは前記第2のバッファーに接続されていることが好ましい。
【0025】
この構成によれば、第1の回路が第1のバッファーを有し第1データバスが第1のバッファーに接続されていることにより第3のデータが第1データバスに出力されるタイミングの調整を行うことができ、第2の回路が第2のバッファーを有し第2データバスが第2のバッファーに接続されていることにより第4のデータが第2データバスに出力されるタイミングの調整を行うことができる。これにより第1の演算器若しくは第2の演算器から演算結果が出力されてから第1のラッチにデータが保持されるまでのタイミングに関わる設計の容易化を図ることができる。
【図面の簡単な説明】
【0026】
【図1】第1実施形態の説明における半導体装置の概略ブロック図。
【図2】第1の回路及び第2の回路の概略ブロック図。
【図3】第2実施形態の説明における半導体装置の概略ブロック図。
【図4】階調信号生成部の概略ブロック図。
【図5】タイムチャート。
【図6】タイムチャート。
【図7】タイムチャート。
【図8】タイムチャート。
【図9】表示パネル装置の概略ブロック図。
【図10】入力データと画素データとの対応を示す図。
【図11】入力データと画素データとの対応を示す図。
【図12】入力データと画素データとの対応を示す図。
【図13】入力データと画素データとの対応を示す図。
【発明を実施するための形態】
【0027】
以下、本発明の実施形態について図を用いて説明する。尚、以降の実施形態の説明及び説明に用いる図面においては、便宜上説明に必要な要件のみを記載若しくは図示している。
【0028】
(第1実施形態)
図1に本発明を適用した半導体装置100の概略ブロック図を示す。図1に示したのは、データ分割部110、第1の回路121、第2の回路122、第1データバス131、第2データバス132、第1の端子151、第2の端子152、第1階調信号生成部141及び第2階調信号生成部142である。11が半導体装置100に対して入力される入力データ(以降、入力データ11と呼ぶ)である。入力データ11は、データ分割部110により第1のデータ111と第2のデータ112に分割され、第1のデータ111は第1の回路121に対して出力され、第2のデータ112は第2の回路122に対して出力される。また、第1階調信号生成部141は、複数の階調信号生成ユニットを含み、ひとつの第1の端子151に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。同様に、第2階調信号生成部142は、複数の階調信号生成ユニットを含み、ひとつの第2の端子152に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。
【0029】
第1の回路121は、第1のデータ111を元に第3のデータ123を生成し、第3のデータ123を第1の所定のタイミングで第1データバス131に出力する。第1データバス131に出力された第3のデータ123は、図1には図示されていない第1タイミング信号により第1階調信号生成部141内に取り込まれる。その後、第3のデータ123を元に階調信号生成ユニットにおいて階調信号が生成され、該階調信号は該階調信号生成ユニットに接続された第1の端子151から出力される。
【0030】
同様に、第2の回路122は、第2のデータ112を元に第4のデータ124を生成し、第2の所定のタイミングで第2データバス132に第4のデータ124を出力する。第2データバス132に出力された第4のデータ124は、図1には図示されていない第2タイミング信号により第2階調信号生成部142内に取り込まれる。その後、第4のデータ124を元に階調信号生成ユニットで階調信号が生成され、該階調信号生成ユニットに接続された第2の端子152から出力される。
【0031】
上述した第1の所定のタイミング及び第2の所定のタイミングとは、表示パネル1ライン分の画素数と1ライン分の走査信号が有効となる時間とで決まるタイミングである。たとえば、表示パネル1ライン分の画素のデータ出力をひとつの半導体装置100で行う場合、表示パネル1ラインの画素データ数をPNとし、1ライン分の走査信号が有効となる時間をE秒とすると、従来の半導体装置の場合は(E/PN)秒の時間間隔で決まるタイミングを第1の所定のタイミングとすることでよい。しかしながら、本発明を適用した半導体装置においては、PNを偶数とし、第1データバスと第2データバスとで同数の画素データ数の転送を行う場合、第1の所定のタイミングは(2*(E/PN))秒の時間間隔で決まるタイミングとすることができる。この場合、第1データバスの線長と第2データバスの線長は略等しいことが好ましい。
【0032】
次に、第1の回路121及び第2の回路122について説明する。図2−(a)に第1の回路121の概略ブロック図を示す。第1の回路121は、第1の演算器161及び第1のバッファー171を含む。データ分割部110で分割された第1のデータ111が第1の演算器161の入力となる。第1の演算器161の出力である演算結果113は第1のバッファー171に保持され、第1の所定のタイミングで第3のデータ123として第1データバス131に出力される。
【0033】
図2−(b)に第2の回路122の概略ブロック図を示す。第2の回路122は、第2の演算器162及び第2のバッファー172を含む。データ分割部110で分割された第2のデータ112が第2の演算器162の入力となる。第2の演算器162の出力である演算結果114は第2のバッファー172に保持され、第2の所定のタイミングで第4のデータ124として第2データバス132に出力される。
【0034】
従来の半導体装置ではひとつのデータバスで表示データの転送を行っていたが、本発明を適用した半導体装置では、第1データバスと第2データバスとに分けて表示データの転送を行うことから、ひとつのデータバスで転送するデータ数が従来の半導体装置よりも少なくなる。このことから本発明を適用した半導体装置は、従来の半導体装置と比較してデータバスの動作周波数を低く抑えることが可能となる。
【0035】
(第2実施形態)
本実施形態における半導体装置300のブロック図を図3に示す。半導体装置300は、データ分割部310、第1の回路321、第2の回路322、制御部400、シフトレジスター431、シフトレジスター432、第1データバス331、第2データバス332、第1の端子351、第2の端子352、第1階調信号生成部341、及び、第2階調信号生成部342である。
【0036】
半導体装置100の内部ブロックと半導体装置300の内部ブロックとの対応は次のようになる。データ分割部310は、半導体装置100におけるデータ分割部110に対応する。第1の回路321は、半導体装置100における第1の回路121に対応する。第2の回路322は、半導体装置100における第2の回路122に対応する。第1データバス331は、半導体装置100における第1データバス131に対応する。第2データバス332は、半導体装置100における第2データバス132に対応する。第1階調信号生成部341は、半導体装置100における第1階調信号生成部141に対応する。第2階調信号生成部342は、半導体装置100における第2階調信号生成部142に対応する。第1の端子351は、半導体装置100における第1の端子151に対応する。第2の端子352は、半導体装置100における第2の端子152に対応する。半導体装置100及び半導体装置300において、対応する部分の機能は同等である。また、第1の回路321および第2の回路322は、第1実施形態で説明した第1の回路121および第2の回路122と同様の構造を有しており、第1の回路321は第1の演算器161及び第1のバッファー171を有し、第2の回路322は第2の演算器162及び第2のバッファー172を有する。第1の回路321の動作は第1実施形態で説明した第1の回路121の動作と同様であり、第2の回路322の動作は第1実施形態で説明した第2の回路122の動作と同様である。このため、本実施形態の説明において、第1実施形態における半導体装置100と同等の部分に対しての機能の説明は省略する。
【0037】
シフトレジスター431は、階調信号生成ユニットの数と同数の1ビットレジスターが直列に接続されたものであり、1ビットレジスターの保持する値の各々が、第1実施形態において説明した第1タイミング信号として出力される。シフトレジスター431は、制御部400から出力されるスタート指示信号411の指示により、直列に接続された複数の1ビットレジスターの一方端からオンを示す1ビットデータのシフトを開始する。オンを示す1ビットデータが順次シフトされることから、複数の第1タイミング信号のそれぞれが排他的にオンを示す信号となる。図3に第1タイミング信号441、442及び443を示す。
【0038】
シフトレジスター432は、シフトレジスター431と同様の構成を有する。シフトレジスター432は、階調信号生成ユニットの数と同数の1ビットレジスターが直列に接続されたものであり、1ビットレジスターの保持する値の各々が、第1実施形態において説明した第2タイミング信号として出力される。シフトレジスター432は、制御部400から出力されるスタート指示信号412の指示により、直列に接続された複数の1ビットレジスターの一方端からオンを示す1ビットデータのシフトを開始する。オンを示す1ビットデータが順次シフトされることから、複数の第2タイミング信号のそれぞれが排他的にオンを示す信号となる。図3に第2タイミング信号451、452及び453を示す。
【0039】
また、制御部400は、第1階調信号生成部341及び第2階調信号生成部342に対して第3タイミング信号420を出力する。第3タイミング信号420については後述する。
【0040】
第1階調信号生成部341及び第2階調信号生成部342は同様の動作を行う。このため、ここでは第1階調信号生成部341について説明する。図4に第1階調信号生成部341内部の一部を含む半導体装置300の一部のブロック図を示す。第1階調信号生成部341は、階調信号生成ユニット501及び階調信号生成ユニット502を含む。更に、階調信号生成ユニット501は、第1のラッチ511、第2のラッチ512及びデジタル−アナログ変換器513(以降、DA変換器513と呼ぶ)を含む。同様に階調信号生成ユニット502は、第1のラッチ521、第2のラッチ522及びデジタル−アナログ変換器523(以降、DA変換器523と呼ぶ)を含む。第3タイミング信号420は、第2のラッチ512及び522に対してのデータの保持タイミングを規定する信号である。第3タイミング信号420は、第1階調信号生成部341及び第2階調信号生成部342に含まれるすべての階調信号生成ユニットに対する入力信号である。
【0041】
まず、第1の回路321の出力である第3のデータ323が第1データバス331に出力され、第1タイミング信号441がオンとなるタイミングで該第3のデータ323は第1のラッチ511に保持される。次に、次の第3のデータ323が第1の回路321から出力され、第1タイミング信号442がオンとなるタイミングで該第3のデータ323が第1のラッチ521に保持される。この動作が第1階調信号生成部341に含まれるすべての階調信号生成ユニットに対して行われ、すべての第1のラッチの値が更新される。
【0042】
上述したように、第1タイミング信号はビットデータがシフトレジスター431の内部をシフトしていくことで排他的にオンになる信号であるが、一度オンになった第1タイミング信号は他の第1タイミング信号のすべてがオンとなる前に再びオンとなることはない。すべての第1のラッチが更新された後、第3タイミング信号420がオンとなり、第1のラッチに保持されたデータのすべてが対応する第2のラッチに保持される。
【0043】
階調信号生成ユニット501において、第2のラッチ512に保持されたデータは、DA変換器513によりアナログデータに変換され第1の端子351から出力される。同様に階調信号生成ユニット502において、第2のラッチ522に保持されたデータは、DA変換器523によりアナログデータに変換され第1の端子353から出力される。第1階調信号生成部341に含まれるすべての階調信号生成ユニットにおいて同様の動作が行われる。尚、第1階調信号生成部341で行われている処理と同様の処理が並列して第2階調信号生成部342で行われている。
【0044】
尚、制御部400から出力されるスタート指示信号411、スタート指示信号412及び第3タイミング信号420は、半導体装置300外部から入力される図示しない信号を元にして制御部400内で生成されるようにしてもよい。
【0045】
(第3実施形態)
本実施形態は、本発明にかかる半導体装置を用いた表示パネル装置1000である。図9に半導体装置300を複数用いた表示パネル装置1000の概略ブロック図を示す。
【0046】
表示パネル装置1000は、半導体装置300、走査ドライバー190及び表示パネル制御部180を含む。また、200が表示パネル装置1000の表示領域(以降、表示領域200と呼ぶ)である。表示パネル制御部180は、入力データ11、入力データタイミング信号12、走査信号タイミング信号13及び動作クロック信号14を出力する。また、図中191は走査信号(以降、走査信号191と呼ぶ)であり、181及び182はソース信号(以降、ソース信号181及びソース信号182と呼ぶ)である。本実施形態においては、ひとつの半導体装置300における第1の端子の数及び第2の端子の数をそれぞれM個とする。従って、走査ドライバー190に近い位置にある画素に対するソース信号を1としてカウントすると、ソース信号181は1番目のソース信号となり、ソース信号182は2*M番目のソース信号となる。尚、図9に示している半導体装置300及び走査ドライバー190の個数、走査信号191の本数、ソース信号181及びソース信号182の本数は説明のための便宜上の図示であり、本発明の実施が図に示したものに限られるものではない。
【0047】
次に、図5〜8のタイムチャートを用いて、半導体装置300における動作の説明を行う。図5、図7及び図8の各々は、半導体装置300の入力データ11から、第1の回路321及び第2の回路322内で演算結果113及び演算結果114が生成されるまでを示したタイムチャートである。図5、図7及び図8では、入力データ11として送られてくるデータの順番が異なる。演算結果113は第1のバッファー171に格納され、演算結果114は第2のバッファー172に格納される。また、CLK1は半導体装置300に入力されるクロック信号であり、図9における動作クロック信号14にあたる。CLK1は主にデータ分割部310で使用される。CLK2はCLK1を元にデータ分割部310で生成されるクロック信号であり、半導体装置300内部で主に使用されるクロック信号である。
【0048】
図6は、第1データバス331に出力された第3のデータ323及び第2データバス332に出力された第4のデータ324とデータ保持タイミング信号との関係を示すためのタイミングチャートである。第1のラッチにデータを保持するためのタイミング信号として、図6のタイミングチャートには図3で示した第1タイミング信号441及び442と第2タイミング信号451及び452を図示した。
【0049】
尚、図5〜8のタイミングチャートは、データ及び処理の流れを分かりやすく説明するために便宜上図示したものである。このため、セットアップ時間、ホールド時間及びゲートやパターン等の遅延時間など設計上必要となる要件は満たされているものとする。従って、実際のインプリメントにおいては、データの伝搬に要するクロック数やデータの伝搬のタイミングをクロックの立ち上がりにするか立下りにするかなどの設計条件により、図示したタイミングチャートとは異なる場合がある。また、以降の説明において、第1のデータ311として扱われるデータをデータa#で示し、第2のデータ312として扱われるデータをデータb#で示すことにする。ここにおいて、#は0及び自然数である。
【0050】
まず、表示パネル制御部180は、CLK1に同期を取って入力データ11を出力する。データ分割部310に入力されたデータa0は、CLK1の立ち上がりのタイミングで第1のデータ311として第1の回路321に出力される(図5−(a))。また、次のCLK1の立ち上がりのタイミングで、データa0の次に入力されたデータb0が、第2のデータ312として第2の回路322に出力される(図5−(b))。以降、データ分割部310は、入力された入力データ11をCLK1の立ち上がりのタイミングで第1の回路321及び第2の回路322に交互に出力することにより、入力データ11の分割の処理を行う。尚、データ分割部310は、入力されたCLK1からCLK2を生成し、半導体装置300内に出力する。
【0051】
第1の演算器161は、第1オペランドレジスター(図5においてRD1−1と表記、以降レジスターRD1−1と呼ぶ)の値と第2オペランドレジスター(図5においてRD1−2と表記、以降レジスターRD1−2と呼ぶ)の値とを演算リソースとして演算を行う。第1のデータ311は、CLK2の立ち上がりのタイミングでレジスターRD1−1に保持され、次のCLK2の立ち上がりのタイミングでレジスターRD1−2に保持される。第1のデータ311として出力されたデータa0が、図5−(c)でレジスターRD1−1に保持された後、次のCLK2の立ち上がりのタイミングである図5−(d)でデータa0がレジスターRD1−2に保持されると共に、データa1がレジスターRD1−1に保持されることになる。データa0及びデータa1をリソースとする演算は、図5−(e)と図5−(f)との間で行われる。この演算結果がデータc0であり、演算結果113として図5−(f)のタイミングで出力され、第1のバッファー171に保持される。以降、CLK2の立ち上がりに同期をして第1のデータ311がレジスターRD1−1に保持され、レジスターRD1−1の値がレジスターRD1−2に保持され、レジスターRD1−1に保持されたデータとレジスターRD1−2に保持されたデータとをリソースとして第1の演算器161において演算が行われ、演算結果113は第1のバッファー171に保持される。
【0052】
第2の演算器162は、第1オペランドレジスター(図5においてRD2−1と表記、以降レジスターRD2−1と呼ぶ)の値と第2オペランドレジスター(図5においてRD2−2と表記、以降レジスターRD2−2と呼ぶ)の値とを演算リソースとして演算を行う。第2のデータ312は、CLK2の立ち下がりのタイミングでレジスターRD2−1に保持され、次のCLK2の立ち下がりのタイミングでレジスターRD2−2に保持される。第2のデータ312として出力されたデータb0が、図5−(c)でレジスターRD2−1に保持された後、次のCLK2の立ち下がりのタイミングである図5−(h)でデータb0がレジスターRD2−2に保持されると共に、データb1がレジスターRD2−1に保持されることになる。データb0及びデータb1をリソースとする演算は、図5−(k)と図5−(m)との間で行われる。この演算結果がデータd0であり、演算結果114として図5−(m)のタイミングで出力され、第2のバッファー172に保持される。以降、CLK2の立ち下がりに同期をして第2のデータ312がレジスターRD2−1に保持され、レジスターRD2−1の値がレジスターRD2−2に保持され、レジスターRD2−1に保持されたデータとレジスターRD2−2に保持されたデータとをリソースとして第2の演算器162において演算が行われ、演算結果114は第2のバッファー172に保持される。
【0053】
図6のタイミングチャートは、第1データバス331及び第2データバス332に出力されたデータ(第3のデータ323及び第4のデータ324)と、該データを取り込むための第1タイミング信号441/442及び第2タイミング信号451/452とにおけるタイミングの一例を示したものである。第1タイミング信号及び第2タイミング信号は、ハイレベルとなるときがデータ保持のタイミングを指示するときである。以降の説明において、ハイレベルとなるときをオンと記載することがある。
【0054】
CLK3は、第1データバス331及び第2データバス332のバスクロックであり、上述した第1の所定のタイミング及び第2の所定のタイミングから規定されるクロックである。CLK3は、半導体装置300内部で生成されることが好ましいが、半導体装置300外部で生成されたものであってもよい。本実施形態においては、CLK3は制御部400で生成される。
【0055】
図5で示したように第2のバッファー172にデータが保持されるタイミングと第1のバッファー171にデータが保持されるタイミングとでは、CLK2において1/2周期のズレがある。しかしながら、第1のバッファー171から第1データバス331に第3のデータ323が出力されるタイミングと第2のバッファー172から第2データバス332に第4のデータ324が出力するタイミングとは同じであり、共にCLK3の立ち上がりのタイミングで出力される。第1のバッファー171及び第2のバッファー172を用いることで、それまでのタイミングのズレを吸収する制御を行うことができる。
【0056】
第1タイミング信号441は、階調信号生成ユニット501に含まれる第1のラッチ511に対して第1データバス331上のデータ(第3のデータ323)の保持を指示する信号である。これにより、第3のデータ323であるデータc0は第1のラッチ511に保持される。同様に、第1タイミング信号442は、階調信号生成ユニット502に含まれる第1のラッチ521に第1データバス331上のデータ(第3のデータ323)の保持を指示する。これにより、データc1は第1のラッチ521に保持される。
【0057】
第2データバス332に出力される第4のデータ324も第1データバス331に出力される第3のデータ323と同じ様に扱われる。図3に示すように、第2タイミング信号451は階調信号生成ユニット601の第1のラッチ(図示せず)に対して第2データバス332上のデータ(第4のデータ324)の保持を指示し、第2タイミング信号452は階調信号生成ユニット602の第1のラッチ(図示せず)に対して第2データバス332上のデータの保持を指示する。これにより、データd0は階調信号生成ユニット601の第1のラッチに保持され、データd1は階調信号生成ユニット602の第1のラッチに保持される。
【0058】
入力データ11で送られてくるデータの順番は、第1の演算器161及び第2の演算器162で行われる演算や、シフトレジスター431及びシフトレジスター432のデータビットのシフト方向により異なる。また、第1データバス331及び第2データバス332の2本のデータバスを有することから、それぞれのバスで異なる順番でデータを扱うことができる。第1の演算器161及び第2の演算器162で行う演算は、本発明においては特に規定するものではないが、本実施形態においては、第1の演算器161及び第2の演算器162において下記の式(1)による演算が行われるものとする。下記の式(1)の演算が行われる場合における入力データ11の転送方法について、次に複数の実施例を示す。
【0059】
【数1】
【0060】
式(1)において、D1(n+1)及びD1(n)と記載したのは、入力データ11として送られてくる画素データである。また、D2(n)は演算結果である。nは表示パネルの1ライン上の画素の位置を示す番号(以降、画素番号と呼ぶ)である。即ち、D1(n)及びD1(n+1)は、第1のデータ311若しくは第2のデータ312に当たり、D2(n)は第3のデータ323若しくは第4のデータ324に当たる数値となる。尚、式(1)におけるTD1及びTD2は予め定義しておく数値であり、TD1>TD2の関係にある。
【0061】
上述したように、表示ラインの1ラインにおけるひとつの半導体装置300が受け持つ画素の数は2×Mであり、第1階調信号生成部341にM個の階調信号生成ユニットがあり、第2階調信号生成部342にM個の階調信号生成ユニットが存在する。走査ドライバー190に近い側の画素番号を1とすると、D(1)〜D(M)までのデータは第1のデータ311として第1の回路321に送られるデータであり、D(M+1)〜D(2×M)のデータは第2のデータ312として第2の回路322に送られるデータである。また、式(1)から分かるように、演算には画素番号が隣り合う2つのデータが必要となる。たとえばD(M)の処理をするためにはD(M+1)が必要であり、D(2×M)を処理するためにはダミーデータが必要となる。従って、表示パネル1ラインの処理を行うために必要な第1のデータ311及び第2のデータ312の個数はそれぞれM+1個となる。
【0062】
第1タイミング信号を出力するシフトレジスター431若しくは第2タイミング信号を出力するシフトレジスター432における1ビットデータのシフト方向は、画素番号の小さいほうから行うか又は画素番号の大きいほうから行うかのそれぞれ2通りである。従って、入力データ11におけるデータ並びの順番は4通りあることになる。尚、入力データ11におけるデータ並びの順番により、第1の演算器161及び第2の演算器162における第1オペランドレジスター及び第2オペランドレジスターの扱いが異なってくるが、この制御は制御部400から出力される信号(図示せず)により行われる。
【実施例1】
【0063】
本実施例は、図10に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図10には左側に第1のデータ311、右側に第2のデータ322となるデータの順番を表の形で示しており、交互に出力される。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。この場合、表示パネル1ラインにおける第1のデータ311の最後のデータと第2のデータ312の最後のデータは同じデータとなるため、表示パネル制御部180から出力される入力データ11のデータ数を1少なくすることが可能となる。該最後のデータを含むタイミングのタイミングチャートを図8に示す。該最後のデータはデータaMとして示されている。尚、図示のスペースの関係で、図8の入力データ11の図示においてデータa(M−1)をデータa−と、データb(M−1)をデータb−とした。
【実施例2】
【0064】
本実施例は、図11に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図11における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。この場合、表示パネル1ラインにおける第1のデータ311の最初のデータと第2のデータ312の最初のデータは同じデータとなるため、表示パネル制御部180から出力される入力データ11のデータ数を1少なくすることが可能となる。図7に該最初のデータを含むタイミングのタイミングチャートを示す。該最初のデータはデータb0として入力されている。
【実施例3】
【0065】
本実施例は、図12に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図12における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。
【実施例4】
【0066】
本実施例は、図13に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図13における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。尚、図10〜13において、D(dummy)と記載してあるデータはダミーデータである。ダミーデータの値は本実施形態では規定しないが、たとえば、画像表示における実験などから決めた数値でもよい。
【0067】
上記説明したように、本発明を適用することにより入力データの転送周波数よりも低い周波数で半導体装置内部の制御を行うことが可能となる。
【0068】
以上、本発明にかかる実施形態及び実施例について説明を行ったが、本発明は上記の実施形態に限られるものではない。たとえば第3実施形態において表示パネル制御部180を設けて、表示パネル制御部180から入力データタイミング信号12及び走査信号タイミング信号13を出力するようにしたが、複数用いている半導体装置100(300)のいずれかひとつにおいて同様の信号を生成して他の半導体装置100(300)に出力するようにしてもよい。また、表示パネル装置の表示画素数に応じては用いる半導体装置100(300)がひとつの場合もありえる。このような場合は、同様の信号は半導体装置100(300)内部で生成され、半導体装置100(300)の外部に出ることなく用いられる。
【符号の説明】
【0069】
11…入力データ、12…入力データタイミング信号、13…走査信号タイミング信号、14…動作クロック信号、100…半導体装置、110…データ分割部、111…第1のデータ、112…第2のデータ、113…演算結果、114…演算結果、121…第1の回路、122…第2の回路、123…第3のデータ、124…第4のデータ、131…第1データバス、132…第2データバス、141…第1階調信号生成部、142…第2階調信号生成部、151…第1の端子、152…第2の端子、161…第1の演算器、162…第2の演算器、171…第1のバッファー、172…第2のバッファー、180…表示パネル制御部、181…ソース信号、182…ソース信号、190…走査ドライバー、191…走査信号、200…表示領域、300…半導体装置、310…データ分割部、311…第1のデータ、312…第2のデータ、321…第1の回路、322…第2の回路、323…第3のデータ、324…第4のデータ、331…第1データバス、332…第2データバス、341…第1階調信号生成部、342…第2階調信号生成部、351…第1の端子、352…第2の端子、353…第1の端子、400…制御部、411…スタート指示信号、412…スタート指示信号、420…第3タイミング信号、431…シフトレジスター、432…シフトレジスター、441…第1タイミング信号、442…第1タイミング信号、451…第2タイミング信号、452…第2タイミング信号、501…階調信号生成ユニット、502…階調信号生成ユニット、511…第1のラッチ、512…第2のラッチ、513…DA変換器、521…第1のラッチ、522…第2のラッチ、523…DA変換器、601…階調信号生成ユニット、602…階調信号生成ユニット、1000…表示パネル装置。
【技術分野】
【0001】
本発明は、たとえば液晶表示装置に用いられる液晶表示パネルに対して信号を駆動する半導体装置に関する。
【背景技術】
【0002】
従来、液晶表示パネルなどの表示パネルに対しての信号の駆動には、所謂ドライバーと呼ばれる半導体装置が使用されている。ドライバーには、一般的に、表示データである階調信号を駆動するデータドライバーと該表示データを取り込むためのタイミング制御のための走査信号を駆動する走査ドライバーとが存在する。表示パネルを用いた表示装置はより高精細な表示が年々求められることから、これに対応するために、表示パネルの1ラインあたりの画素数は年々増加する傾向にあり、扱う表示データの量もより多くなってきている。
【0003】
表示パネルの1ラインの画素数の増加に伴い、データドライバーにおける階調信号の駆動方法にも様々な工夫がなされている。たとえば、特許文献1では、階調信号を2つの群に分割し、階調信号の元となるデータを2つの群それぞれで異なるタイミングでデータラッチに取り込み階調信号を生成し、階調信号を駆動するための配線をくし歯配線として2系統に分割してそれぞれの系統に対応する群の階調信号を駆動する方法が提案されている。これにより、階調信号を駆動する配線をくし歯配線とすることにより、表示パネル脇の階調信号を駆動する配線領域の幅を左右若しくは上下に均等にすることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−334105号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1では、階調信号の元となるデータを2つの群に分割したものの、データラッチに取り込むためのデータバスは共通となっており、この構造のまま更なる画素数の増加に対応するためにはデータバスの動作周波数を上げる必要がある。しかしながら、平面視したときに、一般的に長辺の長さが短辺の長さに比べて極端に長い形状を有するデータドライバーにおいて、長辺方向に伸ばして配置されるデータバスの動作周波数をより上げることは、データバスに関わるタイミング制御をより難しくする。
【課題を解決するための手段】
【0006】
本発明は、上述した問題の少なくともひとつを解決するためになされてものであり、以下の適用例又は実施形態として実現することが可能である。
【0007】
[適用例1]
本適用例にかかる半導体装置は、表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺の第2の領域に設けられた第2の端子と、前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部と、を含み、データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする。
【0008】
この構成によれば、入力データがデータ分割部において第1のデータと第2のデータとに分割され、第1のデータを元に第1の回路において生成された第3のデータが第1データバスに出力され、半導体装置の第1の辺の第1の領域に設けられた第1の端子から第3のデータを元にした信号が出力され、第2のデータを元に第2の回路において生成された第4のデータが第2データバスに出力され、半導体装置の第1の辺の第2の領域に設けられた第2の端子から第4のデータを元にした信号が出力されることで、半導体装置から出力される階調信号の元となるデータの伝搬を2つのデータバスで並列して行うことができる。これにより、表示パネルの1ラインの画素数の増加に伴うデータバスの動作周波数の増加を抑えることを図ることができる。
【0009】
[適用例2]
上記適用例にかかる半導体装置において、前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることが好ましい。
【0010】
この構成によれば、半導体装置の第1の辺を分割する第1の領域及び第2の領域はいずれも連続した領域とすることで半導体装置内部における第1データバス及び第2データバスの配置が容易となり、第1の領域に設けられた第1の端子の出力信号の元となるデータを伝搬する第1データバスの線長と、第2の領域に設けられた第2の端子の出力信号の元となるデータを伝搬する第2データバスの線長との長さを略等しくすることで、第1データバスにおける信号遅延と第2データバスにおける信号遅延とが同程度になると判断することができ、半導体装置の遅延に係る設計の負荷の軽減を図ることができる。
【0011】
[適用例3]
上記適用例にかかる半導体装置において、前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、前記第1の端子の個数と前記第2の端子の個数とが同数であることが好ましい。
【0012】
この構成によれば、第1の端子の個数と第2の端子の個数とを同じくすることにより、第1データバスと第2データバスとで扱う表示データの数を同じとすることができ、第1データバス及び第2データバスにおけるデータ転送に要する時間を同じとすることができる。
【0013】
[適用例4]
上記適用例にかかる半導体装置において、更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることが好ましい。
【0014】
この構成によれば、第1の端子若しくは第2の端子と1対1に対応する1次ラッチを有することで、第1データバス及び第2データバスにおける第3のデータ及び第4のデータの扱いを容易にできると共に、1次ラッチにデータを保持した後のデータの処理を並立して行うことが可能となる。
【0015】
[適用例5]
上記適用例にかかる半導体装置において、複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることが好ましい。
【0016】
複数の1次ラッチが第1の辺に平行に略一列に配置され、かつ、第1の領域及び第2の領域の境界を軸にして対称となる方向で示される順番でデータが保持されるということは、第3のデータが第1の領域と第2の領域との境界側に一番近い位置に配置された1次ラッチから順次保持される場合は第4のデータも第1の領域と第2の領域との境界側に一番近い位置に配置された1次ラッチから順次保持され、第3のデータが第1の領域と第2の領域との境界側から1番遠い位置に配置された1次ラッチから順次保持される場合には、第4のデータが第1の領域と第2の領域との境界側から1番遠い位置に配置された1次ラッチから順次保持されるということである。液晶表示に用いるデータの処理には、横方向に隣接したデータが必要となる場合がある。従って、この構成をとることにより、第1の領域と第2の領域との境界付近の第1のデータ及び第2のデータを連続して転送することが可能となることから、データ処理のためのバッファーなどの制御の簡単化を図ることができる。
【0017】
[適用例6]
上記適用例にかかる半導体装置において、更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることが好ましい。
【0018】
この構成によれば、1次ラッチと1対1に対応する2次ラッチを有し、1次ラッチに保持されたデータが2次ラッチに保持され、2次ラッチに保持されたデータがアナログデータに変換され第1の端子若しくは第2の端子から出力されることで、第1の端子若しくは第2の端子からデータを出力しているときに、1次ラッチに次に出力するデータを保持することが可能となり、タイミング制御の容易化を図ることができる。
【0019】
[適用例7]
上記適用例にかかる半導体装置において、複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることが好ましい。
【0020】
この構成によれば、複数の2次ラッチが半導体装置の第1の辺に対して平行となる方向に略一列に配置されていることで、1次ラッチ、2次ラッチ及び第1の端子若しくは第2の端子に至る回路の配置設計を容易にすることができる。
【0021】
また、上記適用例にかかる半導体装置において次のような適用例がある。
【0022】
前記第1の回路は第1の演算器を有し、前記第2の回路は第2の演算器を有し、前記第3のデータは、前記第1のデータを用いた前記第1の演算器における演算結果であり、前記第4のデータは、前記第2のデータを用いた前記第2の演算器における演算結果であることが好ましい。
【0023】
この構成によれば、第1の回路が第1の演算器を有し、第2の回路が第2の演算器を有することで、表示データに対する演算を第1の演算器と第2の演算器とで分割して行うことができ、ひとつの演算器で行うのに比べて演算器の動作周波数を低く抑えることができる。
【0024】
前記第1の回路は前記第3のデータを保持するための第1のバッファーを有し、前記第2の回路は前記第4のデータを保持するための第2のバッファーを有し、前記第1データバスは前記第1のバッファーに接続され、前記第2データバスは前記第2のバッファーに接続されていることが好ましい。
【0025】
この構成によれば、第1の回路が第1のバッファーを有し第1データバスが第1のバッファーに接続されていることにより第3のデータが第1データバスに出力されるタイミングの調整を行うことができ、第2の回路が第2のバッファーを有し第2データバスが第2のバッファーに接続されていることにより第4のデータが第2データバスに出力されるタイミングの調整を行うことができる。これにより第1の演算器若しくは第2の演算器から演算結果が出力されてから第1のラッチにデータが保持されるまでのタイミングに関わる設計の容易化を図ることができる。
【図面の簡単な説明】
【0026】
【図1】第1実施形態の説明における半導体装置の概略ブロック図。
【図2】第1の回路及び第2の回路の概略ブロック図。
【図3】第2実施形態の説明における半導体装置の概略ブロック図。
【図4】階調信号生成部の概略ブロック図。
【図5】タイムチャート。
【図6】タイムチャート。
【図7】タイムチャート。
【図8】タイムチャート。
【図9】表示パネル装置の概略ブロック図。
【図10】入力データと画素データとの対応を示す図。
【図11】入力データと画素データとの対応を示す図。
【図12】入力データと画素データとの対応を示す図。
【図13】入力データと画素データとの対応を示す図。
【発明を実施するための形態】
【0027】
以下、本発明の実施形態について図を用いて説明する。尚、以降の実施形態の説明及び説明に用いる図面においては、便宜上説明に必要な要件のみを記載若しくは図示している。
【0028】
(第1実施形態)
図1に本発明を適用した半導体装置100の概略ブロック図を示す。図1に示したのは、データ分割部110、第1の回路121、第2の回路122、第1データバス131、第2データバス132、第1の端子151、第2の端子152、第1階調信号生成部141及び第2階調信号生成部142である。11が半導体装置100に対して入力される入力データ(以降、入力データ11と呼ぶ)である。入力データ11は、データ分割部110により第1のデータ111と第2のデータ112に分割され、第1のデータ111は第1の回路121に対して出力され、第2のデータ112は第2の回路122に対して出力される。また、第1階調信号生成部141は、複数の階調信号生成ユニットを含み、ひとつの第1の端子151に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。同様に、第2階調信号生成部142は、複数の階調信号生成ユニットを含み、ひとつの第2の端子152に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。
【0029】
第1の回路121は、第1のデータ111を元に第3のデータ123を生成し、第3のデータ123を第1の所定のタイミングで第1データバス131に出力する。第1データバス131に出力された第3のデータ123は、図1には図示されていない第1タイミング信号により第1階調信号生成部141内に取り込まれる。その後、第3のデータ123を元に階調信号生成ユニットにおいて階調信号が生成され、該階調信号は該階調信号生成ユニットに接続された第1の端子151から出力される。
【0030】
同様に、第2の回路122は、第2のデータ112を元に第4のデータ124を生成し、第2の所定のタイミングで第2データバス132に第4のデータ124を出力する。第2データバス132に出力された第4のデータ124は、図1には図示されていない第2タイミング信号により第2階調信号生成部142内に取り込まれる。その後、第4のデータ124を元に階調信号生成ユニットで階調信号が生成され、該階調信号生成ユニットに接続された第2の端子152から出力される。
【0031】
上述した第1の所定のタイミング及び第2の所定のタイミングとは、表示パネル1ライン分の画素数と1ライン分の走査信号が有効となる時間とで決まるタイミングである。たとえば、表示パネル1ライン分の画素のデータ出力をひとつの半導体装置100で行う場合、表示パネル1ラインの画素データ数をPNとし、1ライン分の走査信号が有効となる時間をE秒とすると、従来の半導体装置の場合は(E/PN)秒の時間間隔で決まるタイミングを第1の所定のタイミングとすることでよい。しかしながら、本発明を適用した半導体装置においては、PNを偶数とし、第1データバスと第2データバスとで同数の画素データ数の転送を行う場合、第1の所定のタイミングは(2*(E/PN))秒の時間間隔で決まるタイミングとすることができる。この場合、第1データバスの線長と第2データバスの線長は略等しいことが好ましい。
【0032】
次に、第1の回路121及び第2の回路122について説明する。図2−(a)に第1の回路121の概略ブロック図を示す。第1の回路121は、第1の演算器161及び第1のバッファー171を含む。データ分割部110で分割された第1のデータ111が第1の演算器161の入力となる。第1の演算器161の出力である演算結果113は第1のバッファー171に保持され、第1の所定のタイミングで第3のデータ123として第1データバス131に出力される。
【0033】
図2−(b)に第2の回路122の概略ブロック図を示す。第2の回路122は、第2の演算器162及び第2のバッファー172を含む。データ分割部110で分割された第2のデータ112が第2の演算器162の入力となる。第2の演算器162の出力である演算結果114は第2のバッファー172に保持され、第2の所定のタイミングで第4のデータ124として第2データバス132に出力される。
【0034】
従来の半導体装置ではひとつのデータバスで表示データの転送を行っていたが、本発明を適用した半導体装置では、第1データバスと第2データバスとに分けて表示データの転送を行うことから、ひとつのデータバスで転送するデータ数が従来の半導体装置よりも少なくなる。このことから本発明を適用した半導体装置は、従来の半導体装置と比較してデータバスの動作周波数を低く抑えることが可能となる。
【0035】
(第2実施形態)
本実施形態における半導体装置300のブロック図を図3に示す。半導体装置300は、データ分割部310、第1の回路321、第2の回路322、制御部400、シフトレジスター431、シフトレジスター432、第1データバス331、第2データバス332、第1の端子351、第2の端子352、第1階調信号生成部341、及び、第2階調信号生成部342である。
【0036】
半導体装置100の内部ブロックと半導体装置300の内部ブロックとの対応は次のようになる。データ分割部310は、半導体装置100におけるデータ分割部110に対応する。第1の回路321は、半導体装置100における第1の回路121に対応する。第2の回路322は、半導体装置100における第2の回路122に対応する。第1データバス331は、半導体装置100における第1データバス131に対応する。第2データバス332は、半導体装置100における第2データバス132に対応する。第1階調信号生成部341は、半導体装置100における第1階調信号生成部141に対応する。第2階調信号生成部342は、半導体装置100における第2階調信号生成部142に対応する。第1の端子351は、半導体装置100における第1の端子151に対応する。第2の端子352は、半導体装置100における第2の端子152に対応する。半導体装置100及び半導体装置300において、対応する部分の機能は同等である。また、第1の回路321および第2の回路322は、第1実施形態で説明した第1の回路121および第2の回路122と同様の構造を有しており、第1の回路321は第1の演算器161及び第1のバッファー171を有し、第2の回路322は第2の演算器162及び第2のバッファー172を有する。第1の回路321の動作は第1実施形態で説明した第1の回路121の動作と同様であり、第2の回路322の動作は第1実施形態で説明した第2の回路122の動作と同様である。このため、本実施形態の説明において、第1実施形態における半導体装置100と同等の部分に対しての機能の説明は省略する。
【0037】
シフトレジスター431は、階調信号生成ユニットの数と同数の1ビットレジスターが直列に接続されたものであり、1ビットレジスターの保持する値の各々が、第1実施形態において説明した第1タイミング信号として出力される。シフトレジスター431は、制御部400から出力されるスタート指示信号411の指示により、直列に接続された複数の1ビットレジスターの一方端からオンを示す1ビットデータのシフトを開始する。オンを示す1ビットデータが順次シフトされることから、複数の第1タイミング信号のそれぞれが排他的にオンを示す信号となる。図3に第1タイミング信号441、442及び443を示す。
【0038】
シフトレジスター432は、シフトレジスター431と同様の構成を有する。シフトレジスター432は、階調信号生成ユニットの数と同数の1ビットレジスターが直列に接続されたものであり、1ビットレジスターの保持する値の各々が、第1実施形態において説明した第2タイミング信号として出力される。シフトレジスター432は、制御部400から出力されるスタート指示信号412の指示により、直列に接続された複数の1ビットレジスターの一方端からオンを示す1ビットデータのシフトを開始する。オンを示す1ビットデータが順次シフトされることから、複数の第2タイミング信号のそれぞれが排他的にオンを示す信号となる。図3に第2タイミング信号451、452及び453を示す。
【0039】
また、制御部400は、第1階調信号生成部341及び第2階調信号生成部342に対して第3タイミング信号420を出力する。第3タイミング信号420については後述する。
【0040】
第1階調信号生成部341及び第2階調信号生成部342は同様の動作を行う。このため、ここでは第1階調信号生成部341について説明する。図4に第1階調信号生成部341内部の一部を含む半導体装置300の一部のブロック図を示す。第1階調信号生成部341は、階調信号生成ユニット501及び階調信号生成ユニット502を含む。更に、階調信号生成ユニット501は、第1のラッチ511、第2のラッチ512及びデジタル−アナログ変換器513(以降、DA変換器513と呼ぶ)を含む。同様に階調信号生成ユニット502は、第1のラッチ521、第2のラッチ522及びデジタル−アナログ変換器523(以降、DA変換器523と呼ぶ)を含む。第3タイミング信号420は、第2のラッチ512及び522に対してのデータの保持タイミングを規定する信号である。第3タイミング信号420は、第1階調信号生成部341及び第2階調信号生成部342に含まれるすべての階調信号生成ユニットに対する入力信号である。
【0041】
まず、第1の回路321の出力である第3のデータ323が第1データバス331に出力され、第1タイミング信号441がオンとなるタイミングで該第3のデータ323は第1のラッチ511に保持される。次に、次の第3のデータ323が第1の回路321から出力され、第1タイミング信号442がオンとなるタイミングで該第3のデータ323が第1のラッチ521に保持される。この動作が第1階調信号生成部341に含まれるすべての階調信号生成ユニットに対して行われ、すべての第1のラッチの値が更新される。
【0042】
上述したように、第1タイミング信号はビットデータがシフトレジスター431の内部をシフトしていくことで排他的にオンになる信号であるが、一度オンになった第1タイミング信号は他の第1タイミング信号のすべてがオンとなる前に再びオンとなることはない。すべての第1のラッチが更新された後、第3タイミング信号420がオンとなり、第1のラッチに保持されたデータのすべてが対応する第2のラッチに保持される。
【0043】
階調信号生成ユニット501において、第2のラッチ512に保持されたデータは、DA変換器513によりアナログデータに変換され第1の端子351から出力される。同様に階調信号生成ユニット502において、第2のラッチ522に保持されたデータは、DA変換器523によりアナログデータに変換され第1の端子353から出力される。第1階調信号生成部341に含まれるすべての階調信号生成ユニットにおいて同様の動作が行われる。尚、第1階調信号生成部341で行われている処理と同様の処理が並列して第2階調信号生成部342で行われている。
【0044】
尚、制御部400から出力されるスタート指示信号411、スタート指示信号412及び第3タイミング信号420は、半導体装置300外部から入力される図示しない信号を元にして制御部400内で生成されるようにしてもよい。
【0045】
(第3実施形態)
本実施形態は、本発明にかかる半導体装置を用いた表示パネル装置1000である。図9に半導体装置300を複数用いた表示パネル装置1000の概略ブロック図を示す。
【0046】
表示パネル装置1000は、半導体装置300、走査ドライバー190及び表示パネル制御部180を含む。また、200が表示パネル装置1000の表示領域(以降、表示領域200と呼ぶ)である。表示パネル制御部180は、入力データ11、入力データタイミング信号12、走査信号タイミング信号13及び動作クロック信号14を出力する。また、図中191は走査信号(以降、走査信号191と呼ぶ)であり、181及び182はソース信号(以降、ソース信号181及びソース信号182と呼ぶ)である。本実施形態においては、ひとつの半導体装置300における第1の端子の数及び第2の端子の数をそれぞれM個とする。従って、走査ドライバー190に近い位置にある画素に対するソース信号を1としてカウントすると、ソース信号181は1番目のソース信号となり、ソース信号182は2*M番目のソース信号となる。尚、図9に示している半導体装置300及び走査ドライバー190の個数、走査信号191の本数、ソース信号181及びソース信号182の本数は説明のための便宜上の図示であり、本発明の実施が図に示したものに限られるものではない。
【0047】
次に、図5〜8のタイムチャートを用いて、半導体装置300における動作の説明を行う。図5、図7及び図8の各々は、半導体装置300の入力データ11から、第1の回路321及び第2の回路322内で演算結果113及び演算結果114が生成されるまでを示したタイムチャートである。図5、図7及び図8では、入力データ11として送られてくるデータの順番が異なる。演算結果113は第1のバッファー171に格納され、演算結果114は第2のバッファー172に格納される。また、CLK1は半導体装置300に入力されるクロック信号であり、図9における動作クロック信号14にあたる。CLK1は主にデータ分割部310で使用される。CLK2はCLK1を元にデータ分割部310で生成されるクロック信号であり、半導体装置300内部で主に使用されるクロック信号である。
【0048】
図6は、第1データバス331に出力された第3のデータ323及び第2データバス332に出力された第4のデータ324とデータ保持タイミング信号との関係を示すためのタイミングチャートである。第1のラッチにデータを保持するためのタイミング信号として、図6のタイミングチャートには図3で示した第1タイミング信号441及び442と第2タイミング信号451及び452を図示した。
【0049】
尚、図5〜8のタイミングチャートは、データ及び処理の流れを分かりやすく説明するために便宜上図示したものである。このため、セットアップ時間、ホールド時間及びゲートやパターン等の遅延時間など設計上必要となる要件は満たされているものとする。従って、実際のインプリメントにおいては、データの伝搬に要するクロック数やデータの伝搬のタイミングをクロックの立ち上がりにするか立下りにするかなどの設計条件により、図示したタイミングチャートとは異なる場合がある。また、以降の説明において、第1のデータ311として扱われるデータをデータa#で示し、第2のデータ312として扱われるデータをデータb#で示すことにする。ここにおいて、#は0及び自然数である。
【0050】
まず、表示パネル制御部180は、CLK1に同期を取って入力データ11を出力する。データ分割部310に入力されたデータa0は、CLK1の立ち上がりのタイミングで第1のデータ311として第1の回路321に出力される(図5−(a))。また、次のCLK1の立ち上がりのタイミングで、データa0の次に入力されたデータb0が、第2のデータ312として第2の回路322に出力される(図5−(b))。以降、データ分割部310は、入力された入力データ11をCLK1の立ち上がりのタイミングで第1の回路321及び第2の回路322に交互に出力することにより、入力データ11の分割の処理を行う。尚、データ分割部310は、入力されたCLK1からCLK2を生成し、半導体装置300内に出力する。
【0051】
第1の演算器161は、第1オペランドレジスター(図5においてRD1−1と表記、以降レジスターRD1−1と呼ぶ)の値と第2オペランドレジスター(図5においてRD1−2と表記、以降レジスターRD1−2と呼ぶ)の値とを演算リソースとして演算を行う。第1のデータ311は、CLK2の立ち上がりのタイミングでレジスターRD1−1に保持され、次のCLK2の立ち上がりのタイミングでレジスターRD1−2に保持される。第1のデータ311として出力されたデータa0が、図5−(c)でレジスターRD1−1に保持された後、次のCLK2の立ち上がりのタイミングである図5−(d)でデータa0がレジスターRD1−2に保持されると共に、データa1がレジスターRD1−1に保持されることになる。データa0及びデータa1をリソースとする演算は、図5−(e)と図5−(f)との間で行われる。この演算結果がデータc0であり、演算結果113として図5−(f)のタイミングで出力され、第1のバッファー171に保持される。以降、CLK2の立ち上がりに同期をして第1のデータ311がレジスターRD1−1に保持され、レジスターRD1−1の値がレジスターRD1−2に保持され、レジスターRD1−1に保持されたデータとレジスターRD1−2に保持されたデータとをリソースとして第1の演算器161において演算が行われ、演算結果113は第1のバッファー171に保持される。
【0052】
第2の演算器162は、第1オペランドレジスター(図5においてRD2−1と表記、以降レジスターRD2−1と呼ぶ)の値と第2オペランドレジスター(図5においてRD2−2と表記、以降レジスターRD2−2と呼ぶ)の値とを演算リソースとして演算を行う。第2のデータ312は、CLK2の立ち下がりのタイミングでレジスターRD2−1に保持され、次のCLK2の立ち下がりのタイミングでレジスターRD2−2に保持される。第2のデータ312として出力されたデータb0が、図5−(c)でレジスターRD2−1に保持された後、次のCLK2の立ち下がりのタイミングである図5−(h)でデータb0がレジスターRD2−2に保持されると共に、データb1がレジスターRD2−1に保持されることになる。データb0及びデータb1をリソースとする演算は、図5−(k)と図5−(m)との間で行われる。この演算結果がデータd0であり、演算結果114として図5−(m)のタイミングで出力され、第2のバッファー172に保持される。以降、CLK2の立ち下がりに同期をして第2のデータ312がレジスターRD2−1に保持され、レジスターRD2−1の値がレジスターRD2−2に保持され、レジスターRD2−1に保持されたデータとレジスターRD2−2に保持されたデータとをリソースとして第2の演算器162において演算が行われ、演算結果114は第2のバッファー172に保持される。
【0053】
図6のタイミングチャートは、第1データバス331及び第2データバス332に出力されたデータ(第3のデータ323及び第4のデータ324)と、該データを取り込むための第1タイミング信号441/442及び第2タイミング信号451/452とにおけるタイミングの一例を示したものである。第1タイミング信号及び第2タイミング信号は、ハイレベルとなるときがデータ保持のタイミングを指示するときである。以降の説明において、ハイレベルとなるときをオンと記載することがある。
【0054】
CLK3は、第1データバス331及び第2データバス332のバスクロックであり、上述した第1の所定のタイミング及び第2の所定のタイミングから規定されるクロックである。CLK3は、半導体装置300内部で生成されることが好ましいが、半導体装置300外部で生成されたものであってもよい。本実施形態においては、CLK3は制御部400で生成される。
【0055】
図5で示したように第2のバッファー172にデータが保持されるタイミングと第1のバッファー171にデータが保持されるタイミングとでは、CLK2において1/2周期のズレがある。しかしながら、第1のバッファー171から第1データバス331に第3のデータ323が出力されるタイミングと第2のバッファー172から第2データバス332に第4のデータ324が出力するタイミングとは同じであり、共にCLK3の立ち上がりのタイミングで出力される。第1のバッファー171及び第2のバッファー172を用いることで、それまでのタイミングのズレを吸収する制御を行うことができる。
【0056】
第1タイミング信号441は、階調信号生成ユニット501に含まれる第1のラッチ511に対して第1データバス331上のデータ(第3のデータ323)の保持を指示する信号である。これにより、第3のデータ323であるデータc0は第1のラッチ511に保持される。同様に、第1タイミング信号442は、階調信号生成ユニット502に含まれる第1のラッチ521に第1データバス331上のデータ(第3のデータ323)の保持を指示する。これにより、データc1は第1のラッチ521に保持される。
【0057】
第2データバス332に出力される第4のデータ324も第1データバス331に出力される第3のデータ323と同じ様に扱われる。図3に示すように、第2タイミング信号451は階調信号生成ユニット601の第1のラッチ(図示せず)に対して第2データバス332上のデータ(第4のデータ324)の保持を指示し、第2タイミング信号452は階調信号生成ユニット602の第1のラッチ(図示せず)に対して第2データバス332上のデータの保持を指示する。これにより、データd0は階調信号生成ユニット601の第1のラッチに保持され、データd1は階調信号生成ユニット602の第1のラッチに保持される。
【0058】
入力データ11で送られてくるデータの順番は、第1の演算器161及び第2の演算器162で行われる演算や、シフトレジスター431及びシフトレジスター432のデータビットのシフト方向により異なる。また、第1データバス331及び第2データバス332の2本のデータバスを有することから、それぞれのバスで異なる順番でデータを扱うことができる。第1の演算器161及び第2の演算器162で行う演算は、本発明においては特に規定するものではないが、本実施形態においては、第1の演算器161及び第2の演算器162において下記の式(1)による演算が行われるものとする。下記の式(1)の演算が行われる場合における入力データ11の転送方法について、次に複数の実施例を示す。
【0059】
【数1】
【0060】
式(1)において、D1(n+1)及びD1(n)と記載したのは、入力データ11として送られてくる画素データである。また、D2(n)は演算結果である。nは表示パネルの1ライン上の画素の位置を示す番号(以降、画素番号と呼ぶ)である。即ち、D1(n)及びD1(n+1)は、第1のデータ311若しくは第2のデータ312に当たり、D2(n)は第3のデータ323若しくは第4のデータ324に当たる数値となる。尚、式(1)におけるTD1及びTD2は予め定義しておく数値であり、TD1>TD2の関係にある。
【0061】
上述したように、表示ラインの1ラインにおけるひとつの半導体装置300が受け持つ画素の数は2×Mであり、第1階調信号生成部341にM個の階調信号生成ユニットがあり、第2階調信号生成部342にM個の階調信号生成ユニットが存在する。走査ドライバー190に近い側の画素番号を1とすると、D(1)〜D(M)までのデータは第1のデータ311として第1の回路321に送られるデータであり、D(M+1)〜D(2×M)のデータは第2のデータ312として第2の回路322に送られるデータである。また、式(1)から分かるように、演算には画素番号が隣り合う2つのデータが必要となる。たとえばD(M)の処理をするためにはD(M+1)が必要であり、D(2×M)を処理するためにはダミーデータが必要となる。従って、表示パネル1ラインの処理を行うために必要な第1のデータ311及び第2のデータ312の個数はそれぞれM+1個となる。
【0062】
第1タイミング信号を出力するシフトレジスター431若しくは第2タイミング信号を出力するシフトレジスター432における1ビットデータのシフト方向は、画素番号の小さいほうから行うか又は画素番号の大きいほうから行うかのそれぞれ2通りである。従って、入力データ11におけるデータ並びの順番は4通りあることになる。尚、入力データ11におけるデータ並びの順番により、第1の演算器161及び第2の演算器162における第1オペランドレジスター及び第2オペランドレジスターの扱いが異なってくるが、この制御は制御部400から出力される信号(図示せず)により行われる。
【実施例1】
【0063】
本実施例は、図10に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図10には左側に第1のデータ311、右側に第2のデータ322となるデータの順番を表の形で示しており、交互に出力される。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。この場合、表示パネル1ラインにおける第1のデータ311の最後のデータと第2のデータ312の最後のデータは同じデータとなるため、表示パネル制御部180から出力される入力データ11のデータ数を1少なくすることが可能となる。該最後のデータを含むタイミングのタイミングチャートを図8に示す。該最後のデータはデータaMとして示されている。尚、図示のスペースの関係で、図8の入力データ11の図示においてデータa(M−1)をデータa−と、データb(M−1)をデータb−とした。
【実施例2】
【0064】
本実施例は、図11に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図11における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。この場合、表示パネル1ラインにおける第1のデータ311の最初のデータと第2のデータ312の最初のデータは同じデータとなるため、表示パネル制御部180から出力される入力データ11のデータ数を1少なくすることが可能となる。図7に該最初のデータを含むタイミングのタイミングチャートを示す。該最初のデータはデータb0として入力されている。
【実施例3】
【0065】
本実施例は、図12に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図12における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。
【実施例4】
【0066】
本実施例は、図13に示した順番で入力データ11が表示パネル制御部180より出力される場合である。図13における表の記載の仕方は図10と同じである。第1階調信号生成部341に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の中心から端部に向かって配置された順に行われる。また、第2階調信号生成部342に含まれる階調信号生成ユニット内の第1のラッチへのデータの保持は、半導体装置300の端部から中心に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。尚、図10〜13において、D(dummy)と記載してあるデータはダミーデータである。ダミーデータの値は本実施形態では規定しないが、たとえば、画像表示における実験などから決めた数値でもよい。
【0067】
上記説明したように、本発明を適用することにより入力データの転送周波数よりも低い周波数で半導体装置内部の制御を行うことが可能となる。
【0068】
以上、本発明にかかる実施形態及び実施例について説明を行ったが、本発明は上記の実施形態に限られるものではない。たとえば第3実施形態において表示パネル制御部180を設けて、表示パネル制御部180から入力データタイミング信号12及び走査信号タイミング信号13を出力するようにしたが、複数用いている半導体装置100(300)のいずれかひとつにおいて同様の信号を生成して他の半導体装置100(300)に出力するようにしてもよい。また、表示パネル装置の表示画素数に応じては用いる半導体装置100(300)がひとつの場合もありえる。このような場合は、同様の信号は半導体装置100(300)内部で生成され、半導体装置100(300)の外部に出ることなく用いられる。
【符号の説明】
【0069】
11…入力データ、12…入力データタイミング信号、13…走査信号タイミング信号、14…動作クロック信号、100…半導体装置、110…データ分割部、111…第1のデータ、112…第2のデータ、113…演算結果、114…演算結果、121…第1の回路、122…第2の回路、123…第3のデータ、124…第4のデータ、131…第1データバス、132…第2データバス、141…第1階調信号生成部、142…第2階調信号生成部、151…第1の端子、152…第2の端子、161…第1の演算器、162…第2の演算器、171…第1のバッファー、172…第2のバッファー、180…表示パネル制御部、181…ソース信号、182…ソース信号、190…走査ドライバー、191…走査信号、200…表示領域、300…半導体装置、310…データ分割部、311…第1のデータ、312…第2のデータ、321…第1の回路、322…第2の回路、323…第3のデータ、324…第4のデータ、331…第1データバス、332…第2データバス、341…第1階調信号生成部、342…第2階調信号生成部、351…第1の端子、352…第2の端子、353…第1の端子、400…制御部、411…スタート指示信号、412…スタート指示信号、420…第3タイミング信号、431…シフトレジスター、432…シフトレジスター、441…第1タイミング信号、442…第1タイミング信号、451…第2タイミング信号、452…第2タイミング信号、501…階調信号生成ユニット、502…階調信号生成ユニット、511…第1のラッチ、512…第2のラッチ、513…DA変換器、521…第1のラッチ、522…第2のラッチ、523…DA変換器、601…階調信号生成ユニット、602…階調信号生成ユニット、1000…表示パネル装置。
【特許請求の範囲】
【請求項1】
表示パネルに信号を駆動する半導体装置であって、
前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、
前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、
前記第1の辺の第2の領域に設けられた第2の端子と、
前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、
前記第1データバスに接続された第1の回路と、
前記第2データバスに接続された第2の回路と、
データ分割部と、を含み、
データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、
前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、
前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする半導体装置。
【請求項2】
前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、
前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、
前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、
前記第1の端子の個数と前記第2の端子の個数とが同数であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、
前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、
前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、
前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることを特徴とする請求項4に記載の半導体装置。
【請求項6】
更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、
前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることを特徴とする請求項6に記載の半導体装置。
【請求項1】
表示パネルに信号を駆動する半導体装置であって、
前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、
前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、
前記第1の辺の第2の領域に設けられた第2の端子と、
前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、
前記第1データバスに接続された第1の回路と、
前記第2データバスに接続された第2の回路と、
データ分割部と、を含み、
データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、
前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、
前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする半導体装置。
【請求項2】
前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、
前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、
前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、
前記第1の端子の個数と前記第2の端子の個数とが同数であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、
前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、
前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、
前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることを特徴とする請求項4に記載の半導体装置。
【請求項6】
更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、
前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることを特徴とする請求項6に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−128133(P2012−128133A)
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願番号】特願2010−278916(P2010−278916)
【出願日】平成22年12月15日(2010.12.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願日】平成22年12月15日(2010.12.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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