半導体装置
【目的】内部回路から発生する電源ノイズを低減するためのバイパスコンデンサを、半導体チップ内部に形成してシステムの小型化およびノイズ低減能力の向上を図る。
【構成】多層配線構造の半導体チップの外周に沿って、層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対向する下層配線３と上層配線６とをそれぞれ電源配線と接地電位配線として、バイパスキャパシタとする。
【効果】半導体チップの面積を増加することなく、電源ノイズを低減するための大きな容量値をもつバイパスキャパシタを形成することができる。従来半導体チップの外部に実装していたキャパシタを削減して、システムを小型化することができる。半導体チップ内部にバイパスコンデンサを形成することにより、電源ノイズ低減効果が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低減を図ることができる。
【構成】多層配線構造の半導体チップの外周に沿って、層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対向する下層配線３と上層配線６とをそれぞれ電源配線と接地電位配線として、バイパスキャパシタとする。
【効果】半導体チップの面積を増加することなく、電源ノイズを低減するための大きな容量値をもつバイパスキャパシタを形成することができる。従来半導体チップの外部に実装していたキャパシタを削減して、システムを小型化することができる。半導体チップ内部にバイパスコンデンサを形成することにより、電源ノイズ低減効果が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低減を図ることができる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多層配線構造の半導体集積回路における容量素子に関するものである。
【０００２】
【従来の技術】半導体チップをプリント基板に実装するとき、半導体チップに隣接してキャパシタ（コンデンサ）が実装される。半導体チップ内部で発生したノイズが誤動作を引き起こすのを防ぐためである。これはバイパスキャパシタと呼ばれている。
【０００３】Ｃ−ＭＯＳスィッチに用いられるバイパスキャパシタについて、図４（ａ）〜（ｃ）を参照して説明する。
【０００４】図４（ａ）および（ｂ）に示すように入力信号ＶINがローレベルからハイレベルに変化する瞬間に、ＰチャネルＦＥＴＱ1 およびＮチャネルＦＥＴＱ2 が同時に導通する。電源ＶDDとＧＮＤとの間に、ＦＥＴＱ1 ，Ｑ2 のソース−ドレイン電流が流れる。この電流が電源ラインに流れ込んで、電源ラインのインピーダンスによって電圧変動が生じる。これが内部回路で生じるスィッチングノイズである。特に高速動作のときにノイズ発生が大きく、半導体集積回路の誤動作の原因になる。
【０００５】そのため半導体チップをプリント基板に実装するとき、図４（ｃ）に示すように半導体チップＩＣ1 ，ＩＣ2 のそれぞれに隣接して、容量０．０１〜１μＦのバイパスキャパシタＣ1 ，Ｃ2 を電源ＶDDとＧＮＤとの間に実装して電源ノイズを抑制する。高周波電流が電源ラインをバイパスしてキャパシタＣ1 ，Ｃ2 の充放電によって供給される。
【０００６】
【発明が解決しようとする課題】バイパスキャパシタを半導体チップに隣接して実装しても、半導体チップからの電源ラインのインピーダンスよりもバイパスキャパシタのインピーダンスを小さくしなければならない。バイパス効果が得られないと、ノイズを低減することができないので、３ｃｍ以下の配線で接続しなければならない。
【０００７】そのため、１個のバイパスキャパシタで複数の半導体チップのノイズを低減することはできない。充分にノイズを低減するには、半導体チップ１個毎に３ｃｍ以内のところに実装する必要がある。特に高速動作を行なうシステムにおいては、バイパスコンデンサによって構成部品数が増加して、システムの小型化が困難になっている。
【０００８】その対策として、半導体チップの内部に０．０１〜１μＦという大容量のバイパスキャパシタを形成するのは、現状では極めて実現性に乏しかった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路は、半導体基板の一主面上の外周部に沿って形成された接地電位配線および電源配線となる下層配線および上層配線が、薄い絶縁膜または高誘電率膜からなる層間絶縁膜を挟んで対向して容量素子を構成しているものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）および（ｂ）の平面図および、図１（ａ）のＡ−Ｂ断面図である図１（ｃ）を参照して説明する。
【００１１】半導体チップのコーナー部を模式的に示す図１（ａ）において、半導体基板１の周辺部にはボンディングパッドＣが形成され、その内側に下層配線と上層配線とがオーバーラップしたキャパシタ部Ｄが形成されている。このキャパシタ部Ｄは図１（ｂ）に示すように、半導体チップである半導体基板１の外周に沿って形成されている。
【００１２】図１（ｃ）において半導体基板１の外周から順にボンディングパッドＣ、キャパシタ部Ｄ、内部の上下層配線分離部Ｅが形成されている。ここで下層配線３と上層配線６とに挟まれた層間絶縁膜４は、キャパシタ部Ｄで薄くなっている。キャパシタ部Ｄでは、薄い層間絶縁膜４ａを容量絶縁膜とし、下層配線３および上層配線６はそれぞれ電源配線および接地電位配線となって、バイパスコンデンサを構成している。
【００１３】このバイパスコンデンサの形成方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００１４】はじめに図２（ａ）に示すように、拡散層形成済みの半導体基板１上に形成された酸化膜２上に例えば厚さ１μｍのＡｌ（アルミニウム）をスパッタしてから、レジスト（図示せず）をマスクとして選択エッチングすることにより、下層配線３を形成する。下層配線３によって拡散層（図示せず）との間の接続が行なわれている。つぎにＣＶＤ法により厚さ１μｍの酸化膜からなる層間絶縁膜を堆積してから、レジスト５をパターニングする。
【００１５】つぎに図２（ｂ）に示すように、レジスト５をマスクとして層間絶縁膜４をエッチングしたのち、ＣＶＤ法により厚さ１５ｎｍの酸化シリコン膜からなる容量絶縁膜４ｂを堆積する。
【００１６】つぎに図２（ｃ）に示すように、厚さ１μｍのアルミニウムからなる上層配線６を形成したのち、厚さ１μｍの表面保護膜７を形成する。このとき半導体基板１上の能動素子に接続された下層配線３に対して、上層配線６の接続が行なわれている。
【００１７】本実施例において、例えば１１ｍｍ角の半導体チップの周辺において、４辺に長さ１０ｍｍのキャパシタを形成する。幅４５０μｍにわたって、厚さ１５ｎｍの薄い酸化シリコン膜を形成すると、容量値が０．０４μＦの実用に耐えるバイパスキャパシタが得られる。しかも半導体チップ面積はほとんど増加しない。
【００１８】通常、電源配線および接地電位配線は半導体チップの外周に沿って、それぞれ幅２００μｍ、間隔５０μｍの同一配線層で形成されている。合計２００μｍ×２本＋５０μｍ＝４５０μｍの幅をもっている。本実施例ではこの幅でバイパスキャパシタを形成することができるので、半導体チップ面積の拡大を伴なうことなく、効果的なノイズ低減を行なうことができる。
【００１９】つぎに第２の実施例について、図３（ａ）を参照して説明する。
【００２０】本実施例においては、下層配線３にスリットを形成したのち、容量絶縁膜４ｂおよび表面保護膜７を形成した。下層配線３の側壁も容量となるので、例えば厚さ１μｍの下層配線３に幅１μｍのスリットを形成することにより、約３０％大きな容量をもつバイパスキャパシタを得ることができる。容量絶縁膜の膜厚と誘電率、そして長さと幅とを設定することにより、０．１μＦ以下の任意の容量値を得ることができる。
【００２１】つぎに本発明の第３の実施例について、図３R>３（ｂ）を参照して説明する。
【００２２】本実施例においては、下層配線３と上層配線６との間に選択的に高誘電率膜４ｃを形成して容量絶縁膜とする。例えば窒化シリコン膜を用いると、酸化シリコン膜の比誘電率３．９に対して、窒化シリコン膜の比誘電率は７．５と約１．９倍の容量値を得ることができる。また容量部のみに選択的に高誘電率膜を形成することにより、厚い層間絶縁膜４で分離された領域には高周波特性などに影響を与えることがない。
【００２３】
【発明の効果】下層配線および上層配線が層間絶縁膜を挟んで対向して容量素子を構成している。半導体チップの外周に沿って、電源配線および接地電位配線となる下層配線および上層配線を対向させる。層間絶縁膜を局部的に薄くするか、高誘電率膜とすることによりノイズ低減のためのバイパスキャパシタを構成する。
【００２４】従来半導体チップに隣接して実装していた、０．０１〜１μＦの大容量のキャパシタを半導体チップの内部に形成することができる。プリント基板上の構成部品数を減らして、システムの小型化を図ることができる。
【００２５】バイパス効果を上げるには、可能な限りノイズ発生源である半導体チップ内の回路に近づける必要がある。半導体チップの面積を増加させることなく内部にキャパシタを形成して、理想的なバイパス効果を得ることができる。
【００２６】さらに電源配線と接地電位配線とを対向させることにより電流ループを作ることなく、最も効率的にＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減させることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の第１の実施例を示す平面図である。（ｃ）は（ａ）のＡ−Ｂ断面図である。
【図２】本発明の第１の実施例を工程順に示す断面図である。
【図３】（ａ）は本発明の第２の実施例を示す断面図である。（ｂ）は本発明の第３の実施例を示す断面図である。
【図４】（ａ）はＣＭＯＳスィッチの回路図である。（ｂ）はＣＭＯＳスィッチの波形を示すグラフである。（ｃ）は従来の半導体チップをプリント基板に実装した半導体集積回路を示す模式図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
３ 下層配線
４ 層間絶縁膜
４ａ 容量絶縁膜
４ｂ 高誘電率膜
５ レジスト
６ 上層配線
７ 表面保護膜
８ プリント基板
Ｃ ボンディングパッド
Ｄ キャパシタ部
Ｅ 上・下層配線分離部
ＶDD 電源
ＶIN 入力信号
ＶOUT 出力信号
Ｑ1 ＰチャネルＦＥＴ
Ｑ2 ＮチャネルＦＥＴ
Ｃ1 ，Ｃ2 バイパスキャパシタ
ＩＣ1 ，ＩＣ2 半導体チップ
【０００１】
【産業上の利用分野】本発明は多層配線構造の半導体集積回路における容量素子に関するものである。
【０００２】
【従来の技術】半導体チップをプリント基板に実装するとき、半導体チップに隣接してキャパシタ（コンデンサ）が実装される。半導体チップ内部で発生したノイズが誤動作を引き起こすのを防ぐためである。これはバイパスキャパシタと呼ばれている。
【０００３】Ｃ−ＭＯＳスィッチに用いられるバイパスキャパシタについて、図４（ａ）〜（ｃ）を参照して説明する。
【０００４】図４（ａ）および（ｂ）に示すように入力信号ＶINがローレベルからハイレベルに変化する瞬間に、ＰチャネルＦＥＴＱ1 およびＮチャネルＦＥＴＱ2 が同時に導通する。電源ＶDDとＧＮＤとの間に、ＦＥＴＱ1 ，Ｑ2 のソース−ドレイン電流が流れる。この電流が電源ラインに流れ込んで、電源ラインのインピーダンスによって電圧変動が生じる。これが内部回路で生じるスィッチングノイズである。特に高速動作のときにノイズ発生が大きく、半導体集積回路の誤動作の原因になる。
【０００５】そのため半導体チップをプリント基板に実装するとき、図４（ｃ）に示すように半導体チップＩＣ1 ，ＩＣ2 のそれぞれに隣接して、容量０．０１〜１μＦのバイパスキャパシタＣ1 ，Ｃ2 を電源ＶDDとＧＮＤとの間に実装して電源ノイズを抑制する。高周波電流が電源ラインをバイパスしてキャパシタＣ1 ，Ｃ2 の充放電によって供給される。
【０００６】
【発明が解決しようとする課題】バイパスキャパシタを半導体チップに隣接して実装しても、半導体チップからの電源ラインのインピーダンスよりもバイパスキャパシタのインピーダンスを小さくしなければならない。バイパス効果が得られないと、ノイズを低減することができないので、３ｃｍ以下の配線で接続しなければならない。
【０００７】そのため、１個のバイパスキャパシタで複数の半導体チップのノイズを低減することはできない。充分にノイズを低減するには、半導体チップ１個毎に３ｃｍ以内のところに実装する必要がある。特に高速動作を行なうシステムにおいては、バイパスコンデンサによって構成部品数が増加して、システムの小型化が困難になっている。
【０００８】その対策として、半導体チップの内部に０．０１〜１μＦという大容量のバイパスキャパシタを形成するのは、現状では極めて実現性に乏しかった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路は、半導体基板の一主面上の外周部に沿って形成された接地電位配線および電源配線となる下層配線および上層配線が、薄い絶縁膜または高誘電率膜からなる層間絶縁膜を挟んで対向して容量素子を構成しているものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）および（ｂ）の平面図および、図１（ａ）のＡ−Ｂ断面図である図１（ｃ）を参照して説明する。
【００１１】半導体チップのコーナー部を模式的に示す図１（ａ）において、半導体基板１の周辺部にはボンディングパッドＣが形成され、その内側に下層配線と上層配線とがオーバーラップしたキャパシタ部Ｄが形成されている。このキャパシタ部Ｄは図１（ｂ）に示すように、半導体チップである半導体基板１の外周に沿って形成されている。
【００１２】図１（ｃ）において半導体基板１の外周から順にボンディングパッドＣ、キャパシタ部Ｄ、内部の上下層配線分離部Ｅが形成されている。ここで下層配線３と上層配線６とに挟まれた層間絶縁膜４は、キャパシタ部Ｄで薄くなっている。キャパシタ部Ｄでは、薄い層間絶縁膜４ａを容量絶縁膜とし、下層配線３および上層配線６はそれぞれ電源配線および接地電位配線となって、バイパスコンデンサを構成している。
【００１３】このバイパスコンデンサの形成方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００１４】はじめに図２（ａ）に示すように、拡散層形成済みの半導体基板１上に形成された酸化膜２上に例えば厚さ１μｍのＡｌ（アルミニウム）をスパッタしてから、レジスト（図示せず）をマスクとして選択エッチングすることにより、下層配線３を形成する。下層配線３によって拡散層（図示せず）との間の接続が行なわれている。つぎにＣＶＤ法により厚さ１μｍの酸化膜からなる層間絶縁膜を堆積してから、レジスト５をパターニングする。
【００１５】つぎに図２（ｂ）に示すように、レジスト５をマスクとして層間絶縁膜４をエッチングしたのち、ＣＶＤ法により厚さ１５ｎｍの酸化シリコン膜からなる容量絶縁膜４ｂを堆積する。
【００１６】つぎに図２（ｃ）に示すように、厚さ１μｍのアルミニウムからなる上層配線６を形成したのち、厚さ１μｍの表面保護膜７を形成する。このとき半導体基板１上の能動素子に接続された下層配線３に対して、上層配線６の接続が行なわれている。
【００１７】本実施例において、例えば１１ｍｍ角の半導体チップの周辺において、４辺に長さ１０ｍｍのキャパシタを形成する。幅４５０μｍにわたって、厚さ１５ｎｍの薄い酸化シリコン膜を形成すると、容量値が０．０４μＦの実用に耐えるバイパスキャパシタが得られる。しかも半導体チップ面積はほとんど増加しない。
【００１８】通常、電源配線および接地電位配線は半導体チップの外周に沿って、それぞれ幅２００μｍ、間隔５０μｍの同一配線層で形成されている。合計２００μｍ×２本＋５０μｍ＝４５０μｍの幅をもっている。本実施例ではこの幅でバイパスキャパシタを形成することができるので、半導体チップ面積の拡大を伴なうことなく、効果的なノイズ低減を行なうことができる。
【００１９】つぎに第２の実施例について、図３（ａ）を参照して説明する。
【００２０】本実施例においては、下層配線３にスリットを形成したのち、容量絶縁膜４ｂおよび表面保護膜７を形成した。下層配線３の側壁も容量となるので、例えば厚さ１μｍの下層配線３に幅１μｍのスリットを形成することにより、約３０％大きな容量をもつバイパスキャパシタを得ることができる。容量絶縁膜の膜厚と誘電率、そして長さと幅とを設定することにより、０．１μＦ以下の任意の容量値を得ることができる。
【００２１】つぎに本発明の第３の実施例について、図３R>３（ｂ）を参照して説明する。
【００２２】本実施例においては、下層配線３と上層配線６との間に選択的に高誘電率膜４ｃを形成して容量絶縁膜とする。例えば窒化シリコン膜を用いると、酸化シリコン膜の比誘電率３．９に対して、窒化シリコン膜の比誘電率は７．５と約１．９倍の容量値を得ることができる。また容量部のみに選択的に高誘電率膜を形成することにより、厚い層間絶縁膜４で分離された領域には高周波特性などに影響を与えることがない。
【００２３】
【発明の効果】下層配線および上層配線が層間絶縁膜を挟んで対向して容量素子を構成している。半導体チップの外周に沿って、電源配線および接地電位配線となる下層配線および上層配線を対向させる。層間絶縁膜を局部的に薄くするか、高誘電率膜とすることによりノイズ低減のためのバイパスキャパシタを構成する。
【００２４】従来半導体チップに隣接して実装していた、０．０１〜１μＦの大容量のキャパシタを半導体チップの内部に形成することができる。プリント基板上の構成部品数を減らして、システムの小型化を図ることができる。
【００２５】バイパス効果を上げるには、可能な限りノイズ発生源である半導体チップ内の回路に近づける必要がある。半導体チップの面積を増加させることなく内部にキャパシタを形成して、理想的なバイパス効果を得ることができる。
【００２６】さらに電源配線と接地電位配線とを対向させることにより電流ループを作ることなく、最も効率的にＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減させることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の第１の実施例を示す平面図である。（ｃ）は（ａ）のＡ−Ｂ断面図である。
【図２】本発明の第１の実施例を工程順に示す断面図である。
【図３】（ａ）は本発明の第２の実施例を示す断面図である。（ｂ）は本発明の第３の実施例を示す断面図である。
【図４】（ａ）はＣＭＯＳスィッチの回路図である。（ｂ）はＣＭＯＳスィッチの波形を示すグラフである。（ｃ）は従来の半導体チップをプリント基板に実装した半導体集積回路を示す模式図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
３ 下層配線
４ 層間絶縁膜
４ａ 容量絶縁膜
４ｂ 高誘電率膜
５ レジスト
６ 上層配線
７ 表面保護膜
８ プリント基板
Ｃ ボンディングパッド
Ｄ キャパシタ部
Ｅ 上・下層配線分離部
ＶDD 電源
ＶIN 入力信号
ＶOUT 出力信号
Ｑ1 ＰチャネルＦＥＴ
Ｑ2 ＮチャネルＦＥＴ
Ｃ1 ，Ｃ2 バイパスキャパシタ
ＩＣ1 ，ＩＣ2 半導体チップ
【特許請求の範囲】
【請求項１】 半導体基板の一主面上に形成された下層配線および上層配線が層間絶縁膜を挟んで対向して容量素子を構成している半導体装置。
【請求項２】 層間絶縁膜が薄くなった領域を挟んで下層配線および上層配線が容量素子を構成している請求項１記載の半導体装置。
【請求項３】 層間絶縁膜の一部が高誘電率膜からなり、前記高誘電率膜が下層配線および上層配線に挟まれて容量素子を構成している請求項１記載の半導体装置。
【請求項４】 容量素子を構成している下層配線および上層配線が、電源配線および接地配線になっている請求項１記載の半導体装置。
【請求項５】 容量素子を構成している下層配線および上層配線が半導体基板の一主面の外周に形成されている請求項１記載の半導体装置。
【請求項１】 半導体基板の一主面上に形成された下層配線および上層配線が層間絶縁膜を挟んで対向して容量素子を構成している半導体装置。
【請求項２】 層間絶縁膜が薄くなった領域を挟んで下層配線および上層配線が容量素子を構成している請求項１記載の半導体装置。
【請求項３】 層間絶縁膜の一部が高誘電率膜からなり、前記高誘電率膜が下層配線および上層配線に挟まれて容量素子を構成している請求項１記載の半導体装置。
【請求項４】 容量素子を構成している下層配線および上層配線が、電源配線および接地配線になっている請求項１記載の半導体装置。
【請求項５】 容量素子を構成している下層配線および上層配線が半導体基板の一主面の外周に形成されている請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開平５−２８３６１１
【公開日】平成５年（１９９３）１０月２９日
【国際特許分類】
【出願番号】特願平４−７５０２５
【出願日】平成４年（１９９２）３月３１日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【公開日】平成５年（１９９３）１０月２９日
【国際特許分類】
【出願日】平成４年（１９９２）３月３１日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
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