可変利得増幅器及び受信装置
【課題】線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供する。
【解決手段】第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、第２可変利得増幅器は、第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源が出力する電流Ｉ１を急峻に立ち下げる。
【解決手段】第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、第２可変利得増幅器は、第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源が出力する電流Ｉ１を急峻に立ち下げる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変利得増幅器に関するものであり、特に半導体集積回路上に集積されて利得を自動で制御することに使用される可変利得増幅器に関する。
【背景技術】
【０００２】
半導体集積回路で用いられて、利得の制御が可能である可変利得増幅器は、例えば、デジタル衛星放送を受信する受信装置が備える半導体集積回路において用いられる。
【０００３】
図５は、従来の受信装置１０１のブロック図である。受信装置１０１は、一般的なダイレクトコンバージョン型の受信装置であって、半導体を用いて集積回路化されている。
【０００４】
〔受信装置１０１〕
（受信装置１０１の構成）
図５の受信装置１０１は、受信信号の入力端子１０２と、出力端子１０９とが設けられている。また、受信装置１０１は、高周波可変利得増幅器１０３、周波数変換器（ミキサ）１０４、低周波可変利得増幅器１０５、ローパスフィルタ１０６、出力増幅器１０７、ローカル信号生成器（局所信号生成器）１０８を備えている。さらに、受信装置１０１は、出力信号レベル検出回路１１０、第１利得制御回路１１１、及び、第２利得制御回路１１２を備えている。
【０００５】
図５の受信装置１０１において、受信装置１０１に接続されたアンテナ１６０の出力が、入力端子１０２を介して、高周波可変利得増幅器１０３の入力に接続されている。高周波可変利得増幅器１０３の出力は、周波数変換器１０４の第１入力に接続されている。ローカル信号生成器１０８の出力は、周波数変換器１０４の第２入力に接続されている。
【０００６】
周波数変換器１０４の出力は、低周波可変利得増幅器１０５の入力に接続されている。低周波可変利得増幅器１０５の出力は、ローパスフィルタ１０６の入力に接続されている。ローパスフィルタ１０６の出力は、出力増幅器１０７の入力へ接続されている。
【０００７】
出力増幅器１０７の出力は、出力端子１０９と、出力信号レベル検出回路１１０の入力とに接続されている。出力信号レベル検出回路１１０の出力は、第１利得制御回路１１１の入力と、第２利得制御回路１１２の入力とに接続されている。
【０００８】
第１利得制御回路１１１の第１出力は、高周波可変利得増幅器１０３の第１制御入力に接続されている。第１利得制御回路１１１の第２出力は、高周波可変利得増幅器１０３の第２制御入力に接続されている。第２利得制御回路１１２の第１出力は、低周波可変利得増幅器１０５の第１制御入力に接続されている。そして、第２利得制御回路１１２の第２出力は、低周波可変利得増幅器１０５の第２制御入力に接続されている。
【０００９】
高周波可変利得増幅器１０３は、周波数変換器１０４によって周波数変換がなされる前の、周波数が比較的高い信号に対応する高周波可変利得増幅器である。
【００１０】
低周波可変利得増幅器１０５は、周波数変換器１０４によって周波数変換がなされた後の、周波数が比較的低い信号に対応する低周波可変利得増幅器である。
【００１１】
第１利得制御回路１１１は、高周波可変利得増幅器１０３が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−１を、高周波可変利得増幅器１０３の第１制御入力へ出力する。また、第１利得制御回路１１１は、高周波可変利得増幅器１０３が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、高周波可変利得増幅器１０３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−１及び制御電圧Ｖｃは、第１利得制御信号を構成する。
【００１２】
第２利得制御回路１１２は、低周波可変利得増幅器１０５が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−２を、低周波可変利得増幅器１０５の第１制御入力へ出力する。また、第２利得制御回路１１２は、低周波可変利得増幅器１０５が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、高周波可変利得増幅器１０３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−２及び制御電圧Ｖｃは、第２利得制御信号を構成する。
【００１３】
（受信装置１０１の動作）
図５の受信装置１０１では、アンテナ１６０が受信する信号であって、入力端子１０２を介して高周波可変利得増幅器１０３に入力される受信信号は、高周波可変利得増幅器１０３によって、増幅されるか、減衰される。
【００１４】
高周波可変利得増幅器１０３の出力信号は、周波数変換器１０４の第１入力に入力される。周波数変換器１０４は、ローカル信号生成器１０８から出力されて周波数変換器１０４の第２入力に入力されるローカル信号（局所信号）により、第１入力に入力された信号に対して周波数変換を行う。周波数変換がなされた後の、周波数が比較的低い信号は、周波数変換器１０４の出力信号として、低周波可変利得増幅器１０５に入力される。
【００１５】
低周波可変利得増幅器１０５は、第２利得制御回路１１２から出力される第２利得制御信号によって、利得が増減される。これにより、低周波可変利得増幅器１０５に入力される信号は、低周波可変利得増幅器１０５によって、増幅されるか、減衰される。従って、低周波可変利得増幅器１０５から出力される信号の信号レベルが、所定の第１レベルとなる。
【００１６】
低周波可変利得増幅器１０５の出力信号は、ローパスフィルタ１０６に出力される。ローパスフィルタ１０６は、低周波可変利得増幅器１０５の出力信号における高周波成分を減衰して、高周波成分を減衰した後の信号を、出力増幅器１０７に出力する。
【００１７】
出力増幅器１０７は、ローパスフィルタ１０６の出力信号を増幅して、出力増幅器１０７の出力信号を生成する。出力増幅器１０７の出力信号は、出力端子１０９を介して受信装置１０１の外部へ出力されるとともに、出力信号レベル検出回路１１０に出力される。
【００１８】
出力信号レベル検出回路１１０は、出力増幅器１０７の出力信号が入力されることにより、出力増幅器１０７の出力信号の信号レベルである所定の第２レベルを検出する。当該第２レベルは、出力増幅器１０７による増幅のために、低周波可変利得増幅器１０５の出力信号の信号レベルである上記第１レベルよりも高い。
【００１９】
出力信号レベル検出回路１１０は、第２レベルの検出後に、指示信号Ｓ−ｏｒｄｅｒを第１利得制御回路１１１に出力する。指示信号Ｓ−ｏｒｄｅｒは、第２レベルに応じた信号であって、高周波可変利得増幅器１０３の利得を制御するために必要である、信号及び電圧の生成を指示する信号である。
【００２０】
また、出力信号レベル検出回路１１０は、第２レベルの検出後に、指示信号Ｓ−ｏｒｄｅｒを第２利得制御回路１１２に出力する。指示信号Ｓ−ｏｒｄｅｒは、第２レベルに応じた信号であって、低周波可変利得増幅器１０５の利得を制御するために必要である、信号及び電圧の生成を指示する信号である。
【００２１】
第１利得制御回路１１１には、出力信号レベル検出回路１１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第１利得制御回路１１１は、ＦＥＴ制御信号Ｓｃ−１を生成して高周波可変利得増幅器１０３の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して高周波可変利得増幅器１０３の第２制御入力へ出力する。これにより、高周波可変利得増幅器１０３の利得が制御される（増減される）。
【００２２】
同様に、第２利得制御回路１１２には、出力信号レベル検出回路１１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第２利得制御回路１１２は、ＦＥＴ制御信号Ｓｃ−２を生成して低周波可変利得増幅器１０５の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して低周波可変利得増幅器１０５の第２制御入力へ出力する。これにより、低周波可変利得増幅器１０５の利得が制御される（増減される）。
【００２３】
以上のように、図５の受信装置１０１では、出力信号レベル検出回路１１０、第１利得制御回路１１１、及び、第２利得制御回路１１２によって、高周波可変利得増幅器１０３の利得と低周波可変利得増幅器１０５の利得とがフィードバック制御される。これにより、出力端子１０９を介して受信装置１０１の外部に出力される出力信号の信号レベルの最大レベルを、第２レベルにすることが出来る。
【００２４】
ここで、高周波可変利得増幅器１０３に入力される信号の信号レベルが低い場合を考える。この場合、図５の受信装置１０１全体として、低いＮＦ（noise figure：雑音指数）が必要となる。
【００２５】
入力信号レベルが低い場合、即ち、高い利得が必要な場合には、高周波可変利得増幅器１０３のＮＦを低くすればよい。何故なら、受信装置１０１全体としてのＮＦと、高周波可変利得増幅器１０３のＮＦとが略等しいので、高周波可変利得増幅器１０３のＮＦを定めれば、受信装置１０１全体としてのＮＦが概ね決定されるためである。
【００２６】
また、入力信号レベルが高い場合には、図５の受信装置１０１全体として、高い線形性が必要となる。
【００２７】
入力信号レベルが高い場合、即ち、低い利得が必要な場合には、高周波可変利得増幅器１０３の線形性を高くすればよい。何故なら、受信装置１０１全体としての線形性と、高周波可変利得増幅器１０３の線形性とが略等しいので、高周波可変利得増幅器１０３の線形性を定めれば、受信装置１０１全体としての線形性が概ね決定されるためである。
【００２８】
上述したように、高周波可変利得増幅器１０３に入力される信号の信号レベルが低い場合と、高周波可変利得増幅器１０３に入力される信号の信号レベルが高い場合との両方に対応することが出来るように設計された場合を考える。この場合、高周波可変利得増幅器１０３には、利得が高い場合における低いＮＦと、利得が低い場合における高い線形性との両者が要求される。
【００２９】
さらに、フィードバック制御による安定した動作を実現するために、高周波可変利得増幅器１０３と低周波可変利得増幅器１０５との利得変化は、「単調かつ連続的」であること（または不連続を十分に小さくすること）が必要である。
【００３０】
ここで、単調かつ連続的な利得変化の例を３つ示す。
【００３１】
第１例として、高周波可変利得増幅器１０３の入力信号の信号レベルと、高周波可変利得増幅器１０３の利得とが、比例する場合、または、反比例する場合、単調かつ連続的な利得変化であると言える。
【００３２】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルと、低周波可変利得増幅器１０５の利得とが、比例する場合、または、反比例する場合、単調かつ連続的な利得変化であると言える。
【００３３】
第２例として、高周波可変利得増幅器１０３の入力信号の信号レベルの変化に対して、高周波可変利得増幅器１０３の利得が、一次関数的に変化する場合、または、二次関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３４】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルの変化に対して、低周波可変利得増幅器１０５の利得が、一次関数的に変化する場合、または、二次関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３５】
但し、二次関数的に変化する場合は、変数の符号が変化しないことが求められる。
【００３６】
第３例として、高周波可変利得増幅器１０３の入力信号の信号レベルの変化に対して、高周波可変利得増幅器１０３の利得が、指数関数的に変化する場合、または、対数関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３７】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルの変化に対して、低周波可変利得増幅器１０５の利得が、指数関数的に変化する場合、または、対数関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３８】
但し、本発明における「単調かつ連続的」とは、利得変化についての上記第１例〜第３例に限定されない。なお、単純に数式化できない変化であっても、制御電圧Ｖｃの変化に対して出力電圧信号Ｖが逆転せずにアナログ的に連続的な変化していれば、「単調かつ連続的」に変化しているものとする。
【００３９】
上述した単純に数式化できない変化は、図７の（ｃ），（ｆ）の出力電圧信号Ｖ、及び、図１の（ｃ），（ｆ），（ｉ），（ｌ），（ｏ）の出力電圧信号Ｖに示される。図７及び図１については後述する。
【００４０】
高周波可変利得増幅器（図５の高周波可変利得増幅器１０３）において、利得が高い場合における低いＮＦ、利得が低い場合における高い線形性、及び、単調かつ連続的な利得変化を実現するものが、特許文献１に開示されている。特許文献１の可変利得増幅器では、可変利得増幅器を複数備え、複数の可変利得増幅器の利得を、段階的に制御することが開示されている。
【００４１】
また、特許文献１の可変利得増幅器では、可変Ｇｍ回路（可変コンダクタンス回路）を複数備え、複数の可変Ｇｍ回路のコンダクタンスを、段階的に制御することも開示されている。
【先行技術文献】
【特許文献】
【００４２】
【特許文献１】特開２００２−２５２５３２号公報（２００２年０９月０６日公開）
【発明の概要】
【発明が解決しようとする課題】
【００４３】
上述したように、特許文献１の可変利得増幅器では、可変Ｇｍ回路を複数備え、複数の可変Ｇｍ回路を並列接続して、複数の可変Ｇｍ回路のコンダクタンスを、段階的に制御する。これにより、利得が高い場合における低いＮＦ、利得が低い場合における高い線形性、及び、単調かつ連続的な利得変化を実現することが出来る。
【００４４】
しかし、複数の可変Ｇｍ回路を常に動作させることは、消費電力の増大を招く。
【００４５】
そこで、複数の可変Ｇｍ回路の内、利得の決定に支配的でない可変Ｇｍ回路の動作を停止させて、消費電力の増大を抑制することが考えられる。
【００４６】
なお、利得の決定に支配的でない可変Ｇｍ回路に関して、当該可変Ｇｍ回路を用いて利得変化を行ったとしても、可変利得増幅器全体としての利得は、大きくは変化しない。
【００４７】
しかし、利得が切り替わる点において、可変Ｇｍ回路のバイアス電流をオン、オフすると、利得変化が単調ではなくなる場合がある（または利得変化が連続的ではなくなる場合がある）。
【００４８】
利得変化が単調ではなくなること、及び、利得変化が連続的ではなくなることを防ぐためには、可変Ｇｍ回路のバイアス電流を徐々に（なだらかに）変化させる。これにより、可変利得増幅器から外部に出力され電流を、徐々に減らしていく（または徐々に増やしていく）ことが考えられる。
【００４９】
しかし、ＣＭＯＳトランジスタ（Complementary Metal-Oxide-Semiconductor transistor：相補性金属酸化膜半導体トランジスタ）を用いた可変Ｇｍ回路において、バイアス電流を徐々に変化させると、以下の問題が生じる。即ち、バイアス電流が小さい領域において、可変利得増幅器全体の線形性が悪化する。
【００５０】
可変利得増幅器全体における線形性の悪化について、図６を用いて以下に説明する。図６は、２つの可変Ｇｍ回路を並列接続して構成された従来の可変利得増幅器１１３の回路図である。図５の受信装置１０１の高周波可変利得増幅器１０３は、図６の第１可変Ｇｍ回路１４４を備えている。同様に、図５の受信装置１０１の低周波可変利得増幅器１０５は、図６の第２可変Ｇｍ回路１４５を備えている。
【００５１】
〔可変利得増幅器１１３〕
（可変利得増幅器１１３の構成）
図６の可変利得増幅器１１３には、信号入力端子１１４、電源端子１１５、指示信号入力端子１１６、及び、電圧信号出力端子１１７が設けられている。
【００５２】
また、図６の可変利得増幅器１１３では、信号入力端子１１４は、一方の信号入力端子１１４ａと他方の信号入力端子１１４ｂとから構成されている。さらに、電圧信号出力端子１１７は、一方の電圧信号出力端子１１７ａと他方の電圧信号出力端子１１７ｂとから構成されている。
【００５３】
さらに、可変利得増幅器１１３は、制御回路１１８、ＦＥＴ（field-effect transistor：電界効果トランジスタ）１１９〜１３０、可変電流源１３１，１３２、及び、直流電圧源１５０を備えている。
【００５４】
さらに、負荷１３３は、一端が、一方の電圧信号出力端子１１７ａに接続されており、他端が、直流電圧源１５０の出力に接続されている。同様に、負荷１３４は、一端が、他方の電圧信号出力端子１１７ｂに接続されており、他端が、直流電圧源１５０の出力に接続されている。
【００５５】
なお、ＦＥＴ１１９，１２０は、第１Ｇｍ回路１３６を構成する。ＦＥＴ１２５，１２６は、第２Ｇｍ回路１３８を構成する。ＦＥＴ１２１〜１２４は、第１振り分け回路１３７を構成する。ＦＥＴ１２７〜１３０は、第２振り分け回路１３９を構成する。
【００５６】
また、可変電流源１３１、第１Ｇｍ回路１３６、及び、第１振り分け回路１３７は、第１可変Ｇｍ回路１４４を構成する。同様に、可変電流源１３２、第２Ｇｍ回路１３８、及び、第２振り分け回路１３９は、第２可変Ｇｍ回路１４５を構成する。
【００５７】
図６の可変利得増幅器１１３において、一方の信号入力端子１１４ａは、ＦＥＴ１１９のゲートと、ＦＥＴ１２５のゲートとに接続されている。他方の信号入力端子１１４ｂは、ＦＥＴ１２０のゲートと、ＦＥＴ１２６のゲートとに接続されている。
【００５８】
ＦＥＴ１１９のソースと、ＦＥＴ１２０のソースとは、可変電流源１３１の入力に接続されている。ＦＥＴ１２５のソースと、ＦＥＴ１２６のソースとは、可変電流源１３２の入力に接続されている。
【００５９】
ＦＥＴ１１９のドレインは、ＦＥＴ１２１のソースと、ＦＥＴ１２２のソースとに接続されている。ＦＥＴ１２０のドレインは、ＦＥＴ１２３のソースと、ＦＥＴ１２４のソースとに接続されている。ＦＥＴ１２５のドレインは、ＦＥＴ１２７のソースと、ＦＥＴ１２８のソースとに接続されている。ＦＥＴ１２６のドレインは、ＦＥＴ１２９のソースと、ＦＥＴ１３０のソースとに接続されている。
【００６０】
ＦＥＴ１２１のドレインは、ＦＥＴ１２７のドレインと、一方の電圧信号出力端子１１７ａと、負荷１３３の一端とに接続されている。ＦＥＴ１２４のドレインは、ＦＥＴ１３０のドレインと、他方の電圧信号出力端子１１７ｂと、負荷１３４の一端とに接続されている。
【００６１】
ＦＥＴ１２２のドレイン、ＦＥＴ１２３のドレイン、ＦＥＴ１２８のドレイン、ＦＥＴ１２９のドレイン、負荷１３３の他端、及び、負荷１３４の他端は、電源端子１１５を介して直流電圧源１５０の出力に接続されている。
【００６２】
制御回路１１８の第１出力は、可変電流源１３１の制御入力に接続されている。制御回路１１８の第２出力は、可変電流源１３２の制御入力に接続されている。
【００６３】
制御回路１１８の第３出力は、ＦＥＴ１２１のゲートと、ＦＥＴ１２４のゲートとに接続されている。制御回路１１８の第４出力は、ＦＥＴ１２２のゲートと、ＦＥＴ１２３のゲートとに接続されている。
【００６４】
制御回路１１８の第５出力は、ＦＥＴ１２７のゲートと、ＦＥＴ１３０のゲートとに接続されている。制御回路１１８の第６出力は、ＦＥＴ１２８のゲートと、ＦＥＴ１２９のゲートとに接続されている。
【００６５】
そして、可変電流源１３１の出力、可変電流源１３２の出力、及び、直流電圧源１５０の入力は、電気的に接地されている。
【００６６】
（可変利得増幅器１１３の動作）
図６の可変利得増幅器１１３では、指示信号Ｓ−ｏｒｄｅｒが、制御回路１１８の指示信号入力端子１１６に入力される。指示信号Ｓ−ｏｒｄｅｒは、高周波可変利得増幅器１０３の利得と低周波可変利得増幅器１０５の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。
【００６７】
制御回路１１８は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【００６８】
第１に、制御回路１１８は、上記指示信号が入力されることにより、制御電圧Ｖｃを生成する。そして、制御回路１１８は、自身が生成した制御電圧Ｖｃを、可変電流源１３１の制御入力と、可変電流源１３２の制御入力とに出力する。
【００６９】
制御電圧Ｖｃの大小に応じて、可変電流源１３１が出力する電流であって、第１可変Ｇｍ回路１４４のバイアス電流である電流Ｉ１の大小が制御される。同様に、制御電圧Ｖｃの大小に応じて、可変電流源１３２が出力する電流であって、第２可変Ｇｍ回路１４５のバイアス電流である電流Ｉ２の大小が制御される。
【００７０】
第２に、制御回路１１８は、上記指示信号が入力されることにより、制御回路１１８の第３出力から、ＦＥＴ制御信号Ｓｃ−１ａを出力するとともに、制御回路１１８の第４出力から、ＦＥＴ制御信号Ｓｃ−１ｂを出力する。ＦＥＴ制御信号Ｓｃ−１ａ及びＦＥＴ制御信号Ｓｃ−１ｂは、ＦＥＴ制御信号Ｓｃ−１を構成する。
【００７１】
第３に、制御回路１１８は、上記指示信号が入力されることにより、制御回路１１８の第５出力から、ＦＥＴ制御信号Ｓｃ−２ａを出力するとともに、制御回路１１８の第６出力から、ＦＥＴ制御信号Ｓｃ−２ｂを出力する。ＦＥＴ制御信号Ｓｃ−２ａ及びＦＥＴ制御信号Ｓｃ−２ｂは、ＦＥＴ制御信号Ｓｃ−２を構成する。
【００７２】
さらに、第１振り分け回路１３７では、ＦＥＴ制御信号Ｓｃ−１ａに応じて、ＦＥＴ１２１，１２４がオン・オフされる。同様に、第１振り分け回路１３７では、ＦＥＴ制御信号Ｓｃ−１ｂに応じて、ＦＥＴ１２２，１２３がオン・オフされる。
【００７３】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介して第１可変Ｇｍ回路１４４に流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介さずに第１可変Ｇｍ回路４４に流すかが振り分けられる。
【００７４】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第１可変Ｇｍ回路１４４に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源１５０の出力→ＦＥＴ１２２→ＦＥＴ１１９→可変電流源１３１→ＧＮＤの経路と、直流電圧源１５０の出力→ＦＥＴ１２３→ＦＥＴ１２０→可変電流源１３１→ＧＮＤの経路とに電流が流れる。
【００７５】
さらに、第２振り分け回路１３９では、ＦＥＴ制御信号Ｓｃ−２ａに応じて、ＦＥＴ１２７，１３０がオン・オフされる。同様に、第２振り分け回路１３９では、ＦＥＴ制御信号Ｓｃ−２ｂに応じて、ＦＥＴ１２８，１２９がオン・オフされる。
【００７６】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介して第２可変Ｇｍ回路４５に流すに流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介さずに第２可変Ｇｍ回路４５に流すかが振り分けられる。
【００７７】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第１可変Ｇｍ回路１４５に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源１５０の出力→ＦＥＴ１２８→ＦＥＴ１２５→可変電流源１３２→ＧＮＤの経路と、直流電圧源１５０の出力→ＦＥＴ１２９→ＦＥＴ１２６→可変電流源１３２→ＧＮＤの経路とに電流が流れる。
【００７８】
さらに、図６の可変利得増幅器１１３では、一方の信号入力端子１１４ａと他方の信号入力端子１１４ｂとの間に、電圧信号である入力信号Ｖｉｎが入力される。入力信号Ｖｉｎにより、第１Ｇｍ回路１３６と第２Ｇｍ回路１３８とが有するＦＥＴのオン・オフが制御される。
【００７９】
これにより、第１Ｇｍ回路１３６に流れる電流の値と、第２Ｇｍ回路１３８に流れる電流の値とが決定されるので、第１可変Ｇｍ回路１４４に流れる電流の値と、第２可変Ｇｍ回路１４５に流れる電流の値とが決定される。
【００８０】
ここで、第１可変Ｇｍ回路１４４の最大Ｇｍは、第２可変Ｇｍ回路１４５の最大Ｇｍよりも低くする。
【００８１】
このようにして構成された可変利得増幅器１１３の動作を、図７のグラフに基づいて説明する。
【００８２】
図７は、従来の可変利得増幅器１１３の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器１１３の動作を示すグラフである。
【００８３】
図７の（ａ），（ｄ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、可変電流源１３１，１３２が出力する電流Ｉ１，Ｉ２の変化を示すグラフである。
【００８４】
図７の（ｂ），（ｅ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。図７の（ｂ），（ｅ）において、破線は、負荷１３３に流れる電流である出力電流信号Ｉ−ｏｕｔ１を示し、一点鎖線は、負荷１３４に流れる電流である出力電流信号Ｉ−ｏｕｔ２を示す。
【００８５】
図７の（ｃ），（ｆ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、可変利得増幅器１１３の出力電圧信号Ｖの変化を示すグラフである。出力電圧信号Ｖは、即ち、図６の電圧信号出力端子１１７から出力される信号である。
【００８６】
図７（ｂ）は、図７（ａ）に示されるように可変電流源１３１，１３２をオン・オフしない場合の、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示す。図７（ｃ）は、図７（ａ）に示されるように可変電流源１３１，１３２をオン・オフしない場合の、制御電圧Ｖｃに対する出力電圧信号Ｖの変化を示す。
【００８７】
従来の可変利得増幅器１１３が、図７の（ａ）〜（ｃ）に示す動作を行う場合を考える。この場合、利得の制御の過程で不連続な点が生じることは無い。よって、出力電圧信号Ｖは、単調かつ連続的に制御される。
【００８８】
しかし、可変電流源１３１，１３２は常にオンしているので、消費電力の増加を招く。
【００８９】
また、電源電圧（直流電圧源５０の出力電圧）が十分に高くなく、負荷１３３，１３４として、抵抗のような直流電圧降下を発生する素子を使用している場合を考える。この場合、利得が最大である時（即ち、出力電圧信号Ｖが最大である時）に、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大となり、動作点が不適切な動作点となる。
【００９０】
なお、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大である時は、即ち、第１可変Ｇｍ回路１４４及び第２可変Ｇｍ回路１４５の出力電流が共に最大である。
【００９１】
次に、図７（ｄ）示されるように、電流Ｉ１，Ｉ２を徐々に変化させた場合を考える。この場合、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化は、図７（ｅ）で示され、制御電圧Ｖｃに対する出力電圧信号Ｖの変化は、図７（ｆ）で示される。
【００９２】
電流Ｉ１，Ｉ２を徐々に変化させるので、可変電流源１３１，１３２が常にオンしていることはなくなり、消費電力の増加を防ぐことが出来る。また、利得が最大である時に、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大ではないので、動作点として適切な動作点が得られる。さらに、可変電流源１３１，１３２をオン・オフしない場合と比較して、最小利得を下げることが出来る（即ち、出力電圧信号Ｖの最小値を小さくすることが出来る）。
【００９３】
しかし、電流Ｉ１，Ｉ２を徐々に変化させる過程で、電流Ｉ１，Ｉ２が最小値付近となるので、第１Ｇｍ回路１３６、及び、第２Ｇｍ回路１３８を、小さなバイアス電流で動作させる状況が発生する。これに伴い、第１Ｇｍ回路１３６と第２Ｇｍ回路１３８との間における相互変調歪みＩＭ３，ＩＭ２などで示される、可変利得増幅器１１３の線形性が悪化する。
【００９４】
なお、第１電流振り分け回路１３７における入力から出力への経路と、第２電流振り分け回路１３９における入力から出力への経路とが十分に分離されている場合を考える。この場合は、上述した相互変調歪みＩＭ３，ＩＭ２などで示される非線形成分は、電圧信号出力端子１１７には現れない。
【００９５】
しかし、第１電流振り分け回路１３７と第２電流振り分け回路１３９とにおいてＣＭＯＳトランジスタを用いた場合を考える。この場合に、第１電流振り分け回路１３７における入力から出力への経路と、第２電流振り分け回路１３９における入力から出力への経路との間を、完全に分離することは困難である。
【００９６】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することにある。
【課題を解決するための手段】
【００９７】
本発明の可変利得増幅器は、上記課題を解決するために、第１及び第２可変利得増幅器と、上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げることを特徴とする。
【００９８】
上記発明によれば、上記第１可変コンダクタンス回路がオフする前の、上記第２可変コンダクタンス回路の出力電流は、上記第１可変コンダクタンス回路がオフするときの、上記第１可変コンダクタンス回路の出力電流に比べて小さい（好ましくは十分に小さい）。
【００９９】
この状態、即ち、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第１可変電流源をオフして、上記第１可変電流源の出力電流を急峻に立ち下げるとともに、上記第１可変コンダクタンス回路をオフする。
【０１００】
これにより、上記第１可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。
【０１０１】
また、上記第１可変電流源の出力電流を急峻に立ち下げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０１０２】
さらに、上記第１可変電流源の出力電流が、適切なタイミングで急峻に立ち下げられる。よって、上記第１可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０１０３】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１０４】
上記可変利得増幅器では、上記制御回路は、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時に、上記第２可変コンダクタンス回路が備える第２可変電流源の出力電流を急峻に立ち上げてもよい。
【０１０５】
上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第２可変電流源をオンして、上記第２可変電流源の出力電流を急峻に立ち上げるとともに、上記第２可変コンダクタンス回路をオンする。
【０１０６】
これにより、上記第２可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。
【０１０７】
また、上記第２可変電流源の出力電流を急峻に立ち上げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０１０８】
さらに、上記第２可変電流源の出力電流が、適切なタイミングで急峻に立ち上げられる。よって、上記第２可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０１０９】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１１０】
上記いずれかの可変利得増幅器では、信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、上記第１可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第１可変電流源と、上記第１可変電流源の出力電流に応じてバイアス電流が定まる第１コンダクタンス回路と、上記第１可変コンダクタンス回路の出力電流を、第１負荷及び第２負荷を介して流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第１振り分け回路とをさらに備え、上記第２可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第２可変電流源と、上記第２可変電流源の出力電流に応じてバイアス電流が定まる第２コンダクタンス回路と、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介して流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第２振り分け回路とをさらに備え、上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、上記第１コンダクタンス回路は、第１ＦＥＴ及び第２ＦＥＴを有し、第２コンダクタンス回路は、第７ＦＥＴ及び第８ＦＥＴを有し、上記第１振り分け回路は、第３ＦＥＴ〜第６ＦＥＴを有し、上記第２振り分け回路は、第９ＦＥＴ〜第１２ＦＥＴを有し、上記一方の信号入力端子は、上記第１ＦＥＴのゲートと、上記第２ＦＥＴのゲートとに接続され、上記他方の信号入力端子は、上記第７ＦＥＴのゲートと、上記第８ＦＥＴのゲートとに接続され、上記第１ＦＥＴのソースと、上記第２ＦＥＴのソースとは、上記第１可変電流源の入力に接続されており、上記第７ＦＥＴのソースと、上記第８ＦＥＴのソースとは、上記第２可変電流源の入力に接続されており、上記第１ＦＥＴのドレインは、上記第３ＦＥＴのソースと、上記第４ＦＥＴのソースとに接続されており、上記第２ＦＥＴのドレインは、上記第５ＦＥＴのソースと、上記第６ＦＥＴのソースとに接続されており、上記第７ＦＥＴ２５のドレインは、上記第９ＦＥＴのソースと、上記第１０ＦＥＴのソースとに接続されており、上記第８ＦＥＴのドレインは、上記第１１ＦＥＴのソースと、上記第１２ＦＥＴのソースとに接続されており、上記第３ＦＥＴのドレインは、上記第９ＦＥＴのドレインと、上記一方の電圧信号出力端子と、第１負荷の一端とに接続されており、上記第６ＦＥＴのドレインは、上記第１２ＦＥＴのドレインと、上記他方の電圧信号出力端子と、第２負荷の一端とに接続されており、上記第４ＦＥＴのドレイン、上記第５ＦＥＴのドレイン、上記第１０ＦＥＴのドレイン、上記第１１ＦＥＴのドレイン、上記第１負荷の他端、及び、上記第２負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、上記制御回路の第１出力は、上記第１可変電流源の制御入力に接続されており、上記制御回路の第２出力は、上記第２可変電流源の制御入力に接続されており、上記制御回路の第３出力は、上記第３ＦＥＴのゲートと、上記第６ＦＥＴのゲートとに接続されており、上記制御回路の第４出力は、上記第４ＦＥＴのゲートと、上記第５ＦＥＴのゲートとに接続されており、上記制御回路の第５出力は、上記第９ＦＥＴのゲートと、上記第１２ＦＥＴのゲートとに接続されており、上記制御回路の第６出力は、上記第１０ＦＥＴのゲートと、上記第１１ＦＥＴのゲートとに接続されており、上記第１可変電流源の出力、上記第２可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていてもよい。
【０１１１】
上記可変利得増幅器では、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の上記指示信号入力端子に入力される。
【０１１２】
上記制御回路は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【０１１３】
第１に、上記制御回路は、上記指示信号が入力されることにより、上記制御電圧を生成する。そして、上記制御回路は、自身が生成した上記制御電圧を、上記第１可変電流源の制御入力と、上記第２可変電流源の制御入力とに出力する。
【０１１４】
上記制御電圧の大小に応じて、上記第１可変電流源の出力電流の大小が制御される。同様に、上記制御電圧の大小に応じて、上記第２可変電流源の出力電流の大小が制御される。
【０１１５】
第２に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第３出力から、第２ＦＥＴ制御信号を出力するとともに、上記制御回路の第４出力から、第２ＦＥＴ制御信号を出力する。上記第２ＦＥＴ制御信号及び上記第３ＦＥＴ制御信号は、第１ＦＥＴ制御信号を構成する。
【０１１６】
第３に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第５出力から、第５ＦＥＴ制御信号を出力するとともに、上記制御回路の第６出力から、第６ＦＥＴ制御信号を出力する。上記第５ＦＥＴ制御信号及び上記第６ＦＥＴ制御信号は、第４ＦＥＴ制御信号を構成する。
【０１１７】
さらに、上記第１振り分け回路では、上記第２ＦＥＴ制御信号に応じて、上記第３ＦＥＴ及び上記第６ＦＥＴがオン・オフされる。同様に、上記第１振り分け回路では、上記第３ＦＥＴ制御信号に応じて、上記第４ＦＥＴ及び上記第５ＦＥＴがオン・オフされる。
【０１１８】
これにより、上記第１可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介して上記第１可変コンダクタンス回路に流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介さずに上記第１可変コンダクタンス回路に流すかが振り分けられる。
【０１１９】
上記第１可変コンダクタンス回路の出力電流を上記第１可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第４ＦＥＴ→上記第１ＦＥＴ→上記第１可変電流源→ＧＮＤの経路と、上記直流電圧源の出力→上記第５ＦＥＴ→上記第２ＦＥＴ→上記第１可変電流源→ＧＮＤの経路とに電流が流れる。
【０１２０】
さらに、上記第２振り分け回路では、上記第５ＦＥＴ制御信号に応じて、上記第９ＦＥＴ及び上記第１２ＦＥＴがオン・オフされる。同様に、上記第２振り分け回路では、上記第６ＦＥＴ制御信号に応じて、上記第１０ＦＥＴ及び上記第１１ＦＥＴがオン・オフされる。
【０１２１】
これにより、上記第２可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介して上記第２可変コンダクタンス回路に流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介さずに上記第２可変コンダクタンス回路に流すかが振り分けられる。
【０１２２】
上記第２可変コンダクタンス回路の出力電流をを上記第２可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第１０ＦＥＴ→上記第７ＦＥＴ→上記第２可変電流源→ＧＮＤの経路と、上記直流電圧源の出力→上記第１１ＦＥＴ→上記第８ＦＥＴ→上記第２可変電流源→ＧＮＤの経路とに電流が流れる。
【０１２３】
さらに、上記可変利得増幅器では、上記一方の信号入力端子と上記他方の信号入力端子との間に、電圧信号である入力信号が入力される。上記入力信号により、上記第１コンダクタンス回路と上記第２コンダクタンス回路とが有するＦＥＴのオン・オフが制御される。
【０１２４】
これにより、上記第１コンダクタンス回路に流れる電流の値と、上記第２コンダクタンス回路に流れる電流の値とが決定されるので、上記第１可変コンダクタンス回路に流れる電流の値と、上記第２可変コンダクタンス回路に流れる電流の値とが決定される。
【０１２５】
このように動作する上記可変利得増幅器において、上記第１可変電流源の出力電流を、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。即ち、上記第１可変電流源の出力電流を、上記第１振り分け回路の出力電流が、上記第２振り分け回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。
これとともに、上記第２可変電流源の出力電流を、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち上げる。
【０１２６】
これにより、上記第１及び第２可変コンダクタンス回路が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１２７】
上記可変利得増幅器では、上記第１可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第１負荷を流れる電流が、上記第２負荷を流れる電流よりも小さい範囲内において異ならせてもよい。
【０１２８】
これにより、上記制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得が必要である場合は、上記第１可変電流源の出力電流を、上記制御電圧よりも高い制御電圧において急峻に立ち下げる。
【０１２９】
これにより、上記制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも高い制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる、即ち上記第１可変電流源の出力電流を急峻に立ち下げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。
【０１３０】
上記可変利得増幅器では、上記第２可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第２負荷を流れる電流が、上記第１負荷を流れる電流よりも小さい範囲内において異ならせてもよい。
【０１３１】
これにより、上記制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得が必要である場合は、上記第２可変電流源の出力電流を、上記制御電圧よりも低い制御電圧において急峻に立ち下げる。
【０１３２】
これにより、上記制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも低い制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる、即ち上記第２可変電流源の出力電流を急峻に立ち上げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。
【０１３３】
上記可変利得増幅器では、上記第１可変電流源の出力電流を急峻に立ち下げる前に、上記第１可変電流源の出力電流を徐々に減少させてもよい。
【０１３４】
また、上記可変利得増幅器では、上記第２可変電流源の出力電流を急峻に立ち上げた後に、上記第２可変電流源の出力電流を徐々に増加させてもよい。
【０１３５】
急峻に立ち下げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち下げることと徐々に減少させることとを組み合わせる。同様に、急峻に立ち上げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち上げることと徐々に増加させることとを組み合わせる。
【０１３６】
これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。
【０１３７】
上記可変利得増幅器では、上記制御回路は、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力してもよい。
【０１３８】
これにより、上記制御回路は、上記第１及び第２可変利得増幅器の利得を制御することが出来る。
【０１３９】
本発明の受信装置は、上記いずれかの可変利得増幅器を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【発明の効果】
【０１４０】
本発明の可変利得増幅器は、以上のように、第１及び第２可変利得増幅器と、上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げるものである。
【０１４１】
それゆえ、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供するという効果を奏する。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施形態に係る可変利得増幅器の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器の動作を示すグラフであり、（ｇ）〜（ｏ）は、本発明の実施形態に係る可変利得増幅器の動作を示すグラフである。
【図２】本発明の実施形態に係る受信装置のブロック図である。
【図３】本発明の実施形態に係る可変利得増幅器のブロック図である。
【図４】本発明の実施形態に係る可変利得増幅器の回路図である。
【図５】従来の受信装置のブロック図である。
【図６】従来の可変利得増幅器の回路図である。
【図７】従来の可変利得増幅器の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器の動作を示すグラフである。
【発明を実施するための形態】
【０１４３】
本発明の一実施形態について図１〜図４に基づいて説明すれば、以下の通りである。まずは、本実施形態に係る受信装置１について、図２を用いて説明する。図２は、本実施形態に係る受信装置１のブロック図である。受信装置１は、ダイレクトコンバージョン型の受信装置であって、半導体を用いて集積回路化されている。
【０１４４】
〔受信装置１〕
（受信装置１の構成）
図２の受信装置１は、受信信号の入力端子２と、出力端子９とが設けられている。また、受信装置１は、高周波可変利得増幅器３、周波数変換器（ミキサ）４、低周波可変利得増幅器５、ローパスフィルタ６、出力増幅器７、ローカル信号生成器（局所信号生成器）８を備えている。さらに、受信装置１は、出力信号レベル検出回路１０、第１利得制御回路１１、及び、第２利得制御回路１２を備えている。
【０１４５】
図２の受信装置１において、受信装置１に接続されたアンテナ６０の出力が、入力端子２を介して、高周波可変利得増幅器３の入力に接続されている。高周波可変利得増幅器３の出力は、周波数変換器４の第１入力に接続されている。ローカル信号生成器８の出力は、周波数変換器４の第２入力に接続されている。
【０１４６】
周波数変換器４の出力は、低周波可変利得増幅器５の入力に接続されている。低周波可変利得増幅器５の出力は、ローパスフィルタ６の入力に接続されている。ローパスフィルタ６の出力は、出力増幅器７の入力へ接続されている。
【０１４７】
出力増幅器７の出力は、出力端子９と、出力信号レベル検出回路１０の入力とに接続されている。出力信号レベル検出回路１０の出力は、第１利得制御回路１１の入力と、第２利得制御回路１２の入力とに接続されている。
【０１４８】
第１利得制御回路１１の第１出力は、高周波可変利得増幅器３の第１制御入力に接続されている。第１利得制御回路１１の第２出力は、高周波可変利得増幅器３の第２制御入力に接続されている。第２利得制御回路１２の第１出力は、低周波可変利得増幅器５の第１制御入力に接続されている。そして、第２利得制御回路１２の第２出力は、低周波可変利得増幅器５の第２制御入力に接続されている。
【０１４９】
高周波可変利得増幅器３は、周波数変換器４によって周波数変換がなされる前の、周波数が比較的高い信号に対応する高周波可変利得増幅器である。
【０１５０】
低周波可変利得増幅器５は、周波数変換器４によって周波数変換がなされた後の、周波数が比較的低い信号に対応する低周波可変利得増幅器である。
【０１５１】
第１利得制御回路１１は、高周波可変利得増幅器３が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−１を、高周波可変利得増幅器３の第１制御入力へ出力する。また、第１利得制御回路１１は、高周波可変利得増幅器３が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを高周波可変利得増幅器３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−１及び制御電圧Ｖｃは、第１利得制御信号を構成する。
【０１５２】
第２利得制御回路１２は、低周波可変利得増幅器５が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−２を、低周波可変利得増幅器５の第１制御入力へ出力する。また、第２利得制御回路１２は、低周波可変利得増幅器５が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、低周波可変利得増幅器５の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−２及び制御電圧Ｖｃは、第２利得制御信号を構成する。
【０１５３】
（受信装置１の動作）
図２の受信装置１では、アンテナ６０が受信する信号であって、入力端子２を介して高周波可変利得増幅器３に入力される受信信号は、高周波可変利得増幅器３によって、増幅されるか、減衰される。
【０１５４】
高周波可変利得増幅器３の出力信号は、周波数変換器４の第１入力に入力される。周波数変換器４は、ローカル信号生成器８から出力されて周波数変換器４の第２入力に入力されるローカル信号（局所信号）により、第１入力に入力された信号に対して周波数変換を行う。周波数変換がなされた後の、周波数が比較的低い信号は、周波数変換器４の出力信号として、低周波可変利得増幅器５に入力される。
【０１５５】
低周波可変利得増幅器５は、第２利得制御回路１２から出力される第２利得制御信号によって、利得が増減される。これにより、低周波可変利得増幅器５に入力される信号は、低周波可変利得増幅器５によって、増幅されるか、減衰される。従って、低周波可変利得増幅器５から出力される信号の信号レベルが、所定の第１レベルとなる。
【０１５６】
低周波可変利得増幅器５の出力信号は、ローパスフィルタ６に出力される。ローパスフィルタ６は、低周波可変利得増幅器５の出力信号における高周波成分を減衰して、高周波成分を減衰した後の信号を、出力増幅器７に出力する。
【０１５７】
出力増幅器７は、ローパスフィルタ６の出力信号を増幅して、出力増幅器７の出力信号を生成する。出力増幅器７の出力信号は、出力端子９を介して受信装置１の外部へ出力されるとともに、出力信号レベル検出回路１０に出力される。
【０１５８】
出力信号レベル検出回路１０は、出力増幅器７の出力信号が入力されることにより、出力増幅器７の出力信号の信号レベルである所定の第２レベルを検出する。当該第２レベルは、出力増幅器７による増幅のために、低周波可変利得増幅器５の出力信号の信号レベルである上記第１レベルよりも高い。
【０１５９】
出力信号レベル検出回路１０は、第２レベルの検出後に、第２レベルに応じた信号であって、高周波可変利得増幅器３の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号Ｓ−ｏｒｄｅｒを、第１利得制御回路１１に出力する。また、出力信号レベル検出回路１０は、第２レベルの検出後に、第２レベルに応じた信号であって、低周波可変利得増幅器５の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号Ｓ−ｏｒｄｅｒを、第２利得制御回路１２に出力する。
【０１６０】
第１利得制御回路１１には、出力信号レベル検出回路１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第１利得制御回路１１は、ＦＥＴ制御信号Ｓｃ−１を生成して高周波可変利得増幅器３の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して高周波可変利得増幅器３の第２制御入力へ出力する。これにより、高周波可変利得増幅器３の利得が制御される（増減される）。
【０１６１】
同様に、第２利得制御回路１２には、出力信号レベル検出回路１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第２利得制御回路１２は、ＦＥＴ制御信号Ｓｃ−２を生成して低周波可変利得増幅器５の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して低周波可変利得増幅器５の第２制御入力へ出力する。これにより、低周波可変利得増幅器５の利得が制御される（増減される）。
【０１６２】
以上のように、図２の受信装置１では、出力信号レベル検出回路１０、第１利得制御回路１１、及び、第２利得制御回路１２によって、高周波可変利得増幅器３の利得と低周波可変利得増幅器５の利得とがフィードバック制御される。これにより、出力端子９を介して受信装置１の外部に出力される出力信号の信号レベルの最大レベルを、第２レベルにすることが出来る。
【０１６３】
本実施形態における受信装置１は、下記いずれかの可変利得増幅器１３を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【０１６４】
〔可変利得増幅器１３〕
ここで、本実施形態における可変利得増幅器１３について、図１，３，４を用いて以下に説明する。図２の受信装置１の高周波可変利得増幅器３（第１可変利得増幅器）は、図３，４の第１可変Ｇｍ回路（第１可変コンダクタンス回路）４４を備えている。同様に、図２の受信装置１の低周波可変利得増幅器５（第２可変利得増幅器）は、図３，４の第２可変Ｇｍ回路（第２可変コンダクタンス回路）４５を備えている。
【０１６５】
第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５は、回路全体としての可変Ｇｍ（可変コンダクタンス）を有する回路である。本実施形態におけるＧｍは、トランスコンダクタンスを示す。
【０１６６】
（可変利得増幅器１３のブロック図）
図３は、本実施形態に係る可変利得増幅器１３のブロック図である。図３の可変利得増幅器１３には、信号入力端子１４、電源端子１５、指示信号入力端子１６、及び、電圧信号出力端子１７が設けられている。
【０１６７】
また、図３の可変利得増幅器１３では、電圧信号出力端子１７は、一方の電圧信号出力端子１７ａと他方の電圧信号出力端子１７ｂとから構成されている。
【０１６８】
さらに、可変利得増幅器１３は、制御回路１８、可変電流源３１（第１可変電流源）、可変電流源３２（第２可変電流源）を備えている。さらに、可変利得増幅器１３は、第１Ｇｍ回路（第１コンダクタンス回路）３６、第１振り分け回路３７、第２Ｇｍ回路（第２コンダクタンス回路）３８、第２振り分け回路３９、負荷回路４０、及び、直流電圧源５０を備えている。
【０１６９】
さらに、可変電流源３１、第１Ｇｍ回路３６、及び、第１振り分け回路３７は、第１可変Ｇｍ回路４４を構成する。同様に、可変電流源３２、第２Ｇｍ回路３８、及び、第２振り分け回路３９は、第２可変Ｇｍ回路４５を構成する。
【０１７０】
なお、図３の２つの矢印は、それぞれ、第１可変Ｇｍ回路４４の出力電流と第２可変Ｇｍ回路４５の出力電流とを示す。
【０１７１】
図３の可変利得増幅器１３において、信号入力端子１４は、第１Ｇｍ回路３６の制御入力と、第２Ｇｍ回路３８の制御入力とに接続されている。
【０１７２】
第１Ｇｍ回路３６の出力は、可変電流源３１の入力に接続されている。第２Ｇｍ回路３８の出力は、可変電流源３２の入力に接続されている。
【０１７３】
第１振り分け回路３７の出力は、第１Ｇｍ回路３６の入力に接続されている。第２振り分け回路３９の出力は、第２Ｇｍ回路３８の入力に接続されている。
【０１７４】
第１振り分け回路３７の入力は、負荷回路４０の第１出力と、一方の電圧信号出力端子１７ａとに接続されている。第２振り分け回路３９の入力は、負荷回路４０の第２出力と、他方の電圧信号出力端子１７ｂとに接続されている。
【０１７５】
負荷回路４０の第１入力と、負荷回路４０の第１入力とは、電源端子１５を介して直流電圧源５０の出力に接続されている。
【０１７６】
制御回路１８の第１出力は、可変電流源３１の制御入力に接続されている。制御回路１８の第２出力は、可変電流源３２の制御入力に接続されている。
【０１７７】
制御回路１８の第３出力は、第１振り分け回路３７の第１制御入力に接続されている。制御回路１８の第４出力は、第１振り分け回路３７の第２制御入力に接続されている。
【０１７８】
制御回路１８の第５出力は、第２振り分け回路３９の第１制御入力に接続されている。制御回路１８の第６出力は、第２振り分け回路３９の第２制御入力に接続されている。
【０１７９】
そして、可変電流源３１の出力、可変電流源３２の出力、及び、直流電圧源５０の入力は、電気的に接地されている。
【０１８０】
（可変利得増幅器１３の回路図）
図４は、本実施形態に係る可変利得増幅器１３の回路図である。図２の受信装置１の高周波可変利得増幅器３は、図４の第１可変Ｇｍ回路４４を備えている。同様に、図２の受信装置１の低周波可変利得増幅器５は、図４の第２可変Ｇｍ回路４５を備えている。
【０１８１】
図４の可変利得増幅器１３には、信号入力端子１４、電源端子１５、指示信号入力端子１６、及び、電圧信号出力端子１７が設けられている。
【０１８２】
また、図４の可変利得増幅器１３では、信号入力端子１４は、一方の信号入力端子１４ａと他方の信号入力端子１４ｂとから構成されている。さらに、電圧信号出力端子１７は、一方の電圧信号出力端子１７ａと他方の電圧信号出力端子１７ｂとから構成されている。
【０１８３】
さらに、可変利得増幅器１３は、制御回路１８、ＦＥＴ（field-effect transistor：電界効果トランジスタ、第１ＦＥＴ〜第１２ＦＥＴ）１９〜３０、可変電流源３１，３２、及び、直流電圧源５０を備えている。
【０１８４】
さらに、負荷３３（第１負荷）は、一端が、一方の電圧信号出力端子１７ａに接続されており、他端が、直流電圧源５０の出力に接続されている。同様に、負荷３４（第２負荷）は、一端が、他方の電圧信号出力端子１７ｂに接続されており、他端が、直流電圧源５０の出力に接続されている。
【０１８５】
負荷３３，３４は差動対の負荷である。負荷３３，３４が抵抗である場合、負荷３３の抵抗値と負荷３４の抵抗値とは等しい。また、負荷３３，３４は、抵抗に限定されない。信号の高周波成分を考慮する場合は、負荷３３，３４として、（１）インダクタ、（２）インダクタと抵抗とを直列に接続したもの、または、（３）インダクタと抵抗とを並列に接続したものを用いる。上記（１）〜（３）を負荷３３，３４として用いることにより、周波数特性を調整することが出来る。
【０１８６】
なお、ＦＥＴ１９，２０は、第１Ｇｍ回路３６を構成する。ＦＥＴ２５，２６は、第２Ｇｍ回路３８を構成する。ＦＥＴ２１〜２４は、第１振り分け回路３７を構成する。ＦＥＴ２７〜３０は、第２振り分け回路３９を構成する。
【０１８７】
また、可変電流源３１、第１Ｇｍ回路３６、及び、第１振り分け回路３７は、第１可変Ｇｍ回路４４を構成する。同様に、可変電流源３２、第２Ｇｍ回路３８、及び、第２振り分け回路３９は、第２可変Ｇｍ回路４５を構成する。
【０１８８】
さらに、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５は、それぞれ、負荷３３，３４を共用している。但し、負荷３３，３４の共用は必須ではない。即ち、第１可変Ｇｍ回路４４に対して１つの負荷が設けられ、第２可変Ｇｍ回路４５に対して他の１つの負荷が設けられてもよい。これにより、図３に示されるように、第１可変Ｇｍ回路４４の出力と、第２可変Ｇｍ回路４５の出力とが、個別に負荷回路４０に接続されてもよい。第１可変Ｇｍ回路４４の出力と個別に負荷回路４０との接続点、及び第２可変Ｇｍ回路４５の出力と個別に負荷回路４０との接続点が、それぞれ出力ノードとなる。
【０１８９】
図４の可変利得増幅器１３において、一方の信号入力端子１４ａは、ＦＥＴ１９のゲートと、ＦＥＴ２５のゲートとに接続されている。他方の信号入力端子１４ｂは、ＦＥＴ２０のゲートと、ＦＥＴ２６のゲートとに接続されている。
【０１９０】
ＦＥＴ１９のソースと、ＦＥＴ２０のソースとは、可変電流源３１の入力に接続されている。ＦＥＴ２５のソースと、ＦＥＴ２６のソースとは、可変電流源３２の入力に接続されている。
【０１９１】
ＦＥＴ１９のドレインは、ＦＥＴ２１のソースと、ＦＥＴ２２のソースとに接続されている。ＦＥＴ２０のドレインは、ＦＥＴ２３のソースと、ＦＥＴ２４のソースとに接続されている。ＦＥＴ２５のドレインは、ＦＥＴ２７のソースと、ＦＥＴ２８のソースとに接続されている。ＦＥＴ２６のドレインは、ＦＥＴ２９のソースと、ＦＥＴ３０のソースとに接続されている。
【０１９２】
ＦＥＴ２１のドレインは、ＦＥＴ２７のドレインと、一方の電圧信号出力端子１７ａと、負荷３３の一端とに接続されている。ＦＥＴ２４のドレインは、ＦＥＴ３０のドレインと、他方の電圧信号出力端子１７ｂと、負荷３４の一端とに接続されている。
【０１９３】
ＦＥＴ２２のドレイン、ＦＥＴ２３のドレイン、ＦＥＴ２８のドレイン、ＦＥＴ２９のドレイン、負荷３３の他端、及び、負荷３４の他端は、電源端子１５を介して直流電圧源５０の出力に接続されている。
【０１９４】
制御回路１８の第１出力は、可変電流源３１の制御入力に接続されている。制御回路１８の第２出力は、可変電流源３２の制御入力に接続されている。
【０１９５】
制御回路１８の第３出力は、ＦＥＴ２１のゲートと、ＦＥＴ２４のゲートとに接続されている。制御回路１８の第４出力は、ＦＥＴ２２のゲートと、ＦＥＴ２３のゲートとに接続されている。
【０１９６】
制御回路１８の第５出力は、ＦＥＴ２７のゲートと、ＦＥＴ３０のゲートとに接続されている。制御回路１８の第６出力は、ＦＥＴ２８のゲートと、ＦＥＴ２９のゲートとに接続されている。
【０１９７】
そして、可変電流源３１の出力、可変電流源３２の出力、及び、直流電圧源５０の入力は、電気的に接地されている。
【０１９８】
（図３のブロック図と図４の回路図との対応関係）
本実施形態に係る可変利得増幅器１３は、図３ではブロック図で示し、図４では回路図で示している。ここで、図４の回路図において、差動信号を扱う構成要素の一部、具体的には、第１Ｇｍ回路３６、第２Ｇｍ回路３８、第１振り分け回路３７、及び、第２振り分け回路３９は、図３のブロック図ではシングルエンドの構成要素として記載している。シングルエンドの構成要素とは、差動信号を単一の信号として扱った構成要素を示す。また、図３の負荷回路４０は、図４の負荷３３，３４を備える回路である。
【０１９９】
（可変利得増幅器１３の動作）
図４の可変利得増幅器１３では、指示信号Ｓ−ｏｒｄｅｒが、制御回路１８の指示信号入力端子１６に入力される。指示信号Ｓ−ｏｒｄｅｒは、高周波可変利得増幅器３の利得と低周波可変利得増幅器５の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。
【０２００】
制御回路１８は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【０２０１】
第１に、制御回路１８は、上記指示信号が入力されることにより、制御電圧Ｖｃを生成する。そして、制御回路１８は、自身が生成した制御電圧Ｖｃを、可変電流源３１の制御入力と、可変電流源３２の制御入力とに出力する。
【０２０２】
制御電圧Ｖｃの大小に応じて、可変電流源３１が出力する電流であって、第１可変Ｇｍ回路４４のバイアス電流である電流Ｉ１の大小が制御される。同様に、制御電圧Ｖｃの大小に応じて、可変電流源３２が出力する電流であって、第２可変Ｇｍ回路４５のバイアス電流である電流Ｉ２の大小が制御される。
【０２０３】
第２に、制御回路１８は、指示信号が入力されることにより、制御回路１８の第３出力から、ＦＥＴ制御信号Ｓｃ−１ａ（第２ＦＥＴ制御信号）を出力するとともに、制御回路１８の第４出力から、ＦＥＴ制御信号Ｓｃ−１ｂ（第３ＦＥＴ制御信号）を出力する。ＦＥＴ制御信号Ｓｃ−１ａ及びＦＥＴ制御信号Ｓｃ−１ｂは、ＦＥＴ制御信号Ｓｃ−１（第１ＦＥＴ制御信号）を構成する。
【０２０４】
第３に、制御回路１８は、指示信号が入力されることにより、制御回路１８の第５出力から、ＦＥＴ制御信号Ｓｃ−２ａ（第５ＦＥＴ制御信号）を出力するとともに、制御回路１８の第６出力から、ＦＥＴ制御信号Ｓｃ−２ｂ（第６ＦＥＴ制御信号）を出力する。ＦＥＴ制御信号Ｓｃ−２ａ及びＦＥＴ制御信号Ｓｃ−２ｂは、ＦＥＴ制御信号Ｓｃ−２（第４ＦＥＴ制御信号）を構成する。
【０２０５】
さらに、第１振り分け回路３７では、ＦＥＴ制御信号Ｓｃ−１ａに応じて、ＦＥＴ２１，２４がオン・オフされる。同様に、第１振り分け回路３７では、ＦＥＴ制御信号Ｓｃ−１ｂに応じて、ＦＥＴ２２，２３がオン・オフされる。
【０２０６】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介して第１可変Ｇｍ回路４４に流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介さずに第１可変Ｇｍ回路４４に流すかが振り分けられる。
【０２０７】
なお、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２は、差動電流である。また、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２の信号成分は、振幅が等しいが、位相は１８０度異なっている。さらに出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２の直流成分は、同じ値となる。
【０２０８】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を、負荷３３，３４を介して第１可変Ｇｍ回路４４に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源５０の出力→ＦＥＴ２２→ＦＥＴ１９→可変電流源３１→ＧＮＤの経路と、直流電圧源５０の出力→ＦＥＴ２３→ＦＥＴ２０→可変電流源３１→ＧＮＤの経路とに電流が流れる。
【０２０９】
さらに、第２振り分け回路３９では、ＦＥＴ制御信号Ｓｃ−２ａに応じて、ＦＥＴ２７，３０がオン・オフされる。同様に、第２振り分け回路３９では、ＦＥＴ制御信号Ｓｃ−２ｂに応じて、ＦＥＴ２８，２９がオン・オフされる。
【０２１０】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介して第２可変Ｇｍ回路４５に流すに流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介さずに第２可変Ｇｍ回路４５に流すかが振り分けられる。
【０２１１】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第２可変Ｇｍ回路４５に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源５０の出力→ＦＥＴ２８→ＦＥＴ２５→可変電流源３２→ＧＮＤの経路と、直流電圧源５０の出力→ＦＥＴ２９→ＦＥＴ２６→可変電流源３２→ＧＮＤの経路とに電流が流れる。
【０２１２】
さらに、図６の可変利得増幅器１１３では、一方の信号入力端子１４ａと他方の信号入力端子１４ｂとの間に、電圧信号である入力信号Ｖｉｎが入力される。入力信号Ｖｉｎにより、第１Ｇｍ回路３６と第２Ｇｍ回路３８とが有するＦＥＴのオン・オフが制御される。
【０２１３】
これにより、第１Ｇｍ回路３６に流れる電流の値と、第２Ｇｍ回路３８に流れる電流の値とが決定されるので、第１可変Ｇｍ回路４４に流れる電流の値と、第２可変Ｇｍ回路４５に流れる電流の値とが決定される。
【０２１４】
ここで、第１可変Ｇｍ回路４４の最大Ｇｍ（コンダクタンスの最大値）は、第２可変Ｇｍ回路４５の最大Ｇｍ（コンダクタンスの最大値）よりも高くする。
【０２１５】
このように動作する可変利得増幅器１３において、可変電流源３１が出力する電流Ｉ１を、第１可変Ｇｍ回路４４の出力電流（ＦＥＴ２１，２４のドレイン電流）が、第２可変Ｇｍ回路４５の出力電流（ＦＥＴ２７，３０のドレイン電流）よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。即ち、可変電流源３１が出力する電流Ｉ１を、第１振り分け回路３７の出力電流が、即ち、第２振り分け回路３９の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。
【０２１６】
これとともに、可変電流源３１が出力する電流Ｉ２を、第２可変Ｇｍ回路４５の出力電流が、第１可変Ｇｍ回路４４の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち上げる。
【０２１７】
これにより、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器１３を提供することが出来る。
【０２１８】
本実施形態に係る可変利得増幅器１３の動作の詳細について、図１のグラフに基づいて説明する。
【０２１９】
図１は、本実施形態に係る可変利得増幅器１３の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器１１３の動作を示すグラフであり、（ｇ）〜（ｏ）は、本実施形態に係る可変利得増幅器１３の動作を示すグラフである。
【０２２０】
図１の（ａ）〜（ｆ）は、それぞれ、図７の（ａ）〜（ｆ）と同一である。
【０２２１】
図１の（ｇ），（ｊ），（ｍ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、可変電流源３１，３２が出力する電流Ｉ１，Ｉ２の変化を示すグラフである。
【０２２２】
図１の（ｈ），（ｋ），（ｎ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。図１の（ｈ），（ｋ），（ｎ）において、破線は、負荷３３に流れる電流である出力電流信号Ｉ−ｏｕｔ１を示し、一点鎖線は、負荷３４に流れる電流である出力電流信号Ｉ−ｏｕｔ２を示す。二点鎖線については後述する。
【０２２３】
図１の（ｉ），（ｌ），（ｏ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、可変利得増幅器１３の出力電圧信号Ｖの変化を示すグラフである。出力電圧信号Ｖは、即ち、図３，４の電圧信号出力端子１７から出力される信号である。
【０２２４】
本実施形態に係る可変利得増幅器１３では、可変電流源３１が出力する電流Ｉ１の制御を、従来の可変利得増幅器１１３の可変電流源１３１が出力する電流Ｉ１の制御と異ならせている。
【０２２５】
同様に、本実施形態に係る可変利得増幅器１３では、可変電流源３２が出力する電流Ｉ２の制御を、従来の可変利得増幅器１１３の可変電流源１３２が出力する電流Ｉ２の制御と異ならせている。
【０２２６】
これにより、従来の可変利得増幅器１１３における課題を解決することができる。本実施形態に係る可変利得増幅器１３における制御について、図１の（ｇ）〜（ｏ）を用いて、以下に説明する。
【０２２７】
図１（ｇ）に示されるように、可変電流源３１が出力する電流Ｉ１は、徐々に変化しない。即ち、可変電流源３１が出力する電流Ｉ１は、所定の制御電圧Ｖｃにおいてオフさせる（急峻に立ち下げる）。同様に、可変電流源３２が出力する電流Ｉ２は、徐々に変化しない。即ち、可変電流源３２が出力する電流Ｉ２は、所定の制御電圧Ｖｃにおいてオンさせる（急峻に立ち上げる）。
【０２２８】
図１（ｈ）は、図１（ｇ）に示されるように電流Ｉ１，Ｉ２を制御した時の、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。また、図１（ｉ）は、図１（ｇ）に示されるように電流Ｉ１，Ｉ２を制御した時の、制御電圧Ｖｃに対する出力電圧信号Ｖの変化を示すグラフである。
【０２２９】
この動作を制御電圧が低い側から高い側へ変化する時を考えて説明する。図１（ｈ）に示されるように、第２可変Ｇｍ回路４５がオンする前に負荷３４に流れる出力電流信号Ｉ−ｏｕｔ２は、第２可変Ｇｍ回路４５がオンするときの制御電圧Ｖｃ１において負荷３３に流れる出力電流信号Ｉ−ｏｕｔ１に比べて十分に小さい。
【０２３０】
この状態、即ち、出力電流信号Ｉ−ｏｕｔ２が、出力電流信号Ｉ−ｏｕｔ１に比べて十分に小さい状態で、可変電流源３２をオンして電流Ｉ２を急峻に立ち上げるとともに、第２可変Ｇｍ回路４５をオンする。
【０２３１】
第２可変Ｇｍ回路４５がオンするときの制御電圧Ｖｃ１は、可変利得増幅器１３全体としてのＧｍが、第１可変Ｇｍ回路４４によって決定される制御電圧である。
【０２３２】
一方、第１可変Ｇｍ回路４４がオフする前の出力電流信号Ｉ−ｏｕｔ１は、第１可変Ｇｍ回路４４がオフするときの制御電圧Ｖｃ２における第２可変Ｇｍ回路４５の出力電流信号Ｉ−ｏｕｔ２に比べて十分に小さい。
【０２３３】
この状態、即ち、出力電流信号Ｉ−ｏｕｔ１が、出力電流信号Ｉ−ｏｕｔ２に比べて十分に小さい状態で、可変電流源３１をオフして電流Ｉ１を急峻に立ち下げるとともに、第１可変Ｇｍ回路４４をオフする。
【０２３４】
第１可変Ｇｍ回路４４がオフするときの制御電圧Ｖｃ２は、可変利得増幅器１３全体としてのＧｍが、第２可変Ｇｍ回路４５によって決定される制御電圧である。
【０２３５】
このように、可変利得増幅器１３全体としてのＧｍが、第２可変Ｇｍ回路４５によって決定される制御電圧Ｖｃ２である時に、可変電流源３１をオフして電流Ｉ１を急峻に立ち下げるとともに、第１可変Ｇｍ回路４４をオフする。これにより、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５が、小さいバイアス電流で動作することはない。よって、線形性が悪化することはなく、制御電圧Ｖｃの全範囲において良好な線形性を維持した状態で、可変利得増幅器１３を動作させることが出来る。
【０２３６】
また、電流Ｉ１のオフ時との電流Ｉ２のオン時とにおける利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０２３７】
さらに、可変電流源３１の電流Ｉ１が、適切なタイミングでオフされるとともに、可変電流源３２の電流Ｉ２が、適切なタイミングでオンされる。よって、可変電流源３１，３２を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０２３８】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器１３を提供することが出来る。
【０２３９】
ここで、図１の（ｇ）〜（ｉ）に示される制御では、電流Ｉ１，Ｉ２は、徐々に変化しない。このため、電流Ｉ１のオフ時、及び、電流Ｉ２のオン時に、規模は小さいものの利得の不連続が発生する。
【０２４０】
このような規模が小さい利得の不連続が許容されない場合は、図１（ｊ）に示すように電流Ｉ１，Ｉ２を制御する。
【０２４１】
具体的には、可変電流源３１が出力する電流Ｉ１を、オフする前に徐々に変化させる。即ち、電流Ｉ１をオフする前に、線形性が悪化しない程度の値まで徐々に減少させる。
【０２４２】
可変電流源３１と同様に、可変電流源３２が出力する電流Ｉ２を、オンした後に徐々に変化させる。即ち、所定の制御電圧Ｖｃの時にオンすることにより、線形性が良好である電流まで増加し、オンした後で徐々に電流を増加させていく。
【０２４３】
さらに、可変電流源３１の電流Ｉ１を、徐々に減少させた後に、適切なタイミングでオフされる。同様に、可変電流源３２の電流Ｉ２が、徐々に増加した後に、適切なタイミングでオンされる。よって、可変電流源３１，３２を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０２４４】
このように、図１（ｊ）に示される電流Ｉ１，Ｉ２の制御では、オン・オフと徐々に変化させることとを組み合わせている。これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。
【０２４５】
図１の（ｇ）〜（ｉ）に示される制御では、電流Ｉ１は、制御電圧Ｖｃ２においてオフし、徐々に変化しない。同様に、電流Ｉ２は、制御電圧Ｖｃ１においてオンし、徐々に変化しない。
【０２４６】
制御電圧Ｖｃ２において電流Ｉ１をオフする場合の利得と、異なる利得が必要である場合は、例えば図１（ｍ）に示されるように、電流Ｉ１は、制御電圧Ｖｃ２よりも低い制御電圧Ｖｃ４においてオフする。即ち、可変電流源３１が出力する電流Ｉ１を急峻に立ち下げる時の制御電圧Ｖｃを、出力電流信号Ｉ−ｏｕｔ１が、出力電流信号Ｉ−ｏｕｔ２よりも小さい範囲内において異ならせる。
【０２４７】
これにより、制御電圧Ｖｃ２において電流Ｉ１をオフする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Ｖｃ２よりも低い制御電圧Ｖｃ４において電流Ｉ１をオフする、即ち、電流Ｉ１をオフするタイミングが、より早くなる。よって、図１（ｎ）の右側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。
【０２４８】
なお、制御電圧Ｖｃ４は制御電圧Ｖｃ２よりも低いが、制御電圧Ｖｃ２よりも高い制御電圧で電流Ｉ１をオフしてもよい。これにより、制御電圧Ｖｃ２，Ｖｃ４において電流Ｉ１をオフする場合の利得と、異なる利得を得ることが出来る。
【０２４９】
電流Ｉ２についても、電流Ｉ１と同様の制御が可能である。制御電圧Ｖｃ１において電流Ｉ２をオフする場合の利得と、異なる利得が必要である場合は、例えば図１（ｍ）に示されるように、電流Ｉ２は、制御電圧Ｖｃ１よりも高い制御電圧Ｖｃ３においてオンする。即ち、可変電流源３２が出力する電流Ｉ２を急峻に立ち上げる時の制御電圧Ｖｃを、出力電流信号Ｉ−ｏｕｔ２が、出力電流信号Ｉ−ｏｕｔ１よりも小さい範囲内において異ならせる。
【０２５０】
これにより、制御電圧Ｖｃ１において電流Ｉ２をオンする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Ｖｃ１よりも高い制御電圧Ｖｃ３において電流Ｉ２をオンする、即ち、電流Ｉ２をオンするタイミングが、より遅くなる。よって、図１（ｎ）の左側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。
【０２５１】
なお、制御電圧Ｖｃ３は制御電圧Ｖｃ１よりも高いが、制御電圧Ｖｃ１よりも低い制御電圧で電流Ｉ２をオンしてもよい。これにより、制御電圧Ｖｃ１，Ｖｃ３において電流Ｉ２をオンする場合の利得と、異なる利得を得ることが出来る。
【０２５２】
〔適用例〕
図２の本実施形態に係る受信装置１は、本実施形態に係る可変利得増幅器１３を備えることができる。図２の高周波可変利得増幅器３として、図３，４の可変Ｇｍ回路４４を備えて構成される第１可変利得増幅器を適用し、図２の低周波可変利得増幅器５として、図３，４の可変Ｇｍ回路４５を備えて構成される第２可変利得増幅器を適用すればよい。これにより、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【０２５３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２５４】
本発明の可変利得増幅器は、受信装置に適用することが出来る。特に、デジタル衛星放送を受信する受信装置に好適に用いることが出来る。
【符号の説明】
【０２５５】
１ 受信装置
２ 入力端子
３ 高周波可変利得増幅器（第１可変利得増幅器）
４ 周波数変換器
５ 低周波可変利得増幅器（第２可変利得増幅器）
６ ローパスフィルタ
７ 出力増幅器
８ ローカル信号生成器
９ 出力端子
１０ 出力信号レベル検出回路
１１ 第１利得制御回路
１２ 第２利得制御回路
１３ 可変利得増幅器
１４ 信号入力端子
１４ａ 信号入力端子
１４ｂ 信号入力端子
１５ 電源端子
１６ 指示信号入力端子
１７ 電圧信号出力端子
１７ａ 電圧信号出力端子
１７ｂ 電圧信号出力端子
１８ 制御回路
１９〜３０ ＦＥＴ（第１ＦＥＴ〜第１２ＦＥＴ）
３１ 可変電流源（第１可変電流源）
３２ 可変電流源（第２可変電流源）
３３ 負荷（第１負荷）
３４ 負荷（第２負荷）
３６ 第１Ｇｍ回路（第１コンダクタンス回路）
３７ 第１振り分け回路
３８ 第２Ｇｍ回路（第２コンダクタンス回路）
３９ 第２振り分け回路
４０ 負荷回路
４４ 第１可変Ｇｍ回路（第１可変コンダクタンス回路）
４５ 第２可変Ｇｍ回路（第２可変コンダクタンス回路）
５０ 直流電圧源
６０ アンテナ
Ｉ−ｏｕｔ１ 出力電流信号
Ｉ−ｏｕｔ２ 出力電流信号
Ｉ１ 電流
Ｉ２ 電流
Ｓ−ｏｒｄｅｒ 指示信号
Ｓｃ−１ ＦＥＴ制御信号（第１ＦＥＴ制御信号）
Ｓｃ−１ａ ＦＥＴ制御信号（第２ＦＥＴ制御信号）
Ｓｃ−１ｂ ＦＥＴ制御信号（第３ＦＥＴ制御信号）
Ｓｃ−２ ＦＥＴ制御信号（第４ＦＥＴ制御信号）
Ｓｃ−２ａ ＦＥＴ制御信号（第５ＦＥＴ制御信号）
Ｓｃ−２ｂ ＦＥＴ制御信号（第６ＦＥＴ制御信号）
Ｖ 出力電圧信号
Ｖｃ 制御電圧
Ｖｃ１〜Ｖｃ４ 制御電圧
Ｖｉｎ 入力信号
【技術分野】
【０００１】
本発明は可変利得増幅器に関するものであり、特に半導体集積回路上に集積されて利得を自動で制御することに使用される可変利得増幅器に関する。
【背景技術】
【０００２】
半導体集積回路で用いられて、利得の制御が可能である可変利得増幅器は、例えば、デジタル衛星放送を受信する受信装置が備える半導体集積回路において用いられる。
【０００３】
図５は、従来の受信装置１０１のブロック図である。受信装置１０１は、一般的なダイレクトコンバージョン型の受信装置であって、半導体を用いて集積回路化されている。
【０００４】
〔受信装置１０１〕
（受信装置１０１の構成）
図５の受信装置１０１は、受信信号の入力端子１０２と、出力端子１０９とが設けられている。また、受信装置１０１は、高周波可変利得増幅器１０３、周波数変換器（ミキサ）１０４、低周波可変利得増幅器１０５、ローパスフィルタ１０６、出力増幅器１０７、ローカル信号生成器（局所信号生成器）１０８を備えている。さらに、受信装置１０１は、出力信号レベル検出回路１１０、第１利得制御回路１１１、及び、第２利得制御回路１１２を備えている。
【０００５】
図５の受信装置１０１において、受信装置１０１に接続されたアンテナ１６０の出力が、入力端子１０２を介して、高周波可変利得増幅器１０３の入力に接続されている。高周波可変利得増幅器１０３の出力は、周波数変換器１０４の第１入力に接続されている。ローカル信号生成器１０８の出力は、周波数変換器１０４の第２入力に接続されている。
【０００６】
周波数変換器１０４の出力は、低周波可変利得増幅器１０５の入力に接続されている。低周波可変利得増幅器１０５の出力は、ローパスフィルタ１０６の入力に接続されている。ローパスフィルタ１０６の出力は、出力増幅器１０７の入力へ接続されている。
【０００７】
出力増幅器１０７の出力は、出力端子１０９と、出力信号レベル検出回路１１０の入力とに接続されている。出力信号レベル検出回路１１０の出力は、第１利得制御回路１１１の入力と、第２利得制御回路１１２の入力とに接続されている。
【０００８】
第１利得制御回路１１１の第１出力は、高周波可変利得増幅器１０３の第１制御入力に接続されている。第１利得制御回路１１１の第２出力は、高周波可変利得増幅器１０３の第２制御入力に接続されている。第２利得制御回路１１２の第１出力は、低周波可変利得増幅器１０５の第１制御入力に接続されている。そして、第２利得制御回路１１２の第２出力は、低周波可変利得増幅器１０５の第２制御入力に接続されている。
【０００９】
高周波可変利得増幅器１０３は、周波数変換器１０４によって周波数変換がなされる前の、周波数が比較的高い信号に対応する高周波可変利得増幅器である。
【００１０】
低周波可変利得増幅器１０５は、周波数変換器１０４によって周波数変換がなされた後の、周波数が比較的低い信号に対応する低周波可変利得増幅器である。
【００１１】
第１利得制御回路１１１は、高周波可変利得増幅器１０３が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−１を、高周波可変利得増幅器１０３の第１制御入力へ出力する。また、第１利得制御回路１１１は、高周波可変利得増幅器１０３が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、高周波可変利得増幅器１０３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−１及び制御電圧Ｖｃは、第１利得制御信号を構成する。
【００１２】
第２利得制御回路１１２は、低周波可変利得増幅器１０５が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−２を、低周波可変利得増幅器１０５の第１制御入力へ出力する。また、第２利得制御回路１１２は、低周波可変利得増幅器１０５が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、高周波可変利得増幅器１０３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−２及び制御電圧Ｖｃは、第２利得制御信号を構成する。
【００１３】
（受信装置１０１の動作）
図５の受信装置１０１では、アンテナ１６０が受信する信号であって、入力端子１０２を介して高周波可変利得増幅器１０３に入力される受信信号は、高周波可変利得増幅器１０３によって、増幅されるか、減衰される。
【００１４】
高周波可変利得増幅器１０３の出力信号は、周波数変換器１０４の第１入力に入力される。周波数変換器１０４は、ローカル信号生成器１０８から出力されて周波数変換器１０４の第２入力に入力されるローカル信号（局所信号）により、第１入力に入力された信号に対して周波数変換を行う。周波数変換がなされた後の、周波数が比較的低い信号は、周波数変換器１０４の出力信号として、低周波可変利得増幅器１０５に入力される。
【００１５】
低周波可変利得増幅器１０５は、第２利得制御回路１１２から出力される第２利得制御信号によって、利得が増減される。これにより、低周波可変利得増幅器１０５に入力される信号は、低周波可変利得増幅器１０５によって、増幅されるか、減衰される。従って、低周波可変利得増幅器１０５から出力される信号の信号レベルが、所定の第１レベルとなる。
【００１６】
低周波可変利得増幅器１０５の出力信号は、ローパスフィルタ１０６に出力される。ローパスフィルタ１０６は、低周波可変利得増幅器１０５の出力信号における高周波成分を減衰して、高周波成分を減衰した後の信号を、出力増幅器１０７に出力する。
【００１７】
出力増幅器１０７は、ローパスフィルタ１０６の出力信号を増幅して、出力増幅器１０７の出力信号を生成する。出力増幅器１０７の出力信号は、出力端子１０９を介して受信装置１０１の外部へ出力されるとともに、出力信号レベル検出回路１１０に出力される。
【００１８】
出力信号レベル検出回路１１０は、出力増幅器１０７の出力信号が入力されることにより、出力増幅器１０７の出力信号の信号レベルである所定の第２レベルを検出する。当該第２レベルは、出力増幅器１０７による増幅のために、低周波可変利得増幅器１０５の出力信号の信号レベルである上記第１レベルよりも高い。
【００１９】
出力信号レベル検出回路１１０は、第２レベルの検出後に、指示信号Ｓ−ｏｒｄｅｒを第１利得制御回路１１１に出力する。指示信号Ｓ−ｏｒｄｅｒは、第２レベルに応じた信号であって、高周波可変利得増幅器１０３の利得を制御するために必要である、信号及び電圧の生成を指示する信号である。
【００２０】
また、出力信号レベル検出回路１１０は、第２レベルの検出後に、指示信号Ｓ−ｏｒｄｅｒを第２利得制御回路１１２に出力する。指示信号Ｓ−ｏｒｄｅｒは、第２レベルに応じた信号であって、低周波可変利得増幅器１０５の利得を制御するために必要である、信号及び電圧の生成を指示する信号である。
【００２１】
第１利得制御回路１１１には、出力信号レベル検出回路１１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第１利得制御回路１１１は、ＦＥＴ制御信号Ｓｃ−１を生成して高周波可変利得増幅器１０３の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して高周波可変利得増幅器１０３の第２制御入力へ出力する。これにより、高周波可変利得増幅器１０３の利得が制御される（増減される）。
【００２２】
同様に、第２利得制御回路１１２には、出力信号レベル検出回路１１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第２利得制御回路１１２は、ＦＥＴ制御信号Ｓｃ−２を生成して低周波可変利得増幅器１０５の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して低周波可変利得増幅器１０５の第２制御入力へ出力する。これにより、低周波可変利得増幅器１０５の利得が制御される（増減される）。
【００２３】
以上のように、図５の受信装置１０１では、出力信号レベル検出回路１１０、第１利得制御回路１１１、及び、第２利得制御回路１１２によって、高周波可変利得増幅器１０３の利得と低周波可変利得増幅器１０５の利得とがフィードバック制御される。これにより、出力端子１０９を介して受信装置１０１の外部に出力される出力信号の信号レベルの最大レベルを、第２レベルにすることが出来る。
【００２４】
ここで、高周波可変利得増幅器１０３に入力される信号の信号レベルが低い場合を考える。この場合、図５の受信装置１０１全体として、低いＮＦ（noise figure：雑音指数）が必要となる。
【００２５】
入力信号レベルが低い場合、即ち、高い利得が必要な場合には、高周波可変利得増幅器１０３のＮＦを低くすればよい。何故なら、受信装置１０１全体としてのＮＦと、高周波可変利得増幅器１０３のＮＦとが略等しいので、高周波可変利得増幅器１０３のＮＦを定めれば、受信装置１０１全体としてのＮＦが概ね決定されるためである。
【００２６】
また、入力信号レベルが高い場合には、図５の受信装置１０１全体として、高い線形性が必要となる。
【００２７】
入力信号レベルが高い場合、即ち、低い利得が必要な場合には、高周波可変利得増幅器１０３の線形性を高くすればよい。何故なら、受信装置１０１全体としての線形性と、高周波可変利得増幅器１０３の線形性とが略等しいので、高周波可変利得増幅器１０３の線形性を定めれば、受信装置１０１全体としての線形性が概ね決定されるためである。
【００２８】
上述したように、高周波可変利得増幅器１０３に入力される信号の信号レベルが低い場合と、高周波可変利得増幅器１０３に入力される信号の信号レベルが高い場合との両方に対応することが出来るように設計された場合を考える。この場合、高周波可変利得増幅器１０３には、利得が高い場合における低いＮＦと、利得が低い場合における高い線形性との両者が要求される。
【００２９】
さらに、フィードバック制御による安定した動作を実現するために、高周波可変利得増幅器１０３と低周波可変利得増幅器１０５との利得変化は、「単調かつ連続的」であること（または不連続を十分に小さくすること）が必要である。
【００３０】
ここで、単調かつ連続的な利得変化の例を３つ示す。
【００３１】
第１例として、高周波可変利得増幅器１０３の入力信号の信号レベルと、高周波可変利得増幅器１０３の利得とが、比例する場合、または、反比例する場合、単調かつ連続的な利得変化であると言える。
【００３２】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルと、低周波可変利得増幅器１０５の利得とが、比例する場合、または、反比例する場合、単調かつ連続的な利得変化であると言える。
【００３３】
第２例として、高周波可変利得増幅器１０３の入力信号の信号レベルの変化に対して、高周波可変利得増幅器１０３の利得が、一次関数的に変化する場合、または、二次関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３４】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルの変化に対して、低周波可変利得増幅器１０５の利得が、一次関数的に変化する場合、または、二次関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３５】
但し、二次関数的に変化する場合は、変数の符号が変化しないことが求められる。
【００３６】
第３例として、高周波可変利得増幅器１０３の入力信号の信号レベルの変化に対して、高周波可変利得増幅器１０３の利得が、指数関数的に変化する場合、または、対数関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３７】
同様に、低周波可変利得増幅器１０５の入力信号の信号レベルの変化に対して、低周波可変利得増幅器１０５の利得が、指数関数的に変化する場合、または、対数関数的に変化する場合、単調かつ連続的な利得変化であると言える。
【００３８】
但し、本発明における「単調かつ連続的」とは、利得変化についての上記第１例〜第３例に限定されない。なお、単純に数式化できない変化であっても、制御電圧Ｖｃの変化に対して出力電圧信号Ｖが逆転せずにアナログ的に連続的な変化していれば、「単調かつ連続的」に変化しているものとする。
【００３９】
上述した単純に数式化できない変化は、図７の（ｃ），（ｆ）の出力電圧信号Ｖ、及び、図１の（ｃ），（ｆ），（ｉ），（ｌ），（ｏ）の出力電圧信号Ｖに示される。図７及び図１については後述する。
【００４０】
高周波可変利得増幅器（図５の高周波可変利得増幅器１０３）において、利得が高い場合における低いＮＦ、利得が低い場合における高い線形性、及び、単調かつ連続的な利得変化を実現するものが、特許文献１に開示されている。特許文献１の可変利得増幅器では、可変利得増幅器を複数備え、複数の可変利得増幅器の利得を、段階的に制御することが開示されている。
【００４１】
また、特許文献１の可変利得増幅器では、可変Ｇｍ回路（可変コンダクタンス回路）を複数備え、複数の可変Ｇｍ回路のコンダクタンスを、段階的に制御することも開示されている。
【先行技術文献】
【特許文献】
【００４２】
【特許文献１】特開２００２−２５２５３２号公報（２００２年０９月０６日公開）
【発明の概要】
【発明が解決しようとする課題】
【００４３】
上述したように、特許文献１の可変利得増幅器では、可変Ｇｍ回路を複数備え、複数の可変Ｇｍ回路を並列接続して、複数の可変Ｇｍ回路のコンダクタンスを、段階的に制御する。これにより、利得が高い場合における低いＮＦ、利得が低い場合における高い線形性、及び、単調かつ連続的な利得変化を実現することが出来る。
【００４４】
しかし、複数の可変Ｇｍ回路を常に動作させることは、消費電力の増大を招く。
【００４５】
そこで、複数の可変Ｇｍ回路の内、利得の決定に支配的でない可変Ｇｍ回路の動作を停止させて、消費電力の増大を抑制することが考えられる。
【００４６】
なお、利得の決定に支配的でない可変Ｇｍ回路に関して、当該可変Ｇｍ回路を用いて利得変化を行ったとしても、可変利得増幅器全体としての利得は、大きくは変化しない。
【００４７】
しかし、利得が切り替わる点において、可変Ｇｍ回路のバイアス電流をオン、オフすると、利得変化が単調ではなくなる場合がある（または利得変化が連続的ではなくなる場合がある）。
【００４８】
利得変化が単調ではなくなること、及び、利得変化が連続的ではなくなることを防ぐためには、可変Ｇｍ回路のバイアス電流を徐々に（なだらかに）変化させる。これにより、可変利得増幅器から外部に出力され電流を、徐々に減らしていく（または徐々に増やしていく）ことが考えられる。
【００４９】
しかし、ＣＭＯＳトランジスタ（Complementary Metal-Oxide-Semiconductor transistor：相補性金属酸化膜半導体トランジスタ）を用いた可変Ｇｍ回路において、バイアス電流を徐々に変化させると、以下の問題が生じる。即ち、バイアス電流が小さい領域において、可変利得増幅器全体の線形性が悪化する。
【００５０】
可変利得増幅器全体における線形性の悪化について、図６を用いて以下に説明する。図６は、２つの可変Ｇｍ回路を並列接続して構成された従来の可変利得増幅器１１３の回路図である。図５の受信装置１０１の高周波可変利得増幅器１０３は、図６の第１可変Ｇｍ回路１４４を備えている。同様に、図５の受信装置１０１の低周波可変利得増幅器１０５は、図６の第２可変Ｇｍ回路１４５を備えている。
【００５１】
〔可変利得増幅器１１３〕
（可変利得増幅器１１３の構成）
図６の可変利得増幅器１１３には、信号入力端子１１４、電源端子１１５、指示信号入力端子１１６、及び、電圧信号出力端子１１７が設けられている。
【００５２】
また、図６の可変利得増幅器１１３では、信号入力端子１１４は、一方の信号入力端子１１４ａと他方の信号入力端子１１４ｂとから構成されている。さらに、電圧信号出力端子１１７は、一方の電圧信号出力端子１１７ａと他方の電圧信号出力端子１１７ｂとから構成されている。
【００５３】
さらに、可変利得増幅器１１３は、制御回路１１８、ＦＥＴ（field-effect transistor：電界効果トランジスタ）１１９〜１３０、可変電流源１３１，１３２、及び、直流電圧源１５０を備えている。
【００５４】
さらに、負荷１３３は、一端が、一方の電圧信号出力端子１１７ａに接続されており、他端が、直流電圧源１５０の出力に接続されている。同様に、負荷１３４は、一端が、他方の電圧信号出力端子１１７ｂに接続されており、他端が、直流電圧源１５０の出力に接続されている。
【００５５】
なお、ＦＥＴ１１９，１２０は、第１Ｇｍ回路１３６を構成する。ＦＥＴ１２５，１２６は、第２Ｇｍ回路１３８を構成する。ＦＥＴ１２１〜１２４は、第１振り分け回路１３７を構成する。ＦＥＴ１２７〜１３０は、第２振り分け回路１３９を構成する。
【００５６】
また、可変電流源１３１、第１Ｇｍ回路１３６、及び、第１振り分け回路１３７は、第１可変Ｇｍ回路１４４を構成する。同様に、可変電流源１３２、第２Ｇｍ回路１３８、及び、第２振り分け回路１３９は、第２可変Ｇｍ回路１４５を構成する。
【００５７】
図６の可変利得増幅器１１３において、一方の信号入力端子１１４ａは、ＦＥＴ１１９のゲートと、ＦＥＴ１２５のゲートとに接続されている。他方の信号入力端子１１４ｂは、ＦＥＴ１２０のゲートと、ＦＥＴ１２６のゲートとに接続されている。
【００５８】
ＦＥＴ１１９のソースと、ＦＥＴ１２０のソースとは、可変電流源１３１の入力に接続されている。ＦＥＴ１２５のソースと、ＦＥＴ１２６のソースとは、可変電流源１３２の入力に接続されている。
【００５９】
ＦＥＴ１１９のドレインは、ＦＥＴ１２１のソースと、ＦＥＴ１２２のソースとに接続されている。ＦＥＴ１２０のドレインは、ＦＥＴ１２３のソースと、ＦＥＴ１２４のソースとに接続されている。ＦＥＴ１２５のドレインは、ＦＥＴ１２７のソースと、ＦＥＴ１２８のソースとに接続されている。ＦＥＴ１２６のドレインは、ＦＥＴ１２９のソースと、ＦＥＴ１３０のソースとに接続されている。
【００６０】
ＦＥＴ１２１のドレインは、ＦＥＴ１２７のドレインと、一方の電圧信号出力端子１１７ａと、負荷１３３の一端とに接続されている。ＦＥＴ１２４のドレインは、ＦＥＴ１３０のドレインと、他方の電圧信号出力端子１１７ｂと、負荷１３４の一端とに接続されている。
【００６１】
ＦＥＴ１２２のドレイン、ＦＥＴ１２３のドレイン、ＦＥＴ１２８のドレイン、ＦＥＴ１２９のドレイン、負荷１３３の他端、及び、負荷１３４の他端は、電源端子１１５を介して直流電圧源１５０の出力に接続されている。
【００６２】
制御回路１１８の第１出力は、可変電流源１３１の制御入力に接続されている。制御回路１１８の第２出力は、可変電流源１３２の制御入力に接続されている。
【００６３】
制御回路１１８の第３出力は、ＦＥＴ１２１のゲートと、ＦＥＴ１２４のゲートとに接続されている。制御回路１１８の第４出力は、ＦＥＴ１２２のゲートと、ＦＥＴ１２３のゲートとに接続されている。
【００６４】
制御回路１１８の第５出力は、ＦＥＴ１２７のゲートと、ＦＥＴ１３０のゲートとに接続されている。制御回路１１８の第６出力は、ＦＥＴ１２８のゲートと、ＦＥＴ１２９のゲートとに接続されている。
【００６５】
そして、可変電流源１３１の出力、可変電流源１３２の出力、及び、直流電圧源１５０の入力は、電気的に接地されている。
【００６６】
（可変利得増幅器１１３の動作）
図６の可変利得増幅器１１３では、指示信号Ｓ−ｏｒｄｅｒが、制御回路１１８の指示信号入力端子１１６に入力される。指示信号Ｓ−ｏｒｄｅｒは、高周波可変利得増幅器１０３の利得と低周波可変利得増幅器１０５の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。
【００６７】
制御回路１１８は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【００６８】
第１に、制御回路１１８は、上記指示信号が入力されることにより、制御電圧Ｖｃを生成する。そして、制御回路１１８は、自身が生成した制御電圧Ｖｃを、可変電流源１３１の制御入力と、可変電流源１３２の制御入力とに出力する。
【００６９】
制御電圧Ｖｃの大小に応じて、可変電流源１３１が出力する電流であって、第１可変Ｇｍ回路１４４のバイアス電流である電流Ｉ１の大小が制御される。同様に、制御電圧Ｖｃの大小に応じて、可変電流源１３２が出力する電流であって、第２可変Ｇｍ回路１４５のバイアス電流である電流Ｉ２の大小が制御される。
【００７０】
第２に、制御回路１１８は、上記指示信号が入力されることにより、制御回路１１８の第３出力から、ＦＥＴ制御信号Ｓｃ−１ａを出力するとともに、制御回路１１８の第４出力から、ＦＥＴ制御信号Ｓｃ−１ｂを出力する。ＦＥＴ制御信号Ｓｃ−１ａ及びＦＥＴ制御信号Ｓｃ−１ｂは、ＦＥＴ制御信号Ｓｃ−１を構成する。
【００７１】
第３に、制御回路１１８は、上記指示信号が入力されることにより、制御回路１１８の第５出力から、ＦＥＴ制御信号Ｓｃ−２ａを出力するとともに、制御回路１１８の第６出力から、ＦＥＴ制御信号Ｓｃ−２ｂを出力する。ＦＥＴ制御信号Ｓｃ−２ａ及びＦＥＴ制御信号Ｓｃ−２ｂは、ＦＥＴ制御信号Ｓｃ−２を構成する。
【００７２】
さらに、第１振り分け回路１３７では、ＦＥＴ制御信号Ｓｃ−１ａに応じて、ＦＥＴ１２１，１２４がオン・オフされる。同様に、第１振り分け回路１３７では、ＦＥＴ制御信号Ｓｃ−１ｂに応じて、ＦＥＴ１２２，１２３がオン・オフされる。
【００７３】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介して第１可変Ｇｍ回路１４４に流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介さずに第１可変Ｇｍ回路４４に流すかが振り分けられる。
【００７４】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第１可変Ｇｍ回路１４４に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源１５０の出力→ＦＥＴ１２２→ＦＥＴ１１９→可変電流源１３１→ＧＮＤの経路と、直流電圧源１５０の出力→ＦＥＴ１２３→ＦＥＴ１２０→可変電流源１３１→ＧＮＤの経路とに電流が流れる。
【００７５】
さらに、第２振り分け回路１３９では、ＦＥＴ制御信号Ｓｃ−２ａに応じて、ＦＥＴ１２７，１３０がオン・オフされる。同様に、第２振り分け回路１３９では、ＦＥＴ制御信号Ｓｃ−２ｂに応じて、ＦＥＴ１２８，１２９がオン・オフされる。
【００７６】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介して第２可変Ｇｍ回路４５に流すに流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷１３３，１３４を介さずに第２可変Ｇｍ回路４５に流すかが振り分けられる。
【００７７】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第１可変Ｇｍ回路１４５に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源１５０の出力→ＦＥＴ１２８→ＦＥＴ１２５→可変電流源１３２→ＧＮＤの経路と、直流電圧源１５０の出力→ＦＥＴ１２９→ＦＥＴ１２６→可変電流源１３２→ＧＮＤの経路とに電流が流れる。
【００７８】
さらに、図６の可変利得増幅器１１３では、一方の信号入力端子１１４ａと他方の信号入力端子１１４ｂとの間に、電圧信号である入力信号Ｖｉｎが入力される。入力信号Ｖｉｎにより、第１Ｇｍ回路１３６と第２Ｇｍ回路１３８とが有するＦＥＴのオン・オフが制御される。
【００７９】
これにより、第１Ｇｍ回路１３６に流れる電流の値と、第２Ｇｍ回路１３８に流れる電流の値とが決定されるので、第１可変Ｇｍ回路１４４に流れる電流の値と、第２可変Ｇｍ回路１４５に流れる電流の値とが決定される。
【００８０】
ここで、第１可変Ｇｍ回路１４４の最大Ｇｍは、第２可変Ｇｍ回路１４５の最大Ｇｍよりも低くする。
【００８１】
このようにして構成された可変利得増幅器１１３の動作を、図７のグラフに基づいて説明する。
【００８２】
図７は、従来の可変利得増幅器１１３の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器１１３の動作を示すグラフである。
【００８３】
図７の（ａ），（ｄ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、可変電流源１３１，１３２が出力する電流Ｉ１，Ｉ２の変化を示すグラフである。
【００８４】
図７の（ｂ），（ｅ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。図７の（ｂ），（ｅ）において、破線は、負荷１３３に流れる電流である出力電流信号Ｉ−ｏｕｔ１を示し、一点鎖線は、負荷１３４に流れる電流である出力電流信号Ｉ−ｏｕｔ２を示す。
【００８５】
図７の（ｃ），（ｆ）は、可変電流源１３１，１３２の制御入力に入力される制御電圧Ｖｃに対する、可変利得増幅器１１３の出力電圧信号Ｖの変化を示すグラフである。出力電圧信号Ｖは、即ち、図６の電圧信号出力端子１１７から出力される信号である。
【００８６】
図７（ｂ）は、図７（ａ）に示されるように可変電流源１３１，１３２をオン・オフしない場合の、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示す。図７（ｃ）は、図７（ａ）に示されるように可変電流源１３１，１３２をオン・オフしない場合の、制御電圧Ｖｃに対する出力電圧信号Ｖの変化を示す。
【００８７】
従来の可変利得増幅器１１３が、図７の（ａ）〜（ｃ）に示す動作を行う場合を考える。この場合、利得の制御の過程で不連続な点が生じることは無い。よって、出力電圧信号Ｖは、単調かつ連続的に制御される。
【００８８】
しかし、可変電流源１３１，１３２は常にオンしているので、消費電力の増加を招く。
【００８９】
また、電源電圧（直流電圧源５０の出力電圧）が十分に高くなく、負荷１３３，１３４として、抵抗のような直流電圧降下を発生する素子を使用している場合を考える。この場合、利得が最大である時（即ち、出力電圧信号Ｖが最大である時）に、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大となり、動作点が不適切な動作点となる。
【００９０】
なお、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大である時は、即ち、第１可変Ｇｍ回路１４４及び第２可変Ｇｍ回路１４５の出力電流が共に最大である。
【００９１】
次に、図７（ｄ）示されるように、電流Ｉ１，Ｉ２を徐々に変化させた場合を考える。この場合、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化は、図７（ｅ）で示され、制御電圧Ｖｃに対する出力電圧信号Ｖの変化は、図７（ｆ）で示される。
【００９２】
電流Ｉ１，Ｉ２を徐々に変化させるので、可変電流源１３１，１３２が常にオンしていることはなくなり、消費電力の増加を防ぐことが出来る。また、利得が最大である時に、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２が共に最大ではないので、動作点として適切な動作点が得られる。さらに、可変電流源１３１，１３２をオン・オフしない場合と比較して、最小利得を下げることが出来る（即ち、出力電圧信号Ｖの最小値を小さくすることが出来る）。
【００９３】
しかし、電流Ｉ１，Ｉ２を徐々に変化させる過程で、電流Ｉ１，Ｉ２が最小値付近となるので、第１Ｇｍ回路１３６、及び、第２Ｇｍ回路１３８を、小さなバイアス電流で動作させる状況が発生する。これに伴い、第１Ｇｍ回路１３６と第２Ｇｍ回路１３８との間における相互変調歪みＩＭ３，ＩＭ２などで示される、可変利得増幅器１１３の線形性が悪化する。
【００９４】
なお、第１電流振り分け回路１３７における入力から出力への経路と、第２電流振り分け回路１３９における入力から出力への経路とが十分に分離されている場合を考える。この場合は、上述した相互変調歪みＩＭ３，ＩＭ２などで示される非線形成分は、電圧信号出力端子１１７には現れない。
【００９５】
しかし、第１電流振り分け回路１３７と第２電流振り分け回路１３９とにおいてＣＭＯＳトランジスタを用いた場合を考える。この場合に、第１電流振り分け回路１３７における入力から出力への経路と、第２電流振り分け回路１３９における入力から出力への経路との間を、完全に分離することは困難である。
【００９６】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することにある。
【課題を解決するための手段】
【００９７】
本発明の可変利得増幅器は、上記課題を解決するために、第１及び第２可変利得増幅器と、上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げることを特徴とする。
【００９８】
上記発明によれば、上記第１可変コンダクタンス回路がオフする前の、上記第２可変コンダクタンス回路の出力電流は、上記第１可変コンダクタンス回路がオフするときの、上記第１可変コンダクタンス回路の出力電流に比べて小さい（好ましくは十分に小さい）。
【００９９】
この状態、即ち、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第１可変電流源をオフして、上記第１可変電流源の出力電流を急峻に立ち下げるとともに、上記第１可変コンダクタンス回路をオフする。
【０１００】
これにより、上記第１可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。
【０１０１】
また、上記第１可変電流源の出力電流を急峻に立ち下げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０１０２】
さらに、上記第１可変電流源の出力電流が、適切なタイミングで急峻に立ち下げられる。よって、上記第１可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０１０３】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１０４】
上記可変利得増幅器では、上記制御回路は、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時に、上記第２可変コンダクタンス回路が備える第２可変電流源の出力電流を急峻に立ち上げてもよい。
【０１０５】
上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第２可変電流源をオンして、上記第２可変電流源の出力電流を急峻に立ち上げるとともに、上記第２可変コンダクタンス回路をオンする。
【０１０６】
これにより、上記第２可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。
【０１０７】
また、上記第２可変電流源の出力電流を急峻に立ち上げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０１０８】
さらに、上記第２可変電流源の出力電流が、適切なタイミングで急峻に立ち上げられる。よって、上記第２可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０１０９】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１１０】
上記いずれかの可変利得増幅器では、信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、上記第１可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第１可変電流源と、上記第１可変電流源の出力電流に応じてバイアス電流が定まる第１コンダクタンス回路と、上記第１可変コンダクタンス回路の出力電流を、第１負荷及び第２負荷を介して流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第１振り分け回路とをさらに備え、上記第２可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第２可変電流源と、上記第２可変電流源の出力電流に応じてバイアス電流が定まる第２コンダクタンス回路と、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介して流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第２振り分け回路とをさらに備え、上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、上記第１コンダクタンス回路は、第１ＦＥＴ及び第２ＦＥＴを有し、第２コンダクタンス回路は、第７ＦＥＴ及び第８ＦＥＴを有し、上記第１振り分け回路は、第３ＦＥＴ〜第６ＦＥＴを有し、上記第２振り分け回路は、第９ＦＥＴ〜第１２ＦＥＴを有し、上記一方の信号入力端子は、上記第１ＦＥＴのゲートと、上記第２ＦＥＴのゲートとに接続され、上記他方の信号入力端子は、上記第７ＦＥＴのゲートと、上記第８ＦＥＴのゲートとに接続され、上記第１ＦＥＴのソースと、上記第２ＦＥＴのソースとは、上記第１可変電流源の入力に接続されており、上記第７ＦＥＴのソースと、上記第８ＦＥＴのソースとは、上記第２可変電流源の入力に接続されており、上記第１ＦＥＴのドレインは、上記第３ＦＥＴのソースと、上記第４ＦＥＴのソースとに接続されており、上記第２ＦＥＴのドレインは、上記第５ＦＥＴのソースと、上記第６ＦＥＴのソースとに接続されており、上記第７ＦＥＴ２５のドレインは、上記第９ＦＥＴのソースと、上記第１０ＦＥＴのソースとに接続されており、上記第８ＦＥＴのドレインは、上記第１１ＦＥＴのソースと、上記第１２ＦＥＴのソースとに接続されており、上記第３ＦＥＴのドレインは、上記第９ＦＥＴのドレインと、上記一方の電圧信号出力端子と、第１負荷の一端とに接続されており、上記第６ＦＥＴのドレインは、上記第１２ＦＥＴのドレインと、上記他方の電圧信号出力端子と、第２負荷の一端とに接続されており、上記第４ＦＥＴのドレイン、上記第５ＦＥＴのドレイン、上記第１０ＦＥＴのドレイン、上記第１１ＦＥＴのドレイン、上記第１負荷の他端、及び、上記第２負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、上記制御回路の第１出力は、上記第１可変電流源の制御入力に接続されており、上記制御回路の第２出力は、上記第２可変電流源の制御入力に接続されており、上記制御回路の第３出力は、上記第３ＦＥＴのゲートと、上記第６ＦＥＴのゲートとに接続されており、上記制御回路の第４出力は、上記第４ＦＥＴのゲートと、上記第５ＦＥＴのゲートとに接続されており、上記制御回路の第５出力は、上記第９ＦＥＴのゲートと、上記第１２ＦＥＴのゲートとに接続されており、上記制御回路の第６出力は、上記第１０ＦＥＴのゲートと、上記第１１ＦＥＴのゲートとに接続されており、上記第１可変電流源の出力、上記第２可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていてもよい。
【０１１１】
上記可変利得増幅器では、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の上記指示信号入力端子に入力される。
【０１１２】
上記制御回路は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【０１１３】
第１に、上記制御回路は、上記指示信号が入力されることにより、上記制御電圧を生成する。そして、上記制御回路は、自身が生成した上記制御電圧を、上記第１可変電流源の制御入力と、上記第２可変電流源の制御入力とに出力する。
【０１１４】
上記制御電圧の大小に応じて、上記第１可変電流源の出力電流の大小が制御される。同様に、上記制御電圧の大小に応じて、上記第２可変電流源の出力電流の大小が制御される。
【０１１５】
第２に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第３出力から、第２ＦＥＴ制御信号を出力するとともに、上記制御回路の第４出力から、第２ＦＥＴ制御信号を出力する。上記第２ＦＥＴ制御信号及び上記第３ＦＥＴ制御信号は、第１ＦＥＴ制御信号を構成する。
【０１１６】
第３に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第５出力から、第５ＦＥＴ制御信号を出力するとともに、上記制御回路の第６出力から、第６ＦＥＴ制御信号を出力する。上記第５ＦＥＴ制御信号及び上記第６ＦＥＴ制御信号は、第４ＦＥＴ制御信号を構成する。
【０１１７】
さらに、上記第１振り分け回路では、上記第２ＦＥＴ制御信号に応じて、上記第３ＦＥＴ及び上記第６ＦＥＴがオン・オフされる。同様に、上記第１振り分け回路では、上記第３ＦＥＴ制御信号に応じて、上記第４ＦＥＴ及び上記第５ＦＥＴがオン・オフされる。
【０１１８】
これにより、上記第１可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介して上記第１可変コンダクタンス回路に流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介さずに上記第１可変コンダクタンス回路に流すかが振り分けられる。
【０１１９】
上記第１可変コンダクタンス回路の出力電流を上記第１可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第４ＦＥＴ→上記第１ＦＥＴ→上記第１可変電流源→ＧＮＤの経路と、上記直流電圧源の出力→上記第５ＦＥＴ→上記第２ＦＥＴ→上記第１可変電流源→ＧＮＤの経路とに電流が流れる。
【０１２０】
さらに、上記第２振り分け回路では、上記第５ＦＥＴ制御信号に応じて、上記第９ＦＥＴ及び上記第１２ＦＥＴがオン・オフされる。同様に、上記第２振り分け回路では、上記第６ＦＥＴ制御信号に応じて、上記第１０ＦＥＴ及び上記第１１ＦＥＴがオン・オフされる。
【０１２１】
これにより、上記第２可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介して上記第２可変コンダクタンス回路に流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１及び第２負荷を介さずに上記第２可変コンダクタンス回路に流すかが振り分けられる。
【０１２２】
上記第２可変コンダクタンス回路の出力電流をを上記第２可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第１０ＦＥＴ→上記第７ＦＥＴ→上記第２可変電流源→ＧＮＤの経路と、上記直流電圧源の出力→上記第１１ＦＥＴ→上記第８ＦＥＴ→上記第２可変電流源→ＧＮＤの経路とに電流が流れる。
【０１２３】
さらに、上記可変利得増幅器では、上記一方の信号入力端子と上記他方の信号入力端子との間に、電圧信号である入力信号が入力される。上記入力信号により、上記第１コンダクタンス回路と上記第２コンダクタンス回路とが有するＦＥＴのオン・オフが制御される。
【０１２４】
これにより、上記第１コンダクタンス回路に流れる電流の値と、上記第２コンダクタンス回路に流れる電流の値とが決定されるので、上記第１可変コンダクタンス回路に流れる電流の値と、上記第２可変コンダクタンス回路に流れる電流の値とが決定される。
【０１２５】
このように動作する上記可変利得増幅器において、上記第１可変電流源の出力電流を、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。即ち、上記第１可変電流源の出力電流を、上記第１振り分け回路の出力電流が、上記第２振り分け回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。
これとともに、上記第２可変電流源の出力電流を、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち上げる。
【０１２６】
これにより、上記第１及び第２可変コンダクタンス回路が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。
【０１２７】
上記可変利得増幅器では、上記第１可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第１負荷を流れる電流が、上記第２負荷を流れる電流よりも小さい範囲内において異ならせてもよい。
【０１２８】
これにより、上記制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得が必要である場合は、上記第１可変電流源の出力電流を、上記制御電圧よりも高い制御電圧において急峻に立ち下げる。
【０１２９】
これにより、上記制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも高い制御電圧において上記第１可変電流源の出力電流を急峻に立ち下げる、即ち上記第１可変電流源の出力電流を急峻に立ち下げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。
【０１３０】
上記可変利得増幅器では、上記第２可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第２負荷を流れる電流が、上記第１負荷を流れる電流よりも小さい範囲内において異ならせてもよい。
【０１３１】
これにより、上記制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得が必要である場合は、上記第２可変電流源の出力電流を、上記制御電圧よりも低い制御電圧において急峻に立ち下げる。
【０１３２】
これにより、上記制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも低い制御電圧において上記第２可変電流源の出力電流を急峻に立ち上げる、即ち上記第２可変電流源の出力電流を急峻に立ち上げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。
【０１３３】
上記可変利得増幅器では、上記第１可変電流源の出力電流を急峻に立ち下げる前に、上記第１可変電流源の出力電流を徐々に減少させてもよい。
【０１３４】
また、上記可変利得増幅器では、上記第２可変電流源の出力電流を急峻に立ち上げた後に、上記第２可変電流源の出力電流を徐々に増加させてもよい。
【０１３５】
急峻に立ち下げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち下げることと徐々に減少させることとを組み合わせる。同様に、急峻に立ち上げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち上げることと徐々に増加させることとを組み合わせる。
【０１３６】
これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。
【０１３７】
上記可変利得増幅器では、上記制御回路は、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力してもよい。
【０１３８】
これにより、上記制御回路は、上記第１及び第２可変利得増幅器の利得を制御することが出来る。
【０１３９】
本発明の受信装置は、上記いずれかの可変利得増幅器を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【発明の効果】
【０１４０】
本発明の可変利得増幅器は、以上のように、第１及び第２可変利得増幅器と、上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げるものである。
【０１４１】
それゆえ、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供するという効果を奏する。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施形態に係る可変利得増幅器の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器の動作を示すグラフであり、（ｇ）〜（ｏ）は、本発明の実施形態に係る可変利得増幅器の動作を示すグラフである。
【図２】本発明の実施形態に係る受信装置のブロック図である。
【図３】本発明の実施形態に係る可変利得増幅器のブロック図である。
【図４】本発明の実施形態に係る可変利得増幅器の回路図である。
【図５】従来の受信装置のブロック図である。
【図６】従来の可変利得増幅器の回路図である。
【図７】従来の可変利得増幅器の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器の動作を示すグラフである。
【発明を実施するための形態】
【０１４３】
本発明の一実施形態について図１〜図４に基づいて説明すれば、以下の通りである。まずは、本実施形態に係る受信装置１について、図２を用いて説明する。図２は、本実施形態に係る受信装置１のブロック図である。受信装置１は、ダイレクトコンバージョン型の受信装置であって、半導体を用いて集積回路化されている。
【０１４４】
〔受信装置１〕
（受信装置１の構成）
図２の受信装置１は、受信信号の入力端子２と、出力端子９とが設けられている。また、受信装置１は、高周波可変利得増幅器３、周波数変換器（ミキサ）４、低周波可変利得増幅器５、ローパスフィルタ６、出力増幅器７、ローカル信号生成器（局所信号生成器）８を備えている。さらに、受信装置１は、出力信号レベル検出回路１０、第１利得制御回路１１、及び、第２利得制御回路１２を備えている。
【０１４５】
図２の受信装置１において、受信装置１に接続されたアンテナ６０の出力が、入力端子２を介して、高周波可変利得増幅器３の入力に接続されている。高周波可変利得増幅器３の出力は、周波数変換器４の第１入力に接続されている。ローカル信号生成器８の出力は、周波数変換器４の第２入力に接続されている。
【０１４６】
周波数変換器４の出力は、低周波可変利得増幅器５の入力に接続されている。低周波可変利得増幅器５の出力は、ローパスフィルタ６の入力に接続されている。ローパスフィルタ６の出力は、出力増幅器７の入力へ接続されている。
【０１４７】
出力増幅器７の出力は、出力端子９と、出力信号レベル検出回路１０の入力とに接続されている。出力信号レベル検出回路１０の出力は、第１利得制御回路１１の入力と、第２利得制御回路１２の入力とに接続されている。
【０１４８】
第１利得制御回路１１の第１出力は、高周波可変利得増幅器３の第１制御入力に接続されている。第１利得制御回路１１の第２出力は、高周波可変利得増幅器３の第２制御入力に接続されている。第２利得制御回路１２の第１出力は、低周波可変利得増幅器５の第１制御入力に接続されている。そして、第２利得制御回路１２の第２出力は、低周波可変利得増幅器５の第２制御入力に接続されている。
【０１４９】
高周波可変利得増幅器３は、周波数変換器４によって周波数変換がなされる前の、周波数が比較的高い信号に対応する高周波可変利得増幅器である。
【０１５０】
低周波可変利得増幅器５は、周波数変換器４によって周波数変換がなされた後の、周波数が比較的低い信号に対応する低周波可変利得増幅器である。
【０１５１】
第１利得制御回路１１は、高周波可変利得増幅器３が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−１を、高周波可変利得増幅器３の第１制御入力へ出力する。また、第１利得制御回路１１は、高周波可変利得増幅器３が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを高周波可変利得増幅器３の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−１及び制御電圧Ｖｃは、第１利得制御信号を構成する。
【０１５２】
第２利得制御回路１２は、低周波可変利得増幅器５が備える第１振り分け回路のＦＥＴのオン・オフを制御する信号であるＦＥＴ制御信号Ｓｃ−２を、低周波可変利得増幅器５の第１制御入力へ出力する。また、第２利得制御回路１２は、低周波可変利得増幅器５が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Ｖｃを、低周波可変利得増幅器５の第２制御入力へ出力する。ＦＥＴ制御信号Ｓｃ−２及び制御電圧Ｖｃは、第２利得制御信号を構成する。
【０１５３】
（受信装置１の動作）
図２の受信装置１では、アンテナ６０が受信する信号であって、入力端子２を介して高周波可変利得増幅器３に入力される受信信号は、高周波可変利得増幅器３によって、増幅されるか、減衰される。
【０１５４】
高周波可変利得増幅器３の出力信号は、周波数変換器４の第１入力に入力される。周波数変換器４は、ローカル信号生成器８から出力されて周波数変換器４の第２入力に入力されるローカル信号（局所信号）により、第１入力に入力された信号に対して周波数変換を行う。周波数変換がなされた後の、周波数が比較的低い信号は、周波数変換器４の出力信号として、低周波可変利得増幅器５に入力される。
【０１５５】
低周波可変利得増幅器５は、第２利得制御回路１２から出力される第２利得制御信号によって、利得が増減される。これにより、低周波可変利得増幅器５に入力される信号は、低周波可変利得増幅器５によって、増幅されるか、減衰される。従って、低周波可変利得増幅器５から出力される信号の信号レベルが、所定の第１レベルとなる。
【０１５６】
低周波可変利得増幅器５の出力信号は、ローパスフィルタ６に出力される。ローパスフィルタ６は、低周波可変利得増幅器５の出力信号における高周波成分を減衰して、高周波成分を減衰した後の信号を、出力増幅器７に出力する。
【０１５７】
出力増幅器７は、ローパスフィルタ６の出力信号を増幅して、出力増幅器７の出力信号を生成する。出力増幅器７の出力信号は、出力端子９を介して受信装置１の外部へ出力されるとともに、出力信号レベル検出回路１０に出力される。
【０１５８】
出力信号レベル検出回路１０は、出力増幅器７の出力信号が入力されることにより、出力増幅器７の出力信号の信号レベルである所定の第２レベルを検出する。当該第２レベルは、出力増幅器７による増幅のために、低周波可変利得増幅器５の出力信号の信号レベルである上記第１レベルよりも高い。
【０１５９】
出力信号レベル検出回路１０は、第２レベルの検出後に、第２レベルに応じた信号であって、高周波可変利得増幅器３の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号Ｓ−ｏｒｄｅｒを、第１利得制御回路１１に出力する。また、出力信号レベル検出回路１０は、第２レベルの検出後に、第２レベルに応じた信号であって、低周波可変利得増幅器５の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号Ｓ−ｏｒｄｅｒを、第２利得制御回路１２に出力する。
【０１６０】
第１利得制御回路１１には、出力信号レベル検出回路１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第１利得制御回路１１は、ＦＥＴ制御信号Ｓｃ−１を生成して高周波可変利得増幅器３の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して高周波可変利得増幅器３の第２制御入力へ出力する。これにより、高周波可変利得増幅器３の利得が制御される（増減される）。
【０１６１】
同様に、第２利得制御回路１２には、出力信号レベル検出回路１０から指示信号Ｓ−ｏｒｄｅｒが入力される。これにより、第２利得制御回路１２は、ＦＥＴ制御信号Ｓｃ−２を生成して低周波可変利得増幅器５の第１制御入力へ出力するとともに、制御電圧Ｖｃを生成して低周波可変利得増幅器５の第２制御入力へ出力する。これにより、低周波可変利得増幅器５の利得が制御される（増減される）。
【０１６２】
以上のように、図２の受信装置１では、出力信号レベル検出回路１０、第１利得制御回路１１、及び、第２利得制御回路１２によって、高周波可変利得増幅器３の利得と低周波可変利得増幅器５の利得とがフィードバック制御される。これにより、出力端子９を介して受信装置１の外部に出力される出力信号の信号レベルの最大レベルを、第２レベルにすることが出来る。
【０１６３】
本実施形態における受信装置１は、下記いずれかの可変利得増幅器１３を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【０１６４】
〔可変利得増幅器１３〕
ここで、本実施形態における可変利得増幅器１３について、図１，３，４を用いて以下に説明する。図２の受信装置１の高周波可変利得増幅器３（第１可変利得増幅器）は、図３，４の第１可変Ｇｍ回路（第１可変コンダクタンス回路）４４を備えている。同様に、図２の受信装置１の低周波可変利得増幅器５（第２可変利得増幅器）は、図３，４の第２可変Ｇｍ回路（第２可変コンダクタンス回路）４５を備えている。
【０１６５】
第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５は、回路全体としての可変Ｇｍ（可変コンダクタンス）を有する回路である。本実施形態におけるＧｍは、トランスコンダクタンスを示す。
【０１６６】
（可変利得増幅器１３のブロック図）
図３は、本実施形態に係る可変利得増幅器１３のブロック図である。図３の可変利得増幅器１３には、信号入力端子１４、電源端子１５、指示信号入力端子１６、及び、電圧信号出力端子１７が設けられている。
【０１６７】
また、図３の可変利得増幅器１３では、電圧信号出力端子１７は、一方の電圧信号出力端子１７ａと他方の電圧信号出力端子１７ｂとから構成されている。
【０１６８】
さらに、可変利得増幅器１３は、制御回路１８、可変電流源３１（第１可変電流源）、可変電流源３２（第２可変電流源）を備えている。さらに、可変利得増幅器１３は、第１Ｇｍ回路（第１コンダクタンス回路）３６、第１振り分け回路３７、第２Ｇｍ回路（第２コンダクタンス回路）３８、第２振り分け回路３９、負荷回路４０、及び、直流電圧源５０を備えている。
【０１６９】
さらに、可変電流源３１、第１Ｇｍ回路３６、及び、第１振り分け回路３７は、第１可変Ｇｍ回路４４を構成する。同様に、可変電流源３２、第２Ｇｍ回路３８、及び、第２振り分け回路３９は、第２可変Ｇｍ回路４５を構成する。
【０１７０】
なお、図３の２つの矢印は、それぞれ、第１可変Ｇｍ回路４４の出力電流と第２可変Ｇｍ回路４５の出力電流とを示す。
【０１７１】
図３の可変利得増幅器１３において、信号入力端子１４は、第１Ｇｍ回路３６の制御入力と、第２Ｇｍ回路３８の制御入力とに接続されている。
【０１７２】
第１Ｇｍ回路３６の出力は、可変電流源３１の入力に接続されている。第２Ｇｍ回路３８の出力は、可変電流源３２の入力に接続されている。
【０１７３】
第１振り分け回路３７の出力は、第１Ｇｍ回路３６の入力に接続されている。第２振り分け回路３９の出力は、第２Ｇｍ回路３８の入力に接続されている。
【０１７４】
第１振り分け回路３７の入力は、負荷回路４０の第１出力と、一方の電圧信号出力端子１７ａとに接続されている。第２振り分け回路３９の入力は、負荷回路４０の第２出力と、他方の電圧信号出力端子１７ｂとに接続されている。
【０１７５】
負荷回路４０の第１入力と、負荷回路４０の第１入力とは、電源端子１５を介して直流電圧源５０の出力に接続されている。
【０１７６】
制御回路１８の第１出力は、可変電流源３１の制御入力に接続されている。制御回路１８の第２出力は、可変電流源３２の制御入力に接続されている。
【０１７７】
制御回路１８の第３出力は、第１振り分け回路３７の第１制御入力に接続されている。制御回路１８の第４出力は、第１振り分け回路３７の第２制御入力に接続されている。
【０１７８】
制御回路１８の第５出力は、第２振り分け回路３９の第１制御入力に接続されている。制御回路１８の第６出力は、第２振り分け回路３９の第２制御入力に接続されている。
【０１７９】
そして、可変電流源３１の出力、可変電流源３２の出力、及び、直流電圧源５０の入力は、電気的に接地されている。
【０１８０】
（可変利得増幅器１３の回路図）
図４は、本実施形態に係る可変利得増幅器１３の回路図である。図２の受信装置１の高周波可変利得増幅器３は、図４の第１可変Ｇｍ回路４４を備えている。同様に、図２の受信装置１の低周波可変利得増幅器５は、図４の第２可変Ｇｍ回路４５を備えている。
【０１８１】
図４の可変利得増幅器１３には、信号入力端子１４、電源端子１５、指示信号入力端子１６、及び、電圧信号出力端子１７が設けられている。
【０１８２】
また、図４の可変利得増幅器１３では、信号入力端子１４は、一方の信号入力端子１４ａと他方の信号入力端子１４ｂとから構成されている。さらに、電圧信号出力端子１７は、一方の電圧信号出力端子１７ａと他方の電圧信号出力端子１７ｂとから構成されている。
【０１８３】
さらに、可変利得増幅器１３は、制御回路１８、ＦＥＴ（field-effect transistor：電界効果トランジスタ、第１ＦＥＴ〜第１２ＦＥＴ）１９〜３０、可変電流源３１，３２、及び、直流電圧源５０を備えている。
【０１８４】
さらに、負荷３３（第１負荷）は、一端が、一方の電圧信号出力端子１７ａに接続されており、他端が、直流電圧源５０の出力に接続されている。同様に、負荷３４（第２負荷）は、一端が、他方の電圧信号出力端子１７ｂに接続されており、他端が、直流電圧源５０の出力に接続されている。
【０１８５】
負荷３３，３４は差動対の負荷である。負荷３３，３４が抵抗である場合、負荷３３の抵抗値と負荷３４の抵抗値とは等しい。また、負荷３３，３４は、抵抗に限定されない。信号の高周波成分を考慮する場合は、負荷３３，３４として、（１）インダクタ、（２）インダクタと抵抗とを直列に接続したもの、または、（３）インダクタと抵抗とを並列に接続したものを用いる。上記（１）〜（３）を負荷３３，３４として用いることにより、周波数特性を調整することが出来る。
【０１８６】
なお、ＦＥＴ１９，２０は、第１Ｇｍ回路３６を構成する。ＦＥＴ２５，２６は、第２Ｇｍ回路３８を構成する。ＦＥＴ２１〜２４は、第１振り分け回路３７を構成する。ＦＥＴ２７〜３０は、第２振り分け回路３９を構成する。
【０１８７】
また、可変電流源３１、第１Ｇｍ回路３６、及び、第１振り分け回路３７は、第１可変Ｇｍ回路４４を構成する。同様に、可変電流源３２、第２Ｇｍ回路３８、及び、第２振り分け回路３９は、第２可変Ｇｍ回路４５を構成する。
【０１８８】
さらに、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５は、それぞれ、負荷３３，３４を共用している。但し、負荷３３，３４の共用は必須ではない。即ち、第１可変Ｇｍ回路４４に対して１つの負荷が設けられ、第２可変Ｇｍ回路４５に対して他の１つの負荷が設けられてもよい。これにより、図３に示されるように、第１可変Ｇｍ回路４４の出力と、第２可変Ｇｍ回路４５の出力とが、個別に負荷回路４０に接続されてもよい。第１可変Ｇｍ回路４４の出力と個別に負荷回路４０との接続点、及び第２可変Ｇｍ回路４５の出力と個別に負荷回路４０との接続点が、それぞれ出力ノードとなる。
【０１８９】
図４の可変利得増幅器１３において、一方の信号入力端子１４ａは、ＦＥＴ１９のゲートと、ＦＥＴ２５のゲートとに接続されている。他方の信号入力端子１４ｂは、ＦＥＴ２０のゲートと、ＦＥＴ２６のゲートとに接続されている。
【０１９０】
ＦＥＴ１９のソースと、ＦＥＴ２０のソースとは、可変電流源３１の入力に接続されている。ＦＥＴ２５のソースと、ＦＥＴ２６のソースとは、可変電流源３２の入力に接続されている。
【０１９１】
ＦＥＴ１９のドレインは、ＦＥＴ２１のソースと、ＦＥＴ２２のソースとに接続されている。ＦＥＴ２０のドレインは、ＦＥＴ２３のソースと、ＦＥＴ２４のソースとに接続されている。ＦＥＴ２５のドレインは、ＦＥＴ２７のソースと、ＦＥＴ２８のソースとに接続されている。ＦＥＴ２６のドレインは、ＦＥＴ２９のソースと、ＦＥＴ３０のソースとに接続されている。
【０１９２】
ＦＥＴ２１のドレインは、ＦＥＴ２７のドレインと、一方の電圧信号出力端子１７ａと、負荷３３の一端とに接続されている。ＦＥＴ２４のドレインは、ＦＥＴ３０のドレインと、他方の電圧信号出力端子１７ｂと、負荷３４の一端とに接続されている。
【０１９３】
ＦＥＴ２２のドレイン、ＦＥＴ２３のドレイン、ＦＥＴ２８のドレイン、ＦＥＴ２９のドレイン、負荷３３の他端、及び、負荷３４の他端は、電源端子１５を介して直流電圧源５０の出力に接続されている。
【０１９４】
制御回路１８の第１出力は、可変電流源３１の制御入力に接続されている。制御回路１８の第２出力は、可変電流源３２の制御入力に接続されている。
【０１９５】
制御回路１８の第３出力は、ＦＥＴ２１のゲートと、ＦＥＴ２４のゲートとに接続されている。制御回路１８の第４出力は、ＦＥＴ２２のゲートと、ＦＥＴ２３のゲートとに接続されている。
【０１９６】
制御回路１８の第５出力は、ＦＥＴ２７のゲートと、ＦＥＴ３０のゲートとに接続されている。制御回路１８の第６出力は、ＦＥＴ２８のゲートと、ＦＥＴ２９のゲートとに接続されている。
【０１９７】
そして、可変電流源３１の出力、可変電流源３２の出力、及び、直流電圧源５０の入力は、電気的に接地されている。
【０１９８】
（図３のブロック図と図４の回路図との対応関係）
本実施形態に係る可変利得増幅器１３は、図３ではブロック図で示し、図４では回路図で示している。ここで、図４の回路図において、差動信号を扱う構成要素の一部、具体的には、第１Ｇｍ回路３６、第２Ｇｍ回路３８、第１振り分け回路３７、及び、第２振り分け回路３９は、図３のブロック図ではシングルエンドの構成要素として記載している。シングルエンドの構成要素とは、差動信号を単一の信号として扱った構成要素を示す。また、図３の負荷回路４０は、図４の負荷３３，３４を備える回路である。
【０１９９】
（可変利得増幅器１３の動作）
図４の可変利得増幅器１３では、指示信号Ｓ−ｏｒｄｅｒが、制御回路１８の指示信号入力端子１６に入力される。指示信号Ｓ−ｏｒｄｅｒは、高周波可変利得増幅器３の利得と低周波可変利得増幅器５の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。
【０２００】
制御回路１８は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。
【０２０１】
第１に、制御回路１８は、上記指示信号が入力されることにより、制御電圧Ｖｃを生成する。そして、制御回路１８は、自身が生成した制御電圧Ｖｃを、可変電流源３１の制御入力と、可変電流源３２の制御入力とに出力する。
【０２０２】
制御電圧Ｖｃの大小に応じて、可変電流源３１が出力する電流であって、第１可変Ｇｍ回路４４のバイアス電流である電流Ｉ１の大小が制御される。同様に、制御電圧Ｖｃの大小に応じて、可変電流源３２が出力する電流であって、第２可変Ｇｍ回路４５のバイアス電流である電流Ｉ２の大小が制御される。
【０２０３】
第２に、制御回路１８は、指示信号が入力されることにより、制御回路１８の第３出力から、ＦＥＴ制御信号Ｓｃ−１ａ（第２ＦＥＴ制御信号）を出力するとともに、制御回路１８の第４出力から、ＦＥＴ制御信号Ｓｃ−１ｂ（第３ＦＥＴ制御信号）を出力する。ＦＥＴ制御信号Ｓｃ−１ａ及びＦＥＴ制御信号Ｓｃ−１ｂは、ＦＥＴ制御信号Ｓｃ−１（第１ＦＥＴ制御信号）を構成する。
【０２０４】
第３に、制御回路１８は、指示信号が入力されることにより、制御回路１８の第５出力から、ＦＥＴ制御信号Ｓｃ−２ａ（第５ＦＥＴ制御信号）を出力するとともに、制御回路１８の第６出力から、ＦＥＴ制御信号Ｓｃ−２ｂ（第６ＦＥＴ制御信号）を出力する。ＦＥＴ制御信号Ｓｃ−２ａ及びＦＥＴ制御信号Ｓｃ−２ｂは、ＦＥＴ制御信号Ｓｃ−２（第４ＦＥＴ制御信号）を構成する。
【０２０５】
さらに、第１振り分け回路３７では、ＦＥＴ制御信号Ｓｃ−１ａに応じて、ＦＥＴ２１，２４がオン・オフされる。同様に、第１振り分け回路３７では、ＦＥＴ制御信号Ｓｃ−１ｂに応じて、ＦＥＴ２２，２３がオン・オフされる。
【０２０６】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介して第１可変Ｇｍ回路４４に流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介さずに第１可変Ｇｍ回路４４に流すかが振り分けられる。
【０２０７】
なお、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２は、差動電流である。また、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２の信号成分は、振幅が等しいが、位相は１８０度異なっている。さらに出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２の直流成分は、同じ値となる。
【０２０８】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を、負荷３３，３４を介して第１可変Ｇｍ回路４４に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源５０の出力→ＦＥＴ２２→ＦＥＴ１９→可変電流源３１→ＧＮＤの経路と、直流電圧源５０の出力→ＦＥＴ２３→ＦＥＴ２０→可変電流源３１→ＧＮＤの経路とに電流が流れる。
【０２０９】
さらに、第２振り分け回路３９では、ＦＥＴ制御信号Ｓｃ−２ａに応じて、ＦＥＴ２７，３０がオン・オフされる。同様に、第２振り分け回路３９では、ＦＥＴ制御信号Ｓｃ−２ｂに応じて、ＦＥＴ２８，２９がオン・オフされる。
【０２１０】
これにより、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介して第２可変Ｇｍ回路４５に流すに流すか、出力電流信号Ｉ−ｏｕｔ１，Ｉ−ｏｕｔ２を、負荷３３，３４を介さずに第２可変Ｇｍ回路４５に流すかが振り分けられる。
【０２１１】
出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２を第２可変Ｇｍ回路４５に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源５０の出力→ＦＥＴ２８→ＦＥＴ２５→可変電流源３２→ＧＮＤの経路と、直流電圧源５０の出力→ＦＥＴ２９→ＦＥＴ２６→可変電流源３２→ＧＮＤの経路とに電流が流れる。
【０２１２】
さらに、図６の可変利得増幅器１１３では、一方の信号入力端子１４ａと他方の信号入力端子１４ｂとの間に、電圧信号である入力信号Ｖｉｎが入力される。入力信号Ｖｉｎにより、第１Ｇｍ回路３６と第２Ｇｍ回路３８とが有するＦＥＴのオン・オフが制御される。
【０２１３】
これにより、第１Ｇｍ回路３６に流れる電流の値と、第２Ｇｍ回路３８に流れる電流の値とが決定されるので、第１可変Ｇｍ回路４４に流れる電流の値と、第２可変Ｇｍ回路４５に流れる電流の値とが決定される。
【０２１４】
ここで、第１可変Ｇｍ回路４４の最大Ｇｍ（コンダクタンスの最大値）は、第２可変Ｇｍ回路４５の最大Ｇｍ（コンダクタンスの最大値）よりも高くする。
【０２１５】
このように動作する可変利得増幅器１３において、可変電流源３１が出力する電流Ｉ１を、第１可変Ｇｍ回路４４の出力電流（ＦＥＴ２１，２４のドレイン電流）が、第２可変Ｇｍ回路４５の出力電流（ＦＥＴ２７，３０のドレイン電流）よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。即ち、可変電流源３１が出力する電流Ｉ１を、第１振り分け回路３７の出力電流が、即ち、第２振り分け回路３９の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち下げる。
【０２１６】
これとともに、可変電流源３１が出力する電流Ｉ２を、第２可変Ｇｍ回路４５の出力電流が、第１可変Ｇｍ回路４４の出力電流よりも小さい時（好ましくは十分小さい時）に急峻に立ち上げる。
【０２１７】
これにより、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器１３を提供することが出来る。
【０２１８】
本実施形態に係る可変利得増幅器１３の動作の詳細について、図１のグラフに基づいて説明する。
【０２１９】
図１は、本実施形態に係る可変利得増幅器１３の動作の説明図であり、（ａ）〜（ｆ）は、従来の可変利得増幅器１１３の動作を示すグラフであり、（ｇ）〜（ｏ）は、本実施形態に係る可変利得増幅器１３の動作を示すグラフである。
【０２２０】
図１の（ａ）〜（ｆ）は、それぞれ、図７の（ａ）〜（ｆ）と同一である。
【０２２１】
図１の（ｇ），（ｊ），（ｍ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、可変電流源３１，３２が出力する電流Ｉ１，Ｉ２の変化を示すグラフである。
【０２２２】
図１の（ｈ），（ｋ），（ｎ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。図１の（ｈ），（ｋ），（ｎ）において、破線は、負荷３３に流れる電流である出力電流信号Ｉ−ｏｕｔ１を示し、一点鎖線は、負荷３４に流れる電流である出力電流信号Ｉ−ｏｕｔ２を示す。二点鎖線については後述する。
【０２２３】
図１の（ｉ），（ｌ），（ｏ）は、可変電流源３１，３２の制御入力に入力される制御電圧Ｖｃに対する、可変利得増幅器１３の出力電圧信号Ｖの変化を示すグラフである。出力電圧信号Ｖは、即ち、図３，４の電圧信号出力端子１７から出力される信号である。
【０２２４】
本実施形態に係る可変利得増幅器１３では、可変電流源３１が出力する電流Ｉ１の制御を、従来の可変利得増幅器１１３の可変電流源１３１が出力する電流Ｉ１の制御と異ならせている。
【０２２５】
同様に、本実施形態に係る可変利得増幅器１３では、可変電流源３２が出力する電流Ｉ２の制御を、従来の可変利得増幅器１１３の可変電流源１３２が出力する電流Ｉ２の制御と異ならせている。
【０２２６】
これにより、従来の可変利得増幅器１１３における課題を解決することができる。本実施形態に係る可変利得増幅器１３における制御について、図１の（ｇ）〜（ｏ）を用いて、以下に説明する。
【０２２７】
図１（ｇ）に示されるように、可変電流源３１が出力する電流Ｉ１は、徐々に変化しない。即ち、可変電流源３１が出力する電流Ｉ１は、所定の制御電圧Ｖｃにおいてオフさせる（急峻に立ち下げる）。同様に、可変電流源３２が出力する電流Ｉ２は、徐々に変化しない。即ち、可変電流源３２が出力する電流Ｉ２は、所定の制御電圧Ｖｃにおいてオンさせる（急峻に立ち上げる）。
【０２２８】
図１（ｈ）は、図１（ｇ）に示されるように電流Ｉ１，Ｉ２を制御した時の、制御電圧Ｖｃに対する出力電流信号Ｉ−ｏｕｔ１及び出力電流信号Ｉ−ｏｕｔ２の変化を示すグラフである。また、図１（ｉ）は、図１（ｇ）に示されるように電流Ｉ１，Ｉ２を制御した時の、制御電圧Ｖｃに対する出力電圧信号Ｖの変化を示すグラフである。
【０２２９】
この動作を制御電圧が低い側から高い側へ変化する時を考えて説明する。図１（ｈ）に示されるように、第２可変Ｇｍ回路４５がオンする前に負荷３４に流れる出力電流信号Ｉ−ｏｕｔ２は、第２可変Ｇｍ回路４５がオンするときの制御電圧Ｖｃ１において負荷３３に流れる出力電流信号Ｉ−ｏｕｔ１に比べて十分に小さい。
【０２３０】
この状態、即ち、出力電流信号Ｉ−ｏｕｔ２が、出力電流信号Ｉ−ｏｕｔ１に比べて十分に小さい状態で、可変電流源３２をオンして電流Ｉ２を急峻に立ち上げるとともに、第２可変Ｇｍ回路４５をオンする。
【０２３１】
第２可変Ｇｍ回路４５がオンするときの制御電圧Ｖｃ１は、可変利得増幅器１３全体としてのＧｍが、第１可変Ｇｍ回路４４によって決定される制御電圧である。
【０２３２】
一方、第１可変Ｇｍ回路４４がオフする前の出力電流信号Ｉ−ｏｕｔ１は、第１可変Ｇｍ回路４４がオフするときの制御電圧Ｖｃ２における第２可変Ｇｍ回路４５の出力電流信号Ｉ−ｏｕｔ２に比べて十分に小さい。
【０２３３】
この状態、即ち、出力電流信号Ｉ−ｏｕｔ１が、出力電流信号Ｉ−ｏｕｔ２に比べて十分に小さい状態で、可変電流源３１をオフして電流Ｉ１を急峻に立ち下げるとともに、第１可変Ｇｍ回路４４をオフする。
【０２３４】
第１可変Ｇｍ回路４４がオフするときの制御電圧Ｖｃ２は、可変利得増幅器１３全体としてのＧｍが、第２可変Ｇｍ回路４５によって決定される制御電圧である。
【０２３５】
このように、可変利得増幅器１３全体としてのＧｍが、第２可変Ｇｍ回路４５によって決定される制御電圧Ｖｃ２である時に、可変電流源３１をオフして電流Ｉ１を急峻に立ち下げるとともに、第１可変Ｇｍ回路４４をオフする。これにより、第１可変Ｇｍ回路４４及び第２可変Ｇｍ回路４５が、小さいバイアス電流で動作することはない。よって、線形性が悪化することはなく、制御電圧Ｖｃの全範囲において良好な線形性を維持した状態で、可変利得増幅器１３を動作させることが出来る。
【０２３６】
また、電流Ｉ１のオフ時との電流Ｉ２のオン時とにおける利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。
【０２３７】
さらに、可変電流源３１の電流Ｉ１が、適切なタイミングでオフされるとともに、可変電流源３２の電流Ｉ２が、適切なタイミングでオンされる。よって、可変電流源３１，３２を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０２３８】
従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器１３を提供することが出来る。
【０２３９】
ここで、図１の（ｇ）〜（ｉ）に示される制御では、電流Ｉ１，Ｉ２は、徐々に変化しない。このため、電流Ｉ１のオフ時、及び、電流Ｉ２のオン時に、規模は小さいものの利得の不連続が発生する。
【０２４０】
このような規模が小さい利得の不連続が許容されない場合は、図１（ｊ）に示すように電流Ｉ１，Ｉ２を制御する。
【０２４１】
具体的には、可変電流源３１が出力する電流Ｉ１を、オフする前に徐々に変化させる。即ち、電流Ｉ１をオフする前に、線形性が悪化しない程度の値まで徐々に減少させる。
【０２４２】
可変電流源３１と同様に、可変電流源３２が出力する電流Ｉ２を、オンした後に徐々に変化させる。即ち、所定の制御電圧Ｖｃの時にオンすることにより、線形性が良好である電流まで増加し、オンした後で徐々に電流を増加させていく。
【０２４３】
さらに、可変電流源３１の電流Ｉ１を、徐々に減少させた後に、適切なタイミングでオフされる。同様に、可変電流源３２の電流Ｉ２が、徐々に増加した後に、適切なタイミングでオンされる。よって、可変電流源３１，３２を常に動作させることによる消費電力の増大も防ぐことが出来る。
【０２４４】
このように、図１（ｊ）に示される電流Ｉ１，Ｉ２の制御では、オン・オフと徐々に変化させることとを組み合わせている。これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。
【０２４５】
図１の（ｇ）〜（ｉ）に示される制御では、電流Ｉ１は、制御電圧Ｖｃ２においてオフし、徐々に変化しない。同様に、電流Ｉ２は、制御電圧Ｖｃ１においてオンし、徐々に変化しない。
【０２４６】
制御電圧Ｖｃ２において電流Ｉ１をオフする場合の利得と、異なる利得が必要である場合は、例えば図１（ｍ）に示されるように、電流Ｉ１は、制御電圧Ｖｃ２よりも低い制御電圧Ｖｃ４においてオフする。即ち、可変電流源３１が出力する電流Ｉ１を急峻に立ち下げる時の制御電圧Ｖｃを、出力電流信号Ｉ−ｏｕｔ１が、出力電流信号Ｉ−ｏｕｔ２よりも小さい範囲内において異ならせる。
【０２４７】
これにより、制御電圧Ｖｃ２において電流Ｉ１をオフする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Ｖｃ２よりも低い制御電圧Ｖｃ４において電流Ｉ１をオフする、即ち、電流Ｉ１をオフするタイミングが、より早くなる。よって、図１（ｎ）の右側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。
【０２４８】
なお、制御電圧Ｖｃ４は制御電圧Ｖｃ２よりも低いが、制御電圧Ｖｃ２よりも高い制御電圧で電流Ｉ１をオフしてもよい。これにより、制御電圧Ｖｃ２，Ｖｃ４において電流Ｉ１をオフする場合の利得と、異なる利得を得ることが出来る。
【０２４９】
電流Ｉ２についても、電流Ｉ１と同様の制御が可能である。制御電圧Ｖｃ１において電流Ｉ２をオフする場合の利得と、異なる利得が必要である場合は、例えば図１（ｍ）に示されるように、電流Ｉ２は、制御電圧Ｖｃ１よりも高い制御電圧Ｖｃ３においてオンする。即ち、可変電流源３２が出力する電流Ｉ２を急峻に立ち上げる時の制御電圧Ｖｃを、出力電流信号Ｉ−ｏｕｔ２が、出力電流信号Ｉ−ｏｕｔ１よりも小さい範囲内において異ならせる。
【０２５０】
これにより、制御電圧Ｖｃ１において電流Ｉ２をオンする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Ｖｃ１よりも高い制御電圧Ｖｃ３において電流Ｉ２をオンする、即ち、電流Ｉ２をオンするタイミングが、より遅くなる。よって、図１（ｎ）の左側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。
【０２５１】
なお、制御電圧Ｖｃ３は制御電圧Ｖｃ１よりも高いが、制御電圧Ｖｃ１よりも低い制御電圧で電流Ｉ２をオンしてもよい。これにより、制御電圧Ｖｃ１，Ｖｃ３において電流Ｉ２をオンする場合の利得と、異なる利得を得ることが出来る。
【０２５２】
〔適用例〕
図２の本実施形態に係る受信装置１は、本実施形態に係る可変利得増幅器１３を備えることができる。図２の高周波可変利得増幅器３として、図３，４の可変Ｇｍ回路４４を備えて構成される第１可変利得増幅器を適用し、図２の低周波可変利得増幅器５として、図３，４の可変Ｇｍ回路４５を備えて構成される第２可変利得増幅器を適用すればよい。これにより、線形性の悪化と、消費電力の増大とを防ぐことが出来る。
【０２５３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２５４】
本発明の可変利得増幅器は、受信装置に適用することが出来る。特に、デジタル衛星放送を受信する受信装置に好適に用いることが出来る。
【符号の説明】
【０２５５】
１ 受信装置
２ 入力端子
３ 高周波可変利得増幅器（第１可変利得増幅器）
４ 周波数変換器
５ 低周波可変利得増幅器（第２可変利得増幅器）
６ ローパスフィルタ
７ 出力増幅器
８ ローカル信号生成器
９ 出力端子
１０ 出力信号レベル検出回路
１１ 第１利得制御回路
１２ 第２利得制御回路
１３ 可変利得増幅器
１４ 信号入力端子
１４ａ 信号入力端子
１４ｂ 信号入力端子
１５ 電源端子
１６ 指示信号入力端子
１７ 電圧信号出力端子
１７ａ 電圧信号出力端子
１７ｂ 電圧信号出力端子
１８ 制御回路
１９〜３０ ＦＥＴ（第１ＦＥＴ〜第１２ＦＥＴ）
３１ 可変電流源（第１可変電流源）
３２ 可変電流源（第２可変電流源）
３３ 負荷（第１負荷）
３４ 負荷（第２負荷）
３６ 第１Ｇｍ回路（第１コンダクタンス回路）
３７ 第１振り分け回路
３８ 第２Ｇｍ回路（第２コンダクタンス回路）
３９ 第２振り分け回路
４０ 負荷回路
４４ 第１可変Ｇｍ回路（第１可変コンダクタンス回路）
４５ 第２可変Ｇｍ回路（第２可変コンダクタンス回路）
５０ 直流電圧源
６０ アンテナ
Ｉ−ｏｕｔ１ 出力電流信号
Ｉ−ｏｕｔ２ 出力電流信号
Ｉ１ 電流
Ｉ２ 電流
Ｓ−ｏｒｄｅｒ 指示信号
Ｓｃ−１ ＦＥＴ制御信号（第１ＦＥＴ制御信号）
Ｓｃ−１ａ ＦＥＴ制御信号（第２ＦＥＴ制御信号）
Ｓｃ−１ｂ ＦＥＴ制御信号（第３ＦＥＴ制御信号）
Ｓｃ−２ ＦＥＴ制御信号（第４ＦＥＴ制御信号）
Ｓｃ−２ａ ＦＥＴ制御信号（第５ＦＥＴ制御信号）
Ｓｃ−２ｂ ＦＥＴ制御信号（第６ＦＥＴ制御信号）
Ｖ 出力電圧信号
Ｖｃ 制御電圧
Ｖｃ１〜Ｖｃ４ 制御電圧
Ｖｉｎ 入力信号
【特許請求の範囲】
【請求項１】
第１及び第２可変利得増幅器と、
上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、
上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、
上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、
上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、
上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げることを特徴とする可変利得増幅器。
【請求項２】
上記制御回路は、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時に、上記第２可変コンダクタンス回路が備える第２可変電流源の出力電流を急峻に立ち上げることを特徴とする請求項１に記載の可変利得増幅器。
【請求項３】
信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、
上記第１可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第１可変電流源と、上記第１可変電流源の出力電流に応じてバイアス電流が定まる第１コンダクタンス回路と、上記第１可変コンダクタンス回路の出力電流を、第１負荷及び第２負荷を介して流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第１振り分け回路とをさらに備え、
上記第２可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第２可変電流源と、上記第２可変電流源の出力電流に応じてバイアス電流が定まる第２コンダクタンス回路と、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介して流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第２振り分け回路とをさらに備え、
上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、
上記第１コンダクタンス回路は、第１ＦＥＴ及び第２ＦＥＴを有し、第２コンダクタンス回路は、第７ＦＥＴ及び第８ＦＥＴを有し、
上記第１振り分け回路は、第３ＦＥＴ〜第６ＦＥＴを有し、上記第２振り分け回路は、第９ＦＥＴ〜第１２ＦＥＴを有し、
上記一方の信号入力端子は、上記第１ＦＥＴのゲートと、上記第２ＦＥＴのゲートとに接続され、上記他方の信号入力端子は、上記第７ＦＥＴのゲートと、上記第８ＦＥＴのゲートとに接続され、
上記第１ＦＥＴのソースと、上記第２ＦＥＴのソースとは、上記第１可変電流源の入力に接続されており、上記第７ＦＥＴのソースと、上記第８ＦＥＴのソースとは、上記第２可変電流源の入力に接続されており、
上記第１ＦＥＴのドレインは、上記第３ＦＥＴのソースと、上記第４ＦＥＴのソースとに接続されており、上記第２ＦＥＴのドレインは、上記第５ＦＥＴのソースと、上記第６ＦＥＴのソースとに接続されており、上記第７ＦＥＴのドレインは、上記第９ＦＥＴのソースと、上記第１０ＦＥＴのソースとに接続されており、上記第８ＦＥＴのドレインは、上記第１１ＦＥＴのソースと、上記第１２ＦＥＴのソースとに接続されており、
上記第３ＦＥＴのドレインは、上記第９ＦＥＴのドレインと、上記一方の電圧信号出力端子と、第１負荷の一端とに接続されており、上記第６ＦＥＴのドレインは、上記第１２ＦＥＴのドレインと、上記他方の電圧信号出力端子と、第２負荷の一端とに接続されており、
上記第４ＦＥＴのドレイン、上記第５ＦＥＴのドレイン、上記第１０ＦＥＴのドレイン、上記第１１ＦＥＴのドレイン、上記第１負荷の他端、及び、上記第２負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、
上記制御回路の第１出力は、上記第１可変電流源の制御入力に接続されており、上記制御回路の第２出力は、上記第２可変電流源の制御入力に接続されており、
上記制御回路の第３出力は、上記第３ＦＥＴのゲートと、上記第６ＦＥＴのゲートとに接続されており、上記制御回路の第４出力は、上記第４ＦＥＴのゲートと、上記第５ＦＥＴのゲートとに接続されており、
上記制御回路の第５出力は、上記第９ＦＥＴのゲートと、上記第１２ＦＥＴのゲートとに接続されており、上記制御回路の第６出力は、上記第１０ＦＥＴのゲートと、上記第１１ＦＥＴのゲートとに接続されており、
上記第１可変電流源の出力、上記第２可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていることを特徴とする請求項１または２に記載の可変利得増幅器。
【請求項４】
上記第１可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第１負荷を流れる電流が、上記第２負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項３のいずれか１項に記載の可変利得増幅器。
【請求項５】
上記第２可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第２負荷を流れる電流が、上記第１負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項３に記載の可変利得増幅器。
【請求項６】
上記第１可変電流源の出力電流を急峻に立ち下げる前に、上記第１可変電流源の出力電流を徐々に減少させることを特徴とする請求項１〜５のいずれか１項に記載の可変利得増幅器。
【請求項７】
上記第２可変電流源の出力電流を急峻に立ち上げた後に、上記第２可変電流源の出力電流を徐々に増加させることを特徴とする請求項２〜５のいずれか１項に記載の可変利得増幅器。
【請求項８】
上記制御回路は、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、
第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、
上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力することを特徴とする請求項１〜７のいずれか１項に記載の可変利得増幅器。
【請求項９】
請求項１〜８のいずれか１項に記載の可変利得増幅器を備えることを特徴とする受信装置。
【請求項１】
第１及び第２可変利得増幅器と、
上記第１可変利得増幅器の利得を制御する信号である第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力する制御回路とを備え、
上記第１可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第１可変コンダクタンス回路を備え、
上記第２可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第２可変コンダクタンス回路を備え、
上記第１可変コンダクタンス回路のコンダクタンスの最大値は、上記第２可変コンダクタンス回路のコンダクタンスの最大値よりも高く、
上記制御回路は、上記第１可変コンダクタンス回路の出力電流が、上記第２可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第１可変コンダクタンス回路が備える第１可変電流源の出力電流を急峻に立ち下げることを特徴とする可変利得増幅器。
【請求項２】
上記制御回路は、上記第２可変コンダクタンス回路の出力電流が、上記第１可変コンダクタンス回路の出力電流よりも小さい時に、上記第２可変コンダクタンス回路が備える第２可変電流源の出力電流を急峻に立ち上げることを特徴とする請求項１に記載の可変利得増幅器。
【請求項３】
信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、
上記第１可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第１可変電流源と、上記第１可変電流源の出力電流に応じてバイアス電流が定まる第１コンダクタンス回路と、上記第１可変コンダクタンス回路の出力電流を、第１負荷及び第２負荷を介して流すか、上記第１可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第１振り分け回路とをさらに備え、
上記第２可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第２可変電流源と、上記第２可変電流源の出力電流に応じてバイアス電流が定まる第２コンダクタンス回路と、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介して流すか、上記第２可変コンダクタンス回路の出力電流を、上記第１負荷及び上記第２負荷を介さずに流すか振り分ける第２振り分け回路とをさらに備え、
上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、
上記第１コンダクタンス回路は、第１ＦＥＴ及び第２ＦＥＴを有し、第２コンダクタンス回路は、第７ＦＥＴ及び第８ＦＥＴを有し、
上記第１振り分け回路は、第３ＦＥＴ〜第６ＦＥＴを有し、上記第２振り分け回路は、第９ＦＥＴ〜第１２ＦＥＴを有し、
上記一方の信号入力端子は、上記第１ＦＥＴのゲートと、上記第２ＦＥＴのゲートとに接続され、上記他方の信号入力端子は、上記第７ＦＥＴのゲートと、上記第８ＦＥＴのゲートとに接続され、
上記第１ＦＥＴのソースと、上記第２ＦＥＴのソースとは、上記第１可変電流源の入力に接続されており、上記第７ＦＥＴのソースと、上記第８ＦＥＴのソースとは、上記第２可変電流源の入力に接続されており、
上記第１ＦＥＴのドレインは、上記第３ＦＥＴのソースと、上記第４ＦＥＴのソースとに接続されており、上記第２ＦＥＴのドレインは、上記第５ＦＥＴのソースと、上記第６ＦＥＴのソースとに接続されており、上記第７ＦＥＴのドレインは、上記第９ＦＥＴのソースと、上記第１０ＦＥＴのソースとに接続されており、上記第８ＦＥＴのドレインは、上記第１１ＦＥＴのソースと、上記第１２ＦＥＴのソースとに接続されており、
上記第３ＦＥＴのドレインは、上記第９ＦＥＴのドレインと、上記一方の電圧信号出力端子と、第１負荷の一端とに接続されており、上記第６ＦＥＴのドレインは、上記第１２ＦＥＴのドレインと、上記他方の電圧信号出力端子と、第２負荷の一端とに接続されており、
上記第４ＦＥＴのドレイン、上記第５ＦＥＴのドレイン、上記第１０ＦＥＴのドレイン、上記第１１ＦＥＴのドレイン、上記第１負荷の他端、及び、上記第２負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、
上記制御回路の第１出力は、上記第１可変電流源の制御入力に接続されており、上記制御回路の第２出力は、上記第２可変電流源の制御入力に接続されており、
上記制御回路の第３出力は、上記第３ＦＥＴのゲートと、上記第６ＦＥＴのゲートとに接続されており、上記制御回路の第４出力は、上記第４ＦＥＴのゲートと、上記第５ＦＥＴのゲートとに接続されており、
上記制御回路の第５出力は、上記第９ＦＥＴのゲートと、上記第１２ＦＥＴのゲートとに接続されており、上記制御回路の第６出力は、上記第１０ＦＥＴのゲートと、上記第１１ＦＥＴのゲートとに接続されており、
上記第１可変電流源の出力、上記第２可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていることを特徴とする請求項１または２に記載の可変利得増幅器。
【請求項４】
上記第１可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第１負荷を流れる電流が、上記第２負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項３のいずれか１項に記載の可変利得増幅器。
【請求項５】
上記第２可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第２負荷を流れる電流が、上記第１負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項３に記載の可変利得増幅器。
【請求項６】
上記第１可変電流源の出力電流を急峻に立ち下げる前に、上記第１可変電流源の出力電流を徐々に減少させることを特徴とする請求項１〜５のいずれか１項に記載の可変利得増幅器。
【請求項７】
上記第２可変電流源の出力電流を急峻に立ち上げた後に、上記第２可変電流源の出力電流を徐々に増加させることを特徴とする請求項２〜５のいずれか１項に記載の可変利得増幅器。
【請求項８】
上記制御回路は、上記第１可変利得増幅器の利得と上記第２可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、
第１利得制御信号を、上記第１可変利得増幅器に出力するとともに、
上記第２可変利得増幅器の利得を制御する信号である第２利得制御信号を、上記第２可変利得増幅器に出力することを特徴とする請求項１〜７のいずれか１項に記載の可変利得増幅器。
【請求項９】
請求項１〜８のいずれか１項に記載の可変利得増幅器を備えることを特徴とする受信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１６９６９５（Ｐ２０１２−１６９６９５Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−２６４０２（Ｐ２０１１−２６４０２）
【出願日】平成２３年２月９日（２０１１．２．９）
【特許番号】特許第４９４３５４６号（Ｐ４９４３５４６）
【特許公報発行日】平成２４年５月３０日（２０１２．５．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【特許番号】特許第４９４３５４６号（Ｐ４９４３５４６）
【特許公報発行日】平成２４年５月３０日（２０１２．５．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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