可変配線バックボード
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、伝送装置、交換装置等の通信機器のバックボードにおいて、可変配線を可能とする可変配線バックボードに関するものである。
【０００２】
【従来の技術】マルチＣＰＵ構成の装置においては、ＣＰＵ間の通信はバックボード上にアドレス、データ等を備えた共通バスを設けるか、シリアルバスを設けて通信を行っている。ＶＭＥバス等の汎用バスでは共通バスとシリアルバスの両方を備えた仕様となっている。
【０００３】従来のバックボードは前記のように構成されており、マルチＣＰＵ構成の装置の場合はバス上の競合を避けるために、共通バスの場合はラウンド・ロビン等の競合制御方式をとり、シリアルバスの場合はＣＳＭＡ、トークン、ポーリング等の競合制御方式をとっている。また、バックボードを備えた装置においては、機能動作を試験するための端子をバックボードからとる場合が多くなっている。
【０００４】
【発明が解決しようとする課題】上記のような従来のバックボードでは、上述のような競合制御方式をとっているが、その場合でも通信ができるのは１つのＣＰＵであり、他のＣＰＵは通信中のＣＰＵが通信を終えるまで待ちの状態となり、ＣＰＵの数が多くなる場合または通信量が多い場合は待ち時間が無視できないものとなる。このような方式をとらなければいけなかったのは、バックボードの配線は固定であるという先入観によるところが大きい。また、バックボードの配線を運用状態のままで変更する手段がなかったことにもよる。また、試験用端子を各パッケージからバックボードに引き出して、試験用端子から異常状態を発生させる制御をする場合、装置の高機能化につれて、試験用端子の数が増大し、バックボードに接続するケーブルの数が非常に多くなり、パッケージのピンネックの原因となっている場合もあり、また、装置の共通部のように他の部分へのケーブル配線が多い場合には、この様なケーブルのコネクタネックのためにすべての試験用端子を設けられない場合もある。
【０００５】本発明は、このような問題点を解決するためになされたものであり、バックボードの配線を可変とし、必要に応じてパッケージ間のパスをはることで、ＣＰＵ間通信パスの生成・削除、試験用配線の引き出し等を可能とし、ＣＰＵの数が多い場合または通信量が多い場合でも、ＣＰＵ間の通信の待ち時間が増加せず、試験端子も少なくすることができる可変配線素子及び可変配線バックボードを得ることを目的とする。
【０００６】
【課題を解決するための手段】第１発明に係る可変配線バックボードは、内側と外側の端子を有し、外側端子が低インピーダンス駆動能力を持ち、入出力の方向が制御される複数のインターフェース部と、それぞれのインターフェース部の内側の端子と接続された入出力線が行と列のマトリックス状に交差して配置され、その交差部において入出力線は遮断され、接続線により行の入出力線と列の入出力線の端点が相互に結節され、その各結節部において、同一の入出力線の端点に接続された１対の接続線が第１のスイッチを介して相互に接続され、更に、該第１のスイッチが接続された接続線の両端点と入出力線の端点との間に第２及び第３のスイッチがそれぞれ挿入されたスイッチング・マトリックスと、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号がそれぞれ入力されて記憶され、その記憶情報をインターフェース部及びスイッチに制御信号として出力する記憶手段とからなる可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部の外側の端子がそれぞれ相互に接続された可変配線素子群と、複数のＣＰＵと、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ、複数の可変配線素子を制御する制御部とを備えたものである。
【０００７】第２の発明に係る可変配線バックボードは、制御部は、複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知する通信パス生成手段と、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線を削除する通信パス削除手段とを備えるものである。
【０００８】
【作用】第１発明においては、可変配線素子群の各可変配線素子の各インターフェース部の入出力方向が記憶手段に記憶された制御信号により制御される。また、そのインーフェース部と接続された入出力線はスイッチング・マトリックスにおいてマトリックス状に配置され、その交差部は上述のように第１〜第３のスイッチを介して相互に接続されており、この第１〜第３のスイッチのオン・オフは記憶手段に記憶された制御信号により制御される。したがって、各可変配線素子の記憶手段に記憶された制御信号により各インターフェース部の入出力方向及びスイッチング・マトリックスの交差部の各スイッチのオン・オフを適宜制御することにより、入出力線のデータの方向及び接続を変更することができる。しかも、その変更をする際には、そのためのデータは記憶手段に記憶されているので、外部からデータを読み込むことなしに処理できる。また、その可変配線素子群の各可変配線素子を、制御部により、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ制御することにより、バックボード上の配線が必要に応じて変更され、ＣＰＵ間の通信パスが生成される。
【０００９】第２の発明においては、制御部の通信パス生成手段により、複数のＣＰＵから送信される通信用パスの生成要求メッセージが受信され、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態が確認され、使用中の確認あるいは配線が可能かどうかが判定され、ＣＰＵ間の配線が可能ならば各可変配線素子が制御されて配線され、配線後配線生成要求を出したＣＰＵに対して配線が完了したことが通知され、制御部の通信パス削除手段により、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージが受信され、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線が削除される。
【００１０】
【実施例】
実施例１．図１は本発明の一実施例に係る可変配線素子の概要図であり、全体の回路構成、スイッチング・マトリックス、このマトリックスの交差部及び結節部がそれぞれ図示されている。図において、１は入出力端子、２は制御用端子、３はインターフェース部、４はスイッチング・マトリックス、５Ａは制御情報メモリ、６は行の入出力線と列の入出力線を相互に接続する接続線、７は識別用端子、１５、１６及び１７はそれぞれスイッチング・マトリックス４のスイッチ、１８は交差部、１９は結節部である。入出力端子１は他の可変配線素子あるいはバックボードに実装するパッケージのコネクタに接続される。これらの入出力端子はそれぞれ双方向のインターフェース部３に接続される。インターフェース部３は低インピーダンスの配線であってもドライブできる能力を持ち、入出力の方向は制御情報メモリ５Ａによって制御される。インターフェース部３を経由した入出力線はスイッチング・マトリックス４に接続される。
【００１１】スイッチング・マトリックス４の内部はインターフェース部３の一方の端子と接続された入出力線がマトリックス状に交差して配置され、その交差部１８において入出力線は遮断され、接続線６により行の入出力線と列の入出力線が相互に接続され、その各結節部１９において、同一の入出力線に接続された１対の接続線がスイッチ１５を介して相互に接続され、スイッチ１５が接続された接続線の接続点と入出力線の端部との間にスイッチ１６及びスイッチ１７がそれぞれ挿入される。各スイッチ１５、１６及び１７のオン・オフは、制御情報メモリ５Ａにより制御される。
【００１２】可変配線素子はバックボード上に複数個配置するものであるから、他の可変配線素子と区別するための信号を入力する識別用端子７を備えている。識別用端子７は、バックボード上で接地及び電源に接続され、接続の仕方はバックボード上に配置されたときの位置によって個別に決定される。制御情報メモリ５Ａは、識別用端子７の入力と、デコーダで再生したアドレス信号を照合し、アドレスが識別用端子７で指示する特定の範囲にあるときは、選択信号を可変配線素子内で生成しメモリセルへのアクセスを可能とする。
【００１３】図２は実施例１に係る可変配線素子のスイッチング・マトリックス４の交差部の説明図であり、入出力線の交差の一例を示している。図において、行の入出力線（１....ｍ....）と列の入出力線（１....ｎ....）があり、行の入出力線（ｍ）と列の入出力線（ｎ）の交点Ｐ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ（ｍ，ｎ＋１）を接続する線をＲ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ（ｍ＋１，ｎ）を接続する線をＣ（ｍ，ｎ）とする。
【００１４】スイッチング・マトリックス４の内部では、上述のように、入出力線がマトリックス状に交差して配置され、その交差部１８において、接続線６により行の入出力線と列の入出力線が相互に接続され、その各結節部１９において、スイッチ１５、スイッチ１６及びスイッチ１７がそれぞれ図示のように挿入されている。即ち、それぞれの結節点１９のスイッチ番号は入出力線に対向するスイッチをスイッチ１５、入出力線から見て右方向の接続線６に挿入されたスイッチをスイッチ１６、同じく左方向の接続線６に挿入されたスイッチをスイッチ１７とする。このような接続にすると、交差部で入出力線を互いに接続することもできるし、接続しないこともできる。交点Ｐ（ｍ，ｎ）の４つの結節点を上、左、下、右の属性で表す。
【００１５】このような、トポロジーとすると、交差部のひとつの入出力線を交差部の他の入出力線から独立することができるので、配線のアルゴリズムが簡単になる。たとえば、線Ｒ（ｍ，ｎ）と線Ｃ（ｍ，ｎ）及び線Ｒ（ｍ，ｎ−１）と線Ｃ（ｍ−１，ｎ）を接続するには交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。
上（オフ、オン、オフ）；
左（オフ、オフ、オン）；
下（オフ、オン、オフ）；
右（オフ、オフ、オン）；
ただし、スイッチ属性は（スイッチ１５，スイッチ１６，スイッチ１７）の順でオン／オフを表示した。
【００１６】また、線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続するときの交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。
上（オン、オフ、オフ）；
左（オフ、オフ、オン）；
下（オフ、オフ、オフ）；
右（オフ、オン、オフ）；
または、上（オフ、オフ、オフ）；
左（オフ、オン、オフ）；
下（オン、オフ、オフ）；
右（オフ、オフ、オン）；
この場合、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は使用できないが、交点Ｐ（ｍ，ｎ）はこれらの線に対して影響を与えないので交点Ｐ（ｍ−１，ｎ）、交点Ｐ（ｍ＋１，ｎ）は接続しない交点Ｐ（ｍ，ｎ）については考慮する必要がない。
【００１７】また、このスイッチング・マトリックス４では線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続すると、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は接続できないことになるため、スイッチング・マトリックス４内での配線は交差させることはできないが、スイッチング・マトリックス４の構造を２面にすることにより交差させることが可能となる。
【００１８】また、各結節点１９のスイッチ１５〜１７のオン・オフ及びインターフェース部３の入出力の方向の決定は電気的に制御できる。また、メモリは外部からデータを読みだしてこなくても、その情報は保持されるので、それぞれの制御はメモリで保持している情報で行うことができる。即ち、ＳＲＡＭの各メモリセル、ＤＲＡＭのメモリセルのストレージ・キャパシティのレベルを高インピーダンスのバッファで受けて、スイッチのオン・オフ及び入出力方向制御をすることができる。メモリをデバイスに内蔵し、外部からデータを読み込むことなしに、その保持している情報でスイッチやＩ／Ｏの制御を行えるようにすることは回路の高集積化を計る上で有効である。このメモリへの書き込み・読みだし制御はアドレス、データ等を多重化したシリアルな制御信号として入出力する。あるいは同期化したシリアルデータ列として入出力するなどの手段で実現することができる。
【００１９】図３は実施例１に係る可変配線素子の制御情報メモリ５Ａの構成を示すブロック図であり、１０はメモリセルアレイ、２０Ａは制御用端子２及び識別用端子７が接続される制御デコーダ、２１はコントロール回路、２２はアドレス生成回路、２３はデータ生成回路、２４は行セレクタ、２５は列セレクタ、２６は列Ｉ／Ｏ回路である。
【００２０】制御情報メモリ５ＡはＳＲＡＭ構造であり、制御用端子２にはアドレス信号、データ信号、リード／ライト等の制御信号がシリアル信号に多重化されて入出力される。外部のＣＰＵ等をもつ制御部がアドレス信号、データ信号、制御信号等を多重化して可変配線素子のこの制御用端子２にアクセスすることで、後述のように可変配線素子が制御される。制御用端子２及び識別用端子７から入力された信号は制御用デコーダ２０Ａによりアドレス信号、データ信号及びリード／ライト等の制御信号に分離される。リード／ライト等の制御信号はコントロール回路２１により制御情報として出力される。例えば、制御信号がライト命令のときには、アドレス信号からアドレス生成回路２２により行と列のアドレスが生成され、行セレクタ２４及び列セレクタ２５により特定のメモリセルにアクセスし、データ信号からデータ生成回路２３によりデータが生成され、列Ｉ／Ｏ回路２６を経てメモリセルアレイ１０の該当するメモリセルに記憶される。
【００２１】図４は実施例１に係る可変配線素子のスイッチング・マトリックス４の結節部の詳細図であり、制御情報メモリ５Ａのメモリセルとスイッチング・マトリックス４の各スイッチとの関係を示している。図において、１０Ａはスイッチ１５を制御するメモリセル、１０Ｂはスイッチ１６を制御するメモリセル、１０Ｃはスイッチ１７を制御するメモリセルである。したがって、各スイッチ１５、１６及び１７はそれぞれメモリセル１０Ａ、１０Ｂ及び１０Ｃに記憶されたデータによりオン・オフ制御されている。
【００２２】図５は実施例１に係る可変配線素子のインターフェース部３の詳細図であり、入出力バッファとメモリセルとの関係を示している。図において、８は入力方向のバッファ、９は出力方向のバッファ、１０Ｄはデータの入出力の方向を制御するメモリセルである。インターフェース部３は、入力方向のバッファ８と出力方向のバッファ９とを並列に配置し、制御情報メモリ５Ａのメモリセルアレイ１０内の１つのメモリセル１０Ｄにより一方のバッファをハイ・インピーダンス制御をすることにより他方のバッファだけが動作可能となるようにする。したがって、各バッファ８及び９はそれぞれメモリセル１０Ｄに記憶されたデータにより制御され、いずれか一方のバッファのみが動作してデータの入出力の方向が制御される。
【００２３】以上のように、図１〜図５から構成された可変配線素子において、制御情報メモリ５Ａの識別用端子７によりその素子が識別され、制御用端子２を介して制御データが入力されると、上述のように図３の制御デコーダ２０Ａ等の動作により該当するメモリセルにデータが書き込まれる。そして、各メモリセルは図４及び図５R>５に示されるようにスイッチング・マトリックス４のスイッチ１５、１６及び１７のオン・オフを制御し、また、インターフェース部３のバッファ８及び９を制御することにより、図１に示されるスイッチング・マトリックス４の回路網そのものを適宜変更したり、インターフェース部３のデータの方向を制御したりすることができる。
【００２４】実施例２．図６は本発明の他の実施例に係る可変配線素子概要図であり、図１の識別用端子７に代えて選択用端子１１を設けている。図７はその制御情報メモリ５Ａのブロック図であり、２０Ｂは制御用端子２及び選択用端子１１が接続される制御デコーダである。この実施例においては、インターフェース部３の入出力の方向及びスイッチング・マトリックス４のスイッチが制御情報メモリ５Ａに記憶された情報により制御され、他の可変配線素子と区別するための信号を入力する選択用端子１１を備えているものである。
【００２５】スイッチング・マトリックス４の各スイッチとインターフェース部３の入出力バッファとレジスタの関係は実施例１と同様である。選択用端子１１には選択信号が入力され、この選択信号は可変配線素子の外部においてアドレスがデコードされた、各素子を選択する信号である。そして、選択用端子１１を介して制御デコーダ２０Ｂにその選択信号を入力することで、該当するひとつの可変配線素子のみが選択される。選択された可変配線素子はアドレスデコードを有効とし、素子内のメモリセルアレイ１０に図３の例と同様にしてアクセスする。
【００２６】選択用端子１１を使うと、可変配線素子の端子数を減らすことができるという利点がある。図１の実施例の識別用端子７を使った場合、例えば１００個の可変配線素子をバックボード上に配置すると、個々を区別するためには端子数を「７（２7 ）」としなければいけないが、選択用端子１１の場合には既にデコードされた信号を選択信号として入力するので、端子数は「１」で済む。
【００２７】実施例３．図８は本発明の他の実施例に係る可変配線素子の概要図であり、図１の制御情報メモリ５Ａに代えて制御情報レジスタ５Ｂを設けたものである。したがって、制御情報レジスタ５Ｂのレジスタアレイ内の１つのレジスタのＳＲラッチの極性により、インターフェース部３の入出力の方向及びスイッチング・マトリックス４の各スイッチ１５〜１７が制御される。さらに、この制御は、外部からデータを読み込むことなしに、レジスタに保持された情報により処理できる。
【００２８】図９は実施例３に係る可変配線素子の制御情報レジスタ５Ｂのブロック図であり、１２はレジスタアレイである。制御用端子２及び識別用端子７から入力された信号は制御用デコーダ２０Ａによりアドレス信号、データ信号及びリード／ライト等の制御信号に分離される。リード／ライト等の制御信号はコントロール回路２１により制御情報として出力される。例えば、制御情報がライト命令のときには、アドレス信号からアドレスが生成されレジスタアレイ１２にアクセスし、データ信号からデータが生成されレジスタアレイ１２に記憶される。
【００２９】図１０は実施例３に係る可変配線素子のスイッチング・マトリックス４の結節部の詳細図であり、制御情報レジスタ５Ｂのレジスタとスイッチング・マトリックス４の各スイッチの関係を示している。図において、１２Ａはスイッチ１５を制御するレジスタ、１２Ｂはスイッチ１６を制御するレジスタ、１２Ｃはスイッチ１７を制御するレジスタである。したがって、各スイッチ１５、１６及び１７はそれぞれレジスタ１２Ａ、１２Ｂ及び１２Ｃに記憶されたデータによりオン・オフ制御されている。
【００３０】図１１は実施例３に係る可変配線素子のインターフェース部の詳細図であり、入出力バッファとレジスタの関係を示している。図において、８は入力方向のバッファ、９は出力方向のバッファ、１２Ｄはデータの入出力の方向を制御するレジスタである。したがって、各バッファ８及び９はそれぞれレジスタ１２Ｄに記憶されたデータにより制御され、データの入出力の方向が制御されている。
【００３１】以上のように図８〜図１１から構成された可変配線素子において、制御情報レジスタ５Ｂの識別用端子７によりその素子が識別され、制御用端子２を介して制御データが入力されると、上述のように図９の制御デコーダ２０Ａ等の動作により該当するレジスタにデータが書き込まれる。そして、各レジスタは図１０及び図１１１１に示されるようにスイッチング・マトリックス４のスイッチ１５、１６及び１７のオン・オフを制御し、また、インターフェース部３のバッファ８及び９を制御することにより、図８に示されるスイッチング・マトリックス４の回路網そのものを適宜変更したり、インターフェース部３のデータの方向を制御したりすることができる。
【００３２】実施例４．図１２は本発明の他の実施例に係る可変配線素子の概要図であり、図６の制御情報メモリ５Ａに代えて制御情報レジスタ５Ｂを設けている。図１３１３はその制御情報レジスタ５Ｂのブロック図である。この実施例においては、インターフェース部３の入出力の方向及びスイッチング・マトリックス４の各スイッチが制御情報レジスタ５Ｂのレジスタアレイ１２内の１つのレジスタの出力により制御される。
【００３３】スイッチング・マトリックス４の各スイッチとインターフェース部３の入出力バッファとレジスタの関係は実施例３と同様である。選択用端子１１に入力される選択信号は実施例２と同様であり、選択された可変配線素子はアドレスデコードを有効とし、素子内のレジスタアレイ１２に図９の例と同様にしてアクセスする。
【００３４】実施例５．図１４は本発明の一実施例に係るバックボードの概念図であり、可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部がそれぞれ相互に接続されている。１３ｉ、１３ｊ、１３ｋ及び１３ｍはそれぞれ可変配線素子であり、上述の実施例のいずれかが配置されている。１４は外部の制御部から可変配線素子１３ｉ、１３ｊ、１３ｋ及び１３ｍを制御する制御線であり実施例１〜４の制御用端子等と接続されている。ＰＫＧｉ、ＰＫＧｊ、ＰＫＧｋ及びＰＫＧｍは各パッケージｉ、ｊ、ｋ及びｍ（図示せず）へ接続される接続線である。
【００３５】マルチＣＰＵ構成の装置において、あるＣＰＵが他のパッケージのＣＰＵにメッセージを送りたい場合、通信用パスの生成要求メッセージを複数の可変配線素子を制御する制御部に送信すると、制御部は要求を受けた時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定する。制御部は配線可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知し、配線不可能ならばビジー状態であると通知する。配線完了通知を受信すると、ＣＰＵ間の通信を行い、終了すると通信パスの削除要求メッセージを制御部に送信する。
【００３６】また、ビジー通知を受信すると、ビジー解除の通知待ちあるいはリトライの処理を行う。制御部は通信パスの削除要求メッセージを受信すると、対応する配線を削除するために各可変配線素子を制御する。配線の削除が終わると、他の通信パスの生成要求がないか確認し、あればまた配線可能であるか判定して配線を行い、要求元のＣＰＵに対して配線が完了したことを通知する。このようにして、ＣＰＵ間通信パスの生成・削除を行うことができる。
【００３７】図１５は図１４の実施例において、各可変配線素子の配線の一例を示した図である。図において、接続線ＰＫＧｉは可変配線素子１３ｉ及び１３ｊを介して接続線ＰＫＧｊに接続されており、この場合にはパッケージｉ（図示せず）とパッケージｊ（図示せず）との間に通信パスが生成されている。接続線ＰＫＧｋは可変配線素子１３ｋ、１３ｍ及び１３ｊを介して可変配線素子１３ｊの入出力線に接続されており、この場合には、パッケージｋとこれらの可変配線素子１３ｋ、１３ｍ及び１３ｊとで形成される通信パスが生成されている。
【００３８】ところで、図１４のバックボードの可変配線素子に対して、各パッケージの試験用端子を接続することもできる。この場合には、相互に接続した可変配線素子を経由して試験用ケーブルを収容する端子に接続する。試験用ケーブルは可変配線素子を制御する信号線も収容しており、外部の試験機から配線の変更を制御することができるようにする。外部の試験機は試験手順にしたがって、試験用端子の配線の変更を行い、異常状態を発生させることにより装置の動作を試験することができる。
【００３９】
【発明の効果】第１発明に係る可変配線バックボードは、各インターフェース部の入出力方向が記憶手段に記憶された制御信号により制御される。また、インーフェース部と接続された入出力線はスイッチング・マトリックスにおいてマトリックス状に配置され、その交差部は上述のように第１〜第３のスイッチを介して相互に接続されており、この第１〜第３のスイッチのオン・オフは記憶手段に記憶された制御信号により制御される。したがって、記憶手段に記憶された制御信号により各インターフェース部の入出力方向及びスイッチング・マトリックスの交差部の各スイッチのオン・オフを適宜制御することにより、外部からの読み出し無しに入出力線の接続を可変することができる。このことは、回路の高集積化を計る上で有効となる。また、その可変配線素子群の各可変配線素子を、制御部により、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ制御することにより、バックボード上の配線を必要に応じて変更することができ、必要に応じてＣＰＵ間の通信パスをはることができる。
【００４０】第２の発明に係る可変配線バックボードは、制御部の通信パス生成手段により、複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知し、制御部の通信パス削除手段により、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線を削除するようにしたので、ＣＰＵからの要求メッセージにより、バックボード上の配線を必要に応じて変更することができ、必要に応じてＣＰＵ間の通信パスをはることができる。
【００４１】また、ＣＰＵ間通信の生成要求がポアソン分布状に発生することが予想されることより、交換機における呼発生の場合と同じように、アーラン多項式が適用でき、すべてのパッケージ間に配線するよりもかなり少ない配線量で所用の性能を達成でき、この様な方式のＣＰＵ間通信は、画像データのように情報の転送量が非常に多くて競合制御を伴うような方式では待ち時間が大きすぎる場合、あるいは伝送装置のように通信パスを張ると長時間にわたってそのまま張り続ける場合などに有効となる。
【００４２】また、試験用端子を各パッケージからバックボードに引き出して、試験用端子から異常状態を発生させる制御をする場合には、各パッケージの試験用端子を可変配線素子に接続し、相互に接続した可変配線素子を経由して試験用ケーブルを収容する端子に接続することにより、可変配線素子により試験用端子の配線の変更を行い、少ない試験用端子で異常状態を発生させて装置の動作を試験することができる。
【図面の簡単な説明】
【図１】実施例１の可変配線素子の概要図である。
【図２】図１のスイッチング・マトリックスの交差部の説明図である。
【図３】図１の制御情報メモリの構成を示すブロック図である。
【図４】図１のスイッチング・マトリックスの結節部の詳細図である。
【図５】図１のインターフェース部の詳細図である。
【図６】実施例２の可変配線素子の概要図である。
【図７】図６の制御情報メモリの構成を示すブロック図である。
【図８】実施例３に係る可変配線素子の概要図である。
【図９】図８の制御情報レジスタの構成を示すブロック図である。
【図１０】図８のスイッチング・マトリックスの結節部の詳細図である。
【図１１】図８のインターフェース部の詳細図である。
【図１２】実施例４の可変配線素子の概要図である。
【図１３】図１２の制御情報レジスタの構成を示すブロック図である。
【図１４】実施例５のバックボードの概念図である。
【図１５】実施例５にの各可変配線素子の配線を示した図である。
【符号の説明】
３ インターフェース部
４ スイッチング・マトリックス
５Ａ 制御情報メモリ
５Ｂ 制御情報レジスタ
６ 接続線
８ 入力方向のバッファ
９ 出力方向のバッファ
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ メモリセル
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ レジスタ
１３ｉ、１３ｊ、１３ｋ、１３ｍ 可変配線素子
１５、１６、１７ スイッチ
【０００１】
【産業上の利用分野】本発明は、伝送装置、交換装置等の通信機器のバックボードにおいて、可変配線を可能とする可変配線バックボードに関するものである。
【０００２】
【従来の技術】マルチＣＰＵ構成の装置においては、ＣＰＵ間の通信はバックボード上にアドレス、データ等を備えた共通バスを設けるか、シリアルバスを設けて通信を行っている。ＶＭＥバス等の汎用バスでは共通バスとシリアルバスの両方を備えた仕様となっている。
【０００３】従来のバックボードは前記のように構成されており、マルチＣＰＵ構成の装置の場合はバス上の競合を避けるために、共通バスの場合はラウンド・ロビン等の競合制御方式をとり、シリアルバスの場合はＣＳＭＡ、トークン、ポーリング等の競合制御方式をとっている。また、バックボードを備えた装置においては、機能動作を試験するための端子をバックボードからとる場合が多くなっている。
【０００４】
【発明が解決しようとする課題】上記のような従来のバックボードでは、上述のような競合制御方式をとっているが、その場合でも通信ができるのは１つのＣＰＵであり、他のＣＰＵは通信中のＣＰＵが通信を終えるまで待ちの状態となり、ＣＰＵの数が多くなる場合または通信量が多い場合は待ち時間が無視できないものとなる。このような方式をとらなければいけなかったのは、バックボードの配線は固定であるという先入観によるところが大きい。また、バックボードの配線を運用状態のままで変更する手段がなかったことにもよる。また、試験用端子を各パッケージからバックボードに引き出して、試験用端子から異常状態を発生させる制御をする場合、装置の高機能化につれて、試験用端子の数が増大し、バックボードに接続するケーブルの数が非常に多くなり、パッケージのピンネックの原因となっている場合もあり、また、装置の共通部のように他の部分へのケーブル配線が多い場合には、この様なケーブルのコネクタネックのためにすべての試験用端子を設けられない場合もある。
【０００５】本発明は、このような問題点を解決するためになされたものであり、バックボードの配線を可変とし、必要に応じてパッケージ間のパスをはることで、ＣＰＵ間通信パスの生成・削除、試験用配線の引き出し等を可能とし、ＣＰＵの数が多い場合または通信量が多い場合でも、ＣＰＵ間の通信の待ち時間が増加せず、試験端子も少なくすることができる可変配線素子及び可変配線バックボードを得ることを目的とする。
【０００６】
【課題を解決するための手段】第１発明に係る可変配線バックボードは、内側と外側の端子を有し、外側端子が低インピーダンス駆動能力を持ち、入出力の方向が制御される複数のインターフェース部と、それぞれのインターフェース部の内側の端子と接続された入出力線が行と列のマトリックス状に交差して配置され、その交差部において入出力線は遮断され、接続線により行の入出力線と列の入出力線の端点が相互に結節され、その各結節部において、同一の入出力線の端点に接続された１対の接続線が第１のスイッチを介して相互に接続され、更に、該第１のスイッチが接続された接続線の両端点と入出力線の端点との間に第２及び第３のスイッチがそれぞれ挿入されたスイッチング・マトリックスと、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号がそれぞれ入力されて記憶され、その記憶情報をインターフェース部及びスイッチに制御信号として出力する記憶手段とからなる可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部の外側の端子がそれぞれ相互に接続された可変配線素子群と、複数のＣＰＵと、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ、複数の可変配線素子を制御する制御部とを備えたものである。
【０００７】第２の発明に係る可変配線バックボードは、制御部は、複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知する通信パス生成手段と、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線を削除する通信パス削除手段とを備えるものである。
【０００８】
【作用】第１発明においては、可変配線素子群の各可変配線素子の各インターフェース部の入出力方向が記憶手段に記憶された制御信号により制御される。また、そのインーフェース部と接続された入出力線はスイッチング・マトリックスにおいてマトリックス状に配置され、その交差部は上述のように第１〜第３のスイッチを介して相互に接続されており、この第１〜第３のスイッチのオン・オフは記憶手段に記憶された制御信号により制御される。したがって、各可変配線素子の記憶手段に記憶された制御信号により各インターフェース部の入出力方向及びスイッチング・マトリックスの交差部の各スイッチのオン・オフを適宜制御することにより、入出力線のデータの方向及び接続を変更することができる。しかも、その変更をする際には、そのためのデータは記憶手段に記憶されているので、外部からデータを読み込むことなしに処理できる。また、その可変配線素子群の各可変配線素子を、制御部により、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ制御することにより、バックボード上の配線が必要に応じて変更され、ＣＰＵ間の通信パスが生成される。
【０００９】第２の発明においては、制御部の通信パス生成手段により、複数のＣＰＵから送信される通信用パスの生成要求メッセージが受信され、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態が確認され、使用中の確認あるいは配線が可能かどうかが判定され、ＣＰＵ間の配線が可能ならば各可変配線素子が制御されて配線され、配線後配線生成要求を出したＣＰＵに対して配線が完了したことが通知され、制御部の通信パス削除手段により、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージが受信され、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線が削除される。
【００１０】
【実施例】
実施例１．図１は本発明の一実施例に係る可変配線素子の概要図であり、全体の回路構成、スイッチング・マトリックス、このマトリックスの交差部及び結節部がそれぞれ図示されている。図において、１は入出力端子、２は制御用端子、３はインターフェース部、４はスイッチング・マトリックス、５Ａは制御情報メモリ、６は行の入出力線と列の入出力線を相互に接続する接続線、７は識別用端子、１５、１６及び１７はそれぞれスイッチング・マトリックス４のスイッチ、１８は交差部、１９は結節部である。入出力端子１は他の可変配線素子あるいはバックボードに実装するパッケージのコネクタに接続される。これらの入出力端子はそれぞれ双方向のインターフェース部３に接続される。インターフェース部３は低インピーダンスの配線であってもドライブできる能力を持ち、入出力の方向は制御情報メモリ５Ａによって制御される。インターフェース部３を経由した入出力線はスイッチング・マトリックス４に接続される。
【００１１】スイッチング・マトリックス４の内部はインターフェース部３の一方の端子と接続された入出力線がマトリックス状に交差して配置され、その交差部１８において入出力線は遮断され、接続線６により行の入出力線と列の入出力線が相互に接続され、その各結節部１９において、同一の入出力線に接続された１対の接続線がスイッチ１５を介して相互に接続され、スイッチ１５が接続された接続線の接続点と入出力線の端部との間にスイッチ１６及びスイッチ１７がそれぞれ挿入される。各スイッチ１５、１６及び１７のオン・オフは、制御情報メモリ５Ａにより制御される。
【００１２】可変配線素子はバックボード上に複数個配置するものであるから、他の可変配線素子と区別するための信号を入力する識別用端子７を備えている。識別用端子７は、バックボード上で接地及び電源に接続され、接続の仕方はバックボード上に配置されたときの位置によって個別に決定される。制御情報メモリ５Ａは、識別用端子７の入力と、デコーダで再生したアドレス信号を照合し、アドレスが識別用端子７で指示する特定の範囲にあるときは、選択信号を可変配線素子内で生成しメモリセルへのアクセスを可能とする。
【００１３】図２は実施例１に係る可変配線素子のスイッチング・マトリックス４の交差部の説明図であり、入出力線の交差の一例を示している。図において、行の入出力線（１....ｍ....）と列の入出力線（１....ｎ....）があり、行の入出力線（ｍ）と列の入出力線（ｎ）の交点Ｐ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ（ｍ，ｎ＋１）を接続する線をＲ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ（ｍ＋１，ｎ）を接続する線をＣ（ｍ，ｎ）とする。
【００１４】スイッチング・マトリックス４の内部では、上述のように、入出力線がマトリックス状に交差して配置され、その交差部１８において、接続線６により行の入出力線と列の入出力線が相互に接続され、その各結節部１９において、スイッチ１５、スイッチ１６及びスイッチ１７がそれぞれ図示のように挿入されている。即ち、それぞれの結節点１９のスイッチ番号は入出力線に対向するスイッチをスイッチ１５、入出力線から見て右方向の接続線６に挿入されたスイッチをスイッチ１６、同じく左方向の接続線６に挿入されたスイッチをスイッチ１７とする。このような接続にすると、交差部で入出力線を互いに接続することもできるし、接続しないこともできる。交点Ｐ（ｍ，ｎ）の４つの結節点を上、左、下、右の属性で表す。
【００１５】このような、トポロジーとすると、交差部のひとつの入出力線を交差部の他の入出力線から独立することができるので、配線のアルゴリズムが簡単になる。たとえば、線Ｒ（ｍ，ｎ）と線Ｃ（ｍ，ｎ）及び線Ｒ（ｍ，ｎ−１）と線Ｃ（ｍ−１，ｎ）を接続するには交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。
上（オフ、オン、オフ）；
左（オフ、オフ、オン）；
下（オフ、オン、オフ）；
右（オフ、オフ、オン）；
ただし、スイッチ属性は（スイッチ１５，スイッチ１６，スイッチ１７）の順でオン／オフを表示した。
【００１６】また、線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続するときの交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。
上（オン、オフ、オフ）；
左（オフ、オフ、オン）；
下（オフ、オフ、オフ）；
右（オフ、オン、オフ）；
または、上（オフ、オフ、オフ）；
左（オフ、オン、オフ）；
下（オン、オフ、オフ）；
右（オフ、オフ、オン）；
この場合、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は使用できないが、交点Ｐ（ｍ，ｎ）はこれらの線に対して影響を与えないので交点Ｐ（ｍ−１，ｎ）、交点Ｐ（ｍ＋１，ｎ）は接続しない交点Ｐ（ｍ，ｎ）については考慮する必要がない。
【００１７】また、このスイッチング・マトリックス４では線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続すると、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は接続できないことになるため、スイッチング・マトリックス４内での配線は交差させることはできないが、スイッチング・マトリックス４の構造を２面にすることにより交差させることが可能となる。
【００１８】また、各結節点１９のスイッチ１５〜１７のオン・オフ及びインターフェース部３の入出力の方向の決定は電気的に制御できる。また、メモリは外部からデータを読みだしてこなくても、その情報は保持されるので、それぞれの制御はメモリで保持している情報で行うことができる。即ち、ＳＲＡＭの各メモリセル、ＤＲＡＭのメモリセルのストレージ・キャパシティのレベルを高インピーダンスのバッファで受けて、スイッチのオン・オフ及び入出力方向制御をすることができる。メモリをデバイスに内蔵し、外部からデータを読み込むことなしに、その保持している情報でスイッチやＩ／Ｏの制御を行えるようにすることは回路の高集積化を計る上で有効である。このメモリへの書き込み・読みだし制御はアドレス、データ等を多重化したシリアルな制御信号として入出力する。あるいは同期化したシリアルデータ列として入出力するなどの手段で実現することができる。
【００１９】図３は実施例１に係る可変配線素子の制御情報メモリ５Ａの構成を示すブロック図であり、１０はメモリセルアレイ、２０Ａは制御用端子２及び識別用端子７が接続される制御デコーダ、２１はコントロール回路、２２はアドレス生成回路、２３はデータ生成回路、２４は行セレクタ、２５は列セレクタ、２６は列Ｉ／Ｏ回路である。
【００２０】制御情報メモリ５ＡはＳＲＡＭ構造であり、制御用端子２にはアドレス信号、データ信号、リード／ライト等の制御信号がシリアル信号に多重化されて入出力される。外部のＣＰＵ等をもつ制御部がアドレス信号、データ信号、制御信号等を多重化して可変配線素子のこの制御用端子２にアクセスすることで、後述のように可変配線素子が制御される。制御用端子２及び識別用端子７から入力された信号は制御用デコーダ２０Ａによりアドレス信号、データ信号及びリード／ライト等の制御信号に分離される。リード／ライト等の制御信号はコントロール回路２１により制御情報として出力される。例えば、制御信号がライト命令のときには、アドレス信号からアドレス生成回路２２により行と列のアドレスが生成され、行セレクタ２４及び列セレクタ２５により特定のメモリセルにアクセスし、データ信号からデータ生成回路２３によりデータが生成され、列Ｉ／Ｏ回路２６を経てメモリセルアレイ１０の該当するメモリセルに記憶される。
【００２１】図４は実施例１に係る可変配線素子のスイッチング・マトリックス４の結節部の詳細図であり、制御情報メモリ５Ａのメモリセルとスイッチング・マトリックス４の各スイッチとの関係を示している。図において、１０Ａはスイッチ１５を制御するメモリセル、１０Ｂはスイッチ１６を制御するメモリセル、１０Ｃはスイッチ１７を制御するメモリセルである。したがって、各スイッチ１５、１６及び１７はそれぞれメモリセル１０Ａ、１０Ｂ及び１０Ｃに記憶されたデータによりオン・オフ制御されている。
【００２２】図５は実施例１に係る可変配線素子のインターフェース部３の詳細図であり、入出力バッファとメモリセルとの関係を示している。図において、８は入力方向のバッファ、９は出力方向のバッファ、１０Ｄはデータの入出力の方向を制御するメモリセルである。インターフェース部３は、入力方向のバッファ８と出力方向のバッファ９とを並列に配置し、制御情報メモリ５Ａのメモリセルアレイ１０内の１つのメモリセル１０Ｄにより一方のバッファをハイ・インピーダンス制御をすることにより他方のバッファだけが動作可能となるようにする。したがって、各バッファ８及び９はそれぞれメモリセル１０Ｄに記憶されたデータにより制御され、いずれか一方のバッファのみが動作してデータの入出力の方向が制御される。
【００２３】以上のように、図１〜図５から構成された可変配線素子において、制御情報メモリ５Ａの識別用端子７によりその素子が識別され、制御用端子２を介して制御データが入力されると、上述のように図３の制御デコーダ２０Ａ等の動作により該当するメモリセルにデータが書き込まれる。そして、各メモリセルは図４及び図５R>５に示されるようにスイッチング・マトリックス４のスイッチ１５、１６及び１７のオン・オフを制御し、また、インターフェース部３のバッファ８及び９を制御することにより、図１に示されるスイッチング・マトリックス４の回路網そのものを適宜変更したり、インターフェース部３のデータの方向を制御したりすることができる。
【００２４】実施例２．図６は本発明の他の実施例に係る可変配線素子概要図であり、図１の識別用端子７に代えて選択用端子１１を設けている。図７はその制御情報メモリ５Ａのブロック図であり、２０Ｂは制御用端子２及び選択用端子１１が接続される制御デコーダである。この実施例においては、インターフェース部３の入出力の方向及びスイッチング・マトリックス４のスイッチが制御情報メモリ５Ａに記憶された情報により制御され、他の可変配線素子と区別するための信号を入力する選択用端子１１を備えているものである。
【００２５】スイッチング・マトリックス４の各スイッチとインターフェース部３の入出力バッファとレジスタの関係は実施例１と同様である。選択用端子１１には選択信号が入力され、この選択信号は可変配線素子の外部においてアドレスがデコードされた、各素子を選択する信号である。そして、選択用端子１１を介して制御デコーダ２０Ｂにその選択信号を入力することで、該当するひとつの可変配線素子のみが選択される。選択された可変配線素子はアドレスデコードを有効とし、素子内のメモリセルアレイ１０に図３の例と同様にしてアクセスする。
【００２６】選択用端子１１を使うと、可変配線素子の端子数を減らすことができるという利点がある。図１の実施例の識別用端子７を使った場合、例えば１００個の可変配線素子をバックボード上に配置すると、個々を区別するためには端子数を「７（２7 ）」としなければいけないが、選択用端子１１の場合には既にデコードされた信号を選択信号として入力するので、端子数は「１」で済む。
【００２７】実施例３．図８は本発明の他の実施例に係る可変配線素子の概要図であり、図１の制御情報メモリ５Ａに代えて制御情報レジスタ５Ｂを設けたものである。したがって、制御情報レジスタ５Ｂのレジスタアレイ内の１つのレジスタのＳＲラッチの極性により、インターフェース部３の入出力の方向及びスイッチング・マトリックス４の各スイッチ１５〜１７が制御される。さらに、この制御は、外部からデータを読み込むことなしに、レジスタに保持された情報により処理できる。
【００２８】図９は実施例３に係る可変配線素子の制御情報レジスタ５Ｂのブロック図であり、１２はレジスタアレイである。制御用端子２及び識別用端子７から入力された信号は制御用デコーダ２０Ａによりアドレス信号、データ信号及びリード／ライト等の制御信号に分離される。リード／ライト等の制御信号はコントロール回路２１により制御情報として出力される。例えば、制御情報がライト命令のときには、アドレス信号からアドレスが生成されレジスタアレイ１２にアクセスし、データ信号からデータが生成されレジスタアレイ１２に記憶される。
【００２９】図１０は実施例３に係る可変配線素子のスイッチング・マトリックス４の結節部の詳細図であり、制御情報レジスタ５Ｂのレジスタとスイッチング・マトリックス４の各スイッチの関係を示している。図において、１２Ａはスイッチ１５を制御するレジスタ、１２Ｂはスイッチ１６を制御するレジスタ、１２Ｃはスイッチ１７を制御するレジスタである。したがって、各スイッチ１５、１６及び１７はそれぞれレジスタ１２Ａ、１２Ｂ及び１２Ｃに記憶されたデータによりオン・オフ制御されている。
【００３０】図１１は実施例３に係る可変配線素子のインターフェース部の詳細図であり、入出力バッファとレジスタの関係を示している。図において、８は入力方向のバッファ、９は出力方向のバッファ、１２Ｄはデータの入出力の方向を制御するレジスタである。したがって、各バッファ８及び９はそれぞれレジスタ１２Ｄに記憶されたデータにより制御され、データの入出力の方向が制御されている。
【００３１】以上のように図８〜図１１から構成された可変配線素子において、制御情報レジスタ５Ｂの識別用端子７によりその素子が識別され、制御用端子２を介して制御データが入力されると、上述のように図９の制御デコーダ２０Ａ等の動作により該当するレジスタにデータが書き込まれる。そして、各レジスタは図１０及び図１１１１に示されるようにスイッチング・マトリックス４のスイッチ１５、１６及び１７のオン・オフを制御し、また、インターフェース部３のバッファ８及び９を制御することにより、図８に示されるスイッチング・マトリックス４の回路網そのものを適宜変更したり、インターフェース部３のデータの方向を制御したりすることができる。
【００３２】実施例４．図１２は本発明の他の実施例に係る可変配線素子の概要図であり、図６の制御情報メモリ５Ａに代えて制御情報レジスタ５Ｂを設けている。図１３１３はその制御情報レジスタ５Ｂのブロック図である。この実施例においては、インターフェース部３の入出力の方向及びスイッチング・マトリックス４の各スイッチが制御情報レジスタ５Ｂのレジスタアレイ１２内の１つのレジスタの出力により制御される。
【００３３】スイッチング・マトリックス４の各スイッチとインターフェース部３の入出力バッファとレジスタの関係は実施例３と同様である。選択用端子１１に入力される選択信号は実施例２と同様であり、選択された可変配線素子はアドレスデコードを有効とし、素子内のレジスタアレイ１２に図９の例と同様にしてアクセスする。
【００３４】実施例５．図１４は本発明の一実施例に係るバックボードの概念図であり、可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部がそれぞれ相互に接続されている。１３ｉ、１３ｊ、１３ｋ及び１３ｍはそれぞれ可変配線素子であり、上述の実施例のいずれかが配置されている。１４は外部の制御部から可変配線素子１３ｉ、１３ｊ、１３ｋ及び１３ｍを制御する制御線であり実施例１〜４の制御用端子等と接続されている。ＰＫＧｉ、ＰＫＧｊ、ＰＫＧｋ及びＰＫＧｍは各パッケージｉ、ｊ、ｋ及びｍ（図示せず）へ接続される接続線である。
【００３５】マルチＣＰＵ構成の装置において、あるＣＰＵが他のパッケージのＣＰＵにメッセージを送りたい場合、通信用パスの生成要求メッセージを複数の可変配線素子を制御する制御部に送信すると、制御部は要求を受けた時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定する。制御部は配線可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知し、配線不可能ならばビジー状態であると通知する。配線完了通知を受信すると、ＣＰＵ間の通信を行い、終了すると通信パスの削除要求メッセージを制御部に送信する。
【００３６】また、ビジー通知を受信すると、ビジー解除の通知待ちあるいはリトライの処理を行う。制御部は通信パスの削除要求メッセージを受信すると、対応する配線を削除するために各可変配線素子を制御する。配線の削除が終わると、他の通信パスの生成要求がないか確認し、あればまた配線可能であるか判定して配線を行い、要求元のＣＰＵに対して配線が完了したことを通知する。このようにして、ＣＰＵ間通信パスの生成・削除を行うことができる。
【００３７】図１５は図１４の実施例において、各可変配線素子の配線の一例を示した図である。図において、接続線ＰＫＧｉは可変配線素子１３ｉ及び１３ｊを介して接続線ＰＫＧｊに接続されており、この場合にはパッケージｉ（図示せず）とパッケージｊ（図示せず）との間に通信パスが生成されている。接続線ＰＫＧｋは可変配線素子１３ｋ、１３ｍ及び１３ｊを介して可変配線素子１３ｊの入出力線に接続されており、この場合には、パッケージｋとこれらの可変配線素子１３ｋ、１３ｍ及び１３ｊとで形成される通信パスが生成されている。
【００３８】ところで、図１４のバックボードの可変配線素子に対して、各パッケージの試験用端子を接続することもできる。この場合には、相互に接続した可変配線素子を経由して試験用ケーブルを収容する端子に接続する。試験用ケーブルは可変配線素子を制御する信号線も収容しており、外部の試験機から配線の変更を制御することができるようにする。外部の試験機は試験手順にしたがって、試験用端子の配線の変更を行い、異常状態を発生させることにより装置の動作を試験することができる。
【００３９】
【発明の効果】第１発明に係る可変配線バックボードは、各インターフェース部の入出力方向が記憶手段に記憶された制御信号により制御される。また、インーフェース部と接続された入出力線はスイッチング・マトリックスにおいてマトリックス状に配置され、その交差部は上述のように第１〜第３のスイッチを介して相互に接続されており、この第１〜第３のスイッチのオン・オフは記憶手段に記憶された制御信号により制御される。したがって、記憶手段に記憶された制御信号により各インターフェース部の入出力方向及びスイッチング・マトリックスの交差部の各スイッチのオン・オフを適宜制御することにより、外部からの読み出し無しに入出力線の接続を可変することができる。このことは、回路の高集積化を計る上で有効となる。また、その可変配線素子群の各可変配線素子を、制御部により、複数のＣＰＵからの要求に基づいて、可変配線素子群の各可変配線素子に、インターフェース部の入出力の方向を制御する制御信号及びスイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ制御することにより、バックボード上の配線を必要に応じて変更することができ、必要に応じてＣＰＵ間の通信パスをはることができる。
【００４０】第２の発明に係る可変配線バックボードは、制御部の通信パス生成手段により、複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知し、制御部の通信パス削除手段により、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、各可変配線素子を制御してＣＰＵ間の配線を削除するようにしたので、ＣＰＵからの要求メッセージにより、バックボード上の配線を必要に応じて変更することができ、必要に応じてＣＰＵ間の通信パスをはることができる。
【００４１】また、ＣＰＵ間通信の生成要求がポアソン分布状に発生することが予想されることより、交換機における呼発生の場合と同じように、アーラン多項式が適用でき、すべてのパッケージ間に配線するよりもかなり少ない配線量で所用の性能を達成でき、この様な方式のＣＰＵ間通信は、画像データのように情報の転送量が非常に多くて競合制御を伴うような方式では待ち時間が大きすぎる場合、あるいは伝送装置のように通信パスを張ると長時間にわたってそのまま張り続ける場合などに有効となる。
【００４２】また、試験用端子を各パッケージからバックボードに引き出して、試験用端子から異常状態を発生させる制御をする場合には、各パッケージの試験用端子を可変配線素子に接続し、相互に接続した可変配線素子を経由して試験用ケーブルを収容する端子に接続することにより、可変配線素子により試験用端子の配線の変更を行い、少ない試験用端子で異常状態を発生させて装置の動作を試験することができる。
【図面の簡単な説明】
【図１】実施例１の可変配線素子の概要図である。
【図２】図１のスイッチング・マトリックスの交差部の説明図である。
【図３】図１の制御情報メモリの構成を示すブロック図である。
【図４】図１のスイッチング・マトリックスの結節部の詳細図である。
【図５】図１のインターフェース部の詳細図である。
【図６】実施例２の可変配線素子の概要図である。
【図７】図６の制御情報メモリの構成を示すブロック図である。
【図８】実施例３に係る可変配線素子の概要図である。
【図９】図８の制御情報レジスタの構成を示すブロック図である。
【図１０】図８のスイッチング・マトリックスの結節部の詳細図である。
【図１１】図８のインターフェース部の詳細図である。
【図１２】実施例４の可変配線素子の概要図である。
【図１３】図１２の制御情報レジスタの構成を示すブロック図である。
【図１４】実施例５のバックボードの概念図である。
【図１５】実施例５にの各可変配線素子の配線を示した図である。
【符号の説明】
３ インターフェース部
４ スイッチング・マトリックス
５Ａ 制御情報メモリ
５Ｂ 制御情報レジスタ
６ 接続線
８ 入力方向のバッファ
９ 出力方向のバッファ
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ メモリセル
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ レジスタ
１３ｉ、１３ｊ、１３ｋ、１３ｍ 可変配線素子
１５、１６、１７ スイッチ
【特許請求の範囲】
【請求項１】 内側と外側の端子を有し、外側端子が低インピーダンス駆動能力を持ち、入出力の方向が制御される複数のインターフェース部と、それぞれのインターフェース部の内側の端子と接続された入出力線が行と列のマトリックス状に交差して配置され、その交差部において入出力線は遮断され、接続線により行の入出力線と列の入出力線の端点が相互に結節され、その各結節部において、同一の入出力線の端点に接続された１対の接続線が第１のスイッチを介して相互に接続され、更に、該第１のスイッチが接続された接続線の両端点と入出力線の端点との間に第２及び第３のスイッチがそれぞれ挿入されたスイッチング・マトリックスと、前記インターフェース部の入出力の方向を制御する制御信号及び前記スイッチング・マトリックスの各スイッチのオン・オフ信号がそれぞれ入力されて記憶され、その記憶情報を前記インターフェース部及び前記スイッチに制御信号として出力する記憶手段とからなる可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部の外側の端子がそれぞれ相互に接続された可変配線素子群と、複数のＣＰＵと、前記複数のＣＰＵからの要求に基づいて、前記可変配線素子群の各可変配線素子に、前記インターフェース部の入出力の方向を制御する制御信号及び前記スイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ、前記複数の可変配線素子を制御する制御部とを備えたとを特徴とする可変配線バックボード。
【請求項２】 前記制御部は、前記複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の前記各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知する通信パス生成手段と、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、前記各可変配線素子を制御してＣＰＵ間の配線を削除する通信パス削除手段とを備えることを特徴とする請求項１記載の可変配線バックボード。
【請求項１】 内側と外側の端子を有し、外側端子が低インピーダンス駆動能力を持ち、入出力の方向が制御される複数のインターフェース部と、それぞれのインターフェース部の内側の端子と接続された入出力線が行と列のマトリックス状に交差して配置され、その交差部において入出力線は遮断され、接続線により行の入出力線と列の入出力線の端点が相互に結節され、その各結節部において、同一の入出力線の端点に接続された１対の接続線が第１のスイッチを介して相互に接続され、更に、該第１のスイッチが接続された接続線の両端点と入出力線の端点との間に第２及び第３のスイッチがそれぞれ挿入されたスイッチング・マトリックスと、前記インターフェース部の入出力の方向を制御する制御信号及び前記スイッチング・マトリックスの各スイッチのオン・オフ信号がそれぞれ入力されて記憶され、その記憶情報を前記インターフェース部及び前記スイッチに制御信号として出力する記憶手段とからなる可変配線素子がマトリックス状に配置され、各可変配線素子のインターフェース部の外側の端子がそれぞれ相互に接続された可変配線素子群と、複数のＣＰＵと、前記複数のＣＰＵからの要求に基づいて、前記可変配線素子群の各可変配線素子に、前記インターフェース部の入出力の方向を制御する制御信号及び前記スイッチング・マトリックスの各スイッチのオン・オフ信号を入力させ、前記複数の可変配線素子を制御する制御部とを備えたとを特徴とする可変配線バックボード。
【請求項２】 前記制御部は、前記複数のＣＰＵから送信される通信用パスの生成要求メッセージを受信し、その通信用パスの生成要求メッセージに基づいて、生成要求メッセージを受信した時点の前記各可変配線素子の既設の配線状態を確認し、使用中の確認あるいは配線が可能かどうかを判定し、ＣＰＵ間の配線が可能ならば各可変配線素子を制御して配線し、配線後配線生成要求を出したＣＰＵに対して配線が完了したことを通知する通信パス生成手段と、ＣＰＵ間の通信が終了した際にそのＣＰＵから送信される通信パスの削除要求メッセージを受信し、その通信パスの削除要求メッセージに基づいて、前記各可変配線素子を制御してＣＰＵ間の配線を削除する通信パス削除手段とを備えることを特徴とする請求項１記載の可変配線バックボード。
【図４】
【図５】
【図１０】
【図１１】
【図１】
【図２】
【図６】
【図３】
【図７】
【図８】
【図９】
【図１２】
【図１３】
【図１４】
【図１５】
【図５】
【図１０】
【図１１】
【図１】
【図２】
【図６】
【図３】
【図７】
【図８】
【図９】
【図１２】
【図１３】
【図１４】
【図１５】
【特許番号】特許第３０６０２６９号（Ｐ３０６０２６９）
【登録日】平成１２年４月２８日（２０００．４．２８）
【発行日】平成１２年７月１０日（２０００．７．１０）
【国際特許分類】
【出願番号】特願平５−３１７９０
【出願日】平成５年２月２２日（１９９３．２．２２）
【公開番号】特開平６−２５０７６６
【公開日】平成６年９月９日（１９９４．９．９）
【審査請求日】平成９年２月６日（１９９７．２．６）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【参考文献】
【文献】特開 昭６１−１９８９１９（ＪＰ，Ａ）
【文献】特開 平１−３２１７２６（ＪＰ，Ａ）
【文献】特開 平１−２１６６２３（ＪＰ，Ａ）
【文献】特開 昭５９−１６１８３９（ＪＰ，Ａ）
【文献】特開 平２−６２６５４（ＪＰ，Ａ）
【登録日】平成１２年４月２８日（２０００．４．２８）
【発行日】平成１２年７月１０日（２０００．７．１０）
【国際特許分類】
【出願日】平成５年２月２２日（１９９３．２．２２）
【公開番号】特開平６−２５０７６６
【公開日】平成６年９月９日（１９９４．９．９）
【審査請求日】平成９年２月６日（１９９７．２．６）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【参考文献】
【文献】特開 昭６１−１９８９１９（ＪＰ，Ａ）
【文献】特開 平１−３２１７２６（ＪＰ，Ａ）
【文献】特開 平１−２１６６２３（ＪＰ，Ａ）
【文献】特開 昭５９−１６１８３９（ＪＰ，Ａ）
【文献】特開 平２−６２６５４（ＪＰ，Ａ）
[ Back to top ]