可逆的抵抗性スイッチング素子のためのステップ・ソフト・プログラム
メモリセルを形成、リセット、またはセットするための方法およびシステムが開示される。可逆的抵抗性スイッチング素子を有するメモリセルに適用される１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。１つ以上のプログラミング条件の決定は、メモリセルの性質に基づく所定アルゴリズムに基づいてもよい。１つ以上のプログラミング条件は、プログラミング電圧および電流の制限を含んでもよい。例えば、プログラミング電圧の大きさは、抵抗に基づいてもよい。別例として、プログラミング電圧パルスの幅は、抵抗に基づいてもよい。一部の実施形態では、プログラミング時に使用される電流の制限が、メモリセルの抵抗に基づいて決定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、チェン及びその他による、参照によって本願に組み込まれた２０１０年２月２３日出願の“STEP INITIALIZATION FOR FORMING REVERSIBLE RESISTIVITY-SWITCHING ELEMENTS,”と題された米国特許仮出願６１／３０７，２４５号に対する優先権を主張する。
【０００２】
本出願は、不揮発性データ記憶のための技術に関する。
【背景技術】
【０００３】
様々な材料が可逆的抵抗性スイッチングを行う性質を有する。そのため、それらの材料はメモリ素子としての使用に適している。可逆的抵抗性スイッチングを行う性質を有する材料の一つは、抵抗変化メモリ（ＲｅＲＡＭ）と称される。ＲｅＲＡＭには遷移金属酸化物が提案されている。可逆的抵抗性スイッチング材料は、十分な電圧、電流、あるいは他の刺激が印加されると、安定した低抵抗状態に切り替わる。この状態変更は、装置をセットすることと称されることがある。この抵抗性スイッチングは可逆的であり、その後適切な電圧、電流、あるいは他の刺激が印加されると、可逆的抵抗性スイッチング材料を安定した高抵抗状態に戻す働きをすることができる。この状態変更は、装置をリセットすることと称されることがある。この状態変更は、何度も繰り返すことができる。低抵抗状態は、「オン」状態と称されることがある。高抵抗状態は、「オフ」状態と称されることがある。スイッチング材料によっては、初期状態が高抵抗ではなく低抵抗である。
【０００４】
これらのスイッチング材料の、不揮発性メモリアレイでの使用が注目されている。メモリアレイの一種に、クロスポイントアレイと称されるメモリアレイがある。クロスポイントアレイは、典型的にはｘ軸（例えばワードライン）とｙ軸（例えばビットライン）に沿って配列されるメモリ素子のマトリックスである。デジタル値は、メモリ抵抗（高抵抗あるいは低抵抗）として格納することができる。メモリセルのメモリ状態は、選択したメモリ素子に接続されるワードラインに電圧を供給することにより読み出すことができる。抵抗状態あるいはメモリ状態は、選択したメモリセルに接続されるビットラインの出力電圧または出力電流として読み出すことができる。例えば、一方の抵抗状態はデータ「０」に相当し、他方の抵抗状態はデータ「１」に相当する。一部のスイッチング材料は、２つ以上の安定した抵抗状態を有することもある。
【０００５】
スイッチング機構を説明する目的で使用される一つの理論が、メモリセルに電圧を印加することによって１つ以上の導電性フィラメントが形成されるということである。例えば、導電性フィラメントは、金属酸化物スイッチング素子と共に、１つ以上の一続きの酸素空孔を備えてもよい。導電性フィラメントは、メモリセルの抵抗を下げる。この最初の抵抗の低下は、「形成」と称されることがある。別の電圧を印加すると、導電性フィラメントが断絶することがあり、それによってメモリセルの抵抗を増やすことができる。フィラメントの断絶は、「リセット」と称されることがある。さらに別の電圧を印加すると、導電性フィラメントの断絶が修復されることがあり、それによって、メモリセルの抵抗を再度減らすことができる。フィラメントの断絶の修復は、「セット」と称されることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本明細書では、形成、リセット、およびセットの動作のいずれも、プログラミング動作であるとみなしてよい。メモリセルのグループでのプログラミング動作の後、そのグループが狭い抵抗分布を有するのが望ましい。ただし、従来の技法の中には、狭い抵抗分布を達成しないものもある。例えば、抵抗を低減するプログラミング動作の結果、一部のメモリセルが必要以上に低い抵抗を有することがある。
【０００７】
提案された従来のプログラミング技法によっては、プログラミング動作を完了するために、高い電流レベルを必要とすることがある。そのために、支持回路の電圧および電流要件が高まり、電力消費が増えることがある。
【０００８】
提案された従来のいくつかの技法をでは、単一のメモリセルにおける１回の読み取りと次の読み取りとで、読み取り電流レベルが変化してしまう可能性が有る。例えば、メモリセルによっては、１回の読み取りと次の読み取りで、読み取り電流が２倍以上の変化を呈することがある。
【図面の簡単な説明】
【０００９】
【図１Ａ】メモリセルの一実施形態の簡易斜視図である。
【００１０】
【図１Ｂ】図１Ａの複数のメモリセルから形成された第１のメモリレベルの一部の簡易斜視図である。
【００１１】
【図１Ｃ】３次元アレイの一部の簡易斜視図である。
【００１２】
【図１Ｄ】３次元アレイの一部の簡易斜視図である。
【００１３】
【図１Ｅ】ＦＥＴをステアリング素子として使用するメモリアレイの一部分の一実施形態を表す。
【００１４】
【図２】メモリシステムの一実施形態のブロック図である。
【００１５】
【図３】メモリセルの状態を読み取ることのできる回路を表す。
【００１６】
【図４】可逆的抵抗性スイッチング素子を有するメモリ素子をプログラムするプロセスの一実施形態を表す。
【００１７】
【図５Ａ】メモリセルの実施形態である。
【図５Ｂ】メモリセルの実施形態である。
【図５Ｃ】メモリセルの実施形態である。
【００１８】
【図６Ａ】メモリセル例をセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。
【００１９】
【図６Ｂ】メモリセルの抵抗を下げたときに１つ以上のプログラミング条件を決定するプロセスの一実施形態のフローチャートである。
【００２０】
【図７Ａ】メモリセル例をリセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。
【００２１】
【図７Ｂ】メモリセルの抵抗を増やしたときに１つ以上のプログラミング条件を決定するプロセスの一実施形態のフローチャートである。
【００２２】
【図８】可逆的抵抗性スイッチング素子を有するメモリセルのメモリアレイの動作のプロセスの一実施形態を表す。
【００２３】
【図９Ａ】アレイバイアス装置を表す。
【図９Ｂ】アレイバイアス装置を表す。
【図９Ｃ】アレイバイアス装置を表す。
【図９Ｄ】アレイバイアス装置を表す。
【００２４】
【図１０Ａ】部分形成目的で使用されるプロセスの一実施形態を示す。
【００２５】
【図１０Ｂ】形成またはセットを完了する目的で使用されるプロセスの一実施形態を示す。
【００２６】
【図１０Ｃ】リセット目的で使用されるプロセスの一実施形態を示す。
【００２７】
【図１１】形成で単極が使用され、双極スイッチングが使用されるメモリアレイの動作のプロセスの一実施形態のフローチャートを示す。
【００２８】
【図１２Ａ】プログラミング電圧振幅とプログラミング電圧パルス幅との間の関係を表す一実施形態のグラフである。
【００２９】
【図１２Ｂ】一定の電圧振幅によるプログラミング効果とプログラミング電圧パルス幅との間の関係を表す一実施形態のグラフである。
【００３０】
【図１３】不揮発性記憶装置をプログラムするプロセスの一実施形態のフローチャートである。
【発明を実施するための形態】
【００３１】
可逆的抵抗性スイッチング素子を伴うメモリセルを有する不揮発性記憶装置を操作するための方法および機器について、本明細書に記載されている。本明細書に開示された技法は、プログラミング動作後に可逆的抵抗性メモリセルの狭い抵抗分布を提供する。技法は、プログラミング動作の少なくとも一部について、プログラミング電圧の最大値を低減することができる。技法は、プログラミング動作の少なくとも一部について、プログラミング電流の最大値を低減することができる。読み取りの不安定性が低減される。耐久性能が向上する。
【００３２】
本明細書に開示された技法は、メモリセルを形成、リセット、あるいはセットするときに用いられる。本明細書において、「プログラミング動作」という用語は、形成、リセット、あるいはセットを含むが、これに限定されなくてもよい。一部の実施形態では、可逆的抵抗性スイッチング素子を有するメモリセルに適用される１つ以上のプログラミング条件が、そのメモリセルの抵抗に基づいて決定される。１つ以上のプログラミング条件の決定は、メモリセルの性質に基づく所定アルゴリズムに基づいてもよい。１つ以上のプログラミング条件は、プログラミング電圧および電流制限を含んでもよい。例えば、プログラミング電圧の大きさは、抵抗に基づいてもよい。別例として、プログラミング電圧パルスの幅は、抵抗に基づいてもよい。一部の実施形態では、プログラミング時に使用される電流制限が、メモリセルの抵抗に基づいて決定される。プログラミングパルスの遷移速度など他のプログラミング条件が、メモリセルの抵抗に基づいてもよい。
【００３３】
（メモリセルおよびシステム）
メモリセルのプログラミングについて詳述する前に、メモリセルおよびシステムの例について説明する。図１Ａは、第１の導体２０６と第２の導体２０８の間にステアリング素子２０４と直列に連結された可逆的抵抗性スイッチング素子２０２を含むメモリセル２００の一実施形態の簡易斜視図である。一部の実施形態では、ステアリング素子２０４がダイオードである。一実施形態では、ダイオードステアリング素子２０４がｐ−ｉ−ｎダイオードである。一実施形態では、ｐ−ｉ−ｎダイオードが、ｐドーピング領域、真性領域、およびｎドーピング領域を含む。一実施形態では、ダイオードステアリング素子２０４がパンチスルーダイオードである。ステアリング素子として使用されるパンチスルーダイオードは、Ｎ＋／Ｐ−／Ｎ＋装置またはＰ＋／Ｎ−／Ｐ＋装置であってもよい。一実施形態では、ダイオードステアリング素子２０４がショットキーダイオードである。一実施形態では、ダイオードステアリング素子２０４がバックトゥバック・ショットキー・ダイオードである。一部の実施形態では、ダイオード２０４が、ポリシリコン、ゲルマニウム、あるいは別の半導体など、多結晶半導体材料から形成されてもよい。また、ダイオードステアリング素子２０４が、１つより多くの種類の半導体を備えてもよい。例えば、ダイオード２０４が、多結晶シリコン・ゲルマニウム合金、ポリゲルマニウムあるいはその他任意の適切な半導体の組み合わせから形成されてもよい。一部の実施形態では、ダイオードステアリング素子２０４の各領域２４２、２４４、２４６が、同じ材料から形成される（ただし、ドーピングが異なる）。ただし、各領域が同じ材料から形成されることは必須ではない。例えば、ヘテロ構造も可能である。
【００３４】
ただし、ステアリング素子２０４は、ダイオードであることに限定されない。一実施形態では、ステアリング素子２０４がトランジスタである。例えば、電界効果トランジスタ（ＦＥＴ）をステアリング素子２０４に使用することができる。後述する図１Ｅは、ステアリング素子２０４がＦＥＴであるメモリアレイの一部の概略図を表す。
【００３５】
メモリセル２００は、可逆的抵抗性スイッチング材料２３０、上側電極２３２、および下側電極２３４を含むメモリ素子２０２を有する。電極２３２は、可逆的抵抗性スイッチング材料２３０と導体２０８との間に位置付けられている。一実施形態では、電極２３２がＴｉＮでできている。電極２３４は、可逆的抵抗性スイッチング材料２３０とステアリング素子２０４との間に位置付けられている。一実施形態では、電極２３４が窒化チタンでできており、障壁層として機能しうる。
【００３６】
メモリセル２００は、ステアリング素子２０４と他の回路要素との間での電気的接触をしやすくするために、メモリセル２００の最下部に電極２１３を有する。一実施形態では、電極２１３がＴｉＮから形成される。なお、ステアリング素子２０４およびメモリ素子２０２の相対的位置は逆転できる可能性がある。例えば、ステアリング素子２０４がメモリ素子２０２よりも上に位置することもありうる。
【００３７】
可逆的抵抗性スイッチング素子２０２は、２つ以上の状態間で可逆的に切り替えられうる抵抗を有する可逆的抵抗性スイッチング材料２３０を含む。可逆的抵抗性スイッチング材料は、製作時点において、例えば、第１の物理信号を印加したときに低抵抗状態に切り替え可能である初期高抵抗状態であってもよい。可逆的抵抗性スイッチング素子２０２は、例えば、第１の量のエネルギー、電荷、熱、電圧、電流あるいは他の現象の印加を受けて状態を切り替えてもよい。第２の量のエネルギー、電荷、熱、電圧、電流または他の現象を印加することによって、可逆的抵抗性スイッチング材料が高抵抗状態に戻ってもよい。あるいは、可逆的抵抗性スイッチング素子は、製作時点において、適切なエネルギー、電荷、熱、電圧、電流、あるいは他の現象が印加されると、高抵抗状態に可逆的に切り替え可能である初期低抵抗状態であってもよい。メモリセルで使用された場合、ある抵抗状態が２進値の「０」を表し、別の抵抗状態が２進値の「１」を表してもよい。ただし、３つ以上のデータ／抵抗状態が使用されてもよい。多数の可逆的抵抗性スイッチング材料、および可逆的抵抗性スイッチング材料を用いたメモリセルの動作については、例えば、先に援用した米国特許出願公開第２００６／０２５０８３６号に記載されている。
【００３８】
一部の実施形態では、可逆的抵抗性スイッチング材料２３０が、金属酸化物から形成されてもよい。種々の金属酸化物を使用することができる。金属酸化物は、遷移金属酸化物であってもよい。金属酸化物の例は、ＮｉＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＯｘ、ＣｒＯ２、ＶＯ、ＢＮおよびＡｌＮを含むが、これらに限定されない。一実施形態では、メモリ素子電極２３２、２３４がＴｉＮから形成される。可逆的抵抗性スイッチング材料を使用してメモリセルを製造することについて詳しくは、２００７年６月２９日に出願された「Ｍｅｍｏｒｙ Ｃｅｌｌ ｔｈａｔ Ｅｍｐｌｏｙｓ ａ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｅｐｏｓｉｔｅｄ Ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｍｅｎｔ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ」と題される米国特許出願公開第２００９／０００１３４３号に記載されており、これは全体として参照により本明細書に援用される。
【００３９】
導体２０６および２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド（a conductive silicide-germanide）、導電性のゲルマニドなどの、何らかの好適な導電性材料を含んでいてもよい。 図１Ａの実施形態では、導体２０６および２０８はレール形状であり、異なる方向（例えば、互いに実質垂直な方向）に伸びている。他の導体の形状および／または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および／または同種のもの（不図示）を、デバイス性能を改善するため、および／またはデバイス製造の支援をするために、導体２０６および２０８に用いることができる。
【００４０】
図１Ａでは、可逆的抵抗性スイッチング素子２０２がステアリング素子２０４の上方に位置付けられているが、代替実施形態では、可逆的抵抗性スイッチング素子２０２がステアリング素子２０４の下方に位置付けられていてもよいことが理解されよう。
【００４１】
図１Ｂは、 図１Ａのメモリセル２００の複数個から形成される第１のメモリレベル２１４の一部の簡易斜視図である。簡略化のために、可逆的抵抗性スイッチング素子２０２およびダイオードステアリング素子２０４は別々に示されていない。メモリアレイ２１４は、複数の第１導体２０６（例えばビットライン）および複数の第２導体２０８（例えばワードライン）を含む「クロスポイント」アレイである。複数の第１導体２０６と複数の第２導体２０８との間には（図に示されるように）複数のメモリセルが接続される。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
【００４２】
図１Ｃは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の簡易斜視図である。図１Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含んでいる。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図１Ｃでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。
【００４３】
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第１のメモリレベルの上側導体は、図１Ｄに示すように、第１のメモリレベルの上方に位置している第２のメモリレベルの下側導体として使用されてもよい。
【００４４】
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、（単数または複数の）既存のレベルの層の上に、直接に堆積または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第４，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
【００４５】
図１Ａ−１Ｄは、開示された配置に関連して、円筒形状のメモリセルおよびレール形状の導体を示している。しかしながら、本明細書で開示された技術は、メモリセルについてのある特定の構造に限定されない。可逆的抵抗性スイッチング材料を含んでいるメモリセルを形成するために、他の構造を用いることもできる。例えば、以下の特許は、可逆的抵抗性スイッチング材料を使用するように構成することができるメモリセルの構造の例を提供している。米国特許６，９５２，０４３号、米国特許６，９５１，７８０号、米国特許６，０３４，８８２号、米国特許６，４２０，２１５号、米国特許６，５２５，９５３号、および米国特許７，０８１，３７７号。
【００４６】
前述のとおり、ステアリング素子２０４は、ダイオードである必要はない。図１Ｅは、ＦＥＴをステアリング素子２０４として使用するメモリアレイの一部分の概略図である。各メモリ素子２００は、可逆的抵抗性スイッチング素子２０２と、記載のとおりＦＥＴであるステアリング素子２０４とを含む。各メモリセル２００は、ビットラインとワードラインとの間にある。選択したメモリセル２００は、選択したワードラインと選択したビットラインとの間にある。選択したメモリセル２００のＦＥＴは、選択したゲートラインに接続されている。選択したゲートラインに印加される電圧は、可逆的抵抗性スイッチング素子２０２を貫流できる電流を制御する。例えば、ゲート電圧は、可逆的抵抗性スイッチング素子２０２を貫流する電流を所望のレベルに制限するように選択してもよい。
【００４７】
図２は、ここで開示される技術を実行可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが二次元または三次元のアレイとなったメモリアレイ３０２を含む。一実施形態では、メモリアレイ３０２は、モノリシックの三次元メモリアレイである。メモリアレイ３０２のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【００４８】
メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続されている行制御回路３２０を含む。行制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号を、システム制御論理回路３３０から受信している。行制御回路３２０は、典型的には、読み取りおよびプログラミング（例えば、セットおよびリセット）動作の双方のために、行デコーダ３２２、アレイ端子ドライバ３２４およびブロック選択回路３２６としての回路を含んでいる。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３１０は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号を、システム制御論理回路３３０から受信している。列制御回路３１０は、典型的には、列デコーダ３１２、アレイ端子レシーバまたはドライバ３１４、ブロック選択回路３１６、に加え、増幅器３１８を含む読み取り／書き込み回路、およびＩ／Ｏマルチプレクサとしての回路を含んでいる。一実施形態では、列デコーダ３１２が可逆極性デコーダ回路である。一実施形態では、行デコーダ３２２が可逆極性デコーダ回路である。一実施形態では、可逆極性デコーダ回路が、あるモードではアクティブロー出力を、別のモードではアクティブハイ出力を有する。可逆極性デコーダ回路についてさらに詳しくは、２００６年１２月３１日に出願された米国特許第７，５４２，３７０号に記載されている。当該文献は、参照することによってその全体が本明細書に組み込まれる。
【００４９】
システム制御論理回路３３０は、データおよび命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理回路３３０は、データおよび命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理回路３３０は、メモリシステム３００の動作を制御するために、１つ以上の状態マシン、レジスタおよび他の制御ロジックを含んでもよい。
【００５０】
通常、メモリアレイを組み込んだ集積回路では、アレイが多数の副アレイあるいはブロックにさらに分割される。複数のブロックは、１６または３２その他の数のブロックを含むベイにグループ化される。３次元メモリにおける各ブロックは、多くの層のメモリセルを有する。例えば、１つのブロックが８層を含む可能性がある。各層は、何百または何千ものビットラインおよびワードラインを含む。例えば、１層が約１，０００のビットラインおよび約８，０００のワードラインを有する。いくつかの実施態様では、各ビットラインと関連付けられたビット・ライン・ドライバが存在する。なお、所与のドライバが２つ以上のビットライン間で共用できる可能性もある。また、所与のビットラインが、１つのドライバとだけ関連付けられている必要はない。いくつかの実施態様では、ビットラインの一端に物理的に位置するドライバもあれば、ビットラインの他端に物理的に位置するドライバもある。
【００５１】
よく利用されるものとして、副アレイは、一般的にデコーダ、ドライバ、センス増幅器および入力／出力回路によって連続された隣接するワードおよびビット線を有する隣接したメモリセルのグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線およびビット線を横切るときにそのワード線およびビット線の抵抗および容量によって生じる信号遅れ（すなわちＲＣ遅れ）がとても大きいことがある。これらのＲＣ遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線および／またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電力は、メモリサイクルにおいて同時にアクセスできるメモリセルの数の上限を決定する。結果として、大きなメモリアレイは、しばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、および入力／出力回路によって通常は連続している隣接したワードおよびビット線を有するメモリセルの隣接したグループと称される。集積回路は、１つ以上のメモリアレイを含んでもよい。
【００５２】
一実施形態では、図２に示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御論理回路３３０と列制御回路３１０と行制御回路３２０は、基板の表面に形成し、メモリアレイ３０２は、基板の上（そして、システム制御論理回路３３０と列制御回路３１０と行制御回路３２０との上）に形成されたモノリシック３次元メモリアレイとすることができる。一部の場合、制御回路の一部分は、一部のメモリアレイと同じ層に形成することができる。
【００５３】
図３は、メモリセルの状態を読み取るための一実施形態を表す回路を示す。可逆的抵抗性スイッチング素子２０２がどの状態にあるかを判断するために、電圧が印加されてもよく、その結果得られた電流が測定される。測定された電流が高い場合には、可逆的抵抗性スイッチング素子２０２が低抵抗状態にあることを示す。測定された電流が低い場合には、可逆的抵抗性スイッチング素子２０２が高抵抗状態にあることを示す。図３は、メモリセル４５０、４５２、４５４および４５６を含むメモリアレイの一部分を示しており、これらは図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄの実施形態に基づきうる。本実施例では、ステアリング素子２０４がダイオードである。多数のビットラインのうちの２本、および多数のワードラインのうちの２本が示されている。これらのビットラインのうちの１本を対象とする読み取り回路がトランジスタ４５８を介してビットラインに接続されている様子が示されており、トランジスタ４５８は、対応するビットラインを選択あるいは選択解除するために、列デコーダ３１２によって供給されたゲート電圧によって制御される。トランジスタ４５８は、ビットラインをデータバスに接続する。（システム制御論理回路３３０の一部である）書き込み回路４６０が、データバスに接続されている。トランジスタ４６２はデータバスに接続し、（システム制御論理回路３３０の一部である）クランプ制御回路４６４によって制御されるクランプ装置として動作する。トランジスタ４６２は、コンパレータ４６６と基準電流供給ＩＲＥＦとにも接続されている。コンパレータ４６６の出力は、（システム制御論理回路３３０、コントローラおよび／またはホストへの）データ出力端子とデータラッチ４６８とに接続されている。書き込み回路４６０もデータラッチ４６８に接続されている。
【００５４】
可逆的抵抗性スイッチング素子の状態を読み取ろうとするときには、全てのワードラインが、まずＶｒｅａｄ（例えば約１．５ボルト）でバイアスされ、ビットラインは全て接地されている。その後、選択したワードラインが接地される。例示のため、ここでは、メモリセル４５０が読み取り用に選択されていると仮定する。１つ以上の選択したビットラインに、（トランジスタ４５８をオンにすることによって）データバスおよびクランプ装置（〜１．５ボルト＋Ｖｔを受け取るトランジスタ４６２）を経由してＶｒｅａｄが印加される。クランプ装置のゲートはＶｒｅａｄより高いが、ビットラインをＶｒｅａｄ付近に保つように制御される。電流は、選択したメモリセルにより、ＶＳＥＮＳＥノードからトランジスタ４６２経由で流される。ＶＳＥＮＳＥノードも、高抵抗状態電流と低抵抗状態電流との間にある基準電流ＩＲＥＦを受け取る。ＶＳＥＮＳＥノードの電圧は、セル電流と基準電流ＩＲＥＦとの間の電流の差に応じて変化する。コンパレータ４６６は、ＶＳＥＮＳＥ電圧をＶｒｅｆ−ｒｅａｄ電圧と比較することによってデータ出力信号を生成する。メモリセル電流がＩＲＥＦよりも大きければ、メモリセルは低抵抗状態であり、ＶＳＥＮＳＥにおける電圧はＶＲＥＦよりも低い。メモリセル電流がＩＲＥＦよりも小さければ、メモリセルは高抵抗状態であり、ＶＳＥＮＳＥにおける電圧はＶＲＥＦよりも高い。コンパレータ４６６からのデータ出力信号は、データラッチ４６８でラッチされる。一部の実施形態では、基準電流がメモリセルのアドレスに基づく。
【００５５】
図４は、ステップの初期化を用いて不揮発性記憶装置をプログラムするプロセス５００の一実施形態のフローチャートである。プログラミング動作は、形成、セットあるいはリセットである。プロセス５００の記述には、説明しやすくするために、１つのメモリセルのプログラミングが記載されている。なお、１つより多くのメモリセルが一度にプログラムされてもよい。
【００５６】
ステップ５０２で、プログラムされるメモリセルの抵抗を表す情報が判断される。一実施形態では、読み取り電圧がメモリセル全体に印加されたときに伝導される電流を判断することによってこの情報が判断される。一部の実施形態では、ステップ５０２で、メモリセルがメモリセルに適用される特定の読み取り電圧に対してどのような電流を伝導するかが判断される。例えば、ステップ５０２では、メモリセルの伝導電流が、いくつかの電流範囲のうちのどれに属するかが判断されうる。後のステップは、この電流レベルの判断に基づいて行われる。ただし、伝導電流はメモリセルの抵抗の関数であるという点に留意されたい。
【００５７】
例えば図３を参照すると、電圧Ｖｒｅａｄがメモリセル全体に印加されうるとともに、伝導する電流が基準電流（例えばＩｒｅｆ）と比較されうる。この比較に基づいて、メモリセルの抵抗がある特定の抵抗よりも高いか低いかが判断される。
【００５８】
ステップ５０４で、抵抗を表す情報に基づいてプログラミングが完了したかどうかが判断される。完了していれば、プロセス５００が終了する。例えば、プログラミング動作が形成動作であれば、メモリセルの抵抗は、形成のための目標抵抗と比較される。メモリセルの抵抗が目標抵抗未満であれば、形成プロセスが完了したとみなされる。プログラミング動作がリセット動作であれば、目標リセット抵抗と比較される。メモリセルの抵抗が目標リセット抵抗よりも大きければ、リセットプロセスが完了したとみなされうる。プログラミング動作がセット動作であれば、目標セット抵抗と比較される。メモリセルの抵抗が目標セット抵抗未満であれば、セットプロセスが完了したとみなされる。上記したように、抵抗を表す情報は、電流であってもよい。そのため、実際の比較は、抵抗ではなく電流レベルを使用して実行されてもよい。
【００５９】
ステップ５０６で、プログラミング動作がまだ完了していない場合に、抵抗を表す情報と所定アルゴリズムとに基づいて１つ以上のプログラミング条件が決定される。所定アルゴリズムは、メモリセルの性質に基づいてもよい。様々な材料を有するメモリセルに対し、異なるアルゴリズムが使用される。例えば、金属酸化物スイッチング素子を有するメモリセルに対してあるアルゴリズムが使用され、炭素スイッチング素子を有するメモリセルに対して別のアルゴリズムが使用される。アルゴリズムは、メモリセルの抵抗（または、印加された電圧によって得られる電流など、抵抗を表す何らかの情報）の関数である。
【００６０】
プログラミング条件は、プログラミング電圧と電流制限とを含むが、これらに限定されない。例えば、プログラミング電圧の振幅は、抵抗と所定アルゴリズムとに基づいて決定されてもよい。別例として、プログラミング電圧パルスの幅が、抵抗と所定アルゴリズムとに基づいて決定されてもよい。一部の実施形態では、プログラミング時にメモリセルが利用できる電流が限られている。電流制限は、メモリセルの抵抗と所定アルゴリズムとに基づいて決定されてもよい。なお、上記プログラミング条件の全てがメモリセルの抵抗と所定アルゴリズムとに基づく必要はない。例えば、これらのプログラミング条件のうちの１つ、２つ（任意の組み合わせ）または全３つが、抵抗と所定アルゴリズムとに基づいてもよい。また、他のプログラミング条件も、メモリセルの抵抗と所定アルゴリズムとに基づいて決定されうる。例えば、遷移速度など、プログラミング信号の他のパラメータは、メモリセルの抵抗および所定アルゴリズムの関数である。遷移速度の一例は、電圧パルスの傾斜である。
【００６１】
ステップ５０８で、ステップ５０６で決定された１つ以上のプログラミング条件がメモリセルに適用される。そのため、この１つ以上のプログラミング条件は、メモリセルの抵抗の関数である。例えば、プログラミング電圧の振幅および／またはパルス幅は、メモリセルの抵抗の関数である。同じく上記したように、プログラミング中にメモリセルに提供される電流は、抵抗に基づいて決定される値に限定される。プロセス５００はその後ステップ５０２に戻り、メモリセルの抵抗を表す情報を改めて判断する。プロセス５００は、プログラミングが完了するまで継続する。そのため、次の繰り返しでは、異なる１組の１つ以上のプログラミング条件が適用される。一部の状況下では、プロセス５００の連続した繰り返しで同じプログラミング条件が適用される。例えば、メモリセルの抵抗が大きく変化しなかった場合には、同じプログラミング条件が再び適用される。なお、一部のメモリセルは、他のメモリセルより速くプログラムされる。そのため、一部のメモリセルは、他よりも速くプログラミングプロセスをたどる。換言すれば、一部のメモリセルでは、必要なプロセス５００の繰り返しが少ない場合がある。
【００６２】
図５Ａ、図５Ｂ、および図５Ｃは、金属酸化物スイッチング素子２３０を有するメモリセル２０２の実施形態を示す。これらの実施例は、ある特定順序のプログラミング条件が金属酸化物を有する装置に使用される理由の説明を支援する目的で使用される。換言すれば、ある特定の所定アルゴリズムが使用される理由である。プログラミングの進行に伴って様々なプログラミング条件を使用する（例えば異なる所定アルゴリズムを使用する）という一般原則は、金属酸化物以外の材料を有するメモリセルにも適用される。
【００６３】
図５Ａは、メモリセル２０２の一実施形態で使用される材料の一例を示す。最上位の電極２３２および最下位の電極２３４は、各々ＴｉＮである。可逆的抵抗性スイッチング材料２３０は、ＨｆＯ２である。そのため、本実施例では、スイッチング材料が金属酸化物である。ただし、異なる金属酸化物が使用されてもよい。
【００６４】
図５Ｂは、メモリセル２０２の一実施形態で使用される材料の一例を示す。一例として、ＨｆＯ２は厚さ約６〜８ｎｍ、シリコン酸化物（ＳｉＯ２）は厚さ１．５〜２ｎｍである。一部の実施形態では、ＳｉＯ２層２３７が、プログラミングステップのうちの１つ以上において破壊される。その後のプログラミングステップでＨｆＯ２層２３０が形成（またはセット）される。例えば、プログラミングステップによって、ＨｆＯ２層で酸素空孔が形成される。最終的に、一続きの酸素空孔が、ＨｆＯ２層２３０の最上部から最下部にかけて形成される。ただし、プログラミング電圧パルスの振幅が大きすぎると、ＨｆＯ２層２３０自体に負荷がかかりすぎる場合がある。ＨｆＯ２層２３０に対する過剰な負荷によって、メモリセル２０２が破損することがある。一部の実施形態では、セット（または形成）の進行に伴ってプログラミング電圧の振幅が低減され、金属酸化物層２３０に対する過剰な負荷を回避することができる。
【００６５】
なお、最上位および最下位の電極が同じ材料である必要はない。図５Ｃは、最下位の電極２３４が高濃度にドープしたシリコンであり、かつ最上位の電極がＴｉＮであるメモリセル２０２の一実施形態を示す。本実施形態では、ＨｆＯ２層２３０と最上位の電極２３２との間にチタン酸化物２３８の任意領域が存在する。
【００６６】
なお、本明細書に開示されたプログラミングのための技法は、金属酸化物スイッチング素子に制限されない。他の材料の場合、金属酸化物の場合よりも、様々なプログラミング条件が確立される。炭素ベースのスイッチング素子のプログラミング例については後述する。
【００６７】
図６Ａは、メモリセル例をセットする際の電流対電圧（Ｉ−Ｖ）の関係の例を表すグラフである。これらの曲線例は、スイッチング素子が金属酸化物である一実施形態の場合のものである。これらＩ−Ｖの曲線は、特定のプログラミング条件が使用される理由の説明を支援する目的で使用される。スイッチング素子が異なる種類の材料であれば、Ｉ−Ｖの曲線は異なる形状を有する。そのため、様々な材料に対して様々なプログラミング条件が使用される。
【００６８】
グラフは、Ｉ―Ｖの４本の曲線５５１〜５５４を表す。各曲線は、メモリセル例に対するセットプロセスの様々な段階を表す。これらの曲線の少なくともいくつかの部分について、Ｉ―Ｖの曲線の傾斜が、メモリセルのコンダクタンスを概算するために使用されてもよい。例えば、本明細書には、低電圧時の曲線について、「読み取り領域」と称されるものが存在する。ただし、高電圧時に発生するいくつかの破壊が生ずる。一部の実施形態では、プログラミング中に、スイッチング材料が破壊領域付近あるいは破壊領域内で動作する。なお、破壊時には、電流が大幅に増加する。一例として、曲線５５１における低い方の電圧では、メモリセルのコンダクタンスが、Ｉ−Ｖの曲線の傾斜に基づいて概算される。電圧の一部は、他の回路要素（例えば、ステアリング素子、ビットライン、ワードライン）にまたがって表れるため、それらを考慮する必要がある。高電圧で破壊が起こる潜在的理由は、メモリセルの金属酸化物が高電圧で破壊されるからである。破壊の理由は他にもある。一部のメモリセルについては、金属酸化物の破壊を回避するために、プログラミング中は読み取り領域におけるプログラミング電圧を保つのが望ましい場合がある。その潜在的理由は、金属酸化物の破壊時の電圧がメモリセルに悪影響を及ぼすからである。
【００６９】
Ｉ−Ｖの曲線のうちの１つである５５１は、メモリセルの抵抗が高い場合のセットプロセス開始時のＩ―Ｖの関係を表す。別の曲線５５２は、少なくとも１つのプログラミング信号が印加された後のＩ―Ｖの関係を表す。したがって、メモリセルの抵抗は低い。第３および第４の曲線（５５３、５５４）は、メモリセルの抵抗がさらに低い場合である、セットプロセスの後期段階を表す。曲線５５１〜５５４から分かるように、セット動作の進行に伴って、読み取り領域の傾斜が大きくなる。さらに、メモリセルの抵抗が減少するにつれて、破壊領域が低いプログラミング電圧で発生する。
【００７０】
一部の実施形態では、メモリセルの抵抗が減るにつれて、セット中に使用されるプログラミング電圧の振幅が小さくなる。４つの電圧例Ｖ１〜Ｖ４が示されている。前述の説明のとおり、これは、一部の装置のメモリセルの破壊領域に入るのを防ぐのに役立つ。
【００７１】
プログラミングの一部の実施形態では、プログラミング中にメモリセルに提供される電流が限られている。本明細書では、この電流制限が「Ｉｃｏｍｐ」と称される。これが一部の装置にとって有益である理由を説明するために、改めて図６Ａを参照する。電圧Ｖ１がメモリセルに印加されると、この電圧は、低い抵抗を有する曲線へとメモリセルの抵抗を変化させる傾向がある。例えば、メモリセルが、自らを曲線５５１の読み取り領域に置く抵抗を有すると仮定する。電圧Ｖ１が印加されると、この電圧は、メモリセルの抵抗を５５２または５５３などの曲線の方へと変化させる可能性がある。ただし、曲線５５２よりも曲線５５３の方が低い電圧で破壊電圧に達するという点に留意されたい。そのため、Ｖ１を印加した結果、メモリセルの抵抗が下がりすぎると、電圧破壊が発生する可能性がある。ただし、電流をＩｃｏｍｐ１に制限することが、メモリセルの金属酸化物が電圧破壊を起こすのを防ぐのに役立つ場合がある。換言すれば、メモリセルの抵抗は、曲線５５２へと変化するかもしれないが、曲線５５３へと変化するのは防げる可能性がある。４つの補償電流例Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４が示されている。一実施形態において、Ｉｃｏｍｐ１はＶ１が使用される場合に使用され、Ｉｃｏｍｐ２はＶ２の場合に使用されるという具合である。
【００７２】
一部の実施形態では、プログラミング信号が、大きさと幅とを有するパルスである。少なくともいくつかのメモリセル２００については、電圧の振幅とパルス幅との間に関係が存在する。例えば、狭いパルス幅が使用される場合には、メモリセルの抵抗の変化を同じにするために、振幅の大きな電圧が使用される。図１２Ａは、一実施形態における、パルス幅に対する電圧振幅の関係を示すグラフである。曲線１２０２は、ほぼ同じプログラミング効果（例えば、メモリセルの抵抗の変化）を達成する地点を表す。例えば、「ｔ」というパルス幅の場合には、電圧Ｖａが所与のプログラミング効果を達成する。１０ｔを有するパルスの場合には、電圧Ｖｂが使用される。１００ｔを有するパルスの場合には、電圧Ｖｃが使用される。したがって、長いパルス幅に対しては、低いプログラミング電圧が使用される。一部の実施形態については、その関係が、約０．２５Ｖ／ｄｅｃａｄｅである。ただし、様々な材料が様々な関係を呈す。
【００７３】
図１２Ｂは、プログラミング電圧とパルス幅との間の関係を別の方法で示している。図１２Ｂでは、各曲線が１つのプログラミング電圧振幅を表す。例えば、曲線１２３０は図１２ＡのＶｃに、曲線１２２０は図１２ＡのＶｂに、曲線１２１０は図１２ＡのＶａに対応する。明示のとおり、電圧振幅を適切に選択することにより、異なるパルス幅を使用して同じプログラミング効果が達成される。
【００７４】
メモリセルの抵抗とアルゴリズムとに基づいたプログラミングの利益を説明する一つの方法は、メモリセルに送られる電力レベルの一貫性が、他のプログラミングと比較して高いということである。例えば、電流レベルが増加するにつれて、低減された電圧レベル（および／または短いパルス幅）が、プログラミングパルス間でより一定の電力レベルを提供する。
【００７５】
前述の説明は、メモリセルの種々の性質が、プログラミング動作の進行に伴って用いられるべきプログラミング条件に影響することを指摘している。このように、メモリセルの性質は、プログラミング時に使用される所定アルゴリズムが有するべき特性に影響する。
【００７６】
図６Ｂは、メモリセルに対する１つ以上のプログラミング条件を、メモリセルの抵抗（および所定アルゴリズムと）に基づいて決定するプロセス６００の一実施形態のフローチャートである。プロセス６００では、プログラミング動作が完了したかどうかも判断される。したがって、プロセス６００は、図４のステップ５０４〜５０６の一実施形態である。一実施形態では、メモリセルを形成するときにプロセス６００が使用される。一実施形態では、メモリセルをセットするときにプロセス６００が使用される。プロセス６００は、金属酸化物スイッチング素子、炭素スイッチング素子、または別のタイプのスイッチング素子を対象に用いられてもよい。図６ＡのＩ―Ｖの曲線例が、プロセス６００の説明を支援する目的で使用される。ただし、プロセス６００は、様々なタイプのＩ―Ｖの曲線を有する装置に適用可能であることに留意されたい。
【００７７】
プロセス６００で、抵抗を判断するために、メモリセルの伝導電流が使用される。上記したように、伝導電流は、メモリセルの抵抗の関数である。例えば、図３を参照すると、電圧Ｖｒｅａｄを、読み取り動作時にメモリセル全体に印加することができる。この電圧の一部を、ステアリング素子と、選択したワードラインおよびビットラインとにわたって加えることができる。
【００７８】
プロセス６００で、メモリセルの伝導電流（Ｉｒｅａｄ）が、４つの異なる基準電流と比較される。一実施形態では、４つの異なる読み取り動作が実行され、その度に、メモリセル伝導電流が異なる基準電流（Ｉ１〜Ｉ４）と比較される。図３の回路は、読み取り動作ごとに異なる基準電流でテストする目的で使用される。一実施形態では、１回の読み取り動作が実行され、伝導電流が４つの異なる基準電流と比較される。図３の回路は、同じ読み取り動作時に４つの異なる基準電流でテストするように改変されてもよい。
【００７９】
一般に、プロセス６００には、プログラミングパルスを印加した後（場合によってはプログラミングが始まる前）のメモリセル伝導電流が基準電流と比較される流れが記載されている。プロセス６００における第１のテストは、メモリセルの伝導電流が非常に低いかどうか、すなわち高抵抗であるかどうかを判断するためのテストに相当する。
【００８０】
一般に、プロセス６００は、メモリセルの伝導電流（Ｉｒｅａｄ）を最高４つの異なる基準レベルと比較する（ステップ６０２、６０６、６１０、６１４を参照）。様々な数の基準電流レベルが使用できる。プロセス６００は、メモリセルがプログラミングされうる順序で記載されている。プロセス６００は、プログラミング動作がメモリセルの抵抗を下げる目的で使用される場合に実施される。したがって、第１のテスト（ステップ６０２）は、電流が比較的低い場合、すなわち抵抗が比較的高い場合のステップである。以降のステップへと進むにつれて、電流が高くなる（抵抗が低くなる）。なお、テスト（ステップ６０２、６０６、６１０、および６１４）が実行される順序は、任意であってよい。
【００８１】
プロセス６００は、４つの異なるプログラミング電圧振幅Ｖ１〜Ｖ４を対象としている。各プログラミング電圧は、伝導基準電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が次のレベルに下げられると、プログラミング電圧の振幅が小さくなる。ただし、プログラミング電圧Ｖ１〜Ｖ４は、互いにどのような関係も有すことができる。
【００８２】
プロセス６００は、４つの異なるプログラミング電圧パルス幅である幅１〜幅４を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が下げられるにつれて、プログラミング電圧のパルス幅が広くなる。ただし、それぞれの連続パルス幅が逆に狭くなることもある。一実施形態では、各パルスが同じ幅を有する。パルス幅は、互いにどのような関係も有する。
【００８３】
プロセス６００は、４つの異なるプログラミング電流制限（Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４）を対象としている。これらも、伝導基準電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が下げられるにつれて、プログラミング電流制限が大きくなる。ただし、それぞれの連続電流制限は逆に小さくもなる。一実施形態では、各電流制限が同じである。プログラミング電流制限は、メモリセルの抵抗とどのような関係も有する。
【００８４】
電圧振幅、パルス幅、およびプログラミング電流制限の順序は、所定アルゴリズムであるとみなされうる。プログラミング条件を表す種々の値は、制御ロジック内のテーブルまたはメモリ装置上の不揮発性記憶装置素子に記憶されうる。アルゴリズムは、メモリ装置上にある１組のセルのグループに作用することによって選択される。その組内の各グループに、テスト制御ハードウェアによって異なるアルゴリズムが与えられ、テスト制御ハードウェアによってアルゴリズムが選択され、チップ上の不揮発性メモリビットに符号化される。
【００８５】
ステップ６０２で、伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きいかどうかが判断される。上記したように、Ｉ１は、比較的高い抵抗を基準としてテストするために設計されているかなり低い基準電流である。ＩｒｅａｄがＩ１より小さい場合には、１つ以上のプログラミング条件を確立するためにステップ６０４が実行される。換言すれば、メモリセルの抵抗がテストの基準となっている比較的高い抵抗よりも高い場合には、ステップ６０４が実行される。
【００８６】
ステップ６０４で、プログラム信号が電圧振幅Ｖ１に設定されてもよい。一実施形態では、Ｖ１が、プロセス６００で使用される最も高い振幅のプログラム電圧であろう。パルス幅はＷ１に設定される。一実施形態では、Ｗ１が、プロセス６００で使用される最も狭い幅であろう。電流制限は、Ｉｃｏｍｐ１に設定される。一実施形態では、電流制限が、プロセス６００で使用される最小の電流制限であろう。ステップ６０４が実行されると、プロセス６００が完了する。その後、１つ以上のプログラミング条件を適用するために、図４のステップ５０８が実行される。
【００８７】
伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）と比較される。第２の基準電流（Ｉ２）は、低い抵抗がテストされるように、第１の（Ｉ１）より大きくてもよい。伝導電流（Ｉｒｅａｄ）がＩ２未満である場合には、ステップ６０８で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ２に設定される。一実施形態では、Ｖ２がＶ１未満である。パルス幅はＷ２に設定される。一実施形態では、Ｗ２がＷ１よりも狭い。なお、プロセス実行中は、電圧の振幅と幅との両方が変化する。あるいは、（少なくともいくつかのステップにわたって）一方が変化し、他方が一定ということもある。例えば、抵抗が下がるにつれて、メモリセルが必要とする電圧が小さくなり、抵抗をさらに低減する。抵抗が下がっても動作電圧が一定に保たれる場合には、低い実効電圧を提供するために、狭いパルス幅が使用されることがあり、この様子が図１２Ａに示されている。電流制限はＩｃｏｍｐ２に設定される。Ｉｃｏｍｐ２は、Ｉｃｏｍｐ１より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００８８】
伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）と比較される。伝導電流（Ｉｒｅａｄ）がＩ３未満である場合には、ステップ６１２で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ３に設定される。一実施形態では、Ｖ３がＶ２未満である。パルス幅はＷ３に設定される。一実施形態では、Ｗ３がＷ２よりも狭い。電流制限は、Ｉｃｏｍｐ３に設定される。Ｉｃｏｍｐ３は、Ｉｃｏｍｐ２より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００８９】
伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）と比較される。伝導電流（Ｉｒｅａｄ）がＩ４未満である場合には、ステップ６１６で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ４に設定される。一実施形態では、Ｖ４がＶ３未満である。パルス幅はＷ４に設定される。一実施形態では、Ｗ４がＷ３よりも狭い。電流制限は、Ｉｃｏｍｐ４に設定される。Ｉｃｏｍｐ４は、Ｉｃｏｍｐ３より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００９０】
伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）未満でない場合には、これ以上のプログラミングが不要であることを示す。換言すれば、メモリセルの抵抗が目標レベルに低減されたということである。したがって、この状態は、図４のステップ５０４の一実施形態である。
【００９１】
図７Ａは、メモリセル例をリセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。この例は、スイッチング素子が金属酸化物である一実施形態に相当する。なお、様々なタイプのメモリセルが異なるＩ―Ｖの関係を有する。例えば、スイッチング素子が炭素であれば、Ｉ―Ｖの曲線は図７Ａの例とは異なる可能性がある。また、様々なタイプの金属酸化物が異なる特徴を呈するという点にも留意されたい。また、ステアリング素子など、メモリセルの他の素子も、曲線の形状に影響する。また、いくつかのメモリセルが、Ｉ―Ｖの曲線の形状に影響するシリコン酸化物の領域を有するという点にも留意されたい。
【００９２】
グラフは、Ｉ―Ｖの４本の曲線７５１〜７５４を示す。各曲線は、メモリセル例のリセットプロセスの様々な段階を表す。これらの曲線の少なくともいくつかの部分について、Ｉ―Ｖの曲線の傾斜が、メモリセルのコンダクタンスを概算するために使用されてもよい。ただし、高電圧時では、いくつかの破壊（を示す部分）が存在する。例えば、曲線７５１の低い方の電圧では、メモリセルのコンダクタンスが、Ｉ―Ｖの曲線の傾斜に基づいて概算される。電圧の一部は、他の回路要素（例えば、ステアリング素子、ビットライン、ワードライン）にまたがって表れるため、この点を考慮する必要がある。高電圧で破壊が起こる潜在的理由は、メモリセルの金属酸化物が高電圧で破壊されるからである。一部のメモリセルについては、金属酸化物の完全な破壊を回避するために、プログラミング中は完全（ｈａｒｄ）破壊領域未満のプログラミング電圧を保つのが望ましい場合がある。その理由は、金属酸化物の破壊時の電圧が悪影響を及ぼすからである。
【００９３】
曲線７５１は、リセットプロセス開始時のＩ―Ｖの関係を表す。このとき、メモリセルの抵抗は、（読み取り領域における比較的険しい傾斜が示すように）低い。別の曲線７５２は、少なくとも１つのプログラミング信号が印加された後のＩ―Ｖの関係を表しており、メモリセルの抵抗は、（読み取り領域におけるわずかに緩やかな傾斜が示すように）曲線７５１よりも高い。第３および第４の曲線（７５３、７５４）は、メモリセルの抵抗がさらに高い場合のリセットプロセスの後期段階を表す。曲線７５１〜７５４から分かるように、リセット動作の進行に伴って、読み取り領域の傾斜が小さくなる。さらに、メモリセルの抵抗が増えるにつれて、高いプログラミング電圧で破壊領域が発生する。
【００９４】
一部の実施形態では、メモリセルの抵抗が増えるにつれて、リセット中に使用されるプログラミング電圧の振幅が増す。これが、破壊領域への侵入防止に役立つ。
【００９５】
また、Ｉｃｏｍｐは、メモリセルが抵抗を急激に低減しすぎるのを防ぐために調整されるという点にも留意されたい。これも、破壊領域への侵入防止に役立つ。例えば、Ｉｃｏｍｐは、リセットプロセス実行中に低減されてもよい。
【００９６】
図７Ｂは、メモリセルの抵抗に基づいてメモリセルのプログラミング信号を決定するプロセス６４０の一実施形態のフローチャートである。プロセス６４０は、メモリセルの抵抗を増やすプログラミング動作の際に実施される。一実施形態では、メモリセルをリセットするときにプロセス６４０が実施される。ただし、プロセス６４０はリセットに限定されない。プロセス６４０では、プログラミング動作が完了したかどうかも判断される。したがって、プロセス６４０は、図４のステップ５０４〜５０６の一実施形態である。
【００９７】
一般に、プロセス６４０には、プログラミングパルスを印加した後（場合によっては、プログラミングが始まる前）のメモリセル伝導電流が基準電流と比較される流れが記載されている。第１のテストは、メモリセルの伝導電流が非常に高いかどうか、すなわち低抵抗であるかどうかを判断するためのテストに相当する。
【００９８】
一般に、プロセス６４０は、メモリセルの伝導電流（Ｉｒｅａｄ）を最高４つの異なる基準レベル（Ｉ１〜Ｉ４）と比較する。なお、これらはプロセス６００と同じ基準電流ではない。プロセス６４０は、メモリセルが典型的にプログラミングされる順序で記載されている。プロセス６４０は、プログラミング動作がメモリセルの抵抗を増やす目的で使用される場合に実施される。したがって、第１のテスト（ステップ６４２）は、電流が比較的高い、すなわち抵抗が比較的低い場合のステップである。以降のステップへと進むにつれて、電流が低くなる（抵抗が高くなる）。なお、テスト（ステップ６４２、６４６、６５０、および６５４）が実行される順序は、任意であってよい。なお、プロセス６４０における基準電流は、プロセス６００と同じ基準電流ではない。
【００９９】
プロセス６４０は、４つの異なるプログラミング電圧振幅Ｖ１〜Ｖ４を対象としている。なお、これらはプロセス６００と同じ電圧ではない。各プログラミング電圧は、プロセス６４０で使用される伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、リセット動作時にメモリセルの抵抗が次のレベルに増やされると、プログラミング電圧の振幅が大きくなる。ただし、プログラミング電圧Ｖ１〜Ｖ４は、互いにどのような関係も有する。
【０１００】
プロセス６４０は、４つの異なるプログラミング電圧パルス幅Ｗ１〜Ｗ４を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。なお、Ｗ１〜Ｗ４は、プロセス６００で使用される幅と同じでない。一実施形態では、メモリセルの抵抗が増やされるにつれて、プログラミング電圧のパルス幅が広くなる。ただし、それぞれの連続パルス幅が逆に狭くもなることができる。一実施形態では、各パルスが同じ幅を有する。パルス幅は、互いにどのような関係も有すことができる。
【０１０１】
プロセス６４０は、４つの異なる電流制限（Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４）を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。なお、これらはプロセス６００で使用されるものと同じ電流制限でない。一実施形態では、メモリセルの抵抗が増やされるにつれて、電流制限が低くなる。ただし、それぞれの連続電流制限が逆に大きくもなりうる。一実施形態では、各電流制限が同じである。電流制限は、メモリセルの抵抗とどのような関係も有しうる。
【０１０２】
ステップ６４２で、伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きいかどうかが判断される。この第１の基準電流は、比較的低い抵抗を基準としてテストするために、比較的高い電流でありうる。ＩｒｅａｄがＩ１より大きい場合には、１つ以上のプログラミング条件を確立するためにステップ６４４が実行される。換言すれば、メモリセルの抵抗がテストの基準となっている比較的低い抵抗よりも低い場合には、ステップ６４４が実行される。
【０１０３】
ステップ６４４で、プログラム信号が電圧振幅Ｖ１に設定されうる。一実施形態では、Ｖ１が、プロセス６００で使用される最低の振幅のプログラム電圧であろう。パルス幅はＷ１に設定されうる。一実施形態では、Ｗ１が、プロセス６４０で使用される最短の幅であろう。電流制限は、Ｉｃｏｍｐ１に設定されうる。一実施形態では、電流制限が、プロセス６４０で使用される最大の電流制限であろう。ステップ６４４が実行されると、プロセス６４０が完了する。その後、１つ以上のプログラミング条件を適用するために、図４のステップ５０８が実行されうる。
【０１０４】
伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きくない場合には、伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）と比較される。第２の基準電流（Ｉ２）は、高い抵抗がテストされるように、第１の（Ｉ１）未満である。伝導電流（Ｉｒｅａｄ）がＩ２よりも大きい場合には、ステップ６４８で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ２に設定されうる。一実施形態では、Ｖ２がＶ１よりも大きい。パルス幅はＷ２に設定される。一実施形態では、Ｗ２がＷ１よりも広い。電流制限は、Ｉｃｏｍｐ２に設定される。Ｉｃｏｍｐ２は、Ｉｃｏｍｐ１未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０５】
伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）よりも大きくない場合には、伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）と比較される。伝導電流（Ｉｒｅａｄ）がＩ３未満である場合には、ステップ６５２で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ３に設定される。一実施形態では、Ｖ３がＶ２よりも大きい。パルス幅はＷ３に設定される。一実施形態では、Ｗ３がＷ２よりも広い。電流制限は、Ｉｃｏｍｐ３に設定される。Ｉｃｏｍｐ３は、Ｉｃｏｍｐ２未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０６】
伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）より大きくない場合には、伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）と比較される。伝導電流（Ｉｒｅａｄ）がＩ４よりも大きい場合には、ステップ６５６で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ４に設定される。一実施形態では、Ｖ４がＶ３よりも大きい。パルス幅はＷ４に設定される。一実施形態では、Ｗ４がＷ３よりも広い。電流制限は、Ｉｃｏｍｐ４に設定される。Ｉｃｏｍｐ４は、Ｉｃｏｍｐ３未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０７】
伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）より大きくない場合には、これ以上のプログラミングが不要であることを示す。上記したように、Ｉ４は、比較的高い抵抗を基準としてテストするために、比較的低い電流である。そのため、ＩｒｅａｄがＩ４より大きくない場合には、メモリセルの抵抗が目標レベルに増やされたということである。したがって、この状態は、図４のステップ５０４の一実施形態である。
【０１０８】
なお、メモリセル材料が異なれば、これら１つ以上のプログラミング条件が異なる。換言すれば、様々な材料に対して異なる所定アルゴリズムが使用できる可能性がある。例えば、炭素以外の金属酸化物に対して、様々なプログラミング条件が使用される。表１には、金属酸化物スイッチング素子を有するメモリセルに対して使用されるプログラミング条件が記載されている。一実施形態では、表１がリセットに該当する。抵抗が増加する順序は、所定アルゴリズムとみなされる。
【表１】
【０１０９】
【０１１０】
【０１１１】
【０１１２】
【０１１３】
【０１１４】
【０１１５】
表２には、炭素スイッチング素子を有するメモリセルに対して使用されるプログラミング条件が記載されている。一実施形態では、表２がリセットに該当する。抵抗が増加する順序は、所定アルゴリズムとみなされる。
【表２】
【０１１６】
【０１１７】
【０１１８】
【０１１９】
【０１２０】
【０１２１】
【０１２２】
図８は、可逆的抵抗性スイッチング素子２０２を有するメモリセル２００のメモリアレイの動作のプロセス８００の一実施形態を表す。プロセス８００では、双極スイッチングが使用される。これは、セットのプログラミング電圧の極性がリセットの逆であることを意味する。なお、本明細書に記載されているプログラミング技法は、双極スイッチングに限定されない。一般に、プロセス８００はメモリセルの初回形成について記載しており、その後リセットおよびセットのサイクルが続く。プロセス８００では、形成は、２段階のプロセスである。２段階のプロセスでは、メモリセルの抵抗を部分的に減らすために第１の極性の１つ以上のプログラミング電圧が使用される。その後、メモリセルの抵抗をさらに低減するために反対の極性の１つ以上のプログラミング電圧が使用され、形成プロセスを完了する。なお、他の形成プロセスが使用できる可能性がある。例えば、単極の１つ以上のプログラミング電圧が、形成プロセス全体を完了する目的で使用できる可能性がある。
【０１２３】
プログラミング中のメモリセル２００は、ステアリング素子２０４を有してもよい。ステアリング素子２０４は、ダイオード、ｐ−ｉ−ｎダイオード、パンチスルーダイオード、ショットキーダイオード、バックトゥバック・ショットキー・ダイオード、あるいはＦＥＴでありうるが、それらに限定されない。プロセス８００は、メモリチップ内の組み込み回路によって実行されてよく、外部コントローラすなわち製造テストハードウェアによって制御されても、あるいは組み込み回路と外部コントローラとによって共同で制御されてもよい。
【０１２４】
プロセス８００は、メモリセル２００が高抵抗状態から低抵抗状態へと最初に変更されるときに開始される。例えば、ホスト装置がメモリ装置内の制御ロジックにメモリアドレスと形成動作命令とを提供し、それにより、選択したセルのグループに対するプログラミング動作を開始する。ステップ８０２で、メモリ素子２０２を部分形成するために、１つ以上のプログラム電圧がメモリ素子２０２に印加される。メモリ素子２０２の抵抗を目標抵抗までさらに下げることによって形成を完了するために、反対の極性を有する１つ以上の電圧が印加されることから、「部分形成する」という用語が使用される。１つ以上の電圧の第１の組を印加することは、「ソフト形成」と称されることもある。いくつかの実施例に示すように、メモリ素子２０２は、ステアリング素子として使用されるダイオード２０４と直列である。一部の実施形態では、１つ以上の電圧の第１の組は、ダイオード２０４を順バイアスする。一部の実施形態では、第１の電圧を印加するときに、メモリ素子２０２を流れる電流が制限される。
【０１２５】
ステップ８０４で、メモリセルの抵抗を目標抵抗へとさらに下げるために、１つ以上の電圧の第２の組がメモリ素子２０２に印加される。ステップ８０４により、メモリセルの形成が完了する。１つ以上の電圧の第２の組は、１つ以上の電圧の第１の組とは反対の極性を有する。例えば、１つ以上の電圧の第１の組がダイオード２０４を順バイアスする場合、１つ以上の電圧の第２の組は、ダイオード２０４を逆バイアスする。なお、１つ以上の電圧の第１の組がダイオード２０４を順バイアスし、１つ以上の電圧の第２の組がダイオード２０４を逆バイアスすることは、絶対的な要件でない。一部の実施形態では、１つ以上の電圧の第２の組を印加するときに、メモリ素子２０２を流れる電流が制限される。
【０１２６】
ステップ８０４の後、メモリセル２００の初回形成が完了する。なお、この時点ではメモリセルの抵抗が低いので、この時点でメモリセルがセットされているとみなされてもよい。破線の矢印が示すように、ステップ８０６が実行される前に相当の時間が経過することがある。ステップ８０６で、メモリセルがリセットされるべきであると判断される。この判断は、新しいデータをメモリセル２００に記憶するためのリクエストに対して行われる。
【０１２７】
ステップ８０８で、メモリ素子２０２をリセットするために、１組の１つ以上の電圧がメモリ素子２０２に印加される。この組は、ステップ８０２でメモリ素子２０２を部分形成する目的で使用される第１の組の１つ以上の電圧と同じ極性を有してもよい。一部の実施形態では、この組の１つ以上の電圧が、ダイオード２０４を順バイアスする。一部の実施形態では、この組の１つ以上の電圧を印加するときに、メモリ素子２０２を流れる電流が制限される。なお、メモリ素子２０２をリセットすると、メモリ素子２０２を形成した後の抵抗と比較してメモリ素子２０２の抵抗が増えることがある。
【０１２８】
ステップ８０８の後、破線の矢印が示すように、ステップ８１０が実行される前に相当の時間が経過することがある。ステップ８１０で、メモリセルがセットされるべきであると判断される。この判断は、新しいデータをメモリセル２００に記憶するためのリクエストに対して行われる。ステップ８１２で、メモリセルは、１組の１つ以上の電圧をメモリ素子２０２に印加することによってセットされる。この組の電圧は、リセットで使用される電圧とは反対の極性を有する。一部の実施形態では、この組の１つ以上の電圧が、ダイオード２０４を逆バイアスする。なお、メモリ素子２０２をセットすると、メモリ素子２０２をリセットした後の抵抗と比較してメモリ素子２０２の抵抗が減ることがある。その後プロセス８００は、メモリセル２００の状態が変更されるべきであるという判断に基づいてメモリセル２００を引き続きリセットおよびセットする。なお、リセットおよびセットは、プロセス８００で、各々とは反対の極性を有する電圧によって達成される。したがって、プロセス５００では、メモリセル２００の双極スイッチングが使用される。
【０１２９】
図９Ａは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００を部分形成するためのアレイバイアス装置の一実施形態を示す。図８のプロセス８００からステップ８０２を実施する際に、このアレイバイアス装置例が使用される。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が順バイアスされる。このバイアス装置では、選択したビットライン（ＢＬ）にＶｓｏｆｔ＿ｆｏｒｍが印加され、選択したワードライン（ＷＬ）が接地される。電圧Ｖｓｏｆｔ＿ｆｏｒｍは、メモリセルの抵抗（または読み取り電流）に基づいて決定されてよく、場合によっては所定アルゴリズムに基づいてもよい。例えば、図４のプロセス５００が使用されてもよい。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが概ねＶｓｏｆｔ＿ｆｏｒｍ−０．７Ｖである。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約０．７Ｖである。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で概ね−（Ｖｓｏｆｔ＿ｆｏｒｍ−１．４Ｖ）を有する。なお、電圧は例として提示したものであり、他の電圧が使用できる可能性がある。
【０１３０】
図９Ｂは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００の形成プロセスを完了するため、あるいはセットするためのアレイバイアス装置の一実施形態を表す。このアレイバイアス装置例は、図８のプロセス８００からステップ８０４を実装する目的で使用される。このアレイバイアス装置例は、図８のプロセス８００からステップ８１２を実施する目的でも使用される。本実施例では、選択したメモリセル２００のダイオード２０４が逆バイアスされる。このバイアス装置では、Ｖｓｅｔが選択したワードライン（ＷＬ）に印加され、選択したビットライン（ＢＬ）が接地される。振幅およびパルス幅など、Ｖｓｅｔの特性は、メモリセルの抵抗（または読み取り電流）に基づいて決定される。例えば、図４のプロセス５００が使用される。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが約Ｖｓｅｔ／２である。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約Ｖｓｅｔ／２である。
【０１３１】
図９Ｃは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００をリセットするためのアレイバイアス装置の一実施形態を表す。このアレイバイアス装置例は、図８のプロセス８００からステップ８０６を実施する目的で使用される。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が順バイアスされる。このバイアス装置では、選択したビットライン（ＢＬ）にＶｒｅｓｅｔが印加され、選択したワードライン（ＷＬ）が接地される。振幅およびパルス幅などのＶｒｅｓｅｔの特性は、メモリセルの抵抗（または読み取り電流）に基づいて決定されてもよい。例えば、図４のプロセス５００が使用される。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが概ねＶｒｅｓｅｔ−０．７Ｖである。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約０．７Ｖである。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で概ね−（Ｖｒｅｓｅｔ−１．４Ｖ）を有する。
【０１３２】
図９Ｄは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００を読み取るためのアレイバイアス装置の一実施形態を表す。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が、読み取り時に順バイアスされる。ただし、順バイアスは絶対的な要件ではない。このバイアス装置では、Ｖｒｅａｄが選択したビットライン（ＢＬ）に印加され、選択したワードライン（ＷＬ）が接地される。一例として、Ｖｒｅａｄは約２．０Ｖであってよい。ただし、Ｖｒｅａｄはそれより高くても低くてもよい可能性がある。一部の実施形態では、プログラミングプロセスの様々な部分で異なるＶｒｅａｄが使用される。例えば、振幅とパルス幅などＶｒｅａｄの特性は、メモリセルの抵抗（または以前の読み取り電流）に基づいて決定されてもよい。選択していないワードラインは、本実施例でそれらに印加されるＶｒｅａｄを各々有する。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０Ｖとなる。本実施例において、選択していないビットラインは接地される。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で約−（Ｖｒｅａｄ）を有する。
【０１３３】
次に、プロセス８００のプログラミング動作を実行することについてさらに詳しく説明する。図１０Ａは、部分形成（ステップ８０２）目的で使用されるプロセスの一実施形態を示す。図１０Ｂは、形成またはセット（ステップ８０２、８１２）を完了する目的で使用されるプロセスの一実施形態を示す。図１０Ｃは、リセット（ステップ８０８）目的で使用されるプロセスの一実施形態を示す。図１０Ａ〜図１０Ｃでは、１つ以上のプログラミング条件がメモリセルの抵抗に基づいている。１つ以上のプログラミング条件は、メモリセルの抵抗の関数でありうる所定アルゴリズムを適用することによって決定される。所定アルゴリズムは、メモリセルの性質の関数である。
【０１３４】
図１０Ａは、メモリ素子２０２の形成の第１の部分のプロセス９００の一実施形態を示すフローチャートである。プロセス９００は、図８のプロセス８００のステップ８０２の一つの実施態様である。ステップ９０１で、ループカウントがゼロに初期化される。ループカウントは、部分形成が試行される回数を制限する目的で使用される。最大試行回数は、１回の試行を含む任意の値で確立される。
【０１３５】
ステップ９０２で、メモリセル２００は、メモリ素子２００の順電圧電流（Ｉｒｅａｄ）を判断するために、順電圧で読み込まれる。ステアリング素子がダイオードである実施形態では、ダイオード２０４が順バイアスされる。図９Ｄのメモリセルを読み取るためのバイアス装置例が使用される。例えば、Ｖｒｅａｄが選択したビットラインに印加され、選択したワードラインが接地される。Ｖｒｅａｄは、選択していないワードラインにも印加されてもよく、選択していないビットラインが接地される。Ｖｒｅａｄの例は、２．０Ｖである。図３の回路は、順方向バイアス電流（Ｉｒｅａｄ）を検出する目的で使用されてもよい。
【０１３６】
ステップ９０４で、順電圧電流（Ｉｒｅａｄ）が「ソフト形成電流」と比較される。ソフト形成電流とは、メモリセル２００の抵抗が、部分形成されたメモリセル２００の目標抵抗であるかどうかを示す値のことである。ソフト形成電流は、「Ｉｏｎ」と称されることのある「オン電流」未満の値であるのが典型的である。先に述べたように、メモリ素子２０２をセットすると、自身の抵抗が下がり、それ故に、所与の読み取り電圧に対する電流が増す。電流Ｉｏｎは、メモリセル２００の抵抗がセットされる目標値にあることを示す電流と定義されうる。なお、一部の実施形態では、セットのための目標抵抗が、完全形成されているメモリセル２００の目標抵抗と同じだが、これは必須ではない。メモリセルを部分形成した後の目標抵抗がセットのための目標抵抗よりも高いので、ＩｆｏｒｍはＩｏｎよりも低いのが典型的である。
【０１３７】
順電流（Ｉｒｅａｄ）がすでにＩｆｏｒｍよりも大きい場合には、部分形成を実行する必要はなく、プロセスは図８のステップ８０４へと進む。換言すれば、メモリセル２００の抵抗は、すでに部分形成のための目標抵抗であり、したがって、メモリセルを部分形成するために電圧を印加する必要はない。ただし、順電流（Ｉｒｅａｄ）がＩｆｏｒｍ未満である場合には、プロセスがステップ９０６に進み続行する。
【０１３８】
ステップ９０６で、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。１つ以上のプログラミング条件の決定は、メモリセル抵抗の関数である所定アルゴリズムに基づいてもよい。例えば、プログラム電圧振幅、プログラム電圧パルス幅、および／または電流制限のうちの１つ以上が、メモリセルの抵抗に基づいて決定される。図６Ｂに記載されているようなプロセスは、例えば、１つ以上のプログラミング条件を決定する目的で実施される。説明のために、ソフト形成電圧「Ｖｆｏｒｍ」および電流制限「Ｉｃｏｍｐ＿ｆｏｒｍ」がステップ９０６で決定される。Ｖｆｏｒｍを決定することは、電圧振幅、パルス幅、および遷移速度を含むがこれらに限定されないいかなる特性をも決定することを含むことがある。
【０１３９】
ステップ９０７で、バイアス電圧がビットラインとワードラインとに印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。
【０１４０】
ステップ９０８で、「ソフト形成電圧」がメモリ素子２０２に印加される。例えば、選択したビットラインにＶｓｏｆｔ＿ｆｏｒｍが印加される一方で、選択したワードラインが接地される。ソフト形成電圧の範囲例は、約４．５Ｖ〜７Ｖの間である。ただし、ソフト形成電圧は、それより高いこともあり、低いこともある。ソフト形成中は、メモリ素子２０２に供給される電流が、電流Ｉｃｏｍｐ＿ｆｏｒｍに限定される。一実施形態では、図８Ａに示されたバイアス装置がステップ９０７〜９０８で使用される。
【０１４１】
ステップ９１０で、順電流（Ｉｒｅａｄ）が再び検知される。ステップ９１２で、順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）と比較される。順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）よりも大きければ、ソフト形成が正常に行われたということであり、プロセスはステップ９２２に進み続行する。換言すれば、メモリセル２００の抵抗は、部分形成のための目標抵抗以下に低減されたということである。
【０１４２】
順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）よりも小さいことがステップ９１２で判断された場合には、もう一度ソフト形成が試行される。ステップ９１４で、ループカウントが増分される。ループカウントが最大値（ステップ９１８）に達していなければ、プロセスはステップ９０６に戻り、次の繰り返しのために１つ以上のプログラミング条件を決定する。
【０１４３】
ループカウントがステップ９１８で最大値に達した場合には、ステップ９３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ａに示した極性を使用する代わりに、図９Ｂと同様のバイアス装置が使用される。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ９３０の後、プロセスはステップ９０６に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ａのバイアス装置が再び使用されてもよい。
【０１４４】
ステップ９１２で順電流（Ｉｒｅａｄ）がＩｆｏｒｍよりも大きいと判断されると仮定すると、プロセスはステップ９２２に進み続行する。ステップ９２２で、逆電流（ＩＲＶ）が検知される。ステップ９２２で、メモリセル２００は、メモリ素子２００の逆電流（ＩＲＶ）を判断するために逆電圧で読み込まれる。ステアリング素子がダイオードである実施形態では、ダイオード２０４が逆バイアスされる。例えば、Ｖｒｅａｄが選択したワードラインに印加され、選択したビットラインが接地される。一実施形態では、Ｖｒｅａｄが選択していないワードラインに印加され、選択していないビットラインが接地される。図３の回路は、逆電流（ＩＲＶ）を検知する目的で使用されてもよい。
【０１４５】
ステップ９２４で、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘと比較される。逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ９２６において、部分形成の成功が記録される。その後プロセス９００が終了する。なお、ステップ９２２および９２４は任意である。一部の実施形態では、ダイオードの損傷が限られているか損傷がなく、他のテストステップによって検出されるか、あるいはまったく検出されない。
【０１４６】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ９２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセス９００が終了する。
【０１４７】
図１０Ｂは、メモリ素子２０２の抵抗を減らすプログラム動作のプロセス１０００の一実施形態を示すフローチャートである。プロセス１０００は、例えば、メモリセルをセットする目的で使用される。また、形成プロセスで使用されてもよい。プロセス１０００は、図８のプロセス８００のステップ８０４の一つの実施態様である。そのため、プロセス１０００は、図８に示すように、ソフト形成または部分形成が正常に完了した後に実行されてもよい。なお、プロセス１０００は、メモリセル２００をセットする目的で使用されてもよい。そのため、プロセス１０００は、プロセス８００のステップ８１２を実装する目的で使用されてもよい。なお、メモリセルの形成を完了することは、メモリセルをセットすることとみなすことができる。そのため、プロセス１０００は、メモリセルをセットすることであると言及することによって説明することができる。これは、プロセス５００のステップ８０４または８１２のどちらにも言及することができるということが理解されよう。
【０１４８】
ステップ１００１で、ループカウントがゼロに初期化される。ループカウントは、セットが試行される回数を制限する目的で使用される。最大セット試行回数は、１回の試行を含む任意の値で確立される。
【０１４９】
ステップ１００２で、メモリセルの電流が検知される。図９Ｄのバイアス例が使用されてもよい。本明細書に記載されているように、電流はメモリセルの抵抗を表す。
【０１５０】
ステップ１００４で、１つ以上のプログラミング条件が、メモリセル電流に基づいて決定される。この決定は、メモリセル抵抗の関数でありうる所定アルゴリズムに基づいてもよい。図６Ｂのプロセスは、ステップ１００２で検出された電流に基づいて１つ以上のプログラミング条件を決定する目的で使用されうる。なお、異なるアルゴリズム（および様々な電流基準）が、メモリセルの初回部分形成について記載した図１０Ａのプロセスと比較して使用される。ステップ１１０４で、セット電圧「Ｖｓｅｔ」および電流制限「Ｉｃｏｍｐ＿ｓｅｔ」が決定される。
【０１５１】
ステップ１００６で、バイアス電圧がビットラインとワードラインとに印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。一実施形態において、ステップ１００６は、ワードラインに印加する電圧を接地からＶｕｘまで引き上げることと、ビットラインに印加する電圧を接地からＶｕｂまで引き上げることとを含む。なお、選択したワードラインおよび選択したビットラインは、ステップ１００６で、選択していないワードラインおよびビットラインと同様に処理されてよい。ステアリング素子がｐ−ｉ−ｎダイオードである実施形態では、Ｖｕｘが約５Ｖであってよく、Ｖｕｂは約５Ｖであってよい。ステアリング素子がパンチスルーダイオードである実施形態では、Ｖｕｘが約３Ｖであってよく、Ｖｕｂは約５Ｖであってよい。他の電圧も使用される。
【０１５２】
ステップ１００８で、メモリ素子２０２の「セット」が試行される。メモリ素子２０２に印加されるセット電圧は、ステップ１００４で決定されたセット電圧であってもよい。一実施形態では、図９Ｂに示されたバイアス装置がステップ１００８で使用される。例えば、選択したワードラインにＶｓｅｔが印加されうる一方で、選択したビットラインが接地される。セットの際、メモリ素子２０２に供給される電流は、ステップ１００４で決定された可能性がある電流Ｉｃｏｍｐに限定される。なお、本実施形態では、セットが逆セット（例えば、ダイオードが逆バイアスされる）であってもよい。ただし、他の実施形態では、セットの際にダイオードが順バイアスされる。
【０１５３】
ステップ１０１０で、順電流（Ｉｒｅａｄ）が検知される。一実施形態において、Ｉｒｅａｄを検知することは、図９Ｄに示すように、アレイをバイアスすることを含む。ただし、他のバイアス装置も使用できる可能性がある。
【０１５４】
ステップ１０１２で、順電流（Ｉｒｅａｄ）がオン電流（Ｉｏｎ）と比較される。先に述べたように、メモリセル２００をセットすると、抵抗が下がり、それ故に、所与の読み取り電圧に対する電流が増す。オン電流（Ｉｏｎ）は、メモリセル２００の抵抗が十分に低い値であることを示す電流と定義される。順電流（Ｉｒｅａｄ）がＩｏｎよりも大きい場合には、メモリ素子２０２の抵抗が十分に低く、プロセスはステップ１０２２で続行する。一実施態様では、図３の回路がＩｒｅａｄをＩｏｎと比較する目的で使用される。
【０１５５】
順電流（Ｉｒｅａｄ）がＩｏｎよりも小さい場合には、メモリセルをセットするためにさらなる試行が行われる。ステップ１０１４で、ループカウントが増分される。ループカウントが最大許容試行回数でない場合（ステップ１０１８）には、プロセスがステップ１００４に戻り、１つ以上のプログラミング条件を決定する。これらの条件は、ステップ１０１０で決定されたＩｒｅａｄに基づいてもよい。
【０１５６】
ただし、最大セット試行回数に達した場合には、ステップ１０３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ｂに示すように極性を使用する代わりに、図９Ａまたは９Ｃと同様のバイアス装置が使用されることがある。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ１０３０の後、プロセスはステップ１００４に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ｂのバイアス装置が再び使用される。
【０１５７】
ステップ１０１２でＩｒｅａｄがＩｏｎよりも大きいと判断されると仮定すると、プロセスはステップ１０２２に進み続行する。ステップ１０２２で、逆電流（ＩＲＶ）が検知される。ステップ１０２４で、逆電流（ＩＲＶ）が最大許容逆電流（ＩＲＶ＿ｍａｘ）と比較される。逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ１０２６において、セットの成功が記録される。その後プロセスが終了する。なお、ステップ１０２２および１０２４は任意である。
【０１５８】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ１０２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセスが終了する。
【０１５９】
図１０Ｃは、メモリ素子２０２をリセットするプロセス１１００の一実施形態を示すフローチャートである。プロセス１１００は、図８のプロセス８００のステップ８０８の一つの実施態様である。そのため、プロセス１１００は、メモリセル２００がリセットされるべきであると判断された後に実行されてもよい。ステップ１１０１で、ループカウントがゼロに初期化される。ループカウントは、リセットが試行される回数を制限する目的で使用される。最大試行回数は、１回の試行を含む任意の値で確立される。
【０１６０】
ステップ１１０２で、メモリセルの伝導電流が検知される。図９Ｄのバイアス例が使用されてもよい。本明細書に記載されているように、電流はメモリセルの抵抗を表す。
【０１６１】
ステップ１１０４で、１つ以上のプログラミング条件が、伝導電流に基づいて決定される。この決定は、メモリセル抵抗の関数である所定アルゴリズムに基づいてもよい。図７Ｂのプロセスは、１つ以上のプログラミング条件を決定する目的で使用される。なお、図１０Ａおよび１０Ｂのプロセスとは異なるアルゴリズム（かつ様々な電流基準）が使用されてもよい。ステップ１１０４で、リセット電圧「Ｖｒｅｓｅｔ」および電流制限「Ｉｃｏｍｐ＿ｒｅｓｅｔ」が決定される。
【０１６２】
ステップ１１０６で、選択していないビットラインおよび選択していないワードラインにバイアス電圧が印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。
【０１６３】
ステップ１１０８で、「リセット」電圧がメモリ素子２０２に印加される。一実施形態では、選択したビットラインにリセット電圧が印加される。一実施形態では、図９Ｃに示されたバイアス装置がリセットステップ１１０８で使用される。例えば、選択したビットラインにＶｒｅｓｅｔが印加される一方で、選択したワードラインが接地される。なお、リセット電圧がセット電圧とは反対の極性であってもよい。リセットの際、メモリ素子２０２に供給される電流は、電流Ｉｃｏｍｐ＿ｒｅｓｅｔに限定される。
【０１６４】
ステップ１１１０で、順電流（Ｉｒｅａｄ）が検知される。ステップ１１１２で、順電流（Ｉｒｅａｄ）がオフ電流（Ｉｏｆｆ）と比較される。先に述べたように、メモリセル２００をリセットすると、抵抗が増え、それ故に、所与の読み取り電圧に対する電流が減少する。オフ電流（Ｉｏｆｆ）は、メモリセル２００の抵抗がリセットとみなされる十分に高い値であることを示す電流と定義されうる。順電流（Ｉｒｅａｄ）がオフ電流（Ｉｏｆｆ）未満である場合には、メモリ素子２０２の抵抗が十分に高く、プロセスはステップ１１２２に進み続行する。
【０１６５】
順電流（Ｉｒｅａｄ）がＩｏｆｆよりも大きい場合には、メモリセル２００をリセットするためにさらなる試行が行われる。ステップ１１１４で、ループカウントが増分される。ループカウントが最大許容試行回数でない場合（ステップ１１１８）には、プロセスがステップ１１０４に戻り、メモリセル電流（または抵抗）に基づいて１つ以上のプログラミング条件が決定される。ステップ１１１０で検知された電流が使用されてもよい。上記したように、プロセス６Ｂがステップ１１０４で使用される。
【０１６６】
ただし、最大リセット試行回数に達した場合には、ステップ１１３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ｃに示した極性を使用する代わりに、図９Ｂと同様のバイアス装置が使用される。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ１１３０の後、プロセスはステップ１１０４に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ｃのバイアス装置が再び使用される。
【０１６７】
ステップ１１１２で順電流（Ｉｒｅａｄ）がＩｏｆｆ未満であると判断されると仮定すると、プロセスはステップ１１２２に進み続行する。ステップ１１２２で、逆電流（ＩＲＶ）が検知される。ステップ１１２４で、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘと比較される。逆電流ＩＲＶが最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ１１２６において、ソフト形成の成功が記録される。その後プロセスが終了する。なお、ステップ１１２２および１１２４は任意である。一部の実施形態では、ダイオードの損傷が限られているか損傷がなく、他のテストステップによって検出されるか、あるいはまったく検出されない。
【０１６８】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ１１２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセスが終了する。
【０１６９】
なお、本明細書に記載されているプログラミング技法は、図８に記載されている動作例に限定されない。別の実施形態では、メモリセルを形成するのに、単極を有するプログラミング信号が使用される。この場合、セット動作で使用されるプログラミング信号は、形成の場合と同じ極性を有す場合がある。リセット動作で使用されるプログラミング信号は、セットおよび形成の場合とは反対の極性を有す場合がある。図１１は、形成で単極が使用され、双極スイッチングが使用されるメモリアレイの動作のプロセス１１５０の一実施形態のフローチャートを示す。
【０１７０】
ステップ１１５２で、メモリセルの抵抗の低減を試行するために、第１の極性の１つ以上の電圧がメモリセルに印加される。この第１の電圧は、メモリセルでステアリング素子を順バイアスするが、これは必須ではない。ここでメモリセルが初めてプログラムされているため、この動作は形成と称される。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６００などのプロセスが使用される。
【０１７１】
ステップ１１５６で、メモリセルがリセットされるべきであると判断される。ステップ１１５８で、メモリセル（リセット）の抵抗の増大を試行するために、第２の極性（第１の極性の反対）の１つ以上の電圧がメモリセルに印加される。この第２の電圧は、メモリセルでステアリング素子を逆バイアスするが、これは必須ではない。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６４０などのプロセスが使用される。
【０１７２】
ステップ１１６０で、メモリセルがセットされるべきであると判断される。ステップ１１６２で、メモリセル（セット）の抵抗の増大を試行するために、第１の極性の１つ以上の電圧がメモリセルに印加される。この第１の電圧は、メモリセルでステアリング素子を順バイアスするが、これは必須ではない。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６００などのプロセスが使用される。
【０１７３】
なお、図８および図１１のプロセスについて、形成、セット、およびリセットのための１つ以上のプログラミング条件は、メモリセルの抵抗に基づいて決定されたものであると記載された。ただし、これがプログラミング動作の全てを対象に実施される必要はないという点にも留意されたい。例えば、一部の装置については、リセットプログラミング条件が（一例として）メモリセルの抵抗に基づいて決定されない場合がある。
【０１７４】
なお、一部の実施形態で、メモリセルの形成がセットおよびリセットのサイクルの前に使用されるプロセスを記載したものの、メモリセルの形成は、全ての場合における要件というわけではない。例えば、初回形成プロセスが実行されないメモリセルが存在することがある。
【０１７５】
図１３は、不揮発性記憶装置をプログラムするプロセス１３００の一実施形態のフローチャートである。プロセス１３００は、可逆的抵抗性スイッチング材料を有するメモリセルで使用される。プロセス１３００では、プログラミング動作再試行制限に達すると、プログラミング動作で使用される極性とは反対の極性を有する１つ以上の信号が印加される。その後、プログラミング動作が再試行される。プログラミング動作は、例えば、形成、セットあるいはリセットである。ステップ１３０１で、再試行制限がゼロに設定される。
【０１７６】
ステップ１３０２で、第１の極性を有する１つ以上のプログラミング信号が、可逆的抵抗性スイッチング材料を有するメモリセルに印加される。１つ以上のプログラミング条件がメモリセルの抵抗に基づいて決定されるが、必須ではない。一実施形態では、第１の極性を有する電圧パルスがメモリセルに印加される。この第１の極性は、ステアリング素子を順バイアスあるいは逆バイアスする。
【０１７７】
ステップ１３０４で、１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかが判断される。例えば、メモリセルの電流を判断するためにメモリセルが読み込まれ、基準電流と比較される。プログラミングが完了していれば、プロセス１３００は終了する。
【０１７８】
ステップ１３０６で、プログラミングの再試行制限に達したかどうかが判断される。再試行制限は任意であってよい。再試行制限に達していなければ、ステップ１３０７で増分される。その後ステップ１３０２で、第１の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。
【０１７９】
プログラミング動作が完了しておらず（ステップ１３０４＝いいえ）、かつ再試行制限に達した（ステップ１３０６＝はい）場合には、ステップ１３０８で、第１の極性とは反対の第２の極性を有する１つ以上の信号がメモリセルに印加される。１つ以上のプログラミング条件がメモリセルの抵抗に基づいて決定されるが、必須ではない。一実施形態では、第２の極性を有する電圧パルスがメモリセルに印加される。この第２の極性は、ステアリング素子を順バイアスあるいは逆バイアスする。
【０１８０】
第２の極性を有する１つ以上の信号を印加した後、再試行制限をゼロにリセットするためにステップ１３０１が実行される。その後ステップ１３０２で、第１の極性を有する１つ以上の追加プログラミング信号をメモリセルに印加することにより、プログラミング動作が再試行される。ステップ１３０２の後、プロセス１３００が続行する。なお、異なる再試行制限が今回使用できる可能性がある。プロセス１３００は、ステップ１３０８の実行回数が多すぎる場合にプログラミングプロセスを止めるための追加のグローバル再試行制限を有する。
【０１８１】
本明細書に開示された実施形態は、低い逆バイアス動作電圧低下と、狭い形成電流レベル分布と、より安定したメモリセルとを達成する。動作電圧の低減および狭い分布により、支持回路（例えばＣＭＯＳ装置）における電圧および電流要件を下げるため、密度の増大と節電につながり、高電圧ＣＭＯＳのプロセスを簡便にすることができる。電圧および電流の減少により、ステアリング素子として使用するＰＩＮダイオードを短くし、耐久性を高めることが可能となる。低電圧および低電流であれば、他のタイプのステアリング素子も開発および製造しやすい。ステップの初期化方法によって達成される優れた制御特性により、金属酸化物、炭素または他のタイプの抵抗性材料による低コストの抵抗変化メモリ（ＲＲＡＭ（登録商標））が達成される。
【０１８２】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。可逆的抵抗性スイッチングメモリ素子を有するメモリセルの抵抗を表す情報が判断される。この情報に基づいて、プログラミング動作が完了しているかどうかが判断される。メモリセルに適用される１つ以上のプログラミング条件が、この情報と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの特性に基づく所定アルゴリズムとに基づいて決定される。プログラミング動作がまだ完了していない場合には、１つ以上のプログラミング条件の決定が実行される。プログラミング動作がまだ完了していない場合には、１つ以上のプログラミング条件がメモリセルに適用される。抵抗を表す情報を判断するステップ、動作が完了したかどうかを判断するステップ、１つ以上のプログラミング条件を決定するステップ、１つ以上のプログラミング条件を適用するステップは、プログラミング動作が完了したと判断されるまで繰り返される。
【０１８３】
一実施形態は、複数の不揮発性メモリセルと、それら複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を有する。１つ以上の管理回路は、プログラミング動作の一環として、第１のメモリセルの抵抗を表す情報を判断し、その１つ以上の管理回路は、その情報に基づき、そのメモリセルについてプログラミング動作が完了したかどうかを判断する。１つ以上の管理回路は、抵抗を表す情報と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムとに基づいて、メモリセルに印加されるプログラミング信号を決定する。プログラミング動作がまだ完了していない場合には、プログラミング信号の決定が実行される。プログラミング動作がまだ完了していない場合には、１つ以上の管理回路がプログラミング信号をメモリセルに印加する。１つ以上の管理回路は、メモリセルについてプログラミング動作が完了したと判断されるまで、抵抗を表す情報を判断し続け、プログラミング動作が完了したかどうかを判断し続け、プログラミング信号を決定し続け、プログラミング信号を印加し続ける。
【０１８４】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。プログラミング動作の一環として、メモリセルの各々の抵抗を表す情報が判断される。各メモリセルの情報に基づき、各メモリセルについてプログラミング動作が完了したかどうかが判断される。メモリセルについてプログラミング動作がまだ完了していない場合には、メモリセルの各々に印加されるプログラミングパルスが決定される。プログラミングパルスの１つ以上の特性は、メモリセルの抵抗を表す情報に基づく。プログラミングパルスを決定するステップは、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムを適用するステップを含む。この所定アルゴリズムは、メモリセルの抵抗の関数である。プログラミングパルスは、適切なメモリセルに印加される。抵抗を表す情報を判断するステップ、プログラミング動作が完了したかどうかを判断するステップ、プログラミングパルスを決定するステップ、プログラミングパルスを印加するステップは、メモリセルについてプログラミング動作が完了したと判断されるまで繰り返される。
【０１８５】
一実施形態は、複数の不揮発性メモリセルと、その複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を含む。１つ以上の管理回路は、プログラミング動作の一環として、メモリセルの各々の抵抗を表す情報を判断する。１つ以上の管理回路は、各メモリセルの抵抗を表す情報に基づき、各メモリセルについてプログラミング動作が完了したかどうかを判断する。メモリセルに対するプログラミング動作がまだ完了していない場合には、１つ以上の管理回路が、メモリセルの各々に印加されるプログラミングパルスを決定する。プログラミングパルスの１つ以上の特徴は、メモリセルの抵抗と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムとに基づく。１つ以上の管理回路は、プログラミングパルスを適切なメモリセルに印加する。１つ以上の管理回路は、メモリセルについてプログラミング動作が完了したと判断されるまで、抵抗を表す情報を判断し続け、プログラミング動作が完了したかどうかを判断し続け、プログラミングパルスを決定し続け、プログラミングパルスを印加し続ける。
【０１８６】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。第１の極性を有する１つ以上のプログラミング信号が、可逆的抵抗性スイッチング材料を有するメモリセルに印加される。１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかが判断される。プログラミング動作が完了しておらず、かつ再試行制限に達していない場合には、第１の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。再試行制限に達した場合には、第１の極性とは反対の第２の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。プログラミング動作は、第２の極性を有する１つ以上の追加プログラミング信号を印加した後に第１の極性を有する１つ以上の追加プログラミング信号をメモリセルに適用することによって再試行される。
【０１８７】
一実施形態は、複数の不揮発性メモリセルと、その複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を有する。１つ以上の管理回路は、第１の極性を有する１つ以上のプログラミング信号を第１のメモリセルに印加する。１つ以上の管理回路は、１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかを判断する。プログラミング動作が完了しておらず、かつ再試行制限に達していない場合には、１つ以上の管理回路が、第１の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加する。再試行制限に達した場合には、１つ以上の管理回路が、第１の極性とは反対の第２の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加する。１つ以上の管理回路は、第２の極性を有する１つ以上の追加プログラミング信号を印加した後、第１の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加することにより、プログラミング動作を再試行する。
【０１８８】
前述の詳細な説明は、例示および説明を目的として提示されたものである。これは、網羅的なものでなく、開示されたとおりの形態に限定されるものでもない。上記の教示に照らした多くの改変例および変形例が考えられる。記載した実施形態は、技術およびその実際的応用の原理を最もよく説明し、当業者が様々な実施形態で、検討される特定の使用に適するように様々に修正して技術を最もよく利用できるように選定された。技術の範囲は、本明細書に添付される特許請求の範囲によって規定されるものとする。
【技術分野】
【０００１】
本特許出願は、チェン及びその他による、参照によって本願に組み込まれた２０１０年２月２３日出願の“STEP INITIALIZATION FOR FORMING REVERSIBLE RESISTIVITY-SWITCHING ELEMENTS,”と題された米国特許仮出願６１／３０７，２４５号に対する優先権を主張する。
【０００２】
本出願は、不揮発性データ記憶のための技術に関する。
【背景技術】
【０００３】
様々な材料が可逆的抵抗性スイッチングを行う性質を有する。そのため、それらの材料はメモリ素子としての使用に適している。可逆的抵抗性スイッチングを行う性質を有する材料の一つは、抵抗変化メモリ（ＲｅＲＡＭ）と称される。ＲｅＲＡＭには遷移金属酸化物が提案されている。可逆的抵抗性スイッチング材料は、十分な電圧、電流、あるいは他の刺激が印加されると、安定した低抵抗状態に切り替わる。この状態変更は、装置をセットすることと称されることがある。この抵抗性スイッチングは可逆的であり、その後適切な電圧、電流、あるいは他の刺激が印加されると、可逆的抵抗性スイッチング材料を安定した高抵抗状態に戻す働きをすることができる。この状態変更は、装置をリセットすることと称されることがある。この状態変更は、何度も繰り返すことができる。低抵抗状態は、「オン」状態と称されることがある。高抵抗状態は、「オフ」状態と称されることがある。スイッチング材料によっては、初期状態が高抵抗ではなく低抵抗である。
【０００４】
これらのスイッチング材料の、不揮発性メモリアレイでの使用が注目されている。メモリアレイの一種に、クロスポイントアレイと称されるメモリアレイがある。クロスポイントアレイは、典型的にはｘ軸（例えばワードライン）とｙ軸（例えばビットライン）に沿って配列されるメモリ素子のマトリックスである。デジタル値は、メモリ抵抗（高抵抗あるいは低抵抗）として格納することができる。メモリセルのメモリ状態は、選択したメモリ素子に接続されるワードラインに電圧を供給することにより読み出すことができる。抵抗状態あるいはメモリ状態は、選択したメモリセルに接続されるビットラインの出力電圧または出力電流として読み出すことができる。例えば、一方の抵抗状態はデータ「０」に相当し、他方の抵抗状態はデータ「１」に相当する。一部のスイッチング材料は、２つ以上の安定した抵抗状態を有することもある。
【０００５】
スイッチング機構を説明する目的で使用される一つの理論が、メモリセルに電圧を印加することによって１つ以上の導電性フィラメントが形成されるということである。例えば、導電性フィラメントは、金属酸化物スイッチング素子と共に、１つ以上の一続きの酸素空孔を備えてもよい。導電性フィラメントは、メモリセルの抵抗を下げる。この最初の抵抗の低下は、「形成」と称されることがある。別の電圧を印加すると、導電性フィラメントが断絶することがあり、それによってメモリセルの抵抗を増やすことができる。フィラメントの断絶は、「リセット」と称されることがある。さらに別の電圧を印加すると、導電性フィラメントの断絶が修復されることがあり、それによって、メモリセルの抵抗を再度減らすことができる。フィラメントの断絶の修復は、「セット」と称されることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本明細書では、形成、リセット、およびセットの動作のいずれも、プログラミング動作であるとみなしてよい。メモリセルのグループでのプログラミング動作の後、そのグループが狭い抵抗分布を有するのが望ましい。ただし、従来の技法の中には、狭い抵抗分布を達成しないものもある。例えば、抵抗を低減するプログラミング動作の結果、一部のメモリセルが必要以上に低い抵抗を有することがある。
【０００７】
提案された従来のプログラミング技法によっては、プログラミング動作を完了するために、高い電流レベルを必要とすることがある。そのために、支持回路の電圧および電流要件が高まり、電力消費が増えることがある。
【０００８】
提案された従来のいくつかの技法をでは、単一のメモリセルにおける１回の読み取りと次の読み取りとで、読み取り電流レベルが変化してしまう可能性が有る。例えば、メモリセルによっては、１回の読み取りと次の読み取りで、読み取り電流が２倍以上の変化を呈することがある。
【図面の簡単な説明】
【０００９】
【図１Ａ】メモリセルの一実施形態の簡易斜視図である。
【００１０】
【図１Ｂ】図１Ａの複数のメモリセルから形成された第１のメモリレベルの一部の簡易斜視図である。
【００１１】
【図１Ｃ】３次元アレイの一部の簡易斜視図である。
【００１２】
【図１Ｄ】３次元アレイの一部の簡易斜視図である。
【００１３】
【図１Ｅ】ＦＥＴをステアリング素子として使用するメモリアレイの一部分の一実施形態を表す。
【００１４】
【図２】メモリシステムの一実施形態のブロック図である。
【００１５】
【図３】メモリセルの状態を読み取ることのできる回路を表す。
【００１６】
【図４】可逆的抵抗性スイッチング素子を有するメモリ素子をプログラムするプロセスの一実施形態を表す。
【００１７】
【図５Ａ】メモリセルの実施形態である。
【図５Ｂ】メモリセルの実施形態である。
【図５Ｃ】メモリセルの実施形態である。
【００１８】
【図６Ａ】メモリセル例をセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。
【００１９】
【図６Ｂ】メモリセルの抵抗を下げたときに１つ以上のプログラミング条件を決定するプロセスの一実施形態のフローチャートである。
【００２０】
【図７Ａ】メモリセル例をリセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。
【００２１】
【図７Ｂ】メモリセルの抵抗を増やしたときに１つ以上のプログラミング条件を決定するプロセスの一実施形態のフローチャートである。
【００２２】
【図８】可逆的抵抗性スイッチング素子を有するメモリセルのメモリアレイの動作のプロセスの一実施形態を表す。
【００２３】
【図９Ａ】アレイバイアス装置を表す。
【図９Ｂ】アレイバイアス装置を表す。
【図９Ｃ】アレイバイアス装置を表す。
【図９Ｄ】アレイバイアス装置を表す。
【００２４】
【図１０Ａ】部分形成目的で使用されるプロセスの一実施形態を示す。
【００２５】
【図１０Ｂ】形成またはセットを完了する目的で使用されるプロセスの一実施形態を示す。
【００２６】
【図１０Ｃ】リセット目的で使用されるプロセスの一実施形態を示す。
【００２７】
【図１１】形成で単極が使用され、双極スイッチングが使用されるメモリアレイの動作のプロセスの一実施形態のフローチャートを示す。
【００２８】
【図１２Ａ】プログラミング電圧振幅とプログラミング電圧パルス幅との間の関係を表す一実施形態のグラフである。
【００２９】
【図１２Ｂ】一定の電圧振幅によるプログラミング効果とプログラミング電圧パルス幅との間の関係を表す一実施形態のグラフである。
【００３０】
【図１３】不揮発性記憶装置をプログラムするプロセスの一実施形態のフローチャートである。
【発明を実施するための形態】
【００３１】
可逆的抵抗性スイッチング素子を伴うメモリセルを有する不揮発性記憶装置を操作するための方法および機器について、本明細書に記載されている。本明細書に開示された技法は、プログラミング動作後に可逆的抵抗性メモリセルの狭い抵抗分布を提供する。技法は、プログラミング動作の少なくとも一部について、プログラミング電圧の最大値を低減することができる。技法は、プログラミング動作の少なくとも一部について、プログラミング電流の最大値を低減することができる。読み取りの不安定性が低減される。耐久性能が向上する。
【００３２】
本明細書に開示された技法は、メモリセルを形成、リセット、あるいはセットするときに用いられる。本明細書において、「プログラミング動作」という用語は、形成、リセット、あるいはセットを含むが、これに限定されなくてもよい。一部の実施形態では、可逆的抵抗性スイッチング素子を有するメモリセルに適用される１つ以上のプログラミング条件が、そのメモリセルの抵抗に基づいて決定される。１つ以上のプログラミング条件の決定は、メモリセルの性質に基づく所定アルゴリズムに基づいてもよい。１つ以上のプログラミング条件は、プログラミング電圧および電流制限を含んでもよい。例えば、プログラミング電圧の大きさは、抵抗に基づいてもよい。別例として、プログラミング電圧パルスの幅は、抵抗に基づいてもよい。一部の実施形態では、プログラミング時に使用される電流制限が、メモリセルの抵抗に基づいて決定される。プログラミングパルスの遷移速度など他のプログラミング条件が、メモリセルの抵抗に基づいてもよい。
【００３３】
（メモリセルおよびシステム）
メモリセルのプログラミングについて詳述する前に、メモリセルおよびシステムの例について説明する。図１Ａは、第１の導体２０６と第２の導体２０８の間にステアリング素子２０４と直列に連結された可逆的抵抗性スイッチング素子２０２を含むメモリセル２００の一実施形態の簡易斜視図である。一部の実施形態では、ステアリング素子２０４がダイオードである。一実施形態では、ダイオードステアリング素子２０４がｐ−ｉ−ｎダイオードである。一実施形態では、ｐ−ｉ−ｎダイオードが、ｐドーピング領域、真性領域、およびｎドーピング領域を含む。一実施形態では、ダイオードステアリング素子２０４がパンチスルーダイオードである。ステアリング素子として使用されるパンチスルーダイオードは、Ｎ＋／Ｐ−／Ｎ＋装置またはＰ＋／Ｎ−／Ｐ＋装置であってもよい。一実施形態では、ダイオードステアリング素子２０４がショットキーダイオードである。一実施形態では、ダイオードステアリング素子２０４がバックトゥバック・ショットキー・ダイオードである。一部の実施形態では、ダイオード２０４が、ポリシリコン、ゲルマニウム、あるいは別の半導体など、多結晶半導体材料から形成されてもよい。また、ダイオードステアリング素子２０４が、１つより多くの種類の半導体を備えてもよい。例えば、ダイオード２０４が、多結晶シリコン・ゲルマニウム合金、ポリゲルマニウムあるいはその他任意の適切な半導体の組み合わせから形成されてもよい。一部の実施形態では、ダイオードステアリング素子２０４の各領域２４２、２４４、２４６が、同じ材料から形成される（ただし、ドーピングが異なる）。ただし、各領域が同じ材料から形成されることは必須ではない。例えば、ヘテロ構造も可能である。
【００３４】
ただし、ステアリング素子２０４は、ダイオードであることに限定されない。一実施形態では、ステアリング素子２０４がトランジスタである。例えば、電界効果トランジスタ（ＦＥＴ）をステアリング素子２０４に使用することができる。後述する図１Ｅは、ステアリング素子２０４がＦＥＴであるメモリアレイの一部の概略図を表す。
【００３５】
メモリセル２００は、可逆的抵抗性スイッチング材料２３０、上側電極２３２、および下側電極２３４を含むメモリ素子２０２を有する。電極２３２は、可逆的抵抗性スイッチング材料２３０と導体２０８との間に位置付けられている。一実施形態では、電極２３２がＴｉＮでできている。電極２３４は、可逆的抵抗性スイッチング材料２３０とステアリング素子２０４との間に位置付けられている。一実施形態では、電極２３４が窒化チタンでできており、障壁層として機能しうる。
【００３６】
メモリセル２００は、ステアリング素子２０４と他の回路要素との間での電気的接触をしやすくするために、メモリセル２００の最下部に電極２１３を有する。一実施形態では、電極２１３がＴｉＮから形成される。なお、ステアリング素子２０４およびメモリ素子２０２の相対的位置は逆転できる可能性がある。例えば、ステアリング素子２０４がメモリ素子２０２よりも上に位置することもありうる。
【００３７】
可逆的抵抗性スイッチング素子２０２は、２つ以上の状態間で可逆的に切り替えられうる抵抗を有する可逆的抵抗性スイッチング材料２３０を含む。可逆的抵抗性スイッチング材料は、製作時点において、例えば、第１の物理信号を印加したときに低抵抗状態に切り替え可能である初期高抵抗状態であってもよい。可逆的抵抗性スイッチング素子２０２は、例えば、第１の量のエネルギー、電荷、熱、電圧、電流あるいは他の現象の印加を受けて状態を切り替えてもよい。第２の量のエネルギー、電荷、熱、電圧、電流または他の現象を印加することによって、可逆的抵抗性スイッチング材料が高抵抗状態に戻ってもよい。あるいは、可逆的抵抗性スイッチング素子は、製作時点において、適切なエネルギー、電荷、熱、電圧、電流、あるいは他の現象が印加されると、高抵抗状態に可逆的に切り替え可能である初期低抵抗状態であってもよい。メモリセルで使用された場合、ある抵抗状態が２進値の「０」を表し、別の抵抗状態が２進値の「１」を表してもよい。ただし、３つ以上のデータ／抵抗状態が使用されてもよい。多数の可逆的抵抗性スイッチング材料、および可逆的抵抗性スイッチング材料を用いたメモリセルの動作については、例えば、先に援用した米国特許出願公開第２００６／０２５０８３６号に記載されている。
【００３８】
一部の実施形態では、可逆的抵抗性スイッチング材料２３０が、金属酸化物から形成されてもよい。種々の金属酸化物を使用することができる。金属酸化物は、遷移金属酸化物であってもよい。金属酸化物の例は、ＮｉＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＯｘ、ＣｒＯ２、ＶＯ、ＢＮおよびＡｌＮを含むが、これらに限定されない。一実施形態では、メモリ素子電極２３２、２３４がＴｉＮから形成される。可逆的抵抗性スイッチング材料を使用してメモリセルを製造することについて詳しくは、２００７年６月２９日に出願された「Ｍｅｍｏｒｙ Ｃｅｌｌ ｔｈａｔ Ｅｍｐｌｏｙｓ ａ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｅｐｏｓｉｔｅｄ Ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｍｅｎｔ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ」と題される米国特許出願公開第２００９／０００１３４３号に記載されており、これは全体として参照により本明細書に援用される。
【００３９】
導体２０６および２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド（a conductive silicide-germanide）、導電性のゲルマニドなどの、何らかの好適な導電性材料を含んでいてもよい。 図１Ａの実施形態では、導体２０６および２０８はレール形状であり、異なる方向（例えば、互いに実質垂直な方向）に伸びている。他の導体の形状および／または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および／または同種のもの（不図示）を、デバイス性能を改善するため、および／またはデバイス製造の支援をするために、導体２０６および２０８に用いることができる。
【００４０】
図１Ａでは、可逆的抵抗性スイッチング素子２０２がステアリング素子２０４の上方に位置付けられているが、代替実施形態では、可逆的抵抗性スイッチング素子２０２がステアリング素子２０４の下方に位置付けられていてもよいことが理解されよう。
【００４１】
図１Ｂは、 図１Ａのメモリセル２００の複数個から形成される第１のメモリレベル２１４の一部の簡易斜視図である。簡略化のために、可逆的抵抗性スイッチング素子２０２およびダイオードステアリング素子２０４は別々に示されていない。メモリアレイ２１４は、複数の第１導体２０６（例えばビットライン）および複数の第２導体２０８（例えばワードライン）を含む「クロスポイント」アレイである。複数の第１導体２０６と複数の第２導体２０８との間には（図に示されるように）複数のメモリセルが接続される。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
【００４２】
図１Ｃは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の簡易斜視図である。図１Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含んでいる。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図１Ｃでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。
【００４３】
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第１のメモリレベルの上側導体は、図１Ｄに示すように、第１のメモリレベルの上方に位置している第２のメモリレベルの下側導体として使用されてもよい。
【００４４】
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、（単数または複数の）既存のレベルの層の上に、直接に堆積または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第４，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
【００４５】
図１Ａ−１Ｄは、開示された配置に関連して、円筒形状のメモリセルおよびレール形状の導体を示している。しかしながら、本明細書で開示された技術は、メモリセルについてのある特定の構造に限定されない。可逆的抵抗性スイッチング材料を含んでいるメモリセルを形成するために、他の構造を用いることもできる。例えば、以下の特許は、可逆的抵抗性スイッチング材料を使用するように構成することができるメモリセルの構造の例を提供している。米国特許６，９５２，０４３号、米国特許６，９５１，７８０号、米国特許６，０３４，８８２号、米国特許６，４２０，２１５号、米国特許６，５２５，９５３号、および米国特許７，０８１，３７７号。
【００４６】
前述のとおり、ステアリング素子２０４は、ダイオードである必要はない。図１Ｅは、ＦＥＴをステアリング素子２０４として使用するメモリアレイの一部分の概略図である。各メモリ素子２００は、可逆的抵抗性スイッチング素子２０２と、記載のとおりＦＥＴであるステアリング素子２０４とを含む。各メモリセル２００は、ビットラインとワードラインとの間にある。選択したメモリセル２００は、選択したワードラインと選択したビットラインとの間にある。選択したメモリセル２００のＦＥＴは、選択したゲートラインに接続されている。選択したゲートラインに印加される電圧は、可逆的抵抗性スイッチング素子２０２を貫流できる電流を制御する。例えば、ゲート電圧は、可逆的抵抗性スイッチング素子２０２を貫流する電流を所望のレベルに制限するように選択してもよい。
【００４７】
図２は、ここで開示される技術を実行可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが二次元または三次元のアレイとなったメモリアレイ３０２を含む。一実施形態では、メモリアレイ３０２は、モノリシックの三次元メモリアレイである。メモリアレイ３０２のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【００４８】
メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続されている行制御回路３２０を含む。行制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号を、システム制御論理回路３３０から受信している。行制御回路３２０は、典型的には、読み取りおよびプログラミング（例えば、セットおよびリセット）動作の双方のために、行デコーダ３２２、アレイ端子ドライバ３２４およびブロック選択回路３２６としての回路を含んでいる。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３１０は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号を、システム制御論理回路３３０から受信している。列制御回路３１０は、典型的には、列デコーダ３１２、アレイ端子レシーバまたはドライバ３１４、ブロック選択回路３１６、に加え、増幅器３１８を含む読み取り／書き込み回路、およびＩ／Ｏマルチプレクサとしての回路を含んでいる。一実施形態では、列デコーダ３１２が可逆極性デコーダ回路である。一実施形態では、行デコーダ３２２が可逆極性デコーダ回路である。一実施形態では、可逆極性デコーダ回路が、あるモードではアクティブロー出力を、別のモードではアクティブハイ出力を有する。可逆極性デコーダ回路についてさらに詳しくは、２００６年１２月３１日に出願された米国特許第７，５４２，３７０号に記載されている。当該文献は、参照することによってその全体が本明細書に組み込まれる。
【００４９】
システム制御論理回路３３０は、データおよび命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理回路３３０は、データおよび命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理回路３３０は、メモリシステム３００の動作を制御するために、１つ以上の状態マシン、レジスタおよび他の制御ロジックを含んでもよい。
【００５０】
通常、メモリアレイを組み込んだ集積回路では、アレイが多数の副アレイあるいはブロックにさらに分割される。複数のブロックは、１６または３２その他の数のブロックを含むベイにグループ化される。３次元メモリにおける各ブロックは、多くの層のメモリセルを有する。例えば、１つのブロックが８層を含む可能性がある。各層は、何百または何千ものビットラインおよびワードラインを含む。例えば、１層が約１，０００のビットラインおよび約８，０００のワードラインを有する。いくつかの実施態様では、各ビットラインと関連付けられたビット・ライン・ドライバが存在する。なお、所与のドライバが２つ以上のビットライン間で共用できる可能性もある。また、所与のビットラインが、１つのドライバとだけ関連付けられている必要はない。いくつかの実施態様では、ビットラインの一端に物理的に位置するドライバもあれば、ビットラインの他端に物理的に位置するドライバもある。
【００５１】
よく利用されるものとして、副アレイは、一般的にデコーダ、ドライバ、センス増幅器および入力／出力回路によって連続された隣接するワードおよびビット線を有する隣接したメモリセルのグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線およびビット線を横切るときにそのワード線およびビット線の抵抗および容量によって生じる信号遅れ（すなわちＲＣ遅れ）がとても大きいことがある。これらのＲＣ遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線および／またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電力は、メモリサイクルにおいて同時にアクセスできるメモリセルの数の上限を決定する。結果として、大きなメモリアレイは、しばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、および入力／出力回路によって通常は連続している隣接したワードおよびビット線を有するメモリセルの隣接したグループと称される。集積回路は、１つ以上のメモリアレイを含んでもよい。
【００５２】
一実施形態では、図２に示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御論理回路３３０と列制御回路３１０と行制御回路３２０は、基板の表面に形成し、メモリアレイ３０２は、基板の上（そして、システム制御論理回路３３０と列制御回路３１０と行制御回路３２０との上）に形成されたモノリシック３次元メモリアレイとすることができる。一部の場合、制御回路の一部分は、一部のメモリアレイと同じ層に形成することができる。
【００５３】
図３は、メモリセルの状態を読み取るための一実施形態を表す回路を示す。可逆的抵抗性スイッチング素子２０２がどの状態にあるかを判断するために、電圧が印加されてもよく、その結果得られた電流が測定される。測定された電流が高い場合には、可逆的抵抗性スイッチング素子２０２が低抵抗状態にあることを示す。測定された電流が低い場合には、可逆的抵抗性スイッチング素子２０２が高抵抗状態にあることを示す。図３は、メモリセル４５０、４５２、４５４および４５６を含むメモリアレイの一部分を示しており、これらは図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄの実施形態に基づきうる。本実施例では、ステアリング素子２０４がダイオードである。多数のビットラインのうちの２本、および多数のワードラインのうちの２本が示されている。これらのビットラインのうちの１本を対象とする読み取り回路がトランジスタ４５８を介してビットラインに接続されている様子が示されており、トランジスタ４５８は、対応するビットラインを選択あるいは選択解除するために、列デコーダ３１２によって供給されたゲート電圧によって制御される。トランジスタ４５８は、ビットラインをデータバスに接続する。（システム制御論理回路３３０の一部である）書き込み回路４６０が、データバスに接続されている。トランジスタ４６２はデータバスに接続し、（システム制御論理回路３３０の一部である）クランプ制御回路４６４によって制御されるクランプ装置として動作する。トランジスタ４６２は、コンパレータ４６６と基準電流供給ＩＲＥＦとにも接続されている。コンパレータ４６６の出力は、（システム制御論理回路３３０、コントローラおよび／またはホストへの）データ出力端子とデータラッチ４６８とに接続されている。書き込み回路４６０もデータラッチ４６８に接続されている。
【００５４】
可逆的抵抗性スイッチング素子の状態を読み取ろうとするときには、全てのワードラインが、まずＶｒｅａｄ（例えば約１．５ボルト）でバイアスされ、ビットラインは全て接地されている。その後、選択したワードラインが接地される。例示のため、ここでは、メモリセル４５０が読み取り用に選択されていると仮定する。１つ以上の選択したビットラインに、（トランジスタ４５８をオンにすることによって）データバスおよびクランプ装置（〜１．５ボルト＋Ｖｔを受け取るトランジスタ４６２）を経由してＶｒｅａｄが印加される。クランプ装置のゲートはＶｒｅａｄより高いが、ビットラインをＶｒｅａｄ付近に保つように制御される。電流は、選択したメモリセルにより、ＶＳＥＮＳＥノードからトランジスタ４６２経由で流される。ＶＳＥＮＳＥノードも、高抵抗状態電流と低抵抗状態電流との間にある基準電流ＩＲＥＦを受け取る。ＶＳＥＮＳＥノードの電圧は、セル電流と基準電流ＩＲＥＦとの間の電流の差に応じて変化する。コンパレータ４６６は、ＶＳＥＮＳＥ電圧をＶｒｅｆ−ｒｅａｄ電圧と比較することによってデータ出力信号を生成する。メモリセル電流がＩＲＥＦよりも大きければ、メモリセルは低抵抗状態であり、ＶＳＥＮＳＥにおける電圧はＶＲＥＦよりも低い。メモリセル電流がＩＲＥＦよりも小さければ、メモリセルは高抵抗状態であり、ＶＳＥＮＳＥにおける電圧はＶＲＥＦよりも高い。コンパレータ４６６からのデータ出力信号は、データラッチ４６８でラッチされる。一部の実施形態では、基準電流がメモリセルのアドレスに基づく。
【００５５】
図４は、ステップの初期化を用いて不揮発性記憶装置をプログラムするプロセス５００の一実施形態のフローチャートである。プログラミング動作は、形成、セットあるいはリセットである。プロセス５００の記述には、説明しやすくするために、１つのメモリセルのプログラミングが記載されている。なお、１つより多くのメモリセルが一度にプログラムされてもよい。
【００５６】
ステップ５０２で、プログラムされるメモリセルの抵抗を表す情報が判断される。一実施形態では、読み取り電圧がメモリセル全体に印加されたときに伝導される電流を判断することによってこの情報が判断される。一部の実施形態では、ステップ５０２で、メモリセルがメモリセルに適用される特定の読み取り電圧に対してどのような電流を伝導するかが判断される。例えば、ステップ５０２では、メモリセルの伝導電流が、いくつかの電流範囲のうちのどれに属するかが判断されうる。後のステップは、この電流レベルの判断に基づいて行われる。ただし、伝導電流はメモリセルの抵抗の関数であるという点に留意されたい。
【００５７】
例えば図３を参照すると、電圧Ｖｒｅａｄがメモリセル全体に印加されうるとともに、伝導する電流が基準電流（例えばＩｒｅｆ）と比較されうる。この比較に基づいて、メモリセルの抵抗がある特定の抵抗よりも高いか低いかが判断される。
【００５８】
ステップ５０４で、抵抗を表す情報に基づいてプログラミングが完了したかどうかが判断される。完了していれば、プロセス５００が終了する。例えば、プログラミング動作が形成動作であれば、メモリセルの抵抗は、形成のための目標抵抗と比較される。メモリセルの抵抗が目標抵抗未満であれば、形成プロセスが完了したとみなされる。プログラミング動作がリセット動作であれば、目標リセット抵抗と比較される。メモリセルの抵抗が目標リセット抵抗よりも大きければ、リセットプロセスが完了したとみなされうる。プログラミング動作がセット動作であれば、目標セット抵抗と比較される。メモリセルの抵抗が目標セット抵抗未満であれば、セットプロセスが完了したとみなされる。上記したように、抵抗を表す情報は、電流であってもよい。そのため、実際の比較は、抵抗ではなく電流レベルを使用して実行されてもよい。
【００５９】
ステップ５０６で、プログラミング動作がまだ完了していない場合に、抵抗を表す情報と所定アルゴリズムとに基づいて１つ以上のプログラミング条件が決定される。所定アルゴリズムは、メモリセルの性質に基づいてもよい。様々な材料を有するメモリセルに対し、異なるアルゴリズムが使用される。例えば、金属酸化物スイッチング素子を有するメモリセルに対してあるアルゴリズムが使用され、炭素スイッチング素子を有するメモリセルに対して別のアルゴリズムが使用される。アルゴリズムは、メモリセルの抵抗（または、印加された電圧によって得られる電流など、抵抗を表す何らかの情報）の関数である。
【００６０】
プログラミング条件は、プログラミング電圧と電流制限とを含むが、これらに限定されない。例えば、プログラミング電圧の振幅は、抵抗と所定アルゴリズムとに基づいて決定されてもよい。別例として、プログラミング電圧パルスの幅が、抵抗と所定アルゴリズムとに基づいて決定されてもよい。一部の実施形態では、プログラミング時にメモリセルが利用できる電流が限られている。電流制限は、メモリセルの抵抗と所定アルゴリズムとに基づいて決定されてもよい。なお、上記プログラミング条件の全てがメモリセルの抵抗と所定アルゴリズムとに基づく必要はない。例えば、これらのプログラミング条件のうちの１つ、２つ（任意の組み合わせ）または全３つが、抵抗と所定アルゴリズムとに基づいてもよい。また、他のプログラミング条件も、メモリセルの抵抗と所定アルゴリズムとに基づいて決定されうる。例えば、遷移速度など、プログラミング信号の他のパラメータは、メモリセルの抵抗および所定アルゴリズムの関数である。遷移速度の一例は、電圧パルスの傾斜である。
【００６１】
ステップ５０８で、ステップ５０６で決定された１つ以上のプログラミング条件がメモリセルに適用される。そのため、この１つ以上のプログラミング条件は、メモリセルの抵抗の関数である。例えば、プログラミング電圧の振幅および／またはパルス幅は、メモリセルの抵抗の関数である。同じく上記したように、プログラミング中にメモリセルに提供される電流は、抵抗に基づいて決定される値に限定される。プロセス５００はその後ステップ５０２に戻り、メモリセルの抵抗を表す情報を改めて判断する。プロセス５００は、プログラミングが完了するまで継続する。そのため、次の繰り返しでは、異なる１組の１つ以上のプログラミング条件が適用される。一部の状況下では、プロセス５００の連続した繰り返しで同じプログラミング条件が適用される。例えば、メモリセルの抵抗が大きく変化しなかった場合には、同じプログラミング条件が再び適用される。なお、一部のメモリセルは、他のメモリセルより速くプログラムされる。そのため、一部のメモリセルは、他よりも速くプログラミングプロセスをたどる。換言すれば、一部のメモリセルでは、必要なプロセス５００の繰り返しが少ない場合がある。
【００６２】
図５Ａ、図５Ｂ、および図５Ｃは、金属酸化物スイッチング素子２３０を有するメモリセル２０２の実施形態を示す。これらの実施例は、ある特定順序のプログラミング条件が金属酸化物を有する装置に使用される理由の説明を支援する目的で使用される。換言すれば、ある特定の所定アルゴリズムが使用される理由である。プログラミングの進行に伴って様々なプログラミング条件を使用する（例えば異なる所定アルゴリズムを使用する）という一般原則は、金属酸化物以外の材料を有するメモリセルにも適用される。
【００６３】
図５Ａは、メモリセル２０２の一実施形態で使用される材料の一例を示す。最上位の電極２３２および最下位の電極２３４は、各々ＴｉＮである。可逆的抵抗性スイッチング材料２３０は、ＨｆＯ２である。そのため、本実施例では、スイッチング材料が金属酸化物である。ただし、異なる金属酸化物が使用されてもよい。
【００６４】
図５Ｂは、メモリセル２０２の一実施形態で使用される材料の一例を示す。一例として、ＨｆＯ２は厚さ約６〜８ｎｍ、シリコン酸化物（ＳｉＯ２）は厚さ１．５〜２ｎｍである。一部の実施形態では、ＳｉＯ２層２３７が、プログラミングステップのうちの１つ以上において破壊される。その後のプログラミングステップでＨｆＯ２層２３０が形成（またはセット）される。例えば、プログラミングステップによって、ＨｆＯ２層で酸素空孔が形成される。最終的に、一続きの酸素空孔が、ＨｆＯ２層２３０の最上部から最下部にかけて形成される。ただし、プログラミング電圧パルスの振幅が大きすぎると、ＨｆＯ２層２３０自体に負荷がかかりすぎる場合がある。ＨｆＯ２層２３０に対する過剰な負荷によって、メモリセル２０２が破損することがある。一部の実施形態では、セット（または形成）の進行に伴ってプログラミング電圧の振幅が低減され、金属酸化物層２３０に対する過剰な負荷を回避することができる。
【００６５】
なお、最上位および最下位の電極が同じ材料である必要はない。図５Ｃは、最下位の電極２３４が高濃度にドープしたシリコンであり、かつ最上位の電極がＴｉＮであるメモリセル２０２の一実施形態を示す。本実施形態では、ＨｆＯ２層２３０と最上位の電極２３２との間にチタン酸化物２３８の任意領域が存在する。
【００６６】
なお、本明細書に開示されたプログラミングのための技法は、金属酸化物スイッチング素子に制限されない。他の材料の場合、金属酸化物の場合よりも、様々なプログラミング条件が確立される。炭素ベースのスイッチング素子のプログラミング例については後述する。
【００６７】
図６Ａは、メモリセル例をセットする際の電流対電圧（Ｉ−Ｖ）の関係の例を表すグラフである。これらの曲線例は、スイッチング素子が金属酸化物である一実施形態の場合のものである。これらＩ−Ｖの曲線は、特定のプログラミング条件が使用される理由の説明を支援する目的で使用される。スイッチング素子が異なる種類の材料であれば、Ｉ−Ｖの曲線は異なる形状を有する。そのため、様々な材料に対して様々なプログラミング条件が使用される。
【００６８】
グラフは、Ｉ―Ｖの４本の曲線５５１〜５５４を表す。各曲線は、メモリセル例に対するセットプロセスの様々な段階を表す。これらの曲線の少なくともいくつかの部分について、Ｉ―Ｖの曲線の傾斜が、メモリセルのコンダクタンスを概算するために使用されてもよい。例えば、本明細書には、低電圧時の曲線について、「読み取り領域」と称されるものが存在する。ただし、高電圧時に発生するいくつかの破壊が生ずる。一部の実施形態では、プログラミング中に、スイッチング材料が破壊領域付近あるいは破壊領域内で動作する。なお、破壊時には、電流が大幅に増加する。一例として、曲線５５１における低い方の電圧では、メモリセルのコンダクタンスが、Ｉ−Ｖの曲線の傾斜に基づいて概算される。電圧の一部は、他の回路要素（例えば、ステアリング素子、ビットライン、ワードライン）にまたがって表れるため、それらを考慮する必要がある。高電圧で破壊が起こる潜在的理由は、メモリセルの金属酸化物が高電圧で破壊されるからである。破壊の理由は他にもある。一部のメモリセルについては、金属酸化物の破壊を回避するために、プログラミング中は読み取り領域におけるプログラミング電圧を保つのが望ましい場合がある。その潜在的理由は、金属酸化物の破壊時の電圧がメモリセルに悪影響を及ぼすからである。
【００６９】
Ｉ−Ｖの曲線のうちの１つである５５１は、メモリセルの抵抗が高い場合のセットプロセス開始時のＩ―Ｖの関係を表す。別の曲線５５２は、少なくとも１つのプログラミング信号が印加された後のＩ―Ｖの関係を表す。したがって、メモリセルの抵抗は低い。第３および第４の曲線（５５３、５５４）は、メモリセルの抵抗がさらに低い場合である、セットプロセスの後期段階を表す。曲線５５１〜５５４から分かるように、セット動作の進行に伴って、読み取り領域の傾斜が大きくなる。さらに、メモリセルの抵抗が減少するにつれて、破壊領域が低いプログラミング電圧で発生する。
【００７０】
一部の実施形態では、メモリセルの抵抗が減るにつれて、セット中に使用されるプログラミング電圧の振幅が小さくなる。４つの電圧例Ｖ１〜Ｖ４が示されている。前述の説明のとおり、これは、一部の装置のメモリセルの破壊領域に入るのを防ぐのに役立つ。
【００７１】
プログラミングの一部の実施形態では、プログラミング中にメモリセルに提供される電流が限られている。本明細書では、この電流制限が「Ｉｃｏｍｐ」と称される。これが一部の装置にとって有益である理由を説明するために、改めて図６Ａを参照する。電圧Ｖ１がメモリセルに印加されると、この電圧は、低い抵抗を有する曲線へとメモリセルの抵抗を変化させる傾向がある。例えば、メモリセルが、自らを曲線５５１の読み取り領域に置く抵抗を有すると仮定する。電圧Ｖ１が印加されると、この電圧は、メモリセルの抵抗を５５２または５５３などの曲線の方へと変化させる可能性がある。ただし、曲線５５２よりも曲線５５３の方が低い電圧で破壊電圧に達するという点に留意されたい。そのため、Ｖ１を印加した結果、メモリセルの抵抗が下がりすぎると、電圧破壊が発生する可能性がある。ただし、電流をＩｃｏｍｐ１に制限することが、メモリセルの金属酸化物が電圧破壊を起こすのを防ぐのに役立つ場合がある。換言すれば、メモリセルの抵抗は、曲線５５２へと変化するかもしれないが、曲線５５３へと変化するのは防げる可能性がある。４つの補償電流例Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４が示されている。一実施形態において、Ｉｃｏｍｐ１はＶ１が使用される場合に使用され、Ｉｃｏｍｐ２はＶ２の場合に使用されるという具合である。
【００７２】
一部の実施形態では、プログラミング信号が、大きさと幅とを有するパルスである。少なくともいくつかのメモリセル２００については、電圧の振幅とパルス幅との間に関係が存在する。例えば、狭いパルス幅が使用される場合には、メモリセルの抵抗の変化を同じにするために、振幅の大きな電圧が使用される。図１２Ａは、一実施形態における、パルス幅に対する電圧振幅の関係を示すグラフである。曲線１２０２は、ほぼ同じプログラミング効果（例えば、メモリセルの抵抗の変化）を達成する地点を表す。例えば、「ｔ」というパルス幅の場合には、電圧Ｖａが所与のプログラミング効果を達成する。１０ｔを有するパルスの場合には、電圧Ｖｂが使用される。１００ｔを有するパルスの場合には、電圧Ｖｃが使用される。したがって、長いパルス幅に対しては、低いプログラミング電圧が使用される。一部の実施形態については、その関係が、約０．２５Ｖ／ｄｅｃａｄｅである。ただし、様々な材料が様々な関係を呈す。
【００７３】
図１２Ｂは、プログラミング電圧とパルス幅との間の関係を別の方法で示している。図１２Ｂでは、各曲線が１つのプログラミング電圧振幅を表す。例えば、曲線１２３０は図１２ＡのＶｃに、曲線１２２０は図１２ＡのＶｂに、曲線１２１０は図１２ＡのＶａに対応する。明示のとおり、電圧振幅を適切に選択することにより、異なるパルス幅を使用して同じプログラミング効果が達成される。
【００７４】
メモリセルの抵抗とアルゴリズムとに基づいたプログラミングの利益を説明する一つの方法は、メモリセルに送られる電力レベルの一貫性が、他のプログラミングと比較して高いということである。例えば、電流レベルが増加するにつれて、低減された電圧レベル（および／または短いパルス幅）が、プログラミングパルス間でより一定の電力レベルを提供する。
【００７５】
前述の説明は、メモリセルの種々の性質が、プログラミング動作の進行に伴って用いられるべきプログラミング条件に影響することを指摘している。このように、メモリセルの性質は、プログラミング時に使用される所定アルゴリズムが有するべき特性に影響する。
【００７６】
図６Ｂは、メモリセルに対する１つ以上のプログラミング条件を、メモリセルの抵抗（および所定アルゴリズムと）に基づいて決定するプロセス６００の一実施形態のフローチャートである。プロセス６００では、プログラミング動作が完了したかどうかも判断される。したがって、プロセス６００は、図４のステップ５０４〜５０６の一実施形態である。一実施形態では、メモリセルを形成するときにプロセス６００が使用される。一実施形態では、メモリセルをセットするときにプロセス６００が使用される。プロセス６００は、金属酸化物スイッチング素子、炭素スイッチング素子、または別のタイプのスイッチング素子を対象に用いられてもよい。図６ＡのＩ―Ｖの曲線例が、プロセス６００の説明を支援する目的で使用される。ただし、プロセス６００は、様々なタイプのＩ―Ｖの曲線を有する装置に適用可能であることに留意されたい。
【００７７】
プロセス６００で、抵抗を判断するために、メモリセルの伝導電流が使用される。上記したように、伝導電流は、メモリセルの抵抗の関数である。例えば、図３を参照すると、電圧Ｖｒｅａｄを、読み取り動作時にメモリセル全体に印加することができる。この電圧の一部を、ステアリング素子と、選択したワードラインおよびビットラインとにわたって加えることができる。
【００７８】
プロセス６００で、メモリセルの伝導電流（Ｉｒｅａｄ）が、４つの異なる基準電流と比較される。一実施形態では、４つの異なる読み取り動作が実行され、その度に、メモリセル伝導電流が異なる基準電流（Ｉ１〜Ｉ４）と比較される。図３の回路は、読み取り動作ごとに異なる基準電流でテストする目的で使用される。一実施形態では、１回の読み取り動作が実行され、伝導電流が４つの異なる基準電流と比較される。図３の回路は、同じ読み取り動作時に４つの異なる基準電流でテストするように改変されてもよい。
【００７９】
一般に、プロセス６００には、プログラミングパルスを印加した後（場合によってはプログラミングが始まる前）のメモリセル伝導電流が基準電流と比較される流れが記載されている。プロセス６００における第１のテストは、メモリセルの伝導電流が非常に低いかどうか、すなわち高抵抗であるかどうかを判断するためのテストに相当する。
【００８０】
一般に、プロセス６００は、メモリセルの伝導電流（Ｉｒｅａｄ）を最高４つの異なる基準レベルと比較する（ステップ６０２、６０６、６１０、６１４を参照）。様々な数の基準電流レベルが使用できる。プロセス６００は、メモリセルがプログラミングされうる順序で記載されている。プロセス６００は、プログラミング動作がメモリセルの抵抗を下げる目的で使用される場合に実施される。したがって、第１のテスト（ステップ６０２）は、電流が比較的低い場合、すなわち抵抗が比較的高い場合のステップである。以降のステップへと進むにつれて、電流が高くなる（抵抗が低くなる）。なお、テスト（ステップ６０２、６０６、６１０、および６１４）が実行される順序は、任意であってよい。
【００８１】
プロセス６００は、４つの異なるプログラミング電圧振幅Ｖ１〜Ｖ４を対象としている。各プログラミング電圧は、伝導基準電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が次のレベルに下げられると、プログラミング電圧の振幅が小さくなる。ただし、プログラミング電圧Ｖ１〜Ｖ４は、互いにどのような関係も有すことができる。
【００８２】
プロセス６００は、４つの異なるプログラミング電圧パルス幅である幅１〜幅４を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が下げられるにつれて、プログラミング電圧のパルス幅が広くなる。ただし、それぞれの連続パルス幅が逆に狭くなることもある。一実施形態では、各パルスが同じ幅を有する。パルス幅は、互いにどのような関係も有する。
【００８３】
プロセス６００は、４つの異なるプログラミング電流制限（Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４）を対象としている。これらも、伝導基準電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、メモリセルの抵抗が下げられるにつれて、プログラミング電流制限が大きくなる。ただし、それぞれの連続電流制限は逆に小さくもなる。一実施形態では、各電流制限が同じである。プログラミング電流制限は、メモリセルの抵抗とどのような関係も有する。
【００８４】
電圧振幅、パルス幅、およびプログラミング電流制限の順序は、所定アルゴリズムであるとみなされうる。プログラミング条件を表す種々の値は、制御ロジック内のテーブルまたはメモリ装置上の不揮発性記憶装置素子に記憶されうる。アルゴリズムは、メモリ装置上にある１組のセルのグループに作用することによって選択される。その組内の各グループに、テスト制御ハードウェアによって異なるアルゴリズムが与えられ、テスト制御ハードウェアによってアルゴリズムが選択され、チップ上の不揮発性メモリビットに符号化される。
【００８５】
ステップ６０２で、伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きいかどうかが判断される。上記したように、Ｉ１は、比較的高い抵抗を基準としてテストするために設計されているかなり低い基準電流である。ＩｒｅａｄがＩ１より小さい場合には、１つ以上のプログラミング条件を確立するためにステップ６０４が実行される。換言すれば、メモリセルの抵抗がテストの基準となっている比較的高い抵抗よりも高い場合には、ステップ６０４が実行される。
【００８６】
ステップ６０４で、プログラム信号が電圧振幅Ｖ１に設定されてもよい。一実施形態では、Ｖ１が、プロセス６００で使用される最も高い振幅のプログラム電圧であろう。パルス幅はＷ１に設定される。一実施形態では、Ｗ１が、プロセス６００で使用される最も狭い幅であろう。電流制限は、Ｉｃｏｍｐ１に設定される。一実施形態では、電流制限が、プロセス６００で使用される最小の電流制限であろう。ステップ６０４が実行されると、プロセス６００が完了する。その後、１つ以上のプログラミング条件を適用するために、図４のステップ５０８が実行される。
【００８７】
伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）と比較される。第２の基準電流（Ｉ２）は、低い抵抗がテストされるように、第１の（Ｉ１）より大きくてもよい。伝導電流（Ｉｒｅａｄ）がＩ２未満である場合には、ステップ６０８で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ２に設定される。一実施形態では、Ｖ２がＶ１未満である。パルス幅はＷ２に設定される。一実施形態では、Ｗ２がＷ１よりも狭い。なお、プロセス実行中は、電圧の振幅と幅との両方が変化する。あるいは、（少なくともいくつかのステップにわたって）一方が変化し、他方が一定ということもある。例えば、抵抗が下がるにつれて、メモリセルが必要とする電圧が小さくなり、抵抗をさらに低減する。抵抗が下がっても動作電圧が一定に保たれる場合には、低い実効電圧を提供するために、狭いパルス幅が使用されることがあり、この様子が図１２Ａに示されている。電流制限はＩｃｏｍｐ２に設定される。Ｉｃｏｍｐ２は、Ｉｃｏｍｐ１より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００８８】
伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）と比較される。伝導電流（Ｉｒｅａｄ）がＩ３未満である場合には、ステップ６１２で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ３に設定される。一実施形態では、Ｖ３がＶ２未満である。パルス幅はＷ３に設定される。一実施形態では、Ｗ３がＷ２よりも狭い。電流制限は、Ｉｃｏｍｐ３に設定される。Ｉｃｏｍｐ３は、Ｉｃｏｍｐ２より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００８９】
伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）未満でない場合には、伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）と比較される。伝導電流（Ｉｒｅａｄ）がＩ４未満である場合には、ステップ６１６で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ４に設定される。一実施形態では、Ｖ４がＶ３未満である。パルス幅はＷ４に設定される。一実施形態では、Ｗ４がＷ３よりも狭い。電流制限は、Ｉｃｏｍｐ４に設定される。Ｉｃｏｍｐ４は、Ｉｃｏｍｐ３より大きくてもよい。その後プロセス６００が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【００９０】
伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）未満でない場合には、これ以上のプログラミングが不要であることを示す。換言すれば、メモリセルの抵抗が目標レベルに低減されたということである。したがって、この状態は、図４のステップ５０４の一実施形態である。
【００９１】
図７Ａは、メモリセル例をリセットする際の電流対電圧（Ｉ―Ｖ）の関係の例を表すグラフである。この例は、スイッチング素子が金属酸化物である一実施形態に相当する。なお、様々なタイプのメモリセルが異なるＩ―Ｖの関係を有する。例えば、スイッチング素子が炭素であれば、Ｉ―Ｖの曲線は図７Ａの例とは異なる可能性がある。また、様々なタイプの金属酸化物が異なる特徴を呈するという点にも留意されたい。また、ステアリング素子など、メモリセルの他の素子も、曲線の形状に影響する。また、いくつかのメモリセルが、Ｉ―Ｖの曲線の形状に影響するシリコン酸化物の領域を有するという点にも留意されたい。
【００９２】
グラフは、Ｉ―Ｖの４本の曲線７５１〜７５４を示す。各曲線は、メモリセル例のリセットプロセスの様々な段階を表す。これらの曲線の少なくともいくつかの部分について、Ｉ―Ｖの曲線の傾斜が、メモリセルのコンダクタンスを概算するために使用されてもよい。ただし、高電圧時では、いくつかの破壊（を示す部分）が存在する。例えば、曲線７５１の低い方の電圧では、メモリセルのコンダクタンスが、Ｉ―Ｖの曲線の傾斜に基づいて概算される。電圧の一部は、他の回路要素（例えば、ステアリング素子、ビットライン、ワードライン）にまたがって表れるため、この点を考慮する必要がある。高電圧で破壊が起こる潜在的理由は、メモリセルの金属酸化物が高電圧で破壊されるからである。一部のメモリセルについては、金属酸化物の完全な破壊を回避するために、プログラミング中は完全（ｈａｒｄ）破壊領域未満のプログラミング電圧を保つのが望ましい場合がある。その理由は、金属酸化物の破壊時の電圧が悪影響を及ぼすからである。
【００９３】
曲線７５１は、リセットプロセス開始時のＩ―Ｖの関係を表す。このとき、メモリセルの抵抗は、（読み取り領域における比較的険しい傾斜が示すように）低い。別の曲線７５２は、少なくとも１つのプログラミング信号が印加された後のＩ―Ｖの関係を表しており、メモリセルの抵抗は、（読み取り領域におけるわずかに緩やかな傾斜が示すように）曲線７５１よりも高い。第３および第４の曲線（７５３、７５４）は、メモリセルの抵抗がさらに高い場合のリセットプロセスの後期段階を表す。曲線７５１〜７５４から分かるように、リセット動作の進行に伴って、読み取り領域の傾斜が小さくなる。さらに、メモリセルの抵抗が増えるにつれて、高いプログラミング電圧で破壊領域が発生する。
【００９４】
一部の実施形態では、メモリセルの抵抗が増えるにつれて、リセット中に使用されるプログラミング電圧の振幅が増す。これが、破壊領域への侵入防止に役立つ。
【００９５】
また、Ｉｃｏｍｐは、メモリセルが抵抗を急激に低減しすぎるのを防ぐために調整されるという点にも留意されたい。これも、破壊領域への侵入防止に役立つ。例えば、Ｉｃｏｍｐは、リセットプロセス実行中に低減されてもよい。
【００９６】
図７Ｂは、メモリセルの抵抗に基づいてメモリセルのプログラミング信号を決定するプロセス６４０の一実施形態のフローチャートである。プロセス６４０は、メモリセルの抵抗を増やすプログラミング動作の際に実施される。一実施形態では、メモリセルをリセットするときにプロセス６４０が実施される。ただし、プロセス６４０はリセットに限定されない。プロセス６４０では、プログラミング動作が完了したかどうかも判断される。したがって、プロセス６４０は、図４のステップ５０４〜５０６の一実施形態である。
【００９７】
一般に、プロセス６４０には、プログラミングパルスを印加した後（場合によっては、プログラミングが始まる前）のメモリセル伝導電流が基準電流と比較される流れが記載されている。第１のテストは、メモリセルの伝導電流が非常に高いかどうか、すなわち低抵抗であるかどうかを判断するためのテストに相当する。
【００９８】
一般に、プロセス６４０は、メモリセルの伝導電流（Ｉｒｅａｄ）を最高４つの異なる基準レベル（Ｉ１〜Ｉ４）と比較する。なお、これらはプロセス６００と同じ基準電流ではない。プロセス６４０は、メモリセルが典型的にプログラミングされる順序で記載されている。プロセス６４０は、プログラミング動作がメモリセルの抵抗を増やす目的で使用される場合に実施される。したがって、第１のテスト（ステップ６４２）は、電流が比較的高い、すなわち抵抗が比較的低い場合のステップである。以降のステップへと進むにつれて、電流が低くなる（抵抗が高くなる）。なお、テスト（ステップ６４２、６４６、６５０、および６５４）が実行される順序は、任意であってよい。なお、プロセス６４０における基準電流は、プロセス６００と同じ基準電流ではない。
【００９９】
プロセス６４０は、４つの異なるプログラミング電圧振幅Ｖ１〜Ｖ４を対象としている。なお、これらはプロセス６００と同じ電圧ではない。各プログラミング電圧は、プロセス６４０で使用される伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。一実施形態では、リセット動作時にメモリセルの抵抗が次のレベルに増やされると、プログラミング電圧の振幅が大きくなる。ただし、プログラミング電圧Ｖ１〜Ｖ４は、互いにどのような関係も有する。
【０１００】
プロセス６４０は、４つの異なるプログラミング電圧パルス幅Ｗ１〜Ｗ４を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。なお、Ｗ１〜Ｗ４は、プロセス６００で使用される幅と同じでない。一実施形態では、メモリセルの抵抗が増やされるにつれて、プログラミング電圧のパルス幅が広くなる。ただし、それぞれの連続パルス幅が逆に狭くもなることができる。一実施形態では、各パルスが同じ幅を有する。パルス幅は、互いにどのような関係も有すことができる。
【０１０１】
プロセス６４０は、４つの異なる電流制限（Ｉｃｏｍｐ１〜Ｉｃｏｍｐ４）を対象としている。これらも、伝導電流（Ｉ１〜Ｉ４）のうちの１つに相当する。なお、これらはプロセス６００で使用されるものと同じ電流制限でない。一実施形態では、メモリセルの抵抗が増やされるにつれて、電流制限が低くなる。ただし、それぞれの連続電流制限が逆に大きくもなりうる。一実施形態では、各電流制限が同じである。電流制限は、メモリセルの抵抗とどのような関係も有しうる。
【０１０２】
ステップ６４２で、伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きいかどうかが判断される。この第１の基準電流は、比較的低い抵抗を基準としてテストするために、比較的高い電流でありうる。ＩｒｅａｄがＩ１より大きい場合には、１つ以上のプログラミング条件を確立するためにステップ６４４が実行される。換言すれば、メモリセルの抵抗がテストの基準となっている比較的低い抵抗よりも低い場合には、ステップ６４４が実行される。
【０１０３】
ステップ６４４で、プログラム信号が電圧振幅Ｖ１に設定されうる。一実施形態では、Ｖ１が、プロセス６００で使用される最低の振幅のプログラム電圧であろう。パルス幅はＷ１に設定されうる。一実施形態では、Ｗ１が、プロセス６４０で使用される最短の幅であろう。電流制限は、Ｉｃｏｍｐ１に設定されうる。一実施形態では、電流制限が、プロセス６４０で使用される最大の電流制限であろう。ステップ６４４が実行されると、プロセス６４０が完了する。その後、１つ以上のプログラミング条件を適用するために、図４のステップ５０８が実行されうる。
【０１０４】
伝導電流（Ｉｒｅａｄ）が第１の基準電流（Ｉ１）よりも大きくない場合には、伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）と比較される。第２の基準電流（Ｉ２）は、高い抵抗がテストされるように、第１の（Ｉ１）未満である。伝導電流（Ｉｒｅａｄ）がＩ２よりも大きい場合には、ステップ６４８で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ２に設定されうる。一実施形態では、Ｖ２がＶ１よりも大きい。パルス幅はＷ２に設定される。一実施形態では、Ｗ２がＷ１よりも広い。電流制限は、Ｉｃｏｍｐ２に設定される。Ｉｃｏｍｐ２は、Ｉｃｏｍｐ１未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０５】
伝導電流（Ｉｒｅａｄ）が第２の基準電流（Ｉ２）よりも大きくない場合には、伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）と比較される。伝導電流（Ｉｒｅａｄ）がＩ３未満である場合には、ステップ６５２で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ３に設定される。一実施形態では、Ｖ３がＶ２よりも大きい。パルス幅はＷ３に設定される。一実施形態では、Ｗ３がＷ２よりも広い。電流制限は、Ｉｃｏｍｐ３に設定される。Ｉｃｏｍｐ３は、Ｉｃｏｍｐ２未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０６】
伝導電流（Ｉｒｅａｄ）が第３の基準電流（Ｉ３）より大きくない場合には、伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）と比較される。伝導電流（Ｉｒｅａｄ）がＩ４よりも大きい場合には、ステップ６５６で１つ以上のプログラミング条件が確立される。プログラム信号は、電圧振幅Ｖ４に設定される。一実施形態では、Ｖ４がＶ３よりも大きい。パルス幅はＷ４に設定される。一実施形態では、Ｗ４がＷ３よりも広い。電流制限は、Ｉｃｏｍｐ４に設定される。Ｉｃｏｍｐ４は、Ｉｃｏｍｐ３未満である。その後プロセス６４０が完了する。次に、プログラミング信号を印加するために、図４のステップ５０８が実行される。
【０１０７】
伝導電流（Ｉｒｅａｄ）が第４の基準電流（Ｉ４）より大きくない場合には、これ以上のプログラミングが不要であることを示す。上記したように、Ｉ４は、比較的高い抵抗を基準としてテストするために、比較的低い電流である。そのため、ＩｒｅａｄがＩ４より大きくない場合には、メモリセルの抵抗が目標レベルに増やされたということである。したがって、この状態は、図４のステップ５０４の一実施形態である。
【０１０８】
なお、メモリセル材料が異なれば、これら１つ以上のプログラミング条件が異なる。換言すれば、様々な材料に対して異なる所定アルゴリズムが使用できる可能性がある。例えば、炭素以外の金属酸化物に対して、様々なプログラミング条件が使用される。表１には、金属酸化物スイッチング素子を有するメモリセルに対して使用されるプログラミング条件が記載されている。一実施形態では、表１がリセットに該当する。抵抗が増加する順序は、所定アルゴリズムとみなされる。
【表１】
【０１０９】
【０１１０】
【０１１１】
【０１１２】
【０１１３】
【０１１４】
【０１１５】
表２には、炭素スイッチング素子を有するメモリセルに対して使用されるプログラミング条件が記載されている。一実施形態では、表２がリセットに該当する。抵抗が増加する順序は、所定アルゴリズムとみなされる。
【表２】
【０１１６】
【０１１７】
【０１１８】
【０１１９】
【０１２０】
【０１２１】
【０１２２】
図８は、可逆的抵抗性スイッチング素子２０２を有するメモリセル２００のメモリアレイの動作のプロセス８００の一実施形態を表す。プロセス８００では、双極スイッチングが使用される。これは、セットのプログラミング電圧の極性がリセットの逆であることを意味する。なお、本明細書に記載されているプログラミング技法は、双極スイッチングに限定されない。一般に、プロセス８００はメモリセルの初回形成について記載しており、その後リセットおよびセットのサイクルが続く。プロセス８００では、形成は、２段階のプロセスである。２段階のプロセスでは、メモリセルの抵抗を部分的に減らすために第１の極性の１つ以上のプログラミング電圧が使用される。その後、メモリセルの抵抗をさらに低減するために反対の極性の１つ以上のプログラミング電圧が使用され、形成プロセスを完了する。なお、他の形成プロセスが使用できる可能性がある。例えば、単極の１つ以上のプログラミング電圧が、形成プロセス全体を完了する目的で使用できる可能性がある。
【０１２３】
プログラミング中のメモリセル２００は、ステアリング素子２０４を有してもよい。ステアリング素子２０４は、ダイオード、ｐ−ｉ−ｎダイオード、パンチスルーダイオード、ショットキーダイオード、バックトゥバック・ショットキー・ダイオード、あるいはＦＥＴでありうるが、それらに限定されない。プロセス８００は、メモリチップ内の組み込み回路によって実行されてよく、外部コントローラすなわち製造テストハードウェアによって制御されても、あるいは組み込み回路と外部コントローラとによって共同で制御されてもよい。
【０１２４】
プロセス８００は、メモリセル２００が高抵抗状態から低抵抗状態へと最初に変更されるときに開始される。例えば、ホスト装置がメモリ装置内の制御ロジックにメモリアドレスと形成動作命令とを提供し、それにより、選択したセルのグループに対するプログラミング動作を開始する。ステップ８０２で、メモリ素子２０２を部分形成するために、１つ以上のプログラム電圧がメモリ素子２０２に印加される。メモリ素子２０２の抵抗を目標抵抗までさらに下げることによって形成を完了するために、反対の極性を有する１つ以上の電圧が印加されることから、「部分形成する」という用語が使用される。１つ以上の電圧の第１の組を印加することは、「ソフト形成」と称されることもある。いくつかの実施例に示すように、メモリ素子２０２は、ステアリング素子として使用されるダイオード２０４と直列である。一部の実施形態では、１つ以上の電圧の第１の組は、ダイオード２０４を順バイアスする。一部の実施形態では、第１の電圧を印加するときに、メモリ素子２０２を流れる電流が制限される。
【０１２５】
ステップ８０４で、メモリセルの抵抗を目標抵抗へとさらに下げるために、１つ以上の電圧の第２の組がメモリ素子２０２に印加される。ステップ８０４により、メモリセルの形成が完了する。１つ以上の電圧の第２の組は、１つ以上の電圧の第１の組とは反対の極性を有する。例えば、１つ以上の電圧の第１の組がダイオード２０４を順バイアスする場合、１つ以上の電圧の第２の組は、ダイオード２０４を逆バイアスする。なお、１つ以上の電圧の第１の組がダイオード２０４を順バイアスし、１つ以上の電圧の第２の組がダイオード２０４を逆バイアスすることは、絶対的な要件でない。一部の実施形態では、１つ以上の電圧の第２の組を印加するときに、メモリ素子２０２を流れる電流が制限される。
【０１２６】
ステップ８０４の後、メモリセル２００の初回形成が完了する。なお、この時点ではメモリセルの抵抗が低いので、この時点でメモリセルがセットされているとみなされてもよい。破線の矢印が示すように、ステップ８０６が実行される前に相当の時間が経過することがある。ステップ８０６で、メモリセルがリセットされるべきであると判断される。この判断は、新しいデータをメモリセル２００に記憶するためのリクエストに対して行われる。
【０１２７】
ステップ８０８で、メモリ素子２０２をリセットするために、１組の１つ以上の電圧がメモリ素子２０２に印加される。この組は、ステップ８０２でメモリ素子２０２を部分形成する目的で使用される第１の組の１つ以上の電圧と同じ極性を有してもよい。一部の実施形態では、この組の１つ以上の電圧が、ダイオード２０４を順バイアスする。一部の実施形態では、この組の１つ以上の電圧を印加するときに、メモリ素子２０２を流れる電流が制限される。なお、メモリ素子２０２をリセットすると、メモリ素子２０２を形成した後の抵抗と比較してメモリ素子２０２の抵抗が増えることがある。
【０１２８】
ステップ８０８の後、破線の矢印が示すように、ステップ８１０が実行される前に相当の時間が経過することがある。ステップ８１０で、メモリセルがセットされるべきであると判断される。この判断は、新しいデータをメモリセル２００に記憶するためのリクエストに対して行われる。ステップ８１２で、メモリセルは、１組の１つ以上の電圧をメモリ素子２０２に印加することによってセットされる。この組の電圧は、リセットで使用される電圧とは反対の極性を有する。一部の実施形態では、この組の１つ以上の電圧が、ダイオード２０４を逆バイアスする。なお、メモリ素子２０２をセットすると、メモリ素子２０２をリセットした後の抵抗と比較してメモリ素子２０２の抵抗が減ることがある。その後プロセス８００は、メモリセル２００の状態が変更されるべきであるという判断に基づいてメモリセル２００を引き続きリセットおよびセットする。なお、リセットおよびセットは、プロセス８００で、各々とは反対の極性を有する電圧によって達成される。したがって、プロセス５００では、メモリセル２００の双極スイッチングが使用される。
【０１２９】
図９Ａは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００を部分形成するためのアレイバイアス装置の一実施形態を示す。図８のプロセス８００からステップ８０２を実施する際に、このアレイバイアス装置例が使用される。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が順バイアスされる。このバイアス装置では、選択したビットライン（ＢＬ）にＶｓｏｆｔ＿ｆｏｒｍが印加され、選択したワードライン（ＷＬ）が接地される。電圧Ｖｓｏｆｔ＿ｆｏｒｍは、メモリセルの抵抗（または読み取り電流）に基づいて決定されてよく、場合によっては所定アルゴリズムに基づいてもよい。例えば、図４のプロセス５００が使用されてもよい。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが概ねＶｓｏｆｔ＿ｆｏｒｍ−０．７Ｖである。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約０．７Ｖである。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で概ね−（Ｖｓｏｆｔ＿ｆｏｒｍ−１．４Ｖ）を有する。なお、電圧は例として提示したものであり、他の電圧が使用できる可能性がある。
【０１３０】
図９Ｂは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００の形成プロセスを完了するため、あるいはセットするためのアレイバイアス装置の一実施形態を表す。このアレイバイアス装置例は、図８のプロセス８００からステップ８０４を実装する目的で使用される。このアレイバイアス装置例は、図８のプロセス８００からステップ８１２を実施する目的でも使用される。本実施例では、選択したメモリセル２００のダイオード２０４が逆バイアスされる。このバイアス装置では、Ｖｓｅｔが選択したワードライン（ＷＬ）に印加され、選択したビットライン（ＢＬ）が接地される。振幅およびパルス幅など、Ｖｓｅｔの特性は、メモリセルの抵抗（または読み取り電流）に基づいて決定される。例えば、図４のプロセス５００が使用される。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが約Ｖｓｅｔ／２である。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約Ｖｓｅｔ／２である。
【０１３１】
図９Ｃは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００をリセットするためのアレイバイアス装置の一実施形態を表す。このアレイバイアス装置例は、図８のプロセス８００からステップ８０６を実施する目的で使用される。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が順バイアスされる。このバイアス装置では、選択したビットライン（ＢＬ）にＶｒｅｓｅｔが印加され、選択したワードライン（ＷＬ）が接地される。振幅およびパルス幅などのＶｒｅｓｅｔの特性は、メモリセルの抵抗（または読み取り電流）に基づいて決定されてもよい。例えば、図４のプロセス５００が使用される。選択していないワードラインは、それらに印加されるＶｕｘを各々有する。一実施形態では、Ｖｕｘが概ねＶｒｅｓｅｔ−０．７Ｖである。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないビットラインは、それらに印加されるＶｕｂを各々有する。一実施形態では、Ｖｕｂが約０．７Ｖである。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０．７Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で概ね−（Ｖｒｅｓｅｔ−１．４Ｖ）を有する。
【０１３２】
図９Ｄは、可逆的抵抗性スイッチング素子２０２と、ステアリング素子としてのダイオード２０４とを有するメモリセル２００を読み取るためのアレイバイアス装置の一実施形態を表す。本実施例では、選択したメモリセル２００（「Ｓ」）のダイオード２０４が、読み取り時に順バイアスされる。ただし、順バイアスは絶対的な要件ではない。このバイアス装置では、Ｖｒｅａｄが選択したビットライン（ＢＬ）に印加され、選択したワードライン（ＷＬ）が接地される。一例として、Ｖｒｅａｄは約２．０Ｖであってよい。ただし、Ｖｒｅａｄはそれより高くても低くてもよい可能性がある。一部の実施形態では、プログラミングプロセスの様々な部分で異なるＶｒｅａｄが使用される。例えば、振幅とパルス幅などＶｒｅａｄの特性は、メモリセルの抵抗（または以前の読み取り電流）に基づいて決定されてもよい。選択していないワードラインは、本実施例でそれらに印加されるＶｒｅａｄを各々有する。その結果、選択したビットライン沿いにある選択していないメモリセル２００全体が約０Ｖとなる。本実施例において、選択していないビットラインは接地される。その結果、選択したワードライン沿いにある選択していないメモリセル２００全体が約０Ｖとなる。選択していないワードラインと選択していないビットラインとの両方沿いにあるメモリセル２００のダイオード２０２は、逆バイアスされる。一実施形態では、かかるメモリセル２００が、全体（ビットラインからワードラインまで）で約−（Ｖｒｅａｄ）を有する。
【０１３３】
次に、プロセス８００のプログラミング動作を実行することについてさらに詳しく説明する。図１０Ａは、部分形成（ステップ８０２）目的で使用されるプロセスの一実施形態を示す。図１０Ｂは、形成またはセット（ステップ８０２、８１２）を完了する目的で使用されるプロセスの一実施形態を示す。図１０Ｃは、リセット（ステップ８０８）目的で使用されるプロセスの一実施形態を示す。図１０Ａ〜図１０Ｃでは、１つ以上のプログラミング条件がメモリセルの抵抗に基づいている。１つ以上のプログラミング条件は、メモリセルの抵抗の関数でありうる所定アルゴリズムを適用することによって決定される。所定アルゴリズムは、メモリセルの性質の関数である。
【０１３４】
図１０Ａは、メモリ素子２０２の形成の第１の部分のプロセス９００の一実施形態を示すフローチャートである。プロセス９００は、図８のプロセス８００のステップ８０２の一つの実施態様である。ステップ９０１で、ループカウントがゼロに初期化される。ループカウントは、部分形成が試行される回数を制限する目的で使用される。最大試行回数は、１回の試行を含む任意の値で確立される。
【０１３５】
ステップ９０２で、メモリセル２００は、メモリ素子２００の順電圧電流（Ｉｒｅａｄ）を判断するために、順電圧で読み込まれる。ステアリング素子がダイオードである実施形態では、ダイオード２０４が順バイアスされる。図９Ｄのメモリセルを読み取るためのバイアス装置例が使用される。例えば、Ｖｒｅａｄが選択したビットラインに印加され、選択したワードラインが接地される。Ｖｒｅａｄは、選択していないワードラインにも印加されてもよく、選択していないビットラインが接地される。Ｖｒｅａｄの例は、２．０Ｖである。図３の回路は、順方向バイアス電流（Ｉｒｅａｄ）を検出する目的で使用されてもよい。
【０１３６】
ステップ９０４で、順電圧電流（Ｉｒｅａｄ）が「ソフト形成電流」と比較される。ソフト形成電流とは、メモリセル２００の抵抗が、部分形成されたメモリセル２００の目標抵抗であるかどうかを示す値のことである。ソフト形成電流は、「Ｉｏｎ」と称されることのある「オン電流」未満の値であるのが典型的である。先に述べたように、メモリ素子２０２をセットすると、自身の抵抗が下がり、それ故に、所与の読み取り電圧に対する電流が増す。電流Ｉｏｎは、メモリセル２００の抵抗がセットされる目標値にあることを示す電流と定義されうる。なお、一部の実施形態では、セットのための目標抵抗が、完全形成されているメモリセル２００の目標抵抗と同じだが、これは必須ではない。メモリセルを部分形成した後の目標抵抗がセットのための目標抵抗よりも高いので、ＩｆｏｒｍはＩｏｎよりも低いのが典型的である。
【０１３７】
順電流（Ｉｒｅａｄ）がすでにＩｆｏｒｍよりも大きい場合には、部分形成を実行する必要はなく、プロセスは図８のステップ８０４へと進む。換言すれば、メモリセル２００の抵抗は、すでに部分形成のための目標抵抗であり、したがって、メモリセルを部分形成するために電圧を印加する必要はない。ただし、順電流（Ｉｒｅａｄ）がＩｆｏｒｍ未満である場合には、プロセスがステップ９０６に進み続行する。
【０１３８】
ステップ９０６で、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。１つ以上のプログラミング条件の決定は、メモリセル抵抗の関数である所定アルゴリズムに基づいてもよい。例えば、プログラム電圧振幅、プログラム電圧パルス幅、および／または電流制限のうちの１つ以上が、メモリセルの抵抗に基づいて決定される。図６Ｂに記載されているようなプロセスは、例えば、１つ以上のプログラミング条件を決定する目的で実施される。説明のために、ソフト形成電圧「Ｖｆｏｒｍ」および電流制限「Ｉｃｏｍｐ＿ｆｏｒｍ」がステップ９０６で決定される。Ｖｆｏｒｍを決定することは、電圧振幅、パルス幅、および遷移速度を含むがこれらに限定されないいかなる特性をも決定することを含むことがある。
【０１３９】
ステップ９０７で、バイアス電圧がビットラインとワードラインとに印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。
【０１４０】
ステップ９０８で、「ソフト形成電圧」がメモリ素子２０２に印加される。例えば、選択したビットラインにＶｓｏｆｔ＿ｆｏｒｍが印加される一方で、選択したワードラインが接地される。ソフト形成電圧の範囲例は、約４．５Ｖ〜７Ｖの間である。ただし、ソフト形成電圧は、それより高いこともあり、低いこともある。ソフト形成中は、メモリ素子２０２に供給される電流が、電流Ｉｃｏｍｐ＿ｆｏｒｍに限定される。一実施形態では、図８Ａに示されたバイアス装置がステップ９０７〜９０８で使用される。
【０１４１】
ステップ９１０で、順電流（Ｉｒｅａｄ）が再び検知される。ステップ９１２で、順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）と比較される。順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）よりも大きければ、ソフト形成が正常に行われたということであり、プロセスはステップ９２２に進み続行する。換言すれば、メモリセル２００の抵抗は、部分形成のための目標抵抗以下に低減されたということである。
【０１４２】
順電流（Ｉｒｅａｄ）がソフト形成電流（Ｉｆｏｒｍ）よりも小さいことがステップ９１２で判断された場合には、もう一度ソフト形成が試行される。ステップ９１４で、ループカウントが増分される。ループカウントが最大値（ステップ９１８）に達していなければ、プロセスはステップ９０６に戻り、次の繰り返しのために１つ以上のプログラミング条件を決定する。
【０１４３】
ループカウントがステップ９１８で最大値に達した場合には、ステップ９３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ａに示した極性を使用する代わりに、図９Ｂと同様のバイアス装置が使用される。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ９３０の後、プロセスはステップ９０６に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ａのバイアス装置が再び使用されてもよい。
【０１４４】
ステップ９１２で順電流（Ｉｒｅａｄ）がＩｆｏｒｍよりも大きいと判断されると仮定すると、プロセスはステップ９２２に進み続行する。ステップ９２２で、逆電流（ＩＲＶ）が検知される。ステップ９２２で、メモリセル２００は、メモリ素子２００の逆電流（ＩＲＶ）を判断するために逆電圧で読み込まれる。ステアリング素子がダイオードである実施形態では、ダイオード２０４が逆バイアスされる。例えば、Ｖｒｅａｄが選択したワードラインに印加され、選択したビットラインが接地される。一実施形態では、Ｖｒｅａｄが選択していないワードラインに印加され、選択していないビットラインが接地される。図３の回路は、逆電流（ＩＲＶ）を検知する目的で使用されてもよい。
【０１４５】
ステップ９２４で、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘと比較される。逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ９２６において、部分形成の成功が記録される。その後プロセス９００が終了する。なお、ステップ９２２および９２４は任意である。一部の実施形態では、ダイオードの損傷が限られているか損傷がなく、他のテストステップによって検出されるか、あるいはまったく検出されない。
【０１４６】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ９２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセス９００が終了する。
【０１４７】
図１０Ｂは、メモリ素子２０２の抵抗を減らすプログラム動作のプロセス１０００の一実施形態を示すフローチャートである。プロセス１０００は、例えば、メモリセルをセットする目的で使用される。また、形成プロセスで使用されてもよい。プロセス１０００は、図８のプロセス８００のステップ８０４の一つの実施態様である。そのため、プロセス１０００は、図８に示すように、ソフト形成または部分形成が正常に完了した後に実行されてもよい。なお、プロセス１０００は、メモリセル２００をセットする目的で使用されてもよい。そのため、プロセス１０００は、プロセス８００のステップ８１２を実装する目的で使用されてもよい。なお、メモリセルの形成を完了することは、メモリセルをセットすることとみなすことができる。そのため、プロセス１０００は、メモリセルをセットすることであると言及することによって説明することができる。これは、プロセス５００のステップ８０４または８１２のどちらにも言及することができるということが理解されよう。
【０１４８】
ステップ１００１で、ループカウントがゼロに初期化される。ループカウントは、セットが試行される回数を制限する目的で使用される。最大セット試行回数は、１回の試行を含む任意の値で確立される。
【０１４９】
ステップ１００２で、メモリセルの電流が検知される。図９Ｄのバイアス例が使用されてもよい。本明細書に記載されているように、電流はメモリセルの抵抗を表す。
【０１５０】
ステップ１００４で、１つ以上のプログラミング条件が、メモリセル電流に基づいて決定される。この決定は、メモリセル抵抗の関数でありうる所定アルゴリズムに基づいてもよい。図６Ｂのプロセスは、ステップ１００２で検出された電流に基づいて１つ以上のプログラミング条件を決定する目的で使用されうる。なお、異なるアルゴリズム（および様々な電流基準）が、メモリセルの初回部分形成について記載した図１０Ａのプロセスと比較して使用される。ステップ１１０４で、セット電圧「Ｖｓｅｔ」および電流制限「Ｉｃｏｍｐ＿ｓｅｔ」が決定される。
【０１５１】
ステップ１００６で、バイアス電圧がビットラインとワードラインとに印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。一実施形態において、ステップ１００６は、ワードラインに印加する電圧を接地からＶｕｘまで引き上げることと、ビットラインに印加する電圧を接地からＶｕｂまで引き上げることとを含む。なお、選択したワードラインおよび選択したビットラインは、ステップ１００６で、選択していないワードラインおよびビットラインと同様に処理されてよい。ステアリング素子がｐ−ｉ−ｎダイオードである実施形態では、Ｖｕｘが約５Ｖであってよく、Ｖｕｂは約５Ｖであってよい。ステアリング素子がパンチスルーダイオードである実施形態では、Ｖｕｘが約３Ｖであってよく、Ｖｕｂは約５Ｖであってよい。他の電圧も使用される。
【０１５２】
ステップ１００８で、メモリ素子２０２の「セット」が試行される。メモリ素子２０２に印加されるセット電圧は、ステップ１００４で決定されたセット電圧であってもよい。一実施形態では、図９Ｂに示されたバイアス装置がステップ１００８で使用される。例えば、選択したワードラインにＶｓｅｔが印加されうる一方で、選択したビットラインが接地される。セットの際、メモリ素子２０２に供給される電流は、ステップ１００４で決定された可能性がある電流Ｉｃｏｍｐに限定される。なお、本実施形態では、セットが逆セット（例えば、ダイオードが逆バイアスされる）であってもよい。ただし、他の実施形態では、セットの際にダイオードが順バイアスされる。
【０１５３】
ステップ１０１０で、順電流（Ｉｒｅａｄ）が検知される。一実施形態において、Ｉｒｅａｄを検知することは、図９Ｄに示すように、アレイをバイアスすることを含む。ただし、他のバイアス装置も使用できる可能性がある。
【０１５４】
ステップ１０１２で、順電流（Ｉｒｅａｄ）がオン電流（Ｉｏｎ）と比較される。先に述べたように、メモリセル２００をセットすると、抵抗が下がり、それ故に、所与の読み取り電圧に対する電流が増す。オン電流（Ｉｏｎ）は、メモリセル２００の抵抗が十分に低い値であることを示す電流と定義される。順電流（Ｉｒｅａｄ）がＩｏｎよりも大きい場合には、メモリ素子２０２の抵抗が十分に低く、プロセスはステップ１０２２で続行する。一実施態様では、図３の回路がＩｒｅａｄをＩｏｎと比較する目的で使用される。
【０１５５】
順電流（Ｉｒｅａｄ）がＩｏｎよりも小さい場合には、メモリセルをセットするためにさらなる試行が行われる。ステップ１０１４で、ループカウントが増分される。ループカウントが最大許容試行回数でない場合（ステップ１０１８）には、プロセスがステップ１００４に戻り、１つ以上のプログラミング条件を決定する。これらの条件は、ステップ１０１０で決定されたＩｒｅａｄに基づいてもよい。
【０１５６】
ただし、最大セット試行回数に達した場合には、ステップ１０３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ｂに示すように極性を使用する代わりに、図９Ａまたは９Ｃと同様のバイアス装置が使用されることがある。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ１０３０の後、プロセスはステップ１００４に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ｂのバイアス装置が再び使用される。
【０１５７】
ステップ１０１２でＩｒｅａｄがＩｏｎよりも大きいと判断されると仮定すると、プロセスはステップ１０２２に進み続行する。ステップ１０２２で、逆電流（ＩＲＶ）が検知される。ステップ１０２４で、逆電流（ＩＲＶ）が最大許容逆電流（ＩＲＶ＿ｍａｘ）と比較される。逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ１０２６において、セットの成功が記録される。その後プロセスが終了する。なお、ステップ１０２２および１０２４は任意である。
【０１５８】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ１０２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセスが終了する。
【０１５９】
図１０Ｃは、メモリ素子２０２をリセットするプロセス１１００の一実施形態を示すフローチャートである。プロセス１１００は、図８のプロセス８００のステップ８０８の一つの実施態様である。そのため、プロセス１１００は、メモリセル２００がリセットされるべきであると判断された後に実行されてもよい。ステップ１１０１で、ループカウントがゼロに初期化される。ループカウントは、リセットが試行される回数を制限する目的で使用される。最大試行回数は、１回の試行を含む任意の値で確立される。
【０１６０】
ステップ１１０２で、メモリセルの伝導電流が検知される。図９Ｄのバイアス例が使用されてもよい。本明細書に記載されているように、電流はメモリセルの抵抗を表す。
【０１６１】
ステップ１１０４で、１つ以上のプログラミング条件が、伝導電流に基づいて決定される。この決定は、メモリセル抵抗の関数である所定アルゴリズムに基づいてもよい。図７Ｂのプロセスは、１つ以上のプログラミング条件を決定する目的で使用される。なお、図１０Ａおよび１０Ｂのプロセスとは異なるアルゴリズム（かつ様々な電流基準）が使用されてもよい。ステップ１１０４で、リセット電圧「Ｖｒｅｓｅｔ」および電流制限「Ｉｃｏｍｐ＿ｒｅｓｅｔ」が決定される。
【０１６２】
ステップ１１０６で、選択していないビットラインおよび選択していないワードラインにバイアス電圧が印加される。例えば、ワードラインにＶｕｘが、ビットラインにＶｕｂが印加される。
【０１６３】
ステップ１１０８で、「リセット」電圧がメモリ素子２０２に印加される。一実施形態では、選択したビットラインにリセット電圧が印加される。一実施形態では、図９Ｃに示されたバイアス装置がリセットステップ１１０８で使用される。例えば、選択したビットラインにＶｒｅｓｅｔが印加される一方で、選択したワードラインが接地される。なお、リセット電圧がセット電圧とは反対の極性であってもよい。リセットの際、メモリ素子２０２に供給される電流は、電流Ｉｃｏｍｐ＿ｒｅｓｅｔに限定される。
【０１６４】
ステップ１１１０で、順電流（Ｉｒｅａｄ）が検知される。ステップ１１１２で、順電流（Ｉｒｅａｄ）がオフ電流（Ｉｏｆｆ）と比較される。先に述べたように、メモリセル２００をリセットすると、抵抗が増え、それ故に、所与の読み取り電圧に対する電流が減少する。オフ電流（Ｉｏｆｆ）は、メモリセル２００の抵抗がリセットとみなされる十分に高い値であることを示す電流と定義されうる。順電流（Ｉｒｅａｄ）がオフ電流（Ｉｏｆｆ）未満である場合には、メモリ素子２０２の抵抗が十分に高く、プロセスはステップ１１２２に進み続行する。
【０１６５】
順電流（Ｉｒｅａｄ）がＩｏｆｆよりも大きい場合には、メモリセル２００をリセットするためにさらなる試行が行われる。ステップ１１１４で、ループカウントが増分される。ループカウントが最大許容試行回数でない場合（ステップ１１１８）には、プロセスがステップ１１０４に戻り、メモリセル電流（または抵抗）に基づいて１つ以上のプログラミング条件が決定される。ステップ１１１０で検知された電流が使用されてもよい。上記したように、プロセス６Ｂがステップ１１０４で使用される。
【０１６６】
ただし、最大リセット試行回数に達した場合には、ステップ１１３０で、反対の極性の１つ以上のパルスがメモリセルに印加される。例えば、図９Ｃに示した極性を使用する代わりに、図９Ｂと同様のバイアス装置が使用される。いかなる適切な電圧振幅およびパルス持続時間も使用されることができる。いかなる適切な電流制限も使用されることができる。一実施形態では、１つ以上のプログラミング条件が、メモリセルの抵抗に基づいて決定される。ただし、プログラミング条件がメモリセルの抵抗に基づくことは必須ではない。ステップ１１３０の後、プロセスはステップ１１０４に戻り、次の繰り返しのために１つ以上のプログラミング条件が決定される。なお、この時プログラミング信号の極性は通常の極性に戻っている。例えば、図９Ｃのバイアス装置が再び使用される。
【０１６７】
ステップ１１１２で順電流（Ｉｒｅａｄ）がＩｏｆｆ未満であると判断されると仮定すると、プロセスはステップ１１２２に進み続行する。ステップ１１２２で、逆電流（ＩＲＶ）が検知される。ステップ１１２４で、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘと比較される。逆電流ＩＲＶが最大許容逆電流ＩＲＶ＿ｍａｘ未満である場合には、ステップ１１２６において、ソフト形成の成功が記録される。その後プロセスが終了する。なお、ステップ１１２２および１１２４は任意である。一部の実施形態では、ダイオードの損傷が限られているか損傷がなく、他のテストステップによって検出されるか、あるいはまったく検出されない。
【０１６８】
一方、逆電流（ＩＲＶ）が最大許容逆電流ＩＲＶ＿ｍａｘよりも大きい場合には、ダイオード２０４が損傷していることを表す可能性がある。プロセスはステップ１１２０へと進み、メモリセル２００が使用されないように、メモリセル２００にフラグが立てられる。その後プロセスが終了する。
【０１６９】
なお、本明細書に記載されているプログラミング技法は、図８に記載されている動作例に限定されない。別の実施形態では、メモリセルを形成するのに、単極を有するプログラミング信号が使用される。この場合、セット動作で使用されるプログラミング信号は、形成の場合と同じ極性を有す場合がある。リセット動作で使用されるプログラミング信号は、セットおよび形成の場合とは反対の極性を有す場合がある。図１１は、形成で単極が使用され、双極スイッチングが使用されるメモリアレイの動作のプロセス１１５０の一実施形態のフローチャートを示す。
【０１７０】
ステップ１１５２で、メモリセルの抵抗の低減を試行するために、第１の極性の１つ以上の電圧がメモリセルに印加される。この第１の電圧は、メモリセルでステアリング素子を順バイアスするが、これは必須ではない。ここでメモリセルが初めてプログラムされているため、この動作は形成と称される。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６００などのプロセスが使用される。
【０１７１】
ステップ１１５６で、メモリセルがリセットされるべきであると判断される。ステップ１１５８で、メモリセル（リセット）の抵抗の増大を試行するために、第２の極性（第１の極性の反対）の１つ以上の電圧がメモリセルに印加される。この第２の電圧は、メモリセルでステアリング素子を逆バイアスするが、これは必須ではない。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６４０などのプロセスが使用される。
【０１７２】
ステップ１１６０で、メモリセルがセットされるべきであると判断される。ステップ１１６２で、メモリセル（セット）の抵抗の増大を試行するために、第１の極性の１つ以上の電圧がメモリセルに印加される。この第１の電圧は、メモリセルでステアリング素子を順バイアスするが、これは必須ではない。１つ以上のプログラミング条件が、メモリセルの抵抗および所定のアルゴリズムに基づいて決定される。例えば、プロセス５００または６００などのプロセスが使用される。
【０１７３】
なお、図８および図１１のプロセスについて、形成、セット、およびリセットのための１つ以上のプログラミング条件は、メモリセルの抵抗に基づいて決定されたものであると記載された。ただし、これがプログラミング動作の全てを対象に実施される必要はないという点にも留意されたい。例えば、一部の装置については、リセットプログラミング条件が（一例として）メモリセルの抵抗に基づいて決定されない場合がある。
【０１７４】
なお、一部の実施形態で、メモリセルの形成がセットおよびリセットのサイクルの前に使用されるプロセスを記載したものの、メモリセルの形成は、全ての場合における要件というわけではない。例えば、初回形成プロセスが実行されないメモリセルが存在することがある。
【０１７５】
図１３は、不揮発性記憶装置をプログラムするプロセス１３００の一実施形態のフローチャートである。プロセス１３００は、可逆的抵抗性スイッチング材料を有するメモリセルで使用される。プロセス１３００では、プログラミング動作再試行制限に達すると、プログラミング動作で使用される極性とは反対の極性を有する１つ以上の信号が印加される。その後、プログラミング動作が再試行される。プログラミング動作は、例えば、形成、セットあるいはリセットである。ステップ１３０１で、再試行制限がゼロに設定される。
【０１７６】
ステップ１３０２で、第１の極性を有する１つ以上のプログラミング信号が、可逆的抵抗性スイッチング材料を有するメモリセルに印加される。１つ以上のプログラミング条件がメモリセルの抵抗に基づいて決定されるが、必須ではない。一実施形態では、第１の極性を有する電圧パルスがメモリセルに印加される。この第１の極性は、ステアリング素子を順バイアスあるいは逆バイアスする。
【０１７７】
ステップ１３０４で、１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかが判断される。例えば、メモリセルの電流を判断するためにメモリセルが読み込まれ、基準電流と比較される。プログラミングが完了していれば、プロセス１３００は終了する。
【０１７８】
ステップ１３０６で、プログラミングの再試行制限に達したかどうかが判断される。再試行制限は任意であってよい。再試行制限に達していなければ、ステップ１３０７で増分される。その後ステップ１３０２で、第１の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。
【０１７９】
プログラミング動作が完了しておらず（ステップ１３０４＝いいえ）、かつ再試行制限に達した（ステップ１３０６＝はい）場合には、ステップ１３０８で、第１の極性とは反対の第２の極性を有する１つ以上の信号がメモリセルに印加される。１つ以上のプログラミング条件がメモリセルの抵抗に基づいて決定されるが、必須ではない。一実施形態では、第２の極性を有する電圧パルスがメモリセルに印加される。この第２の極性は、ステアリング素子を順バイアスあるいは逆バイアスする。
【０１８０】
第２の極性を有する１つ以上の信号を印加した後、再試行制限をゼロにリセットするためにステップ１３０１が実行される。その後ステップ１３０２で、第１の極性を有する１つ以上の追加プログラミング信号をメモリセルに印加することにより、プログラミング動作が再試行される。ステップ１３０２の後、プロセス１３００が続行する。なお、異なる再試行制限が今回使用できる可能性がある。プロセス１３００は、ステップ１３０８の実行回数が多すぎる場合にプログラミングプロセスを止めるための追加のグローバル再試行制限を有する。
【０１８１】
本明細書に開示された実施形態は、低い逆バイアス動作電圧低下と、狭い形成電流レベル分布と、より安定したメモリセルとを達成する。動作電圧の低減および狭い分布により、支持回路（例えばＣＭＯＳ装置）における電圧および電流要件を下げるため、密度の増大と節電につながり、高電圧ＣＭＯＳのプロセスを簡便にすることができる。電圧および電流の減少により、ステアリング素子として使用するＰＩＮダイオードを短くし、耐久性を高めることが可能となる。低電圧および低電流であれば、他のタイプのステアリング素子も開発および製造しやすい。ステップの初期化方法によって達成される優れた制御特性により、金属酸化物、炭素または他のタイプの抵抗性材料による低コストの抵抗変化メモリ（ＲＲＡＭ（登録商標））が達成される。
【０１８２】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。可逆的抵抗性スイッチングメモリ素子を有するメモリセルの抵抗を表す情報が判断される。この情報に基づいて、プログラミング動作が完了しているかどうかが判断される。メモリセルに適用される１つ以上のプログラミング条件が、この情報と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの特性に基づく所定アルゴリズムとに基づいて決定される。プログラミング動作がまだ完了していない場合には、１つ以上のプログラミング条件の決定が実行される。プログラミング動作がまだ完了していない場合には、１つ以上のプログラミング条件がメモリセルに適用される。抵抗を表す情報を判断するステップ、動作が完了したかどうかを判断するステップ、１つ以上のプログラミング条件を決定するステップ、１つ以上のプログラミング条件を適用するステップは、プログラミング動作が完了したと判断されるまで繰り返される。
【０１８３】
一実施形態は、複数の不揮発性メモリセルと、それら複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を有する。１つ以上の管理回路は、プログラミング動作の一環として、第１のメモリセルの抵抗を表す情報を判断し、その１つ以上の管理回路は、その情報に基づき、そのメモリセルについてプログラミング動作が完了したかどうかを判断する。１つ以上の管理回路は、抵抗を表す情報と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムとに基づいて、メモリセルに印加されるプログラミング信号を決定する。プログラミング動作がまだ完了していない場合には、プログラミング信号の決定が実行される。プログラミング動作がまだ完了していない場合には、１つ以上の管理回路がプログラミング信号をメモリセルに印加する。１つ以上の管理回路は、メモリセルについてプログラミング動作が完了したと判断されるまで、抵抗を表す情報を判断し続け、プログラミング動作が完了したかどうかを判断し続け、プログラミング信号を決定し続け、プログラミング信号を印加し続ける。
【０１８４】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。プログラミング動作の一環として、メモリセルの各々の抵抗を表す情報が判断される。各メモリセルの情報に基づき、各メモリセルについてプログラミング動作が完了したかどうかが判断される。メモリセルについてプログラミング動作がまだ完了していない場合には、メモリセルの各々に印加されるプログラミングパルスが決定される。プログラミングパルスの１つ以上の特性は、メモリセルの抵抗を表す情報に基づく。プログラミングパルスを決定するステップは、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムを適用するステップを含む。この所定アルゴリズムは、メモリセルの抵抗の関数である。プログラミングパルスは、適切なメモリセルに印加される。抵抗を表す情報を判断するステップ、プログラミング動作が完了したかどうかを判断するステップ、プログラミングパルスを決定するステップ、プログラミングパルスを印加するステップは、メモリセルについてプログラミング動作が完了したと判断されるまで繰り返される。
【０１８５】
一実施形態は、複数の不揮発性メモリセルと、その複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を含む。１つ以上の管理回路は、プログラミング動作の一環として、メモリセルの各々の抵抗を表す情報を判断する。１つ以上の管理回路は、各メモリセルの抵抗を表す情報に基づき、各メモリセルについてプログラミング動作が完了したかどうかを判断する。メモリセルに対するプログラミング動作がまだ完了していない場合には、１つ以上の管理回路が、メモリセルの各々に印加されるプログラミングパルスを決定する。プログラミングパルスの１つ以上の特徴は、メモリセルの抵抗と、可逆的抵抗性スイッチングメモリ素子を有するメモリセルの性質に基づく所定アルゴリズムとに基づく。１つ以上の管理回路は、プログラミングパルスを適切なメモリセルに印加する。１つ以上の管理回路は、メモリセルについてプログラミング動作が完了したと判断されるまで、抵抗を表す情報を判断し続け、プログラミング動作が完了したかどうかを判断し続け、プログラミングパルスを決定し続け、プログラミングパルスを印加し続ける。
【０１８６】
一実施形態は、以下を含む、不揮発性記憶装置を操作する方法を含む。第１の極性を有する１つ以上のプログラミング信号が、可逆的抵抗性スイッチング材料を有するメモリセルに印加される。１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかが判断される。プログラミング動作が完了しておらず、かつ再試行制限に達していない場合には、第１の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。再試行制限に達した場合には、第１の極性とは反対の第２の極性を有する１つ以上の追加プログラミング信号がメモリセルに印加される。プログラミング動作は、第２の極性を有する１つ以上の追加プログラミング信号を印加した後に第１の極性を有する１つ以上の追加プログラミング信号をメモリセルに適用することによって再試行される。
【０１８７】
一実施形態は、複数の不揮発性メモリセルと、その複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備える記憶システムを含む。個々のメモリセルは、可逆的抵抗性スイッチングメモリ素子を有する。１つ以上の管理回路は、第１の極性を有する１つ以上のプログラミング信号を第１のメモリセルに印加する。１つ以上の管理回路は、１つ以上のプログラミング信号の印加を受けて、プログラミング動作が完了したかどうかを判断する。プログラミング動作が完了しておらず、かつ再試行制限に達していない場合には、１つ以上の管理回路が、第１の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加する。再試行制限に達した場合には、１つ以上の管理回路が、第１の極性とは反対の第２の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加する。１つ以上の管理回路は、第２の極性を有する１つ以上の追加プログラミング信号を印加した後、第１の極性を有する１つ以上の追加プログラミング信号を第１のメモリセルに印加することにより、プログラミング動作を再試行する。
【０１８８】
前述の詳細な説明は、例示および説明を目的として提示されたものである。これは、網羅的なものでなく、開示されたとおりの形態に限定されるものでもない。上記の教示に照らした多くの改変例および変形例が考えられる。記載した実施形態は、技術およびその実際的応用の原理を最もよく説明し、当業者が様々な実施形態で、検討される特定の使用に適するように様々に修正して技術を最もよく利用できるように選定された。技術の範囲は、本明細書に添付される特許請求の範囲によって規定されるものとする。
【特許請求の範囲】
【請求項１】
不揮発性記憶装置を操作する方法であって、
可逆的抵抗性スイッチングメモリ素子を有するメモリセルの抵抗を表す情報を判断するステップと、
プログラミング動作が完了しているかどうかを前記情報に基づいて判断するステップと、
前記プログラミング動作がまだ完了していない場合に、前記情報と、前記可逆的抵抗性スイッチングメモリ素子を有する前記メモリセルの性質に基づく所定アルゴリズムとに基づいて、前記メモリセルに適用する１つ以上のプログラミング条件を決定するステップと、
前記プログラミング動作がまだ完了していない場合に、前記１つ以上のプログラミング条件を前記メモリセルに適用するステップと、
抵抗を表す情報を前記判断するステップと、前記動作が完了しているかどうかを前記判断するステップと、１つ以上のプログラミング条件を前記決定するステップと、前記１つ以上のプログラミング条件を前記適用するステップとを、前記プログラミング動作が完了したと判断されるまで繰り返すステップと、
を含む方法。
【請求項２】
抵抗を表す前記情報に基づいて前記メモリセルに適用する１つ以上のプログラミング条件を前記決定するステップが、
抵抗を表す前記情報が第１の値と第２の値との間である場合に第１のプログラミング信号に決定するステップと、
抵抗を表す前記情報が前記第２の値と第３の値との間である場合に第２のプログラミング信号に決定するステップと、
を含む請求項１に記載の方法。
【請求項３】
前記第２のプログラミング信号が、前記第１のプログラミング信号の電圧振幅とは異なる電圧振幅を有する、請求項２に記載の方法。
【請求項４】
前記第２のプログラミング信号が、前記第１のプログラミング信号のパルス幅とは異なるパルス幅を有する、請求項３に記載の方法。
【請求項５】
プログラミング信号を前記決定するステップが、前記抵抗を表す情報に基づいて電圧パルスの１つ以上の特徴を決定するステップを含む、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記所定アルゴリズムが、前記可逆的抵抗性スイッチングメモリ素子に使用される材料の種類に基づく、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
抵抗を表す前記情報に基づいて前記メモリセルに適用する１つ以上のプログラミング条件を前記決定するステップが、プログラミング信号を前記メモリセルに印加しながら、抵抗を表す前記情報に基づく前記メモリセルの電流制限を決定するステップを含む、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記所定アルゴリズムが、前記プログラミング動作時の電流・電圧間の関係に基づく、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
第１の極性を有する信号を前記メモリセルに印加するステップを含む前記プログラミング動作を試行する回数の再試行制限に達したと判断するステップと、
前記メモリセルに前記第１の極性とは反対の第２の極性を有する１つ以上のプログラミング電圧を印加するステップと、
をさらに含む、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
個々のメモリセルが可逆的抵抗性スイッチングメモリ素子を含む複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備え、
前記１つ以上の管理回路は、
プログラミング動作の一環として、前記メモリセルのうちの第１のメモリセルの抵抗を表す情報を判断し、
前記情報に基づいて、前記プログラミング動作が前記メモリセルについて完了したかどうかを判断し、
前記プログラミング動作がまだ完了していない場合に、抵抗を表す前記情報と、前記可逆的抵抗性スイッチングメモリ素子を有する前記メモリセルの性質に基づく所定アルゴリズムとに基づいて、前記メモリセルに印加されるプログラミング信号を決定し、
前記プログラミング動作がまだ完了していない場合には、前記プログラミング信号を前記メモリセルに印加し、
前記メモリセルについて前記プログラミング動作が完了したと判断されるまで、抵抗を表す前記情報を判断し続け、前記プログラミング動作が完了したかどうかを判断し続け、 前記プログラミング信号を決定し続け、前記プログラミング信号を印加し続ける、
記憶システム。
【請求項１１】
プログラミング信号を決定するステップの一環として、前記１つ以上の管理回路が、抵抗を表す前記情報に基づいて電圧パルスの１つ以上の特徴を決定する、請求項１０に記載の装置。
【請求項１２】
前記特徴が前記パルスの電圧振幅を含む、請求項１１に記載の装置。
【請求項１３】
前記特徴がパルス幅を含む、請求項１１または１２に記載の装置。
【請求項１４】
前記１つ以上の管理回路が、プログラミング信号を前記メモリセルに印加している間に使用される、前記メモリセルの電流制限を決定し、前記電流制限が、抵抗を表す前記情報に基づく、請求項１０〜１３のいずれか一項に記載の装置。
【請求項１５】
前記所定アルゴリズムが、前記プログラミング動作時の電流・電圧間の関係に基づく、請求項１０から１４のいずれか一項に記載の装置。
【請求項１】
不揮発性記憶装置を操作する方法であって、
可逆的抵抗性スイッチングメモリ素子を有するメモリセルの抵抗を表す情報を判断するステップと、
プログラミング動作が完了しているかどうかを前記情報に基づいて判断するステップと、
前記プログラミング動作がまだ完了していない場合に、前記情報と、前記可逆的抵抗性スイッチングメモリ素子を有する前記メモリセルの性質に基づく所定アルゴリズムとに基づいて、前記メモリセルに適用する１つ以上のプログラミング条件を決定するステップと、
前記プログラミング動作がまだ完了していない場合に、前記１つ以上のプログラミング条件を前記メモリセルに適用するステップと、
抵抗を表す情報を前記判断するステップと、前記動作が完了しているかどうかを前記判断するステップと、１つ以上のプログラミング条件を前記決定するステップと、前記１つ以上のプログラミング条件を前記適用するステップとを、前記プログラミング動作が完了したと判断されるまで繰り返すステップと、
を含む方法。
【請求項２】
抵抗を表す前記情報に基づいて前記メモリセルに適用する１つ以上のプログラミング条件を前記決定するステップが、
抵抗を表す前記情報が第１の値と第２の値との間である場合に第１のプログラミング信号に決定するステップと、
抵抗を表す前記情報が前記第２の値と第３の値との間である場合に第２のプログラミング信号に決定するステップと、
を含む請求項１に記載の方法。
【請求項３】
前記第２のプログラミング信号が、前記第１のプログラミング信号の電圧振幅とは異なる電圧振幅を有する、請求項２に記載の方法。
【請求項４】
前記第２のプログラミング信号が、前記第１のプログラミング信号のパルス幅とは異なるパルス幅を有する、請求項３に記載の方法。
【請求項５】
プログラミング信号を前記決定するステップが、前記抵抗を表す情報に基づいて電圧パルスの１つ以上の特徴を決定するステップを含む、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記所定アルゴリズムが、前記可逆的抵抗性スイッチングメモリ素子に使用される材料の種類に基づく、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
抵抗を表す前記情報に基づいて前記メモリセルに適用する１つ以上のプログラミング条件を前記決定するステップが、プログラミング信号を前記メモリセルに印加しながら、抵抗を表す前記情報に基づく前記メモリセルの電流制限を決定するステップを含む、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記所定アルゴリズムが、前記プログラミング動作時の電流・電圧間の関係に基づく、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
第１の極性を有する信号を前記メモリセルに印加するステップを含む前記プログラミング動作を試行する回数の再試行制限に達したと判断するステップと、
前記メモリセルに前記第１の極性とは反対の第２の極性を有する１つ以上のプログラミング電圧を印加するステップと、
をさらに含む、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
個々のメモリセルが可逆的抵抗性スイッチングメモリ素子を含む複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルと通信する１つ以上の管理回路とを備え、
前記１つ以上の管理回路は、
プログラミング動作の一環として、前記メモリセルのうちの第１のメモリセルの抵抗を表す情報を判断し、
前記情報に基づいて、前記プログラミング動作が前記メモリセルについて完了したかどうかを判断し、
前記プログラミング動作がまだ完了していない場合に、抵抗を表す前記情報と、前記可逆的抵抗性スイッチングメモリ素子を有する前記メモリセルの性質に基づく所定アルゴリズムとに基づいて、前記メモリセルに印加されるプログラミング信号を決定し、
前記プログラミング動作がまだ完了していない場合には、前記プログラミング信号を前記メモリセルに印加し、
前記メモリセルについて前記プログラミング動作が完了したと判断されるまで、抵抗を表す前記情報を判断し続け、前記プログラミング動作が完了したかどうかを判断し続け、 前記プログラミング信号を決定し続け、前記プログラミング信号を印加し続ける、
記憶システム。
【請求項１１】
プログラミング信号を決定するステップの一環として、前記１つ以上の管理回路が、抵抗を表す前記情報に基づいて電圧パルスの１つ以上の特徴を決定する、請求項１０に記載の装置。
【請求項１２】
前記特徴が前記パルスの電圧振幅を含む、請求項１１に記載の装置。
【請求項１３】
前記特徴がパルス幅を含む、請求項１１または１２に記載の装置。
【請求項１４】
前記１つ以上の管理回路が、プログラミング信号を前記メモリセルに印加している間に使用される、前記メモリセルの電流制限を決定し、前記電流制限が、抵抗を表す前記情報に基づく、請求項１０〜１３のいずれか一項に記載の装置。
【請求項１５】
前記所定アルゴリズムが、前記プログラミング動作時の電流・電圧間の関係に基づく、請求項１０から１４のいずれか一項に記載の装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【公表番号】特表２０１３−５２０７６１（Ｐ２０１３−５２０７６１Ａ）
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−５５４０４７（Ｐ２０１２−５５４０４７）
【出願日】平成２３年２月１８日（２０１１．２．１８）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２５３６７
【国際公開番号】ＷＯ２０１１／１０３３７９
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年２月１８日（２０１１．２．１８）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２５３６７
【国際公開番号】ＷＯ２０１１／１０３３７９
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
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