映像信号伝送装置
【課題】 デジタル映像信号を正確に伝送できる映像信号伝送装置を提供する。
【解決手段】 ＰＬＬ回路５は、デジタル映像信号Ｓ９に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の信号を減衰させる特性を持ち、デジタル映像信号Ｓ９の１画素分のデータを識別するためのドットクロック信号Ｓ１４をＰＬＬ処理して、第１のドットクロック信号Ｓ１４のＮ（２以上の整数）倍の周波数の伝送クロック信号Ｓ５を生成する。ＰＬＬ回路６は、水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の信号に追従し、伝送ケーブル４を介して入力したシリアル信号Ｓ２をＰＬＬ処理して伝送クロック信号Ｓ６を生成する。
【解決手段】 ＰＬＬ回路５は、デジタル映像信号Ｓ９に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の信号を減衰させる特性を持ち、デジタル映像信号Ｓ９の１画素分のデータを識別するためのドットクロック信号Ｓ１４をＰＬＬ処理して、第１のドットクロック信号Ｓ１４のＮ（２以上の整数）倍の周波数の伝送クロック信号Ｓ５を生成する。ＰＬＬ回路６は、水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の信号に追従し、伝送ケーブル４を介して入力したシリアル信号Ｓ２をＰＬＬ処理して伝送クロック信号Ｓ６を生成する。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、映像信号伝送装置に関する。
【０００２】
【従来の技術】例えば、多ビットのデジタル映像信号をシリアル化してシリアル信号として伝送する技術が、基幹通信やＬＡＮ(Local Area Network)などで用いられている。このようにデジタル信号を伝送する場合には、送信器で、多ビットのデジタル信号に含まれる同期信号であるクロック信号を逓倍してシリアル信号の伝送クロック信号を生成し、多ビットのデジタル信号を多重化（マルチプレクス）してシリアル信号として生成する。
【０００３】また、受信器では、受信したシリアル信号に含まれる周波数成分からＰＬＬ(Phase Locked Loop) 回路を用いて抽出されたクロック信号を用いて、シリアル信号を分離（デマルチプレクス）している。ここで、シリアル信号の伝送クロック信号は、多ビットのデジタル信号のクロック信号に比べて周波数が著しく高い。そのため、伝送エラーを少なくするためには、時間精度の高い低ジッタの伝送クロック信号を用いる必要がある。従って、送信器には、例えば、クリスタル発振器から出力される低ジッタの高精度なクロック信号を、伝送クロックを生成する基となる多ビットのデジタル信号のクロック信号として用いている。
【０００４】ところで、液晶ディスプレイなどのデジタル信号を入力とした表示装置に、Ｒ，Ｇ，Ｂの多ビットのデジタル映像信号をシリアル伝送することがある。このようなデジタル映像信号は、１２〜２４ビットの色階調を示すデジタル信号と画像の同期位置を示すＳＹＮＣ（同期）信号とで構成される。これらのデジタル信号およびＳＹＮＣ信号は、ドットクロック信号に同期しており、１ドットクロック信号毎に、画像の構成要素である１画素の色階調が示されている。ここで、ドットクロック信号の周波数は、画像の総画素数に応じて、２５〜７０ＭＨｚ程度に設定される。
【０００５】
【発明が解決しようとする課題】上述したようなデジタル映像信号は、一般的に、グラフィックアクセラレータと呼ばれる大規模なＬＳＩ(Large Scale Integration) で生成されるが、グラフィックアクセラレータが生成するドットクロック信号は以下の理由（１），（２）から純粋な同期クロック成分の他、位相変調成分を含んでいる。
【０００６】（１）グラフィックアクセラレータでは、受信器のクリスタル発振器からのクロック信号をＰＬＬ回路で周波数変換しているが、このＰＬＬ回路から不必要でかつ有害な信号成分であるスプリアス(Spurious)が漏れだしており、このスプリアスがドットクロック信号の位相変調成分として現れる。
（２）グラフィックアクセラレータが扱う大量のデジタル信号処理に伴うノイズがドットクロックに漏れだしている。例えば、Ｒ，Ｇ，Ｂのデジタル映像信号の伝送では、実際に画像として表示するデータを伝送する期間と、画像表示を行わないブランキング期間とが、水平同期信号の周期で繰り返される。そのため、水平同期信号の周波数を成分とする強い位相変調がドットクロック信号に含まれてしまう。
【０００７】そのため、ドットクロック信号には、主に、水平同期信号の周波数の数分の１から数倍の位置に、位相変調成分が分布している。しかしながら、ドットクロック信号に、このような位相変調成分が含まれると、デジタル映像信号のシリアル伝送に障害が生じてしまい、デジタル映像信号を正確に伝送できないという問題がある。
【０００８】本発明は上述した従来技術の問題点に鑑みてなされ、主に水平同期信号の周波数を成分とする強い位相変調が伝送クロック信号に及ぼす影響を抑制し、デジタル映像信号を正確に伝送できる映像信号伝送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の映像信号伝送装置は、デジタル映像信号に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するための第１のドットクロック信号をＰＬＬ処理して、当該第１のドットクロック信号のＮ（２以上の整数）倍の周波数の第１の伝送クロック信号を生成する第１のＰＬＬ回路と、前記第１のドットクロック信号および前記第１の伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段と、前記シリアル信号を伝送する伝送経路と、前記水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の信号に追従し、前記伝送経路を介して入力した前記シリアル信号をＰＬＬ処理して第２の伝送クロック信号を生成する第２のＰＬＬ回路と、前記第２の伝送クロック信号を、１／Ｎ倍に分周して第２のドットクロック信号を生成する分周回路と、前記第２のドットクロック信号および前記第２の伝送クロック信号に基づいて、前記伝送経路を介して入力したシリアル信号から並列に出力される複数の要素信号を生成する第２の変換手段とを有する。
【００１０】また、本発明の映像信号伝送装置は、デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成して伝送する映像信号伝送装置であって、前記デジタル映像信号に含まれる水平同期信号の周波数より低い遮断周波数を有し、当該遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するためのドットクロック信号をＰＬＬ処理して、当該ドットクロック信号のＮ（２以上の整数）倍の周波数の伝送クロック信号を生成するＰＬＬ回路と、前記ドットクロック信号および前記伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段とを有する。
【００１１】
【発明の実施の形態】以下、本発明の実施形態に係わるデジタル映像信号伝送装置について説明する。図１は、本実施形態のデジタル映像信号伝送装置１のシステム構成図である。図１に示すように、デジタル映像信号伝送装置１は、例えば、パラレル・シリアル（Ｐ／Ｓ）変換器２、シリアル・パラレル（Ｓ／Ｐ）変換器３、伝送ケーブル４、ＰＬＬ回路５、ＰＬＬ回路６および分周器７を有する。
【００１２】ここで、パラレル・シリアル変換器２およびＰＬＬ回路５は、伝送ケーブル４の一端側に配設された送信器に内蔵されている。また、シリアル・パラレル変換器３、ＰＬＬ回路６および分周器７は、伝送ケーブル４の他端に配設された受信器に内蔵されている。
【００１３】ＰＬＬ回路５は、ドットクロック（ＤＯＴＣＬＫ）信号Ｓ１４の周波数に同期して、その周波数をＮ倍に逓倍した周波数を持つ、伝送クロック信号Ｓ５を生成する。本実施形態では、Ｎは４である。尚、Ｎとしては、４の他に１８、２４、２８、３０あるいは３２なども用いることができる。また、ＰＬＬ回路５は、例えば、デジタル映像信号Ｓ９の水平同期信号の周波数ｆHSYNC の１／１０倍以下の遮断周波数ＢＷＰ1 を持ち、ドットクロック信号Ｓ１４に含まれる遮断周波数ＢＷＰ1 を越える周波数の位相変調成分を減衰する。ここで、ＰＬＬ回路５では、遮断周波数ＢＷＰ1 を越える周波数では、周波数が高くなる程、伝送クロック信号Ｓ５は、ドットクロック信号Ｓ１４に対して大きく減衰する。ところで、ＰＬＬ回路５が２次伝達関数特性を持つ場合に、入力信号の位相に対する出力信号の位相の比であるジッタトランスファーＨT （ｓ）は、下記式（１）で示される。
【００１４】
【数１】
ＨT （ｓ）＝ΘO （ｓ）／Θi （ｓ）
＝（２ζ・ωn ・ｓ＋ωn 2 ）／（ｓ2 ＋２ζ・ωn ・ｓ＋ωn 2 ） …（１）
【００１５】上記式（１）において、ΘO （ｓ）は出力信号の位相のラプラス変換を示し、Θi （ｓ）は入力信号の位相のラプラス変換を示す。また、ζはダンピング係数を示し、ωn は自然角周波数を示す。ここで、ＰＬＬ回路５において、ジッタトランスファーＨT （ｓ）が−３ｄＢとなる遮断周波数ＢＷＰ1 (Band Width Point)は、下記式（２）で示される。
【００１６】
【数２】
ＢＷＰ1 ＝ωn ・〔１＋２ζ2 ＋｛１＋（１＋２ζ2 ）2 ｝1/2 〕1/2 …（２）
【００１７】ＰＬＬ回路５では、前述したように遮断周波数ＢＷＰ1 を、水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定している。このように遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定することで、ドットクロック信号Ｓ１４に含まれる水平同期信号の周波数ｆHSYNC の近傍の周波数を持つジッタの位相変調成分は、ＰＬＬ回路５を殆ど通過することができない。すなわち、ドットクロック信号Ｓ１４に基づいて生成されるシリアル信号Ｓ４に生じるジッタを抑制できる。
【００１８】なお、ドットクロック信号Ｓ１４は、前述したように、デジタル映像信号が示す画像の１画素の色階調のデータの区切りを示すときに用いられ、画像の総画素数に応じて、２５〜７０ＭＨｚ程度の周波数を持つように設定されている。
【００１９】パラレル・シリアル変換器２は、デジタル映像信号Ｓ９を構成するデジタルＲ信号Ｓ１０、デジタルＧ信号Ｓ１１、デジタルＢ信号Ｓ１２、ＳＹＮＣ（同期）信号Ｓ１３を入力し、これらの信号を、ＰＬＬ回路５から入力した伝送クロック信号Ｓ５およびドットクロック信号Ｓ１４に基づいて、パラレル・シリアル変換してシリアル信号Ｓ２を生成する。パラレル・シリアル変換器２は、生成したシリアル信号Ｓ２を、伝送ケーブル４を介して、シリアル・パラレル変換器３に出力する。
【００２０】伝送ケーブル４は、例えば、銅線などを用いたモニタケーブルであり、例えば、０．１〜２０ｍ程の長さを有する。
【００２１】ＰＬＬ回路６は、伝送ケーブル４を介して受信器が受信したシリアル信号Ｓ２の周波数に追従し、伝送クロック信号Ｓ６を抽出する。ＰＬＬ回路６は、抽出した伝送クロック信号Ｓ６をシリアル・パラレル変換器３および分周器７に出力する。また、ＰＬＬ回路６は、例えば、デジタル映像信号９の水平同期信号の周波数ｆHSYNC の１０倍以上の遮断周波数ＢＷＰ2 を持ち、シリアル信号Ｓ２に含まれる遮断周波数ＢＷＰ2 以下の周波数の位相変調成分に追従する。ここで、遮断周波数ＢＷＰ2 以下の周波数では、周波数が低い程、追従誤差が小さくなる（良く追従する）。すなわち、ＰＬＬ回路６は、位相変調を持つシリアル信号Ｓ２に正しく追従し、エラーが生じないようにする。図２は、入力信号の位相変調と、出力信号に現れた変調成分ｇと、入力信号の位相変調に対する追従誤差の相対比εとの関係を説明するための図である。図２に示すように、入力信号の位相変調に対する追従誤差の相対比εは、位相変調を大きさ１のフェーザと考えると、下記式（３）で示される。ここで、フェーザとは正弦波信号の振幅と位相を表す指標である。
【００２２】
【数３】
ε（ω）＝｛（１−ｇ・ｃｏｓθ）2 ＋（ｇ・ｓｉｎθ）2 ｝１／２ …（３）
【００２３】なお、式（３）におけるｇ，θは、それぞれ下記式（４），（５）で示される。
【００２４】
【数４】
ｇ＝｜ＨＴ （ω）｜ …（４）
【００２５】
【数５】
θ＝∠｜ＨT （ω）｜ …（５）
【００２６】ＰＬＬ回路６では、シリアル信号Ｓ２の周波数が低い程、角度θは０に近づき、出力信号に現れる変調成分ｇの長さは１に近づき、εは０に近づく。すなわち、出力信号は、入力出力に良く追従する。一方、シリアル信号Ｓ２の周波数が高い程、角度θは大きくなり、出力信号に現れる変調成分ｇは０に近づき、εは１に近づく。すなわち、追従誤差が大きく、出力信号は、入力出力に殆ど追従しない。
【００２７】ＰＬＬ回路６は、遮断周波数ＢＷＰ1 と同様にして上記式（２）から求められる遮断周波数ＢＷＰ2 を、ＰＬＬ回路５とは異なり、水平同期信号の周波数ｆHSYNC の１０倍以上に設定している。このように遮断周波数ＢＷＰ2 を水平同期信号の周波数ｆHSYNC の１０倍以上に設定することで、シリアル信号Ｓ２に含まれる多くの位相変調成分を、伝送クロック信号Ｓ６に残存させることができ、伝送クロック信号Ｓ６のシリアル信号Ｓ２に対する追従誤差を抑制できる。すなわち、伝送時におけるエラーの発生を抑制できる。
【００２８】分周器７は、伝送クロック信号Ｓ６を、Ｎ倍に分周したドットクロック（ＤＯＴＣＬＫ）信号Ｓ７を生成し、これをシリアル・パラレル変換器３に出力する。
【００２９】シリアル・パラレル変換器３は、伝送クロック信号Ｓ６およびドットクロック信号Ｓ７に基づいて、伝送ケーブル４を介して受信したシリアル信号Ｓ４をシリアル・パラレル変換し、デジタル映像信号Ｓ１９を構成するデジタルＲ信号Ｓ２０、デジタルＧ信号Ｓ２１、デジタルＢ信号Ｓ２２、ＳＹＮＣ（同期）信号Ｓ２３を並列に出力する。
【００３０】以下、デジタル映像信号伝送装置１の動作について具体例を挙げて説明する。図３（Ａ）はドットクロックＳ１４のジッタの位相変調の周波数と強度との関係を示す図、（Ｂ）はＰＬＬ回路５のジッタトランスファーと周波数との関係を示す図、（Ｃ）はシリアル信号Ｓ４に含まれるジッタの位相変調強度と周波数との関係を示す図、（Ｄ）はＰＬＬ回路６の相対追従誤差と周波数との関係を示す図、（Ｅ）はＰＬＬ回路６の追従誤差と周波数との関係を示す図である。
【００３１】デジタル映像信号伝送装置１では、先ず、図３（Ａ）に示すようなジッタの変調強度を持つドットクロック信号Ｓ１４が図１に示すＰＬＬ回路５に入力される。ここで、ＰＬＬ回路５は、図３（Ｂ）示すようなＬＰＦ(Low Pass Filter) 特性を持ち、しかも、遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定しているため、図３（Ａ）に示すドットクロック信号Ｓ１４に多く含まれる水平同期信号の周波数ｆHSYNC 付近のジッタが大幅に減衰され、当該ジッタが減衰されたドットクロック信号Ｓ１４をＮ倍に逓倍した伝送クロック信号Ｓ５が生成される。
【００３２】この伝送クロック信号Ｓ５は、パラレル・シリアル変換器２に出力される。そして、パラレル・シリアル変換器２では、デジタル映像信号Ｓ９を構成するデジタルＲ信号Ｓ１０、デジタルＧ信号Ｓ１１、デジタルＢ信号Ｓ１２、ＳＹＮＣ（同期）信号Ｓ１３が並列に入力され、これらの信号が、伝送クロック信号Ｓ５およびドットクロック信号Ｓ１４に基づいて、パラレル・シリアル変換され、シリアル信号Ｓ２が生成される。このとき、前述したように、水平同期信号の周波数ｆHSYNC 付近のジッタが大幅に減衰された伝送クロック信号Ｓ５が用いられているため、シリアル信号Ｓ２に含まれるジッタの位相変調強度は、図３（Ｃ）に示すように改善される。
【００３３】そして、シリアル信号Ｓ２が、伝送ケーブル４を介して、シリアル・パラレル変換器３およびＰＬＬ回路６に伝送される。
【００３４】そして、ＰＬＬ回路６において、シリアル信号Ｓ２に含まれる伝送クロック信号に追従して伝送クロック信号Ｓ６が抽出され、この伝送クロック信号Ｓ６がシリアル・パラレル変換器３および分周器７に出力される。このとき、ＰＬＬ回路６は、例えば、前述したように映像信号９の水平同期信号の周波数ｆHSYNC の１０倍以上の遮断周波数ＢＷＰ2 を持つため、図３（Ｄ），（Ｅ）に示すように、伝送クロック信号Ｓ６は、シリアル信号に含まれる伝送クロック信号の位相変調に対して非常に良く追従する。そのため、伝送エラーの発生が抑制される。
【００３５】伝送クロック信号Ｓ６は、分周器７において、１／Ｎ倍に分周され、ドットクロック信号Ｓ７が生成される。ドットクロック信号Ｓ７は、シリアル・パラレル変換器３に出力される。
【００３６】そして、シリアル・パラレル変換器３において、伝送クロック信号Ｓ６およびドットクロック信号Ｓ７に基づいて、伝送ケーブル４を介して受信したシリアル信号Ｓ４がシリアル・パラレル変換され、デジタル映像信号１９を構成するデジタルＲ信号Ｓ２０、デジタルＧ信号Ｓ２１、デジタルＢ信号Ｓ２２、ＳＹＮＣ（同期）信号Ｓ２３が並列に出力される。
【００３７】本発明は上述した実施形態には限定されない。例えば、上述した実施形態では、ドットクロック信号Ｓ１４に含まれるジッタの位相変調強度として図３（Ａ）に示す場合を例示したが、この他の場合にも、同様に、効果を発揮することができる。また、上述した実施形態では、ＰＬＬ回路５の遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍に設定したが、遮断周波数ＢＷＰ1 は周波数ｆHSYNC より低ければ、その他の周波数でもよい。さらに、上述した実施形態では、ＰＬＬ回路６の遮断周波数ＢＷＰ2 を水平同期信号の周波数ｆHSYNC の１０倍に設定したが、遮断周波数ＢＷＰ2 は周波数ｆHSYNC より高ければ、その他の周波数でもよい。
【００３８】
【発明の効果】以上説明したように、本発明の映像信号伝送装置によれば、水平同期信号の周波数の近傍の周波数を成分とする強い位相変調がドットクロック信号に及ぼす影響を抑制し、デジタル映像信号を正確に伝送できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態のデジタル映像信号伝送装置のシステム構成図である。
【図２】図２は、入力信号の位相変調と、出力信号に現れた変調成分ｇと、入力信号の位相変調に対する追従誤差の相対比εとの関係を説明するための図である。
【図３】図３（Ａ）は送信器のドットクロックのジッタの位相変調の周波数と強度との関係を示す図、（Ｂ）は送信器のＰＬＬ回路のジッタトランスファーと周波数の関係を示す図、（Ｃ）はシリアル信号に含まれるジッタの位相変調強度と周波数との関係を示す図、（Ｄ）は受信器のＰＬＬ回路の相対追従誤差と周波数との関係を示す図、（Ｅ）は受信器のＰＬＬ回路の追従誤差と周波数との関係を示す図である。
【符号の説明】
１…デジタル映像信号伝送装置、２…パラレル・シリアル変換器、３…シリアル・パラレル変換器、４…伝送ケーブル、５，６…ＰＬＬ回路、７…分周器、ｆHSYNC …水平同期信号の周波数
【０００１】
【発明が属する技術分野】本発明は、映像信号伝送装置に関する。
【０００２】
【従来の技術】例えば、多ビットのデジタル映像信号をシリアル化してシリアル信号として伝送する技術が、基幹通信やＬＡＮ(Local Area Network)などで用いられている。このようにデジタル信号を伝送する場合には、送信器で、多ビットのデジタル信号に含まれる同期信号であるクロック信号を逓倍してシリアル信号の伝送クロック信号を生成し、多ビットのデジタル信号を多重化（マルチプレクス）してシリアル信号として生成する。
【０００３】また、受信器では、受信したシリアル信号に含まれる周波数成分からＰＬＬ(Phase Locked Loop) 回路を用いて抽出されたクロック信号を用いて、シリアル信号を分離（デマルチプレクス）している。ここで、シリアル信号の伝送クロック信号は、多ビットのデジタル信号のクロック信号に比べて周波数が著しく高い。そのため、伝送エラーを少なくするためには、時間精度の高い低ジッタの伝送クロック信号を用いる必要がある。従って、送信器には、例えば、クリスタル発振器から出力される低ジッタの高精度なクロック信号を、伝送クロックを生成する基となる多ビットのデジタル信号のクロック信号として用いている。
【０００４】ところで、液晶ディスプレイなどのデジタル信号を入力とした表示装置に、Ｒ，Ｇ，Ｂの多ビットのデジタル映像信号をシリアル伝送することがある。このようなデジタル映像信号は、１２〜２４ビットの色階調を示すデジタル信号と画像の同期位置を示すＳＹＮＣ（同期）信号とで構成される。これらのデジタル信号およびＳＹＮＣ信号は、ドットクロック信号に同期しており、１ドットクロック信号毎に、画像の構成要素である１画素の色階調が示されている。ここで、ドットクロック信号の周波数は、画像の総画素数に応じて、２５〜７０ＭＨｚ程度に設定される。
【０００５】
【発明が解決しようとする課題】上述したようなデジタル映像信号は、一般的に、グラフィックアクセラレータと呼ばれる大規模なＬＳＩ(Large Scale Integration) で生成されるが、グラフィックアクセラレータが生成するドットクロック信号は以下の理由（１），（２）から純粋な同期クロック成分の他、位相変調成分を含んでいる。
【０００６】（１）グラフィックアクセラレータでは、受信器のクリスタル発振器からのクロック信号をＰＬＬ回路で周波数変換しているが、このＰＬＬ回路から不必要でかつ有害な信号成分であるスプリアス(Spurious)が漏れだしており、このスプリアスがドットクロック信号の位相変調成分として現れる。
（２）グラフィックアクセラレータが扱う大量のデジタル信号処理に伴うノイズがドットクロックに漏れだしている。例えば、Ｒ，Ｇ，Ｂのデジタル映像信号の伝送では、実際に画像として表示するデータを伝送する期間と、画像表示を行わないブランキング期間とが、水平同期信号の周期で繰り返される。そのため、水平同期信号の周波数を成分とする強い位相変調がドットクロック信号に含まれてしまう。
【０００７】そのため、ドットクロック信号には、主に、水平同期信号の周波数の数分の１から数倍の位置に、位相変調成分が分布している。しかしながら、ドットクロック信号に、このような位相変調成分が含まれると、デジタル映像信号のシリアル伝送に障害が生じてしまい、デジタル映像信号を正確に伝送できないという問題がある。
【０００８】本発明は上述した従来技術の問題点に鑑みてなされ、主に水平同期信号の周波数を成分とする強い位相変調が伝送クロック信号に及ぼす影響を抑制し、デジタル映像信号を正確に伝送できる映像信号伝送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の映像信号伝送装置は、デジタル映像信号に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するための第１のドットクロック信号をＰＬＬ処理して、当該第１のドットクロック信号のＮ（２以上の整数）倍の周波数の第１の伝送クロック信号を生成する第１のＰＬＬ回路と、前記第１のドットクロック信号および前記第１の伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段と、前記シリアル信号を伝送する伝送経路と、前記水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の信号に追従し、前記伝送経路を介して入力した前記シリアル信号をＰＬＬ処理して第２の伝送クロック信号を生成する第２のＰＬＬ回路と、前記第２の伝送クロック信号を、１／Ｎ倍に分周して第２のドットクロック信号を生成する分周回路と、前記第２のドットクロック信号および前記第２の伝送クロック信号に基づいて、前記伝送経路を介して入力したシリアル信号から並列に出力される複数の要素信号を生成する第２の変換手段とを有する。
【００１０】また、本発明の映像信号伝送装置は、デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成して伝送する映像信号伝送装置であって、前記デジタル映像信号に含まれる水平同期信号の周波数より低い遮断周波数を有し、当該遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するためのドットクロック信号をＰＬＬ処理して、当該ドットクロック信号のＮ（２以上の整数）倍の周波数の伝送クロック信号を生成するＰＬＬ回路と、前記ドットクロック信号および前記伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段とを有する。
【００１１】
【発明の実施の形態】以下、本発明の実施形態に係わるデジタル映像信号伝送装置について説明する。図１は、本実施形態のデジタル映像信号伝送装置１のシステム構成図である。図１に示すように、デジタル映像信号伝送装置１は、例えば、パラレル・シリアル（Ｐ／Ｓ）変換器２、シリアル・パラレル（Ｓ／Ｐ）変換器３、伝送ケーブル４、ＰＬＬ回路５、ＰＬＬ回路６および分周器７を有する。
【００１２】ここで、パラレル・シリアル変換器２およびＰＬＬ回路５は、伝送ケーブル４の一端側に配設された送信器に内蔵されている。また、シリアル・パラレル変換器３、ＰＬＬ回路６および分周器７は、伝送ケーブル４の他端に配設された受信器に内蔵されている。
【００１３】ＰＬＬ回路５は、ドットクロック（ＤＯＴＣＬＫ）信号Ｓ１４の周波数に同期して、その周波数をＮ倍に逓倍した周波数を持つ、伝送クロック信号Ｓ５を生成する。本実施形態では、Ｎは４である。尚、Ｎとしては、４の他に１８、２４、２８、３０あるいは３２なども用いることができる。また、ＰＬＬ回路５は、例えば、デジタル映像信号Ｓ９の水平同期信号の周波数ｆHSYNC の１／１０倍以下の遮断周波数ＢＷＰ1 を持ち、ドットクロック信号Ｓ１４に含まれる遮断周波数ＢＷＰ1 を越える周波数の位相変調成分を減衰する。ここで、ＰＬＬ回路５では、遮断周波数ＢＷＰ1 を越える周波数では、周波数が高くなる程、伝送クロック信号Ｓ５は、ドットクロック信号Ｓ１４に対して大きく減衰する。ところで、ＰＬＬ回路５が２次伝達関数特性を持つ場合に、入力信号の位相に対する出力信号の位相の比であるジッタトランスファーＨT （ｓ）は、下記式（１）で示される。
【００１４】
【数１】
ＨT （ｓ）＝ΘO （ｓ）／Θi （ｓ）
＝（２ζ・ωn ・ｓ＋ωn 2 ）／（ｓ2 ＋２ζ・ωn ・ｓ＋ωn 2 ） …（１）
【００１５】上記式（１）において、ΘO （ｓ）は出力信号の位相のラプラス変換を示し、Θi （ｓ）は入力信号の位相のラプラス変換を示す。また、ζはダンピング係数を示し、ωn は自然角周波数を示す。ここで、ＰＬＬ回路５において、ジッタトランスファーＨT （ｓ）が−３ｄＢとなる遮断周波数ＢＷＰ1 (Band Width Point)は、下記式（２）で示される。
【００１６】
【数２】
ＢＷＰ1 ＝ωn ・〔１＋２ζ2 ＋｛１＋（１＋２ζ2 ）2 ｝1/2 〕1/2 …（２）
【００１７】ＰＬＬ回路５では、前述したように遮断周波数ＢＷＰ1 を、水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定している。このように遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定することで、ドットクロック信号Ｓ１４に含まれる水平同期信号の周波数ｆHSYNC の近傍の周波数を持つジッタの位相変調成分は、ＰＬＬ回路５を殆ど通過することができない。すなわち、ドットクロック信号Ｓ１４に基づいて生成されるシリアル信号Ｓ４に生じるジッタを抑制できる。
【００１８】なお、ドットクロック信号Ｓ１４は、前述したように、デジタル映像信号が示す画像の１画素の色階調のデータの区切りを示すときに用いられ、画像の総画素数に応じて、２５〜７０ＭＨｚ程度の周波数を持つように設定されている。
【００１９】パラレル・シリアル変換器２は、デジタル映像信号Ｓ９を構成するデジタルＲ信号Ｓ１０、デジタルＧ信号Ｓ１１、デジタルＢ信号Ｓ１２、ＳＹＮＣ（同期）信号Ｓ１３を入力し、これらの信号を、ＰＬＬ回路５から入力した伝送クロック信号Ｓ５およびドットクロック信号Ｓ１４に基づいて、パラレル・シリアル変換してシリアル信号Ｓ２を生成する。パラレル・シリアル変換器２は、生成したシリアル信号Ｓ２を、伝送ケーブル４を介して、シリアル・パラレル変換器３に出力する。
【００２０】伝送ケーブル４は、例えば、銅線などを用いたモニタケーブルであり、例えば、０．１〜２０ｍ程の長さを有する。
【００２１】ＰＬＬ回路６は、伝送ケーブル４を介して受信器が受信したシリアル信号Ｓ２の周波数に追従し、伝送クロック信号Ｓ６を抽出する。ＰＬＬ回路６は、抽出した伝送クロック信号Ｓ６をシリアル・パラレル変換器３および分周器７に出力する。また、ＰＬＬ回路６は、例えば、デジタル映像信号９の水平同期信号の周波数ｆHSYNC の１０倍以上の遮断周波数ＢＷＰ2 を持ち、シリアル信号Ｓ２に含まれる遮断周波数ＢＷＰ2 以下の周波数の位相変調成分に追従する。ここで、遮断周波数ＢＷＰ2 以下の周波数では、周波数が低い程、追従誤差が小さくなる（良く追従する）。すなわち、ＰＬＬ回路６は、位相変調を持つシリアル信号Ｓ２に正しく追従し、エラーが生じないようにする。図２は、入力信号の位相変調と、出力信号に現れた変調成分ｇと、入力信号の位相変調に対する追従誤差の相対比εとの関係を説明するための図である。図２に示すように、入力信号の位相変調に対する追従誤差の相対比εは、位相変調を大きさ１のフェーザと考えると、下記式（３）で示される。ここで、フェーザとは正弦波信号の振幅と位相を表す指標である。
【００２２】
【数３】
ε（ω）＝｛（１−ｇ・ｃｏｓθ）2 ＋（ｇ・ｓｉｎθ）2 ｝１／２ …（３）
【００２３】なお、式（３）におけるｇ，θは、それぞれ下記式（４），（５）で示される。
【００２４】
【数４】
ｇ＝｜ＨＴ （ω）｜ …（４）
【００２５】
【数５】
θ＝∠｜ＨT （ω）｜ …（５）
【００２６】ＰＬＬ回路６では、シリアル信号Ｓ２の周波数が低い程、角度θは０に近づき、出力信号に現れる変調成分ｇの長さは１に近づき、εは０に近づく。すなわち、出力信号は、入力出力に良く追従する。一方、シリアル信号Ｓ２の周波数が高い程、角度θは大きくなり、出力信号に現れる変調成分ｇは０に近づき、εは１に近づく。すなわち、追従誤差が大きく、出力信号は、入力出力に殆ど追従しない。
【００２７】ＰＬＬ回路６は、遮断周波数ＢＷＰ1 と同様にして上記式（２）から求められる遮断周波数ＢＷＰ2 を、ＰＬＬ回路５とは異なり、水平同期信号の周波数ｆHSYNC の１０倍以上に設定している。このように遮断周波数ＢＷＰ2 を水平同期信号の周波数ｆHSYNC の１０倍以上に設定することで、シリアル信号Ｓ２に含まれる多くの位相変調成分を、伝送クロック信号Ｓ６に残存させることができ、伝送クロック信号Ｓ６のシリアル信号Ｓ２に対する追従誤差を抑制できる。すなわち、伝送時におけるエラーの発生を抑制できる。
【００２８】分周器７は、伝送クロック信号Ｓ６を、Ｎ倍に分周したドットクロック（ＤＯＴＣＬＫ）信号Ｓ７を生成し、これをシリアル・パラレル変換器３に出力する。
【００２９】シリアル・パラレル変換器３は、伝送クロック信号Ｓ６およびドットクロック信号Ｓ７に基づいて、伝送ケーブル４を介して受信したシリアル信号Ｓ４をシリアル・パラレル変換し、デジタル映像信号Ｓ１９を構成するデジタルＲ信号Ｓ２０、デジタルＧ信号Ｓ２１、デジタルＢ信号Ｓ２２、ＳＹＮＣ（同期）信号Ｓ２３を並列に出力する。
【００３０】以下、デジタル映像信号伝送装置１の動作について具体例を挙げて説明する。図３（Ａ）はドットクロックＳ１４のジッタの位相変調の周波数と強度との関係を示す図、（Ｂ）はＰＬＬ回路５のジッタトランスファーと周波数との関係を示す図、（Ｃ）はシリアル信号Ｓ４に含まれるジッタの位相変調強度と周波数との関係を示す図、（Ｄ）はＰＬＬ回路６の相対追従誤差と周波数との関係を示す図、（Ｅ）はＰＬＬ回路６の追従誤差と周波数との関係を示す図である。
【００３１】デジタル映像信号伝送装置１では、先ず、図３（Ａ）に示すようなジッタの変調強度を持つドットクロック信号Ｓ１４が図１に示すＰＬＬ回路５に入力される。ここで、ＰＬＬ回路５は、図３（Ｂ）示すようなＬＰＦ(Low Pass Filter) 特性を持ち、しかも、遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍以下に設定しているため、図３（Ａ）に示すドットクロック信号Ｓ１４に多く含まれる水平同期信号の周波数ｆHSYNC 付近のジッタが大幅に減衰され、当該ジッタが減衰されたドットクロック信号Ｓ１４をＮ倍に逓倍した伝送クロック信号Ｓ５が生成される。
【００３２】この伝送クロック信号Ｓ５は、パラレル・シリアル変換器２に出力される。そして、パラレル・シリアル変換器２では、デジタル映像信号Ｓ９を構成するデジタルＲ信号Ｓ１０、デジタルＧ信号Ｓ１１、デジタルＢ信号Ｓ１２、ＳＹＮＣ（同期）信号Ｓ１３が並列に入力され、これらの信号が、伝送クロック信号Ｓ５およびドットクロック信号Ｓ１４に基づいて、パラレル・シリアル変換され、シリアル信号Ｓ２が生成される。このとき、前述したように、水平同期信号の周波数ｆHSYNC 付近のジッタが大幅に減衰された伝送クロック信号Ｓ５が用いられているため、シリアル信号Ｓ２に含まれるジッタの位相変調強度は、図３（Ｃ）に示すように改善される。
【００３３】そして、シリアル信号Ｓ２が、伝送ケーブル４を介して、シリアル・パラレル変換器３およびＰＬＬ回路６に伝送される。
【００３４】そして、ＰＬＬ回路６において、シリアル信号Ｓ２に含まれる伝送クロック信号に追従して伝送クロック信号Ｓ６が抽出され、この伝送クロック信号Ｓ６がシリアル・パラレル変換器３および分周器７に出力される。このとき、ＰＬＬ回路６は、例えば、前述したように映像信号９の水平同期信号の周波数ｆHSYNC の１０倍以上の遮断周波数ＢＷＰ2 を持つため、図３（Ｄ），（Ｅ）に示すように、伝送クロック信号Ｓ６は、シリアル信号に含まれる伝送クロック信号の位相変調に対して非常に良く追従する。そのため、伝送エラーの発生が抑制される。
【００３５】伝送クロック信号Ｓ６は、分周器７において、１／Ｎ倍に分周され、ドットクロック信号Ｓ７が生成される。ドットクロック信号Ｓ７は、シリアル・パラレル変換器３に出力される。
【００３６】そして、シリアル・パラレル変換器３において、伝送クロック信号Ｓ６およびドットクロック信号Ｓ７に基づいて、伝送ケーブル４を介して受信したシリアル信号Ｓ４がシリアル・パラレル変換され、デジタル映像信号１９を構成するデジタルＲ信号Ｓ２０、デジタルＧ信号Ｓ２１、デジタルＢ信号Ｓ２２、ＳＹＮＣ（同期）信号Ｓ２３が並列に出力される。
【００３７】本発明は上述した実施形態には限定されない。例えば、上述した実施形態では、ドットクロック信号Ｓ１４に含まれるジッタの位相変調強度として図３（Ａ）に示す場合を例示したが、この他の場合にも、同様に、効果を発揮することができる。また、上述した実施形態では、ＰＬＬ回路５の遮断周波数ＢＷＰ1 を水平同期信号の周波数ｆHSYNC の１／１０倍に設定したが、遮断周波数ＢＷＰ1 は周波数ｆHSYNC より低ければ、その他の周波数でもよい。さらに、上述した実施形態では、ＰＬＬ回路６の遮断周波数ＢＷＰ2 を水平同期信号の周波数ｆHSYNC の１０倍に設定したが、遮断周波数ＢＷＰ2 は周波数ｆHSYNC より高ければ、その他の周波数でもよい。
【００３８】
【発明の効果】以上説明したように、本発明の映像信号伝送装置によれば、水平同期信号の周波数の近傍の周波数を成分とする強い位相変調がドットクロック信号に及ぼす影響を抑制し、デジタル映像信号を正確に伝送できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態のデジタル映像信号伝送装置のシステム構成図である。
【図２】図２は、入力信号の位相変調と、出力信号に現れた変調成分ｇと、入力信号の位相変調に対する追従誤差の相対比εとの関係を説明するための図である。
【図３】図３（Ａ）は送信器のドットクロックのジッタの位相変調の周波数と強度との関係を示す図、（Ｂ）は送信器のＰＬＬ回路のジッタトランスファーと周波数の関係を示す図、（Ｃ）はシリアル信号に含まれるジッタの位相変調強度と周波数との関係を示す図、（Ｄ）は受信器のＰＬＬ回路の相対追従誤差と周波数との関係を示す図、（Ｅ）は受信器のＰＬＬ回路の追従誤差と周波数との関係を示す図である。
【符号の説明】
１…デジタル映像信号伝送装置、２…パラレル・シリアル変換器、３…シリアル・パラレル変換器、４…伝送ケーブル、５，６…ＰＬＬ回路、７…分周器、ｆHSYNC …水平同期信号の周波数
【特許請求の範囲】
【請求項１】デジタル映像信号に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するための第１のドットクロック信号をＰＬＬ処理して、当該第１のドットクロック信号のＮ（２以上の整数）倍の周波数の第１の伝送クロック信号を生成する第１のＰＬＬ回路と、前記第１のドットクロック信号および前記第１の伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段と、前記シリアル信号を伝送する伝送経路と、前記水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の位相変調に追従し、前記伝送経路を介して入力した前記シリアル信号をＰＬＬ処理して第２の伝送クロック信号を生成する第２のＰＬＬ回路と、前記第２の伝送クロック信号を、１／Ｎ倍に分周して第２のドットクロック信号を生成する分周回路と、前記第２のドットクロック信号および前記第２の伝送クロック信号に基づいて、前記伝送経路を介して入力したシリアル信号から並列に出力される複数の要素信号を生成する第２の変換手段とを有する映像信号伝送装置。
【請求項２】前記Ｎは、４，１８，２４，２８，３０，または３２である請求項１に記載の映像信号伝送装置。
【請求項３】前記複数の要素信号は、デジタルＲ信号、デジタルＧ信号、デジタルＢ信号および同期信号である請求項１に記載の映像信号伝送装置。
【請求項４】前記第１のＰＬＬ回路は、前記第１の遮断周波数より高い周波数領域で、周波数が高くなる程、前記第１のドットクロック信号に含まれる位相変調成分を大きく減衰する請求項１に記載の映像信号伝送装置。
【請求項５】前記第２のＰＬＬ回路は、前記第２の遮断周波数より低い周波数領域で、周波数が低くなる程、追従誤差が小さくなる請求項１に記載の映像信号伝送装置。
【請求項６】前記伝送経路は、ケーブルである請求項１に記載の映像信号伝送装置。
【請求項７】デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成して伝送する映像信号伝送装置において、前記デジタル映像信号に含まれる水平同期信号の周波数より低い遮断周波数を有し、当該遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するためのドットクロック信号をＰＬＬ処理して、当該ドットクロック信号のＮ（２以上の整数）倍の周波数の伝送クロック信号を生成するＰＬＬ回路と、前記ドットクロック信号および前記伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段とを有する映像信号伝送装置。
【請求項１】デジタル映像信号に含まれる水平同期信号の周波数より低い第１の遮断周波数を有し、当該第１の遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するための第１のドットクロック信号をＰＬＬ処理して、当該第１のドットクロック信号のＮ（２以上の整数）倍の周波数の第１の伝送クロック信号を生成する第１のＰＬＬ回路と、前記第１のドットクロック信号および前記第１の伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段と、前記シリアル信号を伝送する伝送経路と、前記水平同期信号の周波数より高い第２の遮断周波数を有し、当該第２の遮断周波数より低い周波数の位相変調に追従し、前記伝送経路を介して入力した前記シリアル信号をＰＬＬ処理して第２の伝送クロック信号を生成する第２のＰＬＬ回路と、前記第２の伝送クロック信号を、１／Ｎ倍に分周して第２のドットクロック信号を生成する分周回路と、前記第２のドットクロック信号および前記第２の伝送クロック信号に基づいて、前記伝送経路を介して入力したシリアル信号から並列に出力される複数の要素信号を生成する第２の変換手段とを有する映像信号伝送装置。
【請求項２】前記Ｎは、４，１８，２４，２８，３０，または３２である請求項１に記載の映像信号伝送装置。
【請求項３】前記複数の要素信号は、デジタルＲ信号、デジタルＧ信号、デジタルＢ信号および同期信号である請求項１に記載の映像信号伝送装置。
【請求項４】前記第１のＰＬＬ回路は、前記第１の遮断周波数より高い周波数領域で、周波数が高くなる程、前記第１のドットクロック信号に含まれる位相変調成分を大きく減衰する請求項１に記載の映像信号伝送装置。
【請求項５】前記第２のＰＬＬ回路は、前記第２の遮断周波数より低い周波数領域で、周波数が低くなる程、追従誤差が小さくなる請求項１に記載の映像信号伝送装置。
【請求項６】前記伝送経路は、ケーブルである請求項１に記載の映像信号伝送装置。
【請求項７】デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成して伝送する映像信号伝送装置において、前記デジタル映像信号に含まれる水平同期信号の周波数より低い遮断周波数を有し、当該遮断周波数より高い周波数の位相変調成分を減衰させる特性を持ち、前記デジタル映像信号の１画素分のデータを識別するためのドットクロック信号をＰＬＬ処理して、当該ドットクロック信号のＮ（２以上の整数）倍の周波数の伝送クロック信号を生成するＰＬＬ回路と、前記ドットクロック信号および前記伝送クロック信号に基づいて、前記デジタル映像信号を構成する並列に入力された複数の要素信号からシリアル信号を生成する第１の変換手段とを有する映像信号伝送装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開平１１−１２２６３６
【公開日】平成１１年（１９９９）４月３０日
【国際特許分類】
【出願番号】特願平９−２７７１００
【出願日】平成９年（１９９７）１０月９日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成１１年（１９９９）４月３０日
【国際特許分類】
【出願日】平成９年（１９９７）１０月９日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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