映像表示装置の駆動に用いられる半導体装置及び表示装置
【課題】 ドライバの外部端子数を増やすことなく、転送信号の出力振幅の設定数を増やすことができる半導体装置及び表示装置を提供する。
【解決手段】 データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、複数画素を備えて構成される映像表示装置１の映像信号線または走査信号線を駆動する駆動回路と、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタ１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備える。
【解決手段】 データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、複数画素を備えて構成される映像表示装置１の映像信号線または走査信号線を駆動する駆動回路と、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタ１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像表示装置の映像信号線または走査信号線の駆動に用いられる半導体装置、及び、当該半導体装置を用いた表示装置に関する。
【背景技術】
【０００２】
液晶パネルを用いた表示装置は、一般的に、図１０に示すように、液晶パネル１１０、液晶パネル１１０上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１０１の複数、液晶パネル１１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１０２の複数、複数のソース側ドライバ１０１が接続されるソース側基板１０３、複数のゲート側ドライバ１０２が接続されるゲート側基板１０４、及び、各ドライバの制御を行うコントローラ１０５を備えている。
【０００３】
より具体的には、ソース側ドライバ１０１は、ソース側基板１０３を介してコントローラ１０５から出力されるデータ信号、制御信号及びクロック信号を受け付け、データ信号及び制御信号に基づいて映像信号線に液晶パネル１１０のソース線を駆動するための信号を出力する。また、ソース側ドライバ１０１は、制御信号またはクロック信号を転送信号として出力するように構成されている。表示装置１００では、複数のソース側ドライバ１０１が直列に接続され、前段のソース側ドライバ１０１から出力される転送信号が、後段のソース側ドライバ１０１に制御信号またはクロック信号として入力される。
【０００４】
ゲート側ドライバ１０２は、ゲート側基板１０４を介してコントローラ１０５から出力されるデータ信号、制御信号及びクロック信号を受け付け、データ信号及び制御信号に基づいて走査信号線に液晶パネル１１０のゲート線を駆動するための信号を出力する。また、ゲート側ドライバ１０２は、制御信号またはクロック信号を転送信号として出力するように構成されている。表示装置１００では、複数のゲート側ドライバ１０２が直列に接続され、前段のゲート側ドライバ１０２から出力される転送信号が、後段のゲート側ドライバ１０２に制御信号またはクロック信号として入力される。
【０００５】
また、他の表示装置としては、例えば、図１１（ａ）に示すように、液晶パネル２１０と、直列接続された複数のソース側ドライバ２０１と、直列接続された複数のゲート側ドライバ２０２と、各ドライバの制御を行うコントローラ２０３を備える表示装置２００がある。当該表示装置２００は、２つのソース側ドライバ２０２が直接接続できるため、図１０に示す表示装置１００のようにソース側基板１０３を必要としない。同様に、表示装置２００は、２つのゲート側ドライバ２０２が直接接続できるため、図１０に示す表示装置１００のようにゲート側基板１０４を必要としない（例えば、特許文献１及び特許文献２参照）。尚、図１１（ｂ）は、図１１（ａ）に示すドライバの接続部分の拡大図であり、転送信号を伝送する配線２０４、配線２０４に設けられたコンデンサ２０５、転送信号を制御信号またはクロック信号として受け付ける配線２０６を示している。
【０００６】
表示装置２００では、上述したように、図１０に示す表示装置１００と比較して、ソース側基板１０３及びゲート側基板１０４を備える必要がないことから、小型化、軽量化、及び、コストダウンを図ることができる。
【０００７】
尚、ソース側基板１０３及びゲート側基板１０４を備えない他の表示装置としては、例えば、図１２に示すように、液晶パネル３１０と、直列接続された複数のソース側ドライバ３０１と、直列接続された複数のゲート側ドライバ３０２と、各ドライバの制御を行うコントローラ２０３と、を備え、液晶パネル３１０上に、ソース側ドライバ３０１、ゲート側ドライバ３０２、コントローラ３０３、２つのドライバを接続するためのドライバ間配線３０４が配置されている表示装置３００がある。
【０００８】
ここで、複数のドライバを備える表示装置では、２つのドライバ間に形成されたドライバ間配線の配線ノイズを低減することが求められる。
【０００９】
具体的には、図１０に示す表示装置１００では、例えば、ソース側基板１０３及びゲート側基板１０４上に設けられたドライバ間配線にノイズ防止用のコンデンサを配置して、配線ノイズの低減を図っている。また、図１１に示す表示装置２００のように、２つのドライバが直接接続される構成の場合は、転送信号を伝送する配線２０４上にノイズ防止用のコンデンサ２０５を配置することで配線ノイズの低減を図っている。更に、図１２に示す表示装置３００のように、液晶パネル上に２つのドライバを接続するドライバ間配線３０４がある場合は、当該配線３０４にノイズ防止用のコンデンサ３０５を配置することで配線ノイズの低減を図っている（例えば、特許文献３参照）。
【００１０】
ノイズ防止用のコンデンサを配置することにより、特に、電源配線等の場合は、配線ノイズの低減を図ることが可能となっている。
【００１１】
ところで、近年、液晶モジュールの生産効率向上やコスト削減のための部品の共通化が行なわれており、様々な機種の液晶モジュールに同じ汎用ドライバが用いられている。より具体的には、液晶モジュールの機種としては、３原色〜６原色等、画素を形成するドットの色別、１３６６×７６８、１９２０×１０８０、４０９６×２１６０等の画素数別、６０Ｈｚ、１２０Ｈｚ、２４０Ｈｚ等のフレームレート別に様々な機種がある。
【００１２】
尚、液晶パネルの画素を形成するドットの色数が多くなるほど、或いは、画素数が増加するほど、１フレーム当たりの映像信号（データ信号）のデータ量が増加し、データ転送レートが高くなる。また、１フレーム当たりの映像信号のデータ量が同じ場合でも、フレームレートが大きくなると、データ転送レートが高くなる。より具体的には、例えば、４原色、画素数１９２０×１０８０、フレームレート１２０Ｈｚの液晶モジュールにおいて画像を表示する場合、伝送方式にも依存するが、３原色、画素数１３６６×７６８、フレームレート６０Ｈｚの液晶モジュールにおいて画像を表示する場合の数倍のデータ転送レートが必要になる。
【００１３】
データ転送レートが高くなると、転送信号を伝送する伝送路の伝搬損失が大きくなる。具体的には、図１０に示す表示装置１００では、ソース側基板１０３上及びゲート基板１０４上に形成されたドライバ間の伝送路の伝搬損失が大きくなり、図１１に示す表示装置２００では、転送信号を伝送する配線２０４の伝搬損失が大きくなり、図１２に示す表示装置３００では、液晶パネル３１０上に配置された配線３０４の伝搬損失が大きくなる。
【００１４】
ここで、伝播損失の発生原因は大きく２つに分類でき、１つは伝送線路を形成する導体の直列抵抗によって生じる抵抗損、もう１つは基板材料の誘電体を介して流れるリーク電流による誘電損である。図１３は、周波数に対する抵抗損の関係と、周波数に対する誘電損の関係を示している。図１３から分かるように、データ転送レートが大きくなるほど、抵抗損及び誘電損の何れも大きくなっており、これは、データ転送レートが大きくなると、転送信号の減衰量が大きくなることを示している（例えば、特許文献４参照）。
【００１５】
更に、伝送路の伝搬損失の主要な発生原因は抵抗損と誘電損であることから、伝送路の導体、誘電体の種類、形成方法等によって伝播損失が変わる。具体的には、例えば、図１３に示すグラフから、図１０に示す表示装置１００のソース側基板１０３上に形成される配線の場合、導体幅１００ｕｍの配線の抵抗損は、導体幅２００ｕｍの配線の抵抗損の約２倍になり、誘電正接０.０２の配線の誘電損は、誘電正接０.００５の配線の誘電損の約４倍になることが分かる。抵抗損、誘電損の大きい伝送路を用いると伝播損失が大きくなり、ドライバ間を転送される転送信号の減衰量が大きくなる。尚、隣接する配線からのクロストークやプリント基板とケーブル間のインピーダンス不整合による反射等により、転送信号の減衰量は変わる。
【００１６】
以上より、各ドライバが転送信号を良好に伝送するためには、色数や画素数、フレームレートの違いによるデータ量の増大に伴いデータ転送レートが増大することによる伝搬損失の増大や、伝送経路の形成方法等による伝搬損失の違いに対応する必要がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平６−３６８４号公報
【特許文献２】特開２００２−１３２１８０号公報
【特許文献３】特開２００８−００３１９２号公報
【特許文献４】特開２００９−１４１２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ここで、伝搬損失の違いに対応する方法としては、例えば、伝搬損失の違いによる転送信号の減衰量に応じて、各ドライバの転送信号の出力振幅を調整する方法がある。具体的には、例えば、転送信号の減衰量が大きい場合は、転送信号の出力信号振幅を大きくし、次段のドライバが正常に動作する信号振幅を確保する必要がある。一方、転送信号の減衰量が小さい場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。また、データ転送レートの大きい信号（以下、適宜高速信号と称する）を伝送する場合等、輻射ノイズが比較的大きくなる場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。
【００１９】
ドライバの転送信号の出力振幅を調整する方法としては、例えば、転送信号の出力振幅を指定するための振幅調整データを受け付ける専用の端子を備え、転送信号の出力振幅を、振幅調整データに基づいて設定する方法がある。当該方法によれば、転送信号のデータ転送レートに応じて、転送信号の出力振幅を変更できる。
【００２０】
上述したように、ドライバには汎用性が求められており、液晶パネルの色数、画素数、フレームレート数の種類が増大し、データ転送レートも様々に異なることから、転送信号の出力振幅の設定数を相当数設けることが望ましい。しかしながら、出力振幅の設定数を増加させると、振幅調整データのビット数が増加することになるので、振幅調整データを受け付けるための外部端子数を増やす必要があるが、外部端子数を増やすと、チップサイズが大きくなるという問題があった。更に、振幅調整データを伝送するための伝送経路についても外部端子の増加数に応じて増やす必要があり、チップサイズの増加だけでなく、レイアウトが複雑になり、表示装置の製造時間の増大を招く可能性がある。
【００２１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、ドライバの外部端子数を増やすことなく、転送信号の出力振幅の設定数を増やし、ドライバの汎用性を拡大することができる半導体装置を提供する点にある。また、当該半導体装置を用いた表示装置を提供する。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る半導体装置は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする。
【００２３】
更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付ける。
【００２４】
更に好ましくは、上記特徴の半導体装置は、前記振幅調整信号がシリアル信号であり、前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備える。
【００２５】
更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第１モードと、前記振幅調整信号を前記データ入力端子により受け付ける第２モードとを、任意に設定可能に構成される。
【００２６】
更に好ましくは、上記特徴の半導体装置は、前記第１モードで設定可能な複数の前記出力振幅と、前記第２モードで設定可能な複数の前記出力振幅が、夫々異なる。
【００２７】
更に好ましくは、上記特徴の半導体装置は、前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成される。
【００２８】
上記目的を達成するための本発明に係る表示装置は、１つの前記映像表示装置に対し、上記何れかの特徴の半導体装置を複数備え、前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする。
【００２９】
更に好ましくは、上記特徴の表示装置は、後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備える。
【発明の効果】
【００３０】
上記特徴の半導体装置によれば、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、例えば、振幅調整信号をシリアル信号で構成した場合は、１つの外部端子で複数ビットの振幅調整信号を受け付けることが可能になり、転送信号の出力振幅をより多くの種類に設定可能になる。更に、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、データ信号を受け付けるデータ入力端子を用いて振幅調整信号を受け付けるように構成することが可能になり、専用の外部端子を設ける必要が無くなる。
【００３１】
即ち、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成することにより、振幅調整データのビット数が相当数増加したとしても、外部端子を設けない、或いは、１つの外部端子のみで複数ビットの振幅調整データを受け付けることが可能になるので、チップサイズの増大を押えることが可能になる。更に、上記特徴の半導体装置では、振幅調整データのビット数を相当数増加させることが可能であることから、転送信号の出力振幅の設定数を増加させることができ、様々な色数、画素数、フレームレート数の液晶パネルに対応できる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体装置を用いた表示装置の第１実施形態の概略構成例を示す概略ブロック図である。
【図２】本発明に係る半導体装置の第１実施形態の概略構成例を示す概略ブロック図である。
【図３】本発明に係る半導体装置を構成するレジスタ回路の概略構成例を示す概略ブロック図である。
【図４】本発明に係る半導体装置を構成する転送回路の第１実施形態における概略構成例を示す概略ブロック図である。
【図５】本発明に係る半導体装置を用いた表示装置の第２実施形態の概略構成例を示す概略ブロック図である。
【図６】本発明に係る半導体装置の第２実施形態の概略構成例を示す概略ブロック図である。
【図７】本発明に係る半導体装置の第３実施形態の概略構成例を示す概略ブロック図である。
【図８】本発明に係る半導体装置を構成する転送回路の第３実施形態における概略構成例を示す概略ブロック図である。
【図９】本発明に係る半導体装置を構成する転送回路の第３実施形態における処理動作を説明する図である。
【図１０】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１１】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１２】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１３】周波数に対する抵抗損の関係と、周波数に対する誘電損の関係を示すグラフである。
【発明を実施するための形態】
【００３３】
以下、本発明に係る半導体装置（以下、適宜「本発明装置」と略する）及び表示装置の実施形態を図面に基づいて説明する。
【００３４】
〈第１実施形態〉
本発明に係る表示装置及び本発明装置の第１実施形態について、図１〜図４を基に説明する。
【００３５】
先ず、本発明に係る表示装置１の構成について、図１を基に説明する。表示装置１Ａは、図１に示すように、液晶パネル１０、液晶パネル１０上に形成されたＴＦＴのソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１１の複数、液晶パネル１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１２の複数、複数のソース側ドライバ１１が接続されるソース側基板１３、複数のゲート側ドライバ１２が接続されるゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００３６】
ソース側ドライバ１１は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、複数画素を備えて構成される映像表示装置１Ａの映像信号線を駆動する駆動回路と、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタ回路１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路１１ｅに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備えて構成されている。尚、本実施形態では、振幅調整データが２ビットのデータである場合を想定して説明するが、これに限るものではなく、２ビット以上で構成されていれば良い。また、本実施形態では、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。
【００３７】
ソース側ドライバ１１は、本実施形態では、コントローラ１５から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のソース側ドライバ１１は、夫々カスケード接続されており、本実施形態では、１段目のソース側ドライバ１１にはコントローラ１５からクロック信号が入力され、入力されたクロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ１１に出力する。２段目以降のソース側ドライバ１１は、夫々、前段のソース側ドライバ１１から出力される転送信号をクロック信号として受け付け、当該クロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ１１に出力する。尚、本実施形態では、クロック信号を転送信号とする場合について説明したが、これに限るものではなく、制御信号を転送信号としても良いし、クロック信号と制御信号の両方、或いは、他の信号を含めて転送信号としても良い。
【００３８】
ここで、図２は、ソース側ドライバ１１の一構成例を示している。図２に示すソース側ドライバ１１は、データ信号及び制御信号を受け付けるデータ入力端子Ｉｄと、振幅調整信号を受け付ける１つの振幅調整信号入力端子Ｉａと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａと、コマンドデコーダ回路１１ｂと、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆと、を備えている。
【００３９】
シリアル・パラレル変換回路１１ａは、データ入力端子Ｉｄからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂに出力する。また、シリアル・パラレル変換回路１１ａは、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは２ビットの振幅調整データをレジスタ回路１１ｅに出力する。
【００４０】
コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａからデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００４１】
また、コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａに振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。より具体的には、コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａに振幅調整信号が入力された場合は、レジスタ回路１１ｅの振幅調整データの更新を行うために、“Ｈ”レベルのイネーブル信号ＥＮを出力する。振幅調整データの更新後、次の振幅調整データが入力されるまでは、記憶した振幅調整データを保持するために、“Ｌ”レベルのイネーブル信号ＥＮを出力する。
【００４２】
レジスタ回路１１ｅは、コマンドデコーダ回路１１ｂからのレジスタ制御信号であるイネーブル信号ＥＮ及び反転信号ＥＮ＃に基づき、シリアル・パラレル変換回路１１ａからの振幅調整データＤＡＴＡ０〜ＤＡＴＡｎ（ｎ＝振幅調整データのビット数−１、本実施形態ではｎ＝１）の保持・更新を行う。また、記憶した振幅調整データをバスＢ［ｎ：０］を介して転送回路１１ｆに出力する。
【００４３】
ここで、図３（ａ）は、レジスタ回路１１ｅの一構成例を示している。図３（ａ）に示すように、レジスタ回路１１ｅは、振幅調整データのビット数に応じた数の１ビットレジスタＲ０〜Ｒｎを備えて構成されている。本実施形態では、振幅調整データが２ビットである場合を想定していることから、２つの１ビットレジスタＲ０及びＲ１を備えている。１ビットレジスタＲｉ（ｉ＝０〜ｎ）は、イネーブル信号ＥＮ及び反転信号ＥＮ＃に応じて、振幅調整データＤＡＴＡｉの保持・更新を行い、保持された振幅調整データＤＡＴＡｉをバスＢｉに出力する。
【００４４】
図３（ｂ）は、１ビットレジスタＲｉの一構成例を示している。１ビットレジスタは、本実施形態では、反転信号ＥＮ＃が“Ｌ”レベルの場合に入力信号ＤＡＴＡｉの反転信号を出力するインバータＩＮＶ１、入力端子がインバータＩＮＶ１の出力ノードに、出力端子が１ビットレジスタＲｉの出力ノードに夫々接続されたインバータＩＮＶ２、及び、入力端子が１ビットレジスタＲｉの出力ノードに、出力端子がインバータＩＮＶ１の出力ノードに、夫々接続されたインバータＩＮＶ３を備えて構成されている。
【００４５】
図３（ｃ）は、１ビットレジスタＲｉの動作を示している。１ビットレジスタＲｉは、イネーブル信号ＥＮが“Ｈ”レベルの期間はデータの更新期間、“Ｌ”レベルのときはデータの保持期間となっており、イネーブル信号ＥＮが“Ｈ”レベルから“Ｌ”レベルに遷移する時の振幅調整データＤＡＴＡｉを、イネーブル信号が“Ｌ”レベルの期間保持する。
【００４６】
より具体的には、期間ｔ１〜ｔ２はデータの更新期間であり、時間ｔ１において、反転信号ＥＮ＃が“Ｌ”レベルになると、インバータＩＮＶ１がＤＡＴＡｉの反転信号ＤＡＴＡｉ＃を出力する。時間ｔ１では、ＤＡＴＡｉが“Ｈ”レベル、ＤＡＴＡｉ＃が“Ｌ”レベルである。このとき、インバータＩＮＶ２の出力は“Ｈ”レベルになる。次に、期間ｔ２〜ｔ３はデータの保持期間であり、時間ｔ２において、反転信号ＥＮ＃が“Ｈ”レベルになると、インバータＩＮＶ１は、ハイインピーダンス状態となる。このとき、インバータＩＮＶ２は、入力ノードが“Ｌ”レベル、出力ノードが“Ｈ”レベルに維持され、１ビットレジスタＲｉの出力は“Ｈ”レベルに維持される。引き続き、時間ｔ３〜時間ｔ４はデータの更新期間となり、時間ｔ３において、反転信号ＥＮ＃が“Ｌ”レベルになり、インバータＩＮＶ１がＤＡＴＡｉの反転信号ＤＡＴＡｉ＃を出力する。時間ｔ３では、ＤＡＴＡｉが“Ｌ”レベル、ＤＡＴＡｉ＃が“Ｈ”レベルである。このとき、インバータＩＮＶ２の出力は“Ｌ”レベルになる。更に、時間ｔ４以降はデータの保持期間となり、時間ｔ４において、反転信号ＥＮ＃が“Ｈ”レベルになると、インバータＩＮＶ１は、ハイインピーダンス状態となる。このとき、インバータＩＮＶ２は、入力ノードが“Ｈ”レベル、出力ノードが“Ｌ”レベルに維持され、１ビットレジスタＲｉの出力は“Ｌ”レベルに維持される。このようにして、振幅調整データの更新・保持を行う。
【００４７】
転送回路１１ｆは、転送回路１１ｆの最終段を構成する差動増幅回路ＦＥ、レジスタ回路１１ｅに記憶された振幅調整データを後述する電流量調整回路ＣＡで利用可能な信号に変換するビットデコーダ回路ＢＤ、レジスタ回路１１ｅに記憶された振幅調整データが示す振幅に応じて、転送回路１１ｆの最終段に流れる電流量を調整する電流量調整回路ＣＡを備えて構成されている。尚、本実施形態では、振幅調整データが２ビットのデータである場合を想定していることから、転送信号の出力振幅を４つに設定可能である場合について説明する。ここで、図４（ａ）は、転送回路１１ｆの一構成例を示している。
【００４８】
ビットデコーダ回路ＢＤは、図４（ａ）に示すように、レジスタ回路１１ｅからの出力信号Ｂ０〜Ｂｎを信号ＳＴ０〜ＳＴｍ（ｍ＝ｎ×２＋１、ここではｍ＝３）に変換する。ここで、図４（ｂ）はビットデコーダ回路ＢＤの入力信号Ｂ０、Ｂ１と出力信号ＳＴ０〜ＳＴ３の関係を示している。尚、図４（ｂ）に示す表の“１”は“Ｈ”レベルの信号に対応し、“０”は“Ｌ”レベルの信号に対応している。
【００４９】
差動増幅回路ＦＥは、一端が電源電圧に、他端が転送回路１１ｆの出力ノードＮＯｊ（ｊ＝０、１）に接続されたプルアップ素子ＲＰｊと、ゲート端子が転送回路１１ｆの入力ノードＮＩｊに、ソース端子がプルアップ素子ＲＰｊの他端に、ドレイン端子が電流量調整回路ＣＡとの接続ノードＮＡに夫々接続される１対のトランジスタＴｊ（ｊ＝０、１）で構成されている。尚、図示しないが、転送回路１１ｆには、入力されるクロック信号Ｉｃｌｋの反転信号Ｉｃｌｋ＃を生成する回路が構成されており、入力ノードＮＩ１にはクロック信号Ｉｃｌｋが、入力ノードＮＩ０にはクロック信号の反転信号Ｉｃｌｋ＃が入力される。
【００５０】
電流量調整回路ＣＡは、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤからの信号ＳＴ０〜ＳＴｍに応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｋ（ｋ＝０〜ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｋの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｋを備えて構成されている。
【００５１】
より具体的には、電流量調整回路ＣＡは、信号ＳＴｋが“１”の場合、信号ＳＴｋがゲート端子に入力されるスイッチ素子Ｍ１ｋがＯＮ状態となり、電流制限素子Ｍ２ｋのゲート端子にバイアス電圧発生回路からの電圧が印加され、電流制限素子Ｍ２ｋがオン状態になる。これに対し、信号ＳＴｋが“０”の場合、信号ＳＴｋがゲート端子に入力されるスイッチ素子Ｍ１ｋがＯＦＦ状態となり、電流制限素子Ｍ２ｋがＯＦＦ状態になる。ＯＮ状態となる電流制限素子Ｍ２ｋの数（１〜ｍ＋１）により差動増幅回路ＦＥの電流量を（ｍ＋１）段階に設定することができ、これにより、出力振幅が（ｍ＋１）段階に設定できる。ここで、図４（ｃ）は、ＯＮ状態となる電流制限素子Ｍ２ｋの数別に、転送信号Ｏｃｌｋの出力振幅を示している。
【００５２】
より具体的には、（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，０，０，１）となり、スイッチ素子Ｍ１３及び電流制限素子Ｍ２３がＯＮ状態に、スイッチ素子Ｍ１０〜Ｍ１２及び電流制限素子Ｍ２０〜Ｍ２２がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが１つであることから、転送信号の出力振幅は図４（ｃ）のＶ０となる。同様にして、（Ｂ０，Ｂ１）＝（０，１）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，０，１，１）となり、スイッチ素子Ｍ１２、１３及び電流制限素子Ｍ２２、２３がＯＮ状態に、スイッチ素子Ｍ１０、Ｍ１１及び電流制限素子Ｍ２０、Ｍ２１がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが２つであることから、転送信号の出力振幅は図４（ｃ）のＶ１となる。（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，１，１，１）となり、スイッチ素子Ｍ１１〜Ｍ１３及び電流制限素子Ｍ２１〜Ｍ２３がＯＮ状態に、スイッチ素子Ｍ１０及び電流制限素子Ｍ２０がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが３つであることから、転送信号の出力振幅は図４（ｃ）のＶ２となる。（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（１，１，１，１）となり、スイッチ素子Ｍ１０〜Ｍ１３及び電流制限素子Ｍ２０〜Ｍ２３の全てがＯＮ状態になる。ＯＮ状態となる電流制限素子Ｍ２ｋが４つであることから、転送信号の出力振幅は図４（ｃ）のＶ３となる。尚、図４（ａ）に示す回路では、転送信号の出力振幅は、入力されるクロック信号の振幅にも依存することから、クロック信号の振幅により出力振幅Ｖ０〜Ｖ３は異なる場合がある。但し、差動増幅回路ＦＥを多段にする事で入力されるクロック信号の振幅依存性をなくす事が可能である。
【００５３】
上述したように、ソース側ドライバ１１にレジスタ回路１１ｅを設け、シリアル信号の振幅調整信号を受け付ける構成にすることにより、１つの振幅調整信号入力端子Ｉａのみで、複数段階（４段階以上）の出力振幅を設定可能になる。尚、振幅調整信号をシリアル信号で構成するので、振幅調整データが３ビット以上の場合でも、振幅調整信号入力端子を構成する外部端子を増やす必要がない。
【００５４】
ゲート側ドライバ１２は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、映像表示装置１Ａの走査信号線を駆動する駆動回路と、振幅調整信号によって入力される振幅調整データを保持するレジスタ回路１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路１１ｅに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備えて構成されている。また、本実施形態では、ソース側ドライバ１１と同様に、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。
【００５５】
更に、ゲート側ドライバ１２は、本実施形態では、ソース側ドライバ１１と同様に、コントローラ１５から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のゲート側ドライバ１２は、ソース側ドライバ１１と同様に、夫々カスケード接続されている。
【００５６】
尚、ゲート側ドライバ１２は、駆動対象が走査信号線である点でソース側ドライバ１１と異なるが、ソース側ドライバ１１と回路構成は同じである。
【００５７】
〈第２実施形態〉
本発明に係る表示装置及び本発明装置の第２実施形態について、図５及び図６を基に説明する。第１実施形態では、ソース側ドライバ１１について、振幅調整信号を振幅調整信号入力端子Ｉａから入力する場合について説明したが、本実施形態では、振幅調整信号入力端子Ｉａを設けず、データ入力端子Ｉｄを用いて振幅調整信号を入力する場合について説明する。
【００５８】
本実施形態の表示装置１Ｂは、図５に示すように、液晶パネル１０、液晶パネル１０上に形成されたＴＦＴのソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１１’の複数、液晶パネル１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１２’の複数、複数のソース側ドライバ１１’が接続されるソース側基板１３、複数のゲート側ドライバ１２’が接続されるゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００５９】
ソース側ドライバ１１’は、本実施形態では、図６に示すように、データ信号、制御信号及び振幅調整信号を時分割で受け付けるデータ入力端子Ｉｄと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａ’と、コマンドデコーダ回路１１ｂ’と、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆと、を備えている。尚、シフトレジスタ・レベルシフタ回路１１ｃ、信号線駆動用バッファ１１ｄ、レジスタ回路１１ｅ、及び、転送回路１１ｆの構成は、上記第１実施形態と同じである。
【００６０】
シリアル・パラレル変換回路１１ａ’は、データ入力端子Ｉｄからデータ信号及び制御信号が時分割で入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂに出力する。また、シリアル・パラレル変換回路１１ａ’は、データ入力端子Ｉｄから振幅調整信号を受け付けるように構成されており、振幅調整信号を受け付けると、シリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ’に出力する。
【００６１】
コマンドデコーダ回路１１ｂ’は、シリアル・パラレル変換回路１１ａ’からデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００６２】
また、コマンドデコーダ回路１１ｂ’は、シリアル・パラレル変換回路１１ａ’に振幅調整信号が入力された場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路１１ｅに出力すると共に、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。
【００６３】
本実施形態では、データ入力端子Ｉｄから振幅調整信号を受け付けるように構成したので、振幅調整信号を受け付けるための専用の端子を設けること無く、複数段階に転送信号の出力振幅を調整可能になる。
【００６４】
尚、ゲート側ドライバ１２’は、駆動対象が走査信号線である点でソース側ドライバ１１’と異なるが、第１実施形態と同様に、ソース側ドライバ１１’と回路構成は同じである。
【００６５】
〈第３実施形態〉
本発明に係る表示装置及び本発明装置の第３実施形態について、図７〜図９を基に説明する。
【００６６】
尚、上記第１実施形態では、ソース側ドライバ１１が、振幅調整信号入力端子Ｉａにより振幅調整信号を受け付ける場合について、上記第２実施形態では、ソース側ドライバ１１’が、データ入力端子Ｉｄにより振幅調整信号を受け付ける場合について説明したが、本実施形態では、振幅調整信号入力端子Ｉａにより振幅調整信号を受け付ける第１モードと、データ入力端子Ｉｄにより振幅調整信号を受け付ける第２モードの何れか一方を選択する場合について説明する。
【００６７】
本実施形態の表示装置１Ｃは、図１に示す第１実施形態の場合と同様に、液晶パネル１０、ソース側ドライバ１１”の複数、ゲート側ドライバ１２”の複数、ソース側基板１３、ゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００６８】
ソース側ドライバ１１”は、本実施形態では、図７に示すように、データ信号、制御信号及び振幅調整信号を受け付けるデータ入力端子Ｉｄと、振幅調整信号を受け付ける１つの振幅調整信号入力端子Ｉａと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａ”と、コマンドデコーダ回路１１ｂ”と、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆ”と、を備えている。
【００６９】
シリアル・パラレル変換回路１１ａ”は、データ入力端子Ｉｄからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ”に出力する。
【００７０】
また、シリアル・パラレル変換回路１１ａ”は、本実施形態では、テストモード等を設定するための他の外部端子Ｉｅを利用して、第１モードまたは第２モードを指定するモード選択信号を受け付ける。尚、第１モード及び第２モードのモード切り替え信号を受け付けるモード設定端子を設けても良いし、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、第１モードが選択されたと判定し、データ入力端子Ｉｄからデータ信号及び制御信号が入力された後に振幅調整信号が更に入力された場合に、第２モードが選択されたと判定する等、モード設定信号を入力しない構成としても良い。
【００７１】
シリアル・パラレル変換回路１１ａ”は、モード選択信号により第１モードが選択されている場合において、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは２ビットの振幅調整データをレジスタ回路１１ｅに出力する。シリアル・パラレル変換回路１１ａ”は、モード選択信号により第２モードが選択されている場合において、データ入力端子Ｉｄから振幅調整信号を受け付けた場合は、シリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ”に出力する。
【００７２】
コマンドデコーダ回路１１ｂ”は、シリアル・パラレル変換回路１１ａ”からデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００７３】
また、コマンドデコーダ回路１１ｂ”は、モード選択信号により第１モードが選択されている場合において、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。コマンドデコーダ回路１１ｂ”は、モード選択信号により第２モードが選択されている場合において、データ入力端子Ｉｄから振幅調整信号を受け付けた場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路１１ｅに出力すると共に、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。
【００７４】
更に、本実施形態のコマンドデコーダ回路１１ｂ”は、選択されたモードに応じて、後述する転送回路１１ｆ”のビットデコーダ回路ＢＤ０、ＢＤ１を制御するための入力選択信号を生成し、転送回路１１ｆ”に出力する。具体的には、第１モードが選択されている場合は、“Ｈ”レベルの入力選択信号Ｉｓを生成し、第２モードが選択されている場合は、“Ｌ”レベルの入力選択信号Ｉｓを生成する。
【００７５】
転送回路１１ｆ”は、図８に示すように、転送回路１１ｆ”の最終段を構成する差動増幅回路ＦＥ、ビットデコーダ回路ＢＤ０、ＢＤ１、差動増幅回路ＦＥに流れる電流量を調整する２つの電流量調整回路ＣＡ０、ＣＡ１を備えて構成されている。尚、差動増幅回路ＦＥの構成は、上記第１及び第２実施形態と同じである。
【００７６】
ビットデコーダ回路ＢＤ０は、レジスタ回路１１ｅから出力信号Ｂ０〜Ｂｎを受け付け、コマンドデコーダ回路１１ｂ”から１ビットの入力選択信号Ｉｓを受け付け、入力選択信号Ｉｓが“Ｈ”レベルの場合に、信号Ｂ０〜Ｂｎを信号ＳＴ０〜ＳＴｍ（ｍ＝ｎ×２＋１、ここではｍ＝３）に変換し、差動増幅回路ＦＥに流れる電流量を調整する電流量調整回路ＣＡ０に出力する。尚、入力選択信号Ｉｓが“Ｌ”レベルの場合は、信号ＳＴ０〜ＳＴｍは全て“Ｌ”レベルとなる。
【００７７】
ビットデコーダ回路ＢＤ１は、レジスタ回路１１ｅから出力信号Ｂ０〜Ｂｎを受け付け、コマンドデコーダ回路１１ｂ”から入力選択信号Ｉｓの反転信号Ｉｓ＃を受け付け、信号Ｉｓ＃が“Ｈ”レベルの場合に、信号Ｂ０〜Ｂｎを信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）、図８ではＳＴ４〜ＳＴ７に変換し、差動増幅回路ＦＥに流れる電流量を調整する電流量調整回路ＣＡ１に出力する。尚、信号Ｉｓ＃が“Ｌ”レベルの場合は、信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）は全て“Ｌ”レベルとなる。
【００７８】
ここで、図９（ａ）は、入力選択信号Ｉｓ、信号Ｂ０、Ｂ１と信号ＳＴ０〜ＳＴ７の関係を示している。
【００７９】
電流量調整回路ＣＡ０は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤ０からの信号ＳＴ０〜ＳＴｍ、本実施形態ではＳＴ０〜ＳＴ３に応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｋ（ｋ＝０〜ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｋの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｋを備えて構成されている。
【００８０】
電流量調整回路ＣＡ１は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤ１からの信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）、本実施形態ではＳＴ４〜ＳＴ７に応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｈ（ｈ＝ｍ＋１〜２ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｈの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｈを備えて構成されている。
【００８１】
尚、電流量調整回路ＣＡ０の電流制限素子Ｍ２ｋと、電流量調整回路ＣＡ１の電流制限素子Ｍ２ｈは、異なるサイズのトランジスタで構成されている。これにより、ＯＮ状態の電流制限素子Ｍ２の数が同じ場合であっても、電流量調整回路ＣＡ０の電流制限素子Ｍ２ｋがＯＮ状態となる場合と、電流量調整回路ＣＡ１の電流制限素子Ｍ２ｈがＯＮ状態となる場合とでは、差動増幅回路ＦＥに流れる電流量が異なることになり、差動増幅回路ＦＥから出力される転送信号の出力振幅も異なることになり、転送信号の出力振幅を８種類に設定可能になる。
【００８２】
次に、転送回路１１ｆ”の動作について説明する。尚、簡単のため、振幅調整データが２ビット（ｎ＝１、ｍ＝４）の場合について説明する。
【００８３】
第１モードにおいて、“Ｈ”レベルの入力選択信号Ｉｓが入力されると、ビットデコーダ回路ＢＤ０は、図９（ａ）に示す表に従って、信号Ｂ０、Ｂ１に応じた信号ＳＴ０〜ＳＴ３を出力する。これにより、電流量調整回路ＣＡ０では、信号ＳＴ０〜ＳＴ３により振幅調整データで指定された数の電流制限素子Ｍ２ｋがＯＮ状態となり、差動増幅回路ＦＥでは、ＯＮ状態の電流制限素子Ｍ２ｋの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がＶ０〜Ｖ３の転送信号が出力される。尚、ビットデコーダ回路ＢＤ１は、“Ｈ”レベルの入力選択信号Ｉｓの反転信号Ｉｓ＃、即ち、“Ｌ”レベルの信号Ｉｓ＃が入力されると、信号ＳＴ４〜ＳＴ７が全て“Ｌ”レベルとなる。電流制限回路ＣＡ１では、信号ＳＴ４〜ＳＴ７が“Ｌ”レベルとなるので全ての電流制限素子Ｍ２ｈがＯＦＦ状態となる。
【００８４】
第２モードにおいて、“Ｈ”レベルの信号Ｉｓ＃（“Ｌ”レベルの入力選択信号Ｉｓ）が入力されると、ビットデコーダ回路ＢＤ１は、図９（ａ）に示す表に従って、信号Ｂ０、Ｂ１に応じた信号ＳＴ４〜ＳＴ７を出力する。これにより、電流量調整回路ＣＡ１では、信号ＳＴ４〜ＳＴ７により振幅調整データで指定された数の電流制限素子Ｍ２ｈがＯＮ状態となり、差動増幅回路ＦＥでは、ＯＮ状態の電流制限素子Ｍ２ｈの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がＶ４〜Ｖ７の転送信号が出力される。尚、ビットデコーダ回路ＢＤ０は、“Ｌ”レベルの入力選択信号Ｉｓが入力されると、信号ＳＴ０〜ＳＴ３が全て“Ｌ”レベルとなる。電流制限回路ＣＡ０では、信号ＳＴ０〜ＳＴ３が“Ｌ”レベルとなるので全ての電流制限素子Ｍ２ｋがＯＦＦ状態となる。
【００８５】
尚、ゲート側ドライバ１２”は、駆動対象が走査信号線である点でソース側ドライバ１１”と異なるが、第１及び第２実施形態と同様に、ソース側ドライバ１１”と回路構成は同じである。本実施形態において、ソース側ドライバ１１”とゲート側ドライバ１２”で、選択されるモードが異なっていても良い。
【００８６】
〈別実施形態〉
〈１〉上記第１〜第３実施形態において、コントローラ１５は、所定のソース側ドライバ１１から後段のソース側ドライバ１１までの伝送経路の状態に応じて、ソース側ドライバ１１別に転送信号の振幅を設定し、ソース側ドライバ１１の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。
【００８７】
同様に、コントローラ１５は、所定のゲート側ドライバ１２から後段のゲート側ドライバ１２までの伝送経路の状態に応じて、ゲート側ドライバ１２別に転送信号の振幅を設定し、ゲート側ドライバ１２の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。
【００８８】
〈２〉上記第１〜第３実施形態において、振幅調整信号の入力及びレジスタの更新・保持は、データ信号及び制御信号の入力タイミングとは関係なく、任意のタイミングで実施される場合を想定して説明したが、これに限るものではない。
【００８９】
例えば、振幅調整信号の入力及びレジスタの更新・保持は、周期的に実施しても良い。周期的に振幅調整信号の入力及びレジスタの更新・保持を行う場合は、誤った振幅調整データが入力され更新・保持されたとしても、一定周期後にレジスタ回路１１ｅを更新するので、早期に正しいデータに更新することが可能になる。
【符号の説明】
【００９０】
１ 本発明に係る表示装置
１０ 液晶パネル
１１ ソース側ドライバ（本発明に係る半導体装置）
１１ａ シリアル・パラレル変換回路
１１ｂ コマンドデコーダ回路
１１ｃ シフトレジスタ・レベルシフタ回路
１１ｄ 信号線駆動用バッファ
１１ｅ レジスタ回路
１１ｆ 転送回路
１２ ゲート側ドライバ（本発明に係る半導体装置）
１３ ソース側基板
１４ ゲート側基板
１５ コントローラ
Ｒ レジスタ
ＩＮＶ１ インバータ回路
ＩＮＶ２ インバータ回路
ＩＮＶ３ インバータ回路
ＢＤ ビットデコーダ回路
ＣＡ 電流量調整回路
Ｍ スイッチ素子
ＦＥ 差動増幅回路
ＲＰ プルアップ抵抗
Ｔ トランジスタ
【技術分野】
【０００１】
本発明は、映像表示装置の映像信号線または走査信号線の駆動に用いられる半導体装置、及び、当該半導体装置を用いた表示装置に関する。
【背景技術】
【０００２】
液晶パネルを用いた表示装置は、一般的に、図１０に示すように、液晶パネル１１０、液晶パネル１１０上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１０１の複数、液晶パネル１１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１０２の複数、複数のソース側ドライバ１０１が接続されるソース側基板１０３、複数のゲート側ドライバ１０２が接続されるゲート側基板１０４、及び、各ドライバの制御を行うコントローラ１０５を備えている。
【０００３】
より具体的には、ソース側ドライバ１０１は、ソース側基板１０３を介してコントローラ１０５から出力されるデータ信号、制御信号及びクロック信号を受け付け、データ信号及び制御信号に基づいて映像信号線に液晶パネル１１０のソース線を駆動するための信号を出力する。また、ソース側ドライバ１０１は、制御信号またはクロック信号を転送信号として出力するように構成されている。表示装置１００では、複数のソース側ドライバ１０１が直列に接続され、前段のソース側ドライバ１０１から出力される転送信号が、後段のソース側ドライバ１０１に制御信号またはクロック信号として入力される。
【０００４】
ゲート側ドライバ１０２は、ゲート側基板１０４を介してコントローラ１０５から出力されるデータ信号、制御信号及びクロック信号を受け付け、データ信号及び制御信号に基づいて走査信号線に液晶パネル１１０のゲート線を駆動するための信号を出力する。また、ゲート側ドライバ１０２は、制御信号またはクロック信号を転送信号として出力するように構成されている。表示装置１００では、複数のゲート側ドライバ１０２が直列に接続され、前段のゲート側ドライバ１０２から出力される転送信号が、後段のゲート側ドライバ１０２に制御信号またはクロック信号として入力される。
【０００５】
また、他の表示装置としては、例えば、図１１（ａ）に示すように、液晶パネル２１０と、直列接続された複数のソース側ドライバ２０１と、直列接続された複数のゲート側ドライバ２０２と、各ドライバの制御を行うコントローラ２０３を備える表示装置２００がある。当該表示装置２００は、２つのソース側ドライバ２０２が直接接続できるため、図１０に示す表示装置１００のようにソース側基板１０３を必要としない。同様に、表示装置２００は、２つのゲート側ドライバ２０２が直接接続できるため、図１０に示す表示装置１００のようにゲート側基板１０４を必要としない（例えば、特許文献１及び特許文献２参照）。尚、図１１（ｂ）は、図１１（ａ）に示すドライバの接続部分の拡大図であり、転送信号を伝送する配線２０４、配線２０４に設けられたコンデンサ２０５、転送信号を制御信号またはクロック信号として受け付ける配線２０６を示している。
【０００６】
表示装置２００では、上述したように、図１０に示す表示装置１００と比較して、ソース側基板１０３及びゲート側基板１０４を備える必要がないことから、小型化、軽量化、及び、コストダウンを図ることができる。
【０００７】
尚、ソース側基板１０３及びゲート側基板１０４を備えない他の表示装置としては、例えば、図１２に示すように、液晶パネル３１０と、直列接続された複数のソース側ドライバ３０１と、直列接続された複数のゲート側ドライバ３０２と、各ドライバの制御を行うコントローラ２０３と、を備え、液晶パネル３１０上に、ソース側ドライバ３０１、ゲート側ドライバ３０２、コントローラ３０３、２つのドライバを接続するためのドライバ間配線３０４が配置されている表示装置３００がある。
【０００８】
ここで、複数のドライバを備える表示装置では、２つのドライバ間に形成されたドライバ間配線の配線ノイズを低減することが求められる。
【０００９】
具体的には、図１０に示す表示装置１００では、例えば、ソース側基板１０３及びゲート側基板１０４上に設けられたドライバ間配線にノイズ防止用のコンデンサを配置して、配線ノイズの低減を図っている。また、図１１に示す表示装置２００のように、２つのドライバが直接接続される構成の場合は、転送信号を伝送する配線２０４上にノイズ防止用のコンデンサ２０５を配置することで配線ノイズの低減を図っている。更に、図１２に示す表示装置３００のように、液晶パネル上に２つのドライバを接続するドライバ間配線３０４がある場合は、当該配線３０４にノイズ防止用のコンデンサ３０５を配置することで配線ノイズの低減を図っている（例えば、特許文献３参照）。
【００１０】
ノイズ防止用のコンデンサを配置することにより、特に、電源配線等の場合は、配線ノイズの低減を図ることが可能となっている。
【００１１】
ところで、近年、液晶モジュールの生産効率向上やコスト削減のための部品の共通化が行なわれており、様々な機種の液晶モジュールに同じ汎用ドライバが用いられている。より具体的には、液晶モジュールの機種としては、３原色〜６原色等、画素を形成するドットの色別、１３６６×７６８、１９２０×１０８０、４０９６×２１６０等の画素数別、６０Ｈｚ、１２０Ｈｚ、２４０Ｈｚ等のフレームレート別に様々な機種がある。
【００１２】
尚、液晶パネルの画素を形成するドットの色数が多くなるほど、或いは、画素数が増加するほど、１フレーム当たりの映像信号（データ信号）のデータ量が増加し、データ転送レートが高くなる。また、１フレーム当たりの映像信号のデータ量が同じ場合でも、フレームレートが大きくなると、データ転送レートが高くなる。より具体的には、例えば、４原色、画素数１９２０×１０８０、フレームレート１２０Ｈｚの液晶モジュールにおいて画像を表示する場合、伝送方式にも依存するが、３原色、画素数１３６６×７６８、フレームレート６０Ｈｚの液晶モジュールにおいて画像を表示する場合の数倍のデータ転送レートが必要になる。
【００１３】
データ転送レートが高くなると、転送信号を伝送する伝送路の伝搬損失が大きくなる。具体的には、図１０に示す表示装置１００では、ソース側基板１０３上及びゲート基板１０４上に形成されたドライバ間の伝送路の伝搬損失が大きくなり、図１１に示す表示装置２００では、転送信号を伝送する配線２０４の伝搬損失が大きくなり、図１２に示す表示装置３００では、液晶パネル３１０上に配置された配線３０４の伝搬損失が大きくなる。
【００１４】
ここで、伝播損失の発生原因は大きく２つに分類でき、１つは伝送線路を形成する導体の直列抵抗によって生じる抵抗損、もう１つは基板材料の誘電体を介して流れるリーク電流による誘電損である。図１３は、周波数に対する抵抗損の関係と、周波数に対する誘電損の関係を示している。図１３から分かるように、データ転送レートが大きくなるほど、抵抗損及び誘電損の何れも大きくなっており、これは、データ転送レートが大きくなると、転送信号の減衰量が大きくなることを示している（例えば、特許文献４参照）。
【００１５】
更に、伝送路の伝搬損失の主要な発生原因は抵抗損と誘電損であることから、伝送路の導体、誘電体の種類、形成方法等によって伝播損失が変わる。具体的には、例えば、図１３に示すグラフから、図１０に示す表示装置１００のソース側基板１０３上に形成される配線の場合、導体幅１００ｕｍの配線の抵抗損は、導体幅２００ｕｍの配線の抵抗損の約２倍になり、誘電正接０.０２の配線の誘電損は、誘電正接０.００５の配線の誘電損の約４倍になることが分かる。抵抗損、誘電損の大きい伝送路を用いると伝播損失が大きくなり、ドライバ間を転送される転送信号の減衰量が大きくなる。尚、隣接する配線からのクロストークやプリント基板とケーブル間のインピーダンス不整合による反射等により、転送信号の減衰量は変わる。
【００１６】
以上より、各ドライバが転送信号を良好に伝送するためには、色数や画素数、フレームレートの違いによるデータ量の増大に伴いデータ転送レートが増大することによる伝搬損失の増大や、伝送経路の形成方法等による伝搬損失の違いに対応する必要がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平６−３６８４号公報
【特許文献２】特開２００２−１３２１８０号公報
【特許文献３】特開２００８−００３１９２号公報
【特許文献４】特開２００９−１４１２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ここで、伝搬損失の違いに対応する方法としては、例えば、伝搬損失の違いによる転送信号の減衰量に応じて、各ドライバの転送信号の出力振幅を調整する方法がある。具体的には、例えば、転送信号の減衰量が大きい場合は、転送信号の出力信号振幅を大きくし、次段のドライバが正常に動作する信号振幅を確保する必要がある。一方、転送信号の減衰量が小さい場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。また、データ転送レートの大きい信号（以下、適宜高速信号と称する）を伝送する場合等、輻射ノイズが比較的大きくなる場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。
【００１９】
ドライバの転送信号の出力振幅を調整する方法としては、例えば、転送信号の出力振幅を指定するための振幅調整データを受け付ける専用の端子を備え、転送信号の出力振幅を、振幅調整データに基づいて設定する方法がある。当該方法によれば、転送信号のデータ転送レートに応じて、転送信号の出力振幅を変更できる。
【００２０】
上述したように、ドライバには汎用性が求められており、液晶パネルの色数、画素数、フレームレート数の種類が増大し、データ転送レートも様々に異なることから、転送信号の出力振幅の設定数を相当数設けることが望ましい。しかしながら、出力振幅の設定数を増加させると、振幅調整データのビット数が増加することになるので、振幅調整データを受け付けるための外部端子数を増やす必要があるが、外部端子数を増やすと、チップサイズが大きくなるという問題があった。更に、振幅調整データを伝送するための伝送経路についても外部端子の増加数に応じて増やす必要があり、チップサイズの増加だけでなく、レイアウトが複雑になり、表示装置の製造時間の増大を招く可能性がある。
【００２１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、ドライバの外部端子数を増やすことなく、転送信号の出力振幅の設定数を増やし、ドライバの汎用性を拡大することができる半導体装置を提供する点にある。また、当該半導体装置を用いた表示装置を提供する。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る半導体装置は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする。
【００２３】
更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付ける。
【００２４】
更に好ましくは、上記特徴の半導体装置は、前記振幅調整信号がシリアル信号であり、前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備える。
【００２５】
更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第１モードと、前記振幅調整信号を前記データ入力端子により受け付ける第２モードとを、任意に設定可能に構成される。
【００２６】
更に好ましくは、上記特徴の半導体装置は、前記第１モードで設定可能な複数の前記出力振幅と、前記第２モードで設定可能な複数の前記出力振幅が、夫々異なる。
【００２７】
更に好ましくは、上記特徴の半導体装置は、前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成される。
【００２８】
上記目的を達成するための本発明に係る表示装置は、１つの前記映像表示装置に対し、上記何れかの特徴の半導体装置を複数備え、前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする。
【００２９】
更に好ましくは、上記特徴の表示装置は、後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備える。
【発明の効果】
【００３０】
上記特徴の半導体装置によれば、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、例えば、振幅調整信号をシリアル信号で構成した場合は、１つの外部端子で複数ビットの振幅調整信号を受け付けることが可能になり、転送信号の出力振幅をより多くの種類に設定可能になる。更に、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、データ信号を受け付けるデータ入力端子を用いて振幅調整信号を受け付けるように構成することが可能になり、専用の外部端子を設ける必要が無くなる。
【００３１】
即ち、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成することにより、振幅調整データのビット数が相当数増加したとしても、外部端子を設けない、或いは、１つの外部端子のみで複数ビットの振幅調整データを受け付けることが可能になるので、チップサイズの増大を押えることが可能になる。更に、上記特徴の半導体装置では、振幅調整データのビット数を相当数増加させることが可能であることから、転送信号の出力振幅の設定数を増加させることができ、様々な色数、画素数、フレームレート数の液晶パネルに対応できる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体装置を用いた表示装置の第１実施形態の概略構成例を示す概略ブロック図である。
【図２】本発明に係る半導体装置の第１実施形態の概略構成例を示す概略ブロック図である。
【図３】本発明に係る半導体装置を構成するレジスタ回路の概略構成例を示す概略ブロック図である。
【図４】本発明に係る半導体装置を構成する転送回路の第１実施形態における概略構成例を示す概略ブロック図である。
【図５】本発明に係る半導体装置を用いた表示装置の第２実施形態の概略構成例を示す概略ブロック図である。
【図６】本発明に係る半導体装置の第２実施形態の概略構成例を示す概略ブロック図である。
【図７】本発明に係る半導体装置の第３実施形態の概略構成例を示す概略ブロック図である。
【図８】本発明に係る半導体装置を構成する転送回路の第３実施形態における概略構成例を示す概略ブロック図である。
【図９】本発明に係る半導体装置を構成する転送回路の第３実施形態における処理動作を説明する図である。
【図１０】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１１】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１２】従来技術に係る表示装置の概略構成例を示す概略ブロック図である。
【図１３】周波数に対する抵抗損の関係と、周波数に対する誘電損の関係を示すグラフである。
【発明を実施するための形態】
【００３３】
以下、本発明に係る半導体装置（以下、適宜「本発明装置」と略する）及び表示装置の実施形態を図面に基づいて説明する。
【００３４】
〈第１実施形態〉
本発明に係る表示装置及び本発明装置の第１実施形態について、図１〜図４を基に説明する。
【００３５】
先ず、本発明に係る表示装置１の構成について、図１を基に説明する。表示装置１Ａは、図１に示すように、液晶パネル１０、液晶パネル１０上に形成されたＴＦＴのソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１１の複数、液晶パネル１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１２の複数、複数のソース側ドライバ１１が接続されるソース側基板１３、複数のゲート側ドライバ１２が接続されるゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００３６】
ソース側ドライバ１１は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、複数画素を備えて構成される映像表示装置１Ａの映像信号線を駆動する駆動回路と、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタ回路１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路１１ｅに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備えて構成されている。尚、本実施形態では、振幅調整データが２ビットのデータである場合を想定して説明するが、これに限るものではなく、２ビット以上で構成されていれば良い。また、本実施形態では、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。
【００３７】
ソース側ドライバ１１は、本実施形態では、コントローラ１５から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のソース側ドライバ１１は、夫々カスケード接続されており、本実施形態では、１段目のソース側ドライバ１１にはコントローラ１５からクロック信号が入力され、入力されたクロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ１１に出力する。２段目以降のソース側ドライバ１１は、夫々、前段のソース側ドライバ１１から出力される転送信号をクロック信号として受け付け、当該クロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ１１に出力する。尚、本実施形態では、クロック信号を転送信号とする場合について説明したが、これに限るものではなく、制御信号を転送信号としても良いし、クロック信号と制御信号の両方、或いは、他の信号を含めて転送信号としても良い。
【００３８】
ここで、図２は、ソース側ドライバ１１の一構成例を示している。図２に示すソース側ドライバ１１は、データ信号及び制御信号を受け付けるデータ入力端子Ｉｄと、振幅調整信号を受け付ける１つの振幅調整信号入力端子Ｉａと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａと、コマンドデコーダ回路１１ｂと、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆと、を備えている。
【００３９】
シリアル・パラレル変換回路１１ａは、データ入力端子Ｉｄからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂに出力する。また、シリアル・パラレル変換回路１１ａは、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは２ビットの振幅調整データをレジスタ回路１１ｅに出力する。
【００４０】
コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａからデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００４１】
また、コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａに振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。より具体的には、コマンドデコーダ回路１１ｂは、シリアル・パラレル変換回路１１ａに振幅調整信号が入力された場合は、レジスタ回路１１ｅの振幅調整データの更新を行うために、“Ｈ”レベルのイネーブル信号ＥＮを出力する。振幅調整データの更新後、次の振幅調整データが入力されるまでは、記憶した振幅調整データを保持するために、“Ｌ”レベルのイネーブル信号ＥＮを出力する。
【００４２】
レジスタ回路１１ｅは、コマンドデコーダ回路１１ｂからのレジスタ制御信号であるイネーブル信号ＥＮ及び反転信号ＥＮ＃に基づき、シリアル・パラレル変換回路１１ａからの振幅調整データＤＡＴＡ０〜ＤＡＴＡｎ（ｎ＝振幅調整データのビット数−１、本実施形態ではｎ＝１）の保持・更新を行う。また、記憶した振幅調整データをバスＢ［ｎ：０］を介して転送回路１１ｆに出力する。
【００４３】
ここで、図３（ａ）は、レジスタ回路１１ｅの一構成例を示している。図３（ａ）に示すように、レジスタ回路１１ｅは、振幅調整データのビット数に応じた数の１ビットレジスタＲ０〜Ｒｎを備えて構成されている。本実施形態では、振幅調整データが２ビットである場合を想定していることから、２つの１ビットレジスタＲ０及びＲ１を備えている。１ビットレジスタＲｉ（ｉ＝０〜ｎ）は、イネーブル信号ＥＮ及び反転信号ＥＮ＃に応じて、振幅調整データＤＡＴＡｉの保持・更新を行い、保持された振幅調整データＤＡＴＡｉをバスＢｉに出力する。
【００４４】
図３（ｂ）は、１ビットレジスタＲｉの一構成例を示している。１ビットレジスタは、本実施形態では、反転信号ＥＮ＃が“Ｌ”レベルの場合に入力信号ＤＡＴＡｉの反転信号を出力するインバータＩＮＶ１、入力端子がインバータＩＮＶ１の出力ノードに、出力端子が１ビットレジスタＲｉの出力ノードに夫々接続されたインバータＩＮＶ２、及び、入力端子が１ビットレジスタＲｉの出力ノードに、出力端子がインバータＩＮＶ１の出力ノードに、夫々接続されたインバータＩＮＶ３を備えて構成されている。
【００４５】
図３（ｃ）は、１ビットレジスタＲｉの動作を示している。１ビットレジスタＲｉは、イネーブル信号ＥＮが“Ｈ”レベルの期間はデータの更新期間、“Ｌ”レベルのときはデータの保持期間となっており、イネーブル信号ＥＮが“Ｈ”レベルから“Ｌ”レベルに遷移する時の振幅調整データＤＡＴＡｉを、イネーブル信号が“Ｌ”レベルの期間保持する。
【００４６】
より具体的には、期間ｔ１〜ｔ２はデータの更新期間であり、時間ｔ１において、反転信号ＥＮ＃が“Ｌ”レベルになると、インバータＩＮＶ１がＤＡＴＡｉの反転信号ＤＡＴＡｉ＃を出力する。時間ｔ１では、ＤＡＴＡｉが“Ｈ”レベル、ＤＡＴＡｉ＃が“Ｌ”レベルである。このとき、インバータＩＮＶ２の出力は“Ｈ”レベルになる。次に、期間ｔ２〜ｔ３はデータの保持期間であり、時間ｔ２において、反転信号ＥＮ＃が“Ｈ”レベルになると、インバータＩＮＶ１は、ハイインピーダンス状態となる。このとき、インバータＩＮＶ２は、入力ノードが“Ｌ”レベル、出力ノードが“Ｈ”レベルに維持され、１ビットレジスタＲｉの出力は“Ｈ”レベルに維持される。引き続き、時間ｔ３〜時間ｔ４はデータの更新期間となり、時間ｔ３において、反転信号ＥＮ＃が“Ｌ”レベルになり、インバータＩＮＶ１がＤＡＴＡｉの反転信号ＤＡＴＡｉ＃を出力する。時間ｔ３では、ＤＡＴＡｉが“Ｌ”レベル、ＤＡＴＡｉ＃が“Ｈ”レベルである。このとき、インバータＩＮＶ２の出力は“Ｌ”レベルになる。更に、時間ｔ４以降はデータの保持期間となり、時間ｔ４において、反転信号ＥＮ＃が“Ｈ”レベルになると、インバータＩＮＶ１は、ハイインピーダンス状態となる。このとき、インバータＩＮＶ２は、入力ノードが“Ｈ”レベル、出力ノードが“Ｌ”レベルに維持され、１ビットレジスタＲｉの出力は“Ｌ”レベルに維持される。このようにして、振幅調整データの更新・保持を行う。
【００４７】
転送回路１１ｆは、転送回路１１ｆの最終段を構成する差動増幅回路ＦＥ、レジスタ回路１１ｅに記憶された振幅調整データを後述する電流量調整回路ＣＡで利用可能な信号に変換するビットデコーダ回路ＢＤ、レジスタ回路１１ｅに記憶された振幅調整データが示す振幅に応じて、転送回路１１ｆの最終段に流れる電流量を調整する電流量調整回路ＣＡを備えて構成されている。尚、本実施形態では、振幅調整データが２ビットのデータである場合を想定していることから、転送信号の出力振幅を４つに設定可能である場合について説明する。ここで、図４（ａ）は、転送回路１１ｆの一構成例を示している。
【００４８】
ビットデコーダ回路ＢＤは、図４（ａ）に示すように、レジスタ回路１１ｅからの出力信号Ｂ０〜Ｂｎを信号ＳＴ０〜ＳＴｍ（ｍ＝ｎ×２＋１、ここではｍ＝３）に変換する。ここで、図４（ｂ）はビットデコーダ回路ＢＤの入力信号Ｂ０、Ｂ１と出力信号ＳＴ０〜ＳＴ３の関係を示している。尚、図４（ｂ）に示す表の“１”は“Ｈ”レベルの信号に対応し、“０”は“Ｌ”レベルの信号に対応している。
【００４９】
差動増幅回路ＦＥは、一端が電源電圧に、他端が転送回路１１ｆの出力ノードＮＯｊ（ｊ＝０、１）に接続されたプルアップ素子ＲＰｊと、ゲート端子が転送回路１１ｆの入力ノードＮＩｊに、ソース端子がプルアップ素子ＲＰｊの他端に、ドレイン端子が電流量調整回路ＣＡとの接続ノードＮＡに夫々接続される１対のトランジスタＴｊ（ｊ＝０、１）で構成されている。尚、図示しないが、転送回路１１ｆには、入力されるクロック信号Ｉｃｌｋの反転信号Ｉｃｌｋ＃を生成する回路が構成されており、入力ノードＮＩ１にはクロック信号Ｉｃｌｋが、入力ノードＮＩ０にはクロック信号の反転信号Ｉｃｌｋ＃が入力される。
【００５０】
電流量調整回路ＣＡは、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤからの信号ＳＴ０〜ＳＴｍに応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｋ（ｋ＝０〜ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｋの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｋを備えて構成されている。
【００５１】
より具体的には、電流量調整回路ＣＡは、信号ＳＴｋが“１”の場合、信号ＳＴｋがゲート端子に入力されるスイッチ素子Ｍ１ｋがＯＮ状態となり、電流制限素子Ｍ２ｋのゲート端子にバイアス電圧発生回路からの電圧が印加され、電流制限素子Ｍ２ｋがオン状態になる。これに対し、信号ＳＴｋが“０”の場合、信号ＳＴｋがゲート端子に入力されるスイッチ素子Ｍ１ｋがＯＦＦ状態となり、電流制限素子Ｍ２ｋがＯＦＦ状態になる。ＯＮ状態となる電流制限素子Ｍ２ｋの数（１〜ｍ＋１）により差動増幅回路ＦＥの電流量を（ｍ＋１）段階に設定することができ、これにより、出力振幅が（ｍ＋１）段階に設定できる。ここで、図４（ｃ）は、ＯＮ状態となる電流制限素子Ｍ２ｋの数別に、転送信号Ｏｃｌｋの出力振幅を示している。
【００５２】
より具体的には、（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，０，０，１）となり、スイッチ素子Ｍ１３及び電流制限素子Ｍ２３がＯＮ状態に、スイッチ素子Ｍ１０〜Ｍ１２及び電流制限素子Ｍ２０〜Ｍ２２がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが１つであることから、転送信号の出力振幅は図４（ｃ）のＶ０となる。同様にして、（Ｂ０，Ｂ１）＝（０，１）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，０，１，１）となり、スイッチ素子Ｍ１２、１３及び電流制限素子Ｍ２２、２３がＯＮ状態に、スイッチ素子Ｍ１０、Ｍ１１及び電流制限素子Ｍ２０、Ｍ２１がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが２つであることから、転送信号の出力振幅は図４（ｃ）のＶ１となる。（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（０，１，１，１）となり、スイッチ素子Ｍ１１〜Ｍ１３及び電流制限素子Ｍ２１〜Ｍ２３がＯＮ状態に、スイッチ素子Ｍ１０及び電流制限素子Ｍ２０がＯＦＦ状態となる。ＯＮ状態となる電流制限素子Ｍ２ｋが３つであることから、転送信号の出力振幅は図４（ｃ）のＶ２となる。（Ｂ０，Ｂ１）＝（０，０）の場合は（ＳＴ０，ＳＴ１，ＳＴ２，ＳＴ３）＝（１，１，１，１）となり、スイッチ素子Ｍ１０〜Ｍ１３及び電流制限素子Ｍ２０〜Ｍ２３の全てがＯＮ状態になる。ＯＮ状態となる電流制限素子Ｍ２ｋが４つであることから、転送信号の出力振幅は図４（ｃ）のＶ３となる。尚、図４（ａ）に示す回路では、転送信号の出力振幅は、入力されるクロック信号の振幅にも依存することから、クロック信号の振幅により出力振幅Ｖ０〜Ｖ３は異なる場合がある。但し、差動増幅回路ＦＥを多段にする事で入力されるクロック信号の振幅依存性をなくす事が可能である。
【００５３】
上述したように、ソース側ドライバ１１にレジスタ回路１１ｅを設け、シリアル信号の振幅調整信号を受け付ける構成にすることにより、１つの振幅調整信号入力端子Ｉａのみで、複数段階（４段階以上）の出力振幅を設定可能になる。尚、振幅調整信号をシリアル信号で構成するので、振幅調整データが３ビット以上の場合でも、振幅調整信号入力端子を構成する外部端子を増やす必要がない。
【００５４】
ゲート側ドライバ１２は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、映像表示装置１Ａの走査信号線を駆動する駆動回路と、振幅調整信号によって入力される振幅調整データを保持するレジスタ回路１１ｅと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路１１ｅに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路１１ｆと、を備えて構成されている。また、本実施形態では、ソース側ドライバ１１と同様に、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。
【００５５】
更に、ゲート側ドライバ１２は、本実施形態では、ソース側ドライバ１１と同様に、コントローラ１５から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のゲート側ドライバ１２は、ソース側ドライバ１１と同様に、夫々カスケード接続されている。
【００５６】
尚、ゲート側ドライバ１２は、駆動対象が走査信号線である点でソース側ドライバ１１と異なるが、ソース側ドライバ１１と回路構成は同じである。
【００５７】
〈第２実施形態〉
本発明に係る表示装置及び本発明装置の第２実施形態について、図５及び図６を基に説明する。第１実施形態では、ソース側ドライバ１１について、振幅調整信号を振幅調整信号入力端子Ｉａから入力する場合について説明したが、本実施形態では、振幅調整信号入力端子Ｉａを設けず、データ入力端子Ｉｄを用いて振幅調整信号を入力する場合について説明する。
【００５８】
本実施形態の表示装置１Ｂは、図５に示すように、液晶パネル１０、液晶パネル１０上に形成されたＴＦＴのソースに接続するソース線（映像信号線に相当）を駆動するソース側ドライバ１１’の複数、液晶パネル１０上に形成されたＴＦＴのゲートに接続するゲート線（走査信号線に相当）を駆動するゲート側ドライバ１２’の複数、複数のソース側ドライバ１１’が接続されるソース側基板１３、複数のゲート側ドライバ１２’が接続されるゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００５９】
ソース側ドライバ１１’は、本実施形態では、図６に示すように、データ信号、制御信号及び振幅調整信号を時分割で受け付けるデータ入力端子Ｉｄと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａ’と、コマンドデコーダ回路１１ｂ’と、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆと、を備えている。尚、シフトレジスタ・レベルシフタ回路１１ｃ、信号線駆動用バッファ１１ｄ、レジスタ回路１１ｅ、及び、転送回路１１ｆの構成は、上記第１実施形態と同じである。
【００６０】
シリアル・パラレル変換回路１１ａ’は、データ入力端子Ｉｄからデータ信号及び制御信号が時分割で入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂに出力する。また、シリアル・パラレル変換回路１１ａ’は、データ入力端子Ｉｄから振幅調整信号を受け付けるように構成されており、振幅調整信号を受け付けると、シリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ’に出力する。
【００６１】
コマンドデコーダ回路１１ｂ’は、シリアル・パラレル変換回路１１ａ’からデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００６２】
また、コマンドデコーダ回路１１ｂ’は、シリアル・パラレル変換回路１１ａ’に振幅調整信号が入力された場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路１１ｅに出力すると共に、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。
【００６３】
本実施形態では、データ入力端子Ｉｄから振幅調整信号を受け付けるように構成したので、振幅調整信号を受け付けるための専用の端子を設けること無く、複数段階に転送信号の出力振幅を調整可能になる。
【００６４】
尚、ゲート側ドライバ１２’は、駆動対象が走査信号線である点でソース側ドライバ１１’と異なるが、第１実施形態と同様に、ソース側ドライバ１１’と回路構成は同じである。
【００６５】
〈第３実施形態〉
本発明に係る表示装置及び本発明装置の第３実施形態について、図７〜図９を基に説明する。
【００６６】
尚、上記第１実施形態では、ソース側ドライバ１１が、振幅調整信号入力端子Ｉａにより振幅調整信号を受け付ける場合について、上記第２実施形態では、ソース側ドライバ１１’が、データ入力端子Ｉｄにより振幅調整信号を受け付ける場合について説明したが、本実施形態では、振幅調整信号入力端子Ｉａにより振幅調整信号を受け付ける第１モードと、データ入力端子Ｉｄにより振幅調整信号を受け付ける第２モードの何れか一方を選択する場合について説明する。
【００６７】
本実施形態の表示装置１Ｃは、図１に示す第１実施形態の場合と同様に、液晶パネル１０、ソース側ドライバ１１”の複数、ゲート側ドライバ１２”の複数、ソース側基板１３、ゲート側基板１４、及び、各ドライバの制御を行うコントローラ１５を備えている。
【００６８】
ソース側ドライバ１１”は、本実施形態では、図７に示すように、データ信号、制御信号及び振幅調整信号を受け付けるデータ入力端子Ｉｄと、振幅調整信号を受け付ける１つの振幅調整信号入力端子Ｉａと、クロック信号を受け付けるクロック端子Ｉｃｌｋと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアル・パラレル変換回路１１ａ”と、コマンドデコーダ回路１１ｂ”と、シフトレジスタ・レベルシフタ回路１１ｃと、映像信号線を駆動する信号線駆動用バッファ１１ｄと、振幅調整データを保持するレジスタ回路１１ｅと、転送回路１１ｆ”と、を備えている。
【００６９】
シリアル・パラレル変換回路１１ａ”は、データ入力端子Ｉｄからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ”に出力する。
【００７０】
また、シリアル・パラレル変換回路１１ａ”は、本実施形態では、テストモード等を設定するための他の外部端子Ｉｅを利用して、第１モードまたは第２モードを指定するモード選択信号を受け付ける。尚、第１モード及び第２モードのモード切り替え信号を受け付けるモード設定端子を設けても良いし、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、第１モードが選択されたと判定し、データ入力端子Ｉｄからデータ信号及び制御信号が入力された後に振幅調整信号が更に入力された場合に、第２モードが選択されたと判定する等、モード設定信号を入力しない構成としても良い。
【００７１】
シリアル・パラレル変換回路１１ａ”は、モード選択信号により第１モードが選択されている場合において、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは２ビットの振幅調整データをレジスタ回路１１ｅに出力する。シリアル・パラレル変換回路１１ａ”は、モード選択信号により第２モードが選択されている場合において、データ入力端子Ｉｄから振幅調整信号を受け付けた場合は、シリアル信号からパラレル信号に変換してコマンドデコーダ回路１１ｂ”に出力する。
【００７２】
コマンドデコーダ回路１１ｂ”は、シリアル・パラレル変換回路１１ａ”からデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタ・レベルシフタ回路１１ｃ及び信号線駆動用バッファ１１ｄを介して、ソース線を駆動する映像信号を生成し、液晶パネル１０のソース線に出力する。
【００７３】
また、コマンドデコーダ回路１１ｂ”は、モード選択信号により第１モードが選択されている場合において、振幅調整信号入力端子Ｉａから振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。コマンドデコーダ回路１１ｂ”は、モード選択信号により第２モードが選択されている場合において、データ入力端子Ｉｄから振幅調整信号を受け付けた場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路１１ｅに出力すると共に、レジスタ制御信号としてイネーブル信号ＥＮ及び反転信号ＥＮ＃を生成してレジスタ回路１１ｅに出力し、レジスタ回路１１ｅにおける振幅調整データの記憶・更新等の制御を行う。
【００７４】
更に、本実施形態のコマンドデコーダ回路１１ｂ”は、選択されたモードに応じて、後述する転送回路１１ｆ”のビットデコーダ回路ＢＤ０、ＢＤ１を制御するための入力選択信号を生成し、転送回路１１ｆ”に出力する。具体的には、第１モードが選択されている場合は、“Ｈ”レベルの入力選択信号Ｉｓを生成し、第２モードが選択されている場合は、“Ｌ”レベルの入力選択信号Ｉｓを生成する。
【００７５】
転送回路１１ｆ”は、図８に示すように、転送回路１１ｆ”の最終段を構成する差動増幅回路ＦＥ、ビットデコーダ回路ＢＤ０、ＢＤ１、差動増幅回路ＦＥに流れる電流量を調整する２つの電流量調整回路ＣＡ０、ＣＡ１を備えて構成されている。尚、差動増幅回路ＦＥの構成は、上記第１及び第２実施形態と同じである。
【００７６】
ビットデコーダ回路ＢＤ０は、レジスタ回路１１ｅから出力信号Ｂ０〜Ｂｎを受け付け、コマンドデコーダ回路１１ｂ”から１ビットの入力選択信号Ｉｓを受け付け、入力選択信号Ｉｓが“Ｈ”レベルの場合に、信号Ｂ０〜Ｂｎを信号ＳＴ０〜ＳＴｍ（ｍ＝ｎ×２＋１、ここではｍ＝３）に変換し、差動増幅回路ＦＥに流れる電流量を調整する電流量調整回路ＣＡ０に出力する。尚、入力選択信号Ｉｓが“Ｌ”レベルの場合は、信号ＳＴ０〜ＳＴｍは全て“Ｌ”レベルとなる。
【００７７】
ビットデコーダ回路ＢＤ１は、レジスタ回路１１ｅから出力信号Ｂ０〜Ｂｎを受け付け、コマンドデコーダ回路１１ｂ”から入力選択信号Ｉｓの反転信号Ｉｓ＃を受け付け、信号Ｉｓ＃が“Ｈ”レベルの場合に、信号Ｂ０〜Ｂｎを信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）、図８ではＳＴ４〜ＳＴ７に変換し、差動増幅回路ＦＥに流れる電流量を調整する電流量調整回路ＣＡ１に出力する。尚、信号Ｉｓ＃が“Ｌ”レベルの場合は、信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）は全て“Ｌ”レベルとなる。
【００７８】
ここで、図９（ａ）は、入力選択信号Ｉｓ、信号Ｂ０、Ｂ１と信号ＳＴ０〜ＳＴ７の関係を示している。
【００７９】
電流量調整回路ＣＡ０は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤ０からの信号ＳＴ０〜ＳＴｍ、本実施形態ではＳＴ０〜ＳＴ３に応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｋ（ｋ＝０〜ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｋの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｋを備えて構成されている。
【００８０】
電流量調整回路ＣＡ１は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路ＢＤ１からの信号ＳＴ（ｍ＋１）〜ＳＴ（２ｍ）、本実施形態ではＳＴ４〜ＳＴ７に応じてＯＮ状態とＯＦＦ状態が切り替わるスイッチ素子Ｍ１ｈ（ｈ＝ｍ＋１〜２ｍ）と、一端がノードＮＡに、他端が接地電圧に夫々接続され、スイッチ素子Ｍ１ｈの出力電圧に応じてＯＮ状態とＯＦＦ状態が切り替わる電流制限素子Ｍ２ｈを備えて構成されている。
【００８１】
尚、電流量調整回路ＣＡ０の電流制限素子Ｍ２ｋと、電流量調整回路ＣＡ１の電流制限素子Ｍ２ｈは、異なるサイズのトランジスタで構成されている。これにより、ＯＮ状態の電流制限素子Ｍ２の数が同じ場合であっても、電流量調整回路ＣＡ０の電流制限素子Ｍ２ｋがＯＮ状態となる場合と、電流量調整回路ＣＡ１の電流制限素子Ｍ２ｈがＯＮ状態となる場合とでは、差動増幅回路ＦＥに流れる電流量が異なることになり、差動増幅回路ＦＥから出力される転送信号の出力振幅も異なることになり、転送信号の出力振幅を８種類に設定可能になる。
【００８２】
次に、転送回路１１ｆ”の動作について説明する。尚、簡単のため、振幅調整データが２ビット（ｎ＝１、ｍ＝４）の場合について説明する。
【００８３】
第１モードにおいて、“Ｈ”レベルの入力選択信号Ｉｓが入力されると、ビットデコーダ回路ＢＤ０は、図９（ａ）に示す表に従って、信号Ｂ０、Ｂ１に応じた信号ＳＴ０〜ＳＴ３を出力する。これにより、電流量調整回路ＣＡ０では、信号ＳＴ０〜ＳＴ３により振幅調整データで指定された数の電流制限素子Ｍ２ｋがＯＮ状態となり、差動増幅回路ＦＥでは、ＯＮ状態の電流制限素子Ｍ２ｋの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がＶ０〜Ｖ３の転送信号が出力される。尚、ビットデコーダ回路ＢＤ１は、“Ｈ”レベルの入力選択信号Ｉｓの反転信号Ｉｓ＃、即ち、“Ｌ”レベルの信号Ｉｓ＃が入力されると、信号ＳＴ４〜ＳＴ７が全て“Ｌ”レベルとなる。電流制限回路ＣＡ１では、信号ＳＴ４〜ＳＴ７が“Ｌ”レベルとなるので全ての電流制限素子Ｍ２ｈがＯＦＦ状態となる。
【００８４】
第２モードにおいて、“Ｈ”レベルの信号Ｉｓ＃（“Ｌ”レベルの入力選択信号Ｉｓ）が入力されると、ビットデコーダ回路ＢＤ１は、図９（ａ）に示す表に従って、信号Ｂ０、Ｂ１に応じた信号ＳＴ４〜ＳＴ７を出力する。これにより、電流量調整回路ＣＡ１では、信号ＳＴ４〜ＳＴ７により振幅調整データで指定された数の電流制限素子Ｍ２ｈがＯＮ状態となり、差動増幅回路ＦＥでは、ＯＮ状態の電流制限素子Ｍ２ｈの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がＶ４〜Ｖ７の転送信号が出力される。尚、ビットデコーダ回路ＢＤ０は、“Ｌ”レベルの入力選択信号Ｉｓが入力されると、信号ＳＴ０〜ＳＴ３が全て“Ｌ”レベルとなる。電流制限回路ＣＡ０では、信号ＳＴ０〜ＳＴ３が“Ｌ”レベルとなるので全ての電流制限素子Ｍ２ｋがＯＦＦ状態となる。
【００８５】
尚、ゲート側ドライバ１２”は、駆動対象が走査信号線である点でソース側ドライバ１１”と異なるが、第１及び第２実施形態と同様に、ソース側ドライバ１１”と回路構成は同じである。本実施形態において、ソース側ドライバ１１”とゲート側ドライバ１２”で、選択されるモードが異なっていても良い。
【００８６】
〈別実施形態〉
〈１〉上記第１〜第３実施形態において、コントローラ１５は、所定のソース側ドライバ１１から後段のソース側ドライバ１１までの伝送経路の状態に応じて、ソース側ドライバ１１別に転送信号の振幅を設定し、ソース側ドライバ１１の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。
【００８７】
同様に、コントローラ１５は、所定のゲート側ドライバ１２から後段のゲート側ドライバ１２までの伝送経路の状態に応じて、ゲート側ドライバ１２別に転送信号の振幅を設定し、ゲート側ドライバ１２の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。
【００８８】
〈２〉上記第１〜第３実施形態において、振幅調整信号の入力及びレジスタの更新・保持は、データ信号及び制御信号の入力タイミングとは関係なく、任意のタイミングで実施される場合を想定して説明したが、これに限るものではない。
【００８９】
例えば、振幅調整信号の入力及びレジスタの更新・保持は、周期的に実施しても良い。周期的に振幅調整信号の入力及びレジスタの更新・保持を行う場合は、誤った振幅調整データが入力され更新・保持されたとしても、一定周期後にレジスタ回路１１ｅを更新するので、早期に正しいデータに更新することが可能になる。
【符号の説明】
【００９０】
１ 本発明に係る表示装置
１０ 液晶パネル
１１ ソース側ドライバ（本発明に係る半導体装置）
１１ａ シリアル・パラレル変換回路
１１ｂ コマンドデコーダ回路
１１ｃ シフトレジスタ・レベルシフタ回路
１１ｄ 信号線駆動用バッファ
１１ｅ レジスタ回路
１１ｆ 転送回路
１２ ゲート側ドライバ（本発明に係る半導体装置）
１３ ソース側基板
１４ ゲート側基板
１５ コントローラ
Ｒ レジスタ
ＩＮＶ１ インバータ回路
ＩＮＶ２ インバータ回路
ＩＮＶ３ インバータ回路
ＢＤ ビットデコーダ回路
ＣＡ 電流量調整回路
Ｍ スイッチ素子
ＦＥ 差動増幅回路
ＲＰ プルアップ抵抗
Ｔ トランジスタ
【特許請求の範囲】
【請求項１】
データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、
前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、
前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、
前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付けることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記振幅調整信号がシリアル信号であり、
前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、
前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第１モードと、前記振幅調整信号を前記データ入力端子により受け付ける第２モードとを、任意に設定可能に構成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１モードで設定可能な複数の前記出力振幅と、前記第２モードで設定可能な複数の前記出力振幅が、夫々異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成されることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
１つの前記映像表示装置に対し、請求項１〜６の何れか１項に記載の半導体装置を複数備え、
前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする表示装置。
【請求項８】
後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備えることを特徴とする請求項７に記載の表示装置。
【請求項１】
データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、
前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、
前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、
前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付けることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記振幅調整信号がシリアル信号であり、
前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記入力回路が、前記振幅調整信号を受け付ける１つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、
前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第１モードと、前記振幅調整信号を前記データ入力端子により受け付ける第２モードとを、任意に設定可能に構成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１モードで設定可能な複数の前記出力振幅と、前記第２モードで設定可能な複数の前記出力振幅が、夫々異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成されることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
１つの前記映像表示装置に対し、請求項１〜６の何れか１項に記載の半導体装置を複数備え、
前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする表示装置。
【請求項８】
後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備えることを特徴とする請求項７に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−２５１０５（Ｐ２０１３−２５１０５Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６００１５（Ｐ２０１１−１６００１５）
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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