植え込み型刺激器具
【課題】植え込み型医療器具における相互接続性などの問題の解決策を提供する。
【解決手段】植え込み型刺激器具は、複数の機能ブロックを有する集積回路を備える。 前記機能ブロックは、1つ以上のアナログ‐ディジタル変換器、植え込み型刺激器具の外部に位置する装置と通信する遠隔測定回路、植え込み型刺激器具の電池を充電する電池充電回路を有する。機能ブロックは、刺激回路を有し、組織刺激電極が刺激回路に結合される。機能ブロックは、前記機能ブロックによって発生された割り込みを受け入れる割り込みコントローラを有する。植え込み型刺激器具は、機能ブロックの各々に直接結合されたバスを備える。機能ブロックはバスプロトコルを経て互いに通信し、前記割り込みはバスで通信しない。
【解決手段】植え込み型刺激器具は、複数の機能ブロックを有する集積回路を備える。 前記機能ブロックは、1つ以上のアナログ‐ディジタル変換器、植え込み型刺激器具の外部に位置する装置と通信する遠隔測定回路、植え込み型刺激器具の電池を充電する電池充電回路を有する。機能ブロックは、刺激回路を有し、組織刺激電極が刺激回路に結合される。機能ブロックは、前記機能ブロックによって発生された割り込みを受け入れる割り込みコントローラを有する。植え込み型刺激器具は、機能ブロックの各々に直接結合されたバスを備える。機能ブロックはバスプロトコルを経て互いに通信し、前記割り込みはバスで通信しない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、植え込み型刺激器具に関する。
【0002】
〔関連出願の説明〕
本出願は、2007年6月25日に出願された米国特許出願第11/767,636号の優先権主張出願に関連するものであり、この米国特許出願を参照により引用し、その記載内容全体を本明細書の一部とする。
【背景技術】
【0003】
植え込み型刺激器具は、種々の生物学的障害の治療のために電気刺激を発生させて、かかる電気刺激を身体神経及び組織に送り出す器具、例えば、心不整脈を治療するためのペースメーカ、心細動の治療のための除細動器、聴覚消失の治療のための蝸牛刺激器、視覚消失の治療のための網膜刺激器、調和体肢運動を生じさせるための筋肉刺激器、慢性疼痛の治療のための脊髄刺激器、運動性及び心理学的障害の治療のための大脳皮質及び深部脳刺激器、及び尿失禁、睡眠時無呼吸、肩関節亜脱臼等の治療のための他の神経刺激器である。本発明は、かかる全ての用途に利用できる。ただし、以下の説明は、全体として、例えば、米国特許第6,516,227号(「第´227号特許」という場合がある)明細書に開示されている脊髄刺激(SCS)システム内への本発明の利用に焦点を当てている。なお、この米国特許を参照により引用し、その開示内容全体を本明細書の一部とする。
【0004】
脊髄刺激は、或る特定の割合の患者の疼痛を緩和するための広く受け入れられた臨床的方法である。図1A及び図1Bに示されているように、SCSシステムは、典型的には、植え込み型パルス発生器(IPG)100を有し、このIPGは、例えばチタンで作られた生体適合性ケース30を有する。ケース30は、通常、IPGが機能するのに必要な回路及び電源又は電池を保持している。IPG100は、1本又は2本以上の電極リード(2つのかかるリード102,104が示されている)を介して電極106に結合されており、その結果、電極106は、電極アレイ110を形成するようになっている。電極106は、可撓性本体108で支持され、この可撓性本体は又、各電極に結合された個々の信号線112,114を収容している。信号線112,114は、インタフェース115によりIPG100に接続されており、このインタフェースは、リード102,104(又は図示していないリード延長部)をIPG100に取り外し可能に接続することができる任意の適当な装置であって良い。
【0005】
インタフェース115は、例えば、リード102,104に設けられたコネクタ119a,119bと対応関係をなして結合するよう構成されたリードコネクタ38a,38bを含む電気機械的コネクタ装置から成るのが良い。図示の実施形態では、リード102にE1 〜E8 と表示された8つの電極が存在し、リード104にはE9 〜E16 と表示された8つの電極が設けられているが、リード及び電極の数は特定用途向けであり、従って様々な場合がある。電極アレイ110は、典型的には、脊髄の硬膜に沿って植え込まれ、IPG100は、電極106を通って脊柱内の神経線維に送り出される電気パルスを発生させる。次に、IPG100それ自体が典型的には患者の臀部内で幾分遠くのところに植え込まれる。
【0006】
図2に示されているように、IPG100は、典型的には、プリント回路板(PCB)16を、このPCB16に取り付けられた種々の電子部品20、例えば、マイクロプロセッサ、集積回路及びキャパシタと一緒に含む電子基板組立体14を有する。最終的には、電子回路は、治療機能、例えば神経刺激を行う。フィードスルー(貫通接続)組立体24が、種々の電極信号を電子基板組立体14からリードコネクタ38a,38bに送り、これらリードコネクタは、リード102,104に結合されている(図1A及び図1B参照)。IPG100は、ヘッダコネクタ36を更に有し、このヘッダコネクタは、とりわけ、リードコネクタ38a,38bを収容している。IPG100は、ヘッダコネクタ36内に設けられていて、外部装置、例えば手持ち型又は臨床医用プログラマ(図示せず)に対してデータの送受を行うためのテレメトリ(遠隔計測)アンテナ又はコイル96(図1A)を更に有するのが良い。上述したように、IPG100は、通常、電源26、通常充電式電池26を更に有する。電源26は、外部充電器12によって経皮的に再充電可能である。具体的に説明すると、外部充電器12は、充電セッション中アクティブな状態にあるとき、その充電コイル17に通電し、充電コイル17は、IPG100内の充電コイル18中に電流を誘起させる。この誘起電流は、整流され、最終的には、患者の肉25を通って電源26を充電するために用いられる。
【0007】
典型的なIPG及びIPGシステムの構造及び機能に関するそれ以上の細部は、2005年12月14日に出願された米国特許出願第11/305,898号明細書に開示されており、この米国特許出願を参照により引用し、その開示内容を本明細書の一部とする。
【0008】
IPG100の内部に設けられた回路のための伝統的なアーキテクチャ50が図3に示されている。当業者であれば理解されるように、図3は、この開示により提供される要点を理解するのに十分に比較的高いレベルでIPG100の回路を示している。アーキテクチャ50は、IPG100内で種々の電気機能を実行する基本的な回路ブロックを有している。例えば、テレメトリ回路62がコイル96に結合されており、このテレメトリ回路は、データを外部コントローラ(図示せず)に対して送受するよう動作する。充電・電池保護回路64が同様に、充電コイル18に結合され、この充電・電池保護回路は、電源26と回路の残部との間に介在している。これら回路62,64の両方は、マイクロコントローラ60に結合され、このマイクロコントローラは、注目できるように、アーキテクチャ50の設計の中心である。電源投入時にマイクロコントローラ60により必要とされるプログラム及びデータは、シリアルインタフェース67によりマイクロコントローラ60に結合されたメモリ66、好ましくはシリアル不揮発性メモリに記憶されている。
【0009】
予測可能な刺激療法を提供する際に関与する回路は、ディジタル集積回路(IC)70及びアナログIC80によって提供される。一用途では、ディジタルIC70は、刺激制御ロジック、例えば刺激パルス列に特定のタイミングを提供するようIPGのタイミングチャネルにより用いられる種々のタイマを備えている。アナログIC80は、シリアルリンクを介してディジタルIC70からデータを受け取り、かかるデータは、ディジタル‐アナログ変換器(DAC)82によりアナログ信号に変換され、このディジタル‐アナログ変換器は、最終的には、電極(E1...EN)に刺激をもたらす。加うるに、アナログIC80上に且つ充電ブロック64及びテレメトリブロック62内に生じ又はモニタされる種々のアナログ電圧、例えば種々の基準電圧、刺激コンプライアンス電圧等をマイクロコントローラ60に知らせるためにアナログ‐ディジタル(A/D)変換器74が用いられる。マイクロコントローラ60と一体のものとして示されているが、A/D変換器74は又、マイクロコントローラ60の外部に位置するディスクリート部品であっても良い。
【0010】
一実施形態では、マイクロコントローラ60、ディジタルIC70及びアナログIC80は、各々がIPGのプリント回路板16(図1参照)上の部品20のうちの1つから成るディスクリートICを構成する。アーキテクチャ50に含まれる他の機能ブロックは、他の部品20から成る場合があり、これら他の部品は、一体ではなく、少なくとも一部がディスクリート部品で形成される場合がある。
【0011】
アーキテクチャ50の機能ブロックを簡単に説明したが、注目されるべきこととして、これらブロックの詳細な動作を理解することは本発明にとって重要ではない。(読者は、機能ブロックの各々の一般的な知識を知りたい場合には、上記において引用した米国特許出願第11/305,898号明細書を参照するのが良い)。これとは異なり、理解すべき重要なことは、機能ブロックを相互に連結する仕方である。当業者であれば理解されるように、アーキテクチャ50の作用の中心はマイクロコントローラ60であり、このマイクロコントローラは、最終的には、あらゆる指令を他のブロックから受け取ったり、これらを他のブロックに送ったりする。さらに、注目できることとして、ブロック相互間の種々の相互連結は、形式及び複雑さが様々であり、連結方式の中には、性質上シリアルなものがあったり、単一のデータラインを有し、又は、データディジタルバスを有するものもある。さらに、ブロックのうちの幾つかは、他のブロックとの直接的接続関係を欠いており、それ故、中間ブロックにより互いに通信する必要がある。例えば、マイクロコントローラ60は、少なくとも一部が、ディジタルIC70を介してアナログIC80と通信する必要がある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】米国特許第6,516,227号明細書
【特許文献2】米国特許出願第11/305,898号明細書
【発明の概要】
【発明が解決しようとする課題】
【0013】
かかる相互接続性により、IPG100の出費及びその複雑さが増大する。さらに、かかる相互接続性は又、所望の変更及び(又は)新IPG改訂に合わせて特定のアーキテクチャを改造することを困難にする。例えば、機能ブロックのうちの1つを変更するには、他の機能ブロックにこれに対応した相当な変更が必要な場合があり、アップグレード又は改訂がコスト高になる。
【0014】
加うるに、IPG100内のスペースは制限されている。というのは、IPGは、好ましくは、インプラントを患者にとって可能な限り影響がないようにするようできるだけ小形である。この点に関し、図3のアーキテクチャ50は、マイクロコントローラ60のために用いられる別個のIC、ディジタルIC70及びアナログIC80(場合によっては、他の部品)が必要なので一段と問題である。多くの部品を設けることにより、一般に、回路の信頼性がマイナスの影響を受けると共に電力消費量、一般に電力が制限されるIPGにとって大きな懸念が増大する。
【0015】
本発明は、改良型IPGアーキテクチャにより植え込み型医療器具の分野において、この問題に対する解決策を提供する。
【0016】
植え込み型医療器具、例えば植え込み型パルス発生器(IPG)の改良型アーキテクチャが開示される。一実施形態では、IPGのための機能ブロックが単一の集積回路(IC)に組み込まれる。機能ブロックの各々は、通信プロトコルにより制御される集中化バスを経て互いに通信すると共に必要ならば他のオフチップ(off-chip)装置と通信する。各回路ブロックは、バスと通信すると共に通信プロトコルに準拠するために、そのプロトコルに準拠したバスインタフェース回路を有する。各ブロックは、プロトコルに準拠しているので、任意所与のブロックを、他のブロックの設計に悪影響を及ぼさないで、容易に改造し又はアップグレードすることができ、それによりIPG回路のデバッキング及びアップグレーディングが容易になる。さらに、集中化バスを集積回路から外すことができるので、主要IPG用ICの主要な再設計を必要とすることなく、余分な回路をオフチップ状態で容易に追加してIPGを改造し又は機能をIPGに追加することができる。
【図面の簡単な説明】
【0017】
【図1A】植え込み型パルス発生器(IPG)及び電極アレイを先行技術に従ってIPGに結合する仕方を示す図である。
【図1B】植え込み型パルス発生器(IPG)及び電極アレイを先行技術に従ってIPGに結合する仕方を示す図である。
【図2】IPGを先行技術の外部充電器との関連で示す図である。
【図3】先行技術によるIPG内の回路のアーキテクチャを示す図である。
【図4】通信プロトコルに従って種々の機能ブロックで動作する集中化バスを備えたIPGの改良型アーキテクチャを示す図である。
【図5】図4の集中化バス上の種々の信号を示すと共にバス上で用いられる通信プロトコルを示す図である。
【図6】図4の集中化バスと通信する各機能ブロックによって用いられるバスインタフェース回路の基本構造を示す図である。
【図7】図4の改良型アーキテクチャが図4のアーキテクチャに従って組み込まれたIPG用ICの外部の追加のメモリ又はコントローラリソースをどのように容易に提供するかを示す図である。
【図8】外部コントローラと図4のアーキテクチャに従って組み込まれたIPG用ICの内部に位置するコントローラとの間の制御を分担するのに有用な種々のレジスタを示す図である。
【図9】図8の外部コントローラと内部コントローラとの間の制御を分担するのに有用な回路を示す図である。
【図10】図9の回路の動作を説明する流れ図である。
【発明を実施するための形態】
【0018】
図4は、改良型IPGアーキテクチャ150の一例を示している。図3との比較によれば、図4の機能ブロックの大部分が図3の回路ブロックに対応しており、かくして、新規のアーキテクチャ150において同様な機能を実行することが示されている。しかしながら、改良型アーキテクチャ150内の機能ブロックの全ては、顕著な差として、集中化バス190に結合されている。本開示に示されている実施形態では、集中化バス190は、パラレルに動作する複数の多重化アドレス及びデータラインを有するパラレルバスである。しかしながら、これは厳密に言えば必要条件ではなく、その代わりに、バス190は、シリアルバスから成っていても良い。
【0019】
好ましい実施形態では、図示の機能ブロックの各々は、単一の集積回路(IC)200内に組み込まれている。図示のようなIPG用IC200は、アナログ信号とディジタル信号の両方を含んでいるので、IC200は、混合モードチップから成る。しかしながら、厳密に言えば、アーキテクチャ150を図示のように単一のIC200上に実現することは必要条件ではない。さらに、理解されるべきこととして、IPG100内の或る特定の他の回路部品(例えば、データコイル96、充電コイル18、電源26及び外部メモリ66等)は、論理的にIC200の外部に位置する場合がある。よく言われるように、IPG内のできる限り多い機能ブロックをIC200上に統合することが依然として好ましい。というのは、このことは、歩留まりを増大させ、信頼性を高め、IPG内の電子回路のスペースを減少させ、IPG100内の回路の電力消費量を減少させたりその他のことをしたりするからである。
【0020】
改良型IPGアーキテクチャ150内の種々の機能ブロックの各々は、バスインタフェース回路215を介して集中化バス190と通信するが、これについては、後で詳細に説明する。好ましくは、機能ブロック相互間の他の全てのバスを利用しない通信は、最小限に保たれるが、幾つかのかかる通信は、有益である。例えば、図示のように、種々の割り込み(INT1,INT2,...)は、割り込みコントローラ173と直接通信し、それにより、集中化バス190を介するプロトコルを利用した通信に伴って生じる潜在的な遅延無く、種々の割り込みの発生を即座に認識できる。例えば、INT2は、電源26が危険レベルまで充電されたかどうかを割り込みコントローラ173に知らせることができ、その結果、IC200の動作を必要ならば一時的に停止させる場合がある。別のオフバス通信では、アナログバス192が種々のアナログ信号をA/Dブロック74に送るために利用され、A/Dブロックでは、かかる電圧をディジタル化することができ、そして必要に応じて集中化バス190を介して他の機能ブロックに利用可能にすることができる。
【0021】
機能ブロックの各々の動作原理を理解することは開示する改良型IPGアーキテクチャ150にとって重要ではないが、図4から注目すべきこととして、先行技術のディジタルIC70及びアナログIC80(図3)は、混合モード刺激回路ブロック175の状態に効果的に統合されており、これらの両方は、電極の各々Exのところで見える刺激パルスのタイミング、大きさ及び極性を設定する。
【0022】
先行技術(図3)のアーキテクチャ50との別の重要な相違点として、集中化マイクロコントローラ60(図3)に代えて、内部コントローラ160が用いられていることに注目されたい。集中化バス190のパラレル化性状が与えられている場合、IC200内の制御は、1つのソースへの集中度が低く、その代わり、制御は、本質的には、コントローラ160と種々の機能ブロックとの間で分割され、コントローラ160は、「マスター」として働く。具体的に説明すると、各機能ブロックは、セットアップ及び状態レジスタ(図示せず)を有する。コントローラ160は、初期化の際、セットアップレジスタへの書き込みを行って各機能ブロックをコンフィグすると共にイネーブルにする。次に、状態レジスタは、各機能ブロックによって設定され、状態及び他の結果について問い合わせるためにコントローラ160によって読み取られる。マスターコントローラ160により課されるかかる制御とは別に、コントローラ160の外部に位置する機能ブロックの多くは、単純な状態機械を用いてこれらの動作を管理することができ、これら状態機械は、セットアップレジスタによりイネーブルにされると共に変更される。内部コントローラ160は、マスターとして働くので、内部コントローラ160のバスインタフェース回路215は、幾分ユニークであり、例えば、通信プロトコルによって用いられる制御信号(例えば、ALT、W/E及びR/E)のためのドライバ回路216を有し、このドライバ回路は、IC200内の他の機能ブロックのバスインタフェース回路215には欠けている。
【0023】
図4で理解できるように、IC200は、例えば、電源26を接続し、コイル18,96を接続し、外部メモリ66を接続し、刺激電極を接続するのに必要な幾つかの外部端子202(例えば、ピン、ハンダバンプ等)を有する。好ましい実施形態では、他の外部端子202は、集中化バス190を構成する種々の信号にとって専用であり、それにより、この集中化バスは、IC200の外部に位置する他の装置と通信することができ、これについては以下に詳細に説明する。
【0024】
バス190を構成する種々の信号が図5に見え、この図5は、バス上で通信可能な考えられる1つのプロトコルを更に開示している。図示のように、集中化バス190は、同期化のためのクロック信号(CLK)、時分割多重化アドレス及びデータ信号(A/Dx)、アドレスバッチイネーブル信号(ALE)、アクティブロー(active-low)、書き込みイネーブル信号(*W/E)及びアクティブロー読み取りイネーブル信号(*R/E)から成っている。集中化バス90は、16のアドレス/データ信号を有するのが良いが、当然のことながら、この数は、システム要件に応じて変わるのが良い。
【0025】
当業者には理解されるように、例えば図4のIC200を含むIPGシステムにおける通信は、他のコンピュータ化システムと比較して比較的動作速度が遅い場合がある。これにより、集中化バス190上で用いられるプロトコルの要件が緩和され、比較的単純且つ比較的低速なプロトコルを用いることができる。例えば、クロック信号CLKに関する周波数は、32kHz〜1MHzであるのが良い。かかる周波数は、一般に、コンピュータ化プロトコルにとっては遅いが、典型的には数十マイクロ秒〜ミリ秒のオーダで刺激パルスを提供するIPGの動作と比較すると、適当に速い。
【0026】
図示されているように、プロトコルは、アドレスの次にそのアドレスに関する関連データが続く等するかなり単純なデータ前アドレス(address-before-data)方式を用いている。アドレスとデータの識別を助けるため、アドレスラッチイネーブル信号(ALE)は、アドレスの発行の際にのみアクティブであり、それにより、アドレスをクロック信号の立ち上がり端の際にラッチすることができる。特定のアドレスに対応したデータが書き込まれるか読み取られるかは、書き込み及び読み取りイネーブル信号(*W/E、*R/E)のアサート(真)で決まる。当然のことながら、このプロトコルは、例示に過ぎず、他のプロトコル及びフォーマットを集中化バス190上での通信のために使用できる。
【0027】
図5のプロトコルの性状は、集中化バス190に結合された全ての機能ブロックをアドレスと呼ばなければならず、恐らくは、或る範囲のアドレスと呼ばなければならないことを意味している。例えば、コンプライアンス電圧のための値を保持するデータレジスタのためのアドレス(A/Dブロック74において)は、ADDR[3401]であり、バンドギャップ基準電圧のためのアドレスは、ADDR[3402]であり、電極E6によって提供されるべき刺激の大きさのためのアドレス(刺激回路ブロック175において)は、ADDR[7655]であり、他方、そのパルスの持続時間は、ADDR[7656]で記憶されるのが良く、その他同様である。
【0028】
関連アドレスを認識する際に種々の機能ブロックを助けるため且つ集中化バス190のプロトコルに従って機能する各ブロックの能力を保証するため、各ブロックは、図6に示されているバスインタフェース回路215を有している。当業者であればバスインタフェース回路215の動作原理を良く理解しており、したがって、これを一般的なレベルで説明する。上述したように、1つ又は2つ以上のアドレス、例えば図6の単純な例では、ADDR[1]〜[5]は、各機能ブロックと関連している場合がある。かかるアドレスが種々のブロックのところで受け取られると、各ブロックは、これらアドレスを復号して突き合わせ(マッチ)を判定し、即ち、このアドレスがそのブロックを示すアドレスのうちの1つに対応しているかどうかを判定する。もしそうであれば、データが問題のアドレスに書き込まれ又はこれから読み取られるかどうかに応じて、バスドライバ(読み取りの場合)又はバスレシーバ(書き込みの場合)は、イネーブルにされ、次にデータがブロックのデータレジスタに書き込まれ又はこれから読み取られる。このプロトコルに準拠するため、ブロック内の実際の機能回路(図6には示されていない)は、当業者には理解されるように、データレジスタンスと適切にインタフェースをとる必要がある。
【0029】
バスインタフェース回路215により、各機能ブロックがバス190について確立されたプロトコルを用いて通信することができる状態では、種々の機能ブロックに変更を加えて回路の誤差を修正すると共に(或いは)次世代IPGで使用可能にIC200をアップグレードすることは、今や、比較的簡単なことになる。これは、ブロックの回路の各々を変更でき、この場合、かかる変更が関連のブロックの他の変化を必要とし又は他のブロックの動作を動揺させるという心配が無いからである。機能ブロックを別個独立に設計し、パラレルに検証することができ、それにより、設計プロセス中における時間及び労力を節約することができる。
【0030】
改良型アーキテクチャ150のもう1つの利点は、IC200の外部に位置するIPG100を容易に改造し又は機能をこれに追加することができるということにある。例えば、将来における改良では、IPGは、もしそうでない場合にオンチップメモリ177又はオフチップメモリ66(図4参照)で記憶できるデータよりもより多くのデータを記憶することが必要な場合がある。かかる場合、集中化バスアーキテクチャ150がIC200内で用いられている場合、バス190を図7に示されているようにIC200の外部に延長することができ、そしてメモリ300(好ましくは、不揮発性メモリ)を追加することができる。これは、非常に有利であり、その理由は、これにより、IC200及び(又は)その機能ブロックのうちの幾つかを再設計する必要なく、IPG回路をアップグレードすることができるからである。
【0031】
開示したアーキテクチャ150がどのようにシステム統合のためになるかを示す別の例では、システムの容量を第1のIC200と同様に構成された別のIC200′ の追加によって効果的に2倍にすることができる。これにより、IC200,200′ が収納されたIPG100は、32個の刺激電極、即ち、ICの両方から各々16個ずつの刺激電極を提供することができる。換言すると、IPGの容量を複数の刺激ICを互いに単純に「デイジィチェイニング(daisy chaining)」することにより増大させることができる。かかる実施形態では、IC200又はIC200′ のうちの一方の内部コントローラ160をイナクティブな状態にしてコントローラ160が1つしかシステムのマスターコントローラとして働かないようにすることが有益な場合がある。変形例として、IPGシステムは、IC200,200′ の両方のコントローラ160を利用しても良い。ただし、これには、潜在的なコンフリクト、即ち、図8〜図10を参照して以下に説明する課題を解決するための2つのコントローラ相互間におけるアービトレーションが必要である。
【0032】
また、バス190によりIC200の外部に他の装置を追加することができる。例えば、アーキテクチャ150の使用によりイネーブルにされる1つの特に関心のある用途は、少なくとも或る程度の系統的制御をIC200の外部に配置することができるということにある。例えば、図7では、外部マイクロコントローラ240がIC200内に位置する内部コントローラ160に取って代わり又はこれを補うために用いられる(外部マイクロコントローラ240は、上述の要点である追加のIC200′ の内部コントローラ160から成っていても良い)。この場合も又、外部コントローラによりIPGを制御できるということは、IC200又は種々の機能ブロックに変更を加えないでIPGのためのプログラミングを変更できるということを意味している。
【0033】
しかしながら、外部マイクロコントローラ240により追加の制御を提供するためには、2つの制御機構相互間にコンフリクトが無いようにするために内部コントローラ160と外部マイクロコントローラ240との間に追加の通信手段が必要な場合がある。図8〜図10は、内部コントローラ160と外部マイクロコントローラ240がコンフリクト無くIC200の制御をどのように分担することができるかを記載している。
【0034】
外部制御の可能性の認識に当たり、内部コントローラ160は、図8及び図9に示されているように追加の機能を備えている。素早くプレビューすることにより、この追加の機能は、バス190上に出された特定の指令が内部コントローラ160によって取り扱われるべきか外部マイクロコントローラ240によって取り扱われるべきかどうかを認識するよう設計されている。どちらの装置160又は240が最終的に問題になっている指令を処理するかは、コントローラ選択ビット(CSB)によって設定される。CSB=0である場合、内部コントローラ160が問題の指令を実行し、CSB=1であれば、外部マイクロコントローラ240がその指令を実行する。図7及び図9で理解できるように、CSBは、全体として集中化バス190の範囲の外部に位置するディスクリート通信信号を構成することができ、このディスクリート通信信号は、その離散的性格により、2つのコントローラ160,240相互間の迅速且つ安全なアービトレーション方法として好ましい具体化例であることが可能である。他の具体化例では、コントローラ選択ビットは、バス190のプロトコルを用いてバス190を介して送られるデータを構成することができる。かかる具体化例では、CSBデータは、バス190により内部コントローラ160と外部マイクロコントローラ240との間で受け渡しされる制御「送信許可証(トークン)」と見なすことができる。コントローラ相互間におけるかかる純粋にバスを利用するアービトレーション方法は、容易に具体化される。しかしながら、バスを利用しないディスクリート信号方式を用いて2つのコントローラ160.240相互間の制御の受け渡しを説明することが容易なので、この方式は、以下に説明されると共に図示されている。
【0035】
図示のように、内部コントローラ160は、図8に詳細に示された2つのレジスタ、即ち、指令レジスタ220及び指令オーナレジスタ230を備えた状態で設計されている。指令レジスタ220は、多くのコントローラの標準的な特徴であり、単純に、IPGが実行することができる種々の指令の二値表示から成る。図示の例では、指令レジスタ220は、長さが8ビットなので、IPG100は、256(28 )の互いに異なる指令を処理することができる。指令オーナレジスタ230は、関連の指令(この例では、256)が存在するので同数のビットで構成され、レジスタ内の各ビットは、特定の指令が内部コントローラ160によって取り扱われるべきであるか外部マイクロコントローラ240によって取り扱われるべきであるかどうかを示している。図示のように、指令オーナレジスタ230内の特定のビットが“0”である場合、対応の指令は、内部コントローラ160によって実行されることになり、“1”であれば、外部マイクロコントローラ240が、その指令を実行することになる。単純な例では、256ビット指令オーナレジスタ230が、“1010000...0001”を読み取った場合、指令256,254,1(CMD256,CMD254,CMD1)は、外部マイクロコントローラ240によって実行され、他の全ての指令は、内部コントローラ160によって実行される。
【0036】
コントローラ選択ビット(CSB)245を送出するための指令レジスタ220及び指令オーナレジスタ230の使用法が図9に示されている。指令が指令レジスタ220によっていったん受け取られると、指令は復号されて(例えば、多重分離されて)その指令番号(CMD256〜CMD1)が理解される。次に、指令番号を用いて適当な指令オーナビットを指令オーナレジスタ230から取り出す。このビットをコントローラ選択ビット(CSB)245として設定してどのコントローラ(160,240)が指令を上述したように取り扱うべきであるかどうかを指示する。
【0037】
このプロセスについて図10を参照して詳細に説明する。起動時、指令オーナレジスタ230にメモリ(内部メモリ177、シリアル外部メモリ66等)からデフォルト値をロードする。通常、指令オーナレジスタ230内の種々の指令オーナビットのデフォルト値は、全て“0”であり、このことは、少なくとも最初の全ての指令が内部コントローラ160によって実行されるべきことを示している。しかる後、動作中の或る時点で、指令レジスタ220にそのアドレス(ADDR[CMD])で指令をロードする。指令を上述したように復号し(多重分離し)、対応の指令オーナビットをコントローラ選択ビット(CSB)245として送出する。また、CSB245を図9に示されているようにそのアドレス(ADDR[CER])(これは、単一ビットから成るのが良い)でコントローライネーブルレジスタ250に記憶させる。また、CSB245を外部マイクロコントローラ240に送る。
【0038】
CSB245が送出されると、今や、コントローラ160又は240のうちのどちらが問題の指令を実行するかどうかが分かり、かくして、それに応じて種々の措置を取る。CSB=“0”であって内部コントローラ160が示されている場合、そのコントローラ160がその指令を実行することを除き、達成されることが必要なことは殆ど無い。デフォルトとして、外部マイクロコントローラ240が内部コントローラ160による指令の実行とコンフリクトしないようにするため、外部コントローラ240に書き込まれたアービトレーション論理246は、CSB=0であることを検出すると、外部コントローラのバスドライバ242をディスエーブルにする(無効にする)。これとは対照的に、記憶されたコントローライネーブルレジスタビット250(アクティブロー信号)により内部コントローラバスドライバ212をイネーブルにする(有効にする)。内部コントローラ160がその指令を実行した後、システムは、次の指令を待ち、上述の方法が繰り返され、以下同様である。
【0039】
しかしながらCSB=“1”であり、外部マイクロコントローラ240が示されている場合、制御を一時的に外部マイクロコントローラ240にシフトすることができる余分のステップを実行する。具体的に説明すると、外部マイクロコントローラ内のアービトレーション論理246は、CSB=“1”であることの検出時に、これが制御中であることを認識し、そのバスドライバ242をイネーブルにする。これとは対照的に、内部コントローラバスドライバ212をディスエーブルにする。加うるに、CSB=“1”であることを認識すると、アービトレーション論理246は、バス190を介して指令レジスタ220のアドレス(ADDR[CMD])からの読み取りを要求することによりそのレジスタ220に記憶されている指令(即ち、その指令)を取り出す。外部マイクロコントローラ240は、その指令をいったん受け取ると、その指令を実行する。
【0040】
その指令が外部マイクロコントローラ240によって実行されると、図10に示されている残りのステップを次の指令の受け取りに先立つ内部コントローラ160への制御の戻しに差し向ける。指令の実行後、アービトレーション論理246は、今や、“0”をコントローライネーブルレジスタ250に書き込み、このコントローライネーブルレジスタは、バス190によりそのアドレスADDR[CER]でアクセス可能である。これにより、もう一度、内部コントローラ160のためのバスドライバ212がイネーブルになる。コントローライネーブルレジスタ250の上書きと同時に、アービトレーション論理246により、外部コントローラ240のためのバスドライバ242がディスエーブルになる。これにより、システムは内部コントローラ160がデフォルトによって制御を引き受けるその初期状態に復元し、その時点において、システムは、その次の指令を待ち、上述の方法が繰り返され、その他同様である。
【0041】
図10の流れは、内部及び外部コントローラ160,240が改良型集中化バスアーキテクチャ150に従ってコンフリクト無しに一緒に動作することができるようにするまさに一手法である。しかしながら、当業者であれば認識されるように、この同じ目的を達成する他の流れ及び他の回路が可能であり、従って、図示の内容は、単なる一例として理解されるべきである。
【0042】
本発明の特定の実施形態を図示すると共に説明したが、上述の説明は、本発明をこれら実施形態に限定するものではないことは理解されるべきである。当業者にとっては明らかなように、本発明の精神及び範囲から逸脱することなく種々の変更及び改造を実施できる。かくして、本発明は、特許請求の範囲に記載された本発明の精神及び範囲に属する変形例、改造例及び均等例を含むものである。
【0043】
本発明に関する上記の教示を考慮に入れるならば、本発明の種々の変更が可能であることは明白である。本発明は、特許請求の範囲において特定したものとは異なる態様で実施することも可能である。
【0044】
本発明に関連する好ましい態様として、例えば、以下のものをあげることができる。
〔態様1〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるバスを有し、前記機能ブロックは、バスプロトコルを経て互いに通信する、器具。
〔態様2〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様1に記載の器具。
〔態様3〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様1に記載の器具。
〔態様4〕
前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様1に記載の器具。
〔態様5〕
前記装置は、メモリ回路から成る、上記態様4に記載の器具。
〔態様6〕
前記装置は、コントローラから成る、上記態様4に記載の器具。
〔態様7〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様1に記載の器具。
【0045】
〔態様8〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるパラレルバスを有し、前記機能ブロックは、バスプロトコルを経て互いに通信する、器具。
〔態様9〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様8に記載の器具。
〔態様10〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様8に記載の器具。
〔態様11〕
前記複数の機能ブロック及び前記バスは、単一の集積回路上に集積され、前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様8に記載の器具。
〔態様12〕
前記装置は、メモリ回路から成る、請求項11記載の器具。
〔態様13〕
前記装置は、コントローラから成る、請求項11記載の器具。
〔態様14〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様8に記載の器具。
【0046】
〔態様15〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるパラレルバスを有し、
各機能ブロックと前記バスとの間に介在して設けられたバスインタフェース回路を有し、前記バスインタフェース回路により、各ブロックは、プロトコルに従って前記バスを経て他の機能ブロックと通信することができる、器具。
〔態様16〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様15に記載の器具。
〔態様17〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様15に記載の器具。
〔態様18〕
前記複数の機能ブロック、前記バス、及び前記バスインタフェース回路は、単一の集積回路上に集積されている、上記態様15に記載の器具。
〔態様19〕
前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様18に記載の器具。
〔態様20〕
前記装置は、メモリ回路から成る、上記態様19に記載の器具。
〔態様21〕
前記装置は、コントローラから成る、上記態様19に記載の器具。
〔態様22〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様15に記載の器具。
【0047】
〔態様23〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記集積回路の外部に位置する少なくとも1つの装置を有し、
前記機能ブロックの各々及び前記外部装置と通信状態にあるバスを有し、前記外部装置及び前記機能ブロックは、プロトコルに従って前記バスと通信する、器具。
〔態様24〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様23に記載の器具。
〔態様25〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部で複数のアナログ信号を受け取る、上記態様23に記載の器具。
〔態様26〕
前記集積回路は、外部端子を有し、前記バス中の各信号は、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう外部端子と通信する、上記態様23に記載の器具。
【0048】
〔態様27〕
植え込み型医療器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも2つのブロックは、他の機能ブロックのための第1のコントローラを有し、
前記機能ブロックのうちの少なくとも幾つかを制御することができる第2のコントローラを有し、
前記機能ブロックの各々及び前記第2のコントローラと通信状態にあるバスを有し、
前記第1のコントローラと前記第2のコントローラは、他の機能ブロックの制御を分担する、器具。
〔態様28〕
前記植え込み型医療器具は、植え込み型刺激器である、上記態様27に記載の器具。
〔態様29〕
前記他の機能ブロックのうちの少なくとも1つは、電気刺激を患者の組織に送り出す少なくとも1つの電極に結合された刺激回路から成る、上記態様28に記載の器具。
〔態様30〕
前記第1のコントローラを含む前記機能ブロックは、集積回路中に集積され、前記第2のコントローラは、前記集積回路の外部に位置する、上記態様27に記載の器具。
【0049】
〔態様31〕
植え込み型医療器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つのブロックは、前記集積回路内の他の機能ブロックのための内部コントローラから成り、
前記集積回路の外部に位置する外部コントローラ装置を有し、
前記機能ブロックの各々及び前記外部コントローラと通信状態にあるバスを有し、
前記バス上の少なくとも1つの第1の指令は、前記内部コントローラにより実行可能であり、前記バス上の少なくとも1つの第2の指令は、前記外部コントローラによって実行可能である、器具。
〔態様32〕
前記植え込み型医療器具は、植え込み型刺激器である、上記態様31に記載の器具。
〔態様33〕
前記他の機能ブロックのうちの少なくとも1つは、電気刺激を患者の組織に送り出す少なくとも1つの電極に結合された刺激回路から成る、上記態様32に記載の器具。
〔態様34〕
前記内部コントローラは、出された指令が前記内部コントローラにより実行可能な第1の指令を含むか前記外部コントローラによって実行可能な第2の指令を含むかを判定する回路を有する、上記態様31に記載の器具。
〔態様35〕
前記回路は、前記出された指令を第1の指令か第2の指令かのいずれかとして指定するビットのレジスタを有する、上記態様34に記載の器具。
〔態様36〕
前記回路は、コントローラ選択ビットを、前記外部コントローラ中のアービトレーション回路に送出する、上記態様35に記載の器具。
【0050】
〔態様37〕
植え込み型刺激器具を作動させる方法であって、
機能ブロックをバスに結合するステップを有し、前記機能ブロックのうちの1つは、第1のコントローラから成り、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路から成り、少なくとも1つの組織刺激電極が、電気刺激回路に結合され、
第2のコントローラを前記バスに結合するステップを有し、
指令を前記バス上に送出するステップを有し、
前記指令が前記第1のコントローラによって実行されるべきであるか前記第2のコントローラによって実行されるべきであるかを判定し、前記指令をそれに応じて実行するステップを有する、方法。
〔態様38〕
前記機能ブロックは、集積回路上に集積され、前記第2のコントローラは、前記集積回路の外部に位置する、上記態様37に記載の方法。
〔態様39〕
前記判定ステップは、前記指令を復号し、前記第1のコントローラ中の関連のオーナビットに問い合わせることにより前記第1のコントローラによって実施される、上記態様37に記載の方法。
〔態様40〕
前記指令が前記第2のコントローラによって実行される場合、信号を前記第2のコントローラに送るステップを更に有し、前記第2のコントローラは、前記第1のコントローラから前記指令を取り出して前記取り出した指令を実行する、上記態様39に記載の方法。〔態様41〕
前記第2のコントローラによる前記取り出した指令の実行後、制御を前記第1のコントローラに戻すステップを更に有する、上記態様40に記載の方法。
【技術分野】
【0001】
本発明は、一般に、植え込み型刺激器具に関する。
【0002】
〔関連出願の説明〕
本出願は、2007年6月25日に出願された米国特許出願第11/767,636号の優先権主張出願に関連するものであり、この米国特許出願を参照により引用し、その記載内容全体を本明細書の一部とする。
【背景技術】
【0003】
植え込み型刺激器具は、種々の生物学的障害の治療のために電気刺激を発生させて、かかる電気刺激を身体神経及び組織に送り出す器具、例えば、心不整脈を治療するためのペースメーカ、心細動の治療のための除細動器、聴覚消失の治療のための蝸牛刺激器、視覚消失の治療のための網膜刺激器、調和体肢運動を生じさせるための筋肉刺激器、慢性疼痛の治療のための脊髄刺激器、運動性及び心理学的障害の治療のための大脳皮質及び深部脳刺激器、及び尿失禁、睡眠時無呼吸、肩関節亜脱臼等の治療のための他の神経刺激器である。本発明は、かかる全ての用途に利用できる。ただし、以下の説明は、全体として、例えば、米国特許第6,516,227号(「第´227号特許」という場合がある)明細書に開示されている脊髄刺激(SCS)システム内への本発明の利用に焦点を当てている。なお、この米国特許を参照により引用し、その開示内容全体を本明細書の一部とする。
【0004】
脊髄刺激は、或る特定の割合の患者の疼痛を緩和するための広く受け入れられた臨床的方法である。図1A及び図1Bに示されているように、SCSシステムは、典型的には、植え込み型パルス発生器(IPG)100を有し、このIPGは、例えばチタンで作られた生体適合性ケース30を有する。ケース30は、通常、IPGが機能するのに必要な回路及び電源又は電池を保持している。IPG100は、1本又は2本以上の電極リード(2つのかかるリード102,104が示されている)を介して電極106に結合されており、その結果、電極106は、電極アレイ110を形成するようになっている。電極106は、可撓性本体108で支持され、この可撓性本体は又、各電極に結合された個々の信号線112,114を収容している。信号線112,114は、インタフェース115によりIPG100に接続されており、このインタフェースは、リード102,104(又は図示していないリード延長部)をIPG100に取り外し可能に接続することができる任意の適当な装置であって良い。
【0005】
インタフェース115は、例えば、リード102,104に設けられたコネクタ119a,119bと対応関係をなして結合するよう構成されたリードコネクタ38a,38bを含む電気機械的コネクタ装置から成るのが良い。図示の実施形態では、リード102にE1 〜E8 と表示された8つの電極が存在し、リード104にはE9 〜E16 と表示された8つの電極が設けられているが、リード及び電極の数は特定用途向けであり、従って様々な場合がある。電極アレイ110は、典型的には、脊髄の硬膜に沿って植え込まれ、IPG100は、電極106を通って脊柱内の神経線維に送り出される電気パルスを発生させる。次に、IPG100それ自体が典型的には患者の臀部内で幾分遠くのところに植え込まれる。
【0006】
図2に示されているように、IPG100は、典型的には、プリント回路板(PCB)16を、このPCB16に取り付けられた種々の電子部品20、例えば、マイクロプロセッサ、集積回路及びキャパシタと一緒に含む電子基板組立体14を有する。最終的には、電子回路は、治療機能、例えば神経刺激を行う。フィードスルー(貫通接続)組立体24が、種々の電極信号を電子基板組立体14からリードコネクタ38a,38bに送り、これらリードコネクタは、リード102,104に結合されている(図1A及び図1B参照)。IPG100は、ヘッダコネクタ36を更に有し、このヘッダコネクタは、とりわけ、リードコネクタ38a,38bを収容している。IPG100は、ヘッダコネクタ36内に設けられていて、外部装置、例えば手持ち型又は臨床医用プログラマ(図示せず)に対してデータの送受を行うためのテレメトリ(遠隔計測)アンテナ又はコイル96(図1A)を更に有するのが良い。上述したように、IPG100は、通常、電源26、通常充電式電池26を更に有する。電源26は、外部充電器12によって経皮的に再充電可能である。具体的に説明すると、外部充電器12は、充電セッション中アクティブな状態にあるとき、その充電コイル17に通電し、充電コイル17は、IPG100内の充電コイル18中に電流を誘起させる。この誘起電流は、整流され、最終的には、患者の肉25を通って電源26を充電するために用いられる。
【0007】
典型的なIPG及びIPGシステムの構造及び機能に関するそれ以上の細部は、2005年12月14日に出願された米国特許出願第11/305,898号明細書に開示されており、この米国特許出願を参照により引用し、その開示内容を本明細書の一部とする。
【0008】
IPG100の内部に設けられた回路のための伝統的なアーキテクチャ50が図3に示されている。当業者であれば理解されるように、図3は、この開示により提供される要点を理解するのに十分に比較的高いレベルでIPG100の回路を示している。アーキテクチャ50は、IPG100内で種々の電気機能を実行する基本的な回路ブロックを有している。例えば、テレメトリ回路62がコイル96に結合されており、このテレメトリ回路は、データを外部コントローラ(図示せず)に対して送受するよう動作する。充電・電池保護回路64が同様に、充電コイル18に結合され、この充電・電池保護回路は、電源26と回路の残部との間に介在している。これら回路62,64の両方は、マイクロコントローラ60に結合され、このマイクロコントローラは、注目できるように、アーキテクチャ50の設計の中心である。電源投入時にマイクロコントローラ60により必要とされるプログラム及びデータは、シリアルインタフェース67によりマイクロコントローラ60に結合されたメモリ66、好ましくはシリアル不揮発性メモリに記憶されている。
【0009】
予測可能な刺激療法を提供する際に関与する回路は、ディジタル集積回路(IC)70及びアナログIC80によって提供される。一用途では、ディジタルIC70は、刺激制御ロジック、例えば刺激パルス列に特定のタイミングを提供するようIPGのタイミングチャネルにより用いられる種々のタイマを備えている。アナログIC80は、シリアルリンクを介してディジタルIC70からデータを受け取り、かかるデータは、ディジタル‐アナログ変換器(DAC)82によりアナログ信号に変換され、このディジタル‐アナログ変換器は、最終的には、電極(E1...EN)に刺激をもたらす。加うるに、アナログIC80上に且つ充電ブロック64及びテレメトリブロック62内に生じ又はモニタされる種々のアナログ電圧、例えば種々の基準電圧、刺激コンプライアンス電圧等をマイクロコントローラ60に知らせるためにアナログ‐ディジタル(A/D)変換器74が用いられる。マイクロコントローラ60と一体のものとして示されているが、A/D変換器74は又、マイクロコントローラ60の外部に位置するディスクリート部品であっても良い。
【0010】
一実施形態では、マイクロコントローラ60、ディジタルIC70及びアナログIC80は、各々がIPGのプリント回路板16(図1参照)上の部品20のうちの1つから成るディスクリートICを構成する。アーキテクチャ50に含まれる他の機能ブロックは、他の部品20から成る場合があり、これら他の部品は、一体ではなく、少なくとも一部がディスクリート部品で形成される場合がある。
【0011】
アーキテクチャ50の機能ブロックを簡単に説明したが、注目されるべきこととして、これらブロックの詳細な動作を理解することは本発明にとって重要ではない。(読者は、機能ブロックの各々の一般的な知識を知りたい場合には、上記において引用した米国特許出願第11/305,898号明細書を参照するのが良い)。これとは異なり、理解すべき重要なことは、機能ブロックを相互に連結する仕方である。当業者であれば理解されるように、アーキテクチャ50の作用の中心はマイクロコントローラ60であり、このマイクロコントローラは、最終的には、あらゆる指令を他のブロックから受け取ったり、これらを他のブロックに送ったりする。さらに、注目できることとして、ブロック相互間の種々の相互連結は、形式及び複雑さが様々であり、連結方式の中には、性質上シリアルなものがあったり、単一のデータラインを有し、又は、データディジタルバスを有するものもある。さらに、ブロックのうちの幾つかは、他のブロックとの直接的接続関係を欠いており、それ故、中間ブロックにより互いに通信する必要がある。例えば、マイクロコントローラ60は、少なくとも一部が、ディジタルIC70を介してアナログIC80と通信する必要がある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】米国特許第6,516,227号明細書
【特許文献2】米国特許出願第11/305,898号明細書
【発明の概要】
【発明が解決しようとする課題】
【0013】
かかる相互接続性により、IPG100の出費及びその複雑さが増大する。さらに、かかる相互接続性は又、所望の変更及び(又は)新IPG改訂に合わせて特定のアーキテクチャを改造することを困難にする。例えば、機能ブロックのうちの1つを変更するには、他の機能ブロックにこれに対応した相当な変更が必要な場合があり、アップグレード又は改訂がコスト高になる。
【0014】
加うるに、IPG100内のスペースは制限されている。というのは、IPGは、好ましくは、インプラントを患者にとって可能な限り影響がないようにするようできるだけ小形である。この点に関し、図3のアーキテクチャ50は、マイクロコントローラ60のために用いられる別個のIC、ディジタルIC70及びアナログIC80(場合によっては、他の部品)が必要なので一段と問題である。多くの部品を設けることにより、一般に、回路の信頼性がマイナスの影響を受けると共に電力消費量、一般に電力が制限されるIPGにとって大きな懸念が増大する。
【0015】
本発明は、改良型IPGアーキテクチャにより植え込み型医療器具の分野において、この問題に対する解決策を提供する。
【0016】
植え込み型医療器具、例えば植え込み型パルス発生器(IPG)の改良型アーキテクチャが開示される。一実施形態では、IPGのための機能ブロックが単一の集積回路(IC)に組み込まれる。機能ブロックの各々は、通信プロトコルにより制御される集中化バスを経て互いに通信すると共に必要ならば他のオフチップ(off-chip)装置と通信する。各回路ブロックは、バスと通信すると共に通信プロトコルに準拠するために、そのプロトコルに準拠したバスインタフェース回路を有する。各ブロックは、プロトコルに準拠しているので、任意所与のブロックを、他のブロックの設計に悪影響を及ぼさないで、容易に改造し又はアップグレードすることができ、それによりIPG回路のデバッキング及びアップグレーディングが容易になる。さらに、集中化バスを集積回路から外すことができるので、主要IPG用ICの主要な再設計を必要とすることなく、余分な回路をオフチップ状態で容易に追加してIPGを改造し又は機能をIPGに追加することができる。
【図面の簡単な説明】
【0017】
【図1A】植え込み型パルス発生器(IPG)及び電極アレイを先行技術に従ってIPGに結合する仕方を示す図である。
【図1B】植え込み型パルス発生器(IPG)及び電極アレイを先行技術に従ってIPGに結合する仕方を示す図である。
【図2】IPGを先行技術の外部充電器との関連で示す図である。
【図3】先行技術によるIPG内の回路のアーキテクチャを示す図である。
【図4】通信プロトコルに従って種々の機能ブロックで動作する集中化バスを備えたIPGの改良型アーキテクチャを示す図である。
【図5】図4の集中化バス上の種々の信号を示すと共にバス上で用いられる通信プロトコルを示す図である。
【図6】図4の集中化バスと通信する各機能ブロックによって用いられるバスインタフェース回路の基本構造を示す図である。
【図7】図4の改良型アーキテクチャが図4のアーキテクチャに従って組み込まれたIPG用ICの外部の追加のメモリ又はコントローラリソースをどのように容易に提供するかを示す図である。
【図8】外部コントローラと図4のアーキテクチャに従って組み込まれたIPG用ICの内部に位置するコントローラとの間の制御を分担するのに有用な種々のレジスタを示す図である。
【図9】図8の外部コントローラと内部コントローラとの間の制御を分担するのに有用な回路を示す図である。
【図10】図9の回路の動作を説明する流れ図である。
【発明を実施するための形態】
【0018】
図4は、改良型IPGアーキテクチャ150の一例を示している。図3との比較によれば、図4の機能ブロックの大部分が図3の回路ブロックに対応しており、かくして、新規のアーキテクチャ150において同様な機能を実行することが示されている。しかしながら、改良型アーキテクチャ150内の機能ブロックの全ては、顕著な差として、集中化バス190に結合されている。本開示に示されている実施形態では、集中化バス190は、パラレルに動作する複数の多重化アドレス及びデータラインを有するパラレルバスである。しかしながら、これは厳密に言えば必要条件ではなく、その代わりに、バス190は、シリアルバスから成っていても良い。
【0019】
好ましい実施形態では、図示の機能ブロックの各々は、単一の集積回路(IC)200内に組み込まれている。図示のようなIPG用IC200は、アナログ信号とディジタル信号の両方を含んでいるので、IC200は、混合モードチップから成る。しかしながら、厳密に言えば、アーキテクチャ150を図示のように単一のIC200上に実現することは必要条件ではない。さらに、理解されるべきこととして、IPG100内の或る特定の他の回路部品(例えば、データコイル96、充電コイル18、電源26及び外部メモリ66等)は、論理的にIC200の外部に位置する場合がある。よく言われるように、IPG内のできる限り多い機能ブロックをIC200上に統合することが依然として好ましい。というのは、このことは、歩留まりを増大させ、信頼性を高め、IPG内の電子回路のスペースを減少させ、IPG100内の回路の電力消費量を減少させたりその他のことをしたりするからである。
【0020】
改良型IPGアーキテクチャ150内の種々の機能ブロックの各々は、バスインタフェース回路215を介して集中化バス190と通信するが、これについては、後で詳細に説明する。好ましくは、機能ブロック相互間の他の全てのバスを利用しない通信は、最小限に保たれるが、幾つかのかかる通信は、有益である。例えば、図示のように、種々の割り込み(INT1,INT2,...)は、割り込みコントローラ173と直接通信し、それにより、集中化バス190を介するプロトコルを利用した通信に伴って生じる潜在的な遅延無く、種々の割り込みの発生を即座に認識できる。例えば、INT2は、電源26が危険レベルまで充電されたかどうかを割り込みコントローラ173に知らせることができ、その結果、IC200の動作を必要ならば一時的に停止させる場合がある。別のオフバス通信では、アナログバス192が種々のアナログ信号をA/Dブロック74に送るために利用され、A/Dブロックでは、かかる電圧をディジタル化することができ、そして必要に応じて集中化バス190を介して他の機能ブロックに利用可能にすることができる。
【0021】
機能ブロックの各々の動作原理を理解することは開示する改良型IPGアーキテクチャ150にとって重要ではないが、図4から注目すべきこととして、先行技術のディジタルIC70及びアナログIC80(図3)は、混合モード刺激回路ブロック175の状態に効果的に統合されており、これらの両方は、電極の各々Exのところで見える刺激パルスのタイミング、大きさ及び極性を設定する。
【0022】
先行技術(図3)のアーキテクチャ50との別の重要な相違点として、集中化マイクロコントローラ60(図3)に代えて、内部コントローラ160が用いられていることに注目されたい。集中化バス190のパラレル化性状が与えられている場合、IC200内の制御は、1つのソースへの集中度が低く、その代わり、制御は、本質的には、コントローラ160と種々の機能ブロックとの間で分割され、コントローラ160は、「マスター」として働く。具体的に説明すると、各機能ブロックは、セットアップ及び状態レジスタ(図示せず)を有する。コントローラ160は、初期化の際、セットアップレジスタへの書き込みを行って各機能ブロックをコンフィグすると共にイネーブルにする。次に、状態レジスタは、各機能ブロックによって設定され、状態及び他の結果について問い合わせるためにコントローラ160によって読み取られる。マスターコントローラ160により課されるかかる制御とは別に、コントローラ160の外部に位置する機能ブロックの多くは、単純な状態機械を用いてこれらの動作を管理することができ、これら状態機械は、セットアップレジスタによりイネーブルにされると共に変更される。内部コントローラ160は、マスターとして働くので、内部コントローラ160のバスインタフェース回路215は、幾分ユニークであり、例えば、通信プロトコルによって用いられる制御信号(例えば、ALT、W/E及びR/E)のためのドライバ回路216を有し、このドライバ回路は、IC200内の他の機能ブロックのバスインタフェース回路215には欠けている。
【0023】
図4で理解できるように、IC200は、例えば、電源26を接続し、コイル18,96を接続し、外部メモリ66を接続し、刺激電極を接続するのに必要な幾つかの外部端子202(例えば、ピン、ハンダバンプ等)を有する。好ましい実施形態では、他の外部端子202は、集中化バス190を構成する種々の信号にとって専用であり、それにより、この集中化バスは、IC200の外部に位置する他の装置と通信することができ、これについては以下に詳細に説明する。
【0024】
バス190を構成する種々の信号が図5に見え、この図5は、バス上で通信可能な考えられる1つのプロトコルを更に開示している。図示のように、集中化バス190は、同期化のためのクロック信号(CLK)、時分割多重化アドレス及びデータ信号(A/Dx)、アドレスバッチイネーブル信号(ALE)、アクティブロー(active-low)、書き込みイネーブル信号(*W/E)及びアクティブロー読み取りイネーブル信号(*R/E)から成っている。集中化バス90は、16のアドレス/データ信号を有するのが良いが、当然のことながら、この数は、システム要件に応じて変わるのが良い。
【0025】
当業者には理解されるように、例えば図4のIC200を含むIPGシステムにおける通信は、他のコンピュータ化システムと比較して比較的動作速度が遅い場合がある。これにより、集中化バス190上で用いられるプロトコルの要件が緩和され、比較的単純且つ比較的低速なプロトコルを用いることができる。例えば、クロック信号CLKに関する周波数は、32kHz〜1MHzであるのが良い。かかる周波数は、一般に、コンピュータ化プロトコルにとっては遅いが、典型的には数十マイクロ秒〜ミリ秒のオーダで刺激パルスを提供するIPGの動作と比較すると、適当に速い。
【0026】
図示されているように、プロトコルは、アドレスの次にそのアドレスに関する関連データが続く等するかなり単純なデータ前アドレス(address-before-data)方式を用いている。アドレスとデータの識別を助けるため、アドレスラッチイネーブル信号(ALE)は、アドレスの発行の際にのみアクティブであり、それにより、アドレスをクロック信号の立ち上がり端の際にラッチすることができる。特定のアドレスに対応したデータが書き込まれるか読み取られるかは、書き込み及び読み取りイネーブル信号(*W/E、*R/E)のアサート(真)で決まる。当然のことながら、このプロトコルは、例示に過ぎず、他のプロトコル及びフォーマットを集中化バス190上での通信のために使用できる。
【0027】
図5のプロトコルの性状は、集中化バス190に結合された全ての機能ブロックをアドレスと呼ばなければならず、恐らくは、或る範囲のアドレスと呼ばなければならないことを意味している。例えば、コンプライアンス電圧のための値を保持するデータレジスタのためのアドレス(A/Dブロック74において)は、ADDR[3401]であり、バンドギャップ基準電圧のためのアドレスは、ADDR[3402]であり、電極E6によって提供されるべき刺激の大きさのためのアドレス(刺激回路ブロック175において)は、ADDR[7655]であり、他方、そのパルスの持続時間は、ADDR[7656]で記憶されるのが良く、その他同様である。
【0028】
関連アドレスを認識する際に種々の機能ブロックを助けるため且つ集中化バス190のプロトコルに従って機能する各ブロックの能力を保証するため、各ブロックは、図6に示されているバスインタフェース回路215を有している。当業者であればバスインタフェース回路215の動作原理を良く理解しており、したがって、これを一般的なレベルで説明する。上述したように、1つ又は2つ以上のアドレス、例えば図6の単純な例では、ADDR[1]〜[5]は、各機能ブロックと関連している場合がある。かかるアドレスが種々のブロックのところで受け取られると、各ブロックは、これらアドレスを復号して突き合わせ(マッチ)を判定し、即ち、このアドレスがそのブロックを示すアドレスのうちの1つに対応しているかどうかを判定する。もしそうであれば、データが問題のアドレスに書き込まれ又はこれから読み取られるかどうかに応じて、バスドライバ(読み取りの場合)又はバスレシーバ(書き込みの場合)は、イネーブルにされ、次にデータがブロックのデータレジスタに書き込まれ又はこれから読み取られる。このプロトコルに準拠するため、ブロック内の実際の機能回路(図6には示されていない)は、当業者には理解されるように、データレジスタンスと適切にインタフェースをとる必要がある。
【0029】
バスインタフェース回路215により、各機能ブロックがバス190について確立されたプロトコルを用いて通信することができる状態では、種々の機能ブロックに変更を加えて回路の誤差を修正すると共に(或いは)次世代IPGで使用可能にIC200をアップグレードすることは、今や、比較的簡単なことになる。これは、ブロックの回路の各々を変更でき、この場合、かかる変更が関連のブロックの他の変化を必要とし又は他のブロックの動作を動揺させるという心配が無いからである。機能ブロックを別個独立に設計し、パラレルに検証することができ、それにより、設計プロセス中における時間及び労力を節約することができる。
【0030】
改良型アーキテクチャ150のもう1つの利点は、IC200の外部に位置するIPG100を容易に改造し又は機能をこれに追加することができるということにある。例えば、将来における改良では、IPGは、もしそうでない場合にオンチップメモリ177又はオフチップメモリ66(図4参照)で記憶できるデータよりもより多くのデータを記憶することが必要な場合がある。かかる場合、集中化バスアーキテクチャ150がIC200内で用いられている場合、バス190を図7に示されているようにIC200の外部に延長することができ、そしてメモリ300(好ましくは、不揮発性メモリ)を追加することができる。これは、非常に有利であり、その理由は、これにより、IC200及び(又は)その機能ブロックのうちの幾つかを再設計する必要なく、IPG回路をアップグレードすることができるからである。
【0031】
開示したアーキテクチャ150がどのようにシステム統合のためになるかを示す別の例では、システムの容量を第1のIC200と同様に構成された別のIC200′ の追加によって効果的に2倍にすることができる。これにより、IC200,200′ が収納されたIPG100は、32個の刺激電極、即ち、ICの両方から各々16個ずつの刺激電極を提供することができる。換言すると、IPGの容量を複数の刺激ICを互いに単純に「デイジィチェイニング(daisy chaining)」することにより増大させることができる。かかる実施形態では、IC200又はIC200′ のうちの一方の内部コントローラ160をイナクティブな状態にしてコントローラ160が1つしかシステムのマスターコントローラとして働かないようにすることが有益な場合がある。変形例として、IPGシステムは、IC200,200′ の両方のコントローラ160を利用しても良い。ただし、これには、潜在的なコンフリクト、即ち、図8〜図10を参照して以下に説明する課題を解決するための2つのコントローラ相互間におけるアービトレーションが必要である。
【0032】
また、バス190によりIC200の外部に他の装置を追加することができる。例えば、アーキテクチャ150の使用によりイネーブルにされる1つの特に関心のある用途は、少なくとも或る程度の系統的制御をIC200の外部に配置することができるということにある。例えば、図7では、外部マイクロコントローラ240がIC200内に位置する内部コントローラ160に取って代わり又はこれを補うために用いられる(外部マイクロコントローラ240は、上述の要点である追加のIC200′ の内部コントローラ160から成っていても良い)。この場合も又、外部コントローラによりIPGを制御できるということは、IC200又は種々の機能ブロックに変更を加えないでIPGのためのプログラミングを変更できるということを意味している。
【0033】
しかしながら、外部マイクロコントローラ240により追加の制御を提供するためには、2つの制御機構相互間にコンフリクトが無いようにするために内部コントローラ160と外部マイクロコントローラ240との間に追加の通信手段が必要な場合がある。図8〜図10は、内部コントローラ160と外部マイクロコントローラ240がコンフリクト無くIC200の制御をどのように分担することができるかを記載している。
【0034】
外部制御の可能性の認識に当たり、内部コントローラ160は、図8及び図9に示されているように追加の機能を備えている。素早くプレビューすることにより、この追加の機能は、バス190上に出された特定の指令が内部コントローラ160によって取り扱われるべきか外部マイクロコントローラ240によって取り扱われるべきかどうかを認識するよう設計されている。どちらの装置160又は240が最終的に問題になっている指令を処理するかは、コントローラ選択ビット(CSB)によって設定される。CSB=0である場合、内部コントローラ160が問題の指令を実行し、CSB=1であれば、外部マイクロコントローラ240がその指令を実行する。図7及び図9で理解できるように、CSBは、全体として集中化バス190の範囲の外部に位置するディスクリート通信信号を構成することができ、このディスクリート通信信号は、その離散的性格により、2つのコントローラ160,240相互間の迅速且つ安全なアービトレーション方法として好ましい具体化例であることが可能である。他の具体化例では、コントローラ選択ビットは、バス190のプロトコルを用いてバス190を介して送られるデータを構成することができる。かかる具体化例では、CSBデータは、バス190により内部コントローラ160と外部マイクロコントローラ240との間で受け渡しされる制御「送信許可証(トークン)」と見なすことができる。コントローラ相互間におけるかかる純粋にバスを利用するアービトレーション方法は、容易に具体化される。しかしながら、バスを利用しないディスクリート信号方式を用いて2つのコントローラ160.240相互間の制御の受け渡しを説明することが容易なので、この方式は、以下に説明されると共に図示されている。
【0035】
図示のように、内部コントローラ160は、図8に詳細に示された2つのレジスタ、即ち、指令レジスタ220及び指令オーナレジスタ230を備えた状態で設計されている。指令レジスタ220は、多くのコントローラの標準的な特徴であり、単純に、IPGが実行することができる種々の指令の二値表示から成る。図示の例では、指令レジスタ220は、長さが8ビットなので、IPG100は、256(28 )の互いに異なる指令を処理することができる。指令オーナレジスタ230は、関連の指令(この例では、256)が存在するので同数のビットで構成され、レジスタ内の各ビットは、特定の指令が内部コントローラ160によって取り扱われるべきであるか外部マイクロコントローラ240によって取り扱われるべきであるかどうかを示している。図示のように、指令オーナレジスタ230内の特定のビットが“0”である場合、対応の指令は、内部コントローラ160によって実行されることになり、“1”であれば、外部マイクロコントローラ240が、その指令を実行することになる。単純な例では、256ビット指令オーナレジスタ230が、“1010000...0001”を読み取った場合、指令256,254,1(CMD256,CMD254,CMD1)は、外部マイクロコントローラ240によって実行され、他の全ての指令は、内部コントローラ160によって実行される。
【0036】
コントローラ選択ビット(CSB)245を送出するための指令レジスタ220及び指令オーナレジスタ230の使用法が図9に示されている。指令が指令レジスタ220によっていったん受け取られると、指令は復号されて(例えば、多重分離されて)その指令番号(CMD256〜CMD1)が理解される。次に、指令番号を用いて適当な指令オーナビットを指令オーナレジスタ230から取り出す。このビットをコントローラ選択ビット(CSB)245として設定してどのコントローラ(160,240)が指令を上述したように取り扱うべきであるかどうかを指示する。
【0037】
このプロセスについて図10を参照して詳細に説明する。起動時、指令オーナレジスタ230にメモリ(内部メモリ177、シリアル外部メモリ66等)からデフォルト値をロードする。通常、指令オーナレジスタ230内の種々の指令オーナビットのデフォルト値は、全て“0”であり、このことは、少なくとも最初の全ての指令が内部コントローラ160によって実行されるべきことを示している。しかる後、動作中の或る時点で、指令レジスタ220にそのアドレス(ADDR[CMD])で指令をロードする。指令を上述したように復号し(多重分離し)、対応の指令オーナビットをコントローラ選択ビット(CSB)245として送出する。また、CSB245を図9に示されているようにそのアドレス(ADDR[CER])(これは、単一ビットから成るのが良い)でコントローライネーブルレジスタ250に記憶させる。また、CSB245を外部マイクロコントローラ240に送る。
【0038】
CSB245が送出されると、今や、コントローラ160又は240のうちのどちらが問題の指令を実行するかどうかが分かり、かくして、それに応じて種々の措置を取る。CSB=“0”であって内部コントローラ160が示されている場合、そのコントローラ160がその指令を実行することを除き、達成されることが必要なことは殆ど無い。デフォルトとして、外部マイクロコントローラ240が内部コントローラ160による指令の実行とコンフリクトしないようにするため、外部コントローラ240に書き込まれたアービトレーション論理246は、CSB=0であることを検出すると、外部コントローラのバスドライバ242をディスエーブルにする(無効にする)。これとは対照的に、記憶されたコントローライネーブルレジスタビット250(アクティブロー信号)により内部コントローラバスドライバ212をイネーブルにする(有効にする)。内部コントローラ160がその指令を実行した後、システムは、次の指令を待ち、上述の方法が繰り返され、以下同様である。
【0039】
しかしながらCSB=“1”であり、外部マイクロコントローラ240が示されている場合、制御を一時的に外部マイクロコントローラ240にシフトすることができる余分のステップを実行する。具体的に説明すると、外部マイクロコントローラ内のアービトレーション論理246は、CSB=“1”であることの検出時に、これが制御中であることを認識し、そのバスドライバ242をイネーブルにする。これとは対照的に、内部コントローラバスドライバ212をディスエーブルにする。加うるに、CSB=“1”であることを認識すると、アービトレーション論理246は、バス190を介して指令レジスタ220のアドレス(ADDR[CMD])からの読み取りを要求することによりそのレジスタ220に記憶されている指令(即ち、その指令)を取り出す。外部マイクロコントローラ240は、その指令をいったん受け取ると、その指令を実行する。
【0040】
その指令が外部マイクロコントローラ240によって実行されると、図10に示されている残りのステップを次の指令の受け取りに先立つ内部コントローラ160への制御の戻しに差し向ける。指令の実行後、アービトレーション論理246は、今や、“0”をコントローライネーブルレジスタ250に書き込み、このコントローライネーブルレジスタは、バス190によりそのアドレスADDR[CER]でアクセス可能である。これにより、もう一度、内部コントローラ160のためのバスドライバ212がイネーブルになる。コントローライネーブルレジスタ250の上書きと同時に、アービトレーション論理246により、外部コントローラ240のためのバスドライバ242がディスエーブルになる。これにより、システムは内部コントローラ160がデフォルトによって制御を引き受けるその初期状態に復元し、その時点において、システムは、その次の指令を待ち、上述の方法が繰り返され、その他同様である。
【0041】
図10の流れは、内部及び外部コントローラ160,240が改良型集中化バスアーキテクチャ150に従ってコンフリクト無しに一緒に動作することができるようにするまさに一手法である。しかしながら、当業者であれば認識されるように、この同じ目的を達成する他の流れ及び他の回路が可能であり、従って、図示の内容は、単なる一例として理解されるべきである。
【0042】
本発明の特定の実施形態を図示すると共に説明したが、上述の説明は、本発明をこれら実施形態に限定するものではないことは理解されるべきである。当業者にとっては明らかなように、本発明の精神及び範囲から逸脱することなく種々の変更及び改造を実施できる。かくして、本発明は、特許請求の範囲に記載された本発明の精神及び範囲に属する変形例、改造例及び均等例を含むものである。
【0043】
本発明に関する上記の教示を考慮に入れるならば、本発明の種々の変更が可能であることは明白である。本発明は、特許請求の範囲において特定したものとは異なる態様で実施することも可能である。
【0044】
本発明に関連する好ましい態様として、例えば、以下のものをあげることができる。
〔態様1〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるバスを有し、前記機能ブロックは、バスプロトコルを経て互いに通信する、器具。
〔態様2〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様1に記載の器具。
〔態様3〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様1に記載の器具。
〔態様4〕
前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様1に記載の器具。
〔態様5〕
前記装置は、メモリ回路から成る、上記態様4に記載の器具。
〔態様6〕
前記装置は、コントローラから成る、上記態様4に記載の器具。
〔態様7〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様1に記載の器具。
【0045】
〔態様8〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるパラレルバスを有し、前記機能ブロックは、バスプロトコルを経て互いに通信する、器具。
〔態様9〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様8に記載の器具。
〔態様10〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様8に記載の器具。
〔態様11〕
前記複数の機能ブロック及び前記バスは、単一の集積回路上に集積され、前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様8に記載の器具。
〔態様12〕
前記装置は、メモリ回路から成る、請求項11記載の器具。
〔態様13〕
前記装置は、コントローラから成る、請求項11記載の器具。
〔態様14〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様8に記載の器具。
【0046】
〔態様15〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックの各々と通信状態にあるパラレルバスを有し、
各機能ブロックと前記バスとの間に介在して設けられたバスインタフェース回路を有し、前記バスインタフェース回路により、各ブロックは、プロトコルに従って前記バスを経て他の機能ブロックと通信することができる、器具。
〔態様16〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様15に記載の器具。
〔態様17〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取る、上記態様15に記載の器具。
〔態様18〕
前記複数の機能ブロック、前記バス、及び前記バスインタフェース回路は、単一の集積回路上に集積されている、上記態様15に記載の器具。
〔態様19〕
前記集積回路は、外部端子を有し、前記バスは、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう少なくとも1つの外部端子と通信する、上記態様18に記載の器具。
〔態様20〕
前記装置は、メモリ回路から成る、上記態様19に記載の器具。
〔態様21〕
前記装置は、コントローラから成る、上記態様19に記載の器具。
〔態様22〕
前記機能ブロックのうちの少なくとも幾つかは、他の機能ブロックに割り込みをかけ、前記割り込みは、前記バス上を移動することはない、上記態様15に記載の器具。
【0047】
〔態様23〕
植え込み型刺激器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路を有し、少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記集積回路の外部に位置する少なくとも1つの装置を有し、
前記機能ブロックの各々及び前記外部装置と通信状態にあるバスを有し、前記外部装置及び前記機能ブロックは、プロトコルに従って前記バスと通信する、器具。
〔態様24〕
前記機能ブロックのうちの1つは、マスターコントローラから成り、他の全ての機能ブロックは、前記マスターコントローラのスレーブである、上記態様23に記載の器具。
〔態様25〕
前記機能ブロックのうちの1つは、アナログ‐ディジタル変換器から成り、前記アナログ‐ディジタル変換器は、前記バスの外部で複数のアナログ信号を受け取る、上記態様23に記載の器具。
〔態様26〕
前記集積回路は、外部端子を有し、前記バス中の各信号は、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるよう外部端子と通信する、上記態様23に記載の器具。
【0048】
〔態様27〕
植え込み型医療器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを有し、少なくとも2つのブロックは、他の機能ブロックのための第1のコントローラを有し、
前記機能ブロックのうちの少なくとも幾つかを制御することができる第2のコントローラを有し、
前記機能ブロックの各々及び前記第2のコントローラと通信状態にあるバスを有し、
前記第1のコントローラと前記第2のコントローラは、他の機能ブロックの制御を分担する、器具。
〔態様28〕
前記植え込み型医療器具は、植え込み型刺激器である、上記態様27に記載の器具。
〔態様29〕
前記他の機能ブロックのうちの少なくとも1つは、電気刺激を患者の組織に送り出す少なくとも1つの電極に結合された刺激回路から成る、上記態様28に記載の器具。
〔態様30〕
前記第1のコントローラを含む前記機能ブロックは、集積回路中に集積され、前記第2のコントローラは、前記集積回路の外部に位置する、上記態様27に記載の器具。
【0049】
〔態様31〕
植え込み型医療器具であって、
各々が前記植え込み型医療器具内で少なくとも1つの機能を実行する複数の機能ブロックを備えた集積回路を有し、少なくとも1つのブロックは、前記集積回路内の他の機能ブロックのための内部コントローラから成り、
前記集積回路の外部に位置する外部コントローラ装置を有し、
前記機能ブロックの各々及び前記外部コントローラと通信状態にあるバスを有し、
前記バス上の少なくとも1つの第1の指令は、前記内部コントローラにより実行可能であり、前記バス上の少なくとも1つの第2の指令は、前記外部コントローラによって実行可能である、器具。
〔態様32〕
前記植え込み型医療器具は、植え込み型刺激器である、上記態様31に記載の器具。
〔態様33〕
前記他の機能ブロックのうちの少なくとも1つは、電気刺激を患者の組織に送り出す少なくとも1つの電極に結合された刺激回路から成る、上記態様32に記載の器具。
〔態様34〕
前記内部コントローラは、出された指令が前記内部コントローラにより実行可能な第1の指令を含むか前記外部コントローラによって実行可能な第2の指令を含むかを判定する回路を有する、上記態様31に記載の器具。
〔態様35〕
前記回路は、前記出された指令を第1の指令か第2の指令かのいずれかとして指定するビットのレジスタを有する、上記態様34に記載の器具。
〔態様36〕
前記回路は、コントローラ選択ビットを、前記外部コントローラ中のアービトレーション回路に送出する、上記態様35に記載の器具。
【0050】
〔態様37〕
植え込み型刺激器具を作動させる方法であって、
機能ブロックをバスに結合するステップを有し、前記機能ブロックのうちの1つは、第1のコントローラから成り、少なくとも1つの他の機能ブロックは、前記植え込み型刺激器具のための刺激回路から成り、少なくとも1つの組織刺激電極が、電気刺激回路に結合され、
第2のコントローラを前記バスに結合するステップを有し、
指令を前記バス上に送出するステップを有し、
前記指令が前記第1のコントローラによって実行されるべきであるか前記第2のコントローラによって実行されるべきであるかを判定し、前記指令をそれに応じて実行するステップを有する、方法。
〔態様38〕
前記機能ブロックは、集積回路上に集積され、前記第2のコントローラは、前記集積回路の外部に位置する、上記態様37に記載の方法。
〔態様39〕
前記判定ステップは、前記指令を復号し、前記第1のコントローラ中の関連のオーナビットに問い合わせることにより前記第1のコントローラによって実施される、上記態様37に記載の方法。
〔態様40〕
前記指令が前記第2のコントローラによって実行される場合、信号を前記第2のコントローラに送るステップを更に有し、前記第2のコントローラは、前記第1のコントローラから前記指令を取り出して前記取り出した指令を実行する、上記態様39に記載の方法。〔態様41〕
前記第2のコントローラによる前記取り出した指令の実行後、制御を前記第1のコントローラに戻すステップを更に有する、上記態様40に記載の方法。
【特許請求の範囲】
【請求項1】
植え込み型刺激器具であって、
複数の機能ブロックを有する集積回路を備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックは、さらに、前記1つ以上の機能ブロックによって発生された割り込みを受け入れるように構成された割り込みコントローラを有し、
前記植え込み型刺激器具は、さらに、前記機能ブロックの各々に直接結合されたバスを備え、
前記機能ブロックは、バスプロトコルを経て互いに通信するようになっており、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項2】
前記機能ブロックのうちの1つは、さらに、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項1に記載の器具。
【請求項3】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項1に記載の器具。
【請求項4】
前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスは、少なくとも1つの外部端子と直接結合されることを特徴とする、請求項1に記載の器具。
【請求項5】
前記集積回路の外部に位置する前記装置は、メモリ回路を含むことを特徴とする、請求項4に記載の器具。
【請求項6】
前記集積回路の外部に位置する前記装置は、コントローラを含むことを特徴とする、請求項4に記載の器具。
【請求項7】
植え込み型刺激器具であって、
複数の機能ブロックを備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックは、さらに、前記1つ以上の機能ブロックによって発生された割り込みを受け入れるように構成された割り込みコントローラを有し、
前記植え込み型刺激器具は、さらに、前記機能ブロックの各々に直接結合されたバスを備え、
前記バスの通信は、バスプロトコルを介して制御されるようになっており、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項8】
前記機能ブロックのうちの1つは、さらに、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項7に記載の器具。
【請求項9】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項7に記載の器具。
【請求項10】
前記複数の機能ブロック及び前記バスは、単一の集積回路上に集積され、前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスは、複数の外部端子と直接結合されることを特徴とする、請求項7に記載の器具。
【請求項11】
前記集積回路の外部に位置する前記装置は、メモリ回路を含むことを特徴とする、請求項10に記載の器具。
【請求項12】
前記集積回路の外部に位置する前記装置は、コントローラを含むことを特徴とする、請求項10に記載の器具。
【請求項13】
植え込み型刺激器具であって、
複数の機能ブロックを有する集積回路を備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記植え込み型刺激器具は、さらに、
前記集積回路の外部に位置する少なくとも1つの装置と、
前記機能ブロックの各々に直接結合され、かつ、前記集積回路の外部に位置する前記装置に直接結合されたバスを備え、
前記集積回路の外部に位置する前記装置と前記機能ブロックは、プロトコルに従って前記バスと通信するようになっていて、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項14】
前記機能ブロックのうちの1つは、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項13に記載の器具。
【請求項15】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項13に記載の器具。
【請求項16】
前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスを構成する前記複数の信号の各々は、複数の外部端子と直接結合されることを特徴とする、請求項13に記載の器具。
【請求項1】
植え込み型刺激器具であって、
複数の機能ブロックを有する集積回路を備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックは、さらに、前記1つ以上の機能ブロックによって発生された割り込みを受け入れるように構成された割り込みコントローラを有し、
前記植え込み型刺激器具は、さらに、前記機能ブロックの各々に直接結合されたバスを備え、
前記機能ブロックは、バスプロトコルを経て互いに通信するようになっており、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項2】
前記機能ブロックのうちの1つは、さらに、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項1に記載の器具。
【請求項3】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項1に記載の器具。
【請求項4】
前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスは、少なくとも1つの外部端子と直接結合されることを特徴とする、請求項1に記載の器具。
【請求項5】
前記集積回路の外部に位置する前記装置は、メモリ回路を含むことを特徴とする、請求項4に記載の器具。
【請求項6】
前記集積回路の外部に位置する前記装置は、コントローラを含むことを特徴とする、請求項4に記載の器具。
【請求項7】
植え込み型刺激器具であって、
複数の機能ブロックを備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記機能ブロックは、さらに、前記1つ以上の機能ブロックによって発生された割り込みを受け入れるように構成された割り込みコントローラを有し、
前記植え込み型刺激器具は、さらに、前記機能ブロックの各々に直接結合されたバスを備え、
前記バスの通信は、バスプロトコルを介して制御されるようになっており、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項8】
前記機能ブロックのうちの1つは、さらに、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項7に記載の器具。
【請求項9】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項7に記載の器具。
【請求項10】
前記複数の機能ブロック及び前記バスは、単一の集積回路上に集積され、前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスは、複数の外部端子と直接結合されることを特徴とする、請求項7に記載の器具。
【請求項11】
前記集積回路の外部に位置する前記装置は、メモリ回路を含むことを特徴とする、請求項10に記載の器具。
【請求項12】
前記集積回路の外部に位置する前記装置は、コントローラを含むことを特徴とする、請求項10に記載の器具。
【請求項13】
植え込み型刺激器具であって、
複数の機能ブロックを有する集積回路を備え、
前記機能ブロックは、
1つ以上の(i)アナログ‐ディジタル変換器、(ii)植え込み型刺激器具の外部に位置する装置と通信するように構成された遠隔測定回路、または、(iii)植え込み型刺激器具の電池を充電するように構成された電池充電回路を有しており、
前記機能ブロックは、さらに、植え込み型刺激器具の刺激回路を有し、
少なくとも1つの組織刺激電極が、前記刺激回路に結合されており、
前記植え込み型刺激器具は、さらに、
前記集積回路の外部に位置する少なくとも1つの装置と、
前記機能ブロックの各々に直接結合され、かつ、前記集積回路の外部に位置する前記装置に直接結合されたバスを備え、
前記集積回路の外部に位置する前記装置と前記機能ブロックは、プロトコルに従って前記バスと通信するようになっていて、
前記割り込みは、前記バスで通信しないようになっている、
ことを特徴とする器具。
【請求項14】
前記機能ブロックのうちの1つは、マスターコントローラを含み、他の全ての機能ブロックは、前記マスターコントローラのスレーブであることを特徴とする、請求項13に記載の器具。
【請求項15】
前記アナログ‐ディジタル変換器は、前記バスの外部に位置する前記機能ブロックのうちの少なくとも幾つかから複数のアナログ信号を受け取ることを特徴とする、請求項13に記載の器具。
【請求項16】
前記集積回路は、外部端子を有し、前記バスが前記集積回路の外部に位置する少なくとも1つの装置と通信することができるように、前記バスを構成する前記複数の信号の各々は、複数の外部端子と直接結合されることを特徴とする、請求項13に記載の器具。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2012−152606(P2012−152606A)
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願番号】特願2012−115921(P2012−115921)
【出願日】平成24年5月21日(2012.5.21)
【分割の表示】特願2010−514892(P2010−514892)の分割
【原出願日】平成20年4月2日(2008.4.2)
【出願人】(507213592)ボストン サイエンティフィック ニューロモデュレイション コーポレイション (34)
【Fターム(参考)】
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願日】平成24年5月21日(2012.5.21)
【分割の表示】特願2010−514892(P2010−514892)の分割
【原出願日】平成20年4月2日(2008.4.2)
【出願人】(507213592)ボストン サイエンティフィック ニューロモデュレイション コーポレイション (34)
【Fターム(参考)】
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