様々な外部メモリサイズとエンディアンネスに対して適応できるデータ処理装置
データ処理装置（Ｄ）は、エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリ（ＥＭ）と、Ｎビット幅を有するメモリバス（ＭＢ）を介して外部メモリ（ＥＭ）に接続され、i）プログラムで起動するように適応された組込プロセッサ（ＥＰ）、ii）プログラムの少なくともブートストラップコードを記憶する内部メモリ（ＩＭ）、iii）メモリバス（ＭＢ）に接続された外部メモリインタフェース（ＥＭＩ）、並びに iv）内部メモリ（ＩＭ）及び外部メモリインタフェース（ＥＭＩ）を組込プロセッサ（ＥＰ）に接続するプロセッサバス（ＰＢ）を含む集積回路（ＩＣ）とを含む。外部メモリ（ＥＭ）は、また、それのサイズ（Ｎ／８ビットに等しい）及び記憶されたプログラムデータのエンディアン方式を表現する値を有するＮビットデータワードを選択されたアドレスで記憶もする。データ処理装置（Ｄ）は、また、組込プロセッサ（ＥＰ）及び外部メモリインタフェース（ＥＭＩ）と結合され、外部メモリの選択されたアドレスで外部メモリインタフェース（ＥＭＩ）によって読み込まれたＮビットデータワードの８ビットの少なくとも一部から外部メモリ（ＥＭ）のストレージのサイズ及びエンディアン方式を推定し、推定された外部メモリサイズに従って外部メモリインタフェース（ＥＭＩ）の幅を設定し、ストレージの推定されたエンディアン方式に従って組込プロセッサ（ＥＰ）のデータ処理モードを設定するように構成された設定手段（ＣＭ）も含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリバスを介して外部メモリに接続される集積回路を含むデータ処理装置に関する。
【０００２】
あるデータ処理装置は、エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリと、Ｎビット幅を有するメモリバスを介してこの外部メモリに接続され、この記憶されたプログラムを起動する組込プロセッサ、プログラムの少なくともブートストラップコードを記憶する内部メモリ、メモリバスに接続された外部メモリインタフェース、並びに内部メモリ及び外部メモリインタフェースを組込プロセッサに接続するプロセッサバスを含む集積回路とを含む。
【背景技術】
【０００３】
「エンディアン方式」は、各マルチバイト数（又はデータ）が最も低いアドレスでの最小の有効バイト及び増加するアドレスでの次のバイトとともに記憶されることに従う「リトルエンディアン方式」と、各マルチバイト数（又はデータ）が最も低いアドレスで最大の有効バイト及び増加するアドレスで次のバイトとともに記憶されることに従う「ビッグエンディアン方式」とを含むよく知られているアドレッシング仕様であることが思い起こされる。
【０００４】
当業者によって知られているように、組込プロセッサを含む多くの集積回路では、プログラムメモリは、フレキシビリティー（例えば、サイズ、及び／又は性能、及び／又はバス幅に関して）及び／又は技術的な制約（例えば、制約された領域が要求されたメモリサイズと互換性がないこと、及び／又は使用可能なプログラマブルメモリがないこと、及び／又は組込プログラマブルメモリの歩留りが低過ぎること、及び／又はこのことが制御するための外部装置よりも大きなシリコン領域を必要とすること）が原因で十分に組み込まれていない。だから、ブートストラップコードだけは、一般的には、不揮発性の内部メモリ（例えば、ＲＯＭ）に記憶される（又は組み込まれる）。外部メモリは、一般的には、プログラム可能である（例えば、フラッシュメモリ）。
【０００５】
外部メモリ技術は継続的に進化するので、ある製造業者は、異なる応用に対処するために（例えば、高性能が要求されていないときにコストを下げるために）、異なる外部メモリ幅を使用しなければならない可能性がある。
【０００６】
さらに、事情に応じて、顧客は、顧客のプログラムが外部メモリに「リトルエンディアン又はビッグエンディアン方式」で記憶されることを好む可能性もある。
【０００７】
組込プロセッサの動作モードの選択を可能にするために、多くのデータ処理装置は、アース、又は集積回路の組込ロジックに外部メモリの構造を指し示すためのサプライのどちらかに接続された選択ピンを含む。しかし、全体のコストを削減することは選択ピンの数を増やすことを暗示するのに対して、データ処理装置のパッケージサイズを低減することはより少ない選択ピンが使用可能であることを暗示する。それゆえに、もっぱら静的な動作モードの設定に専念する選択ピンの使用は欠点となる可能性がある。
【０００８】
選択ピンを再使用するために、動作モードは、位相の立ち上げ（又はリセット）の間にそれらの電圧（又は電流）レベルをサンプリングすることによって決められても良い。そのようなピンを共用するので、選択ピンは、外部メモリサイズ及び／又はエンディアン方式の指定よりも他のタスクのために使用可能となる。しかし、内部ロジックと外部部品の両方は、立ち上げ位相の間にピンの状態を押し進め、リセットが稼働していないときにレベルをラッチし、そして、通常の動作のレベルを開放するために必要とされる。引き上げレジスタ又は引き下げレジスタはこの目的のために使用されても良いが、装置の動作の間に、それらが組み込まれた電池式装置の要求と一般的に互換性がないリーク電流を作り出す可能性がある。
【０００９】
他のより複雑な共有解決法が提案されてきたが、それらはより多くの実現課題をもたらす。
【発明の概要】
【００１０】
よって、本発明の目的は、その状況を改善することであって、外部メモリサイズ（又は幅）及びエンディアンネスの指定のために専用選択ピンの使用をより正確に避けることである。
【００１１】
この目的のために、エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリと、Ｎビット幅を有するメモリバスを介して外部メモリに接続され、i）プログラムで起動するように適応された組込プロセッサ、ii）このプログラムの少なくともブートストラップコードを記憶する内部メモリ、iii）メモリバスに接続されたメモリインタフェース、並びにiv）内部メモリ及び外部メモリインタフェースを組込プロセッサに接続するプロセッサバスを含む集積回路とを含むデータ処理装置を提供する。
【００１２】
このデータ処理装置は、それの外部メモリが選択されたアドレスでそのサイズ（Ｎ／８ビットに等しい）及び記憶されたプログラムデータのエンディアン方式を表現する値を有するＮビットデータワードを記憶するように構成されていることと、組込プロセッサ及び外部メモリインタフェースと結合し、そして、このＮビットデータワードの８ビットの少なくとも一部から外部メモリのストレージのサイズ及びエンディアン方式を推定し、推定された外部メモリサイズに従って外部メモリインタフェースの幅を設定し、推定されたストレージのエンディアン方式に従って組込プロセッサのデータ処理モードを設定するように構成された設定手段を含むこともまた特徴である。
【００１３】
本発明に係るデータ処理装置は、さらに、別々に又は組合せにみなされる追加の特徴を含んでも良く、とりわけ、
−その設定手段は、インタフェースがＮビットデータワードの８ビットの一部を読み込むために選択されたアドレスで外部メモリにアクセスするために、８ビット幅にプリセットするように外部メモリインタフェースを制御するように構成されても良い。
−その設定手段は、外部メモリのＮビットデータワードを読み込む前に、組込プロセッサのデータ処理モードをリトルエンディアン方式でプリセットするように構成されても良い。この場合には、設定手段は、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、組込プロセッサのデータ処理モードのリトルエンディアン方式のプリセッティングを確認するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、組込プロセッサのデータ処理モードをビッグエンディアン方式で設定するかのどちらかを行うように構成される。
−その設定手段は、外部メモリのＮビットデータワードの読み込み前に、組込プロセッサのデータ処理モードをビッグエンディアン方式でプリセットするように構成されても良い。この場合には、設定手段は、好ましくは、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、組込プロセッサのデータ処理モードのビッグエンディアン方式のプリセッティングを確認するか、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、組込プロセッサのデータ処理モードをリトルエンディアン方式で設定するかのどちらかを行うように構成される。
−その設定手段は、Ｎビットデータワードの少なくとも一部を読み込むために選択されたアドレスから始まる連続したアドレスで外部メモリへのＮ／８個の８ビットアクセスを生成するように構成されても良く、組込プロセッサは、Ｎに等しいサイズを有し、Ｎ／８の連続したアドレスでＮビットデータワードの各読込部分を記憶するように構成された専用メモリを含んでも良い。
＞Ｎが３２に等しく、外部メモリサイズが３２に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１の部分を４回読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、どんな推定されたエンディアン方式でも、専用メモリの第１、第２、第３、及び第４の連続したアドレスでＮビットデータワードの第１の読込部分を記憶するように構成される。
＞Ｎが３２に等しく、外部メモリサイズが１６に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１の部分及び第３の部分を２回読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１及び第２の連続したアドレスで第１の読込部分を記憶し、専用メモリの第３及び第４の連続したアドレスで第３の読込部分を記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、専用メモリの第１及び第２の連続したアドレスで第３の読込部分を記憶し、専用メモリの第３及び第４の連続したアドレスで第１の読込部分を記憶するかのどちらかとなるように構成される。
＞Ｎが３２に等しく、外部メモリサイズが８に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１、第２、第３、及び第４の連続した部分を読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１、第２、第３、及び第４の連続したアドレスで第１、第２、第３、及び第４の部分をそれぞれ記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、専用メモリの第４、第３、第２、及び第１のアドレスで第１、第２、第３、及び第４の部分をそれぞれ記憶するかのどちらかとなるように構成される。
【００１４】
本発明は、また、上記に示されたうちの１つのようなデータ処理装置を含む携帯電話を提供する。
【発明を実施するための最良の形態】
【００１５】
本発明の他の特徴及び利点は、以下の詳細な説明と添付図面を審査することで明らかになるであろう。
【００１６】
添付の図面は、本発明を完成するために役立つだけでなく、必要な場合には、それの画定に貢献もする。
【００１７】
はじめに、本発明に係るデータ処理装置Ｄの実施態様の非限定的な例を説明する図１について述べる。
【００１８】
以下の説明では、図示されたデータ処理装置Ｄは携帯電話に組み込まれる。しかし、いかなるオープンな装置（又はシステム）、とりわけ、マイクロコントローラ、ＰＤＡ（「Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ」）、テレビのセットトップボックス、又はパーソナルコンピュータの周辺機器に組み込まれても良い。
【００１９】
さらに、以下の説明では、図示されたデータ処理装置Ｄは、少なくとも携帯電話アプリケーション（Ｘ）を制御するように構成される。しかし、他のいかなるアプリケーションを制御するように構成されても良い。
【００２０】
図１に図示されたように、本発明に係るデータ処理装置Ｄは、少なくとも、Ｎビットサイズを有する外部メモリＥＭと、Ｎビット幅を有するメモリバスＭＢを介して外部メモリＥＭに接続された集積回路ＩＣとを含む。
【００２１】
外部メモリＥＭは、アプリケーションＸを画定するプログラム、並びに選択されたアドレスＡで記憶され、Ｎ／８ビットに等しい外部メモリサイズ及び記憶されたプログラムデータのエンディアン方式を表現する値を有するＮビットデータワードＣの少なくとも一部を画定するデータ（又は多バイト数）をエンディアン方式で記憶するように構成される。例えば、Ｎは３２に等しく、外部メモリＥＭのサイズは８ビットに等しい（しかし、１６ビット又は３２ビット、或いは６４ビットに等しくても良く、一般的には、ｍ≧１でｍ×８ビットより大きくても良い）。この外部メモリＥＭはプログラム可能である。例えば、フラッシュメモリであっても良い。
【００２２】
集積回路ＩＣは、上記のプログラムで起動するように適応された組込プロセッサＥＰ、このプログラムの少なくともブートストラップコードを記憶するように構成された内部メモリＩＭ、とりわけ、メモリバスＭＢに接続された外部メモリインタフェースＥＭＩ、並びに内部メモリ及び外部メモリインタフェースＥＭＩを組込プロセッサＥＰに接続するプロセッサバスＰＢを含む。
【００２３】
例えば、プロセッサバスＰＢの幅は３２ビットに等しいが、他の値、とりわけ、１６ビット又は６４ビット、或いは１２８ビットが考察されても良い。
【００２４】
ブートストラップコードは、集積回路ＩＣの動作のモードを画定することを狙って、以下に説明される決定アルゴリズムを実行するために設けられる。
【００２５】
例えば、内部メモリＩＭはロム（ＲＯＭ）であるが、他のタイプの不揮発性メモリ、とりわけ、組込フラッシュメモリ又は磁気メモリが考察されても良い。
【００２６】
データ処理装置Ｄは、また、組込プロセッサＥＰ及び外部メモリインタフェースＥＭＩと結合された設定モジュールＤＭも含む。
【００２７】
この設定モジュールＣＭは、とりわけ、外部メモリＥＭの選択されたアドレスＡで外部メモリインタフェースＥＭＩによって読み込まれ得るＮビットデータワードＣの８ビットの少なくとも一部から外部メモリＥＭのストレージのサイズ及びエンディアン方式を推定するように構成される。
【００２８】
より正確には、ブートストラップコードが稼働するときに、設定モジュールＣＭは、記憶されたワードＣの１個以上の８ビット部分を読み込むために、メモリバスＭＢを介して選択されたアドレスＡで外部メモリＥＭにアクセスする外部メモリインタフェースＥＭＩに命令する。この目的のために、設定モジュールＣＭは、選択されたアドレスＡから始まる連続したアドレス、すなわち、Ａ、Ａ＋１、Ａ＋２、・・・、Ａ＋Ｎ／８で外部メモリＥＭへのＮ／８個の８ビットアクセスを生成する。読み込まれる８ビット部分の数（Ｎ／８）は、Ｎの値及び外部メモリサイズ（Ｎ／８ビットに等しい）に依存する。従って、１、２、或いは４、ましてやそれ以上に等しくても良い。
【００２９】
設定モジュールＣＭは、記憶されたワードＣの８ビットの読込部分から外部メモリＥＭのストレージのサイズ及びエンディアン方式を推定したときには、この推定された外部メモリサイズに従って外部メモリインタフェースＥＭＩの幅を設定し、そして、その後に、ストレージの推定されたエンディアン方式に従って組込プロセッサＥＰのデータ処理モードを設定しても良い。
【００３０】
組込プロセッサＥＰは、好ましくは、Ｎ／８個の連続したアドレスでＮビットデータワードＣの各読込部分を記憶するために、Ｎに等しいサイズを有する専用メモリＤＭを含む。
【００３１】
例えば、Ｎが３２に等しく、外部メモリサイズが３２に等しい場合には、設定モジュールＣＭは、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。Ｎが３２に等しいので、ワードＣは、第１のＢ０、第２のＢ１、第３のＢ２、及び第４のＢ３部分で外部メモリＥＭに記憶される。しかし、Ｎは外部メモリサイズにも等しいので、全てのアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３は均等である。それ故に、ワードＣの第１の部分Ｂ０だけが読み込まれ得る。だから、専用メモリＤＭは、どんな推定されたエンディアン方式でも、第１、第２、第３、及び第４の連続したアドレスでワードＣの第１の読込部分Ｂ０を記憶する。この例は、図２Ａに模式的に図示されている。
【００３２】
ところで、Ｎが３２に等しく、外部メモリサイズが１６に等しい場合には、設定モジュールＣＭは、それでもやはり、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。外部メモリサイズが１６に等しいので、アドレスＡ＋２（ワードＣの第３の部分Ｂ２に対応する）はアドレスＡ（ワードＣの第１の部分Ｂ０に対応する）に等しく、一方、アドレスＡ＋１（ワードＣの第２の部分Ｂ１に対応する）はアドレスＡ＋３（ワードＣの第４の部分Ｂ３に対応する）に等しい。それ故に、ワードＣの第１の部分Ｂ０及び第３の部分Ｂ２が、それぞれ、２回読み込まれる。だから、専用メモリＤＭは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、それの第１及び第２の連続したアドレスでワードＣの第１の読込部分Ｂ０を記憶し、それの第３及び第４の連続したアドレスで第３の読込部分Ｂ２を記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、それの第１及び第２の連続したアドレスで第３の読込部分Ｂ２を記憶し、第３及び第４の連続したアドレスで第３の読込部分Ｂ２を記憶するかのどちらかである。この例は、図２Ｂに模式的に図示されている。
【００３３】
Ｎが３２に等しく、外部メモリサイズが８に等しい場合には、設定モジュールＣＭは、それでもやはり、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。次に、専用メモリＤＭは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、それの第１、第２、第３、及び第４の連続したアドレスで第１の部分Ｂ０、第２の部分Ｂ１、第３の部分Ｂ２、及び第４の部分Ｂ３のそれぞれを記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、それの第４、第３、第２、及び第１の連続したアドレスで第１の部分Ｂ０、第２の部分Ｂ１、第３の部分Ｂ２、及び第４の部分Ｂ３のそれぞれを記憶するかのどちらかである。この例は、図２Ｃに模式的に図示されている。
【００３４】
設定モジュールＣＭは、組込プロセッサＥＰの専用メモリＤＭにアクセスするときに、その内容を読み込み、外部メモリＥＭのサイズ及びエンディアン方式をそれから推定しても良い。そのような推定を可能にするために、設定モジュールＣＭは、値（専用メモリＤＭに記憶されている）とサイズ及びエンディアン方式の組合せとの間の対応を成立させるテーブルを備えても良い。
【００３５】
ここで、データ処理装置Ｄのための決定アルゴリズムの例を説明する図３について述べる。この例では、相変わらずＮは３２に等しいと考えるが、これは強制的ではなく、前に説明したとおりである。
【００３６】
このアルゴリズムは、内部メモリＩＭに記憶されたブートストラップコードが専用コマンドによって稼働するときに始まる。
【００３７】
ステップ１０では、少なくとも外部メモリインタフェースＥＭＩ及び専用メモリＤＭの内容がリセットされる。
【００３８】
ステップ２０では、設定モジュールＣＭは、好ましくは、外部メモリＥＭのＮビットデータワードＣの読み込みを（外部メモリＥＭＩに）命令する前に、組込プロセッサＥＰのエンディアンネス（又は動作モード）をリトルエンディアンにプリセットする。
【００３９】
ステップ３０では、設定モジュールＣＭは、好ましくは、記憶されたＮビットデータワードＣの８ビットの読込部分に対して選択されたアドレスＡで外部メモリＥＭにアクセスするために、外部メモリインタフェースＥＭＩの幅を８ビットに設定する。
【００４０】
ステップ４０では、外部メモリインタフェースＥＭＩは、記憶されたＮビットデータワードＣの８ビットの部分を読み込むために、メモリバスＭＢを介して外部メモリＥＭにアクセスする。外部メモリインタフェースＥＭＩは、専用メモリＤＭに読込部分を記憶するために、プロセッサバスＢＰを介して組込プロセッサＥＰに読込部分を送信する。次に、設定モジュールＣＭは、その内容を読み込むために専用メモリＤＭにアクセスし、外部メモリＥＭのサイズ及びエンディアン方式を推定する。
【００４１】
ステップ５０では、設定モジュールＣＭは、推定されたサイズと３２ビットを比較する。
【００４２】
推定されたサイズが３２ビットに等しい場合には、設定モジュールＣＭは、ステップ６０において外部メモリインタフェースＥＭＩの幅を３２ビットに設定し、次に、ステップ９０に進む。
【００４３】
推定されたサイズが３２ビットに等しくない場合には、設定モジュールＣＭは、ステップ７０においてそれと１６ビットを比較する。推定されたサイズが１６ビットに等しい場合には、設定モジュールＣＭは、ステップ８０において外部メモリインタフェースＥＭＩの幅を１６ビットに設定し、次に、ステップ９０に進む。推定されたサイズが１６ビットに等しくない場合には、設定モジュールＣＭは、８ビットに等しいと推定する。それ故に、外部メモリインタフェースＥＭＩの幅を変える必要はなく（ステップ２０において行われたエンディアンネスのプリセッティングを確認することと均等である）、ステップ９０に進む。
【００４４】
ステップ９０では、設定モジュールＣＭは、推定されたエンディアン方式とビッグエンディアン方式を比較する。
【００４５】
推定されたエンディアン方式がビッグエンディアン方式でない場合には、設定モジュールは、外部メモリＥＭのエンディアン方式はリトルエンディアンであると推定する。それ故に、（ステップ２０においてプリセットされた）組込プロセッサＥＰの動作モード（又はエンディアンネス）を変える必要はなく、ステップ１１０に進む。
【００４６】
推定されたエンディアン方式がビッグエンディアン方式である場合には、設定モジュールは、ステップ１００において組込プロセッサＥＰの動作モード（又はエンディアンネス）をビッグエンディアンに設定し、ステップ１１０に進む。
【００４７】
最後に、ステップ１１０では、組込プロセッサＥＰは、それを起動するために、プロセッサバスＢＰ、外部メモリインタフェースＥＭＩ、及びメモリバスＭＢを介してアプリケーションＸのプログラムにアクセスする。
【００４８】
このアルゴリズムのステップ２０では、組込プロセッサＥＰのエンディアンネスはリトルエンディアンにプリセットされる。しかし、変形例では、組込プロセッサＥＰのエンディアンネスをビッグエンディアンにプリセットしても良い。この場合には、ステップ９０では、設定モジュールＣＭは、推定されたエンディアン方式とリトルエンディアンを比較し、ステップ１００では、組込プロセッサＥＰのエンディアンネス（又は動作モード）をリトルエンディアンに設定する。
【００４９】
データ処理装置Ｄは、典型的には、ハードウェアとソフトウェアの組合せで実現される。
【００５０】
本発明は、データ処理装置及び上記の携帯電話の実施態様に限定されるものではなく、一例に過ぎないが、以下の特許請求の範囲内において当業者によって考慮される可能性のある全ての代替的な実施態様を包含する。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明に係るデータ処理装置の一例を模式的に図示する。
【図２】図２のＡ〜Ｃは、外部メモリサイズがそれぞれ３２ビット、１６ビット、及び８ビットに等しいときの本発明に係るデータ処理装置の専用メモリ（ＤＭ）と外部メモリ（ＥＭ）の３つの例を模式的に図示する。
【図３】図３は、本発明に係るデータ処理装置のための決定アルゴリズムの例を模式的に図示する。
【技術分野】
【０００１】
本発明は、メモリバスを介して外部メモリに接続される集積回路を含むデータ処理装置に関する。
【０００２】
あるデータ処理装置は、エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリと、Ｎビット幅を有するメモリバスを介してこの外部メモリに接続され、この記憶されたプログラムを起動する組込プロセッサ、プログラムの少なくともブートストラップコードを記憶する内部メモリ、メモリバスに接続された外部メモリインタフェース、並びに内部メモリ及び外部メモリインタフェースを組込プロセッサに接続するプロセッサバスを含む集積回路とを含む。
【背景技術】
【０００３】
「エンディアン方式」は、各マルチバイト数（又はデータ）が最も低いアドレスでの最小の有効バイト及び増加するアドレスでの次のバイトとともに記憶されることに従う「リトルエンディアン方式」と、各マルチバイト数（又はデータ）が最も低いアドレスで最大の有効バイト及び増加するアドレスで次のバイトとともに記憶されることに従う「ビッグエンディアン方式」とを含むよく知られているアドレッシング仕様であることが思い起こされる。
【０００４】
当業者によって知られているように、組込プロセッサを含む多くの集積回路では、プログラムメモリは、フレキシビリティー（例えば、サイズ、及び／又は性能、及び／又はバス幅に関して）及び／又は技術的な制約（例えば、制約された領域が要求されたメモリサイズと互換性がないこと、及び／又は使用可能なプログラマブルメモリがないこと、及び／又は組込プログラマブルメモリの歩留りが低過ぎること、及び／又はこのことが制御するための外部装置よりも大きなシリコン領域を必要とすること）が原因で十分に組み込まれていない。だから、ブートストラップコードだけは、一般的には、不揮発性の内部メモリ（例えば、ＲＯＭ）に記憶される（又は組み込まれる）。外部メモリは、一般的には、プログラム可能である（例えば、フラッシュメモリ）。
【０００５】
外部メモリ技術は継続的に進化するので、ある製造業者は、異なる応用に対処するために（例えば、高性能が要求されていないときにコストを下げるために）、異なる外部メモリ幅を使用しなければならない可能性がある。
【０００６】
さらに、事情に応じて、顧客は、顧客のプログラムが外部メモリに「リトルエンディアン又はビッグエンディアン方式」で記憶されることを好む可能性もある。
【０００７】
組込プロセッサの動作モードの選択を可能にするために、多くのデータ処理装置は、アース、又は集積回路の組込ロジックに外部メモリの構造を指し示すためのサプライのどちらかに接続された選択ピンを含む。しかし、全体のコストを削減することは選択ピンの数を増やすことを暗示するのに対して、データ処理装置のパッケージサイズを低減することはより少ない選択ピンが使用可能であることを暗示する。それゆえに、もっぱら静的な動作モードの設定に専念する選択ピンの使用は欠点となる可能性がある。
【０００８】
選択ピンを再使用するために、動作モードは、位相の立ち上げ（又はリセット）の間にそれらの電圧（又は電流）レベルをサンプリングすることによって決められても良い。そのようなピンを共用するので、選択ピンは、外部メモリサイズ及び／又はエンディアン方式の指定よりも他のタスクのために使用可能となる。しかし、内部ロジックと外部部品の両方は、立ち上げ位相の間にピンの状態を押し進め、リセットが稼働していないときにレベルをラッチし、そして、通常の動作のレベルを開放するために必要とされる。引き上げレジスタ又は引き下げレジスタはこの目的のために使用されても良いが、装置の動作の間に、それらが組み込まれた電池式装置の要求と一般的に互換性がないリーク電流を作り出す可能性がある。
【０００９】
他のより複雑な共有解決法が提案されてきたが、それらはより多くの実現課題をもたらす。
【発明の概要】
【００１０】
よって、本発明の目的は、その状況を改善することであって、外部メモリサイズ（又は幅）及びエンディアンネスの指定のために専用選択ピンの使用をより正確に避けることである。
【００１１】
この目的のために、エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリと、Ｎビット幅を有するメモリバスを介して外部メモリに接続され、i）プログラムで起動するように適応された組込プロセッサ、ii）このプログラムの少なくともブートストラップコードを記憶する内部メモリ、iii）メモリバスに接続されたメモリインタフェース、並びにiv）内部メモリ及び外部メモリインタフェースを組込プロセッサに接続するプロセッサバスを含む集積回路とを含むデータ処理装置を提供する。
【００１２】
このデータ処理装置は、それの外部メモリが選択されたアドレスでそのサイズ（Ｎ／８ビットに等しい）及び記憶されたプログラムデータのエンディアン方式を表現する値を有するＮビットデータワードを記憶するように構成されていることと、組込プロセッサ及び外部メモリインタフェースと結合し、そして、このＮビットデータワードの８ビットの少なくとも一部から外部メモリのストレージのサイズ及びエンディアン方式を推定し、推定された外部メモリサイズに従って外部メモリインタフェースの幅を設定し、推定されたストレージのエンディアン方式に従って組込プロセッサのデータ処理モードを設定するように構成された設定手段を含むこともまた特徴である。
【００１３】
本発明に係るデータ処理装置は、さらに、別々に又は組合せにみなされる追加の特徴を含んでも良く、とりわけ、
−その設定手段は、インタフェースがＮビットデータワードの８ビットの一部を読み込むために選択されたアドレスで外部メモリにアクセスするために、８ビット幅にプリセットするように外部メモリインタフェースを制御するように構成されても良い。
−その設定手段は、外部メモリのＮビットデータワードを読み込む前に、組込プロセッサのデータ処理モードをリトルエンディアン方式でプリセットするように構成されても良い。この場合には、設定手段は、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、組込プロセッサのデータ処理モードのリトルエンディアン方式のプリセッティングを確認するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、組込プロセッサのデータ処理モードをビッグエンディアン方式で設定するかのどちらかを行うように構成される。
−その設定手段は、外部メモリのＮビットデータワードの読み込み前に、組込プロセッサのデータ処理モードをビッグエンディアン方式でプリセットするように構成されても良い。この場合には、設定手段は、好ましくは、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、組込プロセッサのデータ処理モードのビッグエンディアン方式のプリセッティングを確認するか、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、組込プロセッサのデータ処理モードをリトルエンディアン方式で設定するかのどちらかを行うように構成される。
−その設定手段は、Ｎビットデータワードの少なくとも一部を読み込むために選択されたアドレスから始まる連続したアドレスで外部メモリへのＮ／８個の８ビットアクセスを生成するように構成されても良く、組込プロセッサは、Ｎに等しいサイズを有し、Ｎ／８の連続したアドレスでＮビットデータワードの各読込部分を記憶するように構成された専用メモリを含んでも良い。
＞Ｎが３２に等しく、外部メモリサイズが３２に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１の部分を４回読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、どんな推定されたエンディアン方式でも、専用メモリの第１、第２、第３、及び第４の連続したアドレスでＮビットデータワードの第１の読込部分を記憶するように構成される。
＞Ｎが３２に等しく、外部メモリサイズが１６に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１の部分及び第３の部分を２回読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１及び第２の連続したアドレスで第１の読込部分を記憶し、専用メモリの第３及び第４の連続したアドレスで第３の読込部分を記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、専用メモリの第１及び第２の連続したアドレスで第３の読込部分を記憶し、専用メモリの第３及び第４の連続したアドレスで第１の読込部分を記憶するかのどちらかとなるように構成される。
＞Ｎが３２に等しく、外部メモリサイズが８に等しいときには、設定手段は、好ましくは、Ｎビットデータワードの第１、第２、第３、及び第４の連続した部分を読み込むために選択されたアドレスから始まる４個の連続したアドレスで外部メモリへの４個の８ビットアクセスを生成するように構成され、専用メモリは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１、第２、第３、及び第４の連続したアドレスで第１、第２、第３、及び第４の部分をそれぞれ記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、専用メモリの第４、第３、第２、及び第１のアドレスで第１、第２、第３、及び第４の部分をそれぞれ記憶するかのどちらかとなるように構成される。
【００１４】
本発明は、また、上記に示されたうちの１つのようなデータ処理装置を含む携帯電話を提供する。
【発明を実施するための最良の形態】
【００１５】
本発明の他の特徴及び利点は、以下の詳細な説明と添付図面を審査することで明らかになるであろう。
【００１６】
添付の図面は、本発明を完成するために役立つだけでなく、必要な場合には、それの画定に貢献もする。
【００１７】
はじめに、本発明に係るデータ処理装置Ｄの実施態様の非限定的な例を説明する図１について述べる。
【００１８】
以下の説明では、図示されたデータ処理装置Ｄは携帯電話に組み込まれる。しかし、いかなるオープンな装置（又はシステム）、とりわけ、マイクロコントローラ、ＰＤＡ（「Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ」）、テレビのセットトップボックス、又はパーソナルコンピュータの周辺機器に組み込まれても良い。
【００１９】
さらに、以下の説明では、図示されたデータ処理装置Ｄは、少なくとも携帯電話アプリケーション（Ｘ）を制御するように構成される。しかし、他のいかなるアプリケーションを制御するように構成されても良い。
【００２０】
図１に図示されたように、本発明に係るデータ処理装置Ｄは、少なくとも、Ｎビットサイズを有する外部メモリＥＭと、Ｎビット幅を有するメモリバスＭＢを介して外部メモリＥＭに接続された集積回路ＩＣとを含む。
【００２１】
外部メモリＥＭは、アプリケーションＸを画定するプログラム、並びに選択されたアドレスＡで記憶され、Ｎ／８ビットに等しい外部メモリサイズ及び記憶されたプログラムデータのエンディアン方式を表現する値を有するＮビットデータワードＣの少なくとも一部を画定するデータ（又は多バイト数）をエンディアン方式で記憶するように構成される。例えば、Ｎは３２に等しく、外部メモリＥＭのサイズは８ビットに等しい（しかし、１６ビット又は３２ビット、或いは６４ビットに等しくても良く、一般的には、ｍ≧１でｍ×８ビットより大きくても良い）。この外部メモリＥＭはプログラム可能である。例えば、フラッシュメモリであっても良い。
【００２２】
集積回路ＩＣは、上記のプログラムで起動するように適応された組込プロセッサＥＰ、このプログラムの少なくともブートストラップコードを記憶するように構成された内部メモリＩＭ、とりわけ、メモリバスＭＢに接続された外部メモリインタフェースＥＭＩ、並びに内部メモリ及び外部メモリインタフェースＥＭＩを組込プロセッサＥＰに接続するプロセッサバスＰＢを含む。
【００２３】
例えば、プロセッサバスＰＢの幅は３２ビットに等しいが、他の値、とりわけ、１６ビット又は６４ビット、或いは１２８ビットが考察されても良い。
【００２４】
ブートストラップコードは、集積回路ＩＣの動作のモードを画定することを狙って、以下に説明される決定アルゴリズムを実行するために設けられる。
【００２５】
例えば、内部メモリＩＭはロム（ＲＯＭ）であるが、他のタイプの不揮発性メモリ、とりわけ、組込フラッシュメモリ又は磁気メモリが考察されても良い。
【００２６】
データ処理装置Ｄは、また、組込プロセッサＥＰ及び外部メモリインタフェースＥＭＩと結合された設定モジュールＤＭも含む。
【００２７】
この設定モジュールＣＭは、とりわけ、外部メモリＥＭの選択されたアドレスＡで外部メモリインタフェースＥＭＩによって読み込まれ得るＮビットデータワードＣの８ビットの少なくとも一部から外部メモリＥＭのストレージのサイズ及びエンディアン方式を推定するように構成される。
【００２８】
より正確には、ブートストラップコードが稼働するときに、設定モジュールＣＭは、記憶されたワードＣの１個以上の８ビット部分を読み込むために、メモリバスＭＢを介して選択されたアドレスＡで外部メモリＥＭにアクセスする外部メモリインタフェースＥＭＩに命令する。この目的のために、設定モジュールＣＭは、選択されたアドレスＡから始まる連続したアドレス、すなわち、Ａ、Ａ＋１、Ａ＋２、・・・、Ａ＋Ｎ／８で外部メモリＥＭへのＮ／８個の８ビットアクセスを生成する。読み込まれる８ビット部分の数（Ｎ／８）は、Ｎの値及び外部メモリサイズ（Ｎ／８ビットに等しい）に依存する。従って、１、２、或いは４、ましてやそれ以上に等しくても良い。
【００２９】
設定モジュールＣＭは、記憶されたワードＣの８ビットの読込部分から外部メモリＥＭのストレージのサイズ及びエンディアン方式を推定したときには、この推定された外部メモリサイズに従って外部メモリインタフェースＥＭＩの幅を設定し、そして、その後に、ストレージの推定されたエンディアン方式に従って組込プロセッサＥＰのデータ処理モードを設定しても良い。
【００３０】
組込プロセッサＥＰは、好ましくは、Ｎ／８個の連続したアドレスでＮビットデータワードＣの各読込部分を記憶するために、Ｎに等しいサイズを有する専用メモリＤＭを含む。
【００３１】
例えば、Ｎが３２に等しく、外部メモリサイズが３２に等しい場合には、設定モジュールＣＭは、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。Ｎが３２に等しいので、ワードＣは、第１のＢ０、第２のＢ１、第３のＢ２、及び第４のＢ３部分で外部メモリＥＭに記憶される。しかし、Ｎは外部メモリサイズにも等しいので、全てのアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３は均等である。それ故に、ワードＣの第１の部分Ｂ０だけが読み込まれ得る。だから、専用メモリＤＭは、どんな推定されたエンディアン方式でも、第１、第２、第３、及び第４の連続したアドレスでワードＣの第１の読込部分Ｂ０を記憶する。この例は、図２Ａに模式的に図示されている。
【００３２】
ところで、Ｎが３２に等しく、外部メモリサイズが１６に等しい場合には、設定モジュールＣＭは、それでもやはり、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。外部メモリサイズが１６に等しいので、アドレスＡ＋２（ワードＣの第３の部分Ｂ２に対応する）はアドレスＡ（ワードＣの第１の部分Ｂ０に対応する）に等しく、一方、アドレスＡ＋１（ワードＣの第２の部分Ｂ１に対応する）はアドレスＡ＋３（ワードＣの第４の部分Ｂ３に対応する）に等しい。それ故に、ワードＣの第１の部分Ｂ０及び第３の部分Ｂ２が、それぞれ、２回読み込まれる。だから、専用メモリＤＭは、好ましくは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、それの第１及び第２の連続したアドレスでワードＣの第１の読込部分Ｂ０を記憶し、それの第３及び第４の連続したアドレスで第３の読込部分Ｂ２を記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、それの第１及び第２の連続したアドレスで第３の読込部分Ｂ２を記憶し、第３及び第４の連続したアドレスで第３の読込部分Ｂ２を記憶するかのどちらかである。この例は、図２Ｂに模式的に図示されている。
【００３３】
Ｎが３２に等しく、外部メモリサイズが８に等しい場合には、設定モジュールＣＭは、それでもやはり、４個の連続したアドレスＡ、Ａ＋１、Ａ＋２、Ａ＋３で外部メモリＥＭへの４個の８ビットアクセスを生成する。次に、専用メモリＤＭは、ストレージの推定されたエンディアン方式がリトルエンディアンであるときに、それの第１、第２、第３、及び第４の連続したアドレスで第１の部分Ｂ０、第２の部分Ｂ１、第３の部分Ｂ２、及び第４の部分Ｂ３のそれぞれを記憶するか、ストレージの推定されたエンディアン方式がビッグエンディアンであるときに、それの第４、第３、第２、及び第１の連続したアドレスで第１の部分Ｂ０、第２の部分Ｂ１、第３の部分Ｂ２、及び第４の部分Ｂ３のそれぞれを記憶するかのどちらかである。この例は、図２Ｃに模式的に図示されている。
【００３４】
設定モジュールＣＭは、組込プロセッサＥＰの専用メモリＤＭにアクセスするときに、その内容を読み込み、外部メモリＥＭのサイズ及びエンディアン方式をそれから推定しても良い。そのような推定を可能にするために、設定モジュールＣＭは、値（専用メモリＤＭに記憶されている）とサイズ及びエンディアン方式の組合せとの間の対応を成立させるテーブルを備えても良い。
【００３５】
ここで、データ処理装置Ｄのための決定アルゴリズムの例を説明する図３について述べる。この例では、相変わらずＮは３２に等しいと考えるが、これは強制的ではなく、前に説明したとおりである。
【００３６】
このアルゴリズムは、内部メモリＩＭに記憶されたブートストラップコードが専用コマンドによって稼働するときに始まる。
【００３７】
ステップ１０では、少なくとも外部メモリインタフェースＥＭＩ及び専用メモリＤＭの内容がリセットされる。
【００３８】
ステップ２０では、設定モジュールＣＭは、好ましくは、外部メモリＥＭのＮビットデータワードＣの読み込みを（外部メモリＥＭＩに）命令する前に、組込プロセッサＥＰのエンディアンネス（又は動作モード）をリトルエンディアンにプリセットする。
【００３９】
ステップ３０では、設定モジュールＣＭは、好ましくは、記憶されたＮビットデータワードＣの８ビットの読込部分に対して選択されたアドレスＡで外部メモリＥＭにアクセスするために、外部メモリインタフェースＥＭＩの幅を８ビットに設定する。
【００４０】
ステップ４０では、外部メモリインタフェースＥＭＩは、記憶されたＮビットデータワードＣの８ビットの部分を読み込むために、メモリバスＭＢを介して外部メモリＥＭにアクセスする。外部メモリインタフェースＥＭＩは、専用メモリＤＭに読込部分を記憶するために、プロセッサバスＢＰを介して組込プロセッサＥＰに読込部分を送信する。次に、設定モジュールＣＭは、その内容を読み込むために専用メモリＤＭにアクセスし、外部メモリＥＭのサイズ及びエンディアン方式を推定する。
【００４１】
ステップ５０では、設定モジュールＣＭは、推定されたサイズと３２ビットを比較する。
【００４２】
推定されたサイズが３２ビットに等しい場合には、設定モジュールＣＭは、ステップ６０において外部メモリインタフェースＥＭＩの幅を３２ビットに設定し、次に、ステップ９０に進む。
【００４３】
推定されたサイズが３２ビットに等しくない場合には、設定モジュールＣＭは、ステップ７０においてそれと１６ビットを比較する。推定されたサイズが１６ビットに等しい場合には、設定モジュールＣＭは、ステップ８０において外部メモリインタフェースＥＭＩの幅を１６ビットに設定し、次に、ステップ９０に進む。推定されたサイズが１６ビットに等しくない場合には、設定モジュールＣＭは、８ビットに等しいと推定する。それ故に、外部メモリインタフェースＥＭＩの幅を変える必要はなく（ステップ２０において行われたエンディアンネスのプリセッティングを確認することと均等である）、ステップ９０に進む。
【００４４】
ステップ９０では、設定モジュールＣＭは、推定されたエンディアン方式とビッグエンディアン方式を比較する。
【００４５】
推定されたエンディアン方式がビッグエンディアン方式でない場合には、設定モジュールは、外部メモリＥＭのエンディアン方式はリトルエンディアンであると推定する。それ故に、（ステップ２０においてプリセットされた）組込プロセッサＥＰの動作モード（又はエンディアンネス）を変える必要はなく、ステップ１１０に進む。
【００４６】
推定されたエンディアン方式がビッグエンディアン方式である場合には、設定モジュールは、ステップ１００において組込プロセッサＥＰの動作モード（又はエンディアンネス）をビッグエンディアンに設定し、ステップ１１０に進む。
【００４７】
最後に、ステップ１１０では、組込プロセッサＥＰは、それを起動するために、プロセッサバスＢＰ、外部メモリインタフェースＥＭＩ、及びメモリバスＭＢを介してアプリケーションＸのプログラムにアクセスする。
【００４８】
このアルゴリズムのステップ２０では、組込プロセッサＥＰのエンディアンネスはリトルエンディアンにプリセットされる。しかし、変形例では、組込プロセッサＥＰのエンディアンネスをビッグエンディアンにプリセットしても良い。この場合には、ステップ９０では、設定モジュールＣＭは、推定されたエンディアン方式とリトルエンディアンを比較し、ステップ１００では、組込プロセッサＥＰのエンディアンネス（又は動作モード）をリトルエンディアンに設定する。
【００４９】
データ処理装置Ｄは、典型的には、ハードウェアとソフトウェアの組合せで実現される。
【００５０】
本発明は、データ処理装置及び上記の携帯電話の実施態様に限定されるものではなく、一例に過ぎないが、以下の特許請求の範囲内において当業者によって考慮される可能性のある全ての代替的な実施態様を包含する。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明に係るデータ処理装置の一例を模式的に図示する。
【図２】図２のＡ〜Ｃは、外部メモリサイズがそれぞれ３２ビット、１６ビット、及び８ビットに等しいときの本発明に係るデータ処理装置の専用メモリ（ＤＭ）と外部メモリ（ＥＭ）の３つの例を模式的に図示する。
【図３】図３は、本発明に係るデータ処理装置のための決定アルゴリズムの例を模式的に図示する。
【特許請求の範囲】
【請求項１】
エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリ（ＥＭ）と、
Ｎビット幅を有するメモリバス（ＭＢ）を介して前記外部メモリ（ＥＭ）に接続され、i）前記プログラムで起動するように適応された組込プロセッサ（ＥＰ）、ii）前記プログラムの少なくともブートストラップコードを記憶する内部メモリ（ＩＭ）、iii）前記メモリバス（ＭＢ）に接続された外部メモリインタフェース（ＥＭＩ）、並びに iv）前記内部メモリ（ＩＭ）及び前記外部メモリインタフェース（ＥＭＩ）を前記組込プロセッサ（ＥＰ）に接続するプロセッサバス（ＰＢ）を含む集積回路（ＩＣ）と、を含み、
前記外部メモリ（ＥＭ）は、Ｎ／８ビットに等しいサイズ及び前記記憶されたプログラムデータの前記エンディアン方式を表現する値を有するＮビットデータワードを選択されたアドレスで記憶するように構成され、かつ、前記組込プロセッサ（ＥＰ）及び前記外部メモリインタフェース（ＥＭＩ）と結合され、前記外部メモリの選択されたアドレスで前記外部メモリインタフェース（ＥＭＩ）によって読み込まれた前記Ｎビットデータワードの８ビットの少なくとも一部から前記外部メモリ（ＥＭ）のストレージのサイズ及びエンディアン方式を推定し、前記推定された外部メモリサイズに従って前記外部メモリインタフェース（ＥＭＩ）の幅を設定し、ストレージの前記推定されたエンディアン方式に従って前記組込プロセッサ（ＥＰ）のデータ処理モードを設定するように構成された設定手段（ＣＭ）も含むデータ処理装置（Ｄ）。
【請求項２】
前記設定手段（ＣＭ）は、前記記憶されたNビットデータワードの８ビットの前記一部を読み込むための前記選択されたアドレスで前記外部メモリ（ＥＭ）にアクセスするインタフェースのために、８ビット幅にプリセットするように前記外部メモリインタフェース（ＥＭＩ）を制御するように構成されることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記設定手段は、前記外部メモリ（ＥＭ）の前記Nビットデータワードの読み込み前に、前記組込プロセッサ（ＥＰ）のデータ処理モードをリトルエンディアン方式でプリセットするように構成されることを特徴とする請求項１又は２に記載のデータ処理装置。
【請求項４】
前記設定手段（ＣＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアン方式であるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードのリトルエンディアン方式の前記プリセッティングを確認するか、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードをビッグエンディアン方式で設定するかのどちらかであることを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記設定手段（ＣＭ）は、前記外部メモリ（ＥＭ）の前記Nビットデータワードの読み込み前に、前記組込プロセッサ（ＥＰ）のデータ処理モードをビッグエンディアン方式でプリセットするように構成される請求項１又は２に記載のデータ処理装置。
【請求項６】
前記設定手段（ＣＭ）は、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、ビッグエンディアン方式の前記組込プロセッサ（ＥＰ）のデータ処理モードのプリセッティングを確認するか、前記推定されたエンディアン方式がリトルエンディアンであるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードをリトルエンディアン方式で設定するかのどちらかであることを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記設定手段（ＣＭ）は、前記Nビットデータワードの少なくとも前記一部を読み込むために選択されたアドレスから始まる連続したアドレスで前記外部メモリ（ＥＭ）へのN／８個の８ビットアクセスを生成するように構成され、
前記組込プロセッサ（ＥＰ）は、Nに等しいサイズを有し、N／８個の連続したアドレスで前記Ｎビットデータワードの各読込部分を記憶するように構成された専用メモリ（ＤＭ）を含むことを特徴とする請求項１乃至６のいずれか１項に記載のデータ処理装置。
【請求項８】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが３２に等しいときに、前記Ｎビットデータワードの第１の部分を４回読み込むための前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、推定されたエンディアン方式がどんなものであっても、第１、第２、第３、及び第４の連続したアドレスに前記Ｎビットデータワードの前記第１の読込部分を記憶するように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項９】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが１６に等しいときに、前記Ｎビットデータワードの第１の部分及び第３の部分を２回読み込むための前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの連続した第１及び第２のアドレスで第１の読込部分を記憶し、第３及び第４の連続したアドレスで第３の読込部分を記憶するか、前記推定されたエンディアン方式がビッグエンディアンであるときに、第１及び第２の連続したアドレスで第３の読込部分を記憶し、第３及び第４の連続したアドレスで第１の読込部分を記憶するかのどちらかを行うように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項１０】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが８に等しいときに、前記Ｎビットデータワードの第１、第２、第３、及び第４の連続した部分を読み込むために前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１、第２、第３、及び第４の連続したアドレスで前記第１、第２、第３、及び第４の部分をそれぞれ記憶するか、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、前記第４、第３、第２、及び第１のアドレスで前記第１、第２、第３、及び第４の部分をそれぞれ記憶するかのどちらかを行うように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項１１】
請求項１乃至１０の何れか１項に記載のデータ処理装置（Ｄ）を含むことを特徴とする携帯電話。
【請求項１】
エンディアン方式でプログラムの少なくとも一部を画定するデータを記憶する外部メモリ（ＥＭ）と、
Ｎビット幅を有するメモリバス（ＭＢ）を介して前記外部メモリ（ＥＭ）に接続され、i）前記プログラムで起動するように適応された組込プロセッサ（ＥＰ）、ii）前記プログラムの少なくともブートストラップコードを記憶する内部メモリ（ＩＭ）、iii）前記メモリバス（ＭＢ）に接続された外部メモリインタフェース（ＥＭＩ）、並びに iv）前記内部メモリ（ＩＭ）及び前記外部メモリインタフェース（ＥＭＩ）を前記組込プロセッサ（ＥＰ）に接続するプロセッサバス（ＰＢ）を含む集積回路（ＩＣ）と、を含み、
前記外部メモリ（ＥＭ）は、Ｎ／８ビットに等しいサイズ及び前記記憶されたプログラムデータの前記エンディアン方式を表現する値を有するＮビットデータワードを選択されたアドレスで記憶するように構成され、かつ、前記組込プロセッサ（ＥＰ）及び前記外部メモリインタフェース（ＥＭＩ）と結合され、前記外部メモリの選択されたアドレスで前記外部メモリインタフェース（ＥＭＩ）によって読み込まれた前記Ｎビットデータワードの８ビットの少なくとも一部から前記外部メモリ（ＥＭ）のストレージのサイズ及びエンディアン方式を推定し、前記推定された外部メモリサイズに従って前記外部メモリインタフェース（ＥＭＩ）の幅を設定し、ストレージの前記推定されたエンディアン方式に従って前記組込プロセッサ（ＥＰ）のデータ処理モードを設定するように構成された設定手段（ＣＭ）も含むデータ処理装置（Ｄ）。
【請求項２】
前記設定手段（ＣＭ）は、前記記憶されたNビットデータワードの８ビットの前記一部を読み込むための前記選択されたアドレスで前記外部メモリ（ＥＭ）にアクセスするインタフェースのために、８ビット幅にプリセットするように前記外部メモリインタフェース（ＥＭＩ）を制御するように構成されることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記設定手段は、前記外部メモリ（ＥＭ）の前記Nビットデータワードの読み込み前に、前記組込プロセッサ（ＥＰ）のデータ処理モードをリトルエンディアン方式でプリセットするように構成されることを特徴とする請求項１又は２に記載のデータ処理装置。
【請求項４】
前記設定手段（ＣＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアン方式であるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードのリトルエンディアン方式の前記プリセッティングを確認するか、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードをビッグエンディアン方式で設定するかのどちらかであることを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記設定手段（ＣＭ）は、前記外部メモリ（ＥＭ）の前記Nビットデータワードの読み込み前に、前記組込プロセッサ（ＥＰ）のデータ処理モードをビッグエンディアン方式でプリセットするように構成される請求項１又は２に記載のデータ処理装置。
【請求項６】
前記設定手段（ＣＭ）は、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、ビッグエンディアン方式の前記組込プロセッサ（ＥＰ）のデータ処理モードのプリセッティングを確認するか、前記推定されたエンディアン方式がリトルエンディアンであるときに、前記組込プロセッサ（ＥＰ）のデータ処理モードをリトルエンディアン方式で設定するかのどちらかであることを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記設定手段（ＣＭ）は、前記Nビットデータワードの少なくとも前記一部を読み込むために選択されたアドレスから始まる連続したアドレスで前記外部メモリ（ＥＭ）へのN／８個の８ビットアクセスを生成するように構成され、
前記組込プロセッサ（ＥＰ）は、Nに等しいサイズを有し、N／８個の連続したアドレスで前記Ｎビットデータワードの各読込部分を記憶するように構成された専用メモリ（ＤＭ）を含むことを特徴とする請求項１乃至６のいずれか１項に記載のデータ処理装置。
【請求項８】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが３２に等しいときに、前記Ｎビットデータワードの第１の部分を４回読み込むための前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、推定されたエンディアン方式がどんなものであっても、第１、第２、第３、及び第４の連続したアドレスに前記Ｎビットデータワードの前記第１の読込部分を記憶するように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項９】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが１６に等しいときに、前記Ｎビットデータワードの第１の部分及び第３の部分を２回読み込むための前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの連続した第１及び第２のアドレスで第１の読込部分を記憶し、第３及び第４の連続したアドレスで第３の読込部分を記憶するか、前記推定されたエンディアン方式がビッグエンディアンであるときに、第１及び第２の連続したアドレスで第３の読込部分を記憶し、第３及び第４の連続したアドレスで第１の読込部分を記憶するかのどちらかを行うように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項１０】
前記設定手段（ＣＭ）は、Nが３２に等しく、前記外部メモリサイズが８に等しいときに、前記Ｎビットデータワードの第１、第２、第３、及び第４の連続した部分を読み込むために前記選択されたアドレスから始まる４個の連続したアドレスで前記外部メモリ（ＥＭ）への４個の８ビットアクセスを生成するように構成され、
前記専用メモリ（ＤＭ）は、ストレージの前記推定されたエンディアン方式がリトルエンディアンであるときに、専用メモリの第１、第２、第３、及び第４の連続したアドレスで前記第１、第２、第３、及び第４の部分をそれぞれ記憶するか、ストレージの前記推定されたエンディアン方式がビッグエンディアンであるときに、前記第４、第３、第２、及び第１のアドレスで前記第１、第２、第３、及び第４の部分をそれぞれ記憶するかのどちらかを行うように構成されることを特徴とする請求項７に記載のデータ処理装置。
【請求項１１】
請求項１乃至１０の何れか１項に記載のデータ処理装置（Ｄ）を含むことを特徴とする携帯電話。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００８−５０８５８８（Ｐ２００８−５０８５８８Ａ）
【公表日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００７−５２３１９９（Ｐ２００７−５２３１９９）
【出願日】平成１７年７月１９日（２００５．７．１９）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５２４０２
【国際公開番号】ＷＯ２００６／０１３４９８
【国際公開日】平成１８年２月９日（２００６．２．９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１７年７月１９日（２００５．７．１９）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５２４０２
【国際公開番号】ＷＯ２００６／０１３４９８
【国際公開日】平成１８年２月９日（２００６．２．９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
[ Back to top ]