波形デジタイジングに対する高速読み出し法およびスイッチトキャパシタアレイ
本発明に記載されているのは、スイッチトキャパシタアレイ（ＳＣＡ）回路の読み出し時間を短縮する技術である。実現可能であるのは、１０ＭＳＰＳ〜５ＧＳＰＳのサンプリング速度で１２個の差分入力チャネルをサンプリング可能なＳＣＡチップである。アナログ波形は、チャネル当たりに１０２４個のサンプリングセルに記憶することができ、また３３ＭＨｚでクロック制御されるシフトレジスタを介してサンプリングした後、読み出して外部でデジタイゼーションすることができる。上記のサンプリングセルに対する書き込み信号は、チップに形成される一連のインバータ（ドミノ原理）によって生成される。上記のドミノ波は、トリガによってストップされるまで連続して伝わる。読み出しシフトレジスタ４は、クロックに同期して多重化出力部ＭＵＸかまたは個別出力部のいずれかに上記のサンプリングセルの内容を出力し、これはここで外部ＡＤＣによってデジタイズすることができる。上記の波形の一部だけを読み出してデジタイゼーション時間を短縮することができる。高いチャネル密度、４５０ＭＨｚの広いアナログ帯域幅および（オフセット較正後の）０．３５ｍＶの低ノイズによってこのチップは、低出力、高速、高精度の波形デジタイジングに理想的に適合する。先進のＣＭＯＳプロセスにおいて放射に強い設計で作製すれば、本発明のチップは、６４リードのＬＱＦＰ（low profile quad flat pack）および６４ピンのＱＦＮ（quad flat non-leaded package）で利用可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速波形デジタイジング方法およびスイッチトキャパシタアレイ回路に関する。
【０００２】
産業および研究の多くの分野においてサンプリングレートの高い波形デジタイジングが要求されている。これには、光電子倍増管、ガス検出器、シンクロトロン放射源および素粒子物理実験におけるシリコン検出器の読み出しが含まれる。伝統的にこれらの応用には、数ＧＨｚのサンプリングレートまでフラッシュＡＤＣが使用されるが、この技術は、高いチャネル密度、低出力および１０ビット以上の精度が必要な場合にはその限界に達してしまう。択一的なアプローチは、スイッチトキャパシタアレイ（ＳＣＡ）である。
【０００３】
このようなＳＣＡチップは、ＭＥＧ実験用のドリフトチャンバ信号およびＰＭＴの高速波形デジタイジングに対し、スイスのPaul Scherrer Instituteで開発されている。この実験では、１０-13以上の感度でレプトンフレーバの破れμ+→ｅ+γが調べられている。このチップは、０．２５μｍのＣＭＯＳプロセスで作製され、また１０２４個のキャパシティブサンプリングアレイをそれぞれ有する１２個のチャネルを含む。波形デジタイジングは、１０ＭＨｚ〜５ＭＨｚの範囲のオンチップで形成された周波数で行われる。これらのセルは、外部１２ビットフラッシュＡＤＣによって３３ＭＨｚで読み出される。ＰＬＬ（phase-locked-loop）回路により、高い安定性が確保され、これによって上記のチップは、１００ｐｓ以下の時間分解能および１４ビットに相当するＡＤＣ分解能による実験において、ＡＤＣおよびＴＤＣの両方を置き換えるのに適するようになる。
【０００４】
しかしながら単一のイベントに対する極めて高速な読み出しに注目すると、この技術は、チャネル毎に１０２４個のすべてのセルを読み出すために必要なむだ時間帯の影響を被っている。３３ＭＨｚでセルを読み出す場合、この読み出しがチャネル毎に専用のＡＤＣによって並列に行われる場合であっても、デバイスのむだ時間は３０μｓ程度になるのである。
【０００５】
したがって本発明の目的は、上記の読み出し回路のむだ時間を短くする細かい（in-deep）時間分解能機能と、極めて高速な読み出しの機能との両方を有する電子回路を提供することである。
【０００６】
回路についてのこの目的は、本発明により、つぎのような高速波形デジタイジング用のＳＣＡ回路によって達成される。この回路は以下を含む。すなわち、
ａ） 各チャネルがｎ個のサンプリングセルを有する複数のチャネルと、
ｂ） 上記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するドミノ波形回路とを含んでおり、個別セル毎の上記の書き込み信号は好適には一連のｎ個のダブルインバータによって生成される。
ｂ） 個々のサンプリングセルは、それぞれの書き込み信号にしたがって、それぞれのサンプリングセルに順番が回って来た場合に上記の波形のスナップショットを受信して記憶する。
上記の回路は、さらに
ｃ）あらかじめ定めた長さの時間にわたる外部または内部遅延の後、上記のドミノを無効にしかつストップ位置パルスを生成するための外部または内部トリガ信号を受信するストップ回路と、
ｄ） 上記のドミノ波が無効にされた場合にストップ位置を読み出すために順次または並列に読み出されかつ上記のストップパルスにおいてドミノ波の位置によってプリセットされるレジスタと、
ｅ） あらかじめ定めた数のサンプリングセルにおいて、サンプルした信号を連続して読み出すための読み出し回路とを含んでおり、ここでｅ）における読み出しは、上記のストップ位置に相応するサンプリングセルにおいてスタートする。
【０００７】
上記の方法について目的は、本発明により、つぎのような高速波形デジタイジング方法によって達成される。この方法は以下のステップを含む。すなわち、
ａ） 各チャネルがｎ個のサンプリングセルを有する、複数のチャネルを含む回路を準備するステップと、
ｂ） 上記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するステップとを含んでおり、ここで個別セル毎の上記の書き込み信号は好適には一連のｎ個のダブルインバータによって生成される。
上記の方法はさらに、
ｂ） それぞれのサンプリングセルに順番が回って来た場合に、それぞれの書き込み信号にしたがって、各サンプリングセルにおいて上記の波形のスナップショットを受信して記憶するステップと、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、上記のドミノを無効にしかつストップ位置パルスを生成するために外部または内部トリガ信号を受信するストップ回路を準備するステップと、
ｄ） 上記のドミノ波が無効にされた場合にストップ位置を読み出すために順次または並列に読み出されかつ上記のストップパルスにおいてドミノ波の位置によってプリセットされるレジスタを準備するステップと、
ｅ） あらかじめ定めた数のサンプリングセルにおいて、サンプルした信号を読み出すステップとを有しており、ここでステップｅ）における読み出しは、上記のストップ位置に相応するサンプリングセルにおいてスタートする。
【０００８】
サンプリングセルのこの部分集合だけを読むことにより、上記のチップは、光増幅管、ドリフトチャンバおよびシリコン検出器の読み出しなどの、短いパルス分解能に対する関心が異なるすべて応用に対して最善に適合化される。
【０００９】
上記の読み出そうとするサンプリングセルの数に依存して、読み出しおよびデジタイゼーションに対するむだ時間は、サンプリングセルの上記の部分集合を読み出すのに必要な時間を、すべてのサンプリングセルのエンティティを読むのに必要な時間で割った分数をかけた分だけ短くなる。
【００１０】
上記のサンプリングセルの起動などのドミノ効果を見込んだ好適なアーキテクチャにより、スイッチトキャパシタアレイが得られる。ここで上記のダブルインバータのうちの第１のインバータは、１入力信号としてディスエンエーブル信号を有するＡＮＤゲートとして設計され、ここでこの第１のインバータはＮＭＯＳトランジスタを介して第２のインバータに接続されており、ここでこのＮＭＯＳトランジスタは電圧制御抵抗として動作するため、第２のインバータの寄生キャパシタンスと共にＲＣ回路を形成する。このアーキテクチャにより、ＤＥＮＡＢＬＥ信号を介して任意の時点に上記のドミノ波をイネーブルし、また無力にすることが可能である。上記のドミノ波の伝搬に対して可変の遅延を加えるというフレキシビリティは、ここでは上記のＮＭＯＳトランジスタのゲート端子に接続されているアナログ電圧ＤＳＰＥＥＤを制御することによって得られる。
【００１１】
本発明の別の有利な実施形態により、ドミノ波のストップ位置がバイナリ１０ビット語でエンコードされまたシフトレジスタによって１０クロックサイクル内に読み出されるスイッチトキャパシタアレイチップが得られる。
【００１２】
以下では、つぎの図面を参照して本発明の好適な実施形態を説明する。
【図面の簡単な説明】
【００１３】
【図１】スイッチトキャパシタアレイチップの機能ブロック図である。
【図２】ドミノ波回路を形成する１０２４個のダブルインバータブロックのうちの２つの簡略回路図である。
【図３】サンプリングセルの簡略化された概略スケッチである。
【図４】読み出しシフトレジスタのタイミング線図である。
【図５】関心対象領域（ＲＯＩ Region-of-Interest）読み出しモードの線図である。
【図６】ＲＯＩ読み出しに対するタイミング線図である。
【００１４】
図１に機能ブロック図として示した本発明は、１０ＭＳＰＳ〜５ＧＳＰＳのサンプリング速度で１２個の異なる入力チャネルＣＨ０〜ＣＨ１１をサンプリング可能なＳＣＡチップ２を表している。アナログ波形１８（図５を参照されたい）は、チャネルＣＨ０〜ＣＨ１１によって１０２４個のＣＥＬＬ０〜ＣＥＬＬ１０２３に記憶され、サンプリングの後、３３ＭＨｚでクロック制御される読み出しシフトレジスタ４を介して読み出して外部デジタイゼーションを行うことができる。サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３に対する書き込み信号は、チップ２上のドミノ波形回路６に形成される一連のインバータ（ドミノ原理）によって生成される。このドミノ波は、ＤＥＮＡＢＬＥをローにするトリガ信号によってストップされるまで連続して伝わる。（上記のドミノ波は伝わり続けるが、サンプリングセルからはデカップリングされ、したがってＤＥＮＡＢＬＥ信号がローに設定されている限りは波形サンプリングには影響しないことに注意すべきである。読み出しシフトレジスタ４は、クロックに同期して多重化出力部ＭＵＸかまたは個別の出力部ＯＵＴ０〜ＯＵＴ１１のいずれかに上記のサンプリングセルの内容を出力し、これは外部ＡＤＣ（図示せず）によってデジタイズすることができる。本発明によれば、上記の波形の一部だけを読み出してデジタイゼーション時間を短くすることができる。高いチャネル密度、４５０ＭＨｚの広いアナログ帯域幅および（オフセット較正後）０．３５ｍＶの低ノイズによってこのチップは、低出力、高速、高精度の波形デジタイジングに理想的に適合する。このチップは、先進のＣＭＯＳプロセスにおいて放射に強い設計で作製され、放射の強い環境での使用が促進される。
【００１５】
このチップには、５．５ＧＨｚまでのサンプリング周波数を形成する一連のオンチップインバータが含まれる（ドミノ波回路６）。この信号により、１２個すべてのサンプリングチャネルＣＨ０〜ＣＨ１１における書き込みスイッチが開き、差入力信号が（２００ｆＦの）小さなキャパシタにおいてサンプリングされる。スタートした後、上記のドミノ波は、サンプリングキャパシタに現在記憶されている信号を固定するトリガ信号によって「ストップ」されるまで、循環式に連続して伝わる。この信号はつぎに読み出しシフトレジスタ４を介して読み出されて外部のデジタイゼーションが行われる。
【００１６】
ドミノ波回路６は、基本的に１０２４個のダブルインバータ１０ａ，１０ｂの直列回路である。上記のＤＥＮＡＢＬＥ信号をハイにした後、波はこれらのインバータ１０ａ，１０ｂを横断して上記のサンプリングセルに対する書き込み信号を形成する。図２には、２つのダブルインバータブロック１０ａ，１０ｂの簡略化回路図が示されている。第１のインバータ１０ａは実質的にＡＮＤゲートである。これによって、ＤＥＮＡＢＬＥ信号を介して任意の時点に上記のドミノ波をイネーブルしまたストップすることが可能である。上記のＡＮＤゲートは、電圧制御抵抗として動作するＮＭＯＳトランジスタ１２を介して後続のインバータに接続される。この抵抗は、インバータ１０ｂの寄生入力キャパシタンスと共にＲＣ回路を形成し、上記のドミノ波の伝搬に対して可変の遅延を行う。この可変の遅延はアナログ電圧ＤＳＰＥＥＤによって制御可能である。実際のドミノ波速度は、電源電圧および温度に依存するため、安定した動作を保証するためにはなんらかの安定化が必要である。このためにＤＴＡＰ信号が利用可能であり、この信号は、ドミノ波が５１２番目のセルに到達する毎にその状態が切り換わる。上記のチップがｆDOMINOで動作する場合、ＤＴＡＰは、つぎの式によって得られる周波数で５０％のデューティサイクルの矩形信号を出力する。すなわち、
ｆDTAP＝１／２０４８×ｆDOMINO
である。
【００１７】
この信号を外部ＰＬＬ回路によって使用して、水晶によって生成される周波数にドミノ周波数および位相をロックすることができる。択一的なアプローチは、この信号をＦＰＧＡで実現される周波数カウンタに供給して、偏差している場合に１６ビットＤＡＣを介して上記のＤＳＰＥＥＤを補正することである。
【００１８】
ドミノ波は、ＤＥＮＡＢＬＥ信号をハイにすることによってスタートする。内部回路によって、上記の書き込み信号がつねに１６セル幅になることが保証される。ＤＷＲＩＴＥ信号により、上記の書き込み信号がサンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３に伝えられる時が決定される。外部ＰＬＬ回路を使用する場合、上記の読み出しフェーズ中にドミノ波を伝わらせ続けるのが有利である。これは、ＤＥＮＡＢＬＥをハイに保ち、またＤＷＲＩＴＥをローにしてサンプリングプロセスをストップするだけで達成可能である。この場合、読み出し中にドミノ波が循環することによって上記のＤＴＡＰ信号も形成される。
【００１９】
上記のダブルインバータブロック１０ａ，１０ｂ間にはわずかなタイミングジッタがある。このジッタは、各セルにおけるトランジスタ１２の不整合から生じるセル毎の一定の偏差（いわゆる「固定パターンのジッタ」）と、ドミノ循環毎の可変の項とからなる。全体的なジッタは外部のＰＬＬを使用することによって最小化することができるが、セル−セル間の偏差はなお存続し続ける。応用によって高いタイミング精度が要求される場合、上記の固定パターンのジッタは、較正して補正することができる。１つのドミノ波回路は、チップ２内のチャネルＣＨ０〜ＣＨ１１の１２個のすべてのチャネルを制御するため、チップ２毎にただ１つのチャネルＣＨ０〜ＣＨ１１だけを較正すればよい。これを行うための１つの方法は、上記のチップによって高精度の正弦波をサンプリングして、サンプリングされた波形と、すべてのサンプルの正弦波当てはめ（sine fit）から得られる理想的の波形との間の偏差を見つけることである。例えば、位相の異なる正弦波の多くの波形について平均化することにより、上記の固定パターンのジッタを測定することができ、また較正のためにデータベースに記憶することができる。
【００２０】
別の付加的な問題は、上記のドミノ波がセルの間でしかストップできないという事実から生じ得る。これによってタイミング精度は１／ｆDOMINOになる。より高い精度が必要な場合、各チップの１２個のチャネルＣＨ０〜ＣＨ１１のうちの１つにおいて、安定性の高いクロック信号をサンプルすることが推奨される。このクロック信号のエッジを適合することによって、波形毎の実際のサンプリング周波数および位相を精確に測定することができ、１００ｐｓ以下のタイミング精度を達成することができる。
【００２１】
各サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３には、２つのＮＭＯＳトランジスタを介してＩＮ＋およびＩＮ−入力側に接続されたＣS＝２００ｆＦのサンプリングキャパシタが含まれる（図３を参照されたい）。２つの入力信号が電源のレールを上回らないと仮定すれば、これによって擬似的な差分入力側が得られる。上記の信号源が、十分な駆動力を有し、電流を供給してキャパシタＣSを充電することを保証しなければならない。例えば、５ＧＨｚのサンプリング速度では、１Ｖの信号でキャパシタＣSを充電するのに１ｍＡの入力電流が必要である。上記のサンプリングサイクルの後、上記のキャパシタは電圧
ＵS＝ＵIN+−ＵIN-
を蓄える。
【００２２】
ＮＭＯＳトランジスタ１２は、上記のレールに近づくと、非線形な特性を示すため、これらのトランジスタを０．１Ｖ〜１．５Ｖで動作させることが推奨される。フルレンジは各セルにおけるバッファの線形性によって制限され、これは１．０５Ｖ〜２．０５Ｖの入力電圧に対して０．５ｍＶよりも良好な非線形性を示す。１．０５Ｖよりも小さい信号をサンプリングしたい場合には、読み出しフェーズ中に外部電圧ＲＯＦＳを加えることによってＵSをシフトして上げることができる。これはチャージポンプと同様に動作し、キャパシタの底部プレートをＩＮ−からＲＯＦＳを上げる。したがって読み出し中にバッファによって見える電圧は、
Ｕ'S＝ＵIN+−ＵIN-＋ＵROFS
である。
【００２３】
したがって０．１Ｖ〜１．１Ｖの入力レンジは、例えば、ＲＯＦＳ入力側に０．９５Ｖを加えることによって得ることができる。これは上記のセルバッファの１．０５Ｖ〜２．０５Ｖの線形のレンジに上記の入力信号をシフトする。上記のチップは各アナログ出力側に付加的なバッファを有しており、このバッファはこの出力を約０．８Ｖ〜１．８Ｖの範囲にシフトする。上記のアナログのチェーンの全体的な利得は０．９８５である。２つのＩＮ＋入力側およびＩＮ−入力側における入力信号は１．５Ｖを越えてはならない。上記のサンプリングキャパシタＣSに蓄積される電荷は、電荷の漏れによって時間と共に失われ、サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３の読み出しは、サンプリングの後、迅速（＜１ｍｓ）に行うべきである。
【００２４】
ＤＥＮＡＢＬＥまたはＤＷＲＩＴＥをローにセットすることによってサンプリングがストップされた後、上記の波形は、読み出しシフトレジスタ４を介して読み出すことができる。これを行うために、単一の「１」がクロックに同期して上記のシフトレジスタに入れられて、これに３３ＭＨｚで１０２４クロックサイクルが続く。
【００２５】
ＲＳＲＣＬＫおよびＳＲＩＮがローの間に少なくとも１０ｎｓ間、
をローにすることによって、読み出しシフトレジスタ４の内容が消去される。ＲＳＲＣＬＫの立ち下がりエッジにおいてクロックに同期して上記のレジスタの第１のセルに「１」が入力される。つぎにこの「読み出しビット」は、連続する各クロックサイクルにおいて後続にシフトされ、これは１０２４番目のサイクルにおいてＷＳＲＯＵＴにこのビットが現れて、このシフトレジスタの動作が成功したことを示すまで行われる。マルチプレクサが使用される場合、各クロックサイクルにおけるＲＳＲＣＬＫの立ち上がりエッジにおいて、ｔ0＝１０ｎｓの遅延の後、アナログ出力側ＭＵＸＯＵＴにつぎのサンプリングセルの内容が現れる。３３ＭＨｚのクロック速度で動作する場合（ｔCLK＝３０ｎｓ）、上記のアナログ信号は、出力側において整定するために３０ｎｓを有する。この３０ｎｓの期間の終わりにかつつぎのサイクルが開始する直前までに、外部フラッシュＡＤＣによってこれをサンプルするためには注意を払わなければならない。例えば、ｔSAMP＝ｔ0＋ｔCLK＝４０ｎｓでは、サンプリングは、ＲＳＲＣＬＫの立ち上がりエッジの後、約３８ｎｓに行われなければならない。この信号を３５ｎｓ後にサンプリングするだけですでに線形性が損なわれる。
【００２６】
各サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３は出力側にバッファを含むため、このバッファ内のトランジスタの不整合に起因してこのバッファからオフセット誤差が生じ、これはふつう５ｍＶ ｒｍｓである。このオフセット誤差は、時間にわたって一定である（「固定パターンのノイズ」）ため、上記の読み出し中に測定して補正することができる。これを行うための１つの例は、チップ２に接続されたＡＤＣの読み出しを行うＦＰＧＡにオフセット補正テーブルを組み込むことである。これによって上記のノイズを、１オーダ以上低減することができる。
【００２７】
４つのアドレスビットＡ０〜Ａ３は、上記のアナログ出力側を設定調整するために使用される。多重化モードでは、各チャネルのアナログ出力側は、単一の出力ＭＵＸＯＵＴに出力できるため、ただ１つの外部ＡＤＣだけを使用して１２個のすべてのチャネルをデジタイズすることができる。しかしながらデジタイゼーション時間が重要な場合には、１２個の外部ＡＤＣを使用して１２個のすべてのチャネルを並列にデジタイズすることも可能であり、これによってデジタイゼーション時間が１２倍に短縮される。
【００２８】
表２： アドレスビット設定
【表１】
【００２９】
すべてのアドレスビットを１にセットすることによってすべてのアナログ出力ドライバがディスエーブルされ、チップ全体に対して電力消費が２ｍＡに低減される。
【００３０】
本発明による固有の特徴は、関心対象（ＲＯＩ）読み出しとして、所定のタイムフレームで読み出しができることである。１２個のチャネルを並列にデジタイズする場合であっても、３３ＭＨｚで１０２４個すべてのサンプルをデジタイゼーションするのには３０μｓかかる。この時間の間、チップのサンプリングはストップされ、新しい波形を取得することはできない。図５に示したようにもののように、短いパルスだけに関心がある応用に対しては、このむだ時間を短くするため、すべてのサンプリングセルの部分集合だけを読み出すことが可能である。
【００３１】
上記のドミノ波が、ウィンドウサイズｔw＝１０２４×１／ｆSAMPで伝わり、また光増幅管から得られる１撃のような短い信号が発生すると仮定する。この信号は、オシロスコープの場合と同じように外部のトリガ回路（図示せず）をトリガする。ここでこの波形の関心対象部分は、トリガ点１６の前のｔ1および後のｔ2の範囲にある。このＲＯＩだけを読み出す場合、上記のむだ時間は分数（ｔ1＋ｔ2）／ｔw短くなる。これを上記のチップで達成するためには、トリガ点１６の後、外部の遅延によってドミノ波をｔw−ｔ1ストップしなければならない。この場合、ドミノ波のストップ位置は、ＲＳＲＬＯＡＤピンにおけるパルスを介して読み出しシフトレジスタ４に転送される。上記の読み出しは、この位置においてスタートし、ｎ個のサンプルの後、ＲＯＩ全体がカバーされた場合にストップすることができる。図６には、この読み出しモードに対するタイミングが示されている。
【００３２】
ＲＳＬＯＡＤピンの立ち上がりエッジは、ＲＯＩの第１のサンプルＲ０をアナログ出力側に転送し、ここでこのサンプルは、（ｔSAMP−２ｎｓ）後、デジタイズ可能である。ＲＳＲＣＬＫの連続するパルスは、ｎ個のすべてのサンプルがデジタイズされるまで、後続のサンプルＲiを転送する。多重化が使用される場合、このシーケンスが１２回繰り返されて、すべてのチャネルＣＨ０〜ＣＨ１１がデジタイズされる。ＲＳＬＯＡＤにおける各パルスは、ドミノ波ストップ位置を読み出しシフトレジスタ４に再転送するため、すべてのチャネルＣＨ０〜ＣＨ１１において同じＲＯＩをデジタイズすることができる。上記の読み出しビットが１０２３番目のセルに到着すると、これはＲＳＲＯＵＴ出力側に現れ、つぎに自動的に折り返して０番目のセルに戻る。
【技術分野】
【０００１】
本発明は、高速波形デジタイジング方法およびスイッチトキャパシタアレイ回路に関する。
【０００２】
産業および研究の多くの分野においてサンプリングレートの高い波形デジタイジングが要求されている。これには、光電子倍増管、ガス検出器、シンクロトロン放射源および素粒子物理実験におけるシリコン検出器の読み出しが含まれる。伝統的にこれらの応用には、数ＧＨｚのサンプリングレートまでフラッシュＡＤＣが使用されるが、この技術は、高いチャネル密度、低出力および１０ビット以上の精度が必要な場合にはその限界に達してしまう。択一的なアプローチは、スイッチトキャパシタアレイ（ＳＣＡ）である。
【０００３】
このようなＳＣＡチップは、ＭＥＧ実験用のドリフトチャンバ信号およびＰＭＴの高速波形デジタイジングに対し、スイスのPaul Scherrer Instituteで開発されている。この実験では、１０-13以上の感度でレプトンフレーバの破れμ+→ｅ+γが調べられている。このチップは、０．２５μｍのＣＭＯＳプロセスで作製され、また１０２４個のキャパシティブサンプリングアレイをそれぞれ有する１２個のチャネルを含む。波形デジタイジングは、１０ＭＨｚ〜５ＭＨｚの範囲のオンチップで形成された周波数で行われる。これらのセルは、外部１２ビットフラッシュＡＤＣによって３３ＭＨｚで読み出される。ＰＬＬ（phase-locked-loop）回路により、高い安定性が確保され、これによって上記のチップは、１００ｐｓ以下の時間分解能および１４ビットに相当するＡＤＣ分解能による実験において、ＡＤＣおよびＴＤＣの両方を置き換えるのに適するようになる。
【０００４】
しかしながら単一のイベントに対する極めて高速な読み出しに注目すると、この技術は、チャネル毎に１０２４個のすべてのセルを読み出すために必要なむだ時間帯の影響を被っている。３３ＭＨｚでセルを読み出す場合、この読み出しがチャネル毎に専用のＡＤＣによって並列に行われる場合であっても、デバイスのむだ時間は３０μｓ程度になるのである。
【０００５】
したがって本発明の目的は、上記の読み出し回路のむだ時間を短くする細かい（in-deep）時間分解能機能と、極めて高速な読み出しの機能との両方を有する電子回路を提供することである。
【０００６】
回路についてのこの目的は、本発明により、つぎのような高速波形デジタイジング用のＳＣＡ回路によって達成される。この回路は以下を含む。すなわち、
ａ） 各チャネルがｎ個のサンプリングセルを有する複数のチャネルと、
ｂ） 上記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するドミノ波形回路とを含んでおり、個別セル毎の上記の書き込み信号は好適には一連のｎ個のダブルインバータによって生成される。
ｂ） 個々のサンプリングセルは、それぞれの書き込み信号にしたがって、それぞれのサンプリングセルに順番が回って来た場合に上記の波形のスナップショットを受信して記憶する。
上記の回路は、さらに
ｃ）あらかじめ定めた長さの時間にわたる外部または内部遅延の後、上記のドミノを無効にしかつストップ位置パルスを生成するための外部または内部トリガ信号を受信するストップ回路と、
ｄ） 上記のドミノ波が無効にされた場合にストップ位置を読み出すために順次または並列に読み出されかつ上記のストップパルスにおいてドミノ波の位置によってプリセットされるレジスタと、
ｅ） あらかじめ定めた数のサンプリングセルにおいて、サンプルした信号を連続して読み出すための読み出し回路とを含んでおり、ここでｅ）における読み出しは、上記のストップ位置に相応するサンプリングセルにおいてスタートする。
【０００７】
上記の方法について目的は、本発明により、つぎのような高速波形デジタイジング方法によって達成される。この方法は以下のステップを含む。すなわち、
ａ） 各チャネルがｎ個のサンプリングセルを有する、複数のチャネルを含む回路を準備するステップと、
ｂ） 上記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するステップとを含んでおり、ここで個別セル毎の上記の書き込み信号は好適には一連のｎ個のダブルインバータによって生成される。
上記の方法はさらに、
ｂ） それぞれのサンプリングセルに順番が回って来た場合に、それぞれの書き込み信号にしたがって、各サンプリングセルにおいて上記の波形のスナップショットを受信して記憶するステップと、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、上記のドミノを無効にしかつストップ位置パルスを生成するために外部または内部トリガ信号を受信するストップ回路を準備するステップと、
ｄ） 上記のドミノ波が無効にされた場合にストップ位置を読み出すために順次または並列に読み出されかつ上記のストップパルスにおいてドミノ波の位置によってプリセットされるレジスタを準備するステップと、
ｅ） あらかじめ定めた数のサンプリングセルにおいて、サンプルした信号を読み出すステップとを有しており、ここでステップｅ）における読み出しは、上記のストップ位置に相応するサンプリングセルにおいてスタートする。
【０００８】
サンプリングセルのこの部分集合だけを読むことにより、上記のチップは、光増幅管、ドリフトチャンバおよびシリコン検出器の読み出しなどの、短いパルス分解能に対する関心が異なるすべて応用に対して最善に適合化される。
【０００９】
上記の読み出そうとするサンプリングセルの数に依存して、読み出しおよびデジタイゼーションに対するむだ時間は、サンプリングセルの上記の部分集合を読み出すのに必要な時間を、すべてのサンプリングセルのエンティティを読むのに必要な時間で割った分数をかけた分だけ短くなる。
【００１０】
上記のサンプリングセルの起動などのドミノ効果を見込んだ好適なアーキテクチャにより、スイッチトキャパシタアレイが得られる。ここで上記のダブルインバータのうちの第１のインバータは、１入力信号としてディスエンエーブル信号を有するＡＮＤゲートとして設計され、ここでこの第１のインバータはＮＭＯＳトランジスタを介して第２のインバータに接続されており、ここでこのＮＭＯＳトランジスタは電圧制御抵抗として動作するため、第２のインバータの寄生キャパシタンスと共にＲＣ回路を形成する。このアーキテクチャにより、ＤＥＮＡＢＬＥ信号を介して任意の時点に上記のドミノ波をイネーブルし、また無力にすることが可能である。上記のドミノ波の伝搬に対して可変の遅延を加えるというフレキシビリティは、ここでは上記のＮＭＯＳトランジスタのゲート端子に接続されているアナログ電圧ＤＳＰＥＥＤを制御することによって得られる。
【００１１】
本発明の別の有利な実施形態により、ドミノ波のストップ位置がバイナリ１０ビット語でエンコードされまたシフトレジスタによって１０クロックサイクル内に読み出されるスイッチトキャパシタアレイチップが得られる。
【００１２】
以下では、つぎの図面を参照して本発明の好適な実施形態を説明する。
【図面の簡単な説明】
【００１３】
【図１】スイッチトキャパシタアレイチップの機能ブロック図である。
【図２】ドミノ波回路を形成する１０２４個のダブルインバータブロックのうちの２つの簡略回路図である。
【図３】サンプリングセルの簡略化された概略スケッチである。
【図４】読み出しシフトレジスタのタイミング線図である。
【図５】関心対象領域（ＲＯＩ Region-of-Interest）読み出しモードの線図である。
【図６】ＲＯＩ読み出しに対するタイミング線図である。
【００１４】
図１に機能ブロック図として示した本発明は、１０ＭＳＰＳ〜５ＧＳＰＳのサンプリング速度で１２個の異なる入力チャネルＣＨ０〜ＣＨ１１をサンプリング可能なＳＣＡチップ２を表している。アナログ波形１８（図５を参照されたい）は、チャネルＣＨ０〜ＣＨ１１によって１０２４個のＣＥＬＬ０〜ＣＥＬＬ１０２３に記憶され、サンプリングの後、３３ＭＨｚでクロック制御される読み出しシフトレジスタ４を介して読み出して外部デジタイゼーションを行うことができる。サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３に対する書き込み信号は、チップ２上のドミノ波形回路６に形成される一連のインバータ（ドミノ原理）によって生成される。このドミノ波は、ＤＥＮＡＢＬＥをローにするトリガ信号によってストップされるまで連続して伝わる。（上記のドミノ波は伝わり続けるが、サンプリングセルからはデカップリングされ、したがってＤＥＮＡＢＬＥ信号がローに設定されている限りは波形サンプリングには影響しないことに注意すべきである。読み出しシフトレジスタ４は、クロックに同期して多重化出力部ＭＵＸかまたは個別の出力部ＯＵＴ０〜ＯＵＴ１１のいずれかに上記のサンプリングセルの内容を出力し、これは外部ＡＤＣ（図示せず）によってデジタイズすることができる。本発明によれば、上記の波形の一部だけを読み出してデジタイゼーション時間を短くすることができる。高いチャネル密度、４５０ＭＨｚの広いアナログ帯域幅および（オフセット較正後）０．３５ｍＶの低ノイズによってこのチップは、低出力、高速、高精度の波形デジタイジングに理想的に適合する。このチップは、先進のＣＭＯＳプロセスにおいて放射に強い設計で作製され、放射の強い環境での使用が促進される。
【００１５】
このチップには、５．５ＧＨｚまでのサンプリング周波数を形成する一連のオンチップインバータが含まれる（ドミノ波回路６）。この信号により、１２個すべてのサンプリングチャネルＣＨ０〜ＣＨ１１における書き込みスイッチが開き、差入力信号が（２００ｆＦの）小さなキャパシタにおいてサンプリングされる。スタートした後、上記のドミノ波は、サンプリングキャパシタに現在記憶されている信号を固定するトリガ信号によって「ストップ」されるまで、循環式に連続して伝わる。この信号はつぎに読み出しシフトレジスタ４を介して読み出されて外部のデジタイゼーションが行われる。
【００１６】
ドミノ波回路６は、基本的に１０２４個のダブルインバータ１０ａ，１０ｂの直列回路である。上記のＤＥＮＡＢＬＥ信号をハイにした後、波はこれらのインバータ１０ａ，１０ｂを横断して上記のサンプリングセルに対する書き込み信号を形成する。図２には、２つのダブルインバータブロック１０ａ，１０ｂの簡略化回路図が示されている。第１のインバータ１０ａは実質的にＡＮＤゲートである。これによって、ＤＥＮＡＢＬＥ信号を介して任意の時点に上記のドミノ波をイネーブルしまたストップすることが可能である。上記のＡＮＤゲートは、電圧制御抵抗として動作するＮＭＯＳトランジスタ１２を介して後続のインバータに接続される。この抵抗は、インバータ１０ｂの寄生入力キャパシタンスと共にＲＣ回路を形成し、上記のドミノ波の伝搬に対して可変の遅延を行う。この可変の遅延はアナログ電圧ＤＳＰＥＥＤによって制御可能である。実際のドミノ波速度は、電源電圧および温度に依存するため、安定した動作を保証するためにはなんらかの安定化が必要である。このためにＤＴＡＰ信号が利用可能であり、この信号は、ドミノ波が５１２番目のセルに到達する毎にその状態が切り換わる。上記のチップがｆDOMINOで動作する場合、ＤＴＡＰは、つぎの式によって得られる周波数で５０％のデューティサイクルの矩形信号を出力する。すなわち、
ｆDTAP＝１／２０４８×ｆDOMINO
である。
【００１７】
この信号を外部ＰＬＬ回路によって使用して、水晶によって生成される周波数にドミノ周波数および位相をロックすることができる。択一的なアプローチは、この信号をＦＰＧＡで実現される周波数カウンタに供給して、偏差している場合に１６ビットＤＡＣを介して上記のＤＳＰＥＥＤを補正することである。
【００１８】
ドミノ波は、ＤＥＮＡＢＬＥ信号をハイにすることによってスタートする。内部回路によって、上記の書き込み信号がつねに１６セル幅になることが保証される。ＤＷＲＩＴＥ信号により、上記の書き込み信号がサンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３に伝えられる時が決定される。外部ＰＬＬ回路を使用する場合、上記の読み出しフェーズ中にドミノ波を伝わらせ続けるのが有利である。これは、ＤＥＮＡＢＬＥをハイに保ち、またＤＷＲＩＴＥをローにしてサンプリングプロセスをストップするだけで達成可能である。この場合、読み出し中にドミノ波が循環することによって上記のＤＴＡＰ信号も形成される。
【００１９】
上記のダブルインバータブロック１０ａ，１０ｂ間にはわずかなタイミングジッタがある。このジッタは、各セルにおけるトランジスタ１２の不整合から生じるセル毎の一定の偏差（いわゆる「固定パターンのジッタ」）と、ドミノ循環毎の可変の項とからなる。全体的なジッタは外部のＰＬＬを使用することによって最小化することができるが、セル−セル間の偏差はなお存続し続ける。応用によって高いタイミング精度が要求される場合、上記の固定パターンのジッタは、較正して補正することができる。１つのドミノ波回路は、チップ２内のチャネルＣＨ０〜ＣＨ１１の１２個のすべてのチャネルを制御するため、チップ２毎にただ１つのチャネルＣＨ０〜ＣＨ１１だけを較正すればよい。これを行うための１つの方法は、上記のチップによって高精度の正弦波をサンプリングして、サンプリングされた波形と、すべてのサンプルの正弦波当てはめ（sine fit）から得られる理想的の波形との間の偏差を見つけることである。例えば、位相の異なる正弦波の多くの波形について平均化することにより、上記の固定パターンのジッタを測定することができ、また較正のためにデータベースに記憶することができる。
【００２０】
別の付加的な問題は、上記のドミノ波がセルの間でしかストップできないという事実から生じ得る。これによってタイミング精度は１／ｆDOMINOになる。より高い精度が必要な場合、各チップの１２個のチャネルＣＨ０〜ＣＨ１１のうちの１つにおいて、安定性の高いクロック信号をサンプルすることが推奨される。このクロック信号のエッジを適合することによって、波形毎の実際のサンプリング周波数および位相を精確に測定することができ、１００ｐｓ以下のタイミング精度を達成することができる。
【００２１】
各サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３には、２つのＮＭＯＳトランジスタを介してＩＮ＋およびＩＮ−入力側に接続されたＣS＝２００ｆＦのサンプリングキャパシタが含まれる（図３を参照されたい）。２つの入力信号が電源のレールを上回らないと仮定すれば、これによって擬似的な差分入力側が得られる。上記の信号源が、十分な駆動力を有し、電流を供給してキャパシタＣSを充電することを保証しなければならない。例えば、５ＧＨｚのサンプリング速度では、１Ｖの信号でキャパシタＣSを充電するのに１ｍＡの入力電流が必要である。上記のサンプリングサイクルの後、上記のキャパシタは電圧
ＵS＝ＵIN+−ＵIN-
を蓄える。
【００２２】
ＮＭＯＳトランジスタ１２は、上記のレールに近づくと、非線形な特性を示すため、これらのトランジスタを０．１Ｖ〜１．５Ｖで動作させることが推奨される。フルレンジは各セルにおけるバッファの線形性によって制限され、これは１．０５Ｖ〜２．０５Ｖの入力電圧に対して０．５ｍＶよりも良好な非線形性を示す。１．０５Ｖよりも小さい信号をサンプリングしたい場合には、読み出しフェーズ中に外部電圧ＲＯＦＳを加えることによってＵSをシフトして上げることができる。これはチャージポンプと同様に動作し、キャパシタの底部プレートをＩＮ−からＲＯＦＳを上げる。したがって読み出し中にバッファによって見える電圧は、
Ｕ'S＝ＵIN+−ＵIN-＋ＵROFS
である。
【００２３】
したがって０．１Ｖ〜１．１Ｖの入力レンジは、例えば、ＲＯＦＳ入力側に０．９５Ｖを加えることによって得ることができる。これは上記のセルバッファの１．０５Ｖ〜２．０５Ｖの線形のレンジに上記の入力信号をシフトする。上記のチップは各アナログ出力側に付加的なバッファを有しており、このバッファはこの出力を約０．８Ｖ〜１．８Ｖの範囲にシフトする。上記のアナログのチェーンの全体的な利得は０．９８５である。２つのＩＮ＋入力側およびＩＮ−入力側における入力信号は１．５Ｖを越えてはならない。上記のサンプリングキャパシタＣSに蓄積される電荷は、電荷の漏れによって時間と共に失われ、サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３の読み出しは、サンプリングの後、迅速（＜１ｍｓ）に行うべきである。
【００２４】
ＤＥＮＡＢＬＥまたはＤＷＲＩＴＥをローにセットすることによってサンプリングがストップされた後、上記の波形は、読み出しシフトレジスタ４を介して読み出すことができる。これを行うために、単一の「１」がクロックに同期して上記のシフトレジスタに入れられて、これに３３ＭＨｚで１０２４クロックサイクルが続く。
【００２５】
ＲＳＲＣＬＫおよびＳＲＩＮがローの間に少なくとも１０ｎｓ間、
をローにすることによって、読み出しシフトレジスタ４の内容が消去される。ＲＳＲＣＬＫの立ち下がりエッジにおいてクロックに同期して上記のレジスタの第１のセルに「１」が入力される。つぎにこの「読み出しビット」は、連続する各クロックサイクルにおいて後続にシフトされ、これは１０２４番目のサイクルにおいてＷＳＲＯＵＴにこのビットが現れて、このシフトレジスタの動作が成功したことを示すまで行われる。マルチプレクサが使用される場合、各クロックサイクルにおけるＲＳＲＣＬＫの立ち上がりエッジにおいて、ｔ0＝１０ｎｓの遅延の後、アナログ出力側ＭＵＸＯＵＴにつぎのサンプリングセルの内容が現れる。３３ＭＨｚのクロック速度で動作する場合（ｔCLK＝３０ｎｓ）、上記のアナログ信号は、出力側において整定するために３０ｎｓを有する。この３０ｎｓの期間の終わりにかつつぎのサイクルが開始する直前までに、外部フラッシュＡＤＣによってこれをサンプルするためには注意を払わなければならない。例えば、ｔSAMP＝ｔ0＋ｔCLK＝４０ｎｓでは、サンプリングは、ＲＳＲＣＬＫの立ち上がりエッジの後、約３８ｎｓに行われなければならない。この信号を３５ｎｓ後にサンプリングするだけですでに線形性が損なわれる。
【００２６】
各サンプリングセルＣＥＬＬ０〜ＣＥＬＬ１０２３は出力側にバッファを含むため、このバッファ内のトランジスタの不整合に起因してこのバッファからオフセット誤差が生じ、これはふつう５ｍＶ ｒｍｓである。このオフセット誤差は、時間にわたって一定である（「固定パターンのノイズ」）ため、上記の読み出し中に測定して補正することができる。これを行うための１つの例は、チップ２に接続されたＡＤＣの読み出しを行うＦＰＧＡにオフセット補正テーブルを組み込むことである。これによって上記のノイズを、１オーダ以上低減することができる。
【００２７】
４つのアドレスビットＡ０〜Ａ３は、上記のアナログ出力側を設定調整するために使用される。多重化モードでは、各チャネルのアナログ出力側は、単一の出力ＭＵＸＯＵＴに出力できるため、ただ１つの外部ＡＤＣだけを使用して１２個のすべてのチャネルをデジタイズすることができる。しかしながらデジタイゼーション時間が重要な場合には、１２個の外部ＡＤＣを使用して１２個のすべてのチャネルを並列にデジタイズすることも可能であり、これによってデジタイゼーション時間が１２倍に短縮される。
【００２８】
表２： アドレスビット設定
【表１】
【００２９】
すべてのアドレスビットを１にセットすることによってすべてのアナログ出力ドライバがディスエーブルされ、チップ全体に対して電力消費が２ｍＡに低減される。
【００３０】
本発明による固有の特徴は、関心対象（ＲＯＩ）読み出しとして、所定のタイムフレームで読み出しができることである。１２個のチャネルを並列にデジタイズする場合であっても、３３ＭＨｚで１０２４個すべてのサンプルをデジタイゼーションするのには３０μｓかかる。この時間の間、チップのサンプリングはストップされ、新しい波形を取得することはできない。図５に示したようにもののように、短いパルスだけに関心がある応用に対しては、このむだ時間を短くするため、すべてのサンプリングセルの部分集合だけを読み出すことが可能である。
【００３１】
上記のドミノ波が、ウィンドウサイズｔw＝１０２４×１／ｆSAMPで伝わり、また光増幅管から得られる１撃のような短い信号が発生すると仮定する。この信号は、オシロスコープの場合と同じように外部のトリガ回路（図示せず）をトリガする。ここでこの波形の関心対象部分は、トリガ点１６の前のｔ1および後のｔ2の範囲にある。このＲＯＩだけを読み出す場合、上記のむだ時間は分数（ｔ1＋ｔ2）／ｔw短くなる。これを上記のチップで達成するためには、トリガ点１６の後、外部の遅延によってドミノ波をｔw−ｔ1ストップしなければならない。この場合、ドミノ波のストップ位置は、ＲＳＲＬＯＡＤピンにおけるパルスを介して読み出しシフトレジスタ４に転送される。上記の読み出しは、この位置においてスタートし、ｎ個のサンプルの後、ＲＯＩ全体がカバーされた場合にストップすることができる。図６には、この読み出しモードに対するタイミングが示されている。
【００３２】
ＲＳＬＯＡＤピンの立ち上がりエッジは、ＲＯＩの第１のサンプルＲ０をアナログ出力側に転送し、ここでこのサンプルは、（ｔSAMP−２ｎｓ）後、デジタイズ可能である。ＲＳＲＣＬＫの連続するパルスは、ｎ個のすべてのサンプルがデジタイズされるまで、後続のサンプルＲiを転送する。多重化が使用される場合、このシーケンスが１２回繰り返されて、すべてのチャネルＣＨ０〜ＣＨ１１がデジタイズされる。ＲＳＬＯＡＤにおける各パルスは、ドミノ波ストップ位置を読み出しシフトレジスタ４に再転送するため、すべてのチャネルＣＨ０〜ＣＨ１１において同じＲＯＩをデジタイズすることができる。上記の読み出しビットが１０２３番目のセルに到着すると、これはＲＳＲＯＵＴ出力側に現れ、つぎに自動的に折り返して０番目のセルに戻る。
【特許請求の範囲】
【請求項１】
高速波形デジタイジングのためのスイッチトキャパシタアレイ回路において、
該スイッチトキャパシタアレイ回路は、
ａ） 各チャネルがｎ個のサンプリングセルを有する複数のチャネルと、
ｂ） 前記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するドミノ波形回路（６）とを有しており、
ｂ） 個々のサンプリングセルは、それぞれの書き込み信号にしたがって、それぞれのサンプリングセルに順番が回って来た場合に前記の波形（１８）のスナップショットを受信して記憶し、
前記の回路はさらに、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、前記のドミノを無効にしかつストップ位置パルスを生成するために外部または内部トリガ信号を受信するストップ回路と、
ｄ） ドミノ波が無効にされた場合に、前記のストップパルスにてドミノ波の位置によってプリセットされ、かつストップ位置を読み出すために順次または並列に読み出されるレジスタ（４）と、
ｅ） あらかじめ定めた数のサンプリングセルにて、前記のサンプルした信号を連続して読み出すための読み出し回路とを含み、
前記のｂ）の個別セル毎の書き込み信号は、好適には一連のｎ個のダブルインバータ（１０ａ，１０ｂ）によって生成され、
前記のｅ）のサンプルした信号の連続した読み出しは、前記のストップ位置に相応するサンプリングセルにて開始することを特徴とする、
高速波形デジタイジングのためのスイッチトキャパシタアレイ回路。
【請求項２】
前記のダブルインバータ（１０ａ，１０ｂ）のうちの第１のインバータ（１０ａ）は、１入力信号としてディスエンエーブル信号（ＤＥＮＡＢＬＥ）を有するＡＮＤゲートとして設計されており、
前記の第１のインバータ（１０ａ）は、ＮＭＯＳトランジスタ（１２）を介して第２のインバータ（１０ｂ）に接続されており、
該ＮＭＯＳトランジスタ（１２）電圧制御抵抗として動作することにより、第２のインバータ（１０ｂ）の寄生キャパシタンスと共にＲＣ回路を形成する、
請求項１に記載のスイッチトキャパシタアレイ回路。
【請求項３】
読み出しのために前記のストップ位置パルスを転送可能な共通の読み出しシフトレジスタを有する、
請求項１または２に記載のスイッチトキャパシタアレイ回路。
【請求項４】
高速波形デジタイジング方法において、
該方法は、
ａ） 各チャネルがｎ個のサンプリングセルを有する、複数のチャネルを含む回路を準備するステップと、
ｂ） 前記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するステップと、
ｂ） それぞれのサンプリングセルに順番が回って来た場合に、それぞれの書き込み信号にしたがって、各サンプリングセルにて前記の波形（１８）のスナップショットを受信して記憶するステップと、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、前記のドミノを無効にしかつストップ位置パルスを生成するため、外部または内部トリガ信号を受信するストップ波回路（ＤＥＮＡＢＬＥ）を準備するステップと、
ｄ） 前記のストップパルスにてドミノ波の位置によってプリセットされ、かつ前記のサンプリングセルにてストップ位置を読み出すために順次または並列に読み出されるレジスタ（４）を準備するステップと、
ｅ） あらかじめ定めた数のサンプリングセルにて、サンプルした信号を読み出すステップとを有しており、
前記のｂ）のドミノ信号を生成するステップでは、個別セル毎の書き込み信号は好適には一連のｎ個のダブルインバータ（１０ａ，１０ｂ）によって生成され、
前記のｄ）におけるストップ位置は、前記のドミノ波が無効にされる前の波形（１８）のスナップショットを受信して記憶する最後のストップ位置であり、
前記のｅ）における読み出しを上記のストップ位置に相応するサンプリングセルにおいて開始することを特徴とする、
高速波形デジタイジング方法。
【請求項５】
前記のダブルインバータ（１０ａ，１０ｂ）のうちの第１のインバータ（１０ａ）は、１入力信号としてディスエンエーブル信号（ＤＥＮＡＢＬＥ）を有するＡＮＤゲートとして設計され、
前記の第１のインバータ（１０ａ）は、ＮＭＯＳトランジスタ（１２）を介して第２のインバータ（１０ｂ）に接続されており、
該ＮＭＯＳトランジスタが電圧制御抵抗として動作することにより、第２のインバータ（１０ｂ）の寄生キャパシタンスと共にＲＣ回路を形成する、
請求項４に記載の方法。
【請求項６】
読み出しのために前記のストップ位置パルスを転送可能な共通の読み出しシフトレジスタを有する、
請求項４または５に記載の方法。
【請求項１】
高速波形デジタイジングのためのスイッチトキャパシタアレイ回路において、
該スイッチトキャパシタアレイ回路は、
ａ） 各チャネルがｎ個のサンプリングセルを有する複数のチャネルと、
ｂ） 前記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するドミノ波形回路（６）とを有しており、
ｂ） 個々のサンプリングセルは、それぞれの書き込み信号にしたがって、それぞれのサンプリングセルに順番が回って来た場合に前記の波形（１８）のスナップショットを受信して記憶し、
前記の回路はさらに、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、前記のドミノを無効にしかつストップ位置パルスを生成するために外部または内部トリガ信号を受信するストップ回路と、
ｄ） ドミノ波が無効にされた場合に、前記のストップパルスにてドミノ波の位置によってプリセットされ、かつストップ位置を読み出すために順次または並列に読み出されるレジスタ（４）と、
ｅ） あらかじめ定めた数のサンプリングセルにて、前記のサンプルした信号を連続して読み出すための読み出し回路とを含み、
前記のｂ）の個別セル毎の書き込み信号は、好適には一連のｎ個のダブルインバータ（１０ａ，１０ｂ）によって生成され、
前記のｅ）のサンプルした信号の連続した読み出しは、前記のストップ位置に相応するサンプリングセルにて開始することを特徴とする、
高速波形デジタイジングのためのスイッチトキャパシタアレイ回路。
【請求項２】
前記のダブルインバータ（１０ａ，１０ｂ）のうちの第１のインバータ（１０ａ）は、１入力信号としてディスエンエーブル信号（ＤＥＮＡＢＬＥ）を有するＡＮＤゲートとして設計されており、
前記の第１のインバータ（１０ａ）は、ＮＭＯＳトランジスタ（１２）を介して第２のインバータ（１０ｂ）に接続されており、
該ＮＭＯＳトランジスタ（１２）電圧制御抵抗として動作することにより、第２のインバータ（１０ｂ）の寄生キャパシタンスと共にＲＣ回路を形成する、
請求項１に記載のスイッチトキャパシタアレイ回路。
【請求項３】
読み出しのために前記のストップ位置パルスを転送可能な共通の読み出しシフトレジスタを有する、
請求項１または２に記載のスイッチトキャパシタアレイ回路。
【請求項４】
高速波形デジタイジング方法において、
該方法は、
ａ） 各チャネルがｎ個のサンプリングセルを有する、複数のチャネルを含む回路を準備するステップと、
ｂ） 前記のサンプリングセルに対する書き込み信号としてのドミノ信号を生成するステップと、
ｂ） それぞれのサンプリングセルに順番が回って来た場合に、それぞれの書き込み信号にしたがって、各サンプリングセルにて前記の波形（１８）のスナップショットを受信して記憶するステップと、
ｃ） あらかじめ定めた長さの時間にわたる外部または内部遅延の後、前記のドミノを無効にしかつストップ位置パルスを生成するため、外部または内部トリガ信号を受信するストップ波回路（ＤＥＮＡＢＬＥ）を準備するステップと、
ｄ） 前記のストップパルスにてドミノ波の位置によってプリセットされ、かつ前記のサンプリングセルにてストップ位置を読み出すために順次または並列に読み出されるレジスタ（４）を準備するステップと、
ｅ） あらかじめ定めた数のサンプリングセルにて、サンプルした信号を読み出すステップとを有しており、
前記のｂ）のドミノ信号を生成するステップでは、個別セル毎の書き込み信号は好適には一連のｎ個のダブルインバータ（１０ａ，１０ｂ）によって生成され、
前記のｄ）におけるストップ位置は、前記のドミノ波が無効にされる前の波形（１８）のスナップショットを受信して記憶する最後のストップ位置であり、
前記のｅ）における読み出しを上記のストップ位置に相応するサンプリングセルにおいて開始することを特徴とする、
高速波形デジタイジング方法。
【請求項５】
前記のダブルインバータ（１０ａ，１０ｂ）のうちの第１のインバータ（１０ａ）は、１入力信号としてディスエンエーブル信号（ＤＥＮＡＢＬＥ）を有するＡＮＤゲートとして設計され、
前記の第１のインバータ（１０ａ）は、ＮＭＯＳトランジスタ（１２）を介して第２のインバータ（１０ｂ）に接続されており、
該ＮＭＯＳトランジスタが電圧制御抵抗として動作することにより、第２のインバータ（１０ｂ）の寄生キャパシタンスと共にＲＣ回路を形成する、
請求項４に記載の方法。
【請求項６】
読み出しのために前記のストップ位置パルスを転送可能な共通の読み出しシフトレジスタを有する、
請求項４または５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２０１０−５４１１２１（Ｐ２０１０−５４１１２１Ａ）
【公表日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２０１０−５２７３３９（Ｐ２０１０−５２７３３９）
【出願日】平成２０年９月２日（２００８．９．２）
【国際出願番号】ＰＣＴ／ＥＰ２００８／００７１５５
【国際公開番号】ＷＯ２００９／０４３４１６
【国際公開日】平成２１年４月９日（２００９．４．９）
【出願人】（５０１４９４４１４）パウル・シェラー・インスティトゥート (19)
【公表日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２０年９月２日（２００８．９．２）
【国際出願番号】ＰＣＴ／ＥＰ２００８／００７１５５
【国際公開番号】ＷＯ２００９／０４３４１６
【国際公開日】平成２１年４月９日（２００９．４．９）
【出願人】（５０１４９４４１４）パウル・シェラー・インスティトゥート (19)
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