液晶表示装置
【課題】ＤＡＣのためのカウンタクロック周波数を高くすることなく、またコスト増加を抑えた構成により、ＤＡＣのビット数を増加する。
【解決手段】コンパレータ１６１は、カウンタ値とデジタル画像データの画素値とが一致した時に一致パルスを出力する。４入力１出力Ｄ／Ｓ１６２は、位相が９０度ずつ異なる４本のコンパレータクロックＣＰ１〜ＣＰ４の中から一つのコンパレータクロックをデジタル画像データの下位２ビットデータの値に基づいて選択する。ＤＦＦ１６３は、選択された一本のコンパレータクロックの立ち上がりエッジのタイミングで一致パルスをラッチしてローレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４に出力し、これをオフに制御する。これにより、ランプ信号がサンプリングされる。このランプ信号のサンプリングレベルは、デジタル画像データをＤＡ変換して得たアナログ信号電圧に相当する。
【解決手段】コンパレータ１６１は、カウンタ値とデジタル画像データの画素値とが一致した時に一致パルスを出力する。４入力１出力Ｄ／Ｓ１６２は、位相が９０度ずつ異なる４本のコンパレータクロックＣＰ１〜ＣＰ４の中から一つのコンパレータクロックをデジタル画像データの下位２ビットデータの値に基づいて選択する。ＤＦＦ１６３は、選択された一本のコンパレータクロックの立ち上がりエッジのタイミングで一致パルスをラッチしてローレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４に出力し、これをオフに制御する。これにより、ランプ信号がサンプリングされる。このランプ信号のサンプリングレベルは、デジタル画像データをＤＡ変換して得たアナログ信号電圧に相当する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にレベルが単調的に変化する周期的な傾斜波であるランプ信号を用いて、デジタル画像データをデジタル−アナログ変換し、そのアナログ変換値を画素に書き込む液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の駆動方法には、ＣＭＯＳ等の半導体素子へアナログ信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える駆動方法と、デジタル信号によりパルス幅変調（ＰＷＭ:Pulse Width Modulation）したデジタル信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方法などがある。その中でアナログ信号を画素電極へ直接印加する駆動方法は、液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、レベルが単調的に変化する周期的な傾斜波であるランプ信号を用いて、正負の２種類のデジタル画像データをデジタル−アナログ変換し、それら正負の２種類のアナログ変換値を画素内の２つの保持容量に別々に保持し、それら２種類の保持電圧を高速に切り替えて画素電極に印加することで液晶表示素子を交流駆動するという液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
この液晶表示装置によれば、デジタルのＰＷＭ方式の液晶表示装置より、階調が正しく表現される等のメリットがあり、なおかつ、焼き付きにも強いというデジタル的なメリットを併せ持つ。この液晶表示装置では、駆動する素子内に設けられた、デジタル信号をアナログ信号に変換するＤ／Ａ変換器（以下、ＤＡＣと記す）は通常、カラム（画素列）毎に設けられている。このＤＡＣは、カラム毎のデジタル画像データの画素値とカウンタクロックを計数するカウンタのカウンタ値とをコンパレータで比較し、両者が一致したタイミングでコンパレータから出力される一致パルスを、カウンタクロックに同期したコンパレータクロックでラッチし、そのラッチ信号に基づいて１水平走査期間内で上記カウンタ値と同期して単調的にレベルが変化するランプ信号をデータ線にサンプリング出力する構成で実現することが多い。上記のランプ信号は１水平走査期間内で最小階調値から最大階調値まで値が直線的に変化する上記カウンタ値と同期してレベル変化するから、コンパレータの比較結果が一致した時のランプ信号のサンプリング結果はデジタル画像データのＤＡ変換結果に相当する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の液晶表示装置においては近年、液晶表示装置の多画素化とフレームレートの高速化により、上記のＤＡＣの変換に使用できる時間が短くなっている。加えて、ＤＡＣのビット数は階調段差を減らすために増加傾向にある。例えばフルハイビジョン（ＦＨＤ）で２４０Ｈｚのフレームレートの場合、上記のＤＡＣの変換に使用できる時間は３.８μｓ程度となって１０ビット階調のＤＡ変換電圧を得るＤＡＣでもカウンタクロックの周波数は２６０ＭＨｚを越える周波数となる。ＤＡＣのビット数を１２ビット化する場合（すなわち、１２ビット階調のＤＡ変換電圧を得る場合）は、カウンタクロック周波数が単純に１０ビットの場合の４倍と非常に高くなり、プロセスも含めて実現が難しい。
【０００７】
一方、カウンタクロック周波数を高くしない場合は、下位または上位ビットの階調に対応するアナログ電圧を得るためにランプ信号を増やして、ランプを切り替える方法や、階調に対応するアナログ電圧を回路により増加させる方法などでＤＡ変換のビット数を増やしている。しかし、この場合は、現実的には階調の単調性を確保するのが難しい。
【０００８】
本発明は以上の点に鑑みなされたもので、ＤＡＣのためのカウンタクロック周波数を高くすることなく、またコスト増加を抑えた構成により、ＤＡＣのビット数を増加し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段とを有し、
１垂直走査期間内で複数の行走査線のすべてに行選択信号を供給し、かつ、複数の行走査線に対して１本ずつ１水平走査期間毎に行選択信号を供給して各ラインの複数の画素を選択する垂直駆動手段とを有し、
ＤＡ変換手段は、
デジタル画像データに同期して外部から供給される外部入力クロックに同期した第１のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、１本の第１のコンパレータクロックから互いに位相が３６０°／２n（ｎは２以上の自然数）ずつ異なる２n本の第２のコンパレータクロックを生成するコンパレータクロック生成手段と、各水平走査期間の最初にオンに制御され、そのオン状態のときにカウンタクロックに同期して１水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の２本のデータ線のうち一方のデータ線に出力すると共に、カウンタクロックに同期して１水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の２本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、デジタル画像データのうち行選択信号により選択された１ラインの複数の画素のうち割り当てられた一画素の画素値とカウンタ手段から出力されるカウンタ値とを比較し、画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、デジタル画像データの下位ｎビットの値に基づいて、コンパレータクロック生成手段により生成された２n本の第２のコンパレータクロックのうち一のコンパレータクロックを選択して第３のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、第３のコンパレータクロックで一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にあるアナログスイッチ手段をオフ状態に制御して、一方のデータ線に正極性ランプ信号のレベルを正極性のアナログ映像信号電圧としてサンプリングさせると共に、他方のデータ線に負極性ランプ信号のレベルを負極性のアナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段とを備える。
【００１０】
また、上記複数の画素のそれぞれは、離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、一方のデータ線の正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、他方のデータ線の負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性のアナログ映像信号電圧と第２の保持容量に保持された負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて画素電極に印加する電圧切換印加手段とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するため、本発明の液晶表示装置は、コンパレータクロック生成手段が、１本の第１のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをｙ個（ｙは２以上の自然数）の出力端子から出力するインバータチェーンと、インバータチェーンのｙ個の出力端子のうち互い異なるｚ個（ｚはｙ未満の２以上の自然数）の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第１及び第２のデータセレクタと、４本の第２のコンパレータクロックを生成するときに第１のコンパレータクロックを１番目の位相の第２のコンパレータクロックとして出力すると共に、第１のコンパレータクロックを極性反転して１番目の位相の第２のコンパレータクロックと１８０°位相が異なる３番目の位相の第２のコンパレータクロックとして出力する出力手段と、第１のコンパレータクロックと第１のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第１の平滑化信号を生成すると共に、３番目の位相の第２のコンパレータクロックと第２のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第２の平滑化信号を生成する平滑化信号生成手段と、第１の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第１のデータセレクタに選択信号として供給して第１のデータセレクタから１番目の位相の第２のコンパレータクロックと９０°位相が異なる２番目の位相の第２のコンパレータクロックを出力させる第１の選択信号生成手段と、第２の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第２のデータセレクタに選択信号として供給して第２のデータセレクタから３番目の位相の第２のコンパレータクロックと９０°位相が異なる４番目の位相の第２のコンパレータクロックを出力させる第２の選択信号生成手段と、を有することを特徴とする。
【００１２】
また、上記の目的を達成するため、本発明の液晶表示装置は、上記の調整クロックをＤＡ変換手段が動作する期間以外の期間のみ第１及び第２の選択信号生成手段に供給する入力手段を備えることを特徴とする。
【００１３】
本発明は、カウンタクロック周波数を上げないで、かつ、階調段差をできる限り小さくして、システム的にも変更等の影響が少ないように、更にはＤＡＣの単調性は調整等も含めて容易に達成できるようにデジタル−アナログ変換のビット数を増加させるために、ランプ信号をサンプリングする周期を細かくする。そのため、互いに位相が異なる２n本のコンパレータクロックの中からデジタル画像データの下位ｎビットで選択した１本のコンパレータクロックで一致パルスをラッチした信号でランプ信号をサンプリングする。ＤＡ変換を行うためのアナログ電圧は駆動素子の外部からランプ信号として入力しているので、ＤＡ変換のビット数を上げる場合はこのランプ信号を生成する時に使用しているビット数まではサンプリング位置を交えることで実現可能である。
【００１４】
また、通常はサンプリング周波数にあたるコンパレータクロックの周波数を上げることで位置を変えているが、周波数を変える以外に位相を変える事でもサンプリング位置を変更できる。本発明では、このサンプリング位置をデジタル画像データの下位ｎビットでコントロールすることによりＤＡＣのビット数を増やしている。
【発明の効果】
【００１５】
本発明によれば、位相の異なる２n本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加することで、カウンタクロック周波数を上げる必要がなく、簡単な回路変更でＤＡＣのビット数の拡張が実現できる。また、本発明によれば、コスト増加を抑えた構成により、ＤＡＣのビット数を増加することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】図１中の水平駆動回路部の要部の一実施の形態のブロック図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】図１中の２n本位相ずらしコンパレータクロック生成回路部の一実施の形態の回路系統図である。
【図５】図４の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００１７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明になる液晶表示装置の一実施の形態の全体構成図を示す。同図において、本実施の形態の液晶表示装置１０は、横方向に延在するｊ本（ｊは２以上の自然数）の行走査線（ゲート線）Ｇ1〜Ｇjと、縦方向に延在する２本のデータ線（列信号線）を一組とする全部でｋ組（ｋは２以上の自然数）のデータ線（列信号線）（Ｄ1+，Ｄ1-）〜（Ｄk+,Ｄk-）とが交差する交差部に画素１２が配置された表示部１１と、コンパレータクロック・カウンタクロック生成回路部１３と、カウンタ１４と、２n本位相ずらしコンパレータクロック生成回路部１５と、水平駆動回路部１６と、垂直駆動回路部１７及び１８とから大略構成されたＬＣＯＳ型液晶表示装置である。なお、図１には図示を省略したが、画素１２内のスイッチング素子をスイッチング制御するためのスイッチング制御信号生成回路部等も設けられている。
【００１９】
画素１２は、例えば特許文献１に記載された公知の構成とされており、液晶表示素子と、一組のデータ線のうち一方のデータ線Ｄ+を介して供給される正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線Ｄ-を介して供給される、正極性のアナログ映像信号とは逆極性の負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性のアナログ映像信号電圧及び第２の保持容量に保持された負極性のアナログ映像信号電圧をそれぞれ垂直走査周期よりも短い所定の周期で交互に切り換えて上記液晶表示素子の画素電極に印加する電圧切換印加手段を有する構成である。
【００２０】
上記液晶表示素子は、導電性及び光反射特性を備える画素電極と導電性及び光透過特性を備える共通電極とが互いに離間対向して配置され、またそれら画素電極と共通電極間には液晶層が充填封止された公知の構成である。なお、共通電極には、画素電極への上記正極性映像信号電圧及び負極性映像信号電圧の切換印加周期に同期してローレベル及びハイレベルの共通電極電圧が交互に印加される。
【００２１】
ここで、上記の正極性映像信号は、１水平走査期間（１Ｈ）内でレベルが単調増加する１Ｈ周期の傾斜波である正極性ランプ信号ＲＡＭＰ+を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた正極性アナログ映像信号である。他方、上記の負極性映像信号は、１Ｈ内でレベルが単調減少する１Ｈ周期の傾斜波である負極性ランプ信号ＲＡＭＰ-を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた負極性アナログ映像信号である。
【００２２】
コンパレータクロック・カウンタクロック生成回路部１３は、外部のクロック生成装置（図示せず）から供給される外部クロックを入力信号として受け、互いに同期するコンパレータクロックとカウンタクロックとを生成する。カウンタクロックの周波数は、例えば特許文献１に記載の従来の液晶表示装置におけるカウンタクロックの周波数と同じ周波数である。なお、上記の外部クロックはデジタル画像データの同期信号と同期しているので、コンパレータクロック及びカウンタクロックとはデジタル画像データの同期信号とも同期しており、また、正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-とも同期している。
【００２３】
カウンタ１４は、所定のタイミングでリセットパルスによりリセットされた後、カウンタクロックを計数して、１Ｈ内で例えば黒レベルを示す最小階調値から白レベルを示す最大階調値まで値が単調的に増加するカウンタ値を生成して出力する。従って、カウンタ１４のカウンタ出力周期はカウンタクロックの周期と等しい。このカウンタ値は正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-のレベルと対応関係にあり階調値を示す。
【００２４】
２n本位相ずらしコンパレータクロック生成回路部１５は、供給されるコンパレータクロックに基づいて、供給されるコンパレータクロックと周波数は同じであるが、位相が互いに異なる２n本のコンパレータクロックを生成する。例えば、ｎ＝２の場合、９０°（＝３６０°／２2）ずつ位相が異なる４本のコンパレータクロックを生成する。従って、２n本位相ずらしコンパレータクロック生成回路部１５が生成する２n本のコンパレータクロックは、供給されるコンパレータクロックに基づいて生成されているので、カウンタクロック及びカウンタ１４のカウンタ値とも同期している。２n本位相ずらしコンパレータクロック生成回路部１５の詳細については後述する。
【００２５】
水平駆動回路部１６は、図示しない水平シフトレジスタから並列に出力される１行（１ライン）分のｋ個の画素のｍビットデジタル画像データが各カラムに供給される。水平駆動回路部１６はそのｋ個の画素のデジタル画像データそれぞれについて、正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-を用いて互いに独立してＤＡ変換し、ＤＡ変換して得られた正極性映像信号と負極性映像信号をデータ線（列信号線）Ｄ1+〜Ｄk+及びＤ1-〜Ｄk-へ出力する。
【００２６】
すなわち、水平駆動回路部１６は、後述するように、上記のＤＡ変換においては、デジタル画像データのｋ個の画素の画素値とカウンタ１４のｘビットのカウンタ値とを内部のｋ個のコンパレータにより別々に比較し、両者の比較結果が一致した時にコンパレータ出力（一致パルス）を得て、それを２ｎ本のコンパレータクロックの中からデジタル画像データの下位ｎビットで選択された１本のコンパレータクロックを用いてラッチする。そして、ラッチした信号でアナログスイッチをオフにスイッチングして、アナログスイッチを通してデータ線（列信号線）Ｄ1+〜Ｄk+へ出力される正極性ランプ信号ＲＡＭＰ+、及びデータ線（列信号線）Ｄ1-〜Ｄk-へ出力される負極性ランプ信号ＲＡＭＰ-をサンプリングすることで、デジタル画像データをＤＡ変換して得られた正極性映像信号と負極性映像信号を得る。
【００２７】
この実施の形態では、元々のＤＡＣのビット数をｘとした時にｎビット分ＤＡＣのビット数を増やす場合、２ｎ本位相をずらしたコンパレータクロックを元々のコンパレータクロックから生成し、カラム毎のＤＡＣが水平画素分並ぶ水平駆動回路部１６に供給するものである。
【００２８】
表示部１１の左右に設けられた垂直駆動回路部１７及び１８は、行走査線Ｇ1〜Ｇjのうち例えば画面最上位位置にある行走査線Ｇ1から画面最下位位置にある行走査線Ｇjに向かって１水平走査期間（１Ｈ）周期で１本ずつ行走査線に順次に行選択信号を供給し、かつ、１垂直走査期間で全ての行走査線に行選択信号を供給する。また同じ行走査線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路部１７及び１８により行走査線Ｇ1〜Ｇjを同時にドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。
【００２９】
図２は、水平駆動回路部１６の要部の一実施の形態のブロック図を示す。図２に示す水平駆動回路部１６０は、一カラム分（一行の画素のうちの一画素対応分）の水平駆動回路部１６の構成を示しており、コンパレータ１６１、４入力１出力データセレクタ（Ｄ／Ｓ）１６２、Ｄ型フリップフロップ（ＤＦＦ）１６３、及びアナログスイッチ（ＳＷ）１６４から構成されている。図１の水平駆動回路部１６は、図２の水平駆動回路部１６０が水平方向のｋ個の画素分、並列に設けられた構成である。
【００３０】
図２において、アナログＳＷ１６４は、一端が正極性ランプ信号用配線に接続され、他端が正極性映像信号用データ線Ｄ+に接続された正極性スイッチ１６４ａと、一端が負極性ランプ信号用配線に接続され、他端が負極性映像信号用データ線Ｄ-に接続された負極性スイッチ１６４ｂとからなる構成である。正極性スイッチ１６４ａと負極性スイッチ１６４ｂとは、ＤＦＦ１６３の出力信号ＶＳＷ_ＧＡＴＥにより連動して同時に切り替わる。
【００３１】
コンパレータ１６１、４入力１出力Ｄ／Ｓ１６２、ＤＦＦ１６３及びアナログＳＷ１６４は、各組のデータ線に対応してカラム毎に設けられている。一方、図１のカウンタ１４から出力されるカウンタ値は、図２のｋ個のコンパレータ１６１に共通に入力され、また、正極性ランプ信号ＲＡＭＰ+と負極性ランプ信号ＲＡＭＰ-とはｋ個のアナログＳＷ１６４（１６４ａ及び１６４ｂの組）に共通に供給される。
【００３２】
図２に示す水平駆動回路部１６０は、一般的なＣＭＯＳ等のロジック回路で実現できる。例えば、アナログＳＷ１６４はＰチャネルＭＯＳ型トランジスタとＮチャネルＭＯＳ型トランジスタとを組み合わせた一般的な構成である。また、４入力１出力Ｄ／Ｓ１６２は、ＣＭＯＳロジックによる一般的な４入力１出力データセレクタで構成できる。また、ＤＦＦ１６３も一般的なＣＭＯＳロジックによるデータフリップフロップで構成できる。更に、コンパレータ１６１は１０ビットの場合、ＣＭＯＳロジックの１０ビットと１０ビットのフルコンパレータで構成できる。
【００３３】
次に、図２に示す水平駆動回路部１６０の動作について、図３に示すタイミングチャートを併せ参照して説明する。
【００３４】
コンパレータ１６１は、１Ｈ内で値が単調的に変化する例えば１０ビットのカウンタ１４から供給されるカウンタ値と、１ラインのうち割り当てられた一画素の例えば１０ビットデジタル画像データの画素値とが一致するか否かを比較し、両者が一致した時に一致パルスを出力する。図３（Ａ）はカウンタクロックの周期毎に変化する上記カウンタ値の出力を模式的に示し、図３（Ｂ）のハイレベルのパルスは上記の一致パルスを示す。
【００３５】
従って、コンパレータ１６１はカウンタクロックの一周期の幅で図３（Ｂ）にハイレベルで示す一致パルスを出力する。従来はこの一致パルス出力期間中に１回、一致パルスをラッチするためのクロックがあれば良かった。そのため、従来の液晶表示装置では、例えば図３（Ｅ）に示すコンパレータクロックＣＰ３の立ち上がりエッジのタイミングで一致パルスをラッチし、そのラッチ出力を用いてランプ信号をサンプリングし画素１２にアナログ信号電圧を書き込んでいる。
【００３６】
これに対し、本実施の形態では、４入力１出力Ｄ／Ｓ１６２が、２n本位相ずらしコンパレータクロック生成回路部１５から、位相が９０度ずつ異なる図３（Ｃ）〜（Ｆ）に示す４本のコンパレータクロックＣＰ１〜ＣＰ４が並列に供給され（ｎ＝２の場合）、その４本の入力コンパレータクロックの中から一つのコンパレータクロックを２ビット選択信号に基づいて選択して出力する。ここでは、４入力１出力Ｄ／Ｓ１６２は、上記の２ビット選択信号としてデジタル画像データのＬＳＢを含む下位２ビットデータを用いて、例えば次表に示すような入力コンパレータクロックＣＰ１〜ＣＰ４の選択を行う。
【００３７】
【表１】
ＤＦＦ１６３は、コンパレータクロックＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４のうち、デジタル画像データの下位２ビットデータの値に応じて、４入力１出力Ｄ／Ｓ１６２により選択された一本のコンパレータクロックの立ち上がりエッジのタイミングで、図３（Ｂ）に示したハイレベルの一致パルスをラッチし、図３（Ｈ）に示すローレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４に出力する。
【００３８】
また、ＤＦＦ１６３は、各水平走査期間毎に最初に供給される図３（Ｉ）に示すローレベルのスタートパルスＶＳＷ_ＳＴによりリセットされ、図３（Ｈ）に示すようにハイレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４（１６４ａ及び１６４ｂ）に出力する。アナログＳＷ１６４（１６４ａ及び１６４ｂ）は、供給されるゲート信号ＶＳＷ_ＧＡＴＥがハイレベルの時にオンに制御されてそのオン状態を保持し、ゲート信号ＶＳＷ_ＧＡＴＥがローレベルの時にオフに制御されてそのオフ状態を保持する。
【００３９】
これにより、水平駆動回路部１６内のすべてのアナログＳＷ１６４（１６４ａ及び１６４ｂ）は、各水平走査期間毎に最初に同時にオンに制御され、その後一致パルスを出力したコンパレータ１６１に対応する一以上のアナログＳＷ１６４（１６４ａ及び１６４ｂ）のみが、その一致パルスを４入力１出力Ｄ／Ｓ１６２により選択された一つのコンパレータクロックの立ち上がりエッジのタイミングでＤＦＦ１６３によりラッチして得られたローレベルのゲート信号ＶＳＷ_ＧＡＴＥにより個別にオフに制御される。
【００４０】
従って、このアナログＳＷ１６４（１６４ａ及び１６４ｂ）のオフのタイミングは、図３（Ｃ）〜（Ｆ）に示すコンパレータクロックＣＰ１〜ＣＰ４の矢印で示す立ち上がりエッジのうち、４入力１出力Ｄ／Ｓ１６２により選択された一つのコンパレータクロックの立ち上がりエッジで図３（Ｇ）に示すランプ信号のレベルをサンプリングするタイミングである。ここで、前述したように、コンパレータクロックＣＰ１〜ＣＰ４はカウンタ値の出力周期と同期しており、また、ランプ信号のレベル変化とカウンタ値の出力周期とも同期しているので、デジタル画像データの画素値とカウンタ値とが一致した時の、コンパレータクロックの立ち上がりエッジの時点のランプ信号のサンプリングレベルは、デジタル画像データをＤＡ変換して得たアナログ信号電圧に相当する。
【００４１】
このランプ信号のコンパレータクロックの立ち上がりエッジの時点におけるサンプリングのタイミング位置は、図３（Ｇ）に示すように、カウンタクロックの一周期幅の一致パルスの期間内において従来の１箇所に比べて４（＝２2）箇所存在するため、従来に比べてカウンタクロックの周波数を上げることなく、ＤＡＣのビット数を２ビット増加した（階調数を増加した）ことを意味する。
【００４２】
なお、図３（Ｇ）は正極性ランプ信号を示しているが、負極性ランプ信号に対するサンプリングも同時に行われる。また、ここではＤＡＣのビット数を２ビット増やしているが、一般的にＤＡＣのビット数をｎビット増やしたい場合は位相を３６０°／２nずつずらした２ｎ本のコンパレータクロックを用意し、それを入力としてその中から１本のコンパレータクロックを選択出力するＤ／Ｓを追加することで実現できる。
【００４３】
次に、２n本位相ずらしコンパレータクロック生成回路部１５の構成及び動作について、更に詳細に説明する。
【００４４】
図４は、２n本位相ずらしコンパレータクロック生成回路部１５の一実施の形態の回路系統図を示す。本実施の形態では、駆動素子の外部から入力されるコンパレートクロックは、コンパレータクロック・カウンタクロック生成回路部１３からの１本である。よって、装置内部の２n本位相ずらしコンパレータクロック生成回路部１５は、上記の１本のコンパレータクロックの位相をずらして２n本のコンパレータクロックを生成する。ただし、この２n本位相ずらしコンパレータクロック生成回路部１５を用いずに外部でコンパレートクロックの位相をずらし２ｎ本のコンパレートクロックを入力することも勿論可能である。
【００４５】
図４は、ＤＡＣのビット数を２ビット拡張する場合の、４本のコンパレータクロックの位相を変えたものを自動で生成する２n本位相ずらしコンパレータクロック生成回路部１５の構成を示す。それ以上のビット拡張も基本的には同じ考え方で可能である。図４に示すように、２n本位相ずらしコンパレータクロック生成回路部１５は、インバータチェーン１５０、データセレクタ（Ｄ／Ｓ）１５１ａ及び１５１ｂ、２入力ＡＮＤ回路１５２ａ及び１５２ｂ、容量１５３ａ及び１５３ｂ、コンパレータ１５４ａ及び１５４ｂ、アップダウンカウンタ１５５ａ及び１５５ｂ、並びにインバータ１５６から構成される。
【００４６】
図４の２n本位相ずらしコンパレータクロック生成回路部１５では、コンパレータクロック・カウンタクロック生成回路部１３から供給されるコンパレータクロックCompCKをコンパレータクロックＣＰ１として用いる。ここで、コンパレータクロックＣＰ３は、コンパレータクロックＣＰ１の反転クロックで、その位相が丁度ＣＰ１と１８０°（＝１／２周期）ずれたクロックである。
【００４７】
また、残りのコンパレータクロックＣＰ２は、その立ち上がりエッジの時間位置がコンパレータクロックＣＰ１の立ち上がりエッジの時間位置とＣＰ３の立ち上がりエッジの時間位置の間にあり、コンパレータクロックＣＰ４は、その立ち上がりエッジの時間位置がコンパレータクロックＣＰ３の立ち上がりエッジの時間位置とＣＰ１の立ち下りエッジの時間位置の間にあればよい。よって、図４に示す２n本位相ずらしコンパレータクロック生成回路部１５は、上記の考え方に基づいて、インバータチェーン１５０の出力信号を用いてコンパレータクロックＣＰ２及びＣＰ４を生成する。なお、図４に示す２n本位相ずらしコンパレータクロック生成回路部１５は、１本のコンパレータクロックCompCKから４本のコンパレータクロックＣＰ１〜ＣＰ４を生成する回路であり、そのコンパレータクロックの生成は映像信号とは無関係であり、ＰＷＭ信号を作るという動作は行っていない。
【００４８】
インバータチェーン１５０は複数のインバータからなる遅延回路で、コンパレータクロック・カウンタクロック生成回路部１３から供給されるコンパレータクロックCompCKを遅延して複数の出力端子からそれぞれ異なる時間遅延されたクロックを出力する。Ｄ／Ｓ１５１ａは、インバータチェーン１５０が例えば１２個の出力端子を有する構成である場合、前半分の６個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて１個の遅延クロックを選択して出力する６入力１出力型のＤ／Ｓである。一方、Ｄ／Ｓ１５１ｂは、インバータチェーン１５０の後半分の６個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて１個の遅延クロックを選択して出力する６入力１出力型のＤ／Ｓである。
【００４９】
コンパレータ１５４ａ及び１５４ｂはそれぞれアナログコンパレータで、反転入力端子に入力される固定電圧と非反転入力端子に入力される遅延クロック平滑化電圧とを大小比較する。上記の固定電圧は例えばロジックＬＳＩ(Large Scale Integrated circuit:大規模半導体集積回路)の電源電圧である１.８Ｖの１／４倍の０.４５Ｖである。アップダウンカウンタ１５５ａ及び１５５ｂは、コンパレータ１５４ａ及び１５４ｂから計数方向制御端子u/dに印加される信号（比較結果）がハイレベルのとき調整クロック（ＣＫ）をダウンカウントし、ローレベルのとき調整ＣＫをアップカウントする。アップダウンカウンタ１５５ａ及び１５５ｂのｓビットのカウント値はＤ／Ｓ１５１ａ及び１５１ｂのセレクト端子selに選択信号として印加される。
【００５０】
ここで、大元のコンパレータクロックＣＰ１を便宜上、１番目の位相のコンパレータクロックと呼称するものとすると、コンパレータクロックＣＰ２、ＣＰ３、ＣＰ４はそれぞれ２番目の位相、３番目の位相、４番目の位相のコンパレータクロックである。インバータ１５６は、上記の３番目の位相のコンパレータクロックＣＰ３を出力する本発明の出力手段を構成している。また、ＡＮＤ回路１５２ａ及び容量１５３ａと、ＡＮＤ回路１５２ｂ及び容量１５３ｂとは、本発明の平滑化信号生成手段を構成している。また、コンパレータ１５４ａ及びアップダウンカウンタ１５５ａは、２番目の位相のコンパレータクロックＣＰ２を出力させる本発明の第１の選択信号生成手段を構成し、コンパレータ１５４ｂ及びアップダウンカウンタ１５５ｂは、４番目の位相のコンパレータクロックＣＰ４を出力させる本発明の第２の選択信号生成手段を構成している。
【００５１】
次に、図４の２n本位相ずらしコンパレータクロック生成回路部１５の動作について、図５のタイミングチャートを併せ参照して説明する。
【００５２】
インバータチェーン１５０は、コンパレータクロック・カウンタクロック生成回路部１３から図５（Ａ）に示すコンパレータクロックCompCKが入力され、入力コンパレータクロックCompCKを遅延して、複数の出力端子のそれぞれから互いに異なる時間遅延された遅延クロックＤ／Ｓ１５１ａ及び１５１ｂへ供給する。コンパレータクロックCompCKはコンパレータクロックＣＰ１として外部へ出力される一方、２入力ＡＮＤ回路１５２ａの一方の入力端子に供給される。Ｄ／Ｓ１５１ａは、インバータチェーン１５０から供給される複数の遅延クロックのうち選択した１つの遅延クロックをＡＮＤ回路１５２ａへ出力する。インバータチェーン１６０から取り出す信号は、入力信号CompCKと同極性のみとする。図５（Ｂ）にｂ１，ｂ２，ｂ３で示すクロックは、Ｄ／Ｓ１５１ａにより選択された遅延クロックを示す。
【００５３】
ＡＮＤ回路１５２ａは、Ｄ／Ｓ１５１ａにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックCompCKとの論理積をとり、図５（Ｃ）に実線で示すような信号を出力する。容量１５３ａは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、ＡＮＤ回路１５２ａの出力信号を平滑化してコンパレータ１５４ａの非反転入力端子に供給する。コンパレータ１５４ａの非反転入力端子に供給される平滑化された電圧は、図５（Ｃ）に点線で示され、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるときには、ロジックＬＳＩの電源電圧（ここでは、１.８Ｖ）の１／４倍の０.４５Ｖとなる。
【００５４】
そこで、コンパレータ１５４ａは、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるか否かを判定するために、その非反転入力端子に供給される平滑化された電圧を反転入力端子に供給される０.４５Ｖと大小比較し、平滑化された電圧が０.４５Ｖより小さい時にはローレベルの電圧を出力し、０.４５Ｖ以上のときにはハイレベルの電圧を出力する。
【００５５】
アップダウンカウンタ１５５ａはコンパレータ１５４ａから計数方向制御端子u/dに印加される信号（比較結果）がローレベルのとき調整ＣＫをアップカウントし、ハイレベルのとき調整ＣＫをダウンカウントし、そのカウント値をＤ／Ｓ１５１ａのセレクト端子selに選択信号として印加する。従って、アップダウンカウンタ１５５ａは、上記の平滑化された電圧が０.４５Ｖであるときを境にして計数方向が切り替わる。
【００５６】
Ｄ／Ｓ１５１ａは、入力されるセレクト信号の値が増加していく時には、インバータチェーン１５０から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が大なる遅延クロックを選択し、逆に入力されるセレクト信号の値が減少していく時には、インバータチェーン１５０から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が小なる遅延クロックを選択するように設定されている。
【００５７】
この結果、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が丁度１／４周期（すなわち９０°）の時に、アップダウンカウンタ１５５ａはアップカウント動作とダウンカウント動作とが交互に切り替わる状態となり、調整ＣＫの周期でその状態を繰り返し安定する。この調整ＣＫの周期をコンパレータクロックの位相差を充分に積分できる程度に長くすることで、遅延を設定できる。
【００５８】
このようにして、Ｄ／Ｓ１５１ａは、ＡＮＤ回路１５２ａに供給される図５（Ａ）に示したコンパレータクロックCompCK（すなわち、ＣＰ１）に対して、丁度９０°の位相差のある図５（Ｂ）にｂ２で示す遅延クロックを選択出力した状態で安定する。この図５（Ｂ）にｂ２で示す遅延クロックはコンパレータクロックＣＰ２として外部へ出力される。
【００５９】
一方、上記の動作と並行してインバータ１５６は図５（Ａ）に示したコンパレータクロックCompCK（すなわち、ＣＰ１）を極性反転して図５（Ｄ）示すコンパレータクロックＣＰ３を生成し、外部へ出力すると共にＡＮＤ回路１５２ｂの一方の入力端子に供給する。
【００６０】
ＡＮＤ回路１５２ｂは、Ｄ／Ｓ１５１ｂにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックＣＰ３との論理積をとり、図５（Ｅ）に実線で示すような信号を出力する。容量１５３ｂは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、ＡＮＤ回路１５２ｂの出力信号を平滑化してコンパレータ１５４ｂの非反転入力端子に供給する。コンパレータ１５４ｂの非反転入力端子に供給される平滑化された電圧は、図５（Ｅ）に点線で示され、ＡＮＤ回路１５２ｂに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるときには、ロジックＬＳＩの電源電圧（ここでは、１.８Ｖ）の１／４倍の０.４５Ｖとなる。
【００６１】
コンパレータ１５４ｂ及びアップダウンカウンタ１５５ｂは、コンパレータ１５４ａ及びアップダウンカウンタ１５５ａと同様の動作を行う。また、Ｄ／Ｓ１５１ｂもＤ／Ｓ１５１ａと同様の選択動作を行う。この結果、ＡＮＤ回路１５２ｂに供給される２つのクロックの位相差が丁度１／４周期（すなわち９０°）の時に、アップダウンカウンタ１５５ｂはアップカウント動作とダウンカウント動作とが交互に切り替わる状態で安定し、Ｄ／Ｓ１５１ｂは、ＡＮＤ回路１５２ｂに供給される図５（Ｄ）に示したコンパレータクロックＣＰ３に対して、丁度９０°の位相差のある図５（Ｆ）に示す遅延クロックを選択出力した状態で安定する。この図５（Ｆ）に示す遅延クロックはコンパレータクロックＣＰ４として外部へ出力される。
【００６２】
以上の自動位相調整動作はランプ信号を実際にサンプリングする期間以外で行われる。例えば、電源投入時のみの数フレーム期間とか、各フレームのブランキング期間などにて位相調整動作を行い、自動位相調整動作終了時点で調整ＣＫの入力を停止して、Ｄ／Ｓ１５１ａ及び１５１ｂの遅延クロック出力を固定とする。これらは例えば液晶表示装置の駆動素子内のレジスタの設定でコントロールすることが可能である。
【００６３】
このような構成の本実施の形態によれば、以下のような効果が得られる。例えばＦＨＤの液晶表示装置において１０ビットＤＡＣを用いた場合、１２０Ｈｚのフレームレートでのカウンタクロック周波数Ｆｃは１０ビットが１０２４階調になるため、次式が成立する。
【００６４】
Ｆｃ＝１／(ＴＨ／１０２４) ――――（１）
ここでＴＨはＦＨＤ素子で１２０Ｈｚフレームレートの時の１Ｈ時間
１フレームを１画面のライン数１０８０で割った時間より実際の１Ｈの時間は短くなるため、ここでは上記の１Ｈ時間ＴＨは以下の数値と考える。
【００６５】
１／１２０／１０８０＝７.７１６μｓ＞ＴＨ＝６.４μｓ ―――（２）
（２）式の６.４μｓを（１）式に代入すると、カウンタクロック周波数Ｆｃは
Ｆｃ≒１６０ＭＨｚ
となる。つまり、１２０Ｈｚのフレームレートでのカウンタクロック周波数は約１６０ＭＨｚとなる。この１０ビットＤＡＣのビット数を２ビット拡張して１２ビットにするには、同じカウント時間の場合、単純にカウンタクロックの周波数を上記の４（＝２2）倍の約６４０ＭＨｚにする必要がある。
【００６６】
しかし、本実施の形態の液晶表示装置１０では、位相の異なる４本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加するようにしているため、カウンタクロック周波数を上げる必要がなく、よって簡単な回路変更でＤＡＣのビット数の２ビット拡張が実現できる。
【００６７】
また、本実施の形態の液晶表示装置１０によれば、位相が異なる４本のコンパレータクロックを用いるが、カウンタクロック周波数を上げないため、全体としては消費電力をあまり増加させることなくフレームレートの高速化に対応することができる。
【００６８】
また、本実施の形態の液晶表示装置１０では、コンパレータクロックの位相をずらすだけで、ＤＡＣのビット数を増加させることができるため、正確なレベル変化をするランプ信号を用いることで、ＤＡＣのビット数に対応して階調が増加する特性（所謂単調増加性）を確保することができる。
【００６９】
更に、本実施の形態の液晶表示装置１０では、装置内部で１本のコンパレータクロックから位相の異なる４本のコンパレータクロックを生成しているため、外部信号入力端子の増加がなく、コストの増加を抑えることができる。
【００７０】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、２n本位相ずらしコンパレータクロック生成回路部１５は図４の構成ではコンパレータクロックの位相を１／４周期に設定したが、これ以外の周期に設定する場合もコンパレータ電圧Ｖｃｐを以下のようにすれば実現できる。
【００７１】
Ｖｃｐ＝ＶＤＤ×（１／２ｎ）
ＶＤＤ：ロジックＬＳＩの電源電圧
ｎ：ＤＡＣの拡張するビット数
これは基準となるコンパレータクロックからの位相をずらす場合である。
【符号の説明】
【００７２】
１０ 液晶表示装置
１１ 表示部
１２ 画素
１３ コンパレータクロック・カウンタクロック生成回路部
１４ カウンタ
１５ ２n本位相ずらしコンパレータクロック生成回路部
１６ 水平駆動回路部
１７、１８ 垂直駆動回路部
１５０ インバータチェーン
１５１ａ、１５１ｂ データセレクタ（Ｄ／Ｓ）
１５２ａ、１５２ｂ ＡＮＤ回路
１５３ａ、１５３ｂ 容量
１５４ａ、１５４ｂ コンパレータ
１５５ａ、１５５ｂ アップダウンカウンタ
１５６ インバータ
１６０ 一カラム分の水平駆動回路部
１６１ コンパレータ
１６２ ４入力１出力データセレクタ（Ｄ／Ｓ）
１６３ Ｄ型フリップフロップ（ＤＦＦ）
１６４、１６４ａ、１６４ｂ アナログスイッチ（ＳＷ）
Ｇ1〜Ｇj 行走査線（ゲート線）
Ｄ1+〜Ｄk+、Ｄ+、Ｄ1-〜Ｄk-、Ｄ- データ線（列信号線）
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にレベルが単調的に変化する周期的な傾斜波であるランプ信号を用いて、デジタル画像データをデジタル−アナログ変換し、そのアナログ変換値を画素に書き込む液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の駆動方法には、ＣＭＯＳ等の半導体素子へアナログ信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える駆動方法と、デジタル信号によりパルス幅変調（ＰＷＭ:Pulse Width Modulation）したデジタル信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方法などがある。その中でアナログ信号を画素電極へ直接印加する駆動方法は、液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、レベルが単調的に変化する周期的な傾斜波であるランプ信号を用いて、正負の２種類のデジタル画像データをデジタル−アナログ変換し、それら正負の２種類のアナログ変換値を画素内の２つの保持容量に別々に保持し、それら２種類の保持電圧を高速に切り替えて画素電極に印加することで液晶表示素子を交流駆動するという液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
この液晶表示装置によれば、デジタルのＰＷＭ方式の液晶表示装置より、階調が正しく表現される等のメリットがあり、なおかつ、焼き付きにも強いというデジタル的なメリットを併せ持つ。この液晶表示装置では、駆動する素子内に設けられた、デジタル信号をアナログ信号に変換するＤ／Ａ変換器（以下、ＤＡＣと記す）は通常、カラム（画素列）毎に設けられている。このＤＡＣは、カラム毎のデジタル画像データの画素値とカウンタクロックを計数するカウンタのカウンタ値とをコンパレータで比較し、両者が一致したタイミングでコンパレータから出力される一致パルスを、カウンタクロックに同期したコンパレータクロックでラッチし、そのラッチ信号に基づいて１水平走査期間内で上記カウンタ値と同期して単調的にレベルが変化するランプ信号をデータ線にサンプリング出力する構成で実現することが多い。上記のランプ信号は１水平走査期間内で最小階調値から最大階調値まで値が直線的に変化する上記カウンタ値と同期してレベル変化するから、コンパレータの比較結果が一致した時のランプ信号のサンプリング結果はデジタル画像データのＤＡ変換結果に相当する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の液晶表示装置においては近年、液晶表示装置の多画素化とフレームレートの高速化により、上記のＤＡＣの変換に使用できる時間が短くなっている。加えて、ＤＡＣのビット数は階調段差を減らすために増加傾向にある。例えばフルハイビジョン（ＦＨＤ）で２４０Ｈｚのフレームレートの場合、上記のＤＡＣの変換に使用できる時間は３.８μｓ程度となって１０ビット階調のＤＡ変換電圧を得るＤＡＣでもカウンタクロックの周波数は２６０ＭＨｚを越える周波数となる。ＤＡＣのビット数を１２ビット化する場合（すなわち、１２ビット階調のＤＡ変換電圧を得る場合）は、カウンタクロック周波数が単純に１０ビットの場合の４倍と非常に高くなり、プロセスも含めて実現が難しい。
【０００７】
一方、カウンタクロック周波数を高くしない場合は、下位または上位ビットの階調に対応するアナログ電圧を得るためにランプ信号を増やして、ランプを切り替える方法や、階調に対応するアナログ電圧を回路により増加させる方法などでＤＡ変換のビット数を増やしている。しかし、この場合は、現実的には階調の単調性を確保するのが難しい。
【０００８】
本発明は以上の点に鑑みなされたもので、ＤＡＣのためのカウンタクロック周波数を高くすることなく、またコスト増加を抑えた構成により、ＤＡＣのビット数を増加し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段とを有し、
１垂直走査期間内で複数の行走査線のすべてに行選択信号を供給し、かつ、複数の行走査線に対して１本ずつ１水平走査期間毎に行選択信号を供給して各ラインの複数の画素を選択する垂直駆動手段とを有し、
ＤＡ変換手段は、
デジタル画像データに同期して外部から供給される外部入力クロックに同期した第１のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、１本の第１のコンパレータクロックから互いに位相が３６０°／２n（ｎは２以上の自然数）ずつ異なる２n本の第２のコンパレータクロックを生成するコンパレータクロック生成手段と、各水平走査期間の最初にオンに制御され、そのオン状態のときにカウンタクロックに同期して１水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の２本のデータ線のうち一方のデータ線に出力すると共に、カウンタクロックに同期して１水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の２本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、デジタル画像データのうち行選択信号により選択された１ラインの複数の画素のうち割り当てられた一画素の画素値とカウンタ手段から出力されるカウンタ値とを比較し、画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、デジタル画像データの下位ｎビットの値に基づいて、コンパレータクロック生成手段により生成された２n本の第２のコンパレータクロックのうち一のコンパレータクロックを選択して第３のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、第３のコンパレータクロックで一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にあるアナログスイッチ手段をオフ状態に制御して、一方のデータ線に正極性ランプ信号のレベルを正極性のアナログ映像信号電圧としてサンプリングさせると共に、他方のデータ線に負極性ランプ信号のレベルを負極性のアナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段とを備える。
【００１０】
また、上記複数の画素のそれぞれは、離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、一方のデータ線の正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、他方のデータ線の負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性のアナログ映像信号電圧と第２の保持容量に保持された負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて画素電極に印加する電圧切換印加手段とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するため、本発明の液晶表示装置は、コンパレータクロック生成手段が、１本の第１のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをｙ個（ｙは２以上の自然数）の出力端子から出力するインバータチェーンと、インバータチェーンのｙ個の出力端子のうち互い異なるｚ個（ｚはｙ未満の２以上の自然数）の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第１及び第２のデータセレクタと、４本の第２のコンパレータクロックを生成するときに第１のコンパレータクロックを１番目の位相の第２のコンパレータクロックとして出力すると共に、第１のコンパレータクロックを極性反転して１番目の位相の第２のコンパレータクロックと１８０°位相が異なる３番目の位相の第２のコンパレータクロックとして出力する出力手段と、第１のコンパレータクロックと第１のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第１の平滑化信号を生成すると共に、３番目の位相の第２のコンパレータクロックと第２のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第２の平滑化信号を生成する平滑化信号生成手段と、第１の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第１のデータセレクタに選択信号として供給して第１のデータセレクタから１番目の位相の第２のコンパレータクロックと９０°位相が異なる２番目の位相の第２のコンパレータクロックを出力させる第１の選択信号生成手段と、第２の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第２のデータセレクタに選択信号として供給して第２のデータセレクタから３番目の位相の第２のコンパレータクロックと９０°位相が異なる４番目の位相の第２のコンパレータクロックを出力させる第２の選択信号生成手段と、を有することを特徴とする。
【００１２】
また、上記の目的を達成するため、本発明の液晶表示装置は、上記の調整クロックをＤＡ変換手段が動作する期間以外の期間のみ第１及び第２の選択信号生成手段に供給する入力手段を備えることを特徴とする。
【００１３】
本発明は、カウンタクロック周波数を上げないで、かつ、階調段差をできる限り小さくして、システム的にも変更等の影響が少ないように、更にはＤＡＣの単調性は調整等も含めて容易に達成できるようにデジタル−アナログ変換のビット数を増加させるために、ランプ信号をサンプリングする周期を細かくする。そのため、互いに位相が異なる２n本のコンパレータクロックの中からデジタル画像データの下位ｎビットで選択した１本のコンパレータクロックで一致パルスをラッチした信号でランプ信号をサンプリングする。ＤＡ変換を行うためのアナログ電圧は駆動素子の外部からランプ信号として入力しているので、ＤＡ変換のビット数を上げる場合はこのランプ信号を生成する時に使用しているビット数まではサンプリング位置を交えることで実現可能である。
【００１４】
また、通常はサンプリング周波数にあたるコンパレータクロックの周波数を上げることで位置を変えているが、周波数を変える以外に位相を変える事でもサンプリング位置を変更できる。本発明では、このサンプリング位置をデジタル画像データの下位ｎビットでコントロールすることによりＤＡＣのビット数を増やしている。
【発明の効果】
【００１５】
本発明によれば、位相の異なる２n本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加することで、カウンタクロック周波数を上げる必要がなく、簡単な回路変更でＤＡＣのビット数の拡張が実現できる。また、本発明によれば、コスト増加を抑えた構成により、ＤＡＣのビット数を増加することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】図１中の水平駆動回路部の要部の一実施の形態のブロック図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】図１中の２n本位相ずらしコンパレータクロック生成回路部の一実施の形態の回路系統図である。
【図５】図４の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００１７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明になる液晶表示装置の一実施の形態の全体構成図を示す。同図において、本実施の形態の液晶表示装置１０は、横方向に延在するｊ本（ｊは２以上の自然数）の行走査線（ゲート線）Ｇ1〜Ｇjと、縦方向に延在する２本のデータ線（列信号線）を一組とする全部でｋ組（ｋは２以上の自然数）のデータ線（列信号線）（Ｄ1+，Ｄ1-）〜（Ｄk+,Ｄk-）とが交差する交差部に画素１２が配置された表示部１１と、コンパレータクロック・カウンタクロック生成回路部１３と、カウンタ１４と、２n本位相ずらしコンパレータクロック生成回路部１５と、水平駆動回路部１６と、垂直駆動回路部１７及び１８とから大略構成されたＬＣＯＳ型液晶表示装置である。なお、図１には図示を省略したが、画素１２内のスイッチング素子をスイッチング制御するためのスイッチング制御信号生成回路部等も設けられている。
【００１９】
画素１２は、例えば特許文献１に記載された公知の構成とされており、液晶表示素子と、一組のデータ線のうち一方のデータ線Ｄ+を介して供給される正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線Ｄ-を介して供給される、正極性のアナログ映像信号とは逆極性の負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性のアナログ映像信号電圧及び第２の保持容量に保持された負極性のアナログ映像信号電圧をそれぞれ垂直走査周期よりも短い所定の周期で交互に切り換えて上記液晶表示素子の画素電極に印加する電圧切換印加手段を有する構成である。
【００２０】
上記液晶表示素子は、導電性及び光反射特性を備える画素電極と導電性及び光透過特性を備える共通電極とが互いに離間対向して配置され、またそれら画素電極と共通電極間には液晶層が充填封止された公知の構成である。なお、共通電極には、画素電極への上記正極性映像信号電圧及び負極性映像信号電圧の切換印加周期に同期してローレベル及びハイレベルの共通電極電圧が交互に印加される。
【００２１】
ここで、上記の正極性映像信号は、１水平走査期間（１Ｈ）内でレベルが単調増加する１Ｈ周期の傾斜波である正極性ランプ信号ＲＡＭＰ+を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた正極性アナログ映像信号である。他方、上記の負極性映像信号は、１Ｈ内でレベルが単調減少する１Ｈ周期の傾斜波である負極性ランプ信号ＲＡＭＰ-を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた負極性アナログ映像信号である。
【００２２】
コンパレータクロック・カウンタクロック生成回路部１３は、外部のクロック生成装置（図示せず）から供給される外部クロックを入力信号として受け、互いに同期するコンパレータクロックとカウンタクロックとを生成する。カウンタクロックの周波数は、例えば特許文献１に記載の従来の液晶表示装置におけるカウンタクロックの周波数と同じ周波数である。なお、上記の外部クロックはデジタル画像データの同期信号と同期しているので、コンパレータクロック及びカウンタクロックとはデジタル画像データの同期信号とも同期しており、また、正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-とも同期している。
【００２３】
カウンタ１４は、所定のタイミングでリセットパルスによりリセットされた後、カウンタクロックを計数して、１Ｈ内で例えば黒レベルを示す最小階調値から白レベルを示す最大階調値まで値が単調的に増加するカウンタ値を生成して出力する。従って、カウンタ１４のカウンタ出力周期はカウンタクロックの周期と等しい。このカウンタ値は正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-のレベルと対応関係にあり階調値を示す。
【００２４】
２n本位相ずらしコンパレータクロック生成回路部１５は、供給されるコンパレータクロックに基づいて、供給されるコンパレータクロックと周波数は同じであるが、位相が互いに異なる２n本のコンパレータクロックを生成する。例えば、ｎ＝２の場合、９０°（＝３６０°／２2）ずつ位相が異なる４本のコンパレータクロックを生成する。従って、２n本位相ずらしコンパレータクロック生成回路部１５が生成する２n本のコンパレータクロックは、供給されるコンパレータクロックに基づいて生成されているので、カウンタクロック及びカウンタ１４のカウンタ値とも同期している。２n本位相ずらしコンパレータクロック生成回路部１５の詳細については後述する。
【００２５】
水平駆動回路部１６は、図示しない水平シフトレジスタから並列に出力される１行（１ライン）分のｋ個の画素のｍビットデジタル画像データが各カラムに供給される。水平駆動回路部１６はそのｋ個の画素のデジタル画像データそれぞれについて、正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-を用いて互いに独立してＤＡ変換し、ＤＡ変換して得られた正極性映像信号と負極性映像信号をデータ線（列信号線）Ｄ1+〜Ｄk+及びＤ1-〜Ｄk-へ出力する。
【００２６】
すなわち、水平駆動回路部１６は、後述するように、上記のＤＡ変換においては、デジタル画像データのｋ個の画素の画素値とカウンタ１４のｘビットのカウンタ値とを内部のｋ個のコンパレータにより別々に比較し、両者の比較結果が一致した時にコンパレータ出力（一致パルス）を得て、それを２ｎ本のコンパレータクロックの中からデジタル画像データの下位ｎビットで選択された１本のコンパレータクロックを用いてラッチする。そして、ラッチした信号でアナログスイッチをオフにスイッチングして、アナログスイッチを通してデータ線（列信号線）Ｄ1+〜Ｄk+へ出力される正極性ランプ信号ＲＡＭＰ+、及びデータ線（列信号線）Ｄ1-〜Ｄk-へ出力される負極性ランプ信号ＲＡＭＰ-をサンプリングすることで、デジタル画像データをＤＡ変換して得られた正極性映像信号と負極性映像信号を得る。
【００２７】
この実施の形態では、元々のＤＡＣのビット数をｘとした時にｎビット分ＤＡＣのビット数を増やす場合、２ｎ本位相をずらしたコンパレータクロックを元々のコンパレータクロックから生成し、カラム毎のＤＡＣが水平画素分並ぶ水平駆動回路部１６に供給するものである。
【００２８】
表示部１１の左右に設けられた垂直駆動回路部１７及び１８は、行走査線Ｇ1〜Ｇjのうち例えば画面最上位位置にある行走査線Ｇ1から画面最下位位置にある行走査線Ｇjに向かって１水平走査期間（１Ｈ）周期で１本ずつ行走査線に順次に行選択信号を供給し、かつ、１垂直走査期間で全ての行走査線に行選択信号を供給する。また同じ行走査線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路部１７及び１８により行走査線Ｇ1〜Ｇjを同時にドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。
【００２９】
図２は、水平駆動回路部１６の要部の一実施の形態のブロック図を示す。図２に示す水平駆動回路部１６０は、一カラム分（一行の画素のうちの一画素対応分）の水平駆動回路部１６の構成を示しており、コンパレータ１６１、４入力１出力データセレクタ（Ｄ／Ｓ）１６２、Ｄ型フリップフロップ（ＤＦＦ）１６３、及びアナログスイッチ（ＳＷ）１６４から構成されている。図１の水平駆動回路部１６は、図２の水平駆動回路部１６０が水平方向のｋ個の画素分、並列に設けられた構成である。
【００３０】
図２において、アナログＳＷ１６４は、一端が正極性ランプ信号用配線に接続され、他端が正極性映像信号用データ線Ｄ+に接続された正極性スイッチ１６４ａと、一端が負極性ランプ信号用配線に接続され、他端が負極性映像信号用データ線Ｄ-に接続された負極性スイッチ１６４ｂとからなる構成である。正極性スイッチ１６４ａと負極性スイッチ１６４ｂとは、ＤＦＦ１６３の出力信号ＶＳＷ_ＧＡＴＥにより連動して同時に切り替わる。
【００３１】
コンパレータ１６１、４入力１出力Ｄ／Ｓ１６２、ＤＦＦ１６３及びアナログＳＷ１６４は、各組のデータ線に対応してカラム毎に設けられている。一方、図１のカウンタ１４から出力されるカウンタ値は、図２のｋ個のコンパレータ１６１に共通に入力され、また、正極性ランプ信号ＲＡＭＰ+と負極性ランプ信号ＲＡＭＰ-とはｋ個のアナログＳＷ１６４（１６４ａ及び１６４ｂの組）に共通に供給される。
【００３２】
図２に示す水平駆動回路部１６０は、一般的なＣＭＯＳ等のロジック回路で実現できる。例えば、アナログＳＷ１６４はＰチャネルＭＯＳ型トランジスタとＮチャネルＭＯＳ型トランジスタとを組み合わせた一般的な構成である。また、４入力１出力Ｄ／Ｓ１６２は、ＣＭＯＳロジックによる一般的な４入力１出力データセレクタで構成できる。また、ＤＦＦ１６３も一般的なＣＭＯＳロジックによるデータフリップフロップで構成できる。更に、コンパレータ１６１は１０ビットの場合、ＣＭＯＳロジックの１０ビットと１０ビットのフルコンパレータで構成できる。
【００３３】
次に、図２に示す水平駆動回路部１６０の動作について、図３に示すタイミングチャートを併せ参照して説明する。
【００３４】
コンパレータ１６１は、１Ｈ内で値が単調的に変化する例えば１０ビットのカウンタ１４から供給されるカウンタ値と、１ラインのうち割り当てられた一画素の例えば１０ビットデジタル画像データの画素値とが一致するか否かを比較し、両者が一致した時に一致パルスを出力する。図３（Ａ）はカウンタクロックの周期毎に変化する上記カウンタ値の出力を模式的に示し、図３（Ｂ）のハイレベルのパルスは上記の一致パルスを示す。
【００３５】
従って、コンパレータ１６１はカウンタクロックの一周期の幅で図３（Ｂ）にハイレベルで示す一致パルスを出力する。従来はこの一致パルス出力期間中に１回、一致パルスをラッチするためのクロックがあれば良かった。そのため、従来の液晶表示装置では、例えば図３（Ｅ）に示すコンパレータクロックＣＰ３の立ち上がりエッジのタイミングで一致パルスをラッチし、そのラッチ出力を用いてランプ信号をサンプリングし画素１２にアナログ信号電圧を書き込んでいる。
【００３６】
これに対し、本実施の形態では、４入力１出力Ｄ／Ｓ１６２が、２n本位相ずらしコンパレータクロック生成回路部１５から、位相が９０度ずつ異なる図３（Ｃ）〜（Ｆ）に示す４本のコンパレータクロックＣＰ１〜ＣＰ４が並列に供給され（ｎ＝２の場合）、その４本の入力コンパレータクロックの中から一つのコンパレータクロックを２ビット選択信号に基づいて選択して出力する。ここでは、４入力１出力Ｄ／Ｓ１６２は、上記の２ビット選択信号としてデジタル画像データのＬＳＢを含む下位２ビットデータを用いて、例えば次表に示すような入力コンパレータクロックＣＰ１〜ＣＰ４の選択を行う。
【００３７】
【表１】
ＤＦＦ１６３は、コンパレータクロックＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４のうち、デジタル画像データの下位２ビットデータの値に応じて、４入力１出力Ｄ／Ｓ１６２により選択された一本のコンパレータクロックの立ち上がりエッジのタイミングで、図３（Ｂ）に示したハイレベルの一致パルスをラッチし、図３（Ｈ）に示すローレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４に出力する。
【００３８】
また、ＤＦＦ１６３は、各水平走査期間毎に最初に供給される図３（Ｉ）に示すローレベルのスタートパルスＶＳＷ_ＳＴによりリセットされ、図３（Ｈ）に示すようにハイレベルのゲート信号ＶＳＷ_ＧＡＴＥをアナログＳＷ１６４（１６４ａ及び１６４ｂ）に出力する。アナログＳＷ１６４（１６４ａ及び１６４ｂ）は、供給されるゲート信号ＶＳＷ_ＧＡＴＥがハイレベルの時にオンに制御されてそのオン状態を保持し、ゲート信号ＶＳＷ_ＧＡＴＥがローレベルの時にオフに制御されてそのオフ状態を保持する。
【００３９】
これにより、水平駆動回路部１６内のすべてのアナログＳＷ１６４（１６４ａ及び１６４ｂ）は、各水平走査期間毎に最初に同時にオンに制御され、その後一致パルスを出力したコンパレータ１６１に対応する一以上のアナログＳＷ１６４（１６４ａ及び１６４ｂ）のみが、その一致パルスを４入力１出力Ｄ／Ｓ１６２により選択された一つのコンパレータクロックの立ち上がりエッジのタイミングでＤＦＦ１６３によりラッチして得られたローレベルのゲート信号ＶＳＷ_ＧＡＴＥにより個別にオフに制御される。
【００４０】
従って、このアナログＳＷ１６４（１６４ａ及び１６４ｂ）のオフのタイミングは、図３（Ｃ）〜（Ｆ）に示すコンパレータクロックＣＰ１〜ＣＰ４の矢印で示す立ち上がりエッジのうち、４入力１出力Ｄ／Ｓ１６２により選択された一つのコンパレータクロックの立ち上がりエッジで図３（Ｇ）に示すランプ信号のレベルをサンプリングするタイミングである。ここで、前述したように、コンパレータクロックＣＰ１〜ＣＰ４はカウンタ値の出力周期と同期しており、また、ランプ信号のレベル変化とカウンタ値の出力周期とも同期しているので、デジタル画像データの画素値とカウンタ値とが一致した時の、コンパレータクロックの立ち上がりエッジの時点のランプ信号のサンプリングレベルは、デジタル画像データをＤＡ変換して得たアナログ信号電圧に相当する。
【００４１】
このランプ信号のコンパレータクロックの立ち上がりエッジの時点におけるサンプリングのタイミング位置は、図３（Ｇ）に示すように、カウンタクロックの一周期幅の一致パルスの期間内において従来の１箇所に比べて４（＝２2）箇所存在するため、従来に比べてカウンタクロックの周波数を上げることなく、ＤＡＣのビット数を２ビット増加した（階調数を増加した）ことを意味する。
【００４２】
なお、図３（Ｇ）は正極性ランプ信号を示しているが、負極性ランプ信号に対するサンプリングも同時に行われる。また、ここではＤＡＣのビット数を２ビット増やしているが、一般的にＤＡＣのビット数をｎビット増やしたい場合は位相を３６０°／２nずつずらした２ｎ本のコンパレータクロックを用意し、それを入力としてその中から１本のコンパレータクロックを選択出力するＤ／Ｓを追加することで実現できる。
【００４３】
次に、２n本位相ずらしコンパレータクロック生成回路部１５の構成及び動作について、更に詳細に説明する。
【００４４】
図４は、２n本位相ずらしコンパレータクロック生成回路部１５の一実施の形態の回路系統図を示す。本実施の形態では、駆動素子の外部から入力されるコンパレートクロックは、コンパレータクロック・カウンタクロック生成回路部１３からの１本である。よって、装置内部の２n本位相ずらしコンパレータクロック生成回路部１５は、上記の１本のコンパレータクロックの位相をずらして２n本のコンパレータクロックを生成する。ただし、この２n本位相ずらしコンパレータクロック生成回路部１５を用いずに外部でコンパレートクロックの位相をずらし２ｎ本のコンパレートクロックを入力することも勿論可能である。
【００４５】
図４は、ＤＡＣのビット数を２ビット拡張する場合の、４本のコンパレータクロックの位相を変えたものを自動で生成する２n本位相ずらしコンパレータクロック生成回路部１５の構成を示す。それ以上のビット拡張も基本的には同じ考え方で可能である。図４に示すように、２n本位相ずらしコンパレータクロック生成回路部１５は、インバータチェーン１５０、データセレクタ（Ｄ／Ｓ）１５１ａ及び１５１ｂ、２入力ＡＮＤ回路１５２ａ及び１５２ｂ、容量１５３ａ及び１５３ｂ、コンパレータ１５４ａ及び１５４ｂ、アップダウンカウンタ１５５ａ及び１５５ｂ、並びにインバータ１５６から構成される。
【００４６】
図４の２n本位相ずらしコンパレータクロック生成回路部１５では、コンパレータクロック・カウンタクロック生成回路部１３から供給されるコンパレータクロックCompCKをコンパレータクロックＣＰ１として用いる。ここで、コンパレータクロックＣＰ３は、コンパレータクロックＣＰ１の反転クロックで、その位相が丁度ＣＰ１と１８０°（＝１／２周期）ずれたクロックである。
【００４７】
また、残りのコンパレータクロックＣＰ２は、その立ち上がりエッジの時間位置がコンパレータクロックＣＰ１の立ち上がりエッジの時間位置とＣＰ３の立ち上がりエッジの時間位置の間にあり、コンパレータクロックＣＰ４は、その立ち上がりエッジの時間位置がコンパレータクロックＣＰ３の立ち上がりエッジの時間位置とＣＰ１の立ち下りエッジの時間位置の間にあればよい。よって、図４に示す２n本位相ずらしコンパレータクロック生成回路部１５は、上記の考え方に基づいて、インバータチェーン１５０の出力信号を用いてコンパレータクロックＣＰ２及びＣＰ４を生成する。なお、図４に示す２n本位相ずらしコンパレータクロック生成回路部１５は、１本のコンパレータクロックCompCKから４本のコンパレータクロックＣＰ１〜ＣＰ４を生成する回路であり、そのコンパレータクロックの生成は映像信号とは無関係であり、ＰＷＭ信号を作るという動作は行っていない。
【００４８】
インバータチェーン１５０は複数のインバータからなる遅延回路で、コンパレータクロック・カウンタクロック生成回路部１３から供給されるコンパレータクロックCompCKを遅延して複数の出力端子からそれぞれ異なる時間遅延されたクロックを出力する。Ｄ／Ｓ１５１ａは、インバータチェーン１５０が例えば１２個の出力端子を有する構成である場合、前半分の６個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて１個の遅延クロックを選択して出力する６入力１出力型のＤ／Ｓである。一方、Ｄ／Ｓ１５１ｂは、インバータチェーン１５０の後半分の６個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて１個の遅延クロックを選択して出力する６入力１出力型のＤ／Ｓである。
【００４９】
コンパレータ１５４ａ及び１５４ｂはそれぞれアナログコンパレータで、反転入力端子に入力される固定電圧と非反転入力端子に入力される遅延クロック平滑化電圧とを大小比較する。上記の固定電圧は例えばロジックＬＳＩ(Large Scale Integrated circuit:大規模半導体集積回路)の電源電圧である１.８Ｖの１／４倍の０.４５Ｖである。アップダウンカウンタ１５５ａ及び１５５ｂは、コンパレータ１５４ａ及び１５４ｂから計数方向制御端子u/dに印加される信号（比較結果）がハイレベルのとき調整クロック（ＣＫ）をダウンカウントし、ローレベルのとき調整ＣＫをアップカウントする。アップダウンカウンタ１５５ａ及び１５５ｂのｓビットのカウント値はＤ／Ｓ１５１ａ及び１５１ｂのセレクト端子selに選択信号として印加される。
【００５０】
ここで、大元のコンパレータクロックＣＰ１を便宜上、１番目の位相のコンパレータクロックと呼称するものとすると、コンパレータクロックＣＰ２、ＣＰ３、ＣＰ４はそれぞれ２番目の位相、３番目の位相、４番目の位相のコンパレータクロックである。インバータ１５６は、上記の３番目の位相のコンパレータクロックＣＰ３を出力する本発明の出力手段を構成している。また、ＡＮＤ回路１５２ａ及び容量１５３ａと、ＡＮＤ回路１５２ｂ及び容量１５３ｂとは、本発明の平滑化信号生成手段を構成している。また、コンパレータ１５４ａ及びアップダウンカウンタ１５５ａは、２番目の位相のコンパレータクロックＣＰ２を出力させる本発明の第１の選択信号生成手段を構成し、コンパレータ１５４ｂ及びアップダウンカウンタ１５５ｂは、４番目の位相のコンパレータクロックＣＰ４を出力させる本発明の第２の選択信号生成手段を構成している。
【００５１】
次に、図４の２n本位相ずらしコンパレータクロック生成回路部１５の動作について、図５のタイミングチャートを併せ参照して説明する。
【００５２】
インバータチェーン１５０は、コンパレータクロック・カウンタクロック生成回路部１３から図５（Ａ）に示すコンパレータクロックCompCKが入力され、入力コンパレータクロックCompCKを遅延して、複数の出力端子のそれぞれから互いに異なる時間遅延された遅延クロックＤ／Ｓ１５１ａ及び１５１ｂへ供給する。コンパレータクロックCompCKはコンパレータクロックＣＰ１として外部へ出力される一方、２入力ＡＮＤ回路１５２ａの一方の入力端子に供給される。Ｄ／Ｓ１５１ａは、インバータチェーン１５０から供給される複数の遅延クロックのうち選択した１つの遅延クロックをＡＮＤ回路１５２ａへ出力する。インバータチェーン１６０から取り出す信号は、入力信号CompCKと同極性のみとする。図５（Ｂ）にｂ１，ｂ２，ｂ３で示すクロックは、Ｄ／Ｓ１５１ａにより選択された遅延クロックを示す。
【００５３】
ＡＮＤ回路１５２ａは、Ｄ／Ｓ１５１ａにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックCompCKとの論理積をとり、図５（Ｃ）に実線で示すような信号を出力する。容量１５３ａは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、ＡＮＤ回路１５２ａの出力信号を平滑化してコンパレータ１５４ａの非反転入力端子に供給する。コンパレータ１５４ａの非反転入力端子に供給される平滑化された電圧は、図５（Ｃ）に点線で示され、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるときには、ロジックＬＳＩの電源電圧（ここでは、１.８Ｖ）の１／４倍の０.４５Ｖとなる。
【００５４】
そこで、コンパレータ１５４ａは、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるか否かを判定するために、その非反転入力端子に供給される平滑化された電圧を反転入力端子に供給される０.４５Ｖと大小比較し、平滑化された電圧が０.４５Ｖより小さい時にはローレベルの電圧を出力し、０.４５Ｖ以上のときにはハイレベルの電圧を出力する。
【００５５】
アップダウンカウンタ１５５ａはコンパレータ１５４ａから計数方向制御端子u/dに印加される信号（比較結果）がローレベルのとき調整ＣＫをアップカウントし、ハイレベルのとき調整ＣＫをダウンカウントし、そのカウント値をＤ／Ｓ１５１ａのセレクト端子selに選択信号として印加する。従って、アップダウンカウンタ１５５ａは、上記の平滑化された電圧が０.４５Ｖであるときを境にして計数方向が切り替わる。
【００５６】
Ｄ／Ｓ１５１ａは、入力されるセレクト信号の値が増加していく時には、インバータチェーン１５０から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が大なる遅延クロックを選択し、逆に入力されるセレクト信号の値が減少していく時には、インバータチェーン１５０から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が小なる遅延クロックを選択するように設定されている。
【００５７】
この結果、ＡＮＤ回路１５２ａに供給される２つのクロックの位相差が丁度１／４周期（すなわち９０°）の時に、アップダウンカウンタ１５５ａはアップカウント動作とダウンカウント動作とが交互に切り替わる状態となり、調整ＣＫの周期でその状態を繰り返し安定する。この調整ＣＫの周期をコンパレータクロックの位相差を充分に積分できる程度に長くすることで、遅延を設定できる。
【００５８】
このようにして、Ｄ／Ｓ１５１ａは、ＡＮＤ回路１５２ａに供給される図５（Ａ）に示したコンパレータクロックCompCK（すなわち、ＣＰ１）に対して、丁度９０°の位相差のある図５（Ｂ）にｂ２で示す遅延クロックを選択出力した状態で安定する。この図５（Ｂ）にｂ２で示す遅延クロックはコンパレータクロックＣＰ２として外部へ出力される。
【００５９】
一方、上記の動作と並行してインバータ１５６は図５（Ａ）に示したコンパレータクロックCompCK（すなわち、ＣＰ１）を極性反転して図５（Ｄ）示すコンパレータクロックＣＰ３を生成し、外部へ出力すると共にＡＮＤ回路１５２ｂの一方の入力端子に供給する。
【００６０】
ＡＮＤ回路１５２ｂは、Ｄ／Ｓ１５１ｂにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックＣＰ３との論理積をとり、図５（Ｅ）に実線で示すような信号を出力する。容量１５３ｂは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、ＡＮＤ回路１５２ｂの出力信号を平滑化してコンパレータ１５４ｂの非反転入力端子に供給する。コンパレータ１５４ｂの非反転入力端子に供給される平滑化された電圧は、図５（Ｅ）に点線で示され、ＡＮＤ回路１５２ｂに供給される２つのクロックの位相差が１／４周期（すなわち９０°）であるときには、ロジックＬＳＩの電源電圧（ここでは、１.８Ｖ）の１／４倍の０.４５Ｖとなる。
【００６１】
コンパレータ１５４ｂ及びアップダウンカウンタ１５５ｂは、コンパレータ１５４ａ及びアップダウンカウンタ１５５ａと同様の動作を行う。また、Ｄ／Ｓ１５１ｂもＤ／Ｓ１５１ａと同様の選択動作を行う。この結果、ＡＮＤ回路１５２ｂに供給される２つのクロックの位相差が丁度１／４周期（すなわち９０°）の時に、アップダウンカウンタ１５５ｂはアップカウント動作とダウンカウント動作とが交互に切り替わる状態で安定し、Ｄ／Ｓ１５１ｂは、ＡＮＤ回路１５２ｂに供給される図５（Ｄ）に示したコンパレータクロックＣＰ３に対して、丁度９０°の位相差のある図５（Ｆ）に示す遅延クロックを選択出力した状態で安定する。この図５（Ｆ）に示す遅延クロックはコンパレータクロックＣＰ４として外部へ出力される。
【００６２】
以上の自動位相調整動作はランプ信号を実際にサンプリングする期間以外で行われる。例えば、電源投入時のみの数フレーム期間とか、各フレームのブランキング期間などにて位相調整動作を行い、自動位相調整動作終了時点で調整ＣＫの入力を停止して、Ｄ／Ｓ１５１ａ及び１５１ｂの遅延クロック出力を固定とする。これらは例えば液晶表示装置の駆動素子内のレジスタの設定でコントロールすることが可能である。
【００６３】
このような構成の本実施の形態によれば、以下のような効果が得られる。例えばＦＨＤの液晶表示装置において１０ビットＤＡＣを用いた場合、１２０Ｈｚのフレームレートでのカウンタクロック周波数Ｆｃは１０ビットが１０２４階調になるため、次式が成立する。
【００６４】
Ｆｃ＝１／(ＴＨ／１０２４) ――――（１）
ここでＴＨはＦＨＤ素子で１２０Ｈｚフレームレートの時の１Ｈ時間
１フレームを１画面のライン数１０８０で割った時間より実際の１Ｈの時間は短くなるため、ここでは上記の１Ｈ時間ＴＨは以下の数値と考える。
【００６５】
１／１２０／１０８０＝７.７１６μｓ＞ＴＨ＝６.４μｓ ―――（２）
（２）式の６.４μｓを（１）式に代入すると、カウンタクロック周波数Ｆｃは
Ｆｃ≒１６０ＭＨｚ
となる。つまり、１２０Ｈｚのフレームレートでのカウンタクロック周波数は約１６０ＭＨｚとなる。この１０ビットＤＡＣのビット数を２ビット拡張して１２ビットにするには、同じカウント時間の場合、単純にカウンタクロックの周波数を上記の４（＝２2）倍の約６４０ＭＨｚにする必要がある。
【００６６】
しかし、本実施の形態の液晶表示装置１０では、位相の異なる４本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加するようにしているため、カウンタクロック周波数を上げる必要がなく、よって簡単な回路変更でＤＡＣのビット数の２ビット拡張が実現できる。
【００６７】
また、本実施の形態の液晶表示装置１０によれば、位相が異なる４本のコンパレータクロックを用いるが、カウンタクロック周波数を上げないため、全体としては消費電力をあまり増加させることなくフレームレートの高速化に対応することができる。
【００６８】
また、本実施の形態の液晶表示装置１０では、コンパレータクロックの位相をずらすだけで、ＤＡＣのビット数を増加させることができるため、正確なレベル変化をするランプ信号を用いることで、ＤＡＣのビット数に対応して階調が増加する特性（所謂単調増加性）を確保することができる。
【００６９】
更に、本実施の形態の液晶表示装置１０では、装置内部で１本のコンパレータクロックから位相の異なる４本のコンパレータクロックを生成しているため、外部信号入力端子の増加がなく、コストの増加を抑えることができる。
【００７０】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、２n本位相ずらしコンパレータクロック生成回路部１５は図４の構成ではコンパレータクロックの位相を１／４周期に設定したが、これ以外の周期に設定する場合もコンパレータ電圧Ｖｃｐを以下のようにすれば実現できる。
【００７１】
Ｖｃｐ＝ＶＤＤ×（１／２ｎ）
ＶＤＤ：ロジックＬＳＩの電源電圧
ｎ：ＤＡＣの拡張するビット数
これは基準となるコンパレータクロックからの位相をずらす場合である。
【符号の説明】
【００７２】
１０ 液晶表示装置
１１ 表示部
１２ 画素
１３ コンパレータクロック・カウンタクロック生成回路部
１４ カウンタ
１５ ２n本位相ずらしコンパレータクロック生成回路部
１６ 水平駆動回路部
１７、１８ 垂直駆動回路部
１５０ インバータチェーン
１５１ａ、１５１ｂ データセレクタ（Ｄ／Ｓ）
１５２ａ、１５２ｂ ＡＮＤ回路
１５３ａ、１５３ｂ 容量
１５４ａ、１５４ｂ コンパレータ
１５５ａ、１５５ｂ アップダウンカウンタ
１５６ インバータ
１６０ 一カラム分の水平駆動回路部
１６１ コンパレータ
１６２ ４入力１出力データセレクタ（Ｄ／Ｓ）
１６３ Ｄ型フリップフロップ（ＤＦＦ）
１６４、１６４ａ、１６４ｂ アナログスイッチ（ＳＷ）
Ｇ1〜Ｇj 行走査線（ゲート線）
Ｄ1+〜Ｄk+、Ｄ+、Ｄ1-〜Ｄk-、Ｄ- データ線（列信号線）
【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、
前記複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段と、
１垂直走査期間内で前記複数の行走査線のすべてに行選択信号を供給し、かつ、前記複数の行走査線に対して１本ずつ１水平走査期間毎に前記行選択信号を供給して各ラインの複数の前記画素を選択する垂直駆動手段と
を有し、
前記ＤＡ変換手段は、
前記デジタル画像データに同期して外部から供給される外部入力クロックに同期した第１のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、
前記カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、
１本の前記第１のコンパレータクロックから互いに位相が３６０°／２n（ｎは２以上の自然数）ずつ異なる２n本の第２のコンパレータクロックを生成するコンパレータクロック生成手段と、
各水平走査期間の最初にオンに制御され、そのオン状態のときに前記カウンタクロックに同期して１水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の前記２本のデータ線のうち一方のデータ線に出力すると共に、前記カウンタクロックに同期して１水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の前記２本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、
前記デジタル画像データのうち前記行選択信号により選択された１ラインの複数の画素のうち割り当てられた一画素の画素値と前記カウンタ手段から出力される前記カウンタ値とを比較し、前記画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、
前記デジタル画像データの下位ｎビットの値に基づいて、前記コンパレータクロック生成手段により生成された前記２n本の第２のコンパレータクロックのうち一のコンパレータクロックを選択して第３のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、
前記第３のコンパレータクロックで前記一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にある前記アナログスイッチ手段をオフ状態に制御して、前記一方のデータ線に前記正極性ランプ信号のレベルを正極性の前記アナログ映像信号電圧としてサンプリングさせると共に、前記他方のデータ線に前記負極性ランプ信号のレベルを負極性の前記アナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段と
を備え、複数の前記画素のそれぞれは、
離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、
前記一方のデータ線の前記正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
前記他方のデータ線の前記負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量に保持された前記正極性のアナログ映像信号電圧と前記第２の保持容量に保持された前記負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて前記画素電極に印加する電圧切換印加手段と
を備えることを特徴とする液晶表示装置。
【請求項２】
前記コンパレータクロック生成手段は、
１本の前記第１のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをｙ個（ｙは２以上の自然数）の出力端子から出力するインバータチェーンと、
前記インバータチェーンのｙ個の出力端子のうち互い異なるｚ個（ｚはｙ未満の２以上の自然数）の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第１及び第２のデータセレクタと、
４本の前記第２のコンパレータクロックを生成するときに前記第１のコンパレータクロックを１番目の位相の第２のコンパレータクロックとして出力すると共に、前記第１のコンパレータクロックを極性反転して前記１番目の位相の第２のコンパレータクロックと１８０°位相が異なる３番目の位相の第２のコンパレータクロックとして出力する出力手段と、
前記第１のコンパレータクロックと前記第１のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第１の平滑化信号を生成すると共に、前記３番目の位相の第２のコンパレータクロックと前記第２のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第２の平滑化信号を生成する平滑化信号生成手段と、
前記第１の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第１のデータセレクタに選択信号として供給して前記第１のデータセレクタから前記１番目の位相の第２のコンパレータクロックと９０°位相が異なる２番目の位相の第２のコンパレータクロックを出力させる第１の選択信号生成手段と、
前記第２の平滑化信号と前記所定の固定電圧とを大小比較して得た比較結果に応じて、前記調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第２のデータセレクタに選択信号として供給して前記第２のデータセレクタから前記３番目の位相の第２のコンパレータクロックと９０°位相が異なる４番目の位相の第２のコンパレータクロックを出力させる第２の選択信号生成手段と、
を有することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記調整クロックを前記ＤＡ変換手段が動作する期間以外の期間のみ前記第１及び第２の選択信号生成手段に供給する入力手段を備えることを特徴とする請求項２記載の液晶表示装置。
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、
前記複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段と、
１垂直走査期間内で前記複数の行走査線のすべてに行選択信号を供給し、かつ、前記複数の行走査線に対して１本ずつ１水平走査期間毎に前記行選択信号を供給して各ラインの複数の前記画素を選択する垂直駆動手段と
を有し、
前記ＤＡ変換手段は、
前記デジタル画像データに同期して外部から供給される外部入力クロックに同期した第１のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、
前記カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、
１本の前記第１のコンパレータクロックから互いに位相が３６０°／２n（ｎは２以上の自然数）ずつ異なる２n本の第２のコンパレータクロックを生成するコンパレータクロック生成手段と、
各水平走査期間の最初にオンに制御され、そのオン状態のときに前記カウンタクロックに同期して１水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の前記２本のデータ線のうち一方のデータ線に出力すると共に、前記カウンタクロックに同期して１水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の前記２本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、
前記デジタル画像データのうち前記行選択信号により選択された１ラインの複数の画素のうち割り当てられた一画素の画素値と前記カウンタ手段から出力される前記カウンタ値とを比較し、前記画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、
前記デジタル画像データの下位ｎビットの値に基づいて、前記コンパレータクロック生成手段により生成された前記２n本の第２のコンパレータクロックのうち一のコンパレータクロックを選択して第３のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、
前記第３のコンパレータクロックで前記一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にある前記アナログスイッチ手段をオフ状態に制御して、前記一方のデータ線に前記正極性ランプ信号のレベルを正極性の前記アナログ映像信号電圧としてサンプリングさせると共に、前記他方のデータ線に前記負極性ランプ信号のレベルを負極性の前記アナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段と
を備え、複数の前記画素のそれぞれは、
離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、
前記一方のデータ線の前記正極性のアナログ映像信号電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
前記他方のデータ線の前記負極性のアナログ映像信号電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量に保持された前記正極性のアナログ映像信号電圧と前記第２の保持容量に保持された前記負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて前記画素電極に印加する電圧切換印加手段と
を備えることを特徴とする液晶表示装置。
【請求項２】
前記コンパレータクロック生成手段は、
１本の前記第１のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをｙ個（ｙは２以上の自然数）の出力端子から出力するインバータチェーンと、
前記インバータチェーンのｙ個の出力端子のうち互い異なるｚ個（ｚはｙ未満の２以上の自然数）の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第１及び第２のデータセレクタと、
４本の前記第２のコンパレータクロックを生成するときに前記第１のコンパレータクロックを１番目の位相の第２のコンパレータクロックとして出力すると共に、前記第１のコンパレータクロックを極性反転して前記１番目の位相の第２のコンパレータクロックと１８０°位相が異なる３番目の位相の第２のコンパレータクロックとして出力する出力手段と、
前記第１のコンパレータクロックと前記第１のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第１の平滑化信号を生成すると共に、前記３番目の位相の第２のコンパレータクロックと前記第２のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第２の平滑化信号を生成する平滑化信号生成手段と、
前記第１の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第１のデータセレクタに選択信号として供給して前記第１のデータセレクタから前記１番目の位相の第２のコンパレータクロックと９０°位相が異なる２番目の位相の第２のコンパレータクロックを出力させる第１の選択信号生成手段と、
前記第２の平滑化信号と前記所定の固定電圧とを大小比較して得た比較結果に応じて、前記調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第２のデータセレクタに選択信号として供給して前記第２のデータセレクタから前記３番目の位相の第２のコンパレータクロックと９０°位相が異なる４番目の位相の第２のコンパレータクロックを出力させる第２の選択信号生成手段と、
を有することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記調整クロックを前記ＤＡ変換手段が動作する期間以外の期間のみ前記第１及び第２の選択信号生成手段に供給する入力手段を備えることを特徴とする請求項２記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−１０５１６６（Ｐ２０１３−１０５１６６Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５１２３４（Ｐ２０１１−２５１２３４）
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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