混合器オフセットを較正するための装置及び方法
差動信号を有する部分回路と、部分回路に接続されるフィードバック回路とを備える、回路。フィードバック回路は、差動信号間のオフセットを測定すると共に、測定に応答して較正信号を生成すると共に、較正信号に応答してオフセットを低減するように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は包括的には電子回路に関し、詳細には、周波数混合のための回路に関する。
【０００２】
［関連出願の相互参照］
本出願は、米国特許法第１１９条（ｅ）項に基づいて、２００５年９月２６日に出願の米国仮特許出願第６０／７２０，８５７号からの優先権を主張し、その仮特許出願の内容は、参照によりその全体が本明細書に援用される。
【背景技術】
【０００３】
移動通信及びコンピューティングデバイスがユビキタスになるにつれて、ワイヤレスデバイスの普及が益々進んでいる。ワイヤレスデバイスの中には、無線周波数通信を用いて動作するものがある。そのようなワイヤレスデバイスでは、無線周波数アップコンバータ又は無線周波数混合器が重要な構成要素である。
【０００４】
従来のアップコンバータ又は混合器の回路は、ベースバンド信号を搬送波信号と混合することによって、ベースバンド信号を送信帯域信号に変換するために用いられる。従来のアップコンバータ／混合器回路では、混合器を駆動する回路のＤＣオフセット、及び混合器の入力段のＤＣオフセットが、搬送波漏れを引き起こす一因になる。この漏れは、変調を劣化させることがあるか、又はそれ以外にも、ワイヤレス網及びセル式電話のような標準化されたシステムのための仕様に準拠しなくなる原因となる恐れがある。
【０００５】
そのようなオフセットを低減するために、回路内のデバイスを大きくして、整合を改善する。このようにサイズを大きくする結果として、ダイ面積が大きくなり、コストが増加し、消費電力が増加する。さらに、数多くのＲＦ混合器では、出力においてＤＣオフセットを検知するのは実用的ではない。これは、そのような回路網は回路に過度に負荷をかけるためである。
結果として、改善された混合器回路が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来技術の問題に鑑みなされたもので、改善された混合器回路及び混合器を構成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の混合器は、
混合器であって、
第１のノードに接続される第１の差動トランジスタ対と、
前記第１の差動トランジスタ対に交差接続され、且つ第２のノードに接続される第２の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続される第３の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続され、且つ該第１のノードと該第２のノードとの間で測定された信号オフセットに基づいて、較正信号を生成するように構成されるフィードバック回路と、
前記第３の差動トランジスタ対に接続され、且つ前記較正信号に応答する変調入力回路と
を備える。
【０００８】
請求項７記載の回路は、
回路であって、
差動信号を有する部分回路と、
前記部分回路に接続され、且つ前記差動信号間のオフセットを測定すると共に、該測定に応答して較正信号を生成すると共に、該較正信号に応答して前記オフセットを低減するように構成されるフィードバック回路と
を備える。
【０００９】
請求項１６記載の方法は、
混合器を構成する方法であって、
前記混合器内部のオフセットを測定すること、
前記測定に応答して、較正信号を生成すること、及び
前記較正信号で前記混合器を制御して、前記オフセットを低減すること
を含む。
【発明の効果】
【００１０】
本発明によれば、改善された混合器回路及び混合器を構成する方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
一実施の形態は、回路であって、差動信号を有する部分回路と、部分回路に接続されるフィードバック回路とを備える、回路を含む。フィードバック回路は、差動信号間のオフセットを測定すると共に、測定に応答して較正信号を生成すると共に、較正信号に応答してオフセットを低減するように構成される。
【００１２】
図１は、一実施形態による、オフセット較正回路を有する混合器を示す図である。その混合器は、第１の差動対６０と、第２の差動対６２とを備える。第１の差動対６０は、トランジスタＱ９及びＱ１０を含み、ノードＮ７に接続される。第２の差動対６２は、トランジスタＱ１１及びＱ１２を含み、ノードＮ８に接続される。差動対６０及び６２は、互いに交差接続される。したがって、Ｑ９のコレクタは、ノード１１を通して、Ｑ１１のコレクタに接続される。同様に、Ｑ１０のコレクタは、ノード１２を通して、Ｑ１２のコレクタに接続される。混合器のための差動局部発振器入力（differential local oscillator input）ＶＬＯが、トランジスタＱ９〜Ｑ１２に接続される。抵抗器Ｒ５が、ノードＮ１１に接続される。抵抗器Ｒ６が、ノードＮ１２に接続される。ノードＮ１１及びＮ１２が、混合器のための差動ＲＦ出力ＶＲＦを形成する。
【００１３】
入力段１２が、ノードＮ７及びＮ８に接続され、較正信号６１及び入力信号６５を受信するように構成される。入力段１２では、トランジスタＱ１３及びＱ１４がそれぞれ、ノードＮ７及びノードＮ８に接続され、電流源６６に接続される。変調入力回路６４が、トランジスタＱ１３及びＱ１４に接続される。変調入力回路６４は、入力信号６５及び較正信号６１を合成し、第１の出力ＯＵＴ１及び第２の出力ＯＵＴ２を生成するように構成される。第１の出力ＯＵＴ１及び第２の出力ＯＵＴ２はそれぞれ、トランジスタＱ１３及びＱ１４を駆動する。
【００１４】
変調入力回路６４は、種々の回路構成によって、入力信号６５及び較正信号６１を合成することができる。たとえば、入力信号６５として、差動入力信号を用いることができる。抵抗器網が、較正信号と、差動入力信号の複数の信号のうちの１つとを合成することができ、オフセットが導入されることがある。したがって、変調入力回路６４の出力ＯＵＴ１及びＯＵＴ２として、差動入力信号がトランジスタＱ１３及びＱ１４に加えられるとき、オフセットが生じるであろう。較正信号６１によってオフセットが導入される結果として、ノードＮ１及びＮ２に先行する任意の成分又は信号に起因する電流Ｉ１とＩ２との間のオフセットが低減されるか、又は解消されることがある。
【００１５】
別の例では、較正信号６１は、差動入力信号の両方の信号に加えられることがある。たとえば、較正信号６１は、差動信号の第１の信号と合成され、第１の出力ＯＵＴ１を生成することができる。較正信号６１を反転した信号が、差動信号の第２の信号と合成されて、第２の出力ＯＵＴ２を生成することができる。こうして、較正信号は、トランジスタＱ１３及びＱ１４に別々に加えられる。
【００１６】
入力信号と較正信号とを合成する際に抵抗器を用いることが説明されてきたが、較正信号と入力信号とを合成するために、抵抗器以外の構成要素を含むか、又は抵抗器に加えて他の構成要素を含む、種々の他の回路構成が用いられることがあることは、当業者には理解されよう。たとえば、他の構成要素は、コンデンサ、トランジスタ、コイル、ダイオード、結合器等を含むことができる。
【００１７】
フィードバック回路１４がノードＮ７及びＮ８、並びに入力段１２に接続される。フィードバック回路は、較正信号６１を生成するように構成される。フィードバック回路１４は、トランジスタＱ１５及びＱ１６と、抵抗器Ｒ７及びＲ８と、較正信号発生器６６とを含む。トランジスタＱ１５はノードＮ９、較正モード回路７０及びノードＮ７に接続される。トランジスタＱ１６はノードＮ１０、較正モード回路７０及びノードＮ８に接続される。抵抗器Ｒ７は、ノードＮ９と電源６７との間に接続される。抵抗器Ｒ８は、ノードＮ１０と電源６７との間に接続される。較正信号発生器６６は、ノードＮ９及びＮ１０、並びに変調入力回路６４に接続される。較正信号発生器６６は、較正信号６１を生成するように構成される。一実施形態では、較正信号発生器６６は、ノードＮ９上の第１の電圧及びノードＮ１０上の第２の電圧に応答して、較正信号６１を生成するように構成される。
【００１８】
較正モード回路１６は、フィードバック回路１４に接続され、較正モード信号６３を生成するように構成することができる。較正モード信号６３は、較正モード及び動作モードを含む、動作に関する多数のモードを指示することができる。フィードバック回路１４は、較正モード信号６３に応答して動作するように構成される。この例では、フィードバック回路１４は、較正モード信号が較正モードを指示するときに、第１の電流及び第２の電流に基づいて、較正信号６１を生成するように構成される。また、フィードバック回路１４は、較正モード信号６３が動作モードを指示するときに、較正信号６１を保持するように構成される。
【００１９】
トランジスタＱ１３及びＱ１４として、そうする必要はないが、相対的に大きなデバイスを用いることができる。そのようにサイズを大きくして使用することで、電流Ｉ１とＩ２との間の不整合を改善することができる。しかしながら、そのような整合は、トランジスタＱ１３及びＱ１４に先行する信号パス内の構成要素によって導入される不整合には作用しないであろう。それでもフィードバック回路１４を用いて、他のデバイスのサイズを大きくすることなく、電流Ｉ１とＩ２との間のＤＣオフセットをさらに低減し、整合を改善することができる。したがって、信号パス内にさらなる大きなデバイスを用いてオフセットを低減する回路と比べて、いくつかのデバイスのサイズを大きくする場合であっても、結果として生成されるチップ面積がそれでも低減される。
【００２０】
抵抗器Ｒ７及びＲ８のサイズを大きくして、整合を改善することができる。さらに、種々の構成要素の整合を改善する際に、サイズを大きくすることが説明されてきたが、所望により、デバイスの配置又はレイアウトのような他の整合技術を用いることができることは当業者には理解されよう。
【００２１】
混合器オフセットを較正するための一実施形態は、以下のように動作する。局部発振器信号が、ＶＬＯとして、トランジスタＱ９〜Ｑ１２に加えられる。この例では、ＶＬＯは、所望のように変調するための搬送波である。変調入力回路６４に入力が加えられる。変調入力回路６４は、入力信号６５及び較正信号６１に基づいて、トランジスタＱ１３及びＱ１４を駆動する。結果として、入力信号６５に基づいて、電流Ｉ１及びＩ２が変調される。
【００２２】
上記のように、電流Ｉ１とＩ２との間にＤＣオフセットが生じることがある。較正モードでは、較正モード信号６３が、較正モード回路１６からハイに駆動される。結果として、図４に示されるフィードバック回路１４のトランジスタＱ７及びＱ８がオンに切り替えられる。電流Ｉ１及びＩ２の少なくとも一部が、フィードバック回路１４に向かって向きを変更される。実際には、較正モードでは、電流Ｉ１及びＩ２の或る量から全ての量がフィードバック回路１４に流れることになるが、以下の説明は、電流Ｉ１及びＩ２の全ての量がフィードバック回路１４に向かって向きを変更されるかのような動作を記述する。フィードバック回路１４に向かって向きを変更されるような電流Ｉ１及びＩ２を参照することは、電流の任意の部分を指すことがあることは当業者には理解されよう。
【００２３】
この例では、トランジスタＱ１５及びＱ１６がオンに切り替えられるとき、電流Ｉ１及び電流Ｉ２がそれぞれ、抵抗器Ｒ７及びＲ８を通って流れる。結果として、ノードＮ９及びＮ１０上に電圧が生成され、その電圧はそれぞれ、電流Ｉ１及びＩ２に比例する。抵抗器Ｒ７及びＲ８の抵抗値が概ね等しいものと仮定すると、ノードＮ９及びＮ１０における電圧の差は、トランジスタＱ１５及びＱ１６を通って流れる電流の差に概ね比例するであろう。ノードＮ９及びＮ１０上の電圧間の任意のオフセットが、電流Ｉ１とＩ２との間のオフセットを反映し、その結果として、出力段１０のＶＲＦ出力において搬送波が漏れることがある。較正信号発生器６６が、較正信号６１を生成する。較正信号６１は、入力段１２の変調入力回路６４に加えられる。結果として、変調入力回路６４の出力が調整され、ノードＮ９及びＮ１０上の電圧間、結果として、電流Ｉ１とＩ２との間のＤＣオフセットが低減される。
【００２４】
抵抗器Ｒ７及びＲ８は、概ね抵抗値が等しいものとして説明されているが、抵抗器Ｒ７及びＲ８は、電流Ｉ１とＩ２との間のオフセットを検出するために、所望により異なる大きさにすることができる。たとえば、較正信号発生器６６は、ノードＮ９及びＮ１０上で異なる入力インピーダンス又はスケール電圧を有することがある。したがって、抵抗器Ｒ７及びＲ８は、フィードバック回路１４が電流Ｉ１と電流Ｉ２との間のオフセットを比較することができるように選択される抵抗値を有することができる。
【００２５】
こうして、電流Ｉ１及びＩ２を方向転換させることによって、電流Ｉ１とＩ２との間のＤＣオフセットを低減することができる。そのようなＤＣオフセットは、構成要素不整合、信号レベルの不均衡等を含む、種々の要因の結果として生じることがある。しかしながら、発生源に関係なく、又は個々の発生源がそれぞれ引き起こすＤＣオフセットの割合に関係なく、電流Ｉ１とＩ２との間のＤＣオフセットを低減することができる。
【００２６】
図２は、図１のフィードバック回路１４としての逐次比較回路３６の一例である。逐次比較回路３６は、コンパレータ３０と、逐次比較レジスタ（ＳＡＲ）３２と、デジタル／アナログコンバータ（ＤＡＣ）３４とを備える。コンパレータ３０は、ノードＮ７及びＮ８、並びにＳＡＲ３２に接続される。ＳＡＲ３２は、ＤＡＣ３４に接続される。ＤＡＣ３４は、較正信号６１を生成する。
【００２７】
一実施形態では、コンパレータ３０は、ノードＮ７を通って流れる電流と、ノード８を通って流れる電流とを比較する。コンパレータ３０は、図４の抵抗器Ｒ７及びＲ８と、トランジスタＱ１５及びＱ１６とを備え、ノードＮ９及びノードＮ１０上に電圧を生成することができる。その後、コンパレータ３０は、２つの電圧間の比較を生成し、その比較をＳＡＲ３２に出力する。
【００２８】
図１の構成要素が、図５のコンパレータ３０の潜在的な構成要素及び機能を記述するために用いられているが、他の構成要素及び比較技法が用いられることもある。たとえば、コンパレータ３０として、電流を電圧に変換するのではなく、電流Ｉ１及びＩ２を比較する電流コンパレータを用いることができる。
【００２９】
この例では、コンパレータ３０によって生成される比較は、電流Ｉ１及びＩ２のいずれが大きいかを指示するデジタル信号である。コンパレータ３０において比較が行われる度に、ＳＡＲ３２の１ビットが更新される。更新されたＳＡＲ３２はＤＡＣ３４を駆動する。ＤＡＣ３４は、較正信号６１を生成する。結果として、電流Ｉ１とＩ２との間のオフセットが調整される。そのシーケンスは繰り返され、ＳＡＲ３２の全てのビットが求められるまで、更新されたオフセットを用いて新たな比較が生成される。ＳＡＲ３２の最終的な結果、及びＤＡＣ３４から結果として生じる較正信号６１は、ノードＮ１の電流とＮ２の電流との間の低減されたＤＣオフセットである。
【００３０】
図３は、図１のフィードバック回路１４の別の例を示す図である。図３に示されるフィードバック回路１４は、アナログ制御回路４０と、トラック・アンド・ホールド回路４６とを備える。アナログ制御回路は、増幅器４２と、フィルタ４４とを備える。増幅器４２は、ノードＮ７とＮ８との間の差を増幅する。先に説明されたように、そのような差は、電圧差又は電流差とすることができる。増幅された出力は、フィルタ４４においてフィルタリングされる。
【００３１】
この例では、フィルタ４４は、増幅器４２とは別のものであるように示される。しかしながら、増幅器４２の周波数応答が、フィルタ４４の所望の周波数応答を形成するように、フィルタ４４を増幅器４４と一体的に構成することができることは当業者には理解されよう。さらに、ローパスフィルタのための記号が図６には示されているが、フィルタは、フィードバック回路１４の所望の応答を達成するために、所望の任意の形状を有することができる。
【００３２】
別の例では、フィルタリングされた出力は、トラック・アンド・ホールド回路４６を駆動する。トラック・アンド・ホールド回路４６は、較正モード信号６３に応答する。較正モードでは、トラック・アンド・ホールド回路４６はトラックモードにある。結果として、トラック・アンド・ホールド回路４６の出力は、入力を追跡する。したがって、フィルタ４４の出力が、トラック・アンド・ホールド回路４６を通って、較正信号６１になる。
【００３３】
較正信号６１が安定した後に、トラック・アンド・ホールド回路４６はホールドモードに入ることができる。たとえば、較正モード信号６３が動作モードに遷移することができ、それに応答して、トラック・アンド・ホールド回路４６がホールドモードに入る。したがって、較正モード中にノードＮ７及びＮ８上の信号からの差を結果として最小にした定常状態の較正信号６１が、動作モードにおいて保持されるであろう。
【００３４】
その回路は、動作モードから較正モードに切り替えられ、その結果、オフセットを最小に保つために、新たな較正信号６１を生成できるようになる。たとえば、混合器がワイヤレスデバイスのためのアップコンバート用混合器として用いられる場合には、そのようなモード切替は、送信間の時間中に行われることがある。較正モード中の送信間に、較正信号６１が生成され、ＤＣオフセットが低減される。送信中に、較正信号６１は、較正モードにおいて与えられる状態に保持され、低減されたＤＣオフセットが保持される。
【００３５】
これまでに動作モード及び較正モードが説明されてきたが、回路のモードは、そのようなモードには限定されない。さらに、そのようなモードの名称は単に、較正信号が変更されることがある実施形態において区別を行うために選択された。したがって、較正モードでも、回路が依然として動作し続けることがあり、動作モードにおいても、回路が依然として較正されることがある。
【００３６】
図４は、図１のフィードバック回路の別の例を示す図である。図４に示されるフィードバック回路１４は、第１のアナログ／デジタルコンバータ（ＡＤＣ）５０及び第２のＡＤＣ５２と、デジタル信号プロセッサ（ＤＳＰ）５４と、ＤＡＣ５６とを備える。ＡＤＣ５０及び５２はＤＳＰ５４に接続される。ＤＳＰ５４はＤＡＣ５６に接続される。ＤＡＣ５６は、較正信号を生成する。
【００３７】
ＡＤＣ５０及び５２はノードＮ７及びＮ８をサンプリングする。先に説明されたように、ノードＮ７及びＮ８からの信号は、電圧又は電流とすることができる。そのような信号をデジタル化するために、ＡＤＣ５０及び５２、並びに任意のフロントエンド回路を適当に選択することができる。たとえば、ノードＮ１及びＮ２からの信号が電流である場合には、ＡＤＣ５０及び５２として、電流入力ＡＤＣを用いることができる。ノードＮ１及びＮ２からの信号の形式に関係なく、それらの信号は、それぞれのＡＤＣ５０及び５２においてデジタル化される。
【００３８】
ＤＳＰ５４は、較正信号６１のデジタル化された信号を生成する。上記のように、較正信号６１は、較正モードにおいて生成され、動作モードにおいて保持されることができる。ＤＳＰ５４は、較正モード信号６３のための入力を有することができる。したがって、ＤＳＰ５４は、動作モードにおいて、デジタル化された較正信号を保持することができる。ＤＡＣ５６は、デジタル化された較正信号から較正信号６１を生成する。
【００３９】
ＤＳＰ５４を用いるとき、任意の態様の技法を用いて、電流Ｉ１とＩ２との間のオフセットを低減することができる。たとえば、上記のアナログ制御回路４０は、ＤＳＰ５４内で実現されるデジタル制御ループで近似することができる。別法では、上記の逐次比較回路３６は、ＤＳＰ５４の中で実現することができる。さらに、ノードＮ１及びＮ２からのデジタル化された信号に応答して、ＤＳＰにおいて任意のデジタル制御技法を実施して、デジタル化された較正信号を調整することができる。
【００４０】
ＡＤＣ５０及び５２、並びにＤＡＣ５６は、ＤＳＰ５４とは別個であるように示されているが、ＡＤＣ５０及び５２、並びにＤＡＣ５６の任意の組み合わせを、ＤＳＰ５４の一部にすることができる。さらに、ＤＳＰ５４は、デジタル信号処理のためだけに設計されるプロセッサである必要はない。たとえば、ＤＳＰ５４として、汎用プロセッサを用いることができる。さらに、ＤＳＰ５４は、デジタル信号プロセッサと呼ばれる必要はない。デジタル信号を操作することができる任意の回路をＤＳＰ５４として用いることができる。たとえば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）等をＤＳＰ５４として用いることができる。
【００４１】
上記のように、較正信号６１は、較正モード中に生成することができる。混合器が動作モードにおいて動作しているとき、較正信号６１を保持することができる。別法では、較正回路は絶えず動作することがある。上記のように、アナログフィルタ及びデジタルフィルタの種々の実施態様を用いることができる。それらのフィルタは、制御ループのオフセット低減効果が変調入力信号に影響を及ぼさないように実現することができる。たとえば、或る特定の変調入力信号が、特定の周波数、たとえば１０キロヘルツ（ＫＨｚ）未満で重要な周波数成分を含まない場合には、１０ＫＨｚ未満のカットオフ周波数を有するように、制御ループの帯域幅を選択することができる。こうして、ＤＣから制御ループのカットオフ周波数までの周波数を有する電流Ｉ１及びＩ２の差の周波数成分を低減することができる。しかしながら、カットオフ周波数よりも高い、電流Ｉ１及びＩ２に寄与する変調入力信号の周波数成分は影響を及ぼされないであろう。結果として、電流Ｉ１とＩ２との間のＤＣオフセットを絶えず低減することができる。
【００４２】
図５は、別の実施形態による、オフセットを較正するための回路を示す図である。その回路は、ノードＮ１及びノードＮ２に接続される出力段１０を備える。入力段１２が、ノードＮ１及びノードＮ２に接続される。入力段１２は、入力信号１１を受信するように構成される。フィードバック回路１４が、ノードＮ１、ノードＮ２及び入力段１２に接続される。フィードバック回路は、較正信号１３を生成するように構成される。
【００４３】
図１の構成要素は混合器の一部として説明されているが、他の構成要素が入力段１２及び出力段１０を形成することもできる。たとえば、混合器以外で用いるためのアナログ乗算器、又はギルバートセルの他の実施態様若しくは応用形態が、電流Ｉ１とＩ２との間にＤＣオフセットがある結果として、出力信号１７が不均衡になるノードＮ１及びＮ２を含むことができる。
【００４４】
さらに、本開示全体を通して、電流を参照する際に、用語「〜から」、「〜に」、「〜の中に」及び他の方向に関する用語が用いられることがあるが、或る実施形態では、電流の方向が反対になるように構成要素が用いられることがあることは、当業者には理解されよう。たとえば、一実施形態では、入力段１２から流れ出るように電流が示されることがある。別の実施形態では、電流が入力段１２に流れ込むことがある。さらに、一実施形態における全ての電流が、必ずしも同じように反対にされる必要がないことがある。
【００４５】
図６は、別の実施形態による、混合器オフセットを較正することを示す流れ図である。８０において、混合器の内部のオフセットが測定される。８０における測定は、種々の技法を用いて実行されることができる。たとえば、電流が電圧に変換されることができ、電圧が比較されることができる。別法では、電流がそのまま比較されることがある。さらに、比較のために用いられる任意のそのような電流又は電圧はデジタル化され、デジタル化された値が比較されることがある。この説明において用いられるときに、８０の測定のために第１の電流及び第２の電流を比較することは、デジタル測定を含むことがある。したがって、その測定は、２つ以上の取り得る状態を有するデジタル出力を生成することがある。別法では、８０の第１の電流及び第２の電流は、アナログ測定を含むことがある。したがって、その測定は、取り得る出力状態の連続したスペクトルを有するアナログ出力を生成することがある。
【００４６】
その測定に応答して、８２において較正信号が生成される。較正信号は種々の方法において生成されることができる。たとえば、先に説明したように、８２の較正信号は、アナログ技法、デジタル技法又はそのような技法の組み合わせによって生成されることができる。
【００４７】
８４では、較正信号を用いて、混合器が、オフセットを低減するように制御される。混合器のオフセットを制御するために、入力段の少なくとも１つの信号が変更されることがある。そのような変更は、加算すること、減算すること、又は較正信号と入力段における信号とを他の方法で合成することを含むことができる。較正信号は、ただ１つの信号を変更することがあるか、又は入力段の多数の信号を変更することがある。たとえば、差動入力段の場合、２つの入力信号が入力段を駆動する。したがって、入力段において２つの信号が存在するときに、それら２つの入力信号が、較正信号によって変更されることがある。詳細には、差動信号の場合、８４において、差動信号のうちの第１の信号を増加し、差動信号のうちの第２の信号を減少して、混合器内のオフセットを低減することができる。
【００４８】
８０におけるオフセットの測定、８２における較正信号の生成、及び８４における混合器の制御は、混合器のオフセットを最小限に抑えるように繰り返すことができる。
【００４９】
図７は、別の実施形態による、混合器オフセットを較正するために、レジスタが如何に更新されるかを示す流れ図である。８６では、８０の測定に応答して、レジスタ内の値が更新される。この値は、８８において、較正信号を生成するために用いられる。一例では、上記のように、較正信号は、逐次比較レジスタ（ＳＡＲ）を用いて生成されることがある。したがって、８０の測定に応答して、ＳＡＲの１ビットが更新される。ＳＡＲ内の値は、較正信号を生成するために用いられる。
【００５０】
図８は、別の実施形態による、種々のモードにおいて混合器オフセットが如何に較正されるかを示す流れ図である。先に説明したように、混合器は、較正モード及び動作モードを含む、種々のモードにおいて動作することができる。９０では、モードが較正モードであるか否かが判定される。モードが較正モードである場合には、先に説明したように、８０においてオフセットが測定され、８２において較正信号が生成され、８４において混合器が制御される。
【００５１】
対照的に、モードが較正モードでない場合には、９２において、較正信号が保持される。較正モードは、種々の技法を用いて保持することができる。たとえば、先に説明したように、アナログ制御ループが較正信号を生成する場合、９２において較正信号を保持するために、アナログのトラック・アンド・ホールド回路がアナログ較正信号を保持することができる。別法では、デジタル制御ループが用いられる場合には、較正信号を生成するために用いられるデジタル化された値を一定に保持することができる。さらに、アナログ技法及びデジタル技法の組み合わせを用いることもできる。たとえば、較正モード中に、アナログ較正信号をデジタル化することができる。動作モードにおいて、最後にデジタル化された較正信号を用いて、較正信号を生成し、したがってそれを保持することができる。
【００５２】
動作モードでは、混合器の入力段からの第１の電流及び第２の電流が、混合器の出力段まで流れる。８０においてオフセットの測定を行うために、９４において、第１の電流及び第２の電流のうちの少なくとも一部を、較正信号フィードバック回路に方向転換させることができる。たとえば、較正モードに入るとき、第１の電流及び第２の電流がトランジスタに接続される抵抗を通って流れるように、トランジスタがオンに切り替えられる。こうして、第１及び第２の電流が、９４において方向転換され、８０において測定される。
【００５３】
図面では１つのタイプのトランジスタが示されているが、上記のトランジスタとして、任意のタイプを用いることができる。たとえば、それらのトランジスタとして、バイポーラ（ＮＰＮ又はＰＮＰ）、金属酸化膜半導体ＭＯＳ（Ｎチャネル又はＰチャネル）等を用いることができる。
【００５４】
明確にするために、広く知られており且つ本発明とは無関係である、改善された解決策と、それを設計及び製造する方法との細部の多くが、以下の説明から省略されている。
【００５５】
さらに、本明細書全体を通して、「一実施形態」又は「一例」を参照することは、その実施形態との関連で説明される特定の機構、構造又は特徴が、少なくとも一実施形態に含まれるが、必ずしも全ての実施形態に含まれる必要はないことを意味する。それゆえ、本明細書の種々の部分において、「一実施形態（an embodiment）」、又は「一実施形態（one embodiment）」、又は「別の実施形態」が２回以上参照されても、必ずしも全てが同じ実施形態を参照するのではないことははっきりと理解されたい。さらに、特定の機構、構造又は特徴は、本発明の１つ又は複数の実施形態において相応しいように組み合わせることができる。
【００５６】
同様に、実施形態のこれまでの説明では、本開示を簡素にし、本発明の種々の態様のうちの１つ又は複数を理解するのを助けるために、本発明の種々の特徴が単一の実施形態、図面又はその説明の中にまとめられることがあることは理解されたい。しかしながら、これは、開示のこの方法が、各請求項において明確に列挙される特徴よりも多くの特徴が必要とされることを意図するものと解釈されるべきではない。したがって、添付の特許請求の範囲は、この詳細な説明の中に明確に援用されており、各請求項は、そのままで本発明の別個の実施形態として成り立つ。さらに、特定の実施形態が説明されてきたが、添付の特許請求の範囲から逸脱することなく、種々の変更を加えることができることは当業者には理解されよう。
【図面の簡単な説明】
【００５７】
【図１】一実施形態による、オフセット較正回路を有する混合器を示す図である。
【図２】図１のフィードバック回路の別の例を示す図である。
【図３】図１のフィードバック回路の別の例を示す図である。
【図４】図１のフィードバック回路の別の例を示す図である。
【図５】別の実施形態による、オフセットを較正するための回路を示す図である。
【図６】別の実施形態による、混合器オフセットが如何に較正されるかを示す流れ図である。
【図７】別の実施形態による、混合器オフセットを較正するために、レジスタが如何に更新されるかを示す流れ図である。
【図８】別の実施形態による、種々のモードにおいて混合器オフセットが如何に較正されるかを示す流れ図である。
【技術分野】
【０００１】
本開示は包括的には電子回路に関し、詳細には、周波数混合のための回路に関する。
【０００２】
［関連出願の相互参照］
本出願は、米国特許法第１１９条（ｅ）項に基づいて、２００５年９月２６日に出願の米国仮特許出願第６０／７２０，８５７号からの優先権を主張し、その仮特許出願の内容は、参照によりその全体が本明細書に援用される。
【背景技術】
【０００３】
移動通信及びコンピューティングデバイスがユビキタスになるにつれて、ワイヤレスデバイスの普及が益々進んでいる。ワイヤレスデバイスの中には、無線周波数通信を用いて動作するものがある。そのようなワイヤレスデバイスでは、無線周波数アップコンバータ又は無線周波数混合器が重要な構成要素である。
【０００４】
従来のアップコンバータ又は混合器の回路は、ベースバンド信号を搬送波信号と混合することによって、ベースバンド信号を送信帯域信号に変換するために用いられる。従来のアップコンバータ／混合器回路では、混合器を駆動する回路のＤＣオフセット、及び混合器の入力段のＤＣオフセットが、搬送波漏れを引き起こす一因になる。この漏れは、変調を劣化させることがあるか、又はそれ以外にも、ワイヤレス網及びセル式電話のような標準化されたシステムのための仕様に準拠しなくなる原因となる恐れがある。
【０００５】
そのようなオフセットを低減するために、回路内のデバイスを大きくして、整合を改善する。このようにサイズを大きくする結果として、ダイ面積が大きくなり、コストが増加し、消費電力が増加する。さらに、数多くのＲＦ混合器では、出力においてＤＣオフセットを検知するのは実用的ではない。これは、そのような回路網は回路に過度に負荷をかけるためである。
結果として、改善された混合器回路が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来技術の問題に鑑みなされたもので、改善された混合器回路及び混合器を構成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の混合器は、
混合器であって、
第１のノードに接続される第１の差動トランジスタ対と、
前記第１の差動トランジスタ対に交差接続され、且つ第２のノードに接続される第２の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続される第３の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続され、且つ該第１のノードと該第２のノードとの間で測定された信号オフセットに基づいて、較正信号を生成するように構成されるフィードバック回路と、
前記第３の差動トランジスタ対に接続され、且つ前記較正信号に応答する変調入力回路と
を備える。
【０００８】
請求項７記載の回路は、
回路であって、
差動信号を有する部分回路と、
前記部分回路に接続され、且つ前記差動信号間のオフセットを測定すると共に、該測定に応答して較正信号を生成すると共に、該較正信号に応答して前記オフセットを低減するように構成されるフィードバック回路と
を備える。
【０００９】
請求項１６記載の方法は、
混合器を構成する方法であって、
前記混合器内部のオフセットを測定すること、
前記測定に応答して、較正信号を生成すること、及び
前記較正信号で前記混合器を制御して、前記オフセットを低減すること
を含む。
【発明の効果】
【００１０】
本発明によれば、改善された混合器回路及び混合器を構成する方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
一実施の形態は、回路であって、差動信号を有する部分回路と、部分回路に接続されるフィードバック回路とを備える、回路を含む。フィードバック回路は、差動信号間のオフセットを測定すると共に、測定に応答して較正信号を生成すると共に、較正信号に応答してオフセットを低減するように構成される。
【００１２】
図１は、一実施形態による、オフセット較正回路を有する混合器を示す図である。その混合器は、第１の差動対６０と、第２の差動対６２とを備える。第１の差動対６０は、トランジスタＱ９及びＱ１０を含み、ノードＮ７に接続される。第２の差動対６２は、トランジスタＱ１１及びＱ１２を含み、ノードＮ８に接続される。差動対６０及び６２は、互いに交差接続される。したがって、Ｑ９のコレクタは、ノード１１を通して、Ｑ１１のコレクタに接続される。同様に、Ｑ１０のコレクタは、ノード１２を通して、Ｑ１２のコレクタに接続される。混合器のための差動局部発振器入力（differential local oscillator input）ＶＬＯが、トランジスタＱ９〜Ｑ１２に接続される。抵抗器Ｒ５が、ノードＮ１１に接続される。抵抗器Ｒ６が、ノードＮ１２に接続される。ノードＮ１１及びＮ１２が、混合器のための差動ＲＦ出力ＶＲＦを形成する。
【００１３】
入力段１２が、ノードＮ７及びＮ８に接続され、較正信号６１及び入力信号６５を受信するように構成される。入力段１２では、トランジスタＱ１３及びＱ１４がそれぞれ、ノードＮ７及びノードＮ８に接続され、電流源６６に接続される。変調入力回路６４が、トランジスタＱ１３及びＱ１４に接続される。変調入力回路６４は、入力信号６５及び較正信号６１を合成し、第１の出力ＯＵＴ１及び第２の出力ＯＵＴ２を生成するように構成される。第１の出力ＯＵＴ１及び第２の出力ＯＵＴ２はそれぞれ、トランジスタＱ１３及びＱ１４を駆動する。
【００１４】
変調入力回路６４は、種々の回路構成によって、入力信号６５及び較正信号６１を合成することができる。たとえば、入力信号６５として、差動入力信号を用いることができる。抵抗器網が、較正信号と、差動入力信号の複数の信号のうちの１つとを合成することができ、オフセットが導入されることがある。したがって、変調入力回路６４の出力ＯＵＴ１及びＯＵＴ２として、差動入力信号がトランジスタＱ１３及びＱ１４に加えられるとき、オフセットが生じるであろう。較正信号６１によってオフセットが導入される結果として、ノードＮ１及びＮ２に先行する任意の成分又は信号に起因する電流Ｉ１とＩ２との間のオフセットが低減されるか、又は解消されることがある。
【００１５】
別の例では、較正信号６１は、差動入力信号の両方の信号に加えられることがある。たとえば、較正信号６１は、差動信号の第１の信号と合成され、第１の出力ＯＵＴ１を生成することができる。較正信号６１を反転した信号が、差動信号の第２の信号と合成されて、第２の出力ＯＵＴ２を生成することができる。こうして、較正信号は、トランジスタＱ１３及びＱ１４に別々に加えられる。
【００１６】
入力信号と較正信号とを合成する際に抵抗器を用いることが説明されてきたが、較正信号と入力信号とを合成するために、抵抗器以外の構成要素を含むか、又は抵抗器に加えて他の構成要素を含む、種々の他の回路構成が用いられることがあることは、当業者には理解されよう。たとえば、他の構成要素は、コンデンサ、トランジスタ、コイル、ダイオード、結合器等を含むことができる。
【００１７】
フィードバック回路１４がノードＮ７及びＮ８、並びに入力段１２に接続される。フィードバック回路は、較正信号６１を生成するように構成される。フィードバック回路１４は、トランジスタＱ１５及びＱ１６と、抵抗器Ｒ７及びＲ８と、較正信号発生器６６とを含む。トランジスタＱ１５はノードＮ９、較正モード回路７０及びノードＮ７に接続される。トランジスタＱ１６はノードＮ１０、較正モード回路７０及びノードＮ８に接続される。抵抗器Ｒ７は、ノードＮ９と電源６７との間に接続される。抵抗器Ｒ８は、ノードＮ１０と電源６７との間に接続される。較正信号発生器６６は、ノードＮ９及びＮ１０、並びに変調入力回路６４に接続される。較正信号発生器６６は、較正信号６１を生成するように構成される。一実施形態では、較正信号発生器６６は、ノードＮ９上の第１の電圧及びノードＮ１０上の第２の電圧に応答して、較正信号６１を生成するように構成される。
【００１８】
較正モード回路１６は、フィードバック回路１４に接続され、較正モード信号６３を生成するように構成することができる。較正モード信号６３は、較正モード及び動作モードを含む、動作に関する多数のモードを指示することができる。フィードバック回路１４は、較正モード信号６３に応答して動作するように構成される。この例では、フィードバック回路１４は、較正モード信号が較正モードを指示するときに、第１の電流及び第２の電流に基づいて、較正信号６１を生成するように構成される。また、フィードバック回路１４は、較正モード信号６３が動作モードを指示するときに、較正信号６１を保持するように構成される。
【００１９】
トランジスタＱ１３及びＱ１４として、そうする必要はないが、相対的に大きなデバイスを用いることができる。そのようにサイズを大きくして使用することで、電流Ｉ１とＩ２との間の不整合を改善することができる。しかしながら、そのような整合は、トランジスタＱ１３及びＱ１４に先行する信号パス内の構成要素によって導入される不整合には作用しないであろう。それでもフィードバック回路１４を用いて、他のデバイスのサイズを大きくすることなく、電流Ｉ１とＩ２との間のＤＣオフセットをさらに低減し、整合を改善することができる。したがって、信号パス内にさらなる大きなデバイスを用いてオフセットを低減する回路と比べて、いくつかのデバイスのサイズを大きくする場合であっても、結果として生成されるチップ面積がそれでも低減される。
【００２０】
抵抗器Ｒ７及びＲ８のサイズを大きくして、整合を改善することができる。さらに、種々の構成要素の整合を改善する際に、サイズを大きくすることが説明されてきたが、所望により、デバイスの配置又はレイアウトのような他の整合技術を用いることができることは当業者には理解されよう。
【００２１】
混合器オフセットを較正するための一実施形態は、以下のように動作する。局部発振器信号が、ＶＬＯとして、トランジスタＱ９〜Ｑ１２に加えられる。この例では、ＶＬＯは、所望のように変調するための搬送波である。変調入力回路６４に入力が加えられる。変調入力回路６４は、入力信号６５及び較正信号６１に基づいて、トランジスタＱ１３及びＱ１４を駆動する。結果として、入力信号６５に基づいて、電流Ｉ１及びＩ２が変調される。
【００２２】
上記のように、電流Ｉ１とＩ２との間にＤＣオフセットが生じることがある。較正モードでは、較正モード信号６３が、較正モード回路１６からハイに駆動される。結果として、図４に示されるフィードバック回路１４のトランジスタＱ７及びＱ８がオンに切り替えられる。電流Ｉ１及びＩ２の少なくとも一部が、フィードバック回路１４に向かって向きを変更される。実際には、較正モードでは、電流Ｉ１及びＩ２の或る量から全ての量がフィードバック回路１４に流れることになるが、以下の説明は、電流Ｉ１及びＩ２の全ての量がフィードバック回路１４に向かって向きを変更されるかのような動作を記述する。フィードバック回路１４に向かって向きを変更されるような電流Ｉ１及びＩ２を参照することは、電流の任意の部分を指すことがあることは当業者には理解されよう。
【００２３】
この例では、トランジスタＱ１５及びＱ１６がオンに切り替えられるとき、電流Ｉ１及び電流Ｉ２がそれぞれ、抵抗器Ｒ７及びＲ８を通って流れる。結果として、ノードＮ９及びＮ１０上に電圧が生成され、その電圧はそれぞれ、電流Ｉ１及びＩ２に比例する。抵抗器Ｒ７及びＲ８の抵抗値が概ね等しいものと仮定すると、ノードＮ９及びＮ１０における電圧の差は、トランジスタＱ１５及びＱ１６を通って流れる電流の差に概ね比例するであろう。ノードＮ９及びＮ１０上の電圧間の任意のオフセットが、電流Ｉ１とＩ２との間のオフセットを反映し、その結果として、出力段１０のＶＲＦ出力において搬送波が漏れることがある。較正信号発生器６６が、較正信号６１を生成する。較正信号６１は、入力段１２の変調入力回路６４に加えられる。結果として、変調入力回路６４の出力が調整され、ノードＮ９及びＮ１０上の電圧間、結果として、電流Ｉ１とＩ２との間のＤＣオフセットが低減される。
【００２４】
抵抗器Ｒ７及びＲ８は、概ね抵抗値が等しいものとして説明されているが、抵抗器Ｒ７及びＲ８は、電流Ｉ１とＩ２との間のオフセットを検出するために、所望により異なる大きさにすることができる。たとえば、較正信号発生器６６は、ノードＮ９及びＮ１０上で異なる入力インピーダンス又はスケール電圧を有することがある。したがって、抵抗器Ｒ７及びＲ８は、フィードバック回路１４が電流Ｉ１と電流Ｉ２との間のオフセットを比較することができるように選択される抵抗値を有することができる。
【００２５】
こうして、電流Ｉ１及びＩ２を方向転換させることによって、電流Ｉ１とＩ２との間のＤＣオフセットを低減することができる。そのようなＤＣオフセットは、構成要素不整合、信号レベルの不均衡等を含む、種々の要因の結果として生じることがある。しかしながら、発生源に関係なく、又は個々の発生源がそれぞれ引き起こすＤＣオフセットの割合に関係なく、電流Ｉ１とＩ２との間のＤＣオフセットを低減することができる。
【００２６】
図２は、図１のフィードバック回路１４としての逐次比較回路３６の一例である。逐次比較回路３６は、コンパレータ３０と、逐次比較レジスタ（ＳＡＲ）３２と、デジタル／アナログコンバータ（ＤＡＣ）３４とを備える。コンパレータ３０は、ノードＮ７及びＮ８、並びにＳＡＲ３２に接続される。ＳＡＲ３２は、ＤＡＣ３４に接続される。ＤＡＣ３４は、較正信号６１を生成する。
【００２７】
一実施形態では、コンパレータ３０は、ノードＮ７を通って流れる電流と、ノード８を通って流れる電流とを比較する。コンパレータ３０は、図４の抵抗器Ｒ７及びＲ８と、トランジスタＱ１５及びＱ１６とを備え、ノードＮ９及びノードＮ１０上に電圧を生成することができる。その後、コンパレータ３０は、２つの電圧間の比較を生成し、その比較をＳＡＲ３２に出力する。
【００２８】
図１の構成要素が、図５のコンパレータ３０の潜在的な構成要素及び機能を記述するために用いられているが、他の構成要素及び比較技法が用いられることもある。たとえば、コンパレータ３０として、電流を電圧に変換するのではなく、電流Ｉ１及びＩ２を比較する電流コンパレータを用いることができる。
【００２９】
この例では、コンパレータ３０によって生成される比較は、電流Ｉ１及びＩ２のいずれが大きいかを指示するデジタル信号である。コンパレータ３０において比較が行われる度に、ＳＡＲ３２の１ビットが更新される。更新されたＳＡＲ３２はＤＡＣ３４を駆動する。ＤＡＣ３４は、較正信号６１を生成する。結果として、電流Ｉ１とＩ２との間のオフセットが調整される。そのシーケンスは繰り返され、ＳＡＲ３２の全てのビットが求められるまで、更新されたオフセットを用いて新たな比較が生成される。ＳＡＲ３２の最終的な結果、及びＤＡＣ３４から結果として生じる較正信号６１は、ノードＮ１の電流とＮ２の電流との間の低減されたＤＣオフセットである。
【００３０】
図３は、図１のフィードバック回路１４の別の例を示す図である。図３に示されるフィードバック回路１４は、アナログ制御回路４０と、トラック・アンド・ホールド回路４６とを備える。アナログ制御回路は、増幅器４２と、フィルタ４４とを備える。増幅器４２は、ノードＮ７とＮ８との間の差を増幅する。先に説明されたように、そのような差は、電圧差又は電流差とすることができる。増幅された出力は、フィルタ４４においてフィルタリングされる。
【００３１】
この例では、フィルタ４４は、増幅器４２とは別のものであるように示される。しかしながら、増幅器４２の周波数応答が、フィルタ４４の所望の周波数応答を形成するように、フィルタ４４を増幅器４４と一体的に構成することができることは当業者には理解されよう。さらに、ローパスフィルタのための記号が図６には示されているが、フィルタは、フィードバック回路１４の所望の応答を達成するために、所望の任意の形状を有することができる。
【００３２】
別の例では、フィルタリングされた出力は、トラック・アンド・ホールド回路４６を駆動する。トラック・アンド・ホールド回路４６は、較正モード信号６３に応答する。較正モードでは、トラック・アンド・ホールド回路４６はトラックモードにある。結果として、トラック・アンド・ホールド回路４６の出力は、入力を追跡する。したがって、フィルタ４４の出力が、トラック・アンド・ホールド回路４６を通って、較正信号６１になる。
【００３３】
較正信号６１が安定した後に、トラック・アンド・ホールド回路４６はホールドモードに入ることができる。たとえば、較正モード信号６３が動作モードに遷移することができ、それに応答して、トラック・アンド・ホールド回路４６がホールドモードに入る。したがって、較正モード中にノードＮ７及びＮ８上の信号からの差を結果として最小にした定常状態の較正信号６１が、動作モードにおいて保持されるであろう。
【００３４】
その回路は、動作モードから較正モードに切り替えられ、その結果、オフセットを最小に保つために、新たな較正信号６１を生成できるようになる。たとえば、混合器がワイヤレスデバイスのためのアップコンバート用混合器として用いられる場合には、そのようなモード切替は、送信間の時間中に行われることがある。較正モード中の送信間に、較正信号６１が生成され、ＤＣオフセットが低減される。送信中に、較正信号６１は、較正モードにおいて与えられる状態に保持され、低減されたＤＣオフセットが保持される。
【００３５】
これまでに動作モード及び較正モードが説明されてきたが、回路のモードは、そのようなモードには限定されない。さらに、そのようなモードの名称は単に、較正信号が変更されることがある実施形態において区別を行うために選択された。したがって、較正モードでも、回路が依然として動作し続けることがあり、動作モードにおいても、回路が依然として較正されることがある。
【００３６】
図４は、図１のフィードバック回路の別の例を示す図である。図４に示されるフィードバック回路１４は、第１のアナログ／デジタルコンバータ（ＡＤＣ）５０及び第２のＡＤＣ５２と、デジタル信号プロセッサ（ＤＳＰ）５４と、ＤＡＣ５６とを備える。ＡＤＣ５０及び５２はＤＳＰ５４に接続される。ＤＳＰ５４はＤＡＣ５６に接続される。ＤＡＣ５６は、較正信号を生成する。
【００３７】
ＡＤＣ５０及び５２はノードＮ７及びＮ８をサンプリングする。先に説明されたように、ノードＮ７及びＮ８からの信号は、電圧又は電流とすることができる。そのような信号をデジタル化するために、ＡＤＣ５０及び５２、並びに任意のフロントエンド回路を適当に選択することができる。たとえば、ノードＮ１及びＮ２からの信号が電流である場合には、ＡＤＣ５０及び５２として、電流入力ＡＤＣを用いることができる。ノードＮ１及びＮ２からの信号の形式に関係なく、それらの信号は、それぞれのＡＤＣ５０及び５２においてデジタル化される。
【００３８】
ＤＳＰ５４は、較正信号６１のデジタル化された信号を生成する。上記のように、較正信号６１は、較正モードにおいて生成され、動作モードにおいて保持されることができる。ＤＳＰ５４は、較正モード信号６３のための入力を有することができる。したがって、ＤＳＰ５４は、動作モードにおいて、デジタル化された較正信号を保持することができる。ＤＡＣ５６は、デジタル化された較正信号から較正信号６１を生成する。
【００３９】
ＤＳＰ５４を用いるとき、任意の態様の技法を用いて、電流Ｉ１とＩ２との間のオフセットを低減することができる。たとえば、上記のアナログ制御回路４０は、ＤＳＰ５４内で実現されるデジタル制御ループで近似することができる。別法では、上記の逐次比較回路３６は、ＤＳＰ５４の中で実現することができる。さらに、ノードＮ１及びＮ２からのデジタル化された信号に応答して、ＤＳＰにおいて任意のデジタル制御技法を実施して、デジタル化された較正信号を調整することができる。
【００４０】
ＡＤＣ５０及び５２、並びにＤＡＣ５６は、ＤＳＰ５４とは別個であるように示されているが、ＡＤＣ５０及び５２、並びにＤＡＣ５６の任意の組み合わせを、ＤＳＰ５４の一部にすることができる。さらに、ＤＳＰ５４は、デジタル信号処理のためだけに設計されるプロセッサである必要はない。たとえば、ＤＳＰ５４として、汎用プロセッサを用いることができる。さらに、ＤＳＰ５４は、デジタル信号プロセッサと呼ばれる必要はない。デジタル信号を操作することができる任意の回路をＤＳＰ５４として用いることができる。たとえば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）等をＤＳＰ５４として用いることができる。
【００４１】
上記のように、較正信号６１は、較正モード中に生成することができる。混合器が動作モードにおいて動作しているとき、較正信号６１を保持することができる。別法では、較正回路は絶えず動作することがある。上記のように、アナログフィルタ及びデジタルフィルタの種々の実施態様を用いることができる。それらのフィルタは、制御ループのオフセット低減効果が変調入力信号に影響を及ぼさないように実現することができる。たとえば、或る特定の変調入力信号が、特定の周波数、たとえば１０キロヘルツ（ＫＨｚ）未満で重要な周波数成分を含まない場合には、１０ＫＨｚ未満のカットオフ周波数を有するように、制御ループの帯域幅を選択することができる。こうして、ＤＣから制御ループのカットオフ周波数までの周波数を有する電流Ｉ１及びＩ２の差の周波数成分を低減することができる。しかしながら、カットオフ周波数よりも高い、電流Ｉ１及びＩ２に寄与する変調入力信号の周波数成分は影響を及ぼされないであろう。結果として、電流Ｉ１とＩ２との間のＤＣオフセットを絶えず低減することができる。
【００４２】
図５は、別の実施形態による、オフセットを較正するための回路を示す図である。その回路は、ノードＮ１及びノードＮ２に接続される出力段１０を備える。入力段１２が、ノードＮ１及びノードＮ２に接続される。入力段１２は、入力信号１１を受信するように構成される。フィードバック回路１４が、ノードＮ１、ノードＮ２及び入力段１２に接続される。フィードバック回路は、較正信号１３を生成するように構成される。
【００４３】
図１の構成要素は混合器の一部として説明されているが、他の構成要素が入力段１２及び出力段１０を形成することもできる。たとえば、混合器以外で用いるためのアナログ乗算器、又はギルバートセルの他の実施態様若しくは応用形態が、電流Ｉ１とＩ２との間にＤＣオフセットがある結果として、出力信号１７が不均衡になるノードＮ１及びＮ２を含むことができる。
【００４４】
さらに、本開示全体を通して、電流を参照する際に、用語「〜から」、「〜に」、「〜の中に」及び他の方向に関する用語が用いられることがあるが、或る実施形態では、電流の方向が反対になるように構成要素が用いられることがあることは、当業者には理解されよう。たとえば、一実施形態では、入力段１２から流れ出るように電流が示されることがある。別の実施形態では、電流が入力段１２に流れ込むことがある。さらに、一実施形態における全ての電流が、必ずしも同じように反対にされる必要がないことがある。
【００４５】
図６は、別の実施形態による、混合器オフセットを較正することを示す流れ図である。８０において、混合器の内部のオフセットが測定される。８０における測定は、種々の技法を用いて実行されることができる。たとえば、電流が電圧に変換されることができ、電圧が比較されることができる。別法では、電流がそのまま比較されることがある。さらに、比較のために用いられる任意のそのような電流又は電圧はデジタル化され、デジタル化された値が比較されることがある。この説明において用いられるときに、８０の測定のために第１の電流及び第２の電流を比較することは、デジタル測定を含むことがある。したがって、その測定は、２つ以上の取り得る状態を有するデジタル出力を生成することがある。別法では、８０の第１の電流及び第２の電流は、アナログ測定を含むことがある。したがって、その測定は、取り得る出力状態の連続したスペクトルを有するアナログ出力を生成することがある。
【００４６】
その測定に応答して、８２において較正信号が生成される。較正信号は種々の方法において生成されることができる。たとえば、先に説明したように、８２の較正信号は、アナログ技法、デジタル技法又はそのような技法の組み合わせによって生成されることができる。
【００４７】
８４では、較正信号を用いて、混合器が、オフセットを低減するように制御される。混合器のオフセットを制御するために、入力段の少なくとも１つの信号が変更されることがある。そのような変更は、加算すること、減算すること、又は較正信号と入力段における信号とを他の方法で合成することを含むことができる。較正信号は、ただ１つの信号を変更することがあるか、又は入力段の多数の信号を変更することがある。たとえば、差動入力段の場合、２つの入力信号が入力段を駆動する。したがって、入力段において２つの信号が存在するときに、それら２つの入力信号が、較正信号によって変更されることがある。詳細には、差動信号の場合、８４において、差動信号のうちの第１の信号を増加し、差動信号のうちの第２の信号を減少して、混合器内のオフセットを低減することができる。
【００４８】
８０におけるオフセットの測定、８２における較正信号の生成、及び８４における混合器の制御は、混合器のオフセットを最小限に抑えるように繰り返すことができる。
【００４９】
図７は、別の実施形態による、混合器オフセットを較正するために、レジスタが如何に更新されるかを示す流れ図である。８６では、８０の測定に応答して、レジスタ内の値が更新される。この値は、８８において、較正信号を生成するために用いられる。一例では、上記のように、較正信号は、逐次比較レジスタ（ＳＡＲ）を用いて生成されることがある。したがって、８０の測定に応答して、ＳＡＲの１ビットが更新される。ＳＡＲ内の値は、較正信号を生成するために用いられる。
【００５０】
図８は、別の実施形態による、種々のモードにおいて混合器オフセットが如何に較正されるかを示す流れ図である。先に説明したように、混合器は、較正モード及び動作モードを含む、種々のモードにおいて動作することができる。９０では、モードが較正モードであるか否かが判定される。モードが較正モードである場合には、先に説明したように、８０においてオフセットが測定され、８２において較正信号が生成され、８４において混合器が制御される。
【００５１】
対照的に、モードが較正モードでない場合には、９２において、較正信号が保持される。較正モードは、種々の技法を用いて保持することができる。たとえば、先に説明したように、アナログ制御ループが較正信号を生成する場合、９２において較正信号を保持するために、アナログのトラック・アンド・ホールド回路がアナログ較正信号を保持することができる。別法では、デジタル制御ループが用いられる場合には、較正信号を生成するために用いられるデジタル化された値を一定に保持することができる。さらに、アナログ技法及びデジタル技法の組み合わせを用いることもできる。たとえば、較正モード中に、アナログ較正信号をデジタル化することができる。動作モードにおいて、最後にデジタル化された較正信号を用いて、較正信号を生成し、したがってそれを保持することができる。
【００５２】
動作モードでは、混合器の入力段からの第１の電流及び第２の電流が、混合器の出力段まで流れる。８０においてオフセットの測定を行うために、９４において、第１の電流及び第２の電流のうちの少なくとも一部を、較正信号フィードバック回路に方向転換させることができる。たとえば、較正モードに入るとき、第１の電流及び第２の電流がトランジスタに接続される抵抗を通って流れるように、トランジスタがオンに切り替えられる。こうして、第１及び第２の電流が、９４において方向転換され、８０において測定される。
【００５３】
図面では１つのタイプのトランジスタが示されているが、上記のトランジスタとして、任意のタイプを用いることができる。たとえば、それらのトランジスタとして、バイポーラ（ＮＰＮ又はＰＮＰ）、金属酸化膜半導体ＭＯＳ（Ｎチャネル又はＰチャネル）等を用いることができる。
【００５４】
明確にするために、広く知られており且つ本発明とは無関係である、改善された解決策と、それを設計及び製造する方法との細部の多くが、以下の説明から省略されている。
【００５５】
さらに、本明細書全体を通して、「一実施形態」又は「一例」を参照することは、その実施形態との関連で説明される特定の機構、構造又は特徴が、少なくとも一実施形態に含まれるが、必ずしも全ての実施形態に含まれる必要はないことを意味する。それゆえ、本明細書の種々の部分において、「一実施形態（an embodiment）」、又は「一実施形態（one embodiment）」、又は「別の実施形態」が２回以上参照されても、必ずしも全てが同じ実施形態を参照するのではないことははっきりと理解されたい。さらに、特定の機構、構造又は特徴は、本発明の１つ又は複数の実施形態において相応しいように組み合わせることができる。
【００５６】
同様に、実施形態のこれまでの説明では、本開示を簡素にし、本発明の種々の態様のうちの１つ又は複数を理解するのを助けるために、本発明の種々の特徴が単一の実施形態、図面又はその説明の中にまとめられることがあることは理解されたい。しかしながら、これは、開示のこの方法が、各請求項において明確に列挙される特徴よりも多くの特徴が必要とされることを意図するものと解釈されるべきではない。したがって、添付の特許請求の範囲は、この詳細な説明の中に明確に援用されており、各請求項は、そのままで本発明の別個の実施形態として成り立つ。さらに、特定の実施形態が説明されてきたが、添付の特許請求の範囲から逸脱することなく、種々の変更を加えることができることは当業者には理解されよう。
【図面の簡単な説明】
【００５７】
【図１】一実施形態による、オフセット較正回路を有する混合器を示す図である。
【図２】図１のフィードバック回路の別の例を示す図である。
【図３】図１のフィードバック回路の別の例を示す図である。
【図４】図１のフィードバック回路の別の例を示す図である。
【図５】別の実施形態による、オフセットを較正するための回路を示す図である。
【図６】別の実施形態による、混合器オフセットが如何に較正されるかを示す流れ図である。
【図７】別の実施形態による、混合器オフセットを較正するために、レジスタが如何に更新されるかを示す流れ図である。
【図８】別の実施形態による、種々のモードにおいて混合器オフセットが如何に較正されるかを示す流れ図である。
【特許請求の範囲】
【請求項１】
混合器であって、
第１のノードに接続される第１の差動トランジスタ対と、
前記第１の差動トランジスタ対に交差接続され、且つ第２のノードに接続される第２の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続される第３の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続され、且つ該第１のノードと該第２のノードとの間で測定された信号オフセットに基づいて、較正信号を生成するように構成されるフィードバック回路と、
前記第３の差動トランジスタ対に接続され、且つ前記較正信号に応答する変調入力回路と
を備える、混合器。
【請求項２】
前記フィードバック回路に接続され、且つ較正モード信号を生成するように構成される較正モード回路をさらに備え、
前記フィードバック回路は、前記較正モード信号が較正モードを指示するときに、前記測定されたオフセット信号に基づいて前記較正信号を生成するようにさらに構成され、且つ前記較正モード信号が動作モードを指示するときに、前記較正信号を保持するようにさらに構成される、請求項１に記載の混合器。
【請求項３】
前記フィードバック回路は、
電源と第３のノードとの間に接続される第１の抵抗器と、
前記電源と第４のノードとの間に接続される第２の抵抗器と、
前記第１のノードと前記第３のノードとの間に接続される第１のトランジスタと、
前記第２のノードと前記第４のノードとの間に接続される第２のトランジスタと
をさらに備える、請求項１に記載の混合器。
【請求項４】
前記フィードバック回路は、前記第３のノード上の第１の電圧、及び前記第４のノード上の第２の電圧に応答して、前記較正信号を生成するようにさらに構成される、請求項３に記載の混合器。
【請求項５】
前記フィードバック回路は、前記第１の電圧及び前記第２の電圧が概ね等しくなるまで、較正モードにおいて前記較正信号を調整するようにさらに構成される、請求項４に記載の混合器。
【請求項６】
前記フィードバック回路は、逐次比較フィードバックループをさらに備える、請求項５に記載の混合器。
【請求項７】
回路であって、
差動信号を有する部分回路と、
前記部分回路に接続され、且つ前記差動信号間のオフセットを測定すると共に、該測定に応答して較正信号を生成すると共に、該較正信号に応答して前記オフセットを低減するように構成されるフィードバック回路と
を備える、回路。
【請求項８】
前記部分回路は、
第３のノードと第１のノードとの間に接続される第１のトランジスタと、
第４のノードと前記第１のノードとの間に接続される第２のトランジスタと、
前記第３のノードと第２のノードとの間に接続される第３のトランジスタと、
前記第４のノードと前記第２のノードとの間に接続される第４のトランジスタと、
前記第３のノードと電源との間に接続される第１の抵抗器と、
前記第４のノードと前記電源との間に接続される第２の抵抗器と
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項９】
前記部分回路は、
前記較正信号及び入力信号を受信すると共に、前記較正信号及び該入力信号に応答して第１の出力及び第２の出力を生成するように構成される変調入力回路と、
第１のノードに接続され、前記第１の出力に応答する第１のトランジスタと、
第２のノードに接続され、前記第２の出力に応答する第２のトランジスタと
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１０】
前記フィードバック回路は、
電源と第３のノードとの間に接続される第１の抵抗器と、
前記電源と第４のノードとの間に接続される第２の抵抗器と、
前記第３のノードと前記第１のノードとの間に接続される第１のトランジスタと、
前記第４のノードと前記第２のノードとの間に接続される第２のトランジスタと、
前記第３のノード上の第１の電圧、及び前記第４のノード上の第２の電圧に応答して、前記較正信号を生成するように構成される較正信号発生器と
をさらに備える、請求項７に記載の回路。
【請求項１１】
前記第１のトランジスタ及び前記第２のトランジスタに接続され、且つ較正モード信号を生成するように構成される較正モード回路をさらに備え、
前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記較正モード信号に応答する、請求項１０に記載の回路。
【請求項１２】
前記フィードバック回路は、
第１のノード及び第２のノードに接続され、且つ前記較正信号を生成するように構成される逐次比較回路をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１３】
前記フィードバック回路は、
第１のノード及び第２のノードに接続され、且つ制御信号を生成するように構成されるアナログ制御回路と、
前記アナログ制御回路に接続され、且つ前記制御信号を追跡及び保持し、前記較正信号を生成するように構成されるトラック・アンド・ホールド回路と
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１４】
前記フィードバック回路は、
第１のノードに接続され、且つ該第１のノードに応答して第１のデジタル信号を生成するように構成される第１のアナログ／デジタルコンバータと、
第２のノードに接続され、且つ該第２のノードに応答して第２のデジタル信号を生成するように構成される第２のアナログ／デジタルコンバータと、
前記第１のアナログ／デジタルコンバータ及び前記第２のアナログ／デジタルコンバータに接続され、且つデジタル化された較正信号を生成するように構成されるデジタル信号処理回路と、
前記デジタル信号処理回路に接続され、且つ前記デジタル化された較正信号に応答して、前記較正信号を生成するように構成されるデジタル／アナログコンバータと
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１５】
前記フィードバック回路は、較正モードにおいて前記較正信号を調整するように構成され、
前記フィードバック回路は、動作モードにおいて前記較正信号のレベルを保持するように構成される、請求項７に記載の回路。
【請求項１６】
混合器を構成する方法であって、
前記混合器内部のオフセットを測定すること、
前記測定に応答して、較正信号を生成すること、及び
前記較正信号で前記混合器を制御して、前記オフセットを低減すること
を含む、方法。
【請求項１７】
前記測定に応答して、レジスタ内の値を更新すること、及び
前記レジスタ内の前記値に対応する前記較正信号を生成すること
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記較正信号を生成することは、
較正モードにおいて前記較正信号を生成すること、及び
動作モードにおいて前記較正信号を保持すること
をさらに含む、請求項１６に記載の方法。
【請求項１９】
第１の差動トランジスタの第１のノードの第１の電流と第２の差動トランジスタの第２のノードの第２の電流とを比較することによって、前記較正信号を生成すること、並びに
前記第１の電流及び前記第２の電流が概ね等しくなるまで、前記較正信号を調整すること
をさらに含む、請求項１６に記載の方法。
【請求項２０】
較正モードに入ること、並びに
第１の電流及び第２の電流のうちの少なくとも一部を、前記混合器から較正信号フィードバック回路に方向転換させること
をさらに含む、請求項１６に記載の方法。
【請求項１】
混合器であって、
第１のノードに接続される第１の差動トランジスタ対と、
前記第１の差動トランジスタ対に交差接続され、且つ第２のノードに接続される第２の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続される第３の差動トランジスタ対と、
前記第１のノード及び前記第２のノードに接続され、且つ該第１のノードと該第２のノードとの間で測定された信号オフセットに基づいて、較正信号を生成するように構成されるフィードバック回路と、
前記第３の差動トランジスタ対に接続され、且つ前記較正信号に応答する変調入力回路と
を備える、混合器。
【請求項２】
前記フィードバック回路に接続され、且つ較正モード信号を生成するように構成される較正モード回路をさらに備え、
前記フィードバック回路は、前記較正モード信号が較正モードを指示するときに、前記測定されたオフセット信号に基づいて前記較正信号を生成するようにさらに構成され、且つ前記較正モード信号が動作モードを指示するときに、前記較正信号を保持するようにさらに構成される、請求項１に記載の混合器。
【請求項３】
前記フィードバック回路は、
電源と第３のノードとの間に接続される第１の抵抗器と、
前記電源と第４のノードとの間に接続される第２の抵抗器と、
前記第１のノードと前記第３のノードとの間に接続される第１のトランジスタと、
前記第２のノードと前記第４のノードとの間に接続される第２のトランジスタと
をさらに備える、請求項１に記載の混合器。
【請求項４】
前記フィードバック回路は、前記第３のノード上の第１の電圧、及び前記第４のノード上の第２の電圧に応答して、前記較正信号を生成するようにさらに構成される、請求項３に記載の混合器。
【請求項５】
前記フィードバック回路は、前記第１の電圧及び前記第２の電圧が概ね等しくなるまで、較正モードにおいて前記較正信号を調整するようにさらに構成される、請求項４に記載の混合器。
【請求項６】
前記フィードバック回路は、逐次比較フィードバックループをさらに備える、請求項５に記載の混合器。
【請求項７】
回路であって、
差動信号を有する部分回路と、
前記部分回路に接続され、且つ前記差動信号間のオフセットを測定すると共に、該測定に応答して較正信号を生成すると共に、該較正信号に応答して前記オフセットを低減するように構成されるフィードバック回路と
を備える、回路。
【請求項８】
前記部分回路は、
第３のノードと第１のノードとの間に接続される第１のトランジスタと、
第４のノードと前記第１のノードとの間に接続される第２のトランジスタと、
前記第３のノードと第２のノードとの間に接続される第３のトランジスタと、
前記第４のノードと前記第２のノードとの間に接続される第４のトランジスタと、
前記第３のノードと電源との間に接続される第１の抵抗器と、
前記第４のノードと前記電源との間に接続される第２の抵抗器と
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項９】
前記部分回路は、
前記較正信号及び入力信号を受信すると共に、前記較正信号及び該入力信号に応答して第１の出力及び第２の出力を生成するように構成される変調入力回路と、
第１のノードに接続され、前記第１の出力に応答する第１のトランジスタと、
第２のノードに接続され、前記第２の出力に応答する第２のトランジスタと
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１０】
前記フィードバック回路は、
電源と第３のノードとの間に接続される第１の抵抗器と、
前記電源と第４のノードとの間に接続される第２の抵抗器と、
前記第３のノードと前記第１のノードとの間に接続される第１のトランジスタと、
前記第４のノードと前記第２のノードとの間に接続される第２のトランジスタと、
前記第３のノード上の第１の電圧、及び前記第４のノード上の第２の電圧に応答して、前記較正信号を生成するように構成される較正信号発生器と
をさらに備える、請求項７に記載の回路。
【請求項１１】
前記第１のトランジスタ及び前記第２のトランジスタに接続され、且つ較正モード信号を生成するように構成される較正モード回路をさらに備え、
前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記較正モード信号に応答する、請求項１０に記載の回路。
【請求項１２】
前記フィードバック回路は、
第１のノード及び第２のノードに接続され、且つ前記較正信号を生成するように構成される逐次比較回路をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１３】
前記フィードバック回路は、
第１のノード及び第２のノードに接続され、且つ制御信号を生成するように構成されるアナログ制御回路と、
前記アナログ制御回路に接続され、且つ前記制御信号を追跡及び保持し、前記較正信号を生成するように構成されるトラック・アンド・ホールド回路と
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１４】
前記フィードバック回路は、
第１のノードに接続され、且つ該第１のノードに応答して第１のデジタル信号を生成するように構成される第１のアナログ／デジタルコンバータと、
第２のノードに接続され、且つ該第２のノードに応答して第２のデジタル信号を生成するように構成される第２のアナログ／デジタルコンバータと、
前記第１のアナログ／デジタルコンバータ及び前記第２のアナログ／デジタルコンバータに接続され、且つデジタル化された較正信号を生成するように構成されるデジタル信号処理回路と、
前記デジタル信号処理回路に接続され、且つ前記デジタル化された較正信号に応答して、前記較正信号を生成するように構成されるデジタル／アナログコンバータと
をさらに備え、
前記差動信号は前記第１のノード及び前記第２のノードの中を通る、請求項７に記載の回路。
【請求項１５】
前記フィードバック回路は、較正モードにおいて前記較正信号を調整するように構成され、
前記フィードバック回路は、動作モードにおいて前記較正信号のレベルを保持するように構成される、請求項７に記載の回路。
【請求項１６】
混合器を構成する方法であって、
前記混合器内部のオフセットを測定すること、
前記測定に応答して、較正信号を生成すること、及び
前記較正信号で前記混合器を制御して、前記オフセットを低減すること
を含む、方法。
【請求項１７】
前記測定に応答して、レジスタ内の値を更新すること、及び
前記レジスタ内の前記値に対応する前記較正信号を生成すること
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記較正信号を生成することは、
較正モードにおいて前記較正信号を生成すること、及び
動作モードにおいて前記較正信号を保持すること
をさらに含む、請求項１６に記載の方法。
【請求項１９】
第１の差動トランジスタの第１のノードの第１の電流と第２の差動トランジスタの第２のノードの第２の電流とを比較することによって、前記較正信号を生成すること、並びに
前記第１の電流及び前記第２の電流が概ね等しくなるまで、前記較正信号を調整すること
をさらに含む、請求項１６に記載の方法。
【請求項２０】
較正モードに入ること、並びに
第１の電流及び第２の電流のうちの少なくとも一部を、前記混合器から較正信号フィードバック回路に方向転換させること
をさらに含む、請求項１６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００９−５１０８４１（Ｐ２００９−５１０８４１Ａ）
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−５３２４４２（Ｐ２００８−５３２４４２）
【出願日】平成１８年９月２２日（２００６．９．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３７０９２
【国際公開番号】ＷＯ２００７／０３８３３３
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１８年９月２２日（２００６．９．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３７０９２
【国際公開番号】ＷＯ２００７／０３８３３３
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
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