画像データ処理装置
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、処理装置と、画像記憶装置と、両者の間に置かれた画像キャッシュ制御装置とを備えた画像データ処理装置に関し、特に、画像キャッシュ制御装置が備えているキャッシュバッファのヒット率を高めることにより、リード，ライト処理を高速に行えるようにした画像データ処理装置に関する。
【０００２】
【従来の技術】従来から、リード，ライト処理を高速化するため、処理装置と画像記憶装置との間にキャッシュバッファを備えた画像キャッシュ制御装置を配置するようにした画像データ処理装置が知られている。
【０００３】ところで、画像記憶装置に２次元画面イメージを格納する場合、従来は、一般に、第１水平走査線上のｉ個の画素データを画像記憶装置の０番地〜（ｉ−１）番地に格納し、第２水平走査線上のｉ個の画素データを画像記憶装置のｉ番地〜（２ｉ−１）番地に格納するというように、画像記憶装置の連続したアドレスに第１水平走査線から最後の水平走査線までの画素データを順番に格納するようにしている。
【０００４】このため、処理装置と画像記憶装置との間に画像キャッシュ制御装置を配置した従来の画像データ処理装置では、連続した所定本数分の水平走査線のデータを単位データとして、画像記憶装置からキャッシュバッファへのデータのロード及びキャッシュバッファから画像記憶装置への書き戻しを行っていた。つまり、キャッシュバッファには、連続した所定本数分の水平走査線のデータを単位にして画像記憶装置に格納されているデータの写しが格納されることになる。
【０００５】
【発明が解決しようとする課題】ところで、画像データ処理装置に於いては、処理装置から画像記憶装置へのリード，ライト操作は、画像描画処理の特性上、２次元画面イメージ上の特定の複数の部分２次元領域に集中する傾向がある。つまり、画像描画処理に於いては、２次元画像イメージ上の特定の複数の部分２次元領域に対してリードモディファイライト操作が頻繁に行われるので、上記部分２次元領域に対してリード，ライト操作が頻繁に行われることになる。
【０００６】今、例えば、図６に示す２次元画面イメージ中の図形６１，６２に対してリードモディファイライト操作が行われる場合を考えてみる。上述した従来の技術は、連続した所定本数分の水平走査線のデータを単位データにしてキャッシュバッファに写しを格納するようにしているので、図形６１，６２の画素データを含む単位データの数はかなり多くなる。従って、キャッシュバッファに、図形６１，６２の画素データを含む単位データの写しを全て格納しておくことは難しい。このため、図形６１，６２に対するリードモディファイライト操作が頻繁に行われると、ミスヒットが頻繁に発生する可能性が高くなる。つまり、連続した所定本数分の水平走査線のデータを単位データとしている従来の技術では、ミスヒットが頻繁に発生しやすく、ミスヒットが発生すると、画像記憶装置からキャッシュバッファへのデータのロードや、キャッシュバッファから画像記憶装置への書き戻しを行わなければならないので、リード，ライト処理が遅くなるという問題があった。
【０００７】そこで、本発明の目的は、キャッシュバッファのヒット率を高めることによりリード，ライト処理を高速に行えるようにした画像データ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成するため、処理装置と、画像記憶装置と、前記処理装置と前記画像記憶装置との間に置かれる画像キャッシュ制御装置とを備えた画像データ処理装置に於いて、前記画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有し、前記画像キャッシュ制御装置は、前記複数の矩形データ格納領域の内の、一部の矩形データ格納領域に格納されているデータの写しが格納されるキャッシュバッファと、前記処理装置が出力した、前記２次元画面イメージ上の或る画素を示すアドレスに基づいて、前記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び前記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する領域アドレス算出部と、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在する場合は、前記領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいて前記キャッシュバッファをアクセスし、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在しない場合は、必要に応じて前記キャッシュバッファに格納されている写しを前記画像記憶装置に書き戻した後、前記領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置中の矩形データ格納領域に格納されているデータを前記キャッシュバッファへロードする制御部とを備えている。
【０００９】この構成に於いては、画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有している。
【００１０】処理装置が２次元画面イメージ上の或る画素をアクセスするためにアドレスを出力すると、画像キャッシュ制御装置では、領域アドレス算出部が、上記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び上記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する。そして、制御部は、処理装置から出力されたアドレスによって示される画素データがキャッシュバッファ上に存在する場合は、領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいてキャッシュバッファをアクセスする。これに対して、上記アドレスによって示される画素がキャッシュバッファ上に存在しない場合は、必要に応じてキャッシュバッファに格納されているデータの写しの書き戻しを行った後、領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置の矩形データ格納領域に格納されているデータをキャッシュバッファへロードする。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】図１は本発明の実施例のブロック図であり、処理装置１と、画像キャッシュ制御装置２と、画像記憶装置３とから構成されている。処理装置１と画像キャッシュ制御装置２とは、アドレスバス１１，データバス１２及びリードライト信号線１３により接続され、画像キャッシュ制御装置２と画像記憶装置３とは、アドレスバス３２，データバス３３及びリードライト信号線３４により接続されている。
【００１３】画像記憶装置３は、１画面分の２次元画面イメージを格納するものであり、図２に示すように、サイズが等しいｍ個の矩形データ格納領域＃１〜＃ｍを有している。各矩形データ格納領域＃１〜＃ｍには、２次元画面イメージを図３に示すように縦，横方向に分割した時に構成されるサイズが等しいｍ個の矩形領域ｋ１〜ｋｍについてのデータがそれぞれ格納される。各矩形領域ｋ１〜ｋｍには、図３に示すように、ｎ個の画素ｐ１〜ｐｎが存在する。従って、画像記憶装置３の矩形データ格納領域＃１〜＃ｍには、それぞれ矩形領域ｋ１〜ｋｍ中に存在するｎ個の画素データｐ１〜ｐｎについての画素データＤｐ１〜Ｄｐｎが、その領域の先頭部分から順に格納される。
【００１４】画像キャッシュ制御装置２は、領域アドレス算出部２１と、領域アドレスレジスタ２２と、領域内アドレスレジスタ２３と、ｊ個のタグ記憶部２４−１〜２４−ｊと、ｊ個の比較部２５−１〜２５−ｊと、制御部２６と、キャッシュバッファ２７とを備えている。
【００１５】領域アドレス算出部２１は、処理装置１がアドレスバス１１に出力した、２次元画像イメージ上の或る画素を示すアドレスに基づいて、上記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び上記画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出して領域アドレスレジスタ２２，領域内アドレスレジスタ２３に格納する機能を有する。
【００１６】キャッシュバッファ２７は、ｊ個のセットを有する。１つのセットには、１つの矩形データ格納領域に格納されているデータ（矩形領域データ）の写しが格納される。
【００１７】タグ記憶部２４−１には、図４に示すように、キャッシュバッファ２７が備えている第１セットに格納されている矩形領域データの写しが、矩形データ格納領域＃１〜＃ｍの内のどの領域の写しなのかを示す領域アドレスと、第１セットの有効，無効を示す状態フラグとが格納される。他のタグ記憶部２４−２〜２４−ｊは、それぞれキャッシュバッファ２７の第２セット〜第ｊセットに対応するものであり、タグ記憶部２４−１と同様の情報を格納している。
【００１８】比較部２５−１〜２５−ｊは、それぞれタグ記憶部２４−１〜２４−ｊに格納されている領域アドレスと領域アドレスレジスタ２２に格納されている領域アドレスとを比較すると共に、タグ記憶部２４−１〜２４−ｊに格納されている状態フラグを調べ、領域アドレスが一致し、且つ状態フラグが有効になっている場合のみ、その出力信号を“１”とする。つまり、比較部２５−１〜２５−ｊは、それぞれキャッシュバッファ２７の第１〜第ｊセットに処理装置１がアクセスしようとしている画素の画素データを含む、有効な矩形領域データが格納されている場合のみ、その出力信号を“１”とする。
【００１９】制御部２６は、処理装置１がアクセスしようとする画素の画素データを含む矩形領域データがキャッシュバッファ２７に存在する場合には、キャッシュバッファ２７をアクセスし、存在しない場合には、必要に応じてキャッシュバッファ２７に格納されている矩形領域データの写しを画像記憶装置３に書き戻した後、画像記憶装置３に格納されている上記画素データを含む矩形領域データをキャッシュバッファ２７にロードする。
【００２０】次に本実施例の動作を説明する。
【００２１】先ず、リード時の動作を説明する。処理装置１は２次元画面イメージ上の或る画素の画素データをリードしようとする場合、アドレスバス１１にアドレスを出力すると共にリードライト信号線１３にリード信号を出力する。ここで、処理装置１は、第１水平走査線上のｉ個の画素のアドレスを０〜（ｉ−１）番地，第２水平走査線上のｉ個の画素のアドレスをｉ〜（２ｉ−１）番地とする一次元的なアドレスによってリード対象とする画素を指定するものである。
【００２２】処理装置１からアドレスが出力されると、領域アドレス算出部２１は、そのアドレスによって示される画素の画素データが格納されている矩形データ格納領域を示す領域アドレスを算出して領域アドレスレジスタ２２格納する共に、上記画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出して領域内アドレスレジスタ２３に格納する。
【００２３】ここで、領域アドレス，領域内アドレスの算出方法は、種々の方法を採用することができる。例えば、処理装置１が出力する全てのアドレスに対して、そのアドレスに対応する領域アドレス，領域内アドレスを登録した図５に示すようなテーブルを用意しておき、処理装置１からアドレスが出力された時、上記テーブルを参照して領域アドレス，領域内アドレスを求めるというような方法を採用しても良いし、計算によって領域アドレス，領域内アドレスを求めるというような方法を採用しても良い。
【００２４】領域アドレスレジスタ２２に領域アドレスが格納されると、比較部２５−１〜２５−ｊは、それぞれタグ記憶部２４−１〜２４−ｊに格納されている領域アドレスと領域アドレスレジスタ２２に格納されている領域アドレスとを比較すると共に、タグ記憶部２４−１〜２４−ｊに格納されている状態フラグが有効になっているか否かを調べる。そして、領域アドレスが一致し、且つ状態フラグが有効になっている場合のみ、その出力信号を“１”とする。
【００２５】今、例えば、処理装置１がリードしようとする画素の画素データを含む矩形領域データの写しが、キャッシュバッファ２７の第１セットに格納され、且つ第１セットが有効であるか否かを示す状態フラグが有効になっていたとすると、比較部２５−１の出力信号のみが“１”となる。
【００２６】制御部２６は、比較部２５−１の出力信号が“１”となると、キャッシュセレクト信号２８−１〜２８−ｊの内の、第１セットを選択するキャッシュセレクト信号２８−１のみを“１”とする。これと同時に、制御部２６は、領域内アドレスレジスタ２３に格納されている領域内アドレスをアドレスバス２９を介してキャッシュバッファ２７に供給すると共に、リード信号をリードライト信号線３１を介してキャッシュバッファ２７に供給する。これにより、キャッシュバッファ２７からデータバス３０に、処理装置１がリードしようとしている画素データが出力され、制御部２６は、データバス３０に出力された画素データをデータバス１２を介して処理装置１に送る。
【００２７】これに対して、処理装置１がリードしようとしている画素の画素データを含む矩形領域データを格納した、状態フラグが有効になっているセットが、キャッシュバッファ２７中に存在しない場合には、比較部２５−１〜２５−ｊの出力信号は全て“０”となる。
【００２８】制御部２６は、比較部２５−１〜２５−ｊの出力信号が全て“０”である場合は、先ず、タグ記憶部２４−１〜２４−ｊの状態フラグを参照し、キャッシュバッファ２７の第１セット〜第ｊセットの中で無効になっているものを探す。
【００２９】そして、無効になっているセットを探し出せた場合は、その内の１つを選択して以下の処理を行う。
【００３０】先ず、制御部２６は、画像記憶装置３にアドレスバス３２を介して領域アドレスレジスタ２２にセットされている領域アドレスによって示される矩形データ格納領域中の全てのアドレスを順次供給すると共に、リードライト信号線３４を介してリード信号を供給する。
【００３１】これにより、画像記憶装置３からデータバス３３に、上記領域アドレスによって示される矩形データ格納領域中のデータが出力される。
【００３２】その後、制御部２６は、選択したキャッシュバッファ２７のセット（例えば、第ｊセットとする）に対応するキャッシュセレクト信号２８−ｊを“１”にする。これと同時に、制御部２６は、データバス３０に画像記憶装置３から出力された矩形領域データを出力すると共に、リードライト信号線３１にライト信号を出力する。
【００３３】これにより、キャッシュバッファ２７の第ｊセットに画像記憶装置３から出力された矩形領域データの写しがロードされる。また、キャッシュセレクト信号２８−ｊが“１”の時に、タグ記憶部２４−ｊに、領域アドレスレジスタ２２に格納されている領域アドレスがセットされる。
【００３４】その後、制御部２６は、タグ記憶部２４−ｊの状態フラグを有効を示すものに変更し、更に、前述したと同様にしてキャッシュバッファ２７から処理装置１がリードしようとしている画素データを読み出し、処理装置１に供給する。
【００３５】また、無効になっているセットを探し出せなかった場合は、制御部２６は、その内部に設けられている図示を省略したＬＲＵ（Ｌｅａｓｔ ＲｅｃｅｎｔｒｙＵｓｅｄ）回路により、キャッシュバッファ２７中の最もアクセス時期の古いセットを探し出す。今、例えば、第ｊセットが探し出されたとすると、制御部２６は、第ｊセットに格納されている矩形領域データの写しを画像記憶装置３に書き戻すと共に、上記探し出した比較部２５−ｊに格納されている状態フラグを無効にすることにより、キャッシュバッファ２７上に空きセットを作る。
【００３６】その後、制御部２６は、前述したと同様の処理を行い、処理装置１がリードしようとする画素の画素データを含む矩形領域データをキャッシュバッファ２７の第ｊセットにロードすると共に、タグ記憶部２４−ｊに、領域アドレスレジスタ２２に格納されている領域アドレスをセットし、更に、キャッシュバッファ２７から処理装置１がリードしようとしている画素データを読み出し、処理装置１に供給する。
【００３７】次にライト時の動作について説明する。処理装置１は２次元画面イメージ上の或る画素の画素データを画像記憶装置３にライトしようとする場合、アドレスバス１１にアドレスを、データバス１２にライトする画素データを、リードライト信号線１３にライト信号を出力する。
【００３８】処理装置１からアドレスが出力されると、領域アドレス算出部２１は、前述したと同様にして領域アドレス，領域内アドレスを算出し、それらを領域アドレスレジスタ２２，領域内アドレスレジスタ２３に格納する。
【００３９】領域アドレスレジスタ２２に領域アドレスが格納されると、比較部２５−１〜２５−ｊは、前述したと同様の処理を行う。
【００４０】今、例えば、処理装置１がライトしようとする画素の画素データを含む矩形領域データの写しが、キャッシュバッファ２７の第１セットに格納され、且つその写しが有効であるか否かを示す状態フラグが有効になっていたとすると、比較部２５−１の出力信号のみが“１”となる。
【００４１】制御部２６は、比較部２５−１の出力信号が“１”となると、キャッシュセレクト信号２８−１〜２８−ｊの内の、第１セットを選択するキャッシュセレクト信号２８−１のみを“１”とする。これと同時に、制御部２６は、アドレスバス２９，データバス３０，リードライト信号線３１を介してキャッシュバッファ２７へ、領域内アドレスレジスタ２３に格納されている領域内アドレス，処理装置１が出力した画素データ，ライト信号を供給する。これにより、キャッシュバッファ２７の第１セットの、領域内アドレスによって示される位置に画素データがライトされる。
【００４２】これに対して、処理装置１がライトしようとしている画素データを含む矩形領域データを格納した、状態フラグが有効になっているセットがキャッシュバッファ２７中に存在しない場合には、比較部２５−１〜２５−ｊの出力信号は全て“０”となる。
【００４３】制御部２６は、比較部２５−１〜２５−ｊの出力信号が全て“０”である場合は、先ず、タグ記憶部２４−１〜２４−ｊの状態フラグを参照し、キャッシュバッファ２７の第１セット〜第ｊセットの中で無効になっているものを探す。
【００４４】そして、無効になっているセットを探し出せた場合は、リード時と同様にその内の１つを選択し（例えば、キャッシュバッファ２７中の第ｊセットを選択したとする）、選択した第ｊセットに、領域アドレスレジスタ２２にセットされている領域アドレスによって示される、画像記憶装置３中の矩形データ格納領域に格納されている矩形領域データをロードすると共に、タグ記憶部２４−ｊに領域アドレスレジスタ２２に格納されている領域アドレスをセットし、更に、タグ記憶部２４−ｊ中の状態フラグを有効を示すものに変更する。
【００４５】その後、制御部２６は、前述したと同様の処理を行い、キャッシュバッファ２７の第ｊセットに画素データを書き込む。
【００４６】また、無効になっているセットを探し出せなかった場合は、制御部２６は、リード時と同様にしてキャッシュバッファ２７中に空きセットを作り、そのセット（例えば、第ｊセット）へ、領域アドレスレジスタ２２中の領域アドレスによって示される矩形データ格納領域中の矩形領域データをロードする。その後、前述したと同様にしてキャッシュバッファ２７の第ｊセットの、領域内アドレスレジスタ２３にセットされている領域内アドレスによって示される位置に画素データをライトする。
【００４７】今、例えば、図６に示す２次元画面イメージ中の図形６１，６２に対してリードモディファイライト操作を行う場合を考えてみる。本実施例では、２次元画面イメージを縦方向及び横方向に分割した時に構成される矩形領域に格納される矩形領域データを単位データにして、キャッシュバッファに写しを格納するようにしているので、図形６１，６２の画素データを含む単位データの数は、従来の技術に比較して少なくなる。このため、図形６１，６２の画素データを含む全ての矩形領域データを格納しておける可能性が従来の技術よりも高くなるので、ミスヒットの発生する危険性を従来よりも少なくすることが可能になり、この結果、リード，ライト処理を高速に行うことが可能になる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、キャッシュバッファのヒット率を高めることができるので、リード，ライト処理を従来の技術に比較して高速に行うことができる。その理由は、２次元画面イメージを縦方向及び横方向に分割した時に構成される矩形領域を単位にしてキャッシュバッファにデータを格納できるようにしたからである。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】画像記憶装置３の構成例を示した図である。
【図３】矩形領域を説明するための図である。
【図４】タグ記憶部２４−１の内容例を示した図である。
【図５】領域アドレス算出部２１が使用するテーブルの一例を示した図である。
【図６】従来の技術の問題点を説明するための図である。
【符号の説明】
１…処理装置
１１…アドレスバス
１２…データバス
１３…リードライト信号線
２…画像キャッシュ制御装置
２１…領域アドレス算出部
２２…領域アドレスレジスタ
２３…領域内アドレスレジスタ
２４−１〜２４−ｊ…タグ記憶部
２５−１〜２５−ｊ…比較部
２６…制御部
２７…キャッシュバッファ
２８−１〜２８−ｊ…キャッシュセレクト信号
２９…アドレスバス
３０…データバス
３１…リードライト信号線
３２…アドレスバス
３３…データバス
３４…リードライト信号線
３…画像記憶装置
【０００１】
【発明の属する技術分野】本発明は、処理装置と、画像記憶装置と、両者の間に置かれた画像キャッシュ制御装置とを備えた画像データ処理装置に関し、特に、画像キャッシュ制御装置が備えているキャッシュバッファのヒット率を高めることにより、リード，ライト処理を高速に行えるようにした画像データ処理装置に関する。
【０００２】
【従来の技術】従来から、リード，ライト処理を高速化するため、処理装置と画像記憶装置との間にキャッシュバッファを備えた画像キャッシュ制御装置を配置するようにした画像データ処理装置が知られている。
【０００３】ところで、画像記憶装置に２次元画面イメージを格納する場合、従来は、一般に、第１水平走査線上のｉ個の画素データを画像記憶装置の０番地〜（ｉ−１）番地に格納し、第２水平走査線上のｉ個の画素データを画像記憶装置のｉ番地〜（２ｉ−１）番地に格納するというように、画像記憶装置の連続したアドレスに第１水平走査線から最後の水平走査線までの画素データを順番に格納するようにしている。
【０００４】このため、処理装置と画像記憶装置との間に画像キャッシュ制御装置を配置した従来の画像データ処理装置では、連続した所定本数分の水平走査線のデータを単位データとして、画像記憶装置からキャッシュバッファへのデータのロード及びキャッシュバッファから画像記憶装置への書き戻しを行っていた。つまり、キャッシュバッファには、連続した所定本数分の水平走査線のデータを単位にして画像記憶装置に格納されているデータの写しが格納されることになる。
【０００５】
【発明が解決しようとする課題】ところで、画像データ処理装置に於いては、処理装置から画像記憶装置へのリード，ライト操作は、画像描画処理の特性上、２次元画面イメージ上の特定の複数の部分２次元領域に集中する傾向がある。つまり、画像描画処理に於いては、２次元画像イメージ上の特定の複数の部分２次元領域に対してリードモディファイライト操作が頻繁に行われるので、上記部分２次元領域に対してリード，ライト操作が頻繁に行われることになる。
【０００６】今、例えば、図６に示す２次元画面イメージ中の図形６１，６２に対してリードモディファイライト操作が行われる場合を考えてみる。上述した従来の技術は、連続した所定本数分の水平走査線のデータを単位データにしてキャッシュバッファに写しを格納するようにしているので、図形６１，６２の画素データを含む単位データの数はかなり多くなる。従って、キャッシュバッファに、図形６１，６２の画素データを含む単位データの写しを全て格納しておくことは難しい。このため、図形６１，６２に対するリードモディファイライト操作が頻繁に行われると、ミスヒットが頻繁に発生する可能性が高くなる。つまり、連続した所定本数分の水平走査線のデータを単位データとしている従来の技術では、ミスヒットが頻繁に発生しやすく、ミスヒットが発生すると、画像記憶装置からキャッシュバッファへのデータのロードや、キャッシュバッファから画像記憶装置への書き戻しを行わなければならないので、リード，ライト処理が遅くなるという問題があった。
【０００７】そこで、本発明の目的は、キャッシュバッファのヒット率を高めることによりリード，ライト処理を高速に行えるようにした画像データ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成するため、処理装置と、画像記憶装置と、前記処理装置と前記画像記憶装置との間に置かれる画像キャッシュ制御装置とを備えた画像データ処理装置に於いて、前記画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有し、前記画像キャッシュ制御装置は、前記複数の矩形データ格納領域の内の、一部の矩形データ格納領域に格納されているデータの写しが格納されるキャッシュバッファと、前記処理装置が出力した、前記２次元画面イメージ上の或る画素を示すアドレスに基づいて、前記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び前記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する領域アドレス算出部と、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在する場合は、前記領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいて前記キャッシュバッファをアクセスし、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在しない場合は、必要に応じて前記キャッシュバッファに格納されている写しを前記画像記憶装置に書き戻した後、前記領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置中の矩形データ格納領域に格納されているデータを前記キャッシュバッファへロードする制御部とを備えている。
【０００９】この構成に於いては、画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有している。
【００１０】処理装置が２次元画面イメージ上の或る画素をアクセスするためにアドレスを出力すると、画像キャッシュ制御装置では、領域アドレス算出部が、上記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び上記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する。そして、制御部は、処理装置から出力されたアドレスによって示される画素データがキャッシュバッファ上に存在する場合は、領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいてキャッシュバッファをアクセスする。これに対して、上記アドレスによって示される画素がキャッシュバッファ上に存在しない場合は、必要に応じてキャッシュバッファに格納されているデータの写しの書き戻しを行った後、領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置の矩形データ格納領域に格納されているデータをキャッシュバッファへロードする。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】図１は本発明の実施例のブロック図であり、処理装置１と、画像キャッシュ制御装置２と、画像記憶装置３とから構成されている。処理装置１と画像キャッシュ制御装置２とは、アドレスバス１１，データバス１２及びリードライト信号線１３により接続され、画像キャッシュ制御装置２と画像記憶装置３とは、アドレスバス３２，データバス３３及びリードライト信号線３４により接続されている。
【００１３】画像記憶装置３は、１画面分の２次元画面イメージを格納するものであり、図２に示すように、サイズが等しいｍ個の矩形データ格納領域＃１〜＃ｍを有している。各矩形データ格納領域＃１〜＃ｍには、２次元画面イメージを図３に示すように縦，横方向に分割した時に構成されるサイズが等しいｍ個の矩形領域ｋ１〜ｋｍについてのデータがそれぞれ格納される。各矩形領域ｋ１〜ｋｍには、図３に示すように、ｎ個の画素ｐ１〜ｐｎが存在する。従って、画像記憶装置３の矩形データ格納領域＃１〜＃ｍには、それぞれ矩形領域ｋ１〜ｋｍ中に存在するｎ個の画素データｐ１〜ｐｎについての画素データＤｐ１〜Ｄｐｎが、その領域の先頭部分から順に格納される。
【００１４】画像キャッシュ制御装置２は、領域アドレス算出部２１と、領域アドレスレジスタ２２と、領域内アドレスレジスタ２３と、ｊ個のタグ記憶部２４−１〜２４−ｊと、ｊ個の比較部２５−１〜２５−ｊと、制御部２６と、キャッシュバッファ２７とを備えている。
【００１５】領域アドレス算出部２１は、処理装置１がアドレスバス１１に出力した、２次元画像イメージ上の或る画素を示すアドレスに基づいて、上記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び上記画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出して領域アドレスレジスタ２２，領域内アドレスレジスタ２３に格納する機能を有する。
【００１６】キャッシュバッファ２７は、ｊ個のセットを有する。１つのセットには、１つの矩形データ格納領域に格納されているデータ（矩形領域データ）の写しが格納される。
【００１７】タグ記憶部２４−１には、図４に示すように、キャッシュバッファ２７が備えている第１セットに格納されている矩形領域データの写しが、矩形データ格納領域＃１〜＃ｍの内のどの領域の写しなのかを示す領域アドレスと、第１セットの有効，無効を示す状態フラグとが格納される。他のタグ記憶部２４−２〜２４−ｊは、それぞれキャッシュバッファ２７の第２セット〜第ｊセットに対応するものであり、タグ記憶部２４−１と同様の情報を格納している。
【００１８】比較部２５−１〜２５−ｊは、それぞれタグ記憶部２４−１〜２４−ｊに格納されている領域アドレスと領域アドレスレジスタ２２に格納されている領域アドレスとを比較すると共に、タグ記憶部２４−１〜２４−ｊに格納されている状態フラグを調べ、領域アドレスが一致し、且つ状態フラグが有効になっている場合のみ、その出力信号を“１”とする。つまり、比較部２５−１〜２５−ｊは、それぞれキャッシュバッファ２７の第１〜第ｊセットに処理装置１がアクセスしようとしている画素の画素データを含む、有効な矩形領域データが格納されている場合のみ、その出力信号を“１”とする。
【００１９】制御部２６は、処理装置１がアクセスしようとする画素の画素データを含む矩形領域データがキャッシュバッファ２７に存在する場合には、キャッシュバッファ２７をアクセスし、存在しない場合には、必要に応じてキャッシュバッファ２７に格納されている矩形領域データの写しを画像記憶装置３に書き戻した後、画像記憶装置３に格納されている上記画素データを含む矩形領域データをキャッシュバッファ２７にロードする。
【００２０】次に本実施例の動作を説明する。
【００２１】先ず、リード時の動作を説明する。処理装置１は２次元画面イメージ上の或る画素の画素データをリードしようとする場合、アドレスバス１１にアドレスを出力すると共にリードライト信号線１３にリード信号を出力する。ここで、処理装置１は、第１水平走査線上のｉ個の画素のアドレスを０〜（ｉ−１）番地，第２水平走査線上のｉ個の画素のアドレスをｉ〜（２ｉ−１）番地とする一次元的なアドレスによってリード対象とする画素を指定するものである。
【００２２】処理装置１からアドレスが出力されると、領域アドレス算出部２１は、そのアドレスによって示される画素の画素データが格納されている矩形データ格納領域を示す領域アドレスを算出して領域アドレスレジスタ２２格納する共に、上記画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出して領域内アドレスレジスタ２３に格納する。
【００２３】ここで、領域アドレス，領域内アドレスの算出方法は、種々の方法を採用することができる。例えば、処理装置１が出力する全てのアドレスに対して、そのアドレスに対応する領域アドレス，領域内アドレスを登録した図５に示すようなテーブルを用意しておき、処理装置１からアドレスが出力された時、上記テーブルを参照して領域アドレス，領域内アドレスを求めるというような方法を採用しても良いし、計算によって領域アドレス，領域内アドレスを求めるというような方法を採用しても良い。
【００２４】領域アドレスレジスタ２２に領域アドレスが格納されると、比較部２５−１〜２５−ｊは、それぞれタグ記憶部２４−１〜２４−ｊに格納されている領域アドレスと領域アドレスレジスタ２２に格納されている領域アドレスとを比較すると共に、タグ記憶部２４−１〜２４−ｊに格納されている状態フラグが有効になっているか否かを調べる。そして、領域アドレスが一致し、且つ状態フラグが有効になっている場合のみ、その出力信号を“１”とする。
【００２５】今、例えば、処理装置１がリードしようとする画素の画素データを含む矩形領域データの写しが、キャッシュバッファ２７の第１セットに格納され、且つ第１セットが有効であるか否かを示す状態フラグが有効になっていたとすると、比較部２５−１の出力信号のみが“１”となる。
【００２６】制御部２６は、比較部２５−１の出力信号が“１”となると、キャッシュセレクト信号２８−１〜２８−ｊの内の、第１セットを選択するキャッシュセレクト信号２８−１のみを“１”とする。これと同時に、制御部２６は、領域内アドレスレジスタ２３に格納されている領域内アドレスをアドレスバス２９を介してキャッシュバッファ２７に供給すると共に、リード信号をリードライト信号線３１を介してキャッシュバッファ２７に供給する。これにより、キャッシュバッファ２７からデータバス３０に、処理装置１がリードしようとしている画素データが出力され、制御部２６は、データバス３０に出力された画素データをデータバス１２を介して処理装置１に送る。
【００２７】これに対して、処理装置１がリードしようとしている画素の画素データを含む矩形領域データを格納した、状態フラグが有効になっているセットが、キャッシュバッファ２７中に存在しない場合には、比較部２５−１〜２５−ｊの出力信号は全て“０”となる。
【００２８】制御部２６は、比較部２５−１〜２５−ｊの出力信号が全て“０”である場合は、先ず、タグ記憶部２４−１〜２４−ｊの状態フラグを参照し、キャッシュバッファ２７の第１セット〜第ｊセットの中で無効になっているものを探す。
【００２９】そして、無効になっているセットを探し出せた場合は、その内の１つを選択して以下の処理を行う。
【００３０】先ず、制御部２６は、画像記憶装置３にアドレスバス３２を介して領域アドレスレジスタ２２にセットされている領域アドレスによって示される矩形データ格納領域中の全てのアドレスを順次供給すると共に、リードライト信号線３４を介してリード信号を供給する。
【００３１】これにより、画像記憶装置３からデータバス３３に、上記領域アドレスによって示される矩形データ格納領域中のデータが出力される。
【００３２】その後、制御部２６は、選択したキャッシュバッファ２７のセット（例えば、第ｊセットとする）に対応するキャッシュセレクト信号２８−ｊを“１”にする。これと同時に、制御部２６は、データバス３０に画像記憶装置３から出力された矩形領域データを出力すると共に、リードライト信号線３１にライト信号を出力する。
【００３３】これにより、キャッシュバッファ２７の第ｊセットに画像記憶装置３から出力された矩形領域データの写しがロードされる。また、キャッシュセレクト信号２８−ｊが“１”の時に、タグ記憶部２４−ｊに、領域アドレスレジスタ２２に格納されている領域アドレスがセットされる。
【００３４】その後、制御部２６は、タグ記憶部２４−ｊの状態フラグを有効を示すものに変更し、更に、前述したと同様にしてキャッシュバッファ２７から処理装置１がリードしようとしている画素データを読み出し、処理装置１に供給する。
【００３５】また、無効になっているセットを探し出せなかった場合は、制御部２６は、その内部に設けられている図示を省略したＬＲＵ（Ｌｅａｓｔ ＲｅｃｅｎｔｒｙＵｓｅｄ）回路により、キャッシュバッファ２７中の最もアクセス時期の古いセットを探し出す。今、例えば、第ｊセットが探し出されたとすると、制御部２６は、第ｊセットに格納されている矩形領域データの写しを画像記憶装置３に書き戻すと共に、上記探し出した比較部２５−ｊに格納されている状態フラグを無効にすることにより、キャッシュバッファ２７上に空きセットを作る。
【００３６】その後、制御部２６は、前述したと同様の処理を行い、処理装置１がリードしようとする画素の画素データを含む矩形領域データをキャッシュバッファ２７の第ｊセットにロードすると共に、タグ記憶部２４−ｊに、領域アドレスレジスタ２２に格納されている領域アドレスをセットし、更に、キャッシュバッファ２７から処理装置１がリードしようとしている画素データを読み出し、処理装置１に供給する。
【００３７】次にライト時の動作について説明する。処理装置１は２次元画面イメージ上の或る画素の画素データを画像記憶装置３にライトしようとする場合、アドレスバス１１にアドレスを、データバス１２にライトする画素データを、リードライト信号線１３にライト信号を出力する。
【００３８】処理装置１からアドレスが出力されると、領域アドレス算出部２１は、前述したと同様にして領域アドレス，領域内アドレスを算出し、それらを領域アドレスレジスタ２２，領域内アドレスレジスタ２３に格納する。
【００３９】領域アドレスレジスタ２２に領域アドレスが格納されると、比較部２５−１〜２５−ｊは、前述したと同様の処理を行う。
【００４０】今、例えば、処理装置１がライトしようとする画素の画素データを含む矩形領域データの写しが、キャッシュバッファ２７の第１セットに格納され、且つその写しが有効であるか否かを示す状態フラグが有効になっていたとすると、比較部２５−１の出力信号のみが“１”となる。
【００４１】制御部２６は、比較部２５−１の出力信号が“１”となると、キャッシュセレクト信号２８−１〜２８−ｊの内の、第１セットを選択するキャッシュセレクト信号２８−１のみを“１”とする。これと同時に、制御部２６は、アドレスバス２９，データバス３０，リードライト信号線３１を介してキャッシュバッファ２７へ、領域内アドレスレジスタ２３に格納されている領域内アドレス，処理装置１が出力した画素データ，ライト信号を供給する。これにより、キャッシュバッファ２７の第１セットの、領域内アドレスによって示される位置に画素データがライトされる。
【００４２】これに対して、処理装置１がライトしようとしている画素データを含む矩形領域データを格納した、状態フラグが有効になっているセットがキャッシュバッファ２７中に存在しない場合には、比較部２５−１〜２５−ｊの出力信号は全て“０”となる。
【００４３】制御部２６は、比較部２５−１〜２５−ｊの出力信号が全て“０”である場合は、先ず、タグ記憶部２４−１〜２４−ｊの状態フラグを参照し、キャッシュバッファ２７の第１セット〜第ｊセットの中で無効になっているものを探す。
【００４４】そして、無効になっているセットを探し出せた場合は、リード時と同様にその内の１つを選択し（例えば、キャッシュバッファ２７中の第ｊセットを選択したとする）、選択した第ｊセットに、領域アドレスレジスタ２２にセットされている領域アドレスによって示される、画像記憶装置３中の矩形データ格納領域に格納されている矩形領域データをロードすると共に、タグ記憶部２４−ｊに領域アドレスレジスタ２２に格納されている領域アドレスをセットし、更に、タグ記憶部２４−ｊ中の状態フラグを有効を示すものに変更する。
【００４５】その後、制御部２６は、前述したと同様の処理を行い、キャッシュバッファ２７の第ｊセットに画素データを書き込む。
【００４６】また、無効になっているセットを探し出せなかった場合は、制御部２６は、リード時と同様にしてキャッシュバッファ２７中に空きセットを作り、そのセット（例えば、第ｊセット）へ、領域アドレスレジスタ２２中の領域アドレスによって示される矩形データ格納領域中の矩形領域データをロードする。その後、前述したと同様にしてキャッシュバッファ２７の第ｊセットの、領域内アドレスレジスタ２３にセットされている領域内アドレスによって示される位置に画素データをライトする。
【００４７】今、例えば、図６に示す２次元画面イメージ中の図形６１，６２に対してリードモディファイライト操作を行う場合を考えてみる。本実施例では、２次元画面イメージを縦方向及び横方向に分割した時に構成される矩形領域に格納される矩形領域データを単位データにして、キャッシュバッファに写しを格納するようにしているので、図形６１，６２の画素データを含む単位データの数は、従来の技術に比較して少なくなる。このため、図形６１，６２の画素データを含む全ての矩形領域データを格納しておける可能性が従来の技術よりも高くなるので、ミスヒットの発生する危険性を従来よりも少なくすることが可能になり、この結果、リード，ライト処理を高速に行うことが可能になる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、キャッシュバッファのヒット率を高めることができるので、リード，ライト処理を従来の技術に比較して高速に行うことができる。その理由は、２次元画面イメージを縦方向及び横方向に分割した時に構成される矩形領域を単位にしてキャッシュバッファにデータを格納できるようにしたからである。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】画像記憶装置３の構成例を示した図である。
【図３】矩形領域を説明するための図である。
【図４】タグ記憶部２４−１の内容例を示した図である。
【図５】領域アドレス算出部２１が使用するテーブルの一例を示した図である。
【図６】従来の技術の問題点を説明するための図である。
【符号の説明】
１…処理装置
１１…アドレスバス
１２…データバス
１３…リードライト信号線
２…画像キャッシュ制御装置
２１…領域アドレス算出部
２２…領域アドレスレジスタ
２３…領域内アドレスレジスタ
２４−１〜２４−ｊ…タグ記憶部
２５−１〜２５−ｊ…比較部
２６…制御部
２７…キャッシュバッファ
２８−１〜２８−ｊ…キャッシュセレクト信号
２９…アドレスバス
３０…データバス
３１…リードライト信号線
３２…アドレスバス
３３…データバス
３４…リードライト信号線
３…画像記憶装置
【特許請求の範囲】
【請求項１】 処理装置と、画像記憶装置と、前記処理装置と前記画像記憶装置との間に置かれる画像キャッシュ制御装置とを備えた画像データ処理装置に於いて、前記画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有し、前記画像キャッシュ制御装置は、前記複数の矩形データ格納領域の内の、一部の矩形データ格納領域に格納されているデータの写しが格納されるキャッシュバッファと、前記処理装置が出力した、前記２次元画面イメージ上の或る画素を示すアドレスに基づいて、前記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び前記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する領域アドレス算出部と、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在する場合は、前記領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいて前記キャッシュバッファをアクセスし、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在しない場合は、必要に応じて前記キャッシュバッファに格納されている写しを前記画像記憶装置に書き戻した後、前記領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置中の矩形データ格納領域に格納されているデータを前記キャッシュバッファへロードする制御部とを備えたことを特徴とする画像データ処理装置。
【請求項２】 前記キャッシュバッファに写しが格納されている矩形データ格納領域の領域アドレスを管理するタグ記憶部と、前記領域アドレス算出手段で算出された領域アドレスと前記タグ記憶部で管理されている領域アドレスとを比較する比較部とを備え、且つ、前記制御部は、前記比較部の比較結果に基づいて前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在するか否かを判断する構成を備えたことを特徴とする請求項１記載の画像データ処理装置。
【請求項３】 前記領域アドレス算出部は、前記処理装置が出力する全てのアドレスに対して、そのアドレスに対応する領域アドレス，領域内アドレスが登録されたテーブルを有し、前記処理装置がアドレスを出力した時、前記テーブルを参照して領域アドレス，領域内アドレスを求める構成を備えたことを特徴とする請求項２記載の画像データ処理装置。
【請求項１】 処理装置と、画像記憶装置と、前記処理装置と前記画像記憶装置との間に置かれる画像キャッシュ制御装置とを備えた画像データ処理装置に於いて、前記画像記憶装置は、２次元画面イメージを縦方向及び横方向に分割した時に構成される複数の矩形領域毎の矩形データ格納領域であって、対応する矩形領域中に存在する画素の画素データをその先頭部分から順に格納する矩形データ格納領域を有し、前記画像キャッシュ制御装置は、前記複数の矩形データ格納領域の内の、一部の矩形データ格納領域に格納されているデータの写しが格納されるキャッシュバッファと、前記処理装置が出力した、前記２次元画面イメージ上の或る画素を示すアドレスに基づいて、前記或る画素に対応する画素データが格納されている矩形データ格納領域を示す領域アドレス及び前記或る画素に対応する画素データが矩形データ格納領域中のどの位置に存在するかを示す領域内アドレスを算出する領域アドレス算出部と、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在する場合は、前記領域アドレス算出部で算出された領域アドレス及び領域内アドレスに基づいて前記キャッシュバッファをアクセスし、前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在しない場合は、必要に応じて前記キャッシュバッファに格納されている写しを前記画像記憶装置に書き戻した後、前記領域アドレス算出部で算出された領域アドレスによって示される前記画像記憶装置中の矩形データ格納領域に格納されているデータを前記キャッシュバッファへロードする制御部とを備えたことを特徴とする画像データ処理装置。
【請求項２】 前記キャッシュバッファに写しが格納されている矩形データ格納領域の領域アドレスを管理するタグ記憶部と、前記領域アドレス算出手段で算出された領域アドレスと前記タグ記憶部で管理されている領域アドレスとを比較する比較部とを備え、且つ、前記制御部は、前記比較部の比較結果に基づいて前記処理装置が出力したアドレスによって示される画素の画素データが前記キャッシュバッファに存在するか否かを判断する構成を備えたことを特徴とする請求項１記載の画像データ処理装置。
【請求項３】 前記領域アドレス算出部は、前記処理装置が出力する全てのアドレスに対して、そのアドレスに対応する領域アドレス，領域内アドレスが登録されたテーブルを有し、前記処理装置がアドレスを出力した時、前記テーブルを参照して領域アドレス，領域内アドレスを求める構成を備えたことを特徴とする請求項２記載の画像データ処理装置。
【図３】
【図４】
【図５】
【図６】
【図１】
【図２】
【図４】
【図５】
【図６】
【図１】
【図２】
【特許番号】特許第３０６０９８８号（Ｐ３０６０９８８）
【登録日】平成１２年４月２８日（２０００．４．２８）
【発行日】平成１２年７月１０日（２０００．７．１０）
【国際特許分類】
【出願番号】特願平９−８３３５２
【出願日】平成９年３月１７日（１９９７．３．１７）
【公開番号】特開平１０−２６１０７６
【公開日】平成１０年９月２９日（１９９８．９．２９）
【審査請求日】平成９年３月１７日（１９９７．３．１７）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平６−５９９７５（ＪＰ，Ａ）
【文献】特開 平５−５３９０９（ＪＰ，Ａ）
【文献】特開 平４−１５３７５３（ＪＰ，Ａ）
【登録日】平成１２年４月２８日（２０００．４．２８）
【発行日】平成１２年７月１０日（２０００．７．１０）
【国際特許分類】
【出願日】平成９年３月１７日（１９９７．３．１７）
【公開番号】特開平１０−２６１０７６
【公開日】平成１０年９月２９日（１９９８．９．２９）
【審査請求日】平成９年３月１７日（１９９７．３．１７）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平６−５９９７５（ＪＰ，Ａ）
【文献】特開 平５−５３９０９（ＪＰ，Ａ）
【文献】特開 平４−１５３７５３（ＪＰ，Ａ）
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