画像処理装置
【課題】メモリへのアクセスを多数必要とする処理を行う場合にも、メモリアクセス時間が全体の処理時間に影響しない画像処理装置を提供する。
【解決手段】メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする。
【解決手段】メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
ＳＩＭＤ型マイクロプロセッサでは、複数のデータに対して１つの命令で同時に同一の演算処理が実行可能である。この構造により、演算は同一であるがデータ量が非常に多い処理（特に、画像処理）に係る用途において、頻用される。ＳＩＭＤ型マイクロプロセッサにおける通常の画像処理では、複数の演算ユニット（Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ［ＰＥ］；プロセッサエレメント）を主走査方向に対応する方向に並べ、同一の演算を同時に複数のデータに対して実行する。このことにより高速な演算処理が可能となっている。
【０００３】
ところで、ＳＩＭＤ型マイクロプロセッサ及びメモリ装置を含む画像処理装置は、メモリ装置へのアクセスが全体の処理サイクル時間に大きな影響を与えるシステムである。このようなメモリアクセスが全体の処理時間に大きく影響するシステム（装置）では、ヒストグラム処理等のメモリからのリードアクセス、メモリへのライトアクセスが頻繁に必要となる処理を行った場合、処理時間が長くなる、という問題がある。
【０００４】
なお、本願発明の先行技術文献として、後述の特許文献１〜６が挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ヒストグラム処理等のメモリからのリードアクセス、メモリへのライトアクセスを多数必要とする処理を行う場合にも、メモリアクセス時間が全体の処理時間を増大させないような画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の画像処理装置は、
メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、
前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする画像処理装置である。
【０００７】
本発明に係る請求項２に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第１のコントロールコードであることを特徴とする請求項１に記載の画像処理装置である。
【０００８】
本発明に係る請求項３に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ後のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第２のコントロールコードであることを特徴とする請求項１に記載の画像処理装置である。
【０００９】
本発明に係る請求項４に記載の画像処理装置は、
更に、前記外部メモリアクセス装置は、前記第２のコントロールコードを、一時記憶して遅延を与える一時記憶素子を備えることを特徴とする請求項３に記載の画像処理装置である。
【００１０】
本発明に係る請求項５に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとが一致する場合に、前記注目プロセッサエレメントに含まれるレジスタに格納されるデータに、上書きされる特定コードであり、
更に、前記外部メモリアクセス装置は、前記特定コードの検出回路を備えることを特徴とする請求項１に記載の画像処理装置である。
【発明の効果】
【００１１】
本発明に係る画像処理装置では、ＳＩＭＤ型マイクロプロセッサと外部メモリと間のアクセスを制御する外部メモリアクセス装置において、メモリリードアクセス及びメモリライトアクセスを一部省略することができ、これによりメモリアクセスサイクル数を削減でき処理時間を短くできる。更に外部メモリアクセス装置内の制御回路規模を削減できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る画像処理装置のブロック図（図１（１））と、第１の実施形態に係る画像処理装置において、ヒストグラム処理を行うときのデータの入出力の様子を示す図である（図１（２））。
【図２】ＳＩＭＤ型マイクロプロセッサの概略の構成図である。
【図３】第１の実施形態に係る画像処理装置における外部メモリアクセス装置の構成図である。
【図４】コントロールコード（Ａ、Ｂ）の生成を説明するための図である。
【図５】注目ＰＥのデータが前後のＰＥのデータと不一致又は一致するときの、外部メモリアクセス装置の読出しデータ（Ｒｅａｄ Ｄａｔａ）及び書込みデータ（Ｗｒｉｔｅ Ｄａｔａ）の時間的変遷を示す図である。
【図６】本発明の第２の実施形態に係る画像処理装置における外部メモリアクセス装置の構成図である。
【図７】第２の実施形態におけるコントロールコードの生成を説明するための図である。
【図８】第２の実施形態におけるコントロールコードの生成を説明するための図である。
【図９】第３の実施形態に係る画像処理装置において、ルックアップテーブル変換処理を行うときのデータの入出力の様子を示す図である。
【図１０】ＳＩＭＤ型マイクロプロセッサからの入力データに基づいて、メモリからテーブルデータを読み出す際の、メモリアクセス制御について示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る好適な実施形態を説明する。
【００１４】
[第１の実施形態]
図１（１）は、本発明の第１の実施形態に係る画像処理装置のブロック図である。図１（１）に示す画像処理装置は、ＳＩＭＤ型マイクロプロセッサ２、メモリ６、及び外部メモリアクセス装置４を含む。
【００１５】
図２は、ＳＩＭＤ型マイクロプロセッサ２の概略の構成図である。ＳＩＭＤ型マイクロプロセッサ２は、複数のＰＥ（プロセッサエレメント）を備え、各ＰＥ８は複数のレジスタ１８を備える。具体的にＳＩＭＤ型マイクロプロセッサ２には、ＰＥ０、ＰＥ１、ＰＥ２・・・ＰＥ（ｎ−１）、ＰＥｎと番号が付されたｎ個のＰＥが備わる。ｎ個のＰＥは、画像の主走査方向に対応する方向に並べられる。各ＰＥ８は、レジスタ部１２と演算部１４とを含み、各レジスタ部１２には複数のレジスタ１８が含まれる。各ＰＥ８における複数のレジスタ１８はバス１６を経由して演算部１４と接続する。演算部１４は、レジスタ部１２のレジスタ１８に格納されるデータを用いて演算を行なう。また、各ＰＥ８における複数のレジスタ１８の各々は、他の全てのＰＥの各々にて、対応するレジスタ１８を有しており、対応するレジスタ１８同士は、共通のポート１０に接続する。ＳＩＭＤ型マイクロプロセッサ２は、これらポート１０を介して外部とデータ通信を行なう。
【００１６】
図１（１）に示す画像処理装置のブロック図に戻り、ＳＩＭＤ型マイクロプロセッサ２の外部には、ＲＡＭ等で構成されるメモリ６が設けられる。ＳＩＭＤ型マイクロプロセッサ２からメモリ６へのリード（読み出し）／ライト（書き込み）アクセスは、外部メモリアクセス装置４により制御される。上述のように、外部メモリアクセス装置４は、ＳＩＭＤ型マイクロプロセッサ２とポート１０で接続される。
【００１７】
次に、図１（２）は、第１の実施形態に係る画像処理装置において、ヒストグラム処理を行うときのデータの入出力の様子を示す図である。ここでヒストグラム処理とは、同値のデータの出現回数を求める処理である。図１（２）に示すヒストグラム処理を行うときの第１の実施形態に係る画像処理装置のデータ入出力は、図１（１）に示すものと略同一であるが、外部メモリアクセス装置４ａからＳＩＭＤ型プロセッサ２への出力データが無いことが異なる点である。
【００１８】
図３は、第１の実施形態に係る画像処理装置における外部メモリアクセス装置４ａの構成図である。図３に示す外部メモリアクセス装置４ａは、選択器２０、加算器（ＡＤＤＲ）２２、及び書き込みデータ制御回路２４を含む。
【００１９】
外部メモリアクセス装置４ａに入力するコントロールコードＡは、ＳＩＭＤ型マイクロプロセッサ２に配置される複数のＰＥ８において、注目ＰＥ（例えば、ＰＥ（ｋ）とする）のレジスタのデータ値と、その１つ後のＰＥ（即ち、ＰＥ（ｋ＋１））のレジスタのデータ値とが、一致していればその注目ＰＥ（ＰＥ（ｋ））について“１”と表され、一致していなければその注目ＰＥ（ＰＥ（ｋ））について“０”と表されるコードである。
【００２０】
また、外部メモリアクセス装置４ａに入力するコントロールコードＢは、ＳＩＭＤ型マイクロプロセッサ２に配置される複数のＰＥ８において、注目ＰＥ（例えば、ＰＥ（ｋ）とする）のレジスタのデータ値と、その１つ前のＰＥ（即ち、ＰＥ（ｋ−１））のレジスタのデータ値とが、一致していればその注目ＰＥ（ＰＥ（ｋ））について“１”と表され、一致していなければその注目ＰＥ（ＰＥ（ｋ））について“０”と表されるコードである。このように、コントロールコード（Ａ、Ｂ）は、ＳＩＭＤ型マイクロプロセッサ２を構成する複数のＰＥの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて、生成されているコードである。
【００２１】
選択器２０は、ＳＩＭＤ型マイクロプロセッサ２からの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータと、１つ前の入力データの出現数であって直前に加算器２２が出力したデータの内から、コントロールコードＢによって、選択を行なう。つまり、コントロールコードＢが“１”であるならば、注目ＰＥのレジスタのデータ値と、その１つ前のＰＥのレジスタのデータ値とが、一致しているということだから、選択器２０は、１つ前の入力データの出現数（即ち、１つ前のＰＥのレジスタのデータ値の出現数）であって直前に加算器２２が出力したデータを選択するように、設定されている。また、コントロールコードＢが“０”であるならば、注目ＰＥのレジスタのデータ値と、その１つ前のＰＥのレジスタのデータ値とが、不一致であるということだから、選択器２０は、ＳＩＭＤ型マイクロプロセッサ２の注目ＰＥからの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータを選択するように設定されている。
【００２２】
加算器２２は、出現数の加算を行なう。書き込みデータ制御回路２４にはコントロールコードＡの反転と加算器２２の出力とが入力される。コントロールコードＡが“１”であれば、注目ＰＥのレジスタのデータ値と、その１つ後のＰＥのレジスタのデータ値とが、一致している、即ち、同じデータ値のレジスタを含むＰＥが続きこの時点でデータ値を出力する必要が無い、ということだから、書き込みデータ制御回路２４は、コントロールコードＡの反転（ここでは、“０”）により、加算器２２の出力をメモリ６ａの対応アドレスにこの時点では書き込まないように制御する。また、コントロールコードＡが“０”であれば、注目ＰＥのレジスタのデータ値と、その１つ後のＰＥのレジスタのデータ値とが、不一致である、即ち、同じデータ値のレジスタを含むＰＥがこの後に続かずこの時点で一旦データ値を出力する必要がある、ということだから、書き込みデータ制御回路２４は、コントロールコードＡの反転（ここでは、“１”）により、加算器２２の出力をメモリ６ａの対応アドレスに書き込むように制御する。
【００２３】
従って、図３に示す外部メモリアクセス装置では、加算器２２の出力と選択器２０の入力とを繋ぐことにより、連続するＰＥにおいてレジスタのデータ値が同一値で連続すれば加算を積み重ねるが、連続が途切れたことがコントロールコードＢの値により示されれば（即ち、コントロールコードＢの値が“０”であれば）、選択器２０により、注目ＰＥからの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータに切り替えられて、選択される。更に、連続が途切れることがコントロールコードＡの値により示されれば（即ち、コントロールコードＡの値が“０”であれば）、書き込みデータ制御回路２４により、加算器２２の出力をメモリ６ａの対応アドレスに書き込むように制御される。
【００２４】
コントロールコードＡ、及びコントロールコードＢの具体的内容は、ＳＩＭＤ型マイクロプロセッサにて生成される。つまり、注目ＰＥとそのＰＥに隣接する（前後の）ＰＥにおいて、レジスタのデータの一致/不一致情報に基づいて、コントロールコードが生成される。図４を用いて、コントロールコード（Ａ、Ｂ）の生成を説明する。
【００２５】
図２で示したように、ＳＩＭＤ型マイクロプロセッサ２は複数のＰＥを備え、各ＰＥはデータを保持するレジスタ１６を備えている。図４（１）では、ＰＥ０からＰＥ６までを示す。また、各ＰＥのレジスタには００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ（“ｈ”は１６進表記であることを示す。）のデータが保持されているとする（図中の「ＰＥデータ」は、ＰＥのレジスタに保持されるデータの意味である。）。このとき、ＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＡを、注目ＰＥとその１つ後のＰＥとのデータの一致／不一致につき一致していれば“１”とし、一致していなければ“０”として設定すると、ここでのコントロールコードＡは０、１、０、１、１、０、０となる。次に、ＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＢを、注目ＰＥとその１つ前のＰＥとのデータの一致／不一致につき一致していれば“１”とし、一致していなければ“０”として設定すると、ここでのコントロールコードＢは０、０、１、０、１、１、０となる。
【００２６】
上記のコントロールコード（Ａ、Ｂ）は、ＳＩＭＤ型マイクロプロセッサ２から外部メモリアクセス装置４ａに伝達される。コントロールコード（Ａ、Ｂ）は、各ＰＥにおけるレジスタの１つに格納されてもよい。また、図４（２）に示すように、各ＰＥにおいてレジスタがデータを格納する際に、レジスタの一部のビットにコントロールコードを割り付けるようにしてもよい。
【００２７】
図４（２）に示す「コントロールコードｂｉｔ割付データ」では、ＰＥのレジスタの１〜７ｂｉｔ（ビット）にデータが格納され、上述のコントロールコードＡが０ｂｉｔ（ビット）に割り付けられている。ここで、上述のコントロールコードＢが割り付けられてもよい。また、ＰＥのレジスタの２〜７ｂｉｔにデータが格納され、上述のコントロールコードＡとコントロールコードＢが、０〜１ｂｉｔに割り付けられてもよい。
【００２８】
図５は、注目ＰＥのデータが前後のＰＥのデータと不一致又は一致するときの、外部メモリアクセス装置４ａの読出しデータ（Ｒｅａｄ Ｄａｔａ）及び書込みデータ（Ｗｒｉｔｅ Ｄａｔａ）の時間的変遷を示す図である。つまり、メモリからデータ値の出現回数の値を読み出して、適宜インクリメントを行い、メモリへ再び書き戻す、メモリアクセス制御について示す図である。図５において、「ＲＣＬＫ」は、「レジスタクロック」であり、読出し動作及び書込み動作のクロックを示す。図５では、１サイクル目から９サイクル目までの変遷を示している。
【００２９】
また、「ＡＤＤ」には、ＰＥのレジスタに格納されるデータ値が示される。「ｃｔｌｃｏｄｅＡ」「ｃｔｌｃｏｄｅＢ」は夫々、コントロールコードＡとコントロールコードＢを示す。「ＲＷＥＢ」は、「レジスタライトイネーブル」であり、メモリへの書込み動作のイネーブル信号を示す。「Ｒｅａｄ Ｄａｔａ」及び「Ｗｒｉｔｅ Ｄａｔａ」は、読出しデータ及び書込みデータの内容である。
【００３０】
図５におけるメモリアクセス制御は、コントロールコード（Ａ、Ｂ）に依存するのであり、コントロールコードＡとコントロールＢとの組み合わせから、４パターンのメモリアクセス制御が考えられる。
【００３１】
まず、パターン１は、注目ＰＥの（レジスタの）データと前後いずれものＰＥの（レジスタの）データとが一致しない場合である。この場合、注目ＰＥのデータにおいてコントロールコード（Ａ、Ｂ）のいずれもがアサートされていない（即ち、“１”となっていない）ので、前ＰＥ、注目ＰＥ、及び後ＰＥのどのＰＥに係る動作時にも、メモリからのデータリードアクセスの後、出現数が１だけ加算され、メモリへデータのライトアクセスが行われる。
【００３２】
次に、パターン２は、注目ＰＥの（レジスタの）データと１つ後のＰＥの（レジスタの）データとが一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＡがアサートされている（４〜６サイクル）ので、注目ＰＥのデータ（の出現回数値）に関しては、メモリからのデータリードアクセスのみが行われ、データライトアクセスが行なわれなくてもよい。更に、１つ後のＰＥのデータ（の出現回数値）に関しては、メモリからのデータリードアクセスが行なわれなくてもよく、加えて、１つ後のＰＥに関するサイクル時において一括でメモリライトアクセスされればよい。よって、５サイクル目から７サイクル目までを省略することができる。
【００３３】
次に、パターン３は、注目ＰＥの（レジスタの）データと１つ前のＰＥの（レジスタの）データとが一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＢがアサートされている(４〜６サイクル）ので、注目ＰＥのデータ（の出現回数値）に関しては、１つ前のＰＥに関するアクセス時にメモリから読み出したデータが用いられるため、メモリからのリードアクセスが行なわれなくてもよい。また、注目ＰＥのデータの出現回数値に関しては、１つ前のＰＥのデータの出現回数値として１つ前のＰＥに関するサイクル時に読み出されたデータに対して、注目ＰＥに関するサイクル時に出現回数が加算されてメモリへのライトアクセスが行なわれればよい。更に、１つ前のＰＥのデータの出現回数値に関しては、１つ前のＰＥに関するサイクル時においてメモリへのデータライトアクセスが行なわれなくてもよい。よって、２サイクル目から４サイクル目までを省略することができる。
【００３４】
最後に、パターン４は、注目ＰＥの（レジスタの）データが１つ前のＰＥの（レジスタの）データ及び１つ後のＰＥの（レジスタの）データと一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＡとコントロールコードＢがアサートされている(４〜６サイクル）。従って、注目ＰＥに関するサイクル時には、メモリとのリードアクセスもライトアクセスも行なわれなくてよい。また、１つ前のＰＥに関するサイクル時には、メモリとのライトアクセスが行なわれなくてよく、１つ後のＰＥに関するサイクル時には、メモリとのリードアクセスが行なわれなくてよい。よって、２サイクル目から７サイクル目までを省略することができる。
【００３５】
以上のように、コントロールコード（Ａ、Ｂ）を伴う、ＳＩＭＤ型マイクロプロセッサを構成するＰＥのレジスタに格納されるデータについて、本実施形態に係る外部メモリアクセス装置を利用してヒストグラム処理を行うことによって、画像処理装置における処理サイクルを削減することができる。
【００３６】
[第２の実施形態]
図６は、本発明の第２の実施形態に係る画像処理装置における外部メモリアクセス装置４の構成図である。図６に示す第２の実施形態に係る画像処理装置は、図３に示す第１の実施形態に係る画像処理装置と、略同一のものである。従って、同一部位には同一符号を付して説明を省略し、両者の差異を中心に説明する。
【００３７】
図６に示す外部メモリアクセス装置は、選択器２０、加算器（ＡＤＤＲ）２２、及び書き込みデータ制御回路２４に加えて、コントロールコードＡ用の一時記憶素子２８、及び、ＰＥのレジスタ格納データに対してコントロールコードが割り付けられてなる特殊コードを判定する特殊データ判定回路２５を含む。
【００３８】
更に、図６に示す外部メモリアクセス装置には、一時記憶素子２８の出力、コントロールコードＢ、及び特殊データ判定回路２５の出力の夫々を入力とし、選択器２０へ出力を与える第１の論理和回路３０が含まれる。コントロールコードＡ及び特殊データ判定回路２５の出力の夫々を入力とし、書き込みデータ制御回路２４へ出力を与える第２の論理和回路２６も含む。ただし、後述するように、ＰＥのレジスタに格納される特殊コードが、コントロールコードＢに対応するものであれば、第２の論理和回路２６は設けられず図３に示す回路と同様にコントロールコードＡが書き込みデータ制御回路２４に直接入力するように構成される。また、ＰＥのレジスタに格納される特殊コードが、コントロールコードＡに対応するものであれば、第１の論理和回路３０には、特殊データ判定回路２５の出力が入力しないように構成される。
【００３９】
図６に示す外部メモリアクセス装置に含まれる一時記憶素子２８の動作について、図７を用いて説明する。ＰＥ０〜ＰＥ６のレジスタにおいて、図７の１段目に示すように、００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ・・・のデータが保持されているとする。ここで、上述したようにＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＡを生成すると０、１、０、１、１、０、０となる（図７の２段目参照）。このコードに対して一時記憶素子２８を用いて遅延を与えると、図７の３段目と４段目に示すように、コントロールコードＢと等しいコードが得られる。従って、一時記憶素子２８の出力を、第１の論理和回路３０に入力することができることになる。
【００４０】
次に、図６に示す外部メモリアクセス装置に含まれる特殊データ判定回路２５の機能について、図８を用いて説明する。ＰＥ０〜ＰＥ７のレジスタにおいて、図８の１段目に示すように、００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ・・・のデータが保持されているとする。ここで、上述したようにＳＩＭＤ型マイクロプロセッサの命令により、レジスタのデータ値が１つ前のＰＥと同じであるＰＥについては、データを特殊コード“ＦＦｈ”に書き換える（上書きする）ような処理を行う。こうすることで、データ自体にコントロールコード（図８の場合は、コントロールコードＢ）を割り付けることができる。この書き換えられたコントロールコード割付けデータについては、図６で示される特殊コード判定回路２５によりコントロールコードが取り出される。従って、図８のようなコントロールコード割付けデータの場合には、特殊コード判定回路２５の出力を第１の論理和回路３０の入力とすることができる。ただし、第２の論理和回路２６の入力とはならない。
【００４１】
なお、ＳＩＭＤ型マイクロプロセッサの命令により、レジスタのデータ値が１つ後のＰＥと同じであるＰＥについて、データを特殊コード“ＦＦｈ”に書き換えるような処理が為されて、コントロールコード割付けデータが生成されてもよい。この場合、データ自体にコントロールコードＡが割り付けられることになる。このコントロールコード割付けデータに対しては、特殊コード判定回路２５によりコントロールコードＡが取り出される。従って、この場合、特殊コード判定回路２５の出力は第２の論理和回路２６の入力とされることになる。ただし、第１の論理和回路３０の入力とはならない。
【００４２】
[第３の実施形態]
図９を用いて、ルックアップテーブル変換処理を行う本発明の第３の実施形態に係る画像処理装置について説明する。図９は、第３の実施形態に係る画像処理装置において、ルックアップテーブル変換処理を行うときのデータの入出力の様子を示す図である。ここでルックアップテーブル処理とは、入力データをアドレスとし、そのアドレスに対応するメモリ内のデータをテーブルデータとして、変換を行う処理である。図９に示すルックアップテーブル変換処理を行うときの第３の実施形態に係る画像処理装置のデータ入出力は、図１（１）に示す第１の実施形態に係る画像処理装置のものと略同一であるが、外部メモリアクセス装置４ｂからメモリ６への書込みが無いことが異なる点である。なお、変換により得られたテーブルデータは、後続の処理に利用されたり、外部へ出力されたり、ＳＩＭＤ型マイクロプロセッサ２へ戻されたり等、することとなる。
【００４３】
第３の実施形態に係る画像処理装置における、ＳＩＭＤ型マイクロプロセッサ２でコントロールコード（Ａ、Ｂ）を生成するための構成、及びＳＩＭＤ型マイクロプロセッサ２から外部メモリアクセス装置４へ伝達するための構成は、第１の実施形態に係る画像処理装置と同様である。
【００４４】
図１０は、ＳＩＭＤ型マイクロプロセッサからの入力データに基づいて、メモリ６からテーブルデータを読み出す際の、メモリアクセス制御について示す図である。図１０において、「ＣＬＫ」は「クロック」であり、読出し動作のクロックを示す。図１０では、１サイクル目から３サイクル目までを示している。
【００４５】
「ＡＤＤ」には、ＰＥのレジスタに格納されるデータ値が示されており、その内容はルックアップされるテーブルのアドレスである。「ｃｔｌｃｏｄｅＢ」は、コントロールコードＢを示す。第３の実施形態に係る画像処理装置におけるルックアップテーブル変換処理では、コントロールコードＢのみが必要とされる。「Ｒｅａｄ Ｄａｔａ」は、読出しデータ、即ち、読み出されたテーブルデータの内容である。「１つ前の保持Ｒｅａｄ Ｄａｔａ」は、１つ前のＰＥのレジスタのデータからの入力データに基づいて読み出されたテーブルデータを、注目ＰＥに関するサイクル時に保持しているものである。
【００４６】
なお、図５におけるメモリアクセス制御では、メモリへの読出しアクセス及び書込みアクセスを行なっていたため、各ＰＥに関するサイクル数は３サイクルであった。これに対し、図１０におけるメモリアクセス制御では、メモリへの読出しアクセスのみ行なわれるので、各ＰＥに関するサイクル数は１サイクルである。
【００４７】
図１０におけるメモリアクセス制御は、コントロールコードＢに依存するのであり、２パターンのメモリアクセス制御（図１０に示すパターン５、パターン６）が考えられる。
【００４８】
まず、パターン５は、注目ＰＥのデータと１つ前のＰＥのデータとが一致しない場合である。この場合、注目ＰＥのデータにおいてコントロールコードＢがアサートされていないので、メモリ６へのリードアクセスが行なわれテーブルデータの読み出しが行われる。
【００４９】
次に、パターン６は、注目ＰＥのデータと１つ前のＰＥのデータとが一致している場合である。この場合、注目ＰＥのデータにおいてコントロールコードＢがアサートされているので、注目ＰＥのデータによるテーブルのルックアップにおいては、１つ前のＰＥに関するアクセス時にメモリから読み出されたテーブルデータが流用され得るため、メモリへのリードアクセスが行なわれなくてもよい。よって、結果として２サイクル目を省略することができる。
【００５０】
以上のように、コントロールコードＢを伴う、ＳＩＭＤ型マイクロプロセッサを構成するＰＥのレジスタに格納されるデータについて、本実施形態に係る外部メモリアクセス装置を利用してルックアップテーブル変換処理を行うことによって、画像処理装置における処理サイクルを削減することができる。
【産業上の利用可能性】
【００５１】
本発明は、画像処理を利用するシステム全般（例えば、デジタルカメラ、デジタルテレビジョン、プリンタ、デジタル複合機等）に利用することができる。
【符号の説明】
【００５２】
２・・・ＳＩＭＤ型マイクロプロセッサ、４、４ａ、４ｂ・・・外部メモリアクセス装置、６・・・メモリ、８・・・ＰＥ（プロセッサエレメント）、１０・・・ポート、１８・・・レジスタ。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００３‐２１６９５０公報
【特許文献２】特開２００２‐１０８６０４公報
【特許文献３】特許第３９６９５８０号公報
【特許文献４】国際公開番号ＷＯ０６／１２３８２２
【特許文献５】特開平５‐６７２０３
【特許文献６】特許第３８３４８６９号
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
ＳＩＭＤ型マイクロプロセッサでは、複数のデータに対して１つの命令で同時に同一の演算処理が実行可能である。この構造により、演算は同一であるがデータ量が非常に多い処理（特に、画像処理）に係る用途において、頻用される。ＳＩＭＤ型マイクロプロセッサにおける通常の画像処理では、複数の演算ユニット（Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ［ＰＥ］；プロセッサエレメント）を主走査方向に対応する方向に並べ、同一の演算を同時に複数のデータに対して実行する。このことにより高速な演算処理が可能となっている。
【０００３】
ところで、ＳＩＭＤ型マイクロプロセッサ及びメモリ装置を含む画像処理装置は、メモリ装置へのアクセスが全体の処理サイクル時間に大きな影響を与えるシステムである。このようなメモリアクセスが全体の処理時間に大きく影響するシステム（装置）では、ヒストグラム処理等のメモリからのリードアクセス、メモリへのライトアクセスが頻繁に必要となる処理を行った場合、処理時間が長くなる、という問題がある。
【０００４】
なお、本願発明の先行技術文献として、後述の特許文献１〜６が挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ヒストグラム処理等のメモリからのリードアクセス、メモリへのライトアクセスを多数必要とする処理を行う場合にも、メモリアクセス時間が全体の処理時間を増大させないような画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の画像処理装置は、
メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、
前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする画像処理装置である。
【０００７】
本発明に係る請求項２に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第１のコントロールコードであることを特徴とする請求項１に記載の画像処理装置である。
【０００８】
本発明に係る請求項３に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ後のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第２のコントロールコードであることを特徴とする請求項１に記載の画像処理装置である。
【０００９】
本発明に係る請求項４に記載の画像処理装置は、
更に、前記外部メモリアクセス装置は、前記第２のコントロールコードを、一時記憶して遅延を与える一時記憶素子を備えることを特徴とする請求項３に記載の画像処理装置である。
【００１０】
本発明に係る請求項５に記載の画像処理装置は、
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとが一致する場合に、前記注目プロセッサエレメントに含まれるレジスタに格納されるデータに、上書きされる特定コードであり、
更に、前記外部メモリアクセス装置は、前記特定コードの検出回路を備えることを特徴とする請求項１に記載の画像処理装置である。
【発明の効果】
【００１１】
本発明に係る画像処理装置では、ＳＩＭＤ型マイクロプロセッサと外部メモリと間のアクセスを制御する外部メモリアクセス装置において、メモリリードアクセス及びメモリライトアクセスを一部省略することができ、これによりメモリアクセスサイクル数を削減でき処理時間を短くできる。更に外部メモリアクセス装置内の制御回路規模を削減できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る画像処理装置のブロック図（図１（１））と、第１の実施形態に係る画像処理装置において、ヒストグラム処理を行うときのデータの入出力の様子を示す図である（図１（２））。
【図２】ＳＩＭＤ型マイクロプロセッサの概略の構成図である。
【図３】第１の実施形態に係る画像処理装置における外部メモリアクセス装置の構成図である。
【図４】コントロールコード（Ａ、Ｂ）の生成を説明するための図である。
【図５】注目ＰＥのデータが前後のＰＥのデータと不一致又は一致するときの、外部メモリアクセス装置の読出しデータ（Ｒｅａｄ Ｄａｔａ）及び書込みデータ（Ｗｒｉｔｅ Ｄａｔａ）の時間的変遷を示す図である。
【図６】本発明の第２の実施形態に係る画像処理装置における外部メモリアクセス装置の構成図である。
【図７】第２の実施形態におけるコントロールコードの生成を説明するための図である。
【図８】第２の実施形態におけるコントロールコードの生成を説明するための図である。
【図９】第３の実施形態に係る画像処理装置において、ルックアップテーブル変換処理を行うときのデータの入出力の様子を示す図である。
【図１０】ＳＩＭＤ型マイクロプロセッサからの入力データに基づいて、メモリからテーブルデータを読み出す際の、メモリアクセス制御について示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る好適な実施形態を説明する。
【００１４】
[第１の実施形態]
図１（１）は、本発明の第１の実施形態に係る画像処理装置のブロック図である。図１（１）に示す画像処理装置は、ＳＩＭＤ型マイクロプロセッサ２、メモリ６、及び外部メモリアクセス装置４を含む。
【００１５】
図２は、ＳＩＭＤ型マイクロプロセッサ２の概略の構成図である。ＳＩＭＤ型マイクロプロセッサ２は、複数のＰＥ（プロセッサエレメント）を備え、各ＰＥ８は複数のレジスタ１８を備える。具体的にＳＩＭＤ型マイクロプロセッサ２には、ＰＥ０、ＰＥ１、ＰＥ２・・・ＰＥ（ｎ−１）、ＰＥｎと番号が付されたｎ個のＰＥが備わる。ｎ個のＰＥは、画像の主走査方向に対応する方向に並べられる。各ＰＥ８は、レジスタ部１２と演算部１４とを含み、各レジスタ部１２には複数のレジスタ１８が含まれる。各ＰＥ８における複数のレジスタ１８はバス１６を経由して演算部１４と接続する。演算部１４は、レジスタ部１２のレジスタ１８に格納されるデータを用いて演算を行なう。また、各ＰＥ８における複数のレジスタ１８の各々は、他の全てのＰＥの各々にて、対応するレジスタ１８を有しており、対応するレジスタ１８同士は、共通のポート１０に接続する。ＳＩＭＤ型マイクロプロセッサ２は、これらポート１０を介して外部とデータ通信を行なう。
【００１６】
図１（１）に示す画像処理装置のブロック図に戻り、ＳＩＭＤ型マイクロプロセッサ２の外部には、ＲＡＭ等で構成されるメモリ６が設けられる。ＳＩＭＤ型マイクロプロセッサ２からメモリ６へのリード（読み出し）／ライト（書き込み）アクセスは、外部メモリアクセス装置４により制御される。上述のように、外部メモリアクセス装置４は、ＳＩＭＤ型マイクロプロセッサ２とポート１０で接続される。
【００１７】
次に、図１（２）は、第１の実施形態に係る画像処理装置において、ヒストグラム処理を行うときのデータの入出力の様子を示す図である。ここでヒストグラム処理とは、同値のデータの出現回数を求める処理である。図１（２）に示すヒストグラム処理を行うときの第１の実施形態に係る画像処理装置のデータ入出力は、図１（１）に示すものと略同一であるが、外部メモリアクセス装置４ａからＳＩＭＤ型プロセッサ２への出力データが無いことが異なる点である。
【００１８】
図３は、第１の実施形態に係る画像処理装置における外部メモリアクセス装置４ａの構成図である。図３に示す外部メモリアクセス装置４ａは、選択器２０、加算器（ＡＤＤＲ）２２、及び書き込みデータ制御回路２４を含む。
【００１９】
外部メモリアクセス装置４ａに入力するコントロールコードＡは、ＳＩＭＤ型マイクロプロセッサ２に配置される複数のＰＥ８において、注目ＰＥ（例えば、ＰＥ（ｋ）とする）のレジスタのデータ値と、その１つ後のＰＥ（即ち、ＰＥ（ｋ＋１））のレジスタのデータ値とが、一致していればその注目ＰＥ（ＰＥ（ｋ））について“１”と表され、一致していなければその注目ＰＥ（ＰＥ（ｋ））について“０”と表されるコードである。
【００２０】
また、外部メモリアクセス装置４ａに入力するコントロールコードＢは、ＳＩＭＤ型マイクロプロセッサ２に配置される複数のＰＥ８において、注目ＰＥ（例えば、ＰＥ（ｋ）とする）のレジスタのデータ値と、その１つ前のＰＥ（即ち、ＰＥ（ｋ−１））のレジスタのデータ値とが、一致していればその注目ＰＥ（ＰＥ（ｋ））について“１”と表され、一致していなければその注目ＰＥ（ＰＥ（ｋ））について“０”と表されるコードである。このように、コントロールコード（Ａ、Ｂ）は、ＳＩＭＤ型マイクロプロセッサ２を構成する複数のＰＥの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて、生成されているコードである。
【００２１】
選択器２０は、ＳＩＭＤ型マイクロプロセッサ２からの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータと、１つ前の入力データの出現数であって直前に加算器２２が出力したデータの内から、コントロールコードＢによって、選択を行なう。つまり、コントロールコードＢが“１”であるならば、注目ＰＥのレジスタのデータ値と、その１つ前のＰＥのレジスタのデータ値とが、一致しているということだから、選択器２０は、１つ前の入力データの出現数（即ち、１つ前のＰＥのレジスタのデータ値の出現数）であって直前に加算器２２が出力したデータを選択するように、設定されている。また、コントロールコードＢが“０”であるならば、注目ＰＥのレジスタのデータ値と、その１つ前のＰＥのレジスタのデータ値とが、不一致であるということだから、選択器２０は、ＳＩＭＤ型マイクロプロセッサ２の注目ＰＥからの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータを選択するように設定されている。
【００２２】
加算器２２は、出現数の加算を行なう。書き込みデータ制御回路２４にはコントロールコードＡの反転と加算器２２の出力とが入力される。コントロールコードＡが“１”であれば、注目ＰＥのレジスタのデータ値と、その１つ後のＰＥのレジスタのデータ値とが、一致している、即ち、同じデータ値のレジスタを含むＰＥが続きこの時点でデータ値を出力する必要が無い、ということだから、書き込みデータ制御回路２４は、コントロールコードＡの反転（ここでは、“０”）により、加算器２２の出力をメモリ６ａの対応アドレスにこの時点では書き込まないように制御する。また、コントロールコードＡが“０”であれば、注目ＰＥのレジスタのデータ値と、その１つ後のＰＥのレジスタのデータ値とが、不一致である、即ち、同じデータ値のレジスタを含むＰＥがこの後に続かずこの時点で一旦データ値を出力する必要がある、ということだから、書き込みデータ制御回路２４は、コントロールコードＡの反転（ここでは、“１”）により、加算器２２の出力をメモリ６ａの対応アドレスに書き込むように制御する。
【００２３】
従って、図３に示す外部メモリアクセス装置では、加算器２２の出力と選択器２０の入力とを繋ぐことにより、連続するＰＥにおいてレジスタのデータ値が同一値で連続すれば加算を積み重ねるが、連続が途切れたことがコントロールコードＢの値により示されれば（即ち、コントロールコードＢの値が“０”であれば）、選択器２０により、注目ＰＥからの入力データの値に対応する、その値の出現数を足し込んでいくメモリ（領域）から読み出されたデータに切り替えられて、選択される。更に、連続が途切れることがコントロールコードＡの値により示されれば（即ち、コントロールコードＡの値が“０”であれば）、書き込みデータ制御回路２４により、加算器２２の出力をメモリ６ａの対応アドレスに書き込むように制御される。
【００２４】
コントロールコードＡ、及びコントロールコードＢの具体的内容は、ＳＩＭＤ型マイクロプロセッサにて生成される。つまり、注目ＰＥとそのＰＥに隣接する（前後の）ＰＥにおいて、レジスタのデータの一致/不一致情報に基づいて、コントロールコードが生成される。図４を用いて、コントロールコード（Ａ、Ｂ）の生成を説明する。
【００２５】
図２で示したように、ＳＩＭＤ型マイクロプロセッサ２は複数のＰＥを備え、各ＰＥはデータを保持するレジスタ１６を備えている。図４（１）では、ＰＥ０からＰＥ６までを示す。また、各ＰＥのレジスタには００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ（“ｈ”は１６進表記であることを示す。）のデータが保持されているとする（図中の「ＰＥデータ」は、ＰＥのレジスタに保持されるデータの意味である。）。このとき、ＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＡを、注目ＰＥとその１つ後のＰＥとのデータの一致／不一致につき一致していれば“１”とし、一致していなければ“０”として設定すると、ここでのコントロールコードＡは０、１、０、１、１、０、０となる。次に、ＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＢを、注目ＰＥとその１つ前のＰＥとのデータの一致／不一致につき一致していれば“１”とし、一致していなければ“０”として設定すると、ここでのコントロールコードＢは０、０、１、０、１、１、０となる。
【００２６】
上記のコントロールコード（Ａ、Ｂ）は、ＳＩＭＤ型マイクロプロセッサ２から外部メモリアクセス装置４ａに伝達される。コントロールコード（Ａ、Ｂ）は、各ＰＥにおけるレジスタの１つに格納されてもよい。また、図４（２）に示すように、各ＰＥにおいてレジスタがデータを格納する際に、レジスタの一部のビットにコントロールコードを割り付けるようにしてもよい。
【００２７】
図４（２）に示す「コントロールコードｂｉｔ割付データ」では、ＰＥのレジスタの１〜７ｂｉｔ（ビット）にデータが格納され、上述のコントロールコードＡが０ｂｉｔ（ビット）に割り付けられている。ここで、上述のコントロールコードＢが割り付けられてもよい。また、ＰＥのレジスタの２〜７ｂｉｔにデータが格納され、上述のコントロールコードＡとコントロールコードＢが、０〜１ｂｉｔに割り付けられてもよい。
【００２８】
図５は、注目ＰＥのデータが前後のＰＥのデータと不一致又は一致するときの、外部メモリアクセス装置４ａの読出しデータ（Ｒｅａｄ Ｄａｔａ）及び書込みデータ（Ｗｒｉｔｅ Ｄａｔａ）の時間的変遷を示す図である。つまり、メモリからデータ値の出現回数の値を読み出して、適宜インクリメントを行い、メモリへ再び書き戻す、メモリアクセス制御について示す図である。図５において、「ＲＣＬＫ」は、「レジスタクロック」であり、読出し動作及び書込み動作のクロックを示す。図５では、１サイクル目から９サイクル目までの変遷を示している。
【００２９】
また、「ＡＤＤ」には、ＰＥのレジスタに格納されるデータ値が示される。「ｃｔｌｃｏｄｅＡ」「ｃｔｌｃｏｄｅＢ」は夫々、コントロールコードＡとコントロールコードＢを示す。「ＲＷＥＢ」は、「レジスタライトイネーブル」であり、メモリへの書込み動作のイネーブル信号を示す。「Ｒｅａｄ Ｄａｔａ」及び「Ｗｒｉｔｅ Ｄａｔａ」は、読出しデータ及び書込みデータの内容である。
【００３０】
図５におけるメモリアクセス制御は、コントロールコード（Ａ、Ｂ）に依存するのであり、コントロールコードＡとコントロールＢとの組み合わせから、４パターンのメモリアクセス制御が考えられる。
【００３１】
まず、パターン１は、注目ＰＥの（レジスタの）データと前後いずれものＰＥの（レジスタの）データとが一致しない場合である。この場合、注目ＰＥのデータにおいてコントロールコード（Ａ、Ｂ）のいずれもがアサートされていない（即ち、“１”となっていない）ので、前ＰＥ、注目ＰＥ、及び後ＰＥのどのＰＥに係る動作時にも、メモリからのデータリードアクセスの後、出現数が１だけ加算され、メモリへデータのライトアクセスが行われる。
【００３２】
次に、パターン２は、注目ＰＥの（レジスタの）データと１つ後のＰＥの（レジスタの）データとが一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＡがアサートされている（４〜６サイクル）ので、注目ＰＥのデータ（の出現回数値）に関しては、メモリからのデータリードアクセスのみが行われ、データライトアクセスが行なわれなくてもよい。更に、１つ後のＰＥのデータ（の出現回数値）に関しては、メモリからのデータリードアクセスが行なわれなくてもよく、加えて、１つ後のＰＥに関するサイクル時において一括でメモリライトアクセスされればよい。よって、５サイクル目から７サイクル目までを省略することができる。
【００３３】
次に、パターン３は、注目ＰＥの（レジスタの）データと１つ前のＰＥの（レジスタの）データとが一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＢがアサートされている(４〜６サイクル）ので、注目ＰＥのデータ（の出現回数値）に関しては、１つ前のＰＥに関するアクセス時にメモリから読み出したデータが用いられるため、メモリからのリードアクセスが行なわれなくてもよい。また、注目ＰＥのデータの出現回数値に関しては、１つ前のＰＥのデータの出現回数値として１つ前のＰＥに関するサイクル時に読み出されたデータに対して、注目ＰＥに関するサイクル時に出現回数が加算されてメモリへのライトアクセスが行なわれればよい。更に、１つ前のＰＥのデータの出現回数値に関しては、１つ前のＰＥに関するサイクル時においてメモリへのデータライトアクセスが行なわれなくてもよい。よって、２サイクル目から４サイクル目までを省略することができる。
【００３４】
最後に、パターン４は、注目ＰＥの（レジスタの）データが１つ前のＰＥの（レジスタの）データ及び１つ後のＰＥの（レジスタの）データと一致している場合である。このとき、注目ＰＥのデータにおいてコントロールコードＡとコントロールコードＢがアサートされている(４〜６サイクル）。従って、注目ＰＥに関するサイクル時には、メモリとのリードアクセスもライトアクセスも行なわれなくてよい。また、１つ前のＰＥに関するサイクル時には、メモリとのライトアクセスが行なわれなくてよく、１つ後のＰＥに関するサイクル時には、メモリとのリードアクセスが行なわれなくてよい。よって、２サイクル目から７サイクル目までを省略することができる。
【００３５】
以上のように、コントロールコード（Ａ、Ｂ）を伴う、ＳＩＭＤ型マイクロプロセッサを構成するＰＥのレジスタに格納されるデータについて、本実施形態に係る外部メモリアクセス装置を利用してヒストグラム処理を行うことによって、画像処理装置における処理サイクルを削減することができる。
【００３６】
[第２の実施形態]
図６は、本発明の第２の実施形態に係る画像処理装置における外部メモリアクセス装置４の構成図である。図６に示す第２の実施形態に係る画像処理装置は、図３に示す第１の実施形態に係る画像処理装置と、略同一のものである。従って、同一部位には同一符号を付して説明を省略し、両者の差異を中心に説明する。
【００３７】
図６に示す外部メモリアクセス装置は、選択器２０、加算器（ＡＤＤＲ）２２、及び書き込みデータ制御回路２４に加えて、コントロールコードＡ用の一時記憶素子２８、及び、ＰＥのレジスタ格納データに対してコントロールコードが割り付けられてなる特殊コードを判定する特殊データ判定回路２５を含む。
【００３８】
更に、図６に示す外部メモリアクセス装置には、一時記憶素子２８の出力、コントロールコードＢ、及び特殊データ判定回路２５の出力の夫々を入力とし、選択器２０へ出力を与える第１の論理和回路３０が含まれる。コントロールコードＡ及び特殊データ判定回路２５の出力の夫々を入力とし、書き込みデータ制御回路２４へ出力を与える第２の論理和回路２６も含む。ただし、後述するように、ＰＥのレジスタに格納される特殊コードが、コントロールコードＢに対応するものであれば、第２の論理和回路２６は設けられず図３に示す回路と同様にコントロールコードＡが書き込みデータ制御回路２４に直接入力するように構成される。また、ＰＥのレジスタに格納される特殊コードが、コントロールコードＡに対応するものであれば、第１の論理和回路３０には、特殊データ判定回路２５の出力が入力しないように構成される。
【００３９】
図６に示す外部メモリアクセス装置に含まれる一時記憶素子２８の動作について、図７を用いて説明する。ＰＥ０〜ＰＥ６のレジスタにおいて、図７の１段目に示すように、００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ・・・のデータが保持されているとする。ここで、上述したようにＳＩＭＤ型マイクロプロセッサの命令により、コントロールコードＡを生成すると０、１、０、１、１、０、０となる（図７の２段目参照）。このコードに対して一時記憶素子２８を用いて遅延を与えると、図７の３段目と４段目に示すように、コントロールコードＢと等しいコードが得られる。従って、一時記憶素子２８の出力を、第１の論理和回路３０に入力することができることになる。
【００４０】
次に、図６に示す外部メモリアクセス装置に含まれる特殊データ判定回路２５の機能について、図８を用いて説明する。ＰＥ０〜ＰＥ７のレジスタにおいて、図８の１段目に示すように、００ｈ、０１ｈ、０１ｈ、０２ｈ、０２ｈ、０２ｈ、０３ｈ・・・のデータが保持されているとする。ここで、上述したようにＳＩＭＤ型マイクロプロセッサの命令により、レジスタのデータ値が１つ前のＰＥと同じであるＰＥについては、データを特殊コード“ＦＦｈ”に書き換える（上書きする）ような処理を行う。こうすることで、データ自体にコントロールコード（図８の場合は、コントロールコードＢ）を割り付けることができる。この書き換えられたコントロールコード割付けデータについては、図６で示される特殊コード判定回路２５によりコントロールコードが取り出される。従って、図８のようなコントロールコード割付けデータの場合には、特殊コード判定回路２５の出力を第１の論理和回路３０の入力とすることができる。ただし、第２の論理和回路２６の入力とはならない。
【００４１】
なお、ＳＩＭＤ型マイクロプロセッサの命令により、レジスタのデータ値が１つ後のＰＥと同じであるＰＥについて、データを特殊コード“ＦＦｈ”に書き換えるような処理が為されて、コントロールコード割付けデータが生成されてもよい。この場合、データ自体にコントロールコードＡが割り付けられることになる。このコントロールコード割付けデータに対しては、特殊コード判定回路２５によりコントロールコードＡが取り出される。従って、この場合、特殊コード判定回路２５の出力は第２の論理和回路２６の入力とされることになる。ただし、第１の論理和回路３０の入力とはならない。
【００４２】
[第３の実施形態]
図９を用いて、ルックアップテーブル変換処理を行う本発明の第３の実施形態に係る画像処理装置について説明する。図９は、第３の実施形態に係る画像処理装置において、ルックアップテーブル変換処理を行うときのデータの入出力の様子を示す図である。ここでルックアップテーブル処理とは、入力データをアドレスとし、そのアドレスに対応するメモリ内のデータをテーブルデータとして、変換を行う処理である。図９に示すルックアップテーブル変換処理を行うときの第３の実施形態に係る画像処理装置のデータ入出力は、図１（１）に示す第１の実施形態に係る画像処理装置のものと略同一であるが、外部メモリアクセス装置４ｂからメモリ６への書込みが無いことが異なる点である。なお、変換により得られたテーブルデータは、後続の処理に利用されたり、外部へ出力されたり、ＳＩＭＤ型マイクロプロセッサ２へ戻されたり等、することとなる。
【００４３】
第３の実施形態に係る画像処理装置における、ＳＩＭＤ型マイクロプロセッサ２でコントロールコード（Ａ、Ｂ）を生成するための構成、及びＳＩＭＤ型マイクロプロセッサ２から外部メモリアクセス装置４へ伝達するための構成は、第１の実施形態に係る画像処理装置と同様である。
【００４４】
図１０は、ＳＩＭＤ型マイクロプロセッサからの入力データに基づいて、メモリ６からテーブルデータを読み出す際の、メモリアクセス制御について示す図である。図１０において、「ＣＬＫ」は「クロック」であり、読出し動作のクロックを示す。図１０では、１サイクル目から３サイクル目までを示している。
【００４５】
「ＡＤＤ」には、ＰＥのレジスタに格納されるデータ値が示されており、その内容はルックアップされるテーブルのアドレスである。「ｃｔｌｃｏｄｅＢ」は、コントロールコードＢを示す。第３の実施形態に係る画像処理装置におけるルックアップテーブル変換処理では、コントロールコードＢのみが必要とされる。「Ｒｅａｄ Ｄａｔａ」は、読出しデータ、即ち、読み出されたテーブルデータの内容である。「１つ前の保持Ｒｅａｄ Ｄａｔａ」は、１つ前のＰＥのレジスタのデータからの入力データに基づいて読み出されたテーブルデータを、注目ＰＥに関するサイクル時に保持しているものである。
【００４６】
なお、図５におけるメモリアクセス制御では、メモリへの読出しアクセス及び書込みアクセスを行なっていたため、各ＰＥに関するサイクル数は３サイクルであった。これに対し、図１０におけるメモリアクセス制御では、メモリへの読出しアクセスのみ行なわれるので、各ＰＥに関するサイクル数は１サイクルである。
【００４７】
図１０におけるメモリアクセス制御は、コントロールコードＢに依存するのであり、２パターンのメモリアクセス制御（図１０に示すパターン５、パターン６）が考えられる。
【００４８】
まず、パターン５は、注目ＰＥのデータと１つ前のＰＥのデータとが一致しない場合である。この場合、注目ＰＥのデータにおいてコントロールコードＢがアサートされていないので、メモリ６へのリードアクセスが行なわれテーブルデータの読み出しが行われる。
【００４９】
次に、パターン６は、注目ＰＥのデータと１つ前のＰＥのデータとが一致している場合である。この場合、注目ＰＥのデータにおいてコントロールコードＢがアサートされているので、注目ＰＥのデータによるテーブルのルックアップにおいては、１つ前のＰＥに関するアクセス時にメモリから読み出されたテーブルデータが流用され得るため、メモリへのリードアクセスが行なわれなくてもよい。よって、結果として２サイクル目を省略することができる。
【００５０】
以上のように、コントロールコードＢを伴う、ＳＩＭＤ型マイクロプロセッサを構成するＰＥのレジスタに格納されるデータについて、本実施形態に係る外部メモリアクセス装置を利用してルックアップテーブル変換処理を行うことによって、画像処理装置における処理サイクルを削減することができる。
【産業上の利用可能性】
【００５１】
本発明は、画像処理を利用するシステム全般（例えば、デジタルカメラ、デジタルテレビジョン、プリンタ、デジタル複合機等）に利用することができる。
【符号の説明】
【００５２】
２・・・ＳＩＭＤ型マイクロプロセッサ、４、４ａ、４ｂ・・・外部メモリアクセス装置、６・・・メモリ、８・・・ＰＥ（プロセッサエレメント）、１０・・・ポート、１８・・・レジスタ。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００３‐２１６９５０公報
【特許文献２】特開２００２‐１０８６０４公報
【特許文献３】特許第３９６９５８０号公報
【特許文献４】国際公開番号ＷＯ０６／１２３８２２
【特許文献５】特開平５‐６７２０３
【特許文献６】特許第３８３４８６９号
【特許請求の範囲】
【請求項１】
メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、
前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする画像処理装置。
【請求項２】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第１のコントロールコードであることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ後のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第２のコントロールコードであることを特徴とする請求項１に記載の画像処理装置。
【請求項４】
更に、前記外部メモリアクセス装置は、前記第２のコントロールコードを、一時記憶して遅延を与える一時記憶素子を備えることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとが一致する場合に、前記注目プロセッサエレメントに含まれるレジスタに格納されるデータに、上書きされる特定コードであり、
更に、前記外部メモリアクセス装置は、前記特定コードの検出回路を備えることを特徴とする請求項１に記載の画像処理装置。
【請求項１】
メモリと、前記メモリに対してリード／ライトアクセスを行う外部メモリアクセス装置と、前記外部メモリアクセス装置に対してデータ伝達を行なうポートを有するＳＩＭＤ型マイクロプロセッサとを備える画像処理装置において、
前記ＳＩＭＤ型マイクロプロセッサを構成する複数のプロセッサエレメントの、各々に含まれるレジスタに格納されるデータにおける、隣接するプロセッサエレメント間での連続関係に基づいて生成されるコントロールコードによって、前記外部メモリアクセス装置の前記メモリへのアクセスを削減する制御が為されることを特徴とする画像処理装置。
【請求項２】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第１のコントロールコードであることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ後のプロセッサエレメントに含まれるレジスタに格納されるデータとの、一致又は不一致を示す第２のコントロールコードであることを特徴とする請求項１に記載の画像処理装置。
【請求項４】
更に、前記外部メモリアクセス装置は、前記第２のコントロールコードを、一時記憶して遅延を与える一時記憶素子を備えることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記コントロールコードは、
注目プロセッサエレメントに含まれるレジスタに格納されるデータと、前記注目プロセッサエレメントに隣接する、前記注目プロセッサエレメントの１つ前のプロセッサエレメントに含まれるレジスタに格納されるデータとが一致する場合に、前記注目プロセッサエレメントに含まれるレジスタに格納されるデータに、上書きされる特定コードであり、
更に、前記外部メモリアクセス装置は、前記特定コードの検出回路を備えることを特徴とする請求項１に記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１９２０５８（Ｐ２０１１−１９２０５８Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５８１１０（Ｐ２０１０−５８１１０）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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