画像処理装置
【課題】画像データに対する処理の内容や順序を柔軟に設定することが可能な画像処理装置を得る。
【解決手段】画像処理部３は、演算部１３と、演算部１３に画像データを入力するデータ入力部１０と、演算部１３によって演算された画像データを出力するデータ出力部１１と、設定部１４とを備える。演算部１３は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタとを有する。設定部１４によって前入力ドメインセレクタ及び出力ドメインセレクタを設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。
【解決手段】画像処理部３は、演算部１３と、演算部１３に画像データを入力するデータ入力部１０と、演算部１３によって演算された画像データを出力するデータ出力部１１と、設定部１４とを備える。演算部１３は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタとを有する。設定部１４によって前入力ドメインセレクタ及び出力ドメインセレクタを設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
下記特許文献１には、リアルタイムプロセッシングユニットとＣＰＵとによって画像処理を行う画像処理装置が開示されている。リアルタイムプロセッシングユニットは、画像データに対して異なる画像処理を行う複数の処理部を備えて構成されており、撮像素子から入力された画像データに対して、実時間処理による画像処理（一般画像処理）を行う。リアルタイムプロセッシングユニットによって処理された画像データは、メモリに格納される。ＣＰＵは、メモリに格納された画像データに対して、一般画像処理以外の画像処理（例外的画像処理）をソフトウェア処理として行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２３６４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された画像処理装置によると、リアルタイムプロセッシングユニットは複数の処理部を備えて構成されており、各処理部は、処理内容に応じて所定の順序で接続された複数の演算セルを有して構成されている。そして、上記特許文献１に開示された画像処理装置によると、各処理部内の複数の演算セルの接続関係を自由に設定することはできず、各処理部は予め規定された内容の処理しか行えないため、汎用性が低いという問題がある。
【０００５】
また、上記特許文献１に開示された画像処理装置によると、一般画像処理としての特定の処理フローを実現できるように、複数の処理部の接続順序が予め規定されている。従って、複数の処理部による処理の順序を変更する場合には、ある処理を行った処理部が処理後の画像データをメモリに格納し、次の処理を行う処理部が処理対象の画像データをメモリから読み出すという、リアルタイムプロセッシングユニットとメモリとの間でのループ処理が必要となる。そのため、処理の順序を大きく変更したい場合には、ループ処理の回数が増大するため、処理の所要時間が増大するという問題がある。
【０００６】
本発明はかかる問題を解決するために成されたものであり、画像データに対する処理の内容や順序を柔軟に設定することが可能であり、かつ、処理の内容や順序を変更した場合であっても所要時間の増大を回避することが可能な、画像処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る画像処理装置は、画像データの演算を行う演算部と、前記演算部に画像データを入力するデータ入力部と、前記演算部によって演算された画像データを出力するデータ出力部と、設定部と、を備え、前記演算部は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタと、を有し、各前記入力ドメインセレクタの入力は、前記複数の演算セルの各々の出力と、前記データ入力部の出力とに接続されており、各前記入力ドメインセレクタの出力は、各前記演算セルの入力に接続されており、前記出力ドメインセレクタの入力は、前記複数の演算セルの各々の出力に接続されており、前記出力ドメインセレクタの出力は、前記データ出力部の入力に接続されており、前記設定部によって前記入力ドメインセレクタ及び前記出力ドメインセレクタを設定することにより、前記データ入力部から前記演算部に入力された画像データに対して、前記複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、前記データ出力部から出力されることを特徴とするものである。
【０００８】
第１の態様に係る画像処理装置によれば、演算部は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタとを有する。そして、設定部によって入力ドメインセレクタ及び出力ドメインセレクタを設定することにより、データ入力部から演算部に入力された画像データに対して、複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部から出力される。従って、目的とする処理の内容に応じて入力ドメインセレクタ及び出力ドメインセレクタを設定することによって、その処理を実現し得る回路を構築できるため、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、処理の内容や順序を変更した場合であっても、演算セルの機能が足りている限りワンパスでの処理が可能であるため、画像処理装置とメモリとの間でのループ処理を回避できる。その結果、所要時間の増大を回避することが可能となる。また、ワンパスでの処理が可能でない場合には、ループ処理を行うことによって目的とする処理の内容を実現でき、この場合であってもループ処理の回数を大幅に削減できるため、所要時間の増大を回避することが可能となる。
【０００９】
本発明の第２の態様に係る画像処理装置は、第１の態様に係る画像処理装置において特に、各前記演算セルは、複数の入力端子と、複数の入力チャンネルセレクタと、を含み、各前記入力チャンネルセレクタの出力は、各前記入力端子に接続されており、各前記入力チャンネルセレクタの入力は、前記入力ドメインセレクタの出力に接続されており、前記設定部によって前記入力チャンネルセレクタを設定することにより、前記入力ドメインセレクタから各前記入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが前記入力端子に入力されることを特徴とするものである。
【００１０】
第２の態様に係る画像処理装置によれば、各演算セルは、複数の入力端子と、複数の入力チャンネルセレクタとを含む。そして、設定部によって入力チャンネルセレクタを設定することにより、入力ドメインセレクタから各入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが入力端子に入力される。このように、入力チャンネルセレクタによってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１１】
本発明の第３の態様に係る画像処理装置は、第１又は第２の態様に係る画像処理装置において特に、前記演算部は、少なくとも一つの出力チャンネルセレクタをさらに有し、前記出力チャンネルセレクタの入力は、前記出力ドメインセレクタの出力に接続されており、前記出力チャンネルセレクタの出力は、前記データ出力部の入力に接続されており、前記設定部によって前記出力チャンネルセレクタを設定することにより、前記出力ドメインセレクタから前記出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データが前記データ出力部に入力されることを特徴とするものである。
【００１２】
第３の態様に係る画像処理装置によれば、演算部は、少なくとも一つの出力チャンネルセレクタを有する。そして、設定部によって出力チャンネルセレクタを設定することにより、出力ドメインセレクタから出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部に入力される。このように、出力チャンネルセレクタによってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１３】
本発明の第４の態様に係る画像処理装置は、第１〜第３のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、二以上の前記演算セルから出力された画像データを統合する統合セルを含むことを特徴とするものである。
【００１４】
第４の態様に係る画像処理装置によれば、複数の演算セルは、二以上の演算セルから出力された画像データを統合する統合セルを含む。このように、統合セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１５】
本発明の第５の態様に係る画像処理装置は、第１〜第４のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、遅延量を設定可能な遅延セルを含むことを特徴とするものである。
【００１６】
第５の態様に係る画像処理装置によれば、複数の演算セルは、遅延量を設定可能な遅延セルを含む。このように、遅延量を設定可能な遅延セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１７】
本発明の第６の態様に係る画像処理装置は、第１〜第５のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、遅延量が異なる複数の遅延セルを含むことを特徴とするものである。
【００１８】
第６の態様に係る画像処理装置によれば、複数の演算セルは、遅延量が異なる複数の遅延セルを含む。このように、遅延量が異なる複数の遅延セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１９】
本発明の第７の態様に係る画像処理装置は、第１〜第６のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、タップ数を設定可能な空間フィルタセルを含むことを特徴とするものである。
【００２０】
第７の態様に係る画像処理装置によれば、複数の演算セルは、タップ数を設定可能な空間フィルタセルを含む。このように、タップ数を設定可能な空間フィルタセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２１】
本発明の第８の態様に係る画像処理装置は、第７の態様に係る画像処理装置において特に、前記空間フィルタセルのタップ数は、第１の値及びそれよりも小さい第２の値のいずれかに設定可能であり、前記空間フィルタセルのタップ数が前記第２の値に設定された場合、前記空間フィルタセルは、複数の空間フィルタとして独立に使用可能であることを特徴とするものである。
【００２２】
第８の態様に係る画像処理装置によれば、空間フィルタセルのタップ数が第２の値に設定された場合、空間フィルタセルは、複数の空間フィルタとして独立に使用可能である。これにより、空間フィルタセルの有効活用が可能になるとともに、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２３】
本発明の第９の態様に係る画像処理装置は、第７又は第８の態様に係る画像処理装置において特に、前記空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含むことを特徴とするものである。
【００２４】
第９の態様に係る画像処理装置によれば、空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含む。係数を設定可能な空間フィルタを含むことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、係数が固定の空間フィルタを含むことにより、係数を設定可能な空間フィルタによって全ての空間フィルタを構成する場合と比較すると、回路規模の増大を回避することが可能となる。
【００２５】
本発明の第１０の態様に係る画像処理装置は、第１〜第９のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、次数を設定可能な行列演算セルを含むことを特徴とするものである。
【００２６】
第１０の態様に係る画像処理装置によれば、複数の演算セルは、次数を設定可能な行列演算セルを含む。このように、次数を設定可能な行列演算セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２７】
本発明の第１１の態様に係る画像処理装置は、第１〜第１０のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、複数種類の演算を行う多機能セルを含むことを特徴とするものである。
【００２８】
第１１の態様に係る画像処理装置によれば、複数の演算セルは、複数種類の演算を行う多機能セルを含む。このように、複数種類の演算を行う多機能セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２９】
本発明の第１２の態様に係る画像処理装置は、第１〜第１１のいずれか一つの態様に係る画像処理装置において特に、前記演算セルには、複数チャンネルの画像データが入力され、前記演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力することを特徴とするものである。
【００３０】
第１２の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力する。このように、第２のチャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３１】
本発明の第１３の態様に係る画像処理装置は、第１２の態様に係る画像処理装置において特に、前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、前記第２のチャンネルの画像データを遅延させて出力することを特徴とするものである。
【００３２】
第１３の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、第２のチャンネルの画像データを遅延させて出力する。これにより、演算が行われる第１のチャンネルの画像データと、演算が行われない第２のチャンネルの画像データとに関して、演算セルからの出力タイミングを一致させることが可能となる。
【００３３】
本発明の第１４の態様に係る画像処理装置は、第１２又は第１３の態様に係る画像処理装置において特に、前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能であることを特徴とするものである。
【００３４】
第１４の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である。このように、第１のチャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３５】
本発明の第１５の態様に係る画像処理装置は、第１〜第１４のいずれか一つの態様に係る画像処理装置において特に、前記演算部は、画像データを出力しない演算セルとしてアキュムレータセルをさらに有することを特徴とするものである。
【００３６】
第１５の態様に係る画像処理装置によれば、演算部は、画像データを出力しない演算セルとしてアキュムレータセルを有する。このように、アキュムレータセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３７】
本発明の第１６の態様に係る画像処理装置は、第１〜第１５のいずれか一つの態様に係る画像処理装置において特に、前記演算部は、画像データを出力しない演算セルとしてヒストグラムセルをさらに有することを特徴とするものである。
【００３８】
第１６の態様に係る画像処理装置によれば、演算部は、画像データを出力しない演算セルとしてヒストグラムセルを有する。このように、ヒストグラムセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３９】
本発明の第１７の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、記憶部から入力された画像データを、前記演算部に入力することを特徴とするものである。
【００４０】
第１７の態様に係る画像処理装置によれば、データ入力部は、記憶部から入力された画像データを、演算部に入力する。これにより、演算部は、記憶部から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４１】
本発明の第１８の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、撮像素子から入力された画像データを、前記演算部に入力することを特徴とするものである。
【００４２】
第１８の態様に係る画像処理装置によれば、データ入力部は、撮像素子から入力された画像データを、演算部に入力する。これにより、演算部は、撮像素子から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４３】
本発明の第１９の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、前記演算部に入力することを特徴とするものである。
【００４４】
第１９の態様に係る画像処理装置によれば、データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、演算部に入力する。これにより、演算部は、記憶部から入力された画像データ又は撮像素子から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４５】
本発明の第２０の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、記憶部に向けて出力することを特徴とするものである。
【００４６】
第２０の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、記憶部に向けて出力する。これにより、演算部によって演算された画像データを、記憶部に格納することが可能となる。
【００４７】
本発明の第２１の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、表示部に向けて出力することを特徴とするものである。
【００４８】
第２１の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、表示部に向けて出力する。これにより、演算部によって演算された画像データに基づいて、表示部に画像を表示することが可能となる。
【００４９】
本発明の第２２の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、記憶部及び表示部に向けて出力することを特徴とするものである。
【００５０】
第２２の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、記憶部及び表示部に向けて出力する。これにより、演算部によって演算された画像データを記憶部に格納することが可能となるとともに、演算部によって演算された画像データに基づいて表示部に画像を表示することが可能となる。
【発明の効果】
【００５１】
本発明によれば、画像データに対する処理の内容や順序を柔軟に設定することが可能であり、かつ、処理の内容や順序を変更した場合であっても所要時間の増大を回避することが可能な、画像処理装置を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係る撮像装置の構成を簡略化して示すブロック図である。
【図２】画像処理部の構成を示すブロック図である。
【図３】演算部の構成を簡略化して示す回路図である。
【図４】演算部が有する複数の演算セルの種類を示す図である。
【図５】１ドメインの入力及び１ドメインの出力を持つ演算セルの構成を示す図である。
【図６】ゲインセルが有する処理ブロックの構成を示す回路図である。
【図７】変形例に係るゲインセルが有する処理ブロックの構成を示す回路図である。
【図８】多機能セルが有する処理ブロックの構成を示す回路図である。
【図９】変形例に係る多機能セルが有する処理ブロックの構成を示す回路図である。
【図１０】加算セルが有する処理ブロックの構成を示す回路図である。
【図１１】変形例に係る加算セルが有する処理ブロックの構成を示す回路図である。
【図１２】乗算セルが有する処理ブロックの構成を示す回路図である。
【図１３】変形例に係る乗算セルが有する処理ブロックの構成を示す回路図である。
【図１４】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１５】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１６】遅延部及びセレクタの構成を具体的に示す回路図である。
【図１７】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１８】遅延部及びセレクタの構成を具体的に示す回路図である。
【図１９】空間フィルタセルが有する処理ブロックの構成を示す回路図である。
【図２０】空間フィルタの構成を示す回路図である。
【図２１】空間フィルタを構成する各セルに対応して規定された係数の一例を示す図である。
【図２２】空間フィルタの構成を示す回路図である。
【図２３】空間フィルタを構成する各セルに対応して規定された係数の一例を示す図である。
【図２４】変形例に係る空間フィルタセルが有する処理ブロックの構成を示す回路図である。
【図２５】行列演算セルが有する処理ブロックの構成を示す回路図である。
【図２６】変形例に係る行列演算セルが有する処理ブロックの構成を示す回路図である。
【図２７】ルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図２８】変形例に係るルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図２９】ルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図３０】変形例に係るルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図３１】統合セルが有する処理ブロックの構成を示す回路図である。
【図３２】アキュムレータセルが有する処理ブロックの構成を示す回路図である。
【図３３】ヒストグラムセルが有する処理ブロックの構成を示す回路図である。
【図３４】画像処理部によって行う画像処理の第１の例を示す図である。
【図３５】図３４に示した画像処理を実現するための演算部の構成例を示す回路図である。
【図３６】図３４に示した画像処理を実現するための演算部の構成例を示す回路図である。
【図３７】画像処理部によって行う画像処理の第２の例を示す図である。
【図３８】図３７に示した画像処理を実現するための演算部の構成例を示す回路図である。
【発明を実施するための形態】
【００５３】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００５４】
図１は、本発明の実施の形態に係る撮像装置１の構成を簡略化して示すブロック図である。図１に示すように撮像装置１は、ＣＣＤ等の撮像素子２、画像処理装置としての画像処理部３、半導体メモリ等の記憶部４、液晶ディスプレイ等の表示部５、及びバス６を備えて構成されている。画像処理部３は、撮像素子２に接続されている。また、画像処理部３は、バス６を介して記憶部４及び表示部５に接続されている。
【００５５】
図２は、画像処理部３の構成を示すブロック図である。図２に示すように画像処理部３は、データ入力部１０、データ出力部１１、パイプラインコントローラ１２、演算部１３、及び設定部１４を備えて構成されている。データ入力部１０は、ＤＭＡ（Direct Memory Access）コントローラ２１、セレクタ２２、及びフォーマット変換部２３を有して構成されている。データ出力部１１は、ＤＭＡコントローラ２４を有して構成されている。
【００５６】
データ入力部１０は、記憶部４から入力された画像データＤ１を、演算部１３に入力する。また、データ入力部１０は、撮像素子２から入力された画像データＤ２を、演算部１３に入力する。具体的には、画像データＤ１は、記憶部４からバス６及びＤＭＡコントローラ２１を介してセレクタ２２に入力され、画像データＤ２は、撮像素子２からセレクタ２２に入力される。セレクタ２２は、設定部１４から入力される制御信号Ｄ４に基づいて、画像データＤ１及び画像データＤ２の一方を選択する。そして、選択した画像データＤ１又は画像データＤ２を、フォーマット変換部２３に入力する。フォーマット変換部２３は、セレクタ２２から入力された画像データＤ１，Ｄ２を所定のデータフォーマットに変換し、変換後の画像データＤ１，Ｄ２を演算部１３に入力する。フォーマット変換部２３は、例えば、ＹＵＶ４２２形式の画像データＤ１，Ｄ２をＹＵＶ４４４形式の画像データＤ１，Ｄ２に変換し、変換後の画像データＤ１，Ｄ２を演算部１３に入力する。
【００５７】
パイプラインコントローラ１２は、ＤＭＡコントローラ２１，２４とのハンドシェイクにより、演算部１３におけるパイプライン処理を制御する。
【００５８】
演算部１３は、データ入力部１０から入力された画像データＤ１，Ｄ２に対して、後述する所望の演算を行う。
【００５９】
データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４及び表示部５に向けて出力する。具体的に、画像データＤ３は、演算部１３からＤＭＡコントローラ２４に入力され、ＤＭＡコントローラ２４からバス６を介して記憶部４に向けて出力される。また、画像データＤ３は、演算部１３からバス６を介して表示部５に向けて出力される。
【００６０】
設定部１４は、コントロールレジスタ等によって構成されており、パイプラインコントローラ１２、フォーマット変換部２３、演算部１３、及びセレクタ２２を制御するための制御信号Ｄ４を出力する。制御信号Ｄ４は、パイプラインコントローラ１２、フォーマット変換部２３、演算部１３、及びセレクタ２２に入力される。
【００６１】
図３は、演算部１３の構成を簡略化して示す回路図である。演算部１３は、複数の演算セル（図３の例では４個の演算セル３０）と、複数の入力ドメインセレクタ（図３の例では４個の入力ドメインセレクタ３１）と、少なくとも一つの出力ドメインセレクタ（図３の例では４個の出力ドメインセレクタ３２１〜３２４）と、少なくとも一つの出力チャンネルセレクタ（図４の例では４個の出力チャンネルセレクタ３３１〜３３４）とを有して構成されている。入力ドメインセレクタ３１は、演算セル３０に一対一に対応して設けられている。出力チャンネルセレクタ３３１〜３３４は、出力ドメインセレクタ３２１〜３２４に一対一に対応して設けられている。
【００６２】
本実施の形態の例において、演算部１３が処理する画像データは、３チャンネルの第１画像チャンネル、３チャンネルの第２画像チャンネル、１チャンネルの第１アルファチャンネル、及び１チャンネルの第２アルファチャンネルを含む、合計８チャンネルのデータとして構成されており、８チャンネルを一単位として１ドメインが構成されている。出力ドメインセレクタ３２１及び出力チャンネルセレクタ３３１は第１画像チャンネルに対応し、出力ドメインセレクタ３２２及び出力チャンネルセレクタ３３２は第２画像チャンネルに対応し、出力ドメインセレクタ３２３及び出力チャンネルセレクタ３３３は第１アルファチャンネルに対応し、出力ドメインセレクタ３２４及び出力チャンネルセレクタ３３４は第２アルファチャンネルに対応する。図３では、括弧内の数字としてチャンネル数を示している。
【００６３】
各入力ドメインセレクタ３１の入力は、複数の演算セル３０の各々の出力と、データ入力部１０の出力とに接続されている。各入力ドメインセレクタ３１の出力は、対応する演算セル３０の入力に接続されている。各出力ドメインセレクタ３２１〜３２４の入力は、データ入力部１０の出力と、複数の演算セル３０の各々の出力とに接続されている。各出力ドメインセレクタ３２１〜３２４の出力は、対応する出力チャンネルセレクタ３３１〜３３４を介して、データ出力部１１の入力に接続されている。
【００６４】
後述するように、複数の演算セル３０には、異なる演算を行う複数種類の演算セルが含まれている。本実施の形態に係る画像処理部３では、各入力ドメインセレクタ３１の入力端子の選択、及び各出力ドメインセレクタ３２１〜３２４の入力端子の選択を、設定部１４によって設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セル３０のうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。
【００６５】
また、各出力チャンネルセレクタ３３１〜３３４の入力は、対応する出力ドメインセレクタ３２１〜３２４の出力に接続されている。各出力チャンネルセレクタ３３１〜３３４の出力は、データ出力部１１の入力に接続されている。本実施の形態に係る画像処理部３では、各出力チャンネルセレクタ３３１〜３３４の入力端子の選択を設定部１４によって設定することにより、各出力ドメインセレクタ３２１〜３２４から対応する出力チャンネルセレクタ３３１〜３３４に入力された複数チャンネル（この例では８チャンネル）の画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部１１に入力される。具体的には、出力チャンネルセレクタ３３１，３３２は、出力ドメインセレクタ３２１，３２２からそれぞれ入力された８チャンネルの画像データの中から、所望の３チャンネルの画像データをそれぞれ選択する。また、出力チャンネルセレクタ３３３，３３４は、出力ドメインセレクタ３２３，３２４からそれぞれ入力された８チャンネルの画像データの中から、所望の１チャンネルの画像データをそれぞれ選択する。
【００６６】
図４は、演算部１３が有する複数の演算セル３０の種類を示す図である。図４に示すように本実施の形態の例では、１ドメインの入力及び１ドメインの出力を持つ演算セルとして、２個のゲインセルＧａと、６個のユーティリティーセル（以下「多機能セル」と称す）Ｕｔと、１個の空間フィルタセル２Ｆと、１個の行列演算セルＭａと、４個の加算セルＡｄと、２個の乗算セルＭｕと、最大６４クロックの遅延量を設定可能な１個の遅延セルＤｅ６４と、最大７クロックの遅延量を設定可能な２個の遅延セルＤｅ７と、最大３クロックの遅延量を設定可能な３個の遅延セルＤｅ３と、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた１個のルックアップテーブルセルＬＵＴ２５７と、３２本（３３ポイント）の折れ線による折れ線近似を用いた１個のルックアップテーブルセルＬＵＴ３３とが設けられている。また、２ドメイン（３ドメイン以上であってもよい）の入力及び１ドメインの出力を持つ演算セルとして、４個のマージャーセル（以下「統合セル」と称す）Ｍｅが設けられている。また、１ドメインの入力を持ち、ドメインの出力を持たない演算セルとして、１個のアキュムレータセルと、１個のヒストグラムセルとが設けられている。
【００６７】
図５は、１ドメインの入力及び１ドメインの出力を持つ演算セル３０の構成を示す図である。図５に示すように演算セル３０は、８個の入力端子Ｐｉ０〜Ｐｉ７及び８個の出力端子Ｐｏ０〜Ｐｏ７を有する処理ブロック４１と、入力端子Ｐｉ０〜Ｐｉ７にそれぞれ接続された８個の入力チャンネルセレクタ４００〜４０７と、出力端子Ｐｏ０〜Ｐｏ７にそれぞれ接続された８個のフリップフロップ４２０〜４２７とを有して構成されている。入力チャンネルセレクタ４００〜４０７の入力は、対応する入力ドメインセレクタ３１の出力に接続されている。各入力チャンネルセレクタ４００〜４０７の出力は、対応する入力端子Ｐｉ０〜Ｐｉ７に接続されている。
【００６８】
演算セル３０には、１ドメインに相当する８チャンネルＩＣ０〜ＩＣ７の画像データが、対応する入力ドメインセレクタ３１から入力される。８チャンネルＩＣ０〜ＩＣ７の画像データは、各入力チャンネルセレクタ４００〜４０７に入力される。つまり、各入力チャンネルセレクタ４００〜４０７には、いずれも８チャンネルＩＣ０〜ＩＣ７の画像データが入力される。本実施の形態に係る画像処理部３では、各入力チャンネルセレクタ４００〜４０７の入力端子の選択を設定部１４によって設定することにより、対応する入力ドメインセレクタ３１から各入力チャンネルセレクタ４００〜４０７に入力された８チャンネルＩＣ０〜ＩＣ７の画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが対応する入力端子Ｐｉ０〜Ｐｉ７に入力される。また、８チャンネルＯＣ０〜ＯＣ７の画像データが、出力端子Ｐｏ０〜Ｐｏ７からフリップフロップ４２０〜４２７を介してそれぞれ出力される。
【００６９】
図６は、ゲインセルＧａが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、乗算器５００、セレクタ５１０、及び処理部５２０が接続されている。乗算器５００は、入力端子Ｐｉ０から入力された画像データに対して、設定部１４によって設定されるゲインＱ０を乗算して、乗算後の画像データをセレクタ５１０に入力する。処理部５２０は、セレクタ５１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、セレクタ５１０には、入力端子Ｐｉ０から乗算器５００を経由しないパス５３０が接続されている。セレクタ５１０は、設定部１４による設定に基づいて、パス５３０側の入力端子及び乗算器５００側の入力端子の一方を選択する。
【００７０】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、乗算器５０１〜５０３、セレクタ５１１〜５１３、及び処理部５２１〜５２３がそれぞれ接続されている。乗算器５０１〜５０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、設定部１４によって設定されるゲインＱ１〜Ｑ３をそれぞれ乗算して、乗算後の画像データをセレクタ５１１〜５１３にそれぞれ入力する。処理部５２１〜５２３は、セレクタ５１１〜５１３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、セレクタ５１１〜５１３には、入力端子Ｐｉ１〜Ｐｉ３から乗算器５０１〜５０３を経由しないパス５３１〜５３３がそれぞれ接続されている。セレクタ５１１〜５１３は、設定部１４による設定に基づいて、パス５３１〜５３３側の入力端子及び乗算器５０１〜５０３側の入力端子の一方をそれぞれ選択する。
【００７１】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、乗算器５００、セレクタ５１０、及び処理部５２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、乗算器５００及び処理部５２０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００７２】
図７は、変形例に係るゲインセルＧａＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図６に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部５４４〜５４７がそれぞれ接続されている。遅延部５４４〜５４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００７３】
図８は、多機能セルＵｔが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、処理部６００、セレクタ６１０、加算器６２０、セレクタ６３０、及び処理部６４０が接続されている。処理部６００は、入力端子Ｐｉ０から入力された画像データの符号を反転する処理を行い、符号反転後の画像データをセレクタ６１０に入力する。加算器６２０は、セレクタ６１０から入力された画像データに対して、設定部１４によって設定されるオフセット値Ｒ０を加算して、加算後の画像データをセレクタ６３０に入力する。処理部６４０は、セレクタ６３０から入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理を行う。また、処理部６４０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。さらに、処理部６４０は、画像データを絶対値化して出力する機能を有している。処理部６４０によって行う処理の内容は、設定部１４によって任意に設定することができる。
【００７４】
セレクタ６１０には、入力端子Ｐｉ０から処理部６００を経由しないパス６５０が接続されている。セレクタ６１０は、設定部１４による設定に基づいて、パス６５０側の入力端子及び処理部６００側の入力端子の一方を選択する。また、セレクタ６３０には、セレクタ６１０の出力から加算器６２０を経由しないパス６６０が接続されている。セレクタ６３０は、設定部１４による設定に基づいて、パス６６０側の入力端子及び加算器６２０側の入力端子の一方を選択する。
【００７５】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、処理部６０１〜６０３、セレクタ６１１〜６１３、加算器６２１〜６２３、セレクタ６３１〜６３３、及び処理部６４１〜６４３がそれぞれ接続されている。処理部６０１〜６０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データの符号を反転する処理を行い、符号反転後の画像データをセレクタ６１１〜６１３にそれぞれ入力する。加算器６２１〜６２３は、セレクタ６１１〜６１３からそれぞれ入力された画像データに対して、設定部１４によって設定されるオフセット値Ｒ１〜Ｒ３をそれぞれ加算して、加算後の画像データをセレクタ６３１〜６３３にそれぞれ入力する。処理部６４１〜６４３は、セレクタ６３１〜６３３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理をそれぞれ行う。また、処理部６４１〜６４３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。さらに、処理部６４１〜６４３は、画像データを絶対値化して出力する機能を有している。処理部６４１〜６４３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【００７６】
セレクタ６１１〜６１３には、入力端子Ｐｉ１〜Ｐｉ３から処理部６０１〜６０３を経由しないパス６５１〜６５３がそれぞれ接続されている。セレクタ６１１〜６１３は、設定部１４による設定に基づいて、パス６５１〜６５３側の入力端子及び処理部６０１〜６０３側の入力端子の一方をそれぞれ選択する。また、セレクタ６３１〜６３３には、セレクタ６１１〜６１３の出力から加算器６２１〜６２３を経由しないパス６６１〜６６３がそれぞれ接続されている。セレクタ６３１〜６３３は、設定部１４による設定に基づいて、パス６６１〜６６３側の入力端子及び加算器６２１〜６２３側の入力端子の一方をそれぞれ選択する。
【００７７】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、処理部６００、セレクタ６１０、加算器６２０、セレクタ６３０、及び処理部６４０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、処理部６００、加算器６２０、及び処理部６４０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００７８】
図９は、変形例に係る多機能セルＵｔＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図８に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部６７４〜６７７がそれぞれ接続されている。遅延部６７４〜６７７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００７９】
図１０は、加算セルＡｄが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、加算器７００、セレクタ７１０、及び処理部７２０が接続されている。加算器７００の入力端子は、入力端子Ｐｉ０，Ｐｉ１に接続されている。加算器７００は、入力端子Ｐｉ０から入力された画像データと、入力端子Ｐｉ１から入力された画像データとを加算して、加算後の画像データをセレクタ７１０に入力する。処理部７２０は、セレクタ７１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理を行う。また、処理部７２０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部７２０によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ７１０には、入力端子Ｐｉ０から加算器７００を経由しないパス７３０が接続されている。セレクタ７１０は、設定部１４による設定に基づいて、パス７３０側の入力端子及び加算器７００側の入力端子の一方を選択する。
【００８０】
第２、第４、第６チャンネルに関しても同様に、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６と出力端子Ｐｏ２，Ｐｏ４，Ｐｏ６との間に、加算器７０２，７０４，７０６、セレクタ７１２，７１４，７１６、及び処理部７２２，７２４，７２６がそれぞれ接続されている。加算器７０２，７０４，７０６の入力端子は、入力端子Ｐｉ２，Ｐｉ３、入力端子Ｐｉ４，Ｐｉ５、入力端子Ｐｉ６，Ｐｉ７にそれぞれ接続されている。加算器７０２，７０４，７０６は、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６からそれぞれ入力された画像データと、入力端子Ｐｉ３，Ｐｉ５，Ｐｉ７からそれぞれ入力された画像データとを加算して、加算後の画像データをセレクタ７１２，７１４，７１６にそれぞれ入力する。処理部７２２，７２４，７２６は、セレクタ７１２，７１４，７１６からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理をそれぞれ行う。また、処理部７２２，７２４，７２６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部７２２，７２４，７２６によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ７１２，７１４，７１６には、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６から加算器７０２，７０４，７０６を経由しないパス７３２，７３４，７３６がそれぞれ接続されている。セレクタ７１２，７１４，７１６は、設定部１４による設定に基づいて、パス７３２，７３４，７３６側の入力端子及び加算器７０２，７０４，７０６側の入力端子の一方をそれぞれ選択する。
【００８１】
一方、第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間には、加算器７００、セレクタ７１０、及び処理部７２０は接続されておらず、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７は出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データは、加算器７００及び処理部７２０における各処理が行われることなく、出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７からそれぞれ出力される。
【００８２】
図１１は、変形例に係る加算セルＡｄＤが有する処理ブロック４１の構成を示す回路図である。第０、第２、第４、第６チャンネルに関する構成は、図１０に示した構成と同様である。第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間に、遅延部７４０，７４２，７４４，７４６がそれぞれ接続されている。遅延部７４０，７４２，７４４，７４６は、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データを、第０、第２、第４、第６チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００８３】
図１２は、乗算セルＭｕが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、乗算器８００、セレクタ８１０、及び処理部８２０が接続されている。乗算器８００の入力端子は、入力端子Ｐｉ０，Ｐｉ１に接続されている。乗算器８００は、入力端子Ｐｉ０から入力された画像データと、入力端子Ｐｉ１から入力された画像データとを乗算して、乗算後の画像データをセレクタ８１０に入力する。処理部８２０は、セレクタ８１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部８２０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部８２０によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ８１０には、入力端子Ｐｉ０から乗算器８００を経由しないパス８３０が接続されている。セレクタ８１０は、設定部１４による設定に基づいて、パス８３０側の入力端子及び乗算器８００側の入力端子の一方を選択する。
【００８４】
第２、第４、第６チャンネルに関しても同様に、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６と出力端子Ｐｏ２，Ｐｏ４，Ｐｏ６との間に、乗算器８０２，８０４，８０６、セレクタ８１２，８１４，８１６、及び処理部８２２，８２４，８２６がそれぞれ接続されている。乗算器８０２，８０４，８０６の入力端子は、入力端子Ｐｉ２，Ｐｉ３、入力端子Ｐｉ４，Ｐｉ５、入力端子Ｐｉ６，Ｐｉ７にそれぞれ接続されている。乗算器８０２，８０４，８０６は、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６からそれぞれ入力された画像データと、入力端子Ｐｉ３，Ｐｉ５，Ｐｉ７からそれぞれ入力された画像データとを乗算して、乗算後の画像データをセレクタ８１２，８１４，８１６にそれぞれ入力する。処理部８２２，８２４，８２６は、セレクタ８１２，８１４，８１６からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、処理部８２２，８２４，８２６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部８２２，８２４，８２６によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ８１２，８１４，８１６には、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６から乗算器８０２，８０４，８０６を経由しないパス８３２，８３４，８３６がそれぞれ接続されている。セレクタ８１２，８１４，８１６は、設定部１４による設定に基づいて、パス８３２，８３４，８３６側の入力端子及び乗算器８０２，８０４，８０６側の入力端子の一方をそれぞれ選択する。
【００８５】
一方、第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間には、乗算器８００、セレクタ８１０、及び処理部８２０は接続されておらず、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７は出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データは、乗算器８００及び処理部８２０における各処理が行われることなく、出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７からそれぞれ出力される。
【００８６】
図１３は、変形例に係る乗算セルＭｕＤが有する処理ブロック４１の構成を示す回路図である。第０、第２、第４、第６チャンネルに関する構成は、図１２に示した構成と同様である。第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間に、遅延部８４０，８４２，８４４，８４６がそれぞれ接続されている。遅延部８４０，８４２，８４４，８４６は、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データを、第０、第２、第４、第６チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００８７】
図１４は、遅延セルＤｅ６４が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部９１０及びセレクタ９２０が接続されている。遅延部９１０は、例えばＳＲＡＭ（Static Random Access Memory）を用いて構成されている。遅延部９１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜６４クロック）だけ遅延させて出力する。遅延部９１０から出力された画像データは、セレクタ９２０に入力される。また、セレクタ９２０には、入力端子Ｐｉ０から遅延部９１０を経由しないパス９３０が接続されている。セレクタ９２０は、設定部１４による設定に基づいて、パス９３０側の入力端子及び遅延部９１０側の入力端子の一方を選択する。
【００８８】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部９１１〜９１３及びセレクタ９２１〜９２３がそれぞれ接続されている。遅延部９１１〜９１３は、例えばＳＲＡＭを用いて構成されている。遅延部９１１〜９１３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データを、設定部１４によって設定される所定クロック数（１〜６４クロック）だけ遅延させてそれぞれ出力する。遅延部９１１〜９１３からそれぞれ出力された画像データは、セレクタ９２１〜９２３にそれぞれ入力される。また、セレクタ９２１〜９２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部９１１〜９１３を経由しないパス９３１〜９３３がそれぞれ接続されている。セレクタ９２１〜９２３は、設定部１４による設定に基づいて、パス９３１〜９３３側の入力端子及び遅延部９１１〜９１３側の入力端子の一方をそれぞれ選択する。
【００８９】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部９１０及びセレクタ９２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部９１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９０】
図１５は、遅延セルＤｅ７が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部１０１０及びセレクタ１０２０が接続されている。遅延部１０１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜７クロック）だけ遅延させて出力する。
【００９１】
図１６は、遅延部１０１０及びセレクタ１０２０の構成を具体的に示す回路図である。遅延部１０１０は、７個のフリップフロップ１０３が直列接続された構成を有している。各フリップフロップ１０３の出力は、セレクタ１０２０に接続されている。どのフリップフロップ１０３からの出力をセレクタ１０２０で選択するかによって、画像データの遅延量を１〜７クロックの範囲内で任意に設定することができる。また、セレクタ１０２０には、入力端子Ｐｉ０から遅延部１０１０を経由しないパス１０３０が接続されている。セレクタ１０２０は、設定部１４による設定に基づいて、パス１０３０側の入力端子及び遅延部１０１０側の７個の入力端子の中から、一つの入力端子を選択する。
【００９２】
図１５を参照して、第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部１０１１〜１０１３及びセレクタ１０２１〜１０２３がそれぞれ接続されている。遅延部１０１０と同様に、遅延部１０１１〜１０１３は、７個のフリップフロップ１０３が直列接続された構成を有している。各フリップフロップ１０３の出力は、セレクタ１０２１〜１０２３にそれぞれ接続されている。どのフリップフロップ１０３からの出力をセレクタ１０２１〜１０２３でそれぞれ選択するかによって、画像データの遅延量を１〜７クロックの範囲内でそれぞれ任意に設定することができる。また、セレクタ１０２１〜１０２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部１０１１〜１０１３を経由しないパス１０３１〜１０３３がそれぞれ接続されている。セレクタ１０２１〜１０２３は、設定部１４による設定に基づいて、パス１０３１〜１０３３側の入力端子及び遅延部１０１１〜１０１３側の７個の入力端子の中から、一つの入力端子をそれぞれ選択する。
【００９３】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部１０１０及びセレクタ１０２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部１０１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９４】
図１７は、遅延セルＤｅ３が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部１１１０及びセレクタ１１２０が接続されている。遅延部１１１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜３クロック）だけ遅延させて出力する。
【００９５】
図１８は、遅延部１１１０及びセレクタ１１２０の構成を具体的に示す回路図である。遅延部１１１０は、３個のフリップフロップ１１３が直列接続された構成を有している。各フリップフロップ１１３の出力は、セレクタ１１２０に接続されている。どのフリップフロップ１１３からの出力をセレクタ１１２０で選択するかによって、画像データの遅延量を１〜３クロックの範囲内で任意に設定することができる。また、セレクタ１１２０には、入力端子Ｐｉ０から遅延部１１１０を経由しないパス１１３０が接続されている。セレクタ１１２０は、設定部１４による設定に基づいて、パス１１３０側の入力端子及び遅延部１１１０側の３個の入力端子の中から、一つの入力端子を選択する。
【００９６】
図１７を参照して、第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部１１１１〜１１１３及びセレクタ１１２１〜１１２３がそれぞれ接続されている。遅延部１１１０と同様に、遅延部１１１１〜１１１３は、３個のフリップフロップ１１３が直列接続された構成を有している。各フリップフロップ１１３の出力は、セレクタ１１２１〜１１２３にそれぞれ接続されている。どのフリップフロップ１１３からの出力をセレクタ１１２１〜１１２３でそれぞれ選択するかによって、画像データの遅延量を１〜３クロックの範囲内でそれぞれ任意に設定することができる。また、セレクタ１１２１〜１１２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部１１１１〜１１１３を経由しないパス１１３１〜１１３３がそれぞれ接続されている。セレクタ１１２１〜１１２３は、設定部１４による設定に基づいて、パス１１３１〜１１３３側の入力端子及び遅延部１１１１〜１１１３側の３個の入力端子の中から、一つの入力端子をそれぞれ選択する。
【００９７】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部１１１０及びセレクタ１１２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部１１１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９８】
図１９は、空間フィルタセル２Ｆが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関しては、入力端子Ｐｉ０，Ｐｉ１と出力端子Ｐｏ０，Ｐｏ１との間に空間フィルタ１２００が接続されており、入力端子Ｐｉ２，Ｐｉ３と出力端子Ｐｏ２，Ｐｏ３との間に空間フィルタ１２０２が接続されている。
【００９９】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に空間フィルタは接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、空間フィルタによる処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１００】
図２０は、空間フィルタ１２００の構成を示す回路図である。図２０に示すように空間フィルタ１２００は、６行×５列のセル群１２２と、ラインメモリ１２３Ａ〜１２３Ｄと、演算部１２１０，１２１１と、処理部１２１２，１２１３と、セレクタ１２４とを備えて構成されている。
【０１０１】
セル群１２２の第１行の入力は入力端子Ｐｉ０に接続されており、出力はラインメモリ１２３Ａの入力に接続されている。セル群１２２の第２行の入力はラインメモリ１２３Ａの出力に接続されており、出力はラインメモリ１２３Ｂの入力に接続されている。セル群１２２の第３行の入力はラインメモリ１２３Ｂの出力に接続されており、出力はセレクタ１２４の入力端子に接続されている。セル群１２２の第４行の入力は入力端子Ｐｉ１に接続されており、出力はセレクタ１２４の入力端子に接続されている。セレクタ１２４の出力端子は、ラインメモリ１２３Ｃの入力に接続されている。セル群１２２の第５行の入力はラインメモリ１２３Ｃの出力に接続されており、出力はラインメモリ１２３Ｄの入力に接続されている。セル群１２２の第６行の入力は、ラインメモリ１２３Ｄの出力に接続されている。
【０１０２】
空間フィルタ１２００は、設定部１４による設定に基づいて、タップ数が５×５の空間フィルタ１２００Ａ、又は、タップ数が３×３の空間フィルタ１２００Ｂ，１２００Ｃとして使用することができる。空間フィルタ１２００Ａとして使用する場合には、セレクタ１２４は、セル群１２２の第３行側の入力端子を選択する。この場合、空間フィルタ１２００Ａには、入力端子Ｐｉ０から画像データが入力される。一方、空間フィルタ１２００Ｂ，１２００Ｃとして使用する場合には、セレクタ１２４は、セル群１２２の第４行側の入力端子を選択する。この場合、空間フィルタ１２００Ｂには入力端子Ｐｉ０から画像データが入力され、空間フィルタ１２００Ｃには入力端子Ｐｉ１から画像データが入力され、空間フィルタ１２００Ｂ，１２００Ｃは互いに独立に使用することが可能である。
【０１０３】
演算部１２１０は、空間フィルタ１２００Ａ，１２００Ｂから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１２は、演算部１２１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１２は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１２によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１０４】
同様に、演算部１２１１は、空間フィルタ１２００Ｃから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１３は、演算部１２１１から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１０５】
空間フィルタ１２００Ａ，１２００Ｂはプログラマブルフィルタであり、空間フィルタ１２００Ａ，１２００Ｂを構成する各セルに対応する係数を、設定部１４によって任意に設定することができる。一方、空間フィルタ１２００Ｃは係数が固定のフィルタであり、空間フィルタ１２００Ｃを構成する各セルに対応する係数は予め規定されている。
【０１０６】
図２１は、空間フィルタ１２００Ｃを構成する各セルに対応して規定された係数の一例を示す図である。この例によると、空間フィルタ１２００Ｃは、タップ数が３×３で係数が固定のローパスフィルタとして使用される。
【０１０７】
図２２は、空間フィルタ１２０２の構成を示す回路図である。図２２に示すように空間フィルタ１２０２は、６行×５列のセル群１２５と、ラインメモリ１２３Ｅ〜１２３Ｈと、演算部１２１４，１２１５と、処理部１２１６，１２１７と、セレクタ１２６とを備えて構成されている。
【０１０８】
セル群１２５の第１行の入力は入力端子Ｐｉ２に接続されており、出力はラインメモリ１２３Ｅの入力に接続されている。セル群１２５の第２行の入力はラインメモリ１２３Ｅの出力に接続されており、出力はラインメモリ１２３Ｆの入力に接続されている。セル群１２５の第３行の入力はラインメモリ１２３Ｆの出力に接続されており、出力はセレクタ１２６の入力端子に接続されている。セル群１２５の第４行の入力は入力端子Ｐｉ３に接続されており、出力はセレクタ１２６の入力端子に接続されている。セレクタ１２６の出力端子は、ラインメモリ１２３Ｇの入力に接続されている。セル群１２５の第５行の入力はラインメモリ１２３Ｇの出力に接続されており、出力はラインメモリ１２３Ｈの入力に接続されている。セル群１２５の第６行の入力は、ラインメモリ１２３Ｈの出力に接続されている。
【０１０９】
空間フィルタ１２０２は、設定部１４による設定に基づいて、タップ数が５×５の空間フィルタ１２０２Ａ、又は、タップ数が３×３の空間フィルタ１２０２Ｂ，１２０２Ｃとして使用することができる。空間フィルタ１２０２Ａとして使用する場合には、セレクタ１２６は、セル群１２５の第３行側の入力端子を選択する。この場合、空間フィルタ１２０２Ａには、入力端子Ｐｉ２から画像データが入力される。一方、空間フィルタ１２０２Ｂ，１２０２Ｃとして使用する場合には、セレクタ１２６は、セル群１２５の第４行側の入力端子を選択する。この場合、空間フィルタ１２０２Ｂには入力端子Ｐｉ２から画像データが入力され、空間フィルタ１２０２Ｃには入力端子Ｐｉ３から画像データが入力され、空間フィルタ１２０２Ｂ，１２０２Ｃは互いに独立に使用することが可能である。
【０１１０】
演算部１２１４は、空間フィルタ１２０２Ａ，１２０２Ｂから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１６は、演算部１２１４から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１６によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１１】
同様に、演算部１２１５は、空間フィルタ１２０２Ｃから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１７は、演算部１２１５から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１７は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１７によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１２】
空間フィルタ１２０２Ａ〜１２０２Ｃはいずれも、係数が固定のフィルタであり、空間フィルタ１２０２Ａ〜１２０２Ｃを構成する各セルに対応する係数は予め規定されている。
【０１１３】
図２３は、空間フィルタ１２０２Ａを構成する各セルに対応して規定された係数の一例を示す図である。この例によると、空間フィルタ１２０２Ａは、タップ数が５×５で係数が固定のローパスフィルタとして使用される。空間フィルタ１２０２Ｂ，１２０２Ｃを構成する各セルに対応して規定される係数は、例えば図２１に示した通りである。この例によると、空間フィルタ１２０２Ｂ，１２０２Ｃは、タップ数が３×３で係数が固定のローパスフィルタとして使用される。
【０１１４】
図２４は、変形例に係る空間フィルタセル２ＦＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図１９〜２３に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１２７４〜１２７７がそれぞれ接続されている。遅延部１２７４〜１２７７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１１５】
図２５は、行列演算セルＭａが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関しては、入力端子Ｐｉ０〜Ｐｉ３と出力端子Ｐｏ０〜Ｐｏ３との間に、行列演算回路１３００が接続されている。行列演算回路１３００と出力端子Ｐｏ０との間には処理部１３３０が接続されており、行列演算回路１３００と出力端子Ｐｏ１との間には処理部１３３１が接続されている。行列演算回路１３００と出力端子Ｐｏ２との間にはセレクタ１３１２及び処理部１３３２が接続されており、行列演算回路１３００と出力端子Ｐｏ３との間にはセレクタ１３１３及び処理部１３３３が接続されている。
【０１１６】
セレクタ１３１２，１３１３には、入力端子Ｐｉ２，Ｐｉ３から行列演算回路１３００を経由しないパス１３２２，１３２３がそれぞれ接続されている。セレクタ１３１２，１３１３は、設定部１４による設定に基づいて、パス１３２２，１３２３側の入力端子及び行列演算回路１３００側の入力端子の一方をそれぞれ選択する。
【０１１７】
セレクタ１３１２，１３１３が行列演算回路１３００側の入力端子をそれぞれ選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０〜Ｐｉ３から入力された画像データに対して、次数が４×４の行列演算を行う。また、セレクタ１３１２が行列演算回路１３００側の入力端子を選択し、セレクタ１３１３がパス１３２３側の入力端子を選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０〜Ｐｉ２から入力された画像データに対して、次数が３×３の行列演算を行う。また、セレクタ１３１２，１３１３がパス１３２２，１３２３側の入力端子をそれぞれ選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０，Ｐｉ１から入力された画像データに対して、次数が２×２の行列演算を行う。
【０１１８】
処理部１３３０，１３３１は、行列演算回路１３００からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。処理部１３３２，１３３３は、セレクタ１３１２，１３１３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、処理部１３３０〜１３３３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１３３０〜１３３３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１９】
図２６は、変形例に係る行列演算セルＭａＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２５に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１３４４〜１３４７がそれぞれ接続されている。遅延部１３４４〜１３４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２０】
図２７は、ルックアップテーブルセルＬＵＴ２５７が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、ＬＵＴ１４１０及びセレクタ１４２０が接続されている。ＬＵＴ１４１０は、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ０から入力された画像データに対応するＬＵＴデータを読み出し、読み出したＬＵＴデータに対してバイリニア処理を行って、当該処理後のＬＵＴデータをセレクタ１４２０に入力する。また、セレクタ１４２０には、入力端子Ｐｉ０からＬＵＴ１４１０を経由しないパス１４３０が接続されている。セレクタ１４２０は、設定部１４による設定に基づいて、パス１４３０側の入力端子及びＬＵＴ１４１０側の入力端子の一方を選択する。
【０１２１】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、ＬＵＴ１４１１〜１４１３及びセレクタ１４２１〜１４２３がそれぞれ接続されている。ＬＵＴ１４１１〜１４１３は、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対応するＬＵＴデータをそれぞれ読み出し、読み出したＬＵＴデータに対してバイリニア処理をそれぞれ行って、当該処理後のＬＵＴデータをセレクタ１４２１〜１４２３にそれぞれ入力する。また、セレクタ１４２１〜１４２３には、入力端子Ｐｉ１〜Ｐｉ３からＬＵＴ１４１１〜１４１３を経由しないパス１４３１〜１４３３がそれぞれ接続されている。セレクタ１４２１〜１４２３は、設定部１４による設定に基づいて、パス１４３１〜１４３３側の入力端子及びＬＵＴ１４１１〜１４１３側の入力端子の一方をそれぞれ選択する。
【０１２２】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、ＬＵＴ１４１０及びセレクタ１４２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、ＬＵＴ１４１０における処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１２３】
図２８は、変形例に係るルックアップテーブルセルＬＵＴ２５７Ｄが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２７に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１４４４〜１４４７がそれぞれ接続されている。遅延部１４４４〜１４４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２４】
図２９は、ルックアップテーブルセルＬＵＴ３３が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、処理部１５００、ＬＵＴ１５１０、及びセレクタ１５２０が接続されている。処理部１５００は、設定部１４による設定に基づいて、入力端子Ｐｉ０から入力された画像データに対して、所定ビット数でのシフト処理を行う。また、処理部１５００は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１５００は、入力端子Ｐｉ０から入力された例えば符号付きの１７ビットの画像データを、例えば符号付きの８ビットの画像データに変換して出力する。ＬＵＴ１５１０は、３２本（３３ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、処理部１５００から入力された画像データに対応するＬＵＴデータを読み出し、読み出したＬＵＴデータに対してバイリニア処理を行って、当該処理後のＬＵＴデータをセレクタ１５２０に入力する。また、セレクタ１５２０には、入力端子Ｐｉ０から処理部１５００及びＬＵＴ１５１０を経由しないパス１５３０が接続されている。さらに、セレクタ１５２０には、処理部１５００からＬＵＴ１５１０を経由しないパス１５４０が接続されている。セレクタ１５２０は、設定部１４による設定に基づいて、パス１５３０側の入力端子、パス１５４０側の入力端子、及びＬＵＴ１５１０側の入力端子の一方を選択する。
【０１２５】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、処理部１５０１〜１５０３、ＬＵＴ１５１１〜１５１３、及びセレクタ１５２１〜１５２３がそれぞれ接続されている。処理部１５０１〜１５０３は、設定部１４による設定に基づいて、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、所定ビット数でのシフト処理をそれぞれ行う。また、処理部１５０１〜１５０３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能をそれぞれ有している。処理部１５０１〜１５０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された例えば符号付きの１７ビットの画像データを、例えば符号付きの８ビットの画像データに変換してそれぞれ出力する。ＬＵＴ１５１１〜１５１３は、３２本（３３ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対応するＬＵＴデータをそれぞれ読み出し、読み出したＬＵＴデータに対してバイリニア処理をそれぞれ行って、当該処理後のＬＵＴデータをセレクタ１５２１〜１５２３にそれぞれ入力する。また、セレクタ１５２１〜１４５３には、入力端子Ｐｉ１〜Ｐｉ３からＬＵＴ１５１１〜１５１３を経由しないパス１５３１〜１５３３がそれぞれ接続されている。さらに、セレクタ１５２１〜１４５３には、処理部１５０１〜１５０３からＬＵＴ１５１１〜１５１３を経由しないパス１５４１〜１５４３がそれぞれ接続されている。セレクタ１５２１〜１５２３は、設定部１４による設定に基づいて、パス１５３１〜１５３３側の入力端子、パス１５４１〜１５４３側の入力端子、及びＬＵＴ１５１１〜１５１３側の入力端子の一方をそれぞれ選択する。
【０１２６】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、処理部１５００、ＬＵＴ１５１０、及びセレクタ１５２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、処理部１５００及びＬＵＴ１５１０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１２７】
図３０は、変形例に係るルックアップテーブルセルＬＵＴ３３Ｄが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２９に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１５５４〜１５５７がそれぞれ接続されている。遅延部１５５４〜１５５７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２８】
図３１は、統合セルＭｅが有する処理ブロック４１の構成を示す回路図である。統合セルＭｅは、２ドメインに相当する１６個の入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂと、１ドメインに相当する８個の出力端子Ｐｏ０〜Ｐｏ７と、出力端子Ｐｏ０〜Ｐｏ７に対応するセレクタ１６１０〜１６１７とを備えて構成されている。図３１には示さないが、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂには、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１２９】
各セレクタ１６１０〜１６１７には、いずれも１６チャンネルの画像データが、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂから入力される。統合セルＭｅでは、各セレクタ１６１０〜１６１７の入力端子の選択を設定部１４によって設定することにより、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂから各セレクタ１６１０〜１６１７に入力された１６チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが対応する出力端子Ｐｉ０〜Ｐｉ７から出力される。
【０１３０】
図３２は、アキュムレータセルＡｃが有する処理ブロック４１の構成を示す回路図である。アキュムレータセルＡｃは、４個の入力端子Ｐｉ０〜Ｐｉ３を有しており、画像データを出力する出力端子を有していない。図３２には示さないが、入力端子Ｐｉ０〜Ｐｉ３には、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１３１】
第０チャンネルに関しては、入力端子Ｐｉ０に処理部１７００，１７１０，１７２０が接続されている。また、処理部１７００には処理部１７３０が接続されている。処理部１７１０は、設定部１４によって設定された画像範囲を対象として、入力端子Ｐｉ０から入力された画像データのデータ値を積算する。処理部１７２０は、設定部１４によって設定された画像範囲を対象として、入力端子Ｐｉ０から入力された画像データの最大値及び最小値を求める。処理部１７００は、入力端子Ｐｉ０から入力された画像データに対して、所定のクリップ処理及びノイズ除去処理を行う。処理部１７３０は、設定部１４によって設定された画像範囲を対象として、処理部１７００から入力された画像データのデータ値を積算する。
【０１３２】
同様に、第１チャンネルに関しては、入力端子Ｐｉ１に処理部１７０１，１７１１，１７２１が接続されており、処理部１７０１には処理部１７３１が接続されている。第２チャンネルに関しては、入力端子Ｐｉ２に処理部１７０２，１７１２，１７２２が接続されており、処理部１７０２には処理部１７３２が接続されている。第３チャンネルに関しては、入力端子Ｐｉ３に処理部１７０３，１７１３，１７２３が接続されており、処理部１７０３には処理部１７３３が接続されている。
【０１３３】
処理部１７１１〜１７１３は、設定部１４によってそれぞれ設定された画像範囲を対象として、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データのデータ値をそれぞれ積算する。処理部１７２１〜１７２３は、設定部１４によってそれぞれ設定された画像範囲を対象として、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データの最大値及び最小値をそれぞれ求める。処理部１７０１〜１７０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、所定のクリップ処理及びノイズ除去処理をそれぞれ行う。処理部１７３１〜１７３３は、設定部１４によってそれぞれ設定された画像範囲を対象として、処理部１７０１〜１７０３からそれぞれ入力された画像データのデータ値をそれぞれ積算する。
【０１３４】
図３３は、ヒストグラムセルＨｉが有する処理ブロック４１の構成を示す回路図である。ヒストグラムセルＨｉは、４個の入力端子Ｐｉ０〜Ｐｉ３を有しており、画像データを出力する出力端子を有していない。図３３には示さないが、入力端子Ｐｉ０〜Ｐｉ３には、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１３５】
第０チャンネルに関しては、入力端子Ｐｉ０に処理部１８００が接続されており、処理部１８００には処理部１８１０が接続されている。処理部１８００は、入力端子Ｐｉ０から入力された画像データに対して、設定部１４によって設定される所定ビット数でのシフト処理を行う。処理部１８１０は、設定部１４によって設定された画像範囲を対象として、処理部１８００から入力された画像データに基づいて、例えば２５６ステップでのヒストグラムを作成する。
【０１３６】
同様に、第１チャンネルに関しては、入力端子Ｐｉ１に処理部１８０１が接続されており、処理部１８０１には処理部１８１１が接続されている。第２チャンネルに関しては、入力端子Ｐｉ２に処理部１８０２が接続されており、処理部１８０２には処理部１８１２が接続されている。第３チャンネルに関しては、入力端子Ｐｉ３に処理部１８０３が接続されており、処理部１８０３には処理部１８１３が接続されている。
【０１３７】
処理部１８０１〜１８０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、設定部１４によってそれぞれ設定される所定ビット数でのシフト処理をそれぞれ行う。処理部１８１１〜１８１３は、設定部１４によってそれぞれ設定された画像範囲を対象として、処理部１８０１〜１８０３からそれぞれ入力された画像データに基づいて、例えば２５６ステップでのヒストグラムをそれぞれ作成する。
【０１３８】
図３４は、画像処理部３によって行う画像処理の第１の例を示す図である。この例においては、まず、ＲＧＢ色空間の画像データに対して、ガンマ補正処理を行う。次に、ＲＧＢ色空間からＹＵＶ色空間への変換処理を行う。次に、ＹＵＶ色空間の輝度データＹに対して、ノイズ除去処理及び輪郭強調処理を行う。また、ＲＧＢ色空間の画像データに関して、ＡＷＢ（Auto White Balance）の評価処理を行う。また、ＹＵＶ色空間の画像データに対して、ヒストグラムを作成する。
【０１３９】
図３５，３６は、図３４に示した画像処理を実現するための演算部１３の構成例を示す回路図である。図３５，３６においては、図面の簡略化のため、入力ドメインセレクタ、出力ドメインセレクタ、及び出力チャンネルセレクタの図示は省略している。また、図３５に示した回路と図３６に示した回路とは、図中の接続点Ａ〜Ｆを介して互いに接続されている。
【０１４０】
図３５を参照して、ルックアップテーブルセルＬＵＴ２５７の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、データ入力部１０からそれぞれ入力される。ルックアップテーブルセルＬＵＴ２５７は、入力されたＲＧＢ色空間の画像データに対して、ガンマ補正処理を行って出力する。
【０１４１】
行列演算セルＭａの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、ルックアップテーブルセルＬＵＴ２５７からそれぞれ入力される。行列演算セルＭａは、入力されたＲＧＢ色空間の画像データを、ＹＵＶ色空間の画像データに変換して出力する。ＹＵＶ色空間の輝度データＹ、色差データＵ、色差データＶは、行列演算セルＭａの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２からそれぞれ出力される。
【０１４２】
遅延セルＤｅ６４の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、輝度データＹ、色差データＵ、色差データＶが、行列演算セルＭａからそれぞれ入力される。
【０１４３】
空間フィルタセル２Ｆの入力端子Ｐｉ０，Ｐｉ２には、輝度データＹが、行列演算セルＭａからそれぞれ入力される。空間フィルタセル２Ｆは、入力端子Ｐｉ０に入力された輝度データＹに対してハイパスフィルタを適用することにより、エッジ検出処理を行って出力する。また、空間フィルタセル２Ｆは、入力端子Ｐｉ２に入力された輝度データＹに対してローパスフィルタを適用することにより、ノイズ除去処理を行って出力する。
【０１４４】
空間フィルタセル２Ｆの後段に接続されている遅延セルＤｅ７（他の遅延セルＤｅ７と区別するために「遅延セルＤｅ７ａ」と称す）の入力端子Ｐｉ０には、空間フィルタセル２Ｆによってハイパスフィルタが適用された輝度データＹが、空間フィルタセル２Ｆの出力端子Ｐｏ０から入力される。遅延セルＤｅ７ａの入力端子Ｐｉ２には、空間フィルタセル２Ｆによってローパスフィルタが適用された輝度データＹが、空間フィルタセル２Ｆの出力端子Ｐｏ２から入力される。
【０１４５】
多機能セルＵｔの入力端子Ｐｉ０には、輝度データＹが、行列演算セルＭａから入力される。多機能セルＵｔは、入力された輝度データＹに対してビットのシフト処理を行うことにより、データのレンジ調整を行って出力する。
【０１４６】
ルックアップテーブルセルＬＵＴ３３の入力端子Ｐｉ０には、輝度データＹが、多機能セルＵｔから入力される。ルックアップテーブルセルＬＵＴ３３は、入力された輝度データＹに対して輝度変調処理を行って出力する。
【０１４７】
遅延セルＤｅ６４の後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅａ」と称す）の入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、輝度データＹ、色差データＵ、色差データＶが、遅延セルＤｅ６４からそれぞれ入力される。また、統合セルＭｅａの入力端子Ｐｉ０Ｂには、輝度データＹが、遅延セルＤｅ７ａの出力端子Ｐｏ２から入力される。統合セルＭｅａの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ４からは、統合セルＭｅａの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅａの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅａの入力端子Ｐｉ２Ａに入力された色差データＶ、統合セルＭｅａの入力端子Ｐｉ０Ｂに入力された輝度データＹが、それぞれ出力される。
【０１４８】
ルックアップテーブルセルＬＵＴ３３の後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅｂ」と称す）の入力端子Ｐｉ０Ａには、輝度データＹが、遅延セルＤｅ７ａの出力端子Ｐｏ０から入力される。また、統合セルＭｅｂの入力端子Ｐｉ１Ａには、輝度データＹが、ルックアップテーブルセルＬＵＴ３３の出力端子Ｐｏ０から入力される。統合セルＭｅｂの出力端子Ｐｏ０，Ｐｏ１からは、統合セルＭｅｂの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅｂの入力端子Ｐｉ１Ａに入力された輝度データＹが、それぞれ出力される。
【０１４９】
図３６を参照して、ゲインセルＧａの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３には、統合セルＭｅａの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅａの出力端子Ｐｏ４から出力された輝度データＹ、統合セルＭｅａの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅａの出力端子Ｐｏ２から出力された色差データＶが、それぞれ入力される。
【０１５０】
ゲインセルＧａの後段に接続されている加算セルＡｄ（他の加算セルＡｄと区別するために「加算セルＡｄａ」と称す）の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ４には、ゲインセルＧａの出力端子Ｐｏ０から出力された輝度データＹ、ゲインセルＧａの出力端子Ｐｏ１から出力された輝度データＹ、ゲインセルＧａの出力端子Ｐｏ２から出力された色差データＵ、ゲインセルＧａの出力端子Ｐｏ３から出力された色差データＶが、それぞれ入力される。ゲインセルＧａの出力端子Ｐｏ０から出力された輝度データＹと、ゲインセルＧａの出力端子Ｐｏ１から出力された輝度データＹとは、加算セルＡｄａによって互いに加算される。
【０１５１】
乗算セルＭｕの入力端子Ｐｉ０，Ｐｉ１には、統合セルＭｅｂの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅｂの出力端子Ｐｏ１から出力された輝度データＹが、それぞれ入力される。これらの輝度データＹは、乗算セルＭｕによって互いに乗算される。
【０１５２】
乗算セルＭｕの後段に接続されている遅延セルＤｅ７（他の遅延セルＤｅ７と区別するために「遅延セルＤｅ７ｂ」と称す）の入力端子Ｐｉ０には、輝度データＹが、乗算セルＭｕの出力端子Ｐｏ０から入力される。
【０１５３】
加算セルＡｄａの後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅｃ」と称す）の入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、輝度データＹ、色差データＵ、色差データＶが、加算セルＡｄａからそれぞれ入力される。また、統合セルＭｅｃの入力端子Ｐｉ０Ｂには、輝度データＹが、遅延セルＤｅ７ｂの出力端子Ｐｏ０から入力される。統合セルＭｅｃの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ４からは、統合セルＭｅｃの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅｃの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅｃの入力端子Ｐｉ２Ａに入力された色差データＶ、統合セルＭｅｃの入力端子Ｐｉ０Ｂに入力された輝度データＹが、それぞれ出力される。
【０１５４】
統合セルＭｅｃの後段に接続されている加算セルＡｄ（他の加算セルＡｄと区別するために「加算セルＡｄｂ」と称す）の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ４には、統合セルＭｅｃの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅｃの出力端子Ｐｏ４から出力された輝度データＹ、統合セルＭｅｃの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅｃの出力端子Ｐｏ２から出力された色差データＶが、それぞれ入力される。統合セルＭｅｃの出力端子Ｐｏ０から出力された輝度データＹと、統合セルＭｅｃの出力端子Ｐｏ４から出力された輝度データＹとは、加算セルＡｄｂによって互いに加算される。加算セルＡｄｂの出力端子Ｐｏ０，Ｐｏ２，Ｐｏ４からは、輝度データＹ、色差データＵ、色差データＶが、それぞれ出力される。
【０１５５】
図３５を参照して、アキュムレータセルＡｃには、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、データ入力部１０から入力される。また、図３６を参照して、ヒストグラムセルＨｉには、ＹＵＶ色空間の輝度データＹ、色差データＵ、色差データＶが、加算セルＡｄｂから入力される。
【０１５６】
図３７は、画像処理部３によって行う画像処理の第２の例を示す図である。この例においては、ＹＵＶ色空間の第１の画像データの色差データＵ，Ｖに対してノイズ除去処理を行い、ＹＵＶ色空間の第２の画像データの色差データＵ，Ｖに対してノイズ除去処理を行い、その後に第１の画像データと第２の画像データとを合成する。
【０１５７】
図３８は、図３７に示した画像処理を実現するための演算部１３の構成例を示す回路図である。図３８においては、図面の簡略化のため、入力ドメインセレクタ、出力ドメインセレクタ、及び出力チャンネルセレクタの図示は省略している。
【０１５８】
統合セルＭｅの入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、第１の画像データの輝度データＹ、第１の画像データの色差データＵ、第１の画像データの色差データＶが、それぞれ入力される。また、統合セルＭｅの入力端子Ｐｉ０Ｂ，Ｐｉ１Ｂ，Ｐｉ２Ｂには、第２の画像データの輝度データＹ、第２の画像データの色差データＵ、第２の画像データの色差データＶが、それぞれ入力される。統合セルＭｅの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２からは、統合セルＭｅの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅの入力端子Ｐｉ２Ａに入力された色差データＶが、それぞれ出力される。また、統合セルＭｅの出力端子Ｐｏ４，Ｐｏ５，Ｐｏ６からは、統合セルＭｅの入力端子Ｐｉ０Ｂに入力された輝度データＹ、統合セルＭｅの入力端子Ｐｉ１Ｂに入力された色差データＵ、統合セルＭｅの入力端子Ｐｉ２Ｂに入力された色差データＶが、それぞれ出力される。
【０１５９】
空間フィルタセル２Ｆの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３には、統合セルＭｅの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅの出力端子Ｐｏ２から出力された色差データＶ、統合セルＭｅの出力端子Ｐｏ５から出力された色差データＵ、統合セルＭｅの出力端子Ｐｏ６から出力された色差データＶが、それぞれ入力される。空間フィルタセル２Ｆは、入力端子Ｐｉ０〜Ｐｉ３に入力されたデータに対してローパスフィルタをそれぞれ適用することにより、ノイズ除去処理を行って出力する。また、空間フィルタセル２Ｆの入力端子Ｐｉ４，Ｐｉ５には、統合セルＭｅの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅの出力端子Ｐｏ４から出力された輝度データＹが、それぞれ入力される。
【０１６０】
遅延セルＤｅ６４の入力端子Ｐｉ０，Ｐｉ１には、空間フィルタセル２Ｆの出力端子Ｐｏ４から出力された輝度データＹ、空間フィルタセル２Ｆの出力端子Ｐｏ５から出力された輝度データＹが、それぞれ入力される。また、遅延セルＤｅ６４の入力端子Ｐｉ４，Ｐｉ５，Ｐｉ６，Ｐｉ７には、空間フィルタセル２Ｆの出力端子Ｐｏ０から出力された色差データＵ、空間フィルタセル２Ｆの出力端子Ｐｏ１から出力された色差データＶ、空間フィルタセル２Ｆの出力端子Ｐｏ２から出力された色差データＵ、空間フィルタセル２Ｆの出力端子Ｐｏ３から出力された色差データＶが、それぞれ入力される。
【０１６１】
加算セルＡｄの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３，Ｐｉ４，Ｐｉ５には、遅延セルＤｅ６４の出力端子Ｐｏ０から出力された輝度データＹ、遅延セルＤｅ６４の出力端子Ｐｏ１から出力された輝度データＹ、遅延セルＤｅ６４の出力端子Ｐｏ４から出力された色差データＵ、遅延セルＤｅ６４の出力端子Ｐｏ６から出力された色差データＵ、遅延セルＤｅ６４の出力端子Ｐｏ５から出力された色差データＶ、遅延セルＤｅ６４の出力端子Ｐｏ７から出力された色差データＶが、それぞれ入力される。
【０１６２】
遅延セルＤｅ６４の出力端子Ｐｏ０から出力された輝度データＹと、遅延セルＤｅ６４の出力端子Ｐｏ１から出力された輝度データＹとは、加算セルＡｄによって互いに加算される。遅延セルＤｅ６４の出力端子Ｐｏ４から出力された色差データＵと、遅延セルＤｅ６４の出力端子Ｐｏ６から出力された色差データＵとは、加算セルＡｄによって互いに加算される。遅延セルＤｅ６４の出力端子Ｐｏ５から出力された色差データＶと、遅延セルＤｅ６４の出力端子Ｐｏ７から出力された色差データＶとは、加算セルＡｄによって互いに加算される。
【０１６３】
加算セルＡｄの出力端子Ｐｏ０，Ｐｏ２，Ｐｏ４からは、輝度データＹ、色差データＵ、色差データＶが、それぞれ出力される。
【０１６４】
本実施の形態に係る画像処理部３（画像処理装置）によれば、図２〜４に示したように、演算部１３は、複数種類の演算セルを含む複数の演算セル３０と、複数の入力ドメインセレクタ３１と、少なくとも一つの出力ドメインセレクタ３２１〜３２４とを有する。そして、設定部１４によって入力ドメインセレクタ３１及び出力ドメインセレクタ３２１〜３２４を設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セル３０のうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。従って、目的とする処理の内容に応じて入力ドメインセレクタ３１及び出力ドメインセレクタ３２１〜３２４を設定することによって、その処理を実現し得る回路を構築できるため、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、処理の内容や順序を変更した場合であっても、演算セルの機能が足りている限りワンパスでの処理が可能であるため、画像処理部３と記憶部４との間でのループ処理を回避できる。その結果、所要時間の増大を回避することが可能となる。また、ワンパスでの処理が可能でない場合には、ループ処理を行うことによって目的とする処理の内容を実現でき、この場合であってもループ処理の回数を大幅に削減できるため、所要時間の増大を回避することが可能となる。
【０１６５】
また、本実施の形態に係る画像処理部３によれば、図５に示したように、各演算セル３０は、複数の入力端子Ｐｉ０〜Ｐｉ７と、複数の入力チャンネルセレクタ４００〜４０７とを含む。そして、設定部１４によって入力チャンネルセレクタ４００〜４０７を設定することにより、入力ドメインセレクタ３１から各入力チャンネルセレクタ４００〜４０７に入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが入力端子Ｐｉ０〜Ｐｉ７に入力される。このように、入力チャンネルセレクタ４００〜４０７によってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６６】
また、本実施の形態に係る画像処理部３によれば、図３に示したように、演算部１３は、少なくとも一つの出力チャンネルセレクタ３３１〜３３４を有する。そして、設定部１４によって出力チャンネルセレクタ３３１〜３３４を設定することにより、出力ドメインセレクタ３２１〜３２４から出力チャンネルセレクタ３３１〜３３４に入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部１１に入力される。このように、出力チャンネルセレクタ３３１〜３３４によってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６７】
また、本実施の形態に係る画像処理部３によれば、図３１に示したように、複数の演算セル３０は、二以上の演算セル３０から出力された画像データを統合する統合セルＭｅを含む。このように、統合セルＭｅを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６８】
また、本実施の形態に係る画像処理部３によれば、図１４〜１８に示したように、複数の演算セル３０は、遅延量を設定可能な遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を含む。このように、遅延量を設定可能な遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６９】
また、本実施の形態に係る画像処理部３によれば、図１４〜１８に示したように、複数の演算セル３０は、遅延量が異なる複数の遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を含む。このように、遅延量が異なる複数の遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７０】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、複数の演算セル３０は、タップ数を設定可能な空間フィルタセル２Ｆを含む。このように、タップ数を設定可能な空間フィルタセル２Ｆを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７１】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、空間フィルタセル２Ｆのタップ数が３×３に設定された場合、空間フィルタセル２Ｆは、複数の空間フィルタ１２００Ｂ，１２００Ｃ，１２０２Ｂ，１２０２Ｃとして独立に使用可能である。これにより、空間フィルタセル２Ｆの有効活用が可能になるとともに、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７２】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、空間フィルタセル２Ｆは、係数を設定可能な空間フィルタ１２００Ａ，１２００Ｂと、係数が固定の空間フィルタ１２００Ｃ，１２０２Ａ〜１２０２Ｃとを含む。係数を設定可能な空間フィルタ１２００Ａ，１２００Ｂを含むことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、係数が固定の空間フィルタ１２００Ｃ，１２０２Ａ〜１２０２Ｃを含むことにより、係数を設定可能な空間フィルタによって全ての空間フィルタを構成する場合と比較すると、回路規模の増大を回避することが可能となる。
【０１７３】
また、本実施の形態に係る画像処理部３によれば、図２５，２６に示したように、複数の演算セル３０は、次数を設定可能な行列演算セルＭａを含む。このように、次数を設定可能な行列演算セルＭａを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７４】
また、本実施の形態に係る画像処理部３によれば、図８，９に示したように、複数の演算セル３０は、複数種類の演算を行う多機能セルＵｔを含む。このように、複数種類の演算を行う多機能セルＵｔを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７５】
また、本実施の形態に係る画像処理部３によれば、例えば図６を参照して、演算セル３０（図６の例ではゲインセルＧａ）は、第０〜第３チャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第４〜第７チャンネルの画像データに対しては所望の演算を行うことなく出力する。このように、第４〜第７チャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７６】
また、本実施の形態に係る画像処理部３によれば、例えば図７を参照して、演算セル３０（図７の例ではゲインセルＧａＤ）は、第０〜第３チャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、遅延部５４４〜５４７によって第４〜第７チャンネルの画像データを遅延させて出力する。これにより、演算が行われる第０〜第３チャンネルの画像データと、演算が行われない第４〜第７チャンネルの画像データとに関して、演算セル３０からの出力タイミングを一致させることが可能となる。
【０１７７】
また、本実施の形態に係る画像処理部３によれば、例えば図６を参照して、演算セル３０（図６の例ではゲインセルＧａ）は、パス５３０〜５３３が設けられていることにより、第０〜第３チャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である。このように、第０〜第３チャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７８】
また、本実施の形態に係る画像処理部３によれば、図３２に示したように、演算部１３は、画像データを出力しない演算セル３０としてアキュムレータセルＡｃを有する。このように、アキュムレータセルＡｃを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７９】
また、本実施の形態に係る画像処理部３によれば、図３３に示したように、演算部１３は、画像データを出力しない演算セル３０としてヒストグラムセルＨｉを有する。このように、ヒストグラムセルＨｉを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１８０】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、記憶部４から入力された画像データＤ１を、演算部１３に入力する。これにより、演算部１３は、記憶部４から入力された画像データＤ１を対象として、所望の演算を行うことが可能となる。
【０１８１】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、撮像素子２から入力された画像データＤ２を、演算部１３に入力する。これにより、演算部１３は、撮像素子２から入力された画像データＤ２を対象として、所望の演算を行うことが可能となる。
【０１８２】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、記憶部４から入力された画像データＤ１及び撮像素子２から入力された画像データＤ２の一方を選択して、演算部１３に入力する。これにより、演算部１３は、記憶部４から入力された画像データＤ１又は撮像素子２から入力された画像データＤ２を対象として、所望の演算を行うことが可能となる。
【０１８３】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４に向けて出力する。これにより、演算部１３によって演算された画像データＤ３を、記憶部４に格納することが可能となる。
【０１８４】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、表示部５に向けて出力する。これにより、演算部１３によって演算された画像データＤ３に基づいて、表示部５に画像を表示することが可能となる。
【０１８５】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４及び表示部５に向けて出力する。これにより、演算部１３によって演算された画像データＤ３を記憶部４に格納することが可能となるとともに、演算部１３によって演算された画像データＤ３に基づいて表示部５に画像を表示することが可能となる。
【符号の説明】
【０１８６】
２ 撮像素子
３ 画像処理部
４ 記憶部
５ 表示部
１０ データ入力部
１１ データ出力部
１３ 演算部
１４ 設定部
３０ 演算セル
３１ 入力ドメインセレクタ
３２１〜３２４ 出力ドメインセレクタ
３３１〜３３４ 出力チャンネルセレクタ
４００〜４０７ 入力チャンネルセレクタ
Ｇａ ゲインセル
Ｕｔ 多機能セル
２Ｆ 空間フィルタセル
Ｍａ 行列演算セル
Ｍｕ 乗算セル
Ａｄ 加算セル
Ｄｅ６４，Ｄｅ７，Ｄｅ３ 遅延セル
ＬＵＴ２５７，ＬＵＴ３３ ルックアップテーブルセル
Ｍｅ 統合セル
Ａｃ アキュムレータセル
Ｈｉ ヒストグラムセル
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
下記特許文献１には、リアルタイムプロセッシングユニットとＣＰＵとによって画像処理を行う画像処理装置が開示されている。リアルタイムプロセッシングユニットは、画像データに対して異なる画像処理を行う複数の処理部を備えて構成されており、撮像素子から入力された画像データに対して、実時間処理による画像処理（一般画像処理）を行う。リアルタイムプロセッシングユニットによって処理された画像データは、メモリに格納される。ＣＰＵは、メモリに格納された画像データに対して、一般画像処理以外の画像処理（例外的画像処理）をソフトウェア処理として行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２３６４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された画像処理装置によると、リアルタイムプロセッシングユニットは複数の処理部を備えて構成されており、各処理部は、処理内容に応じて所定の順序で接続された複数の演算セルを有して構成されている。そして、上記特許文献１に開示された画像処理装置によると、各処理部内の複数の演算セルの接続関係を自由に設定することはできず、各処理部は予め規定された内容の処理しか行えないため、汎用性が低いという問題がある。
【０００５】
また、上記特許文献１に開示された画像処理装置によると、一般画像処理としての特定の処理フローを実現できるように、複数の処理部の接続順序が予め規定されている。従って、複数の処理部による処理の順序を変更する場合には、ある処理を行った処理部が処理後の画像データをメモリに格納し、次の処理を行う処理部が処理対象の画像データをメモリから読み出すという、リアルタイムプロセッシングユニットとメモリとの間でのループ処理が必要となる。そのため、処理の順序を大きく変更したい場合には、ループ処理の回数が増大するため、処理の所要時間が増大するという問題がある。
【０００６】
本発明はかかる問題を解決するために成されたものであり、画像データに対する処理の内容や順序を柔軟に設定することが可能であり、かつ、処理の内容や順序を変更した場合であっても所要時間の増大を回避することが可能な、画像処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る画像処理装置は、画像データの演算を行う演算部と、前記演算部に画像データを入力するデータ入力部と、前記演算部によって演算された画像データを出力するデータ出力部と、設定部と、を備え、前記演算部は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタと、を有し、各前記入力ドメインセレクタの入力は、前記複数の演算セルの各々の出力と、前記データ入力部の出力とに接続されており、各前記入力ドメインセレクタの出力は、各前記演算セルの入力に接続されており、前記出力ドメインセレクタの入力は、前記複数の演算セルの各々の出力に接続されており、前記出力ドメインセレクタの出力は、前記データ出力部の入力に接続されており、前記設定部によって前記入力ドメインセレクタ及び前記出力ドメインセレクタを設定することにより、前記データ入力部から前記演算部に入力された画像データに対して、前記複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、前記データ出力部から出力されることを特徴とするものである。
【０００８】
第１の態様に係る画像処理装置によれば、演算部は、複数種類の演算セルを含む複数の演算セルと、複数の入力ドメインセレクタと、少なくとも一つの出力ドメインセレクタとを有する。そして、設定部によって入力ドメインセレクタ及び出力ドメインセレクタを設定することにより、データ入力部から演算部に入力された画像データに対して、複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部から出力される。従って、目的とする処理の内容に応じて入力ドメインセレクタ及び出力ドメインセレクタを設定することによって、その処理を実現し得る回路を構築できるため、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、処理の内容や順序を変更した場合であっても、演算セルの機能が足りている限りワンパスでの処理が可能であるため、画像処理装置とメモリとの間でのループ処理を回避できる。その結果、所要時間の増大を回避することが可能となる。また、ワンパスでの処理が可能でない場合には、ループ処理を行うことによって目的とする処理の内容を実現でき、この場合であってもループ処理の回数を大幅に削減できるため、所要時間の増大を回避することが可能となる。
【０００９】
本発明の第２の態様に係る画像処理装置は、第１の態様に係る画像処理装置において特に、各前記演算セルは、複数の入力端子と、複数の入力チャンネルセレクタと、を含み、各前記入力チャンネルセレクタの出力は、各前記入力端子に接続されており、各前記入力チャンネルセレクタの入力は、前記入力ドメインセレクタの出力に接続されており、前記設定部によって前記入力チャンネルセレクタを設定することにより、前記入力ドメインセレクタから各前記入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが前記入力端子に入力されることを特徴とするものである。
【００１０】
第２の態様に係る画像処理装置によれば、各演算セルは、複数の入力端子と、複数の入力チャンネルセレクタとを含む。そして、設定部によって入力チャンネルセレクタを設定することにより、入力ドメインセレクタから各入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが入力端子に入力される。このように、入力チャンネルセレクタによってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１１】
本発明の第３の態様に係る画像処理装置は、第１又は第２の態様に係る画像処理装置において特に、前記演算部は、少なくとも一つの出力チャンネルセレクタをさらに有し、前記出力チャンネルセレクタの入力は、前記出力ドメインセレクタの出力に接続されており、前記出力チャンネルセレクタの出力は、前記データ出力部の入力に接続されており、前記設定部によって前記出力チャンネルセレクタを設定することにより、前記出力ドメインセレクタから前記出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データが前記データ出力部に入力されることを特徴とするものである。
【００１２】
第３の態様に係る画像処理装置によれば、演算部は、少なくとも一つの出力チャンネルセレクタを有する。そして、設定部によって出力チャンネルセレクタを設定することにより、出力ドメインセレクタから出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部に入力される。このように、出力チャンネルセレクタによってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１３】
本発明の第４の態様に係る画像処理装置は、第１〜第３のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、二以上の前記演算セルから出力された画像データを統合する統合セルを含むことを特徴とするものである。
【００１４】
第４の態様に係る画像処理装置によれば、複数の演算セルは、二以上の演算セルから出力された画像データを統合する統合セルを含む。このように、統合セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１５】
本発明の第５の態様に係る画像処理装置は、第１〜第４のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、遅延量を設定可能な遅延セルを含むことを特徴とするものである。
【００１６】
第５の態様に係る画像処理装置によれば、複数の演算セルは、遅延量を設定可能な遅延セルを含む。このように、遅延量を設定可能な遅延セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１７】
本発明の第６の態様に係る画像処理装置は、第１〜第５のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、遅延量が異なる複数の遅延セルを含むことを特徴とするものである。
【００１８】
第６の態様に係る画像処理装置によれば、複数の演算セルは、遅延量が異なる複数の遅延セルを含む。このように、遅延量が異なる複数の遅延セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００１９】
本発明の第７の態様に係る画像処理装置は、第１〜第６のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、タップ数を設定可能な空間フィルタセルを含むことを特徴とするものである。
【００２０】
第７の態様に係る画像処理装置によれば、複数の演算セルは、タップ数を設定可能な空間フィルタセルを含む。このように、タップ数を設定可能な空間フィルタセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２１】
本発明の第８の態様に係る画像処理装置は、第７の態様に係る画像処理装置において特に、前記空間フィルタセルのタップ数は、第１の値及びそれよりも小さい第２の値のいずれかに設定可能であり、前記空間フィルタセルのタップ数が前記第２の値に設定された場合、前記空間フィルタセルは、複数の空間フィルタとして独立に使用可能であることを特徴とするものである。
【００２２】
第８の態様に係る画像処理装置によれば、空間フィルタセルのタップ数が第２の値に設定された場合、空間フィルタセルは、複数の空間フィルタとして独立に使用可能である。これにより、空間フィルタセルの有効活用が可能になるとともに、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２３】
本発明の第９の態様に係る画像処理装置は、第７又は第８の態様に係る画像処理装置において特に、前記空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含むことを特徴とするものである。
【００２４】
第９の態様に係る画像処理装置によれば、空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含む。係数を設定可能な空間フィルタを含むことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、係数が固定の空間フィルタを含むことにより、係数を設定可能な空間フィルタによって全ての空間フィルタを構成する場合と比較すると、回路規模の増大を回避することが可能となる。
【００２５】
本発明の第１０の態様に係る画像処理装置は、第１〜第９のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、次数を設定可能な行列演算セルを含むことを特徴とするものである。
【００２６】
第１０の態様に係る画像処理装置によれば、複数の演算セルは、次数を設定可能な行列演算セルを含む。このように、次数を設定可能な行列演算セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２７】
本発明の第１１の態様に係る画像処理装置は、第１〜第１０のいずれか一つの態様に係る画像処理装置において特に、前記複数の演算セルは、複数種類の演算を行う多機能セルを含むことを特徴とするものである。
【００２８】
第１１の態様に係る画像処理装置によれば、複数の演算セルは、複数種類の演算を行う多機能セルを含む。このように、複数種類の演算を行う多機能セルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００２９】
本発明の第１２の態様に係る画像処理装置は、第１〜第１１のいずれか一つの態様に係る画像処理装置において特に、前記演算セルには、複数チャンネルの画像データが入力され、前記演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力することを特徴とするものである。
【００３０】
第１２の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力する。このように、第２のチャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３１】
本発明の第１３の態様に係る画像処理装置は、第１２の態様に係る画像処理装置において特に、前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、前記第２のチャンネルの画像データを遅延させて出力することを特徴とするものである。
【００３２】
第１３の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、第２のチャンネルの画像データを遅延させて出力する。これにより、演算が行われる第１のチャンネルの画像データと、演算が行われない第２のチャンネルの画像データとに関して、演算セルからの出力タイミングを一致させることが可能となる。
【００３３】
本発明の第１４の態様に係る画像処理装置は、第１２又は第１３の態様に係る画像処理装置において特に、前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能であることを特徴とするものである。
【００３４】
第１４の態様に係る画像処理装置によれば、演算セルは、第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である。このように、第１のチャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３５】
本発明の第１５の態様に係る画像処理装置は、第１〜第１４のいずれか一つの態様に係る画像処理装置において特に、前記演算部は、画像データを出力しない演算セルとしてアキュムレータセルをさらに有することを特徴とするものである。
【００３６】
第１５の態様に係る画像処理装置によれば、演算部は、画像データを出力しない演算セルとしてアキュムレータセルを有する。このように、アキュムレータセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３７】
本発明の第１６の態様に係る画像処理装置は、第１〜第１５のいずれか一つの態様に係る画像処理装置において特に、前記演算部は、画像データを出力しない演算セルとしてヒストグラムセルをさらに有することを特徴とするものである。
【００３８】
第１６の態様に係る画像処理装置によれば、演算部は、画像データを出力しない演算セルとしてヒストグラムセルを有する。このように、ヒストグラムセルを演算部内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【００３９】
本発明の第１７の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、記憶部から入力された画像データを、前記演算部に入力することを特徴とするものである。
【００４０】
第１７の態様に係る画像処理装置によれば、データ入力部は、記憶部から入力された画像データを、演算部に入力する。これにより、演算部は、記憶部から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４１】
本発明の第１８の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、撮像素子から入力された画像データを、前記演算部に入力することを特徴とするものである。
【００４２】
第１８の態様に係る画像処理装置によれば、データ入力部は、撮像素子から入力された画像データを、演算部に入力する。これにより、演算部は、撮像素子から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４３】
本発明の第１９の態様に係る画像処理装置は、第１〜第１６のいずれか一つの態様に係る画像処理装置において特に、前記データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、前記演算部に入力することを特徴とするものである。
【００４４】
第１９の態様に係る画像処理装置によれば、データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、演算部に入力する。これにより、演算部は、記憶部から入力された画像データ又は撮像素子から入力された画像データを対象として、所望の演算を行うことが可能となる。
【００４５】
本発明の第２０の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、記憶部に向けて出力することを特徴とするものである。
【００４６】
第２０の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、記憶部に向けて出力する。これにより、演算部によって演算された画像データを、記憶部に格納することが可能となる。
【００４７】
本発明の第２１の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、表示部に向けて出力することを特徴とするものである。
【００４８】
第２１の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、表示部に向けて出力する。これにより、演算部によって演算された画像データに基づいて、表示部に画像を表示することが可能となる。
【００４９】
本発明の第２２の態様に係る画像処理装置は、第１〜第１９のいずれか一つの態様に係る画像処理装置において特に、前記データ出力部は、前記演算部によって演算された画像データを、記憶部及び表示部に向けて出力することを特徴とするものである。
【００５０】
第２２の態様に係る画像処理装置によれば、データ出力部は、演算部によって演算された画像データを、記憶部及び表示部に向けて出力する。これにより、演算部によって演算された画像データを記憶部に格納することが可能となるとともに、演算部によって演算された画像データに基づいて表示部に画像を表示することが可能となる。
【発明の効果】
【００５１】
本発明によれば、画像データに対する処理の内容や順序を柔軟に設定することが可能であり、かつ、処理の内容や順序を変更した場合であっても所要時間の増大を回避することが可能な、画像処理装置を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係る撮像装置の構成を簡略化して示すブロック図である。
【図２】画像処理部の構成を示すブロック図である。
【図３】演算部の構成を簡略化して示す回路図である。
【図４】演算部が有する複数の演算セルの種類を示す図である。
【図５】１ドメインの入力及び１ドメインの出力を持つ演算セルの構成を示す図である。
【図６】ゲインセルが有する処理ブロックの構成を示す回路図である。
【図７】変形例に係るゲインセルが有する処理ブロックの構成を示す回路図である。
【図８】多機能セルが有する処理ブロックの構成を示す回路図である。
【図９】変形例に係る多機能セルが有する処理ブロックの構成を示す回路図である。
【図１０】加算セルが有する処理ブロックの構成を示す回路図である。
【図１１】変形例に係る加算セルが有する処理ブロックの構成を示す回路図である。
【図１２】乗算セルが有する処理ブロックの構成を示す回路図である。
【図１３】変形例に係る乗算セルが有する処理ブロックの構成を示す回路図である。
【図１４】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１５】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１６】遅延部及びセレクタの構成を具体的に示す回路図である。
【図１７】遅延セルが有する処理ブロックの構成を示す回路図である。
【図１８】遅延部及びセレクタの構成を具体的に示す回路図である。
【図１９】空間フィルタセルが有する処理ブロックの構成を示す回路図である。
【図２０】空間フィルタの構成を示す回路図である。
【図２１】空間フィルタを構成する各セルに対応して規定された係数の一例を示す図である。
【図２２】空間フィルタの構成を示す回路図である。
【図２３】空間フィルタを構成する各セルに対応して規定された係数の一例を示す図である。
【図２４】変形例に係る空間フィルタセルが有する処理ブロックの構成を示す回路図である。
【図２５】行列演算セルが有する処理ブロックの構成を示す回路図である。
【図２６】変形例に係る行列演算セルが有する処理ブロックの構成を示す回路図である。
【図２７】ルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図２８】変形例に係るルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図２９】ルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図３０】変形例に係るルックアップテーブルセルが有する処理ブロックの構成を示す回路図である。
【図３１】統合セルが有する処理ブロックの構成を示す回路図である。
【図３２】アキュムレータセルが有する処理ブロックの構成を示す回路図である。
【図３３】ヒストグラムセルが有する処理ブロックの構成を示す回路図である。
【図３４】画像処理部によって行う画像処理の第１の例を示す図である。
【図３５】図３４に示した画像処理を実現するための演算部の構成例を示す回路図である。
【図３６】図３４に示した画像処理を実現するための演算部の構成例を示す回路図である。
【図３７】画像処理部によって行う画像処理の第２の例を示す図である。
【図３８】図３７に示した画像処理を実現するための演算部の構成例を示す回路図である。
【発明を実施するための形態】
【００５３】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００５４】
図１は、本発明の実施の形態に係る撮像装置１の構成を簡略化して示すブロック図である。図１に示すように撮像装置１は、ＣＣＤ等の撮像素子２、画像処理装置としての画像処理部３、半導体メモリ等の記憶部４、液晶ディスプレイ等の表示部５、及びバス６を備えて構成されている。画像処理部３は、撮像素子２に接続されている。また、画像処理部３は、バス６を介して記憶部４及び表示部５に接続されている。
【００５５】
図２は、画像処理部３の構成を示すブロック図である。図２に示すように画像処理部３は、データ入力部１０、データ出力部１１、パイプラインコントローラ１２、演算部１３、及び設定部１４を備えて構成されている。データ入力部１０は、ＤＭＡ（Direct Memory Access）コントローラ２１、セレクタ２２、及びフォーマット変換部２３を有して構成されている。データ出力部１１は、ＤＭＡコントローラ２４を有して構成されている。
【００５６】
データ入力部１０は、記憶部４から入力された画像データＤ１を、演算部１３に入力する。また、データ入力部１０は、撮像素子２から入力された画像データＤ２を、演算部１３に入力する。具体的には、画像データＤ１は、記憶部４からバス６及びＤＭＡコントローラ２１を介してセレクタ２２に入力され、画像データＤ２は、撮像素子２からセレクタ２２に入力される。セレクタ２２は、設定部１４から入力される制御信号Ｄ４に基づいて、画像データＤ１及び画像データＤ２の一方を選択する。そして、選択した画像データＤ１又は画像データＤ２を、フォーマット変換部２３に入力する。フォーマット変換部２３は、セレクタ２２から入力された画像データＤ１，Ｄ２を所定のデータフォーマットに変換し、変換後の画像データＤ１，Ｄ２を演算部１３に入力する。フォーマット変換部２３は、例えば、ＹＵＶ４２２形式の画像データＤ１，Ｄ２をＹＵＶ４４４形式の画像データＤ１，Ｄ２に変換し、変換後の画像データＤ１，Ｄ２を演算部１３に入力する。
【００５７】
パイプラインコントローラ１２は、ＤＭＡコントローラ２１，２４とのハンドシェイクにより、演算部１３におけるパイプライン処理を制御する。
【００５８】
演算部１３は、データ入力部１０から入力された画像データＤ１，Ｄ２に対して、後述する所望の演算を行う。
【００５９】
データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４及び表示部５に向けて出力する。具体的に、画像データＤ３は、演算部１３からＤＭＡコントローラ２４に入力され、ＤＭＡコントローラ２４からバス６を介して記憶部４に向けて出力される。また、画像データＤ３は、演算部１３からバス６を介して表示部５に向けて出力される。
【００６０】
設定部１４は、コントロールレジスタ等によって構成されており、パイプラインコントローラ１２、フォーマット変換部２３、演算部１３、及びセレクタ２２を制御するための制御信号Ｄ４を出力する。制御信号Ｄ４は、パイプラインコントローラ１２、フォーマット変換部２３、演算部１３、及びセレクタ２２に入力される。
【００６１】
図３は、演算部１３の構成を簡略化して示す回路図である。演算部１３は、複数の演算セル（図３の例では４個の演算セル３０）と、複数の入力ドメインセレクタ（図３の例では４個の入力ドメインセレクタ３１）と、少なくとも一つの出力ドメインセレクタ（図３の例では４個の出力ドメインセレクタ３２１〜３２４）と、少なくとも一つの出力チャンネルセレクタ（図４の例では４個の出力チャンネルセレクタ３３１〜３３４）とを有して構成されている。入力ドメインセレクタ３１は、演算セル３０に一対一に対応して設けられている。出力チャンネルセレクタ３３１〜３３４は、出力ドメインセレクタ３２１〜３２４に一対一に対応して設けられている。
【００６２】
本実施の形態の例において、演算部１３が処理する画像データは、３チャンネルの第１画像チャンネル、３チャンネルの第２画像チャンネル、１チャンネルの第１アルファチャンネル、及び１チャンネルの第２アルファチャンネルを含む、合計８チャンネルのデータとして構成されており、８チャンネルを一単位として１ドメインが構成されている。出力ドメインセレクタ３２１及び出力チャンネルセレクタ３３１は第１画像チャンネルに対応し、出力ドメインセレクタ３２２及び出力チャンネルセレクタ３３２は第２画像チャンネルに対応し、出力ドメインセレクタ３２３及び出力チャンネルセレクタ３３３は第１アルファチャンネルに対応し、出力ドメインセレクタ３２４及び出力チャンネルセレクタ３３４は第２アルファチャンネルに対応する。図３では、括弧内の数字としてチャンネル数を示している。
【００６３】
各入力ドメインセレクタ３１の入力は、複数の演算セル３０の各々の出力と、データ入力部１０の出力とに接続されている。各入力ドメインセレクタ３１の出力は、対応する演算セル３０の入力に接続されている。各出力ドメインセレクタ３２１〜３２４の入力は、データ入力部１０の出力と、複数の演算セル３０の各々の出力とに接続されている。各出力ドメインセレクタ３２１〜３２４の出力は、対応する出力チャンネルセレクタ３３１〜３３４を介して、データ出力部１１の入力に接続されている。
【００６４】
後述するように、複数の演算セル３０には、異なる演算を行う複数種類の演算セルが含まれている。本実施の形態に係る画像処理部３では、各入力ドメインセレクタ３１の入力端子の選択、及び各出力ドメインセレクタ３２１〜３２４の入力端子の選択を、設定部１４によって設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セル３０のうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。
【００６５】
また、各出力チャンネルセレクタ３３１〜３３４の入力は、対応する出力ドメインセレクタ３２１〜３２４の出力に接続されている。各出力チャンネルセレクタ３３１〜３３４の出力は、データ出力部１１の入力に接続されている。本実施の形態に係る画像処理部３では、各出力チャンネルセレクタ３３１〜３３４の入力端子の選択を設定部１４によって設定することにより、各出力ドメインセレクタ３２１〜３２４から対応する出力チャンネルセレクタ３３１〜３３４に入力された複数チャンネル（この例では８チャンネル）の画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部１１に入力される。具体的には、出力チャンネルセレクタ３３１，３３２は、出力ドメインセレクタ３２１，３２２からそれぞれ入力された８チャンネルの画像データの中から、所望の３チャンネルの画像データをそれぞれ選択する。また、出力チャンネルセレクタ３３３，３３４は、出力ドメインセレクタ３２３，３２４からそれぞれ入力された８チャンネルの画像データの中から、所望の１チャンネルの画像データをそれぞれ選択する。
【００６６】
図４は、演算部１３が有する複数の演算セル３０の種類を示す図である。図４に示すように本実施の形態の例では、１ドメインの入力及び１ドメインの出力を持つ演算セルとして、２個のゲインセルＧａと、６個のユーティリティーセル（以下「多機能セル」と称す）Ｕｔと、１個の空間フィルタセル２Ｆと、１個の行列演算セルＭａと、４個の加算セルＡｄと、２個の乗算セルＭｕと、最大６４クロックの遅延量を設定可能な１個の遅延セルＤｅ６４と、最大７クロックの遅延量を設定可能な２個の遅延セルＤｅ７と、最大３クロックの遅延量を設定可能な３個の遅延セルＤｅ３と、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた１個のルックアップテーブルセルＬＵＴ２５７と、３２本（３３ポイント）の折れ線による折れ線近似を用いた１個のルックアップテーブルセルＬＵＴ３３とが設けられている。また、２ドメイン（３ドメイン以上であってもよい）の入力及び１ドメインの出力を持つ演算セルとして、４個のマージャーセル（以下「統合セル」と称す）Ｍｅが設けられている。また、１ドメインの入力を持ち、ドメインの出力を持たない演算セルとして、１個のアキュムレータセルと、１個のヒストグラムセルとが設けられている。
【００６７】
図５は、１ドメインの入力及び１ドメインの出力を持つ演算セル３０の構成を示す図である。図５に示すように演算セル３０は、８個の入力端子Ｐｉ０〜Ｐｉ７及び８個の出力端子Ｐｏ０〜Ｐｏ７を有する処理ブロック４１と、入力端子Ｐｉ０〜Ｐｉ７にそれぞれ接続された８個の入力チャンネルセレクタ４００〜４０７と、出力端子Ｐｏ０〜Ｐｏ７にそれぞれ接続された８個のフリップフロップ４２０〜４２７とを有して構成されている。入力チャンネルセレクタ４００〜４０７の入力は、対応する入力ドメインセレクタ３１の出力に接続されている。各入力チャンネルセレクタ４００〜４０７の出力は、対応する入力端子Ｐｉ０〜Ｐｉ７に接続されている。
【００６８】
演算セル３０には、１ドメインに相当する８チャンネルＩＣ０〜ＩＣ７の画像データが、対応する入力ドメインセレクタ３１から入力される。８チャンネルＩＣ０〜ＩＣ７の画像データは、各入力チャンネルセレクタ４００〜４０７に入力される。つまり、各入力チャンネルセレクタ４００〜４０７には、いずれも８チャンネルＩＣ０〜ＩＣ７の画像データが入力される。本実施の形態に係る画像処理部３では、各入力チャンネルセレクタ４００〜４０７の入力端子の選択を設定部１４によって設定することにより、対応する入力ドメインセレクタ３１から各入力チャンネルセレクタ４００〜４０７に入力された８チャンネルＩＣ０〜ＩＣ７の画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが対応する入力端子Ｐｉ０〜Ｐｉ７に入力される。また、８チャンネルＯＣ０〜ＯＣ７の画像データが、出力端子Ｐｏ０〜Ｐｏ７からフリップフロップ４２０〜４２７を介してそれぞれ出力される。
【００６９】
図６は、ゲインセルＧａが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、乗算器５００、セレクタ５１０、及び処理部５２０が接続されている。乗算器５００は、入力端子Ｐｉ０から入力された画像データに対して、設定部１４によって設定されるゲインＱ０を乗算して、乗算後の画像データをセレクタ５１０に入力する。処理部５２０は、セレクタ５１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、セレクタ５１０には、入力端子Ｐｉ０から乗算器５００を経由しないパス５３０が接続されている。セレクタ５１０は、設定部１４による設定に基づいて、パス５３０側の入力端子及び乗算器５００側の入力端子の一方を選択する。
【００７０】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、乗算器５０１〜５０３、セレクタ５１１〜５１３、及び処理部５２１〜５２３がそれぞれ接続されている。乗算器５０１〜５０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、設定部１４によって設定されるゲインＱ１〜Ｑ３をそれぞれ乗算して、乗算後の画像データをセレクタ５１１〜５１３にそれぞれ入力する。処理部５２１〜５２３は、セレクタ５１１〜５１３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、セレクタ５１１〜５１３には、入力端子Ｐｉ１〜Ｐｉ３から乗算器５０１〜５０３を経由しないパス５３１〜５３３がそれぞれ接続されている。セレクタ５１１〜５１３は、設定部１４による設定に基づいて、パス５３１〜５３３側の入力端子及び乗算器５０１〜５０３側の入力端子の一方をそれぞれ選択する。
【００７１】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、乗算器５００、セレクタ５１０、及び処理部５２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、乗算器５００及び処理部５２０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００７２】
図７は、変形例に係るゲインセルＧａＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図６に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部５４４〜５４７がそれぞれ接続されている。遅延部５４４〜５４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００７３】
図８は、多機能セルＵｔが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、処理部６００、セレクタ６１０、加算器６２０、セレクタ６３０、及び処理部６４０が接続されている。処理部６００は、入力端子Ｐｉ０から入力された画像データの符号を反転する処理を行い、符号反転後の画像データをセレクタ６１０に入力する。加算器６２０は、セレクタ６１０から入力された画像データに対して、設定部１４によって設定されるオフセット値Ｒ０を加算して、加算後の画像データをセレクタ６３０に入力する。処理部６４０は、セレクタ６３０から入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理を行う。また、処理部６４０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。さらに、処理部６４０は、画像データを絶対値化して出力する機能を有している。処理部６４０によって行う処理の内容は、設定部１４によって任意に設定することができる。
【００７４】
セレクタ６１０には、入力端子Ｐｉ０から処理部６００を経由しないパス６５０が接続されている。セレクタ６１０は、設定部１４による設定に基づいて、パス６５０側の入力端子及び処理部６００側の入力端子の一方を選択する。また、セレクタ６３０には、セレクタ６１０の出力から加算器６２０を経由しないパス６６０が接続されている。セレクタ６３０は、設定部１４による設定に基づいて、パス６６０側の入力端子及び加算器６２０側の入力端子の一方を選択する。
【００７５】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、処理部６０１〜６０３、セレクタ６１１〜６１３、加算器６２１〜６２３、セレクタ６３１〜６３３、及び処理部６４１〜６４３がそれぞれ接続されている。処理部６０１〜６０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データの符号を反転する処理を行い、符号反転後の画像データをセレクタ６１１〜６１３にそれぞれ入力する。加算器６２１〜６２３は、セレクタ６１１〜６１３からそれぞれ入力された画像データに対して、設定部１４によって設定されるオフセット値Ｒ１〜Ｒ３をそれぞれ加算して、加算後の画像データをセレクタ６３１〜６３３にそれぞれ入力する。処理部６４１〜６４３は、セレクタ６３１〜６３３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理をそれぞれ行う。また、処理部６４１〜６４３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。さらに、処理部６４１〜６４３は、画像データを絶対値化して出力する機能を有している。処理部６４１〜６４３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【００７６】
セレクタ６１１〜６１３には、入力端子Ｐｉ１〜Ｐｉ３から処理部６０１〜６０３を経由しないパス６５１〜６５３がそれぞれ接続されている。セレクタ６１１〜６１３は、設定部１４による設定に基づいて、パス６５１〜６５３側の入力端子及び処理部６０１〜６０３側の入力端子の一方をそれぞれ選択する。また、セレクタ６３１〜６３３には、セレクタ６１１〜６１３の出力から加算器６２１〜６２３を経由しないパス６６１〜６６３がそれぞれ接続されている。セレクタ６３１〜６３３は、設定部１４による設定に基づいて、パス６６１〜６６３側の入力端子及び加算器６２１〜６２３側の入力端子の一方をそれぞれ選択する。
【００７７】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、処理部６００、セレクタ６１０、加算器６２０、セレクタ６３０、及び処理部６４０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、処理部６００、加算器６２０、及び処理部６４０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００７８】
図９は、変形例に係る多機能セルＵｔＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図８に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部６７４〜６７７がそれぞれ接続されている。遅延部６７４〜６７７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００７９】
図１０は、加算セルＡｄが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、加算器７００、セレクタ７１０、及び処理部７２０が接続されている。加算器７００の入力端子は、入力端子Ｐｉ０，Ｐｉ１に接続されている。加算器７００は、入力端子Ｐｉ０から入力された画像データと、入力端子Ｐｉ１から入力された画像データとを加算して、加算後の画像データをセレクタ７１０に入力する。処理部７２０は、セレクタ７１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理を行う。また、処理部７２０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部７２０によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ７１０には、入力端子Ｐｉ０から加算器７００を経由しないパス７３０が接続されている。セレクタ７１０は、設定部１４による設定に基づいて、パス７３０側の入力端子及び加算器７００側の入力端子の一方を選択する。
【００８０】
第２、第４、第６チャンネルに関しても同様に、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６と出力端子Ｐｏ２，Ｐｏ４，Ｐｏ６との間に、加算器７０２，７０４，７０６、セレクタ７１２，７１４，７１６、及び処理部７２２，７２４，７２６がそれぞれ接続されている。加算器７０２，７０４，７０６の入力端子は、入力端子Ｐｉ２，Ｐｉ３、入力端子Ｐｉ４，Ｐｉ５、入力端子Ｐｉ６，Ｐｉ７にそれぞれ接続されている。加算器７０２，７０４，７０６は、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６からそれぞれ入力された画像データと、入力端子Ｐｉ３，Ｐｉ５，Ｐｉ７からそれぞれ入力された画像データとを加算して、加算後の画像データをセレクタ７１２，７１４，７１６にそれぞれ入力する。処理部７２２，７２４，７２６は、セレクタ７１２，７１４，７１６からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での左シフト処理又は右シフト処理をそれぞれ行う。また、処理部７２２，７２４，７２６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部７２２，７２４，７２６によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ７１２，７１４，７１６には、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６から加算器７０２，７０４，７０６を経由しないパス７３２，７３４，７３６がそれぞれ接続されている。セレクタ７１２，７１４，７１６は、設定部１４による設定に基づいて、パス７３２，７３４，７３６側の入力端子及び加算器７０２，７０４，７０６側の入力端子の一方をそれぞれ選択する。
【００８１】
一方、第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間には、加算器７００、セレクタ７１０、及び処理部７２０は接続されておらず、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７は出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データは、加算器７００及び処理部７２０における各処理が行われることなく、出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７からそれぞれ出力される。
【００８２】
図１１は、変形例に係る加算セルＡｄＤが有する処理ブロック４１の構成を示す回路図である。第０、第２、第４、第６チャンネルに関する構成は、図１０に示した構成と同様である。第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間に、遅延部７４０，７４２，７４４，７４６がそれぞれ接続されている。遅延部７４０，７４２，７４４，７４６は、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データを、第０、第２、第４、第６チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００８３】
図１２は、乗算セルＭｕが有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、乗算器８００、セレクタ８１０、及び処理部８２０が接続されている。乗算器８００の入力端子は、入力端子Ｐｉ０，Ｐｉ１に接続されている。乗算器８００は、入力端子Ｐｉ０から入力された画像データと、入力端子Ｐｉ１から入力された画像データとを乗算して、乗算後の画像データをセレクタ８１０に入力する。処理部８２０は、セレクタ８１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部８２０は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部８２０によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ８１０には、入力端子Ｐｉ０から乗算器８００を経由しないパス８３０が接続されている。セレクタ８１０は、設定部１４による設定に基づいて、パス８３０側の入力端子及び乗算器８００側の入力端子の一方を選択する。
【００８４】
第２、第４、第６チャンネルに関しても同様に、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６と出力端子Ｐｏ２，Ｐｏ４，Ｐｏ６との間に、乗算器８０２，８０４，８０６、セレクタ８１２，８１４，８１６、及び処理部８２２，８２４，８２６がそれぞれ接続されている。乗算器８０２，８０４，８０６の入力端子は、入力端子Ｐｉ２，Ｐｉ３、入力端子Ｐｉ４，Ｐｉ５、入力端子Ｐｉ６，Ｐｉ７にそれぞれ接続されている。乗算器８０２，８０４，８０６は、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６からそれぞれ入力された画像データと、入力端子Ｐｉ３，Ｐｉ５，Ｐｉ７からそれぞれ入力された画像データとを乗算して、乗算後の画像データをセレクタ８１２，８１４，８１６にそれぞれ入力する。処理部８２２，８２４，８２６は、セレクタ８１２，８１４，８１６からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、処理部８２２，８２４，８２６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部８２２，８２４，８２６によって行う処理の内容は、設定部１４によって任意に設定することができる。また、セレクタ８１２，８１４，８１６には、入力端子Ｐｉ２，Ｐｉ４，Ｐｉ６から乗算器８０２，８０４，８０６を経由しないパス８３２，８３４，８３６がそれぞれ接続されている。セレクタ８１２，８１４，８１６は、設定部１４による設定に基づいて、パス８３２，８３４，８３６側の入力端子及び乗算器８０２，８０４，８０６側の入力端子の一方をそれぞれ選択する。
【００８５】
一方、第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間には、乗算器８００、セレクタ８１０、及び処理部８２０は接続されておらず、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７は出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データは、乗算器８００及び処理部８２０における各処理が行われることなく、出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７からそれぞれ出力される。
【００８６】
図１３は、変形例に係る乗算セルＭｕＤが有する処理ブロック４１の構成を示す回路図である。第０、第２、第４、第６チャンネルに関する構成は、図１２に示した構成と同様である。第１、第３、第５、第７チャンネルに関しては、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７と出力端子Ｐｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７との間に、遅延部８４０，８４２，８４４，８４６がそれぞれ接続されている。遅延部８４０，８４２，８４４，８４６は、入力端子Ｐｉ１，Ｐｉ３，Ｐｉ５，Ｐｉ７にそれぞれ入力された画像データを、第０、第２、第４、第６チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【００８７】
図１４は、遅延セルＤｅ６４が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部９１０及びセレクタ９２０が接続されている。遅延部９１０は、例えばＳＲＡＭ（Static Random Access Memory）を用いて構成されている。遅延部９１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜６４クロック）だけ遅延させて出力する。遅延部９１０から出力された画像データは、セレクタ９２０に入力される。また、セレクタ９２０には、入力端子Ｐｉ０から遅延部９１０を経由しないパス９３０が接続されている。セレクタ９２０は、設定部１４による設定に基づいて、パス９３０側の入力端子及び遅延部９１０側の入力端子の一方を選択する。
【００８８】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部９１１〜９１３及びセレクタ９２１〜９２３がそれぞれ接続されている。遅延部９１１〜９１３は、例えばＳＲＡＭを用いて構成されている。遅延部９１１〜９１３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データを、設定部１４によって設定される所定クロック数（１〜６４クロック）だけ遅延させてそれぞれ出力する。遅延部９１１〜９１３からそれぞれ出力された画像データは、セレクタ９２１〜９２３にそれぞれ入力される。また、セレクタ９２１〜９２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部９１１〜９１３を経由しないパス９３１〜９３３がそれぞれ接続されている。セレクタ９２１〜９２３は、設定部１４による設定に基づいて、パス９３１〜９３３側の入力端子及び遅延部９１１〜９１３側の入力端子の一方をそれぞれ選択する。
【００８９】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部９１０及びセレクタ９２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部９１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９０】
図１５は、遅延セルＤｅ７が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部１０１０及びセレクタ１０２０が接続されている。遅延部１０１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜７クロック）だけ遅延させて出力する。
【００９１】
図１６は、遅延部１０１０及びセレクタ１０２０の構成を具体的に示す回路図である。遅延部１０１０は、７個のフリップフロップ１０３が直列接続された構成を有している。各フリップフロップ１０３の出力は、セレクタ１０２０に接続されている。どのフリップフロップ１０３からの出力をセレクタ１０２０で選択するかによって、画像データの遅延量を１〜７クロックの範囲内で任意に設定することができる。また、セレクタ１０２０には、入力端子Ｐｉ０から遅延部１０１０を経由しないパス１０３０が接続されている。セレクタ１０２０は、設定部１４による設定に基づいて、パス１０３０側の入力端子及び遅延部１０１０側の７個の入力端子の中から、一つの入力端子を選択する。
【００９２】
図１５を参照して、第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部１０１１〜１０１３及びセレクタ１０２１〜１０２３がそれぞれ接続されている。遅延部１０１０と同様に、遅延部１０１１〜１０１３は、７個のフリップフロップ１０３が直列接続された構成を有している。各フリップフロップ１０３の出力は、セレクタ１０２１〜１０２３にそれぞれ接続されている。どのフリップフロップ１０３からの出力をセレクタ１０２１〜１０２３でそれぞれ選択するかによって、画像データの遅延量を１〜７クロックの範囲内でそれぞれ任意に設定することができる。また、セレクタ１０２１〜１０２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部１０１１〜１０１３を経由しないパス１０３１〜１０３３がそれぞれ接続されている。セレクタ１０２１〜１０２３は、設定部１４による設定に基づいて、パス１０３１〜１０３３側の入力端子及び遅延部１０１１〜１０１３側の７個の入力端子の中から、一つの入力端子をそれぞれ選択する。
【００９３】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部１０１０及びセレクタ１０２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部１０１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９４】
図１７は、遅延セルＤｅ３が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、遅延部１１１０及びセレクタ１１２０が接続されている。遅延部１１１０は、入力端子Ｐｉ０から入力された画像データを、設定部１４によって設定される所定クロック数（１〜３クロック）だけ遅延させて出力する。
【００９５】
図１８は、遅延部１１１０及びセレクタ１１２０の構成を具体的に示す回路図である。遅延部１１１０は、３個のフリップフロップ１１３が直列接続された構成を有している。各フリップフロップ１１３の出力は、セレクタ１１２０に接続されている。どのフリップフロップ１１３からの出力をセレクタ１１２０で選択するかによって、画像データの遅延量を１〜３クロックの範囲内で任意に設定することができる。また、セレクタ１１２０には、入力端子Ｐｉ０から遅延部１１１０を経由しないパス１１３０が接続されている。セレクタ１１２０は、設定部１４による設定に基づいて、パス１１３０側の入力端子及び遅延部１１１０側の３個の入力端子の中から、一つの入力端子を選択する。
【００９６】
図１７を参照して、第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、遅延部１１１１〜１１１３及びセレクタ１１２１〜１１２３がそれぞれ接続されている。遅延部１１１０と同様に、遅延部１１１１〜１１１３は、３個のフリップフロップ１１３が直列接続された構成を有している。各フリップフロップ１１３の出力は、セレクタ１１２１〜１１２３にそれぞれ接続されている。どのフリップフロップ１１３からの出力をセレクタ１１２１〜１１２３でそれぞれ選択するかによって、画像データの遅延量を１〜３クロックの範囲内でそれぞれ任意に設定することができる。また、セレクタ１１２１〜１１２３には、入力端子Ｐｉ１〜Ｐｉ３から遅延部１１１１〜１１１３を経由しないパス１１３１〜１１３３がそれぞれ接続されている。セレクタ１１２１〜１１２３は、設定部１４による設定に基づいて、パス１１３１〜１１３３側の入力端子及び遅延部１１１１〜１１１３側の３個の入力端子の中から、一つの入力端子をそれぞれ選択する。
【００９７】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、遅延部１１１０及びセレクタ１１２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、遅延部１１１０による遅延が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【００９８】
図１９は、空間フィルタセル２Ｆが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関しては、入力端子Ｐｉ０，Ｐｉ１と出力端子Ｐｏ０，Ｐｏ１との間に空間フィルタ１２００が接続されており、入力端子Ｐｉ２，Ｐｉ３と出力端子Ｐｏ２，Ｐｏ３との間に空間フィルタ１２０２が接続されている。
【００９９】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に空間フィルタは接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、空間フィルタによる処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１００】
図２０は、空間フィルタ１２００の構成を示す回路図である。図２０に示すように空間フィルタ１２００は、６行×５列のセル群１２２と、ラインメモリ１２３Ａ〜１２３Ｄと、演算部１２１０，１２１１と、処理部１２１２，１２１３と、セレクタ１２４とを備えて構成されている。
【０１０１】
セル群１２２の第１行の入力は入力端子Ｐｉ０に接続されており、出力はラインメモリ１２３Ａの入力に接続されている。セル群１２２の第２行の入力はラインメモリ１２３Ａの出力に接続されており、出力はラインメモリ１２３Ｂの入力に接続されている。セル群１２２の第３行の入力はラインメモリ１２３Ｂの出力に接続されており、出力はセレクタ１２４の入力端子に接続されている。セル群１２２の第４行の入力は入力端子Ｐｉ１に接続されており、出力はセレクタ１２４の入力端子に接続されている。セレクタ１２４の出力端子は、ラインメモリ１２３Ｃの入力に接続されている。セル群１２２の第５行の入力はラインメモリ１２３Ｃの出力に接続されており、出力はラインメモリ１２３Ｄの入力に接続されている。セル群１２２の第６行の入力は、ラインメモリ１２３Ｄの出力に接続されている。
【０１０２】
空間フィルタ１２００は、設定部１４による設定に基づいて、タップ数が５×５の空間フィルタ１２００Ａ、又は、タップ数が３×３の空間フィルタ１２００Ｂ，１２００Ｃとして使用することができる。空間フィルタ１２００Ａとして使用する場合には、セレクタ１２４は、セル群１２２の第３行側の入力端子を選択する。この場合、空間フィルタ１２００Ａには、入力端子Ｐｉ０から画像データが入力される。一方、空間フィルタ１２００Ｂ，１２００Ｃとして使用する場合には、セレクタ１２４は、セル群１２２の第４行側の入力端子を選択する。この場合、空間フィルタ１２００Ｂには入力端子Ｐｉ０から画像データが入力され、空間フィルタ１２００Ｃには入力端子Ｐｉ１から画像データが入力され、空間フィルタ１２００Ｂ，１２００Ｃは互いに独立に使用することが可能である。
【０１０３】
演算部１２１０は、空間フィルタ１２００Ａ，１２００Ｂから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１２は、演算部１２１０から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１２は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１２によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１０４】
同様に、演算部１２１１は、空間フィルタ１２００Ｃから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１３は、演算部１２１１から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１０５】
空間フィルタ１２００Ａ，１２００Ｂはプログラマブルフィルタであり、空間フィルタ１２００Ａ，１２００Ｂを構成する各セルに対応する係数を、設定部１４によって任意に設定することができる。一方、空間フィルタ１２００Ｃは係数が固定のフィルタであり、空間フィルタ１２００Ｃを構成する各セルに対応する係数は予め規定されている。
【０１０６】
図２１は、空間フィルタ１２００Ｃを構成する各セルに対応して規定された係数の一例を示す図である。この例によると、空間フィルタ１２００Ｃは、タップ数が３×３で係数が固定のローパスフィルタとして使用される。
【０１０７】
図２２は、空間フィルタ１２０２の構成を示す回路図である。図２２に示すように空間フィルタ１２０２は、６行×５列のセル群１２５と、ラインメモリ１２３Ｅ〜１２３Ｈと、演算部１２１４，１２１５と、処理部１２１６，１２１７と、セレクタ１２６とを備えて構成されている。
【０１０８】
セル群１２５の第１行の入力は入力端子Ｐｉ２に接続されており、出力はラインメモリ１２３Ｅの入力に接続されている。セル群１２５の第２行の入力はラインメモリ１２３Ｅの出力に接続されており、出力はラインメモリ１２３Ｆの入力に接続されている。セル群１２５の第３行の入力はラインメモリ１２３Ｆの出力に接続されており、出力はセレクタ１２６の入力端子に接続されている。セル群１２５の第４行の入力は入力端子Ｐｉ３に接続されており、出力はセレクタ１２６の入力端子に接続されている。セレクタ１２６の出力端子は、ラインメモリ１２３Ｇの入力に接続されている。セル群１２５の第５行の入力はラインメモリ１２３Ｇの出力に接続されており、出力はラインメモリ１２３Ｈの入力に接続されている。セル群１２５の第６行の入力は、ラインメモリ１２３Ｈの出力に接続されている。
【０１０９】
空間フィルタ１２０２は、設定部１４による設定に基づいて、タップ数が５×５の空間フィルタ１２０２Ａ、又は、タップ数が３×３の空間フィルタ１２０２Ｂ，１２０２Ｃとして使用することができる。空間フィルタ１２０２Ａとして使用する場合には、セレクタ１２６は、セル群１２５の第３行側の入力端子を選択する。この場合、空間フィルタ１２０２Ａには、入力端子Ｐｉ２から画像データが入力される。一方、空間フィルタ１２０２Ｂ，１２０２Ｃとして使用する場合には、セレクタ１２６は、セル群１２５の第４行側の入力端子を選択する。この場合、空間フィルタ１２０２Ｂには入力端子Ｐｉ２から画像データが入力され、空間フィルタ１２０２Ｃには入力端子Ｐｉ３から画像データが入力され、空間フィルタ１２０２Ｂ，１２０２Ｃは互いに独立に使用することが可能である。
【０１１０】
演算部１２１４は、空間フィルタ１２０２Ａ，１２０２Ｂから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１６は、演算部１２１４から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１６は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１６によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１１】
同様に、演算部１２１５は、空間フィルタ１２０２Ｃから入力された各セルの画像データと、各セルに対応して設定されている係数とに基づいて、所定のフィルタ演算を行う。処理部１２１７は、演算部１２１５から入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理を行う。また、処理部１２１７は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１２１７によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１２】
空間フィルタ１２０２Ａ〜１２０２Ｃはいずれも、係数が固定のフィルタであり、空間フィルタ１２０２Ａ〜１２０２Ｃを構成する各セルに対応する係数は予め規定されている。
【０１１３】
図２３は、空間フィルタ１２０２Ａを構成する各セルに対応して規定された係数の一例を示す図である。この例によると、空間フィルタ１２０２Ａは、タップ数が５×５で係数が固定のローパスフィルタとして使用される。空間フィルタ１２０２Ｂ，１２０２Ｃを構成する各セルに対応して規定される係数は、例えば図２１に示した通りである。この例によると、空間フィルタ１２０２Ｂ，１２０２Ｃは、タップ数が３×３で係数が固定のローパスフィルタとして使用される。
【０１１４】
図２４は、変形例に係る空間フィルタセル２ＦＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図１９〜２３に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１２７４〜１２７７がそれぞれ接続されている。遅延部１２７４〜１２７７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１１５】
図２５は、行列演算セルＭａが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関しては、入力端子Ｐｉ０〜Ｐｉ３と出力端子Ｐｏ０〜Ｐｏ３との間に、行列演算回路１３００が接続されている。行列演算回路１３００と出力端子Ｐｏ０との間には処理部１３３０が接続されており、行列演算回路１３００と出力端子Ｐｏ１との間には処理部１３３１が接続されている。行列演算回路１３００と出力端子Ｐｏ２との間にはセレクタ１３１２及び処理部１３３２が接続されており、行列演算回路１３００と出力端子Ｐｏ３との間にはセレクタ１３１３及び処理部１３３３が接続されている。
【０１１６】
セレクタ１３１２，１３１３には、入力端子Ｐｉ２，Ｐｉ３から行列演算回路１３００を経由しないパス１３２２，１３２３がそれぞれ接続されている。セレクタ１３１２，１３１３は、設定部１４による設定に基づいて、パス１３２２，１３２３側の入力端子及び行列演算回路１３００側の入力端子の一方をそれぞれ選択する。
【０１１７】
セレクタ１３１２，１３１３が行列演算回路１３００側の入力端子をそれぞれ選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０〜Ｐｉ３から入力された画像データに対して、次数が４×４の行列演算を行う。また、セレクタ１３１２が行列演算回路１３００側の入力端子を選択し、セレクタ１３１３がパス１３２３側の入力端子を選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０〜Ｐｉ２から入力された画像データに対して、次数が３×３の行列演算を行う。また、セレクタ１３１２，１３１３がパス１３２２，１３２３側の入力端子をそれぞれ選択した場合には、行列演算回路１３００は、入力端子Ｐｉ０，Ｐｉ１から入力された画像データに対して、次数が２×２の行列演算を行う。
【０１１８】
処理部１３３０，１３３１は、行列演算回路１３００からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。処理部１３３２，１３３３は、セレクタ１３１２，１３１３からそれぞれ入力された画像データに対して、設定部１４によって設定される所定ビット数での右シフト処理をそれぞれ行う。また、処理部１３３０〜１３３３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１３３０〜１３３３によって行う処理の内容は、設定部１４によって任意に設定することができる。
【０１１９】
図２６は、変形例に係る行列演算セルＭａＤが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２５に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１３４４〜１３４７がそれぞれ接続されている。遅延部１３４４〜１３４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２０】
図２７は、ルックアップテーブルセルＬＵＴ２５７が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、ＬＵＴ１４１０及びセレクタ１４２０が接続されている。ＬＵＴ１４１０は、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ０から入力された画像データに対応するＬＵＴデータを読み出し、読み出したＬＵＴデータに対してバイリニア処理を行って、当該処理後のＬＵＴデータをセレクタ１４２０に入力する。また、セレクタ１４２０には、入力端子Ｐｉ０からＬＵＴ１４１０を経由しないパス１４３０が接続されている。セレクタ１４２０は、設定部１４による設定に基づいて、パス１４３０側の入力端子及びＬＵＴ１４１０側の入力端子の一方を選択する。
【０１２１】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、ＬＵＴ１４１１〜１４１３及びセレクタ１４２１〜１４２３がそれぞれ接続されている。ＬＵＴ１４１１〜１４１３は、２５６本（２５７ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対応するＬＵＴデータをそれぞれ読み出し、読み出したＬＵＴデータに対してバイリニア処理をそれぞれ行って、当該処理後のＬＵＴデータをセレクタ１４２１〜１４２３にそれぞれ入力する。また、セレクタ１４２１〜１４２３には、入力端子Ｐｉ１〜Ｐｉ３からＬＵＴ１４１１〜１４１３を経由しないパス１４３１〜１４３３がそれぞれ接続されている。セレクタ１４２１〜１４２３は、設定部１４による設定に基づいて、パス１４３１〜１４３３側の入力端子及びＬＵＴ１４１１〜１４１３側の入力端子の一方をそれぞれ選択する。
【０１２２】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、ＬＵＴ１４１０及びセレクタ１４２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、ＬＵＴ１４１０における処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１２３】
図２８は、変形例に係るルックアップテーブルセルＬＵＴ２５７Ｄが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２７に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１４４４〜１４４７がそれぞれ接続されている。遅延部１４４４〜１４４７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２４】
図２９は、ルックアップテーブルセルＬＵＴ３３が有する処理ブロック４１の構成を示す回路図である。第０チャンネルに関しては、入力端子Ｐｉ０と出力端子Ｐｏ０との間に、処理部１５００、ＬＵＴ１５１０、及びセレクタ１５２０が接続されている。処理部１５００は、設定部１４による設定に基づいて、入力端子Ｐｉ０から入力された画像データに対して、所定ビット数でのシフト処理を行う。また、処理部１５００は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能を有している。処理部１５００は、入力端子Ｐｉ０から入力された例えば符号付きの１７ビットの画像データを、例えば符号付きの８ビットの画像データに変換して出力する。ＬＵＴ１５１０は、３２本（３３ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、処理部１５００から入力された画像データに対応するＬＵＴデータを読み出し、読み出したＬＵＴデータに対してバイリニア処理を行って、当該処理後のＬＵＴデータをセレクタ１５２０に入力する。また、セレクタ１５２０には、入力端子Ｐｉ０から処理部１５００及びＬＵＴ１５１０を経由しないパス１５３０が接続されている。さらに、セレクタ１５２０には、処理部１５００からＬＵＴ１５１０を経由しないパス１５４０が接続されている。セレクタ１５２０は、設定部１４による設定に基づいて、パス１５３０側の入力端子、パス１５４０側の入力端子、及びＬＵＴ１５１０側の入力端子の一方を選択する。
【０１２５】
第１〜第３チャンネルに関しても同様に、入力端子Ｐｉ１〜Ｐｉ３と出力端子Ｐｏ１〜Ｐｏ３との間に、処理部１５０１〜１５０３、ＬＵＴ１５１１〜１５１３、及びセレクタ１５２１〜１５２３がそれぞれ接続されている。処理部１５０１〜１５０３は、設定部１４による設定に基づいて、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、所定ビット数でのシフト処理をそれぞれ行う。また、処理部１５０１〜１５０３は、設定部１４によって設定される所定ビット数での画像データのリミッタ機能をそれぞれ有している。処理部１５０１〜１５０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された例えば符号付きの１７ビットの画像データを、例えば符号付きの８ビットの画像データに変換してそれぞれ出力する。ＬＵＴ１５１１〜１５１３は、３２本（３３ポイント）の折れ線による折れ線近似を用いた折れ線近似回路であり、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対応するＬＵＴデータをそれぞれ読み出し、読み出したＬＵＴデータに対してバイリニア処理をそれぞれ行って、当該処理後のＬＵＴデータをセレクタ１５２１〜１５２３にそれぞれ入力する。また、セレクタ１５２１〜１４５３には、入力端子Ｐｉ１〜Ｐｉ３からＬＵＴ１５１１〜１５１３を経由しないパス１５３１〜１５３３がそれぞれ接続されている。さらに、セレクタ１５２１〜１４５３には、処理部１５０１〜１５０３からＬＵＴ１５１１〜１５１３を経由しないパス１５４１〜１５４３がそれぞれ接続されている。セレクタ１５２１〜１５２３は、設定部１４による設定に基づいて、パス１５３１〜１５３３側の入力端子、パス１５４１〜１５４３側の入力端子、及びＬＵＴ１５１１〜１５１３側の入力端子の一方をそれぞれ選択する。
【０１２６】
一方、第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間には、処理部１５００、ＬＵＴ１５１０、及びセレクタ１５２０は接続されておらず、入力端子Ｐｉ４〜Ｐｉ７は出力端子Ｐｏ４〜Ｐｏ７にそれぞれ直接に接続されている。従って、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データは、処理部１５００及びＬＵＴ１５１０における各処理が行われることなく、出力端子Ｐｏ４〜Ｐｏ７からそれぞれ出力される。
【０１２７】
図３０は、変形例に係るルックアップテーブルセルＬＵＴ３３Ｄが有する処理ブロック４１の構成を示す回路図である。第０〜第３チャンネルに関する構成は、図２９に示した構成と同様である。第４〜第７チャンネルに関しては、入力端子Ｐｉ４〜Ｐｉ７と出力端子Ｐｏ４〜Ｐｏ７との間に、遅延部１５５４〜１５５７がそれぞれ接続されている。遅延部１５５４〜１５５７は、入力端子Ｐｉ４〜Ｐｉ７にそれぞれ入力された画像データを、第０〜第３チャンネルにおいて上記の処理を行うための所要時間に相当する遅延量だけ遅延させて出力する。
【０１２８】
図３１は、統合セルＭｅが有する処理ブロック４１の構成を示す回路図である。統合セルＭｅは、２ドメインに相当する１６個の入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂと、１ドメインに相当する８個の出力端子Ｐｏ０〜Ｐｏ７と、出力端子Ｐｏ０〜Ｐｏ７に対応するセレクタ１６１０〜１６１７とを備えて構成されている。図３１には示さないが、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂには、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１２９】
各セレクタ１６１０〜１６１７には、いずれも１６チャンネルの画像データが、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂから入力される。統合セルＭｅでは、各セレクタ１６１０〜１６１７の入力端子の選択を設定部１４によって設定することにより、入力端子Ｐｉ０Ａ〜Ｐｉ７Ａ，Ｐｉ０Ｂ〜Ｐｉ７Ｂから各セレクタ１６１０〜１６１７に入力された１６チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが対応する出力端子Ｐｉ０〜Ｐｉ７から出力される。
【０１３０】
図３２は、アキュムレータセルＡｃが有する処理ブロック４１の構成を示す回路図である。アキュムレータセルＡｃは、４個の入力端子Ｐｉ０〜Ｐｉ３を有しており、画像データを出力する出力端子を有していない。図３２には示さないが、入力端子Ｐｉ０〜Ｐｉ３には、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１３１】
第０チャンネルに関しては、入力端子Ｐｉ０に処理部１７００，１７１０，１７２０が接続されている。また、処理部１７００には処理部１７３０が接続されている。処理部１７１０は、設定部１４によって設定された画像範囲を対象として、入力端子Ｐｉ０から入力された画像データのデータ値を積算する。処理部１７２０は、設定部１４によって設定された画像範囲を対象として、入力端子Ｐｉ０から入力された画像データの最大値及び最小値を求める。処理部１７００は、入力端子Ｐｉ０から入力された画像データに対して、所定のクリップ処理及びノイズ除去処理を行う。処理部１７３０は、設定部１４によって設定された画像範囲を対象として、処理部１７００から入力された画像データのデータ値を積算する。
【０１３２】
同様に、第１チャンネルに関しては、入力端子Ｐｉ１に処理部１７０１，１７１１，１７２１が接続されており、処理部１７０１には処理部１７３１が接続されている。第２チャンネルに関しては、入力端子Ｐｉ２に処理部１７０２，１７１２，１７２２が接続されており、処理部１７０２には処理部１７３２が接続されている。第３チャンネルに関しては、入力端子Ｐｉ３に処理部１７０３，１７１３，１７２３が接続されており、処理部１７０３には処理部１７３３が接続されている。
【０１３３】
処理部１７１１〜１７１３は、設定部１４によってそれぞれ設定された画像範囲を対象として、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データのデータ値をそれぞれ積算する。処理部１７２１〜１７２３は、設定部１４によってそれぞれ設定された画像範囲を対象として、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データの最大値及び最小値をそれぞれ求める。処理部１７０１〜１７０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、所定のクリップ処理及びノイズ除去処理をそれぞれ行う。処理部１７３１〜１７３３は、設定部１４によってそれぞれ設定された画像範囲を対象として、処理部１７０１〜１７０３からそれぞれ入力された画像データのデータ値をそれぞれ積算する。
【０１３４】
図３３は、ヒストグラムセルＨｉが有する処理ブロック４１の構成を示す回路図である。ヒストグラムセルＨｉは、４個の入力端子Ｐｉ０〜Ｐｉ３を有しており、画像データを出力する出力端子を有していない。図３３には示さないが、入力端子Ｐｉ０〜Ｐｉ３には、入力チャンネルセレクタ（図５参照）がそれぞれ接続されている。
【０１３５】
第０チャンネルに関しては、入力端子Ｐｉ０に処理部１８００が接続されており、処理部１８００には処理部１８１０が接続されている。処理部１８００は、入力端子Ｐｉ０から入力された画像データに対して、設定部１４によって設定される所定ビット数でのシフト処理を行う。処理部１８１０は、設定部１４によって設定された画像範囲を対象として、処理部１８００から入力された画像データに基づいて、例えば２５６ステップでのヒストグラムを作成する。
【０１３６】
同様に、第１チャンネルに関しては、入力端子Ｐｉ１に処理部１８０１が接続されており、処理部１８０１には処理部１８１１が接続されている。第２チャンネルに関しては、入力端子Ｐｉ２に処理部１８０２が接続されており、処理部１８０２には処理部１８１２が接続されている。第３チャンネルに関しては、入力端子Ｐｉ３に処理部１８０３が接続されており、処理部１８０３には処理部１８１３が接続されている。
【０１３７】
処理部１８０１〜１８０３は、入力端子Ｐｉ１〜Ｐｉ３からそれぞれ入力された画像データに対して、設定部１４によってそれぞれ設定される所定ビット数でのシフト処理をそれぞれ行う。処理部１８１１〜１８１３は、設定部１４によってそれぞれ設定された画像範囲を対象として、処理部１８０１〜１８０３からそれぞれ入力された画像データに基づいて、例えば２５６ステップでのヒストグラムをそれぞれ作成する。
【０１３８】
図３４は、画像処理部３によって行う画像処理の第１の例を示す図である。この例においては、まず、ＲＧＢ色空間の画像データに対して、ガンマ補正処理を行う。次に、ＲＧＢ色空間からＹＵＶ色空間への変換処理を行う。次に、ＹＵＶ色空間の輝度データＹに対して、ノイズ除去処理及び輪郭強調処理を行う。また、ＲＧＢ色空間の画像データに関して、ＡＷＢ（Auto White Balance）の評価処理を行う。また、ＹＵＶ色空間の画像データに対して、ヒストグラムを作成する。
【０１３９】
図３５，３６は、図３４に示した画像処理を実現するための演算部１３の構成例を示す回路図である。図３５，３６においては、図面の簡略化のため、入力ドメインセレクタ、出力ドメインセレクタ、及び出力チャンネルセレクタの図示は省略している。また、図３５に示した回路と図３６に示した回路とは、図中の接続点Ａ〜Ｆを介して互いに接続されている。
【０１４０】
図３５を参照して、ルックアップテーブルセルＬＵＴ２５７の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、データ入力部１０からそれぞれ入力される。ルックアップテーブルセルＬＵＴ２５７は、入力されたＲＧＢ色空間の画像データに対して、ガンマ補正処理を行って出力する。
【０１４１】
行列演算セルＭａの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、ルックアップテーブルセルＬＵＴ２５７からそれぞれ入力される。行列演算セルＭａは、入力されたＲＧＢ色空間の画像データを、ＹＵＶ色空間の画像データに変換して出力する。ＹＵＶ色空間の輝度データＹ、色差データＵ、色差データＶは、行列演算セルＭａの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２からそれぞれ出力される。
【０１４２】
遅延セルＤｅ６４の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２には、輝度データＹ、色差データＵ、色差データＶが、行列演算セルＭａからそれぞれ入力される。
【０１４３】
空間フィルタセル２Ｆの入力端子Ｐｉ０，Ｐｉ２には、輝度データＹが、行列演算セルＭａからそれぞれ入力される。空間フィルタセル２Ｆは、入力端子Ｐｉ０に入力された輝度データＹに対してハイパスフィルタを適用することにより、エッジ検出処理を行って出力する。また、空間フィルタセル２Ｆは、入力端子Ｐｉ２に入力された輝度データＹに対してローパスフィルタを適用することにより、ノイズ除去処理を行って出力する。
【０１４４】
空間フィルタセル２Ｆの後段に接続されている遅延セルＤｅ７（他の遅延セルＤｅ７と区別するために「遅延セルＤｅ７ａ」と称す）の入力端子Ｐｉ０には、空間フィルタセル２Ｆによってハイパスフィルタが適用された輝度データＹが、空間フィルタセル２Ｆの出力端子Ｐｏ０から入力される。遅延セルＤｅ７ａの入力端子Ｐｉ２には、空間フィルタセル２Ｆによってローパスフィルタが適用された輝度データＹが、空間フィルタセル２Ｆの出力端子Ｐｏ２から入力される。
【０１４５】
多機能セルＵｔの入力端子Ｐｉ０には、輝度データＹが、行列演算セルＭａから入力される。多機能セルＵｔは、入力された輝度データＹに対してビットのシフト処理を行うことにより、データのレンジ調整を行って出力する。
【０１４６】
ルックアップテーブルセルＬＵＴ３３の入力端子Ｐｉ０には、輝度データＹが、多機能セルＵｔから入力される。ルックアップテーブルセルＬＵＴ３３は、入力された輝度データＹに対して輝度変調処理を行って出力する。
【０１４７】
遅延セルＤｅ６４の後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅａ」と称す）の入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、輝度データＹ、色差データＵ、色差データＶが、遅延セルＤｅ６４からそれぞれ入力される。また、統合セルＭｅａの入力端子Ｐｉ０Ｂには、輝度データＹが、遅延セルＤｅ７ａの出力端子Ｐｏ２から入力される。統合セルＭｅａの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ４からは、統合セルＭｅａの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅａの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅａの入力端子Ｐｉ２Ａに入力された色差データＶ、統合セルＭｅａの入力端子Ｐｉ０Ｂに入力された輝度データＹが、それぞれ出力される。
【０１４８】
ルックアップテーブルセルＬＵＴ３３の後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅｂ」と称す）の入力端子Ｐｉ０Ａには、輝度データＹが、遅延セルＤｅ７ａの出力端子Ｐｏ０から入力される。また、統合セルＭｅｂの入力端子Ｐｉ１Ａには、輝度データＹが、ルックアップテーブルセルＬＵＴ３３の出力端子Ｐｏ０から入力される。統合セルＭｅｂの出力端子Ｐｏ０，Ｐｏ１からは、統合セルＭｅｂの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅｂの入力端子Ｐｉ１Ａに入力された輝度データＹが、それぞれ出力される。
【０１４９】
図３６を参照して、ゲインセルＧａの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３には、統合セルＭｅａの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅａの出力端子Ｐｏ４から出力された輝度データＹ、統合セルＭｅａの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅａの出力端子Ｐｏ２から出力された色差データＶが、それぞれ入力される。
【０１５０】
ゲインセルＧａの後段に接続されている加算セルＡｄ（他の加算セルＡｄと区別するために「加算セルＡｄａ」と称す）の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ４には、ゲインセルＧａの出力端子Ｐｏ０から出力された輝度データＹ、ゲインセルＧａの出力端子Ｐｏ１から出力された輝度データＹ、ゲインセルＧａの出力端子Ｐｏ２から出力された色差データＵ、ゲインセルＧａの出力端子Ｐｏ３から出力された色差データＶが、それぞれ入力される。ゲインセルＧａの出力端子Ｐｏ０から出力された輝度データＹと、ゲインセルＧａの出力端子Ｐｏ１から出力された輝度データＹとは、加算セルＡｄａによって互いに加算される。
【０１５１】
乗算セルＭｕの入力端子Ｐｉ０，Ｐｉ１には、統合セルＭｅｂの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅｂの出力端子Ｐｏ１から出力された輝度データＹが、それぞれ入力される。これらの輝度データＹは、乗算セルＭｕによって互いに乗算される。
【０１５２】
乗算セルＭｕの後段に接続されている遅延セルＤｅ７（他の遅延セルＤｅ７と区別するために「遅延セルＤｅ７ｂ」と称す）の入力端子Ｐｉ０には、輝度データＹが、乗算セルＭｕの出力端子Ｐｏ０から入力される。
【０１５３】
加算セルＡｄａの後段に接続されている統合セルＭｅ（他の統合セルＭｅと区別するために「統合セルＭｅｃ」と称す）の入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、輝度データＹ、色差データＵ、色差データＶが、加算セルＡｄａからそれぞれ入力される。また、統合セルＭｅｃの入力端子Ｐｉ０Ｂには、輝度データＹが、遅延セルＤｅ７ｂの出力端子Ｐｏ０から入力される。統合セルＭｅｃの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ４からは、統合セルＭｅｃの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅｃの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅｃの入力端子Ｐｉ２Ａに入力された色差データＶ、統合セルＭｅｃの入力端子Ｐｉ０Ｂに入力された輝度データＹが、それぞれ出力される。
【０１５４】
統合セルＭｅｃの後段に接続されている加算セルＡｄ（他の加算セルＡｄと区別するために「加算セルＡｄｂ」と称す）の入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ４には、統合セルＭｅｃの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅｃの出力端子Ｐｏ４から出力された輝度データＹ、統合セルＭｅｃの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅｃの出力端子Ｐｏ２から出力された色差データＶが、それぞれ入力される。統合セルＭｅｃの出力端子Ｐｏ０から出力された輝度データＹと、統合セルＭｅｃの出力端子Ｐｏ４から出力された輝度データＹとは、加算セルＡｄｂによって互いに加算される。加算セルＡｄｂの出力端子Ｐｏ０，Ｐｏ２，Ｐｏ４からは、輝度データＹ、色差データＵ、色差データＶが、それぞれ出力される。
【０１５５】
図３５を参照して、アキュムレータセルＡｃには、ＲＧＢ色空間の色データＲ、色データＧ、色データＢが、データ入力部１０から入力される。また、図３６を参照して、ヒストグラムセルＨｉには、ＹＵＶ色空間の輝度データＹ、色差データＵ、色差データＶが、加算セルＡｄｂから入力される。
【０１５６】
図３７は、画像処理部３によって行う画像処理の第２の例を示す図である。この例においては、ＹＵＶ色空間の第１の画像データの色差データＵ，Ｖに対してノイズ除去処理を行い、ＹＵＶ色空間の第２の画像データの色差データＵ，Ｖに対してノイズ除去処理を行い、その後に第１の画像データと第２の画像データとを合成する。
【０１５７】
図３８は、図３７に示した画像処理を実現するための演算部１３の構成例を示す回路図である。図３８においては、図面の簡略化のため、入力ドメインセレクタ、出力ドメインセレクタ、及び出力チャンネルセレクタの図示は省略している。
【０１５８】
統合セルＭｅの入力端子Ｐｉ０Ａ，Ｐｉ１Ａ，Ｐｉ２Ａには、第１の画像データの輝度データＹ、第１の画像データの色差データＵ、第１の画像データの色差データＶが、それぞれ入力される。また、統合セルＭｅの入力端子Ｐｉ０Ｂ，Ｐｉ１Ｂ，Ｐｉ２Ｂには、第２の画像データの輝度データＹ、第２の画像データの色差データＵ、第２の画像データの色差データＶが、それぞれ入力される。統合セルＭｅの出力端子Ｐｏ０，Ｐｏ１，Ｐｏ２からは、統合セルＭｅの入力端子Ｐｉ０Ａに入力された輝度データＹ、統合セルＭｅの入力端子Ｐｉ１Ａに入力された色差データＵ、統合セルＭｅの入力端子Ｐｉ２Ａに入力された色差データＶが、それぞれ出力される。また、統合セルＭｅの出力端子Ｐｏ４，Ｐｏ５，Ｐｏ６からは、統合セルＭｅの入力端子Ｐｉ０Ｂに入力された輝度データＹ、統合セルＭｅの入力端子Ｐｉ１Ｂに入力された色差データＵ、統合セルＭｅの入力端子Ｐｉ２Ｂに入力された色差データＶが、それぞれ出力される。
【０１５９】
空間フィルタセル２Ｆの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３には、統合セルＭｅの出力端子Ｐｏ１から出力された色差データＵ、統合セルＭｅの出力端子Ｐｏ２から出力された色差データＶ、統合セルＭｅの出力端子Ｐｏ５から出力された色差データＵ、統合セルＭｅの出力端子Ｐｏ６から出力された色差データＶが、それぞれ入力される。空間フィルタセル２Ｆは、入力端子Ｐｉ０〜Ｐｉ３に入力されたデータに対してローパスフィルタをそれぞれ適用することにより、ノイズ除去処理を行って出力する。また、空間フィルタセル２Ｆの入力端子Ｐｉ４，Ｐｉ５には、統合セルＭｅの出力端子Ｐｏ０から出力された輝度データＹ、統合セルＭｅの出力端子Ｐｏ４から出力された輝度データＹが、それぞれ入力される。
【０１６０】
遅延セルＤｅ６４の入力端子Ｐｉ０，Ｐｉ１には、空間フィルタセル２Ｆの出力端子Ｐｏ４から出力された輝度データＹ、空間フィルタセル２Ｆの出力端子Ｐｏ５から出力された輝度データＹが、それぞれ入力される。また、遅延セルＤｅ６４の入力端子Ｐｉ４，Ｐｉ５，Ｐｉ６，Ｐｉ７には、空間フィルタセル２Ｆの出力端子Ｐｏ０から出力された色差データＵ、空間フィルタセル２Ｆの出力端子Ｐｏ１から出力された色差データＶ、空間フィルタセル２Ｆの出力端子Ｐｏ２から出力された色差データＵ、空間フィルタセル２Ｆの出力端子Ｐｏ３から出力された色差データＶが、それぞれ入力される。
【０１６１】
加算セルＡｄの入力端子Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３，Ｐｉ４，Ｐｉ５には、遅延セルＤｅ６４の出力端子Ｐｏ０から出力された輝度データＹ、遅延セルＤｅ６４の出力端子Ｐｏ１から出力された輝度データＹ、遅延セルＤｅ６４の出力端子Ｐｏ４から出力された色差データＵ、遅延セルＤｅ６４の出力端子Ｐｏ６から出力された色差データＵ、遅延セルＤｅ６４の出力端子Ｐｏ５から出力された色差データＶ、遅延セルＤｅ６４の出力端子Ｐｏ７から出力された色差データＶが、それぞれ入力される。
【０１６２】
遅延セルＤｅ６４の出力端子Ｐｏ０から出力された輝度データＹと、遅延セルＤｅ６４の出力端子Ｐｏ１から出力された輝度データＹとは、加算セルＡｄによって互いに加算される。遅延セルＤｅ６４の出力端子Ｐｏ４から出力された色差データＵと、遅延セルＤｅ６４の出力端子Ｐｏ６から出力された色差データＵとは、加算セルＡｄによって互いに加算される。遅延セルＤｅ６４の出力端子Ｐｏ５から出力された色差データＶと、遅延セルＤｅ６４の出力端子Ｐｏ７から出力された色差データＶとは、加算セルＡｄによって互いに加算される。
【０１６３】
加算セルＡｄの出力端子Ｐｏ０，Ｐｏ２，Ｐｏ４からは、輝度データＹ、色差データＵ、色差データＶが、それぞれ出力される。
【０１６４】
本実施の形態に係る画像処理部３（画像処理装置）によれば、図２〜４に示したように、演算部１３は、複数種類の演算セルを含む複数の演算セル３０と、複数の入力ドメインセレクタ３１と、少なくとも一つの出力ドメインセレクタ３２１〜３２４とを有する。そして、設定部１４によって入力ドメインセレクタ３１及び出力ドメインセレクタ３２１〜３２４を設定することにより、データ入力部１０から演算部１３に入力された画像データに対して、複数の演算セル３０のうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、データ出力部１１から出力される。従って、目的とする処理の内容に応じて入力ドメインセレクタ３１及び出力ドメインセレクタ３２１〜３２４を設定することによって、その処理を実現し得る回路を構築できるため、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、処理の内容や順序を変更した場合であっても、演算セルの機能が足りている限りワンパスでの処理が可能であるため、画像処理部３と記憶部４との間でのループ処理を回避できる。その結果、所要時間の増大を回避することが可能となる。また、ワンパスでの処理が可能でない場合には、ループ処理を行うことによって目的とする処理の内容を実現でき、この場合であってもループ処理の回数を大幅に削減できるため、所要時間の増大を回避することが可能となる。
【０１６５】
また、本実施の形態に係る画像処理部３によれば、図５に示したように、各演算セル３０は、複数の入力端子Ｐｉ０〜Ｐｉ７と、複数の入力チャンネルセレクタ４００〜４０７とを含む。そして、設定部１４によって入力チャンネルセレクタ４００〜４０７を設定することにより、入力ドメインセレクタ３１から各入力チャンネルセレクタ４００〜４０７に入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが入力端子Ｐｉ０〜Ｐｉ７に入力される。このように、入力チャンネルセレクタ４００〜４０７によってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６６】
また、本実施の形態に係る画像処理部３によれば、図３に示したように、演算部１３は、少なくとも一つの出力チャンネルセレクタ３３１〜３３４を有する。そして、設定部１４によって出力チャンネルセレクタ３３１〜３３４を設定することにより、出力ドメインセレクタ３２１〜３２４から出力チャンネルセレクタ３３１〜３３４に入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データがデータ出力部１１に入力される。このように、出力チャンネルセレクタ３３１〜３３４によってチャンネルを選択可能な構成とすることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６７】
また、本実施の形態に係る画像処理部３によれば、図３１に示したように、複数の演算セル３０は、二以上の演算セル３０から出力された画像データを統合する統合セルＭｅを含む。このように、統合セルＭｅを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６８】
また、本実施の形態に係る画像処理部３によれば、図１４〜１８に示したように、複数の演算セル３０は、遅延量を設定可能な遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を含む。このように、遅延量を設定可能な遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１６９】
また、本実施の形態に係る画像処理部３によれば、図１４〜１８に示したように、複数の演算セル３０は、遅延量が異なる複数の遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を含む。このように、遅延量が異なる複数の遅延セルＤｅ６４，Ｄｅ７，Ｄｅ３を演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７０】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、複数の演算セル３０は、タップ数を設定可能な空間フィルタセル２Ｆを含む。このように、タップ数を設定可能な空間フィルタセル２Ｆを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７１】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、空間フィルタセル２Ｆのタップ数が３×３に設定された場合、空間フィルタセル２Ｆは、複数の空間フィルタ１２００Ｂ，１２００Ｃ，１２０２Ｂ，１２０２Ｃとして独立に使用可能である。これにより、空間フィルタセル２Ｆの有効活用が可能になるとともに、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７２】
また、本実施の形態に係る画像処理部３によれば、図１９〜２４に示したように、空間フィルタセル２Ｆは、係数を設定可能な空間フィルタ１２００Ａ，１２００Ｂと、係数が固定の空間フィルタ１２００Ｃ，１２０２Ａ〜１２０２Ｃとを含む。係数を設定可能な空間フィルタ１２００Ａ，１２００Ｂを含むことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。また、係数が固定の空間フィルタ１２００Ｃ，１２０２Ａ〜１２０２Ｃを含むことにより、係数を設定可能な空間フィルタによって全ての空間フィルタを構成する場合と比較すると、回路規模の増大を回避することが可能となる。
【０１７３】
また、本実施の形態に係る画像処理部３によれば、図２５，２６に示したように、複数の演算セル３０は、次数を設定可能な行列演算セルＭａを含む。このように、次数を設定可能な行列演算セルＭａを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７４】
また、本実施の形態に係る画像処理部３によれば、図８，９に示したように、複数の演算セル３０は、複数種類の演算を行う多機能セルＵｔを含む。このように、複数種類の演算を行う多機能セルＵｔを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７５】
また、本実施の形態に係る画像処理部３によれば、例えば図６を参照して、演算セル３０（図６の例ではゲインセルＧａ）は、第０〜第３チャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第４〜第７チャンネルの画像データに対しては所望の演算を行うことなく出力する。このように、第４〜第７チャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７６】
また、本実施の形態に係る画像処理部３によれば、例えば図７を参照して、演算セル３０（図７の例ではゲインセルＧａＤ）は、第０〜第３チャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、遅延部５４４〜５４７によって第４〜第７チャンネルの画像データを遅延させて出力する。これにより、演算が行われる第０〜第３チャンネルの画像データと、演算が行われない第４〜第７チャンネルの画像データとに関して、演算セル３０からの出力タイミングを一致させることが可能となる。
【０１７７】
また、本実施の形態に係る画像処理部３によれば、例えば図６を参照して、演算セル３０（図６の例ではゲインセルＧａ）は、パス５３０〜５３３が設けられていることにより、第０〜第３チャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である。このように、第０〜第３チャンネルの画像データに対して演算を行わずに出力する経路を設けることにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７８】
また、本実施の形態に係る画像処理部３によれば、図３２に示したように、演算部１３は、画像データを出力しない演算セル３０としてアキュムレータセルＡｃを有する。このように、アキュムレータセルＡｃを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１７９】
また、本実施の形態に係る画像処理部３によれば、図３３に示したように、演算部１３は、画像データを出力しない演算セル３０としてヒストグラムセルＨｉを有する。このように、ヒストグラムセルＨｉを演算部１３内に準備しておくことにより、画像データに対する処理の内容や順序を柔軟に設定することが可能となる。
【０１８０】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、記憶部４から入力された画像データＤ１を、演算部１３に入力する。これにより、演算部１３は、記憶部４から入力された画像データＤ１を対象として、所望の演算を行うことが可能となる。
【０１８１】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、撮像素子２から入力された画像データＤ２を、演算部１３に入力する。これにより、演算部１３は、撮像素子２から入力された画像データＤ２を対象として、所望の演算を行うことが可能となる。
【０１８２】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ入力部１０は、記憶部４から入力された画像データＤ１及び撮像素子２から入力された画像データＤ２の一方を選択して、演算部１３に入力する。これにより、演算部１３は、記憶部４から入力された画像データＤ１又は撮像素子２から入力された画像データＤ２を対象として、所望の演算を行うことが可能となる。
【０１８３】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４に向けて出力する。これにより、演算部１３によって演算された画像データＤ３を、記憶部４に格納することが可能となる。
【０１８４】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、表示部５に向けて出力する。これにより、演算部１３によって演算された画像データＤ３に基づいて、表示部５に画像を表示することが可能となる。
【０１８５】
また、本実施の形態に係る画像処理部３によれば、図２に示したように、データ出力部１１は、演算部１３によって演算された画像データＤ３を、記憶部４及び表示部５に向けて出力する。これにより、演算部１３によって演算された画像データＤ３を記憶部４に格納することが可能となるとともに、演算部１３によって演算された画像データＤ３に基づいて表示部５に画像を表示することが可能となる。
【符号の説明】
【０１８６】
２ 撮像素子
３ 画像処理部
４ 記憶部
５ 表示部
１０ データ入力部
１１ データ出力部
１３ 演算部
１４ 設定部
３０ 演算セル
３１ 入力ドメインセレクタ
３２１〜３２４ 出力ドメインセレクタ
３３１〜３３４ 出力チャンネルセレクタ
４００〜４０７ 入力チャンネルセレクタ
Ｇａ ゲインセル
Ｕｔ 多機能セル
２Ｆ 空間フィルタセル
Ｍａ 行列演算セル
Ｍｕ 乗算セル
Ａｄ 加算セル
Ｄｅ６４，Ｄｅ７，Ｄｅ３ 遅延セル
ＬＵＴ２５７，ＬＵＴ３３ ルックアップテーブルセル
Ｍｅ 統合セル
Ａｃ アキュムレータセル
Ｈｉ ヒストグラムセル
【特許請求の範囲】
【請求項１】
画像データの演算を行う演算部と、
前記演算部に画像データを入力するデータ入力部と、
前記演算部によって演算された画像データを出力するデータ出力部と、
設定部と、
を備え、
前記演算部は、
複数種類の演算セルを含む複数の演算セルと、
複数の入力ドメインセレクタと、
少なくとも一つの出力ドメインセレクタと、
を有し、
各前記入力ドメインセレクタの入力は、前記複数の演算セルの各々の出力と、前記データ入力部の出力とに接続されており、
各前記入力ドメインセレクタの出力は、各前記演算セルの入力に接続されており、
前記出力ドメインセレクタの入力は、前記複数の演算セルの各々の出力に接続されており、
前記出力ドメインセレクタの出力は、前記データ出力部の入力に接続されており、
前記設定部によって前記入力ドメインセレクタ及び前記出力ドメインセレクタを設定することにより、前記データ入力部から前記演算部に入力された画像データに対して、前記複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、前記データ出力部から出力される、画像処理装置。
【請求項２】
各前記演算セルは、
複数の入力端子と、
複数の入力チャンネルセレクタと、
を含み、
各前記入力チャンネルセレクタの出力は、各前記入力端子に接続されており、
各前記入力チャンネルセレクタの入力は、前記入力ドメインセレクタの出力に接続されており、
前記設定部によって前記入力チャンネルセレクタを設定することにより、前記入力ドメインセレクタから各前記入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが前記入力端子に入力される、請求項１に記載の画像処理装置。
【請求項３】
前記演算部は、少なくとも一つの出力チャンネルセレクタをさらに有し、
前記出力チャンネルセレクタの入力は、前記出力ドメインセレクタの出力に接続されており、
前記出力チャンネルセレクタの出力は、前記データ出力部の入力に接続されており、
前記設定部によって前記出力チャンネルセレクタを設定することにより、前記出力ドメインセレクタから前記出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データが前記データ出力部に入力される、請求項１又は２に記載の画像処理装置。
【請求項４】
前記複数の演算セルは、二以上の前記演算セルから出力された画像データを統合する統合セルを含む、請求項１〜３のいずれか一つに記載の画像処理装置。
【請求項５】
前記複数の演算セルは、遅延量を設定可能な遅延セルを含む、請求項１〜４のいずれか一つに記載の画像処理装置。
【請求項６】
前記複数の演算セルは、遅延量が異なる複数の遅延セルを含む、請求項１〜５のいずれか一つに記載の画像処理装置。
【請求項７】
前記複数の演算セルは、タップ数を設定可能な空間フィルタセルを含む、請求項１〜６のいずれか一つに記載の画像処理装置。
【請求項８】
前記空間フィルタセルのタップ数は、第１の値及びそれよりも小さい第２の値のいずれかに設定可能であり、
前記空間フィルタセルのタップ数が前記第２の値に設定された場合、前記空間フィルタセルは、複数の空間フィルタとして独立に使用可能である、請求項７に記載の画像処理装置。
【請求項９】
前記空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含む、請求項７又は８に記載の画像処理装置。
【請求項１０】
前記複数の演算セルは、次数を設定可能な行列演算セルを含む、請求項１〜９のいずれか一つに記載の画像処理装置。
【請求項１１】
前記複数の演算セルは、複数種類の演算を行う多機能セルを含む、請求項１〜１０のいずれか一つに記載の画像処理装置。
【請求項１２】
前記演算セルには、複数チャンネルの画像データが入力され、
前記演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力する、請求項１〜１１のいずれか一つに記載の画像処理装置。
【請求項１３】
前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、前記第２のチャンネルの画像データを遅延させて出力する、請求項１２に記載の画像処理装置。
【請求項１４】
前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である、請求項１２又は１３に記載の画像処理装置。
【請求項１５】
前記演算部は、画像データを出力しない演算セルとしてアキュムレータセルをさらに有する、請求項１〜１４のいずれか一つに記載の画像処理装置。
【請求項１６】
前記演算部は、画像データを出力しない演算セルとしてヒストグラムセルをさらに有する、請求項１〜１５のいずれか一つに記載の画像処理装置。
【請求項１７】
前記データ入力部は、記憶部から入力された画像データを、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項１８】
前記データ入力部は、撮像素子から入力された画像データを、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項１９】
前記データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項２０】
前記データ出力部は、前記演算部によって演算された画像データを、記憶部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【請求項２１】
前記データ出力部は、前記演算部によって演算された画像データを、表示部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【請求項２２】
前記データ出力部は、前記演算部によって演算された画像データを、記憶部及び表示部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【請求項１】
画像データの演算を行う演算部と、
前記演算部に画像データを入力するデータ入力部と、
前記演算部によって演算された画像データを出力するデータ出力部と、
設定部と、
を備え、
前記演算部は、
複数種類の演算セルを含む複数の演算セルと、
複数の入力ドメインセレクタと、
少なくとも一つの出力ドメインセレクタと、
を有し、
各前記入力ドメインセレクタの入力は、前記複数の演算セルの各々の出力と、前記データ入力部の出力とに接続されており、
各前記入力ドメインセレクタの出力は、各前記演算セルの入力に接続されており、
前記出力ドメインセレクタの入力は、前記複数の演算セルの各々の出力に接続されており、
前記出力ドメインセレクタの出力は、前記データ出力部の入力に接続されており、
前記設定部によって前記入力ドメインセレクタ及び前記出力ドメインセレクタを設定することにより、前記データ入力部から前記演算部に入力された画像データに対して、前記複数の演算セルのうちの所望の一以上の演算セルによって所望の演算が行われた画像データが、前記データ出力部から出力される、画像処理装置。
【請求項２】
各前記演算セルは、
複数の入力端子と、
複数の入力チャンネルセレクタと、
を含み、
各前記入力チャンネルセレクタの出力は、各前記入力端子に接続されており、
各前記入力チャンネルセレクタの入力は、前記入力ドメインセレクタの出力に接続されており、
前記設定部によって前記入力チャンネルセレクタを設定することにより、前記入力ドメインセレクタから各前記入力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望の一のチャンネルの画像データが選択されて、当該画像データが前記入力端子に入力される、請求項１に記載の画像処理装置。
【請求項３】
前記演算部は、少なくとも一つの出力チャンネルセレクタをさらに有し、
前記出力チャンネルセレクタの入力は、前記出力ドメインセレクタの出力に接続されており、
前記出力チャンネルセレクタの出力は、前記データ出力部の入力に接続されており、
前記設定部によって前記出力チャンネルセレクタを設定することにより、前記出力ドメインセレクタから前記出力チャンネルセレクタに入力された複数チャンネルの画像データの中から、所望のチャンネルの画像データが選択されて、当該画像データが前記データ出力部に入力される、請求項１又は２に記載の画像処理装置。
【請求項４】
前記複数の演算セルは、二以上の前記演算セルから出力された画像データを統合する統合セルを含む、請求項１〜３のいずれか一つに記載の画像処理装置。
【請求項５】
前記複数の演算セルは、遅延量を設定可能な遅延セルを含む、請求項１〜４のいずれか一つに記載の画像処理装置。
【請求項６】
前記複数の演算セルは、遅延量が異なる複数の遅延セルを含む、請求項１〜５のいずれか一つに記載の画像処理装置。
【請求項７】
前記複数の演算セルは、タップ数を設定可能な空間フィルタセルを含む、請求項１〜６のいずれか一つに記載の画像処理装置。
【請求項８】
前記空間フィルタセルのタップ数は、第１の値及びそれよりも小さい第２の値のいずれかに設定可能であり、
前記空間フィルタセルのタップ数が前記第２の値に設定された場合、前記空間フィルタセルは、複数の空間フィルタとして独立に使用可能である、請求項７に記載の画像処理装置。
【請求項９】
前記空間フィルタセルは、係数を設定可能な空間フィルタと、係数が固定の空間フィルタとを含む、請求項７又は８に記載の画像処理装置。
【請求項１０】
前記複数の演算セルは、次数を設定可能な行列演算セルを含む、請求項１〜９のいずれか一つに記載の画像処理装置。
【請求項１１】
前記複数の演算セルは、複数種類の演算を行う多機能セルを含む、請求項１〜１０のいずれか一つに記載の画像処理装置。
【請求項１２】
前記演算セルには、複数チャンネルの画像データが入力され、
前記演算セルは、第１のチャンネルの画像データに対しては所望の演算を行って出力するよう設定可能であり、第２のチャンネルの画像データに対しては所望の演算を行うことなく出力する、請求項１〜１１のいずれか一つに記載の画像処理装置。
【請求項１３】
前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うための所要時間に相当する遅延量だけ、前記第２のチャンネルの画像データを遅延させて出力する、請求項１２に記載の画像処理装置。
【請求項１４】
前記演算セルは、前記第１のチャンネルの画像データに対して所望の演算を行うことなく出力するよう設定可能である、請求項１２又は１３に記載の画像処理装置。
【請求項１５】
前記演算部は、画像データを出力しない演算セルとしてアキュムレータセルをさらに有する、請求項１〜１４のいずれか一つに記載の画像処理装置。
【請求項１６】
前記演算部は、画像データを出力しない演算セルとしてヒストグラムセルをさらに有する、請求項１〜１５のいずれか一つに記載の画像処理装置。
【請求項１７】
前記データ入力部は、記憶部から入力された画像データを、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項１８】
前記データ入力部は、撮像素子から入力された画像データを、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項１９】
前記データ入力部は、記憶部から入力された画像データ及び撮像素子から入力された画像データの一方を選択して、前記演算部に入力する、請求項１〜１６のいずれか一つに記載の画像処理装置。
【請求項２０】
前記データ出力部は、前記演算部によって演算された画像データを、記憶部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【請求項２１】
前記データ出力部は、前記演算部によって演算された画像データを、表示部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【請求項２２】
前記データ出力部は、前記演算部によって演算された画像データを、記憶部及び表示部に向けて出力する、請求項１〜１９のいずれか一つに記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１２−７９０３０（Ｐ２０１２−７９０３０Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２２８１５（Ｐ２０１０−２２２８１５）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【Ｆターム（参考）】
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