表示装置及びその駆動方法
【課題】配線による損失を低減し、高精細化が可能な表示装置及びその駆動方法を提供する。
【解決手段】表示装置１は、複数の画素と、２画素行ごとに配置された走査線５１と、画素列ごとに配置されたアドレス線７１とを備え、画素１１Ａは、走査線５１の電位に応じて導通するダイオード１１２と、ダイオード１１２の導通時にアドレス線７１の電位に対応した電圧を保持するコンデンサ１１５と、当該電圧に応じて導通するＴＦＴスイッチ１１４と、ＴＦＴスイッチ１１４の導通により発光する有機ＥＬ素子１１１とを備え、画素２１Ａは、走査線５１の電位に応じて、ダイオード１１２とは排他的に導通状態となるダイオード２１２と、ダイオード２１２の導通時にアドレス線７１の電位に対応した電圧を保持するコンデンサ２１５と、当該電圧に応じて導通状態となるＴＦＴスイッチ２１４と、ＴＦＴスイッチ２１４の導通により発光する有機ＥＬ素子２１１とを備える。
【解決手段】表示装置１は、複数の画素と、２画素行ごとに配置された走査線５１と、画素列ごとに配置されたアドレス線７１とを備え、画素１１Ａは、走査線５１の電位に応じて導通するダイオード１１２と、ダイオード１１２の導通時にアドレス線７１の電位に対応した電圧を保持するコンデンサ１１５と、当該電圧に応じて導通するＴＦＴスイッチ１１４と、ＴＦＴスイッチ１１４の導通により発光する有機ＥＬ素子１１１とを備え、画素２１Ａは、走査線５１の電位に応じて、ダイオード１１２とは排他的に導通状態となるダイオード２１２と、ダイオード２１２の導通時にアドレス線７１の電位に対応した電圧を保持するコンデンサ２１５と、当該電圧に応じて導通状態となるＴＦＴスイッチ２１４と、ＴＦＴスイッチ２１４の導通により発光する有機ＥＬ素子２１１とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特に、画素の発光時間に応じて表示輝度を制御するアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
表示装置の一つとして、有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子を画素の構成要素とした表示パネルが、すでに商品化されている。有機ＥＬ素子を用いた表示装置としては、マトリクス状に配列された画素の各々に、例えば、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などの点灯制御用素子を用いたアクティブマトリクス型表示装置が知られている。
【０００３】
アクティブマトリクス型表示装置では、階調表現方式として、アナログ駆動方式とデジタル駆動方式とが知られている。アナログ駆動方式は、ＴＦＴのゲート端子に接続されたコンデンサに、映像データに応じた電圧を保持させる。そして、１フレーム期間において、コンデンサに保持された電圧に応じた輝度で各画素の有機ＥＬ素子を発光させ続ける。このように、アナログ駆動方式では、映像データに応じてコンデンサに保持される電荷量を変化させ、各画素の有機ＥＬ素子の輝度を制御して階調を表現する。一方、デジタル駆動方式は、１フレーム期間を、それぞれ発光可能期間の異なる複数のサブフィールドに分割し、映像データに応じて、サブフィールドごとに各画素を発光させるか発光させないかを選択する。そして、１フィールド期間の発光時間の総和により、階調を表現する。
【０００４】
図１０は、特許文献１に記載された、デジタル駆動方式の表示パネルに配置された画素の回路図である。同図に記載の画素９００において、映像信号に対応したデータドライバからのデータ信号が、表示パネルに配列されたデータ線９１４を介してデータ書き込み用トランジスタ９０１のソースに供給される。データ書き込み用トランジスタ９０１のゲートには、走査ドライバに接続された走査線９１３を介して走査信号が供給される。データ書き込み用トランジスタ９０１のドレインは、駆動トランジスタ９０２のゲートに接続されると共に、コンデンサ９０５の一方の端子に接続されている。また、駆動トランジスタ９０２のソースは、コンデンサ９０５の他方の端子に接続されると共に、電源線９１６を介して駆動電圧が供給される。駆動トランジスタ９０２のドレインは、有機ＥＬ素子９０４のアノード端子に接続され、有機ＥＬ素子９０４のカソード端子は、基準電位点に接続されている。さらに、消去用トランジスタ９０３のソース及びドレインが、コンデンサ９０５の各端部にそれぞれ接続されている。消去用トランジスタ９０３のゲートには、消去線９１５を介して消去ドライバより消去信号が供給される。
【０００５】
上記構成は、一般的なアナログ駆動方式に対して、コンデンサ９０５の両端を接続する消去用トランジスタ９０３及び消去線９１５が設けられている点が異なる。消去線９１５に消去信号が印加されることにより、消去用トランジスタ９０３が短絡されてコンデンサ９０５に保持された電圧がキャンセルされる。コンデンサ９０５に電荷が蓄積されてから消去線９１５に電圧を印加されるまでの時間を、各サブフィールドで異ならせることにより、サブフィールドごとの発光可能期間を異ならせている。デジタル駆動方式では、点灯制御用素子に求められる機能がスイッチング機能のみであるため、点灯制御用素子での電力損失を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０８３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した特許文献１のデジタル駆動方式では、１画素ごとに、走査線及び消去線を配置する必要があるため、例えば、ＦＨＤ（フル・ハイビジョン・ディスプレイ）や、ＳＨＤ（４ｋ２ｋディスプレイ）などの高精細ディスプレイにおいては、配線の設計が問題となる。すなわち、より高精細な画像を得るためには、配線幅を狭くする必要があり、そのため配線抵抗が大きくなってしまう。配線抵抗が大きくなると配線による損失が大きくなり、消費電力量も大きくなるといった課題が発生する。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、配線による損失を低減し、高精細化が可能な表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様に係る表示装置は、行列状に配置された複数の画素と、２画素行ごとに配置された走査線と、画素列ごとに配置されたアドレス線とを備え、前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する２画素のうちの第１の画素は、前記走査線の電位に応じて導通状態となる第１スイッチ部と、前記第１スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第１コンデンサと、前記第１コンデンサに保持された電圧に応じて発光電流を流す第１スイッチトランジスタと、前記発光電流が流れることにより発光する第１発光素子とを備え、前記複数の画素のうち、前記交点に対応する２画素のうちの、前記第１の画素の属する画素行と異なる画素行に配置された第２の画素は、前記走査線の電位に応じて、前記第１スイッチ部とは排他的に導通状態となる第２スイッチ部と、前記第２スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第２コンデンサと、前記第２コンデンサに保持された電圧に応じて発光電流を流す第２スイッチトランジスタと、前記発光電流が流れることにより発光する第２発光素子とを備えることを特徴とする。
【００１０】
上記構成によれば、各画素への電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。
【００１１】
また、前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極に接続された第１のダイオード素子であり、前記第１コンデンサの他方の電極は前記走査線に接続され、前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間に直列に挿入されており、前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極に接続された第２のダイオード素子であり、前記第２コンデンサの他方の電極は、前記アドレス線に接続され、前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間に直列に挿入されていてもよい。
【００１２】
また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させ、前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を発光させることが好ましい。
【００１３】
これにより、走査線の電位を低電位としアドレス線の電位を高電位とすることにより、第１の画素への電圧書き込みが実行され、走査線の電位を高電位としアドレス線の電位を低電位とすることにより、第２の画素への電圧書き込みが実行される。
【００１４】
また、さらに、前記第１コンデンサ及び第２コンデンサに保持された電圧を消去するための消去線を備え、前記第１画素は、さらに、アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、前記第２画素は、さらに、アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備えてもよい。
【００１５】
また、前記駆動部は、前記第１コンデンサ及び前記第２コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位としてもよい。
【００１６】
これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。
【００１７】
また、前記第１スイッチ部は、ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、前記第２スイッチ部は、ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されていてもよい。
【００１８】
また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させることが好ましい。
【００１９】
これにより、各画素への電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、さらに、消去線が不要であるので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。さらに、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【００２０】
また、さらに、前記第１コンデンサの一方の電極及び第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備えてもよい。
【００２１】
また、前記駆動部は、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧分よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位としてもよい。
【００２２】
これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。
【００２３】
また、前記第１発光素子及び前記第２発光素子は、有機ＥＬ素子であってもよい。
【００２４】
また、前記第１発光素子及び前記第２発光素子は、無機ＥＬ素子であってもよい。
【００２５】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【発明の効果】
【００２６】
本発明の表示装置及びその駆動方法によれば、配線数を削減することができるため、配線による損失を低減できる。また、高精細化も可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る表示装置の機能ブロック図である。
【図２】本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。
【図３】本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。
【図４】本発明の表示装置が有するデータ線制御回路の内部回路図である。
【図５】本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【図６Ａ】実施の形態１に係る画素のリセット動作を説明する状態遷移図である。
【図６Ｂ】実施の形態１に係る奇数行画素の書き込み動作を説明する状態遷移図である。
【図６Ｃ】実施の形態１に係る偶数行画素の書き込み動作を説明する状態遷移図である。
【図６Ｄ】実施の形態１に係る画素の発光動作を説明する状態遷移図である。
【図７】本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。
【図８】本発明の実施の形態２に係る表示装置の駆動タイミングチャートである。
【図９Ａ】実施の形態２に係る画素のリセット動作を説明する状態遷移図である。
【図９Ｂ】実施の形態２に係る奇数行画素の書き込み動作を説明する状態遷移図である。
【図９Ｃ】実施の形態２に係る偶数行画素の書き込み動作を説明する状態遷移図である。
【図９Ｄ】実施の形態２に係る画素の発光動作を説明する状態遷移図である。
【図１０】特許文献１に記載された、デジタル駆動方式の表示パネルに配置された画素の回路図である。
【発明を実施するための形態】
【００２８】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００２９】
（実施の形態１）
＜表示装置の構成＞
図１は、本発明の実施の形態１に係る表示装置の機能ブロック図である。同図に記載された表示装置１は、サブフィールド処理回路２と、走査線制御回路５と、消去線制御回路６と、データ線制御回路７と、画素部１０とを備える。
【００３０】
サブフィールド処理回路２は、入力された映像信号に応じて、画素部１０の画素ごとに発光させるサブフィールドを割り当て、走査線制御回路５、消去線制御回路６及びデータ線制御回路７に制御信号を出力する。
【００３１】
走査線制御回路５は画素部１０に走査電圧を印加し、データ線制御回路７は画素部１０にアドレス電圧を印加し、消去線制御回路６は画素部１０に消去電圧を印加する。以下、上述した表示装置１の構成要素について詳細に説明する。走査線制御回路５、データ線制御回路７及び消去線制御回路６は、それぞれ、走査線、アドレス線及び消去線の電位を制御する駆動部である。
【００３２】
図２は、本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。画素部１０は、ディスプレイの解像度（ｍ×ｎ）に応じたマトリクス状に配置された複数の画素が配置された表示部であるが、図２には、画素部１０の一部である、隣接する４画素が記載されている。図２に記載された画素部１０は、隣接する４つの画素１１Ａ、１２Ａ、２１Ａ及び２２Ａと、画素列ごとに配置されたアドレス線７１及び７２と、２画素行ごとに配置された走査線５１と、各画素に対応して格子状に配置された電源線８１及び消去線６１とを備える。
【００３３】
画素１１Ａは、上記複数の画素のうち、走査線５１とアドレス線７１との交点に対応する２画素のうちの第１の画素であり、画素１２Ａは、上記複数の画素のうち、走査線５１とアドレス線７２との交点に対応する２画素のうちの第１の画素である。また、画素２１Ａは、上記複数の画素のうち、走査線５１とアドレス線７１との交点に対応する２画素のうちの、画素１１Ａの属する画素行と異なる画素行に配置された第２の画素であり、画素２２Ａは、上記複数の画素のうち、走査線５１とアドレス線７２との交点に対応する２画素のうちの、画素１２Ａの属する画素行と異なる画素行に配置された第２の画素である。
【００３４】
また、画素部１０が有する複数の画素は、全て同じ回路素子を有しており、例えば、図２に記載された画素１１Ａは、有機ＥＬ素子１１１と、ダイオード１１２及び１１３と、ＴＦＴスイッチ１１４と、コンデンサ１１５と、定電流源１１６とを備える。
【００３５】
ここで、画素１１Ａ〜２２Ａの各構成要素及びそれらの接続関係を説明する。
【００３６】
まず、画素１１Ａ〜２２Ａに共通した接続関係を、画素１１Ａを例にして説明する。有機ＥＬ素子１１１のアノード電極は、定電流源１１６を介して電源線８１に接続され、カソード電極は、ＴＦＴスイッチ１１４のドレイン電極に接続されている。ＴＦＴスイッチ１１４のゲート電極は、ダイオード１１２のカソード電極、ダイオード１１３のアノード電極、及びコンデンサ１１５の一方の電極に接続されている。ダイオード１１３のカソード電極は、消去線６１に接続されている。
【００３７】
さらに、同一画素行に配置された画素１１Ａ及び１２Ａでは、ＴＦＴスイッチ１１４及び３１４のソース電極は走査線５１に接続されている。一方、同一画素行に配置された画素２１Ａ及び２２Ａでは、ＴＦＴスイッチ２１４及び４１４のソース電極は、それぞれ、アドレス線７１及び７２に接続されている。
【００３８】
また、画素１１Ａにおいては、アドレス線７１は、ダイオード１１２のアノード電極に接続され、画素２１Ａにおいては、コンデンサ２１５の他方の電極に接続されている。
【００３９】
また、画素１２Ａにおいては、アドレス線７２は、ダイオード３１２のアノード電極に接続され、画素２２Ａにおいては、コンデンサ４１５の他方の電極に接続されている。
【００４０】
次に、画素１１Ａ〜２２Ａの各構成要素を説明する。
【００４１】
有機ＥＬ素子１１１、２１１、３１１及び４１１は、電流駆動型の発光素子である。有機ＥＬ素子１１１及び３１１は、それぞれ、ＴＦＴスイッチ１１４及び３１４が導通状態となることにより発光する第１発光素子である。また、有機ＥＬ素子２１１及び４１１は、それぞれ、ＴＦＴスイッチ２１４及び４１４が導通状態となることにより発光する第２発光素子である。具体的には、有機ＥＬ素子１１１及び３１１は、それぞれ、電源線８１とＴＦＴスイッチ１１４及び３１４のドレイン電極との間に直列に挿入されている。また、有機ＥＬ素子２１１及び４１１は、それぞれ、電源線８１とＴＦＴスイッチ２１４及び４１４のドレイン電極との間に直列に挿入されている。
【００４２】
ＴＦＴスイッチ１１４、２１４、３１４及び４１４は、例えば、ｎ型のＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧より大きい場合にドレイン−ソース間を導通状態とするスイッチ素子である。ＴＦＴスイッチ１１４及び３１４は、それぞれ、コンデンサ１１５及び３１５に保持された電圧に応じて導通状態となる第１スイッチトランジスタである。また、ＴＦＴスイッチ２１４及び４１４は、それぞれ、コンデンサ２１５及び４１５に保持された電圧に応じて導通状態となる第２スイッチトランジスタである。
【００４３】
コンデンサ１１５、２１５、３１５及び４１５は、アドレス線と走査線との電位差に対応した電荷を、ダイオード１１２、２１２、３１２及び４１２を介して充電し、また、消去線６１に消去電圧が印加された場合に、上記充電された電荷を、ダイオード１１３、２１３、３１３及び４１３を介して放電する。コンデンサ１１５及び３１５は、それぞれ、ダイオード１１２及び３１２が導通状態となることにより、アドレス線７１及び７２ならびに走査線５１の電位に応じて定まる電圧を保持する第１コンデンサである。また、コンデンサ２１５及び４１５は、それぞれ、ダイオード２１２及び４１２が導通状態となることにより、アドレス線７１及び７２の電位ならびに走査線５１の電位に応じて定まる電圧を保持する第２コンデンサである。
【００４４】
ダイオード１１２は、走査線５１の電位に応じて導通状態となる第１スイッチ部であり、アノード電極がアドレス線７１に接続され、カソード電極がコンデンサ１１５の一方の電極に接続された第１のダイオード素子である。ダイオード３１２は、走査線５１の電位に応じて導通状態となる第１スイッチ部であり、アノード電極がアドレス線７２に接続され、カソード電極がコンデンサ３１５の一方の電極に接続された第１のダイオード素子である。
【００４５】
ダイオード２１２は、走査線５１の電位に応じて、ダイオード１１２とは排他的に導通状態となる第２スイッチ部であり、アノード電極が走査線５１に接続され、カソード電極がコンデンサ２１５の一方の電極に接続された第２のダイオード素子である。ダイオード４１２は、走査線５１の電位に応じて、ダイオード３１２とは排他的に導通状態となる第２スイッチ部であり、アノード電極が走査線５１に接続され、カソード電極がコンデンサ４１５の一方の電極に接続された第２のダイオード素子である。
【００４６】
ダイオード１１３は、アノード電極がコンデンサ１１５の一方の電極に接続され、カソード電極が消去線６１に接続された第３のダイオード素子であり、ダイオード３１３は、アノード電極がコンデンサ３１５の一方の電極に接続され、カソード電極が消去線６１に接続された第３のダイオード素子である。
【００４７】
ダイオード２１３は、アノード電極がコンデンサ２１５の一方の電極に接続され、カソード電極が消去線６１に接続された第４のダイオード素子であり、ダイオード４１３は、アノード電極がコンデンサ４１５の一方の電極に接続され、カソード電極が消去線６１に接続された第４のダイオード素子である。
【００４８】
消去線６１は、消去電圧が印加されることにより、コンデンサ１１５、２１５、３１５及び４１５に蓄積された電荷を放電する。言い換えると、消去線６１は、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧を消去するための制御線である。
【００４９】
なお、本実施の形態では、全ての画素に対し、一定の電源電圧が電源線８１を介して印加される。また、消去電圧は、全ての画素に対し、消去線６１を介して同じタイミングで印加される。よって、消去線６１及び電源線８１は、それぞれ、全画素にわたり共通線となっていてもよい。これにより、消去線制御回路６の駆動負荷が低減される。
【００５０】
上記接続関係及び構成要素により、アドレス線７１及び７２の電位が走査線５１の電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い場合、コンデンサ１１５及び３１５には、それぞれ、アドレス線７１及び７２と走査線５１との電位差に対応する電圧が保持される。また、アドレス線７１及び７２の電位が走査線５１の電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い場合、コンデンサ２１５及び４１５には、走査線５１とアドレス線７１及び７２との電位差に対応する電圧が保持される。このように、アドレス線の電位と走査線の電位とが、排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが実行される。上記書き込みが完了した後、走査線５１を所定の電位（例えば、ＧＮＤ電位）に設定することにより、ＴＦＴスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機ＥＬ素子が一斉発光する。
【００５１】
上記構成によれば、電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。
【００５２】
次に、走査線制御回路５について説明する。走査線制御回路５は、サブフィールド処理回路２からの制御信号により、書き込み期間において発光画素行を選択するための走査信号を、走査線を介して画素部に出力する。
【００５３】
図３は、本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。走査線制御回路５は、出力ラインである走査線５１〜５ｋに、それぞれ高電位パルスＶｓｃｎまたは低電位パルスＶＧＮＤを供給するための２つのＦＥＴスイッチをライン毎に配置した回路構成となっている。画素行数がｎである場合には、走査線制御回路５は、ｎ／２本の走査線５１〜５ｋを介して画素部１０に接続されている。各走査線には、走査線制御回路５の信号に応じて、任意の順序で２画素行毎に走査線５１〜５ｋに高電位パルスＶｓｃｎまたは低電位パルスＶＧＮＤを供給することが可能である。高電位パルスまたは低電位パルスを印加するタイミングについては、後述する。
【００５４】
図３に記載された回路において、例えば、走査線５１に低電位パルスＶＧＮＤを印加する場合には、走査線制御回路５は、ＦＥＴ５１４をＯＮ状態とし、ＦＥＴ５１３をＯＦＦ状態とする。また、走査線５１に高電位パルスＶｓｃｎを印加する場合には、走査線制御回路５は、ＦＥＴ５１３をＯＮ状態とし、ＦＥＴ５１４をＯＦＦ状態とする。また、ＦＥＴ５１３及びＦＥＴ５１４をともにＯＦＦ状態とした場合には、走査線５１はハイインピーダンス状態となり、電流径路を構成しない。すなわち、走査線制御回路５は、走査線ごとに配置された２つのＦＥＴのＯＮ状態及びＯＦＦ状態を選択することにより、走査線を、低電位パルスＶＧＮＤ状態、高電位パルスＶｓｃｎ状態、及びハイインピーダンス状態の３形態のうちいずれかの形態とすることが可能である。
【００５５】
次に、消去線制御回路６について説明する。消去線制御回路６は、サブフィールド処理回路２からの制御信号により、コンデンサ１１５、２１５、３１５及び４１５に保持された、信号電圧を消去するための消去電圧を、消去線を介してダイオード１１３、２１３、３１３及び４１３のカソード電極に出力する。
【００５６】
消去線制御回路６は、消去線６１に対し、走査線に印加される低電位パルス及びアドレス線に印加される低電位パルス以下の低電位、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１１５、２１５、３１５及び４１５の一方の電極から消去線６１へ向かって順方向電流が流れ、コンデンサ１１５、２１５、３１５及び４１５がリセットされる。また、リセットしない場合には、消去線制御回路６は、消去線６１に対し、例えば、走査線に印加される高電位パルスまたはアドレス線に印加される高電位パルス信号電圧よりも大きい正電圧を供給する。消去電圧パルスを印加するタイミングについては、後述する。
【００５７】
次に、データ線制御回路７について説明する。
【００５８】
図４は、本発明の表示装置が有するデータ線制御回路の内部回路図である。データ線制御回路７は、サブフィールド処理回路２からの制御信号により、書き込み期間において走査線制御回路５から出力される走査信号に同期して、ＴＦＴスイッチ１１４、２１４、３１４及び４１４の導通及び非導通を切り換えるためのアドレス電圧を、アドレス線７１または７２を介して、各画素に出力する。また、図４に示されるように、データ線制御回路７は、Ｒ画素、Ｇ画素、Ｂ画素に応じて、異なるアドレス電圧をアドレス線７１または７２を介して各画素に供給してもよい。例えば、画素１１Ａ及び画素２１ＡがＲ画素である場合、データ線制御回路７は、画素１１Ａに対して、走査線５１が低電位パルスＶＧＮＤ状態であるときに、スイッチＳＷ３ＡＲを導通させることによりアドレス電圧（ＶＲ）をアドレス線７１に供給する。また、走査線５１が高電位パルスＶｓｃｎ状態であるときに、スイッチＳＷ３ＢＲを導通させることによりアドレス電圧（−ＶＲ）をアドレス線７１に供給する。アドレス電圧を印加するタイミングについては、後述する。また、データ線制御回路７は、画素部１０の解像度に応じた画素列数ｍ本のアドレス線を同時に制御可能とするためのメモリ機能を有している。
【００５９】
＜表示装置の動作＞
以下、図２、図５及び図６Ａ〜図６Ｄを用いて、表示装置１の動作について述べる。図５は、本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。同図には、図２における画素１１Ａ及び１２Ａを３行目の画素行に属する画素、また、画素２１Ａ及び２２Ａを４行目の画素行に属する画素と仮定し、これら４画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。
【００６０】
［リセット動作］
まず、時刻ｔ０１〜時刻ｔ０２において、消去線制御回路６は、消去線６１に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路６は、消去線６１に対し、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１１５、２１５、３１５及び４１５の一方の電極から消去線６１へ向かってダイオード１１３、２１３、３１３及び４１３に順方向電流が流れ、コンデンサ１１５、２１５、３１５及び４１５がリセットされる。
【００６１】
図６Ａは、実施の形態１に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線６１にＬＯＷ電位が印加された場合、図６Ａに示されるように、コンデンサ１１５、２１５、３１５及び４１５→ダイオード１１３、２１３、３１３及び４１３→消去線６１の順に放電電流が流れ、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧が消去される。
【００６２】
上記時刻ｔ０１〜時刻ｔ０２における消去線制御回路６の動作は、書き込み動作の前に、消去線６１の電位を、走査線５１に印加される低電位及びアドレス線７１及び７２に印加される低電位以下の低電位とすることにより、コンデンサ１１５及びコンデンサ３１５に保持された電圧を消去する消去ステップに相当する。
【００６３】
［書き込み動作］
時刻ｔ０３において、走査線制御回路５は、ｎ型のＦＥＴ５１４のゲート電位をＬＯＷ電位としてＯＦＦ状態とし、またｐ型のＦＥＴ５１３のゲート電位が既にＨＩＧＨ電位でありＯＦＦ状態であることから、走査線５１は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。
【００６４】
次に、奇数画素行への書き込み動作が、奇数行順次に実行される。
【００６５】
例えば、時刻ｔ０４〜時刻ｔ０５において、走査線制御回路５は、３行目に属する画素への電圧書き込みを実行すべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、３行目の画素に対応するＨＩＧＨ電位、つまり、走査線５１の電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い高電位を、アドレス線７１及び７２に供給する。
【００６６】
これにより、コンデンサ１１５の一方の電極及び３１５の一方の電極には、それぞれ、アドレス線７１及び７２のＨＩＧＨ電位が、導通状態となったダイオード１１２及び３１２を介して印加され、また、コンデンサ１１５及び３１５の他方の電極には、走査線５１のＬＯＷ（ＧＮＤ）電位が印加されることから、コンデンサ１１５及び３１５には、アドレス線７１及び７２のＨＩＧＨ電位に対応した電圧が保持される。つまり、画素１１Ａ及び２１Ａへの書き込み動作が実行される。
【００６７】
図６Ｂは、実施の形態１に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＬＯＷ電位が印加され、アドレス線７１及び７１にＨＩＧＨ電位が印加された場合、図６Ｂに示されるように、アドレス線７１及び７２→ダイオード１１２及び３１２→コンデンサ１１５及び３１５の順に充電電流が流れ、コンデンサ１１５及び３１５に電圧が保持される。
【００６８】
上記時刻ｔ０４〜時刻ｔ０５における走査線制御回路５及びデータ線制御回路７の動作は、走査線５１の電位を低電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線７１及び７２の電位を、走査線５１の低電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い高電位とすることにより、ダイオード１１２及び３１２を導通状態にしてコンデンサ１１５及び３１５に電圧を保持させる第１電圧保持ステップに相当する。
【００６９】
時刻ｔ０５以降、上述した３行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、ＦＥＴのソース電位が確定しないため、当該奇数画素行への書き込み期間中には、有機ＥＬ素子は発光動作を開始しない。
【００７０】
次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。
【００７１】
例えば、時刻ｔ０６〜時刻ｔ０７において、走査線制御回路５は、４行目に属する画素への信号電圧書き込みを実行すべく、ＦＥＴ５１３のゲート電位をＬＯＷ電位としてＯＮ状態とし、走査線５１の電位をＨＩＧＨ（Ｖｓｃｎ）電位とする。一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、４行目の画素に対応するＬＯＷ（ＧＮＤ）電位、つまり、走査線５１のＨＩＧＨ電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い低電位を、アドレス線７１及び７２に供給する。
【００７２】
これにより、コンデンサ２１５の一方の電極及び４１５の一方の電極には、それぞれ、走査線５１のＨＩＧＨ（Ｖｓｃｎ）電位が、導通状態となったダイオード２１２及び４１２を介して印加され、また、コンデンサ２１５及び４１５の他方の電極には、アドレス線７１及び７２のＬＯＷ（ＧＮＤ）電位が印加されることから、コンデンサ２１５及び４１５には、走査線のＨＩＧＨ電位に対応した電圧が保持される。つまり、画素１１Ａ及び２１Ａへの書き込み動作が実行される。
【００７３】
図６Ｃは、実施の形態１に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＨＩＧＨ電位が印加され、アドレス線７１及び７１にＬＯＷ電位が印加された場合、図６Ｃに示されるように、走査線５１→ダイオード２１２及び４１２→コンデンサ２１５及び４１５の順に充電電流が流れ、コンデンサ２１５及び４１５に電圧が保持される。
【００７４】
上記時刻ｔ０６〜時刻ｔ０７における走査線制御回路５及びデータ線制御回路７の動作は、走査線５１の電位を高電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線７１及び７２の電位を、走査線５１の高電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い低電位とすることにより、ダイオード２１２及び４１２を導通状態にしてコンデンサ２１５及び４１５に電圧を保持させる第２電圧保持ステップに相当する。
【００７５】
時刻ｔ０７以降、上述した４行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、ＴＦＴスイッチのゲート電位が確定しないため、当該偶数画素行への書き込み期間中には、有機ＥＬ素子は発光動作を開始しない。
【００７６】
なお、奇数行への書き込み時に印加されるアドレス線７１及び７２のＨＩＧＨ電位とＧＮＤ電位との電位差、及び、偶数行への書き込み時に印加される走査線のＨＩＧＨ電位（Ｖｓｃｎ）とＧＮＤ電位との電位差は、ＴＦＴスイッチの閾値電圧よりも大きいことが条件である。
【００７７】
［発光動作］
次に、時刻ｔ０８において、走査線制御回路５は、全画素を一斉に発光させるべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。同様にして、他の走査線の電位もＬＯＷ電位とする。また、全てのアドレス線をＬＯＷ電位とする。
【００７８】
これにより、奇数画素行の画素が有するＴＦＴスイッチのソース電位、及び、偶数画素行の画素が有するＴＦＴスイッチのゲート電位が確定し、閾値電圧以上の電圧が保持されているコンデンサを有する画素のＴＦＴスイッチはオン状態となる。よって、奇数画素行においては、電源線８１→定電流源→有機ＥＬ素子→オン状態のＴＦＴスイッチ→ＬＯＷ電位である走査線という経路で発光電流が流れる。また、偶数画素行においては、電源線８１→定電流源→有機ＥＬ素子→オン状態のＴＦＴスイッチ→ＬＯＷ電位であるアドレス線という経路で発光電流が流れる。
【００７９】
図６Ｄは、実施の形態１に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線５１、アドレス線７１及び７２にＬＯＷ電位が印加された場合、図６Ｄに示されるように、電源線８１→定電流源１１６、２１６、３１６及び４１６→有機ＥＬ素子１１１、２１１、３１１及び４１１→ＴＦＴスイッチ１１４、２１４、３１４及び４１４→走査線５１またはアドレス線７１及び７２の順に発光電流が流れ、有機ＥＬ素子１１１、２１１、３１１及び４１１が一斉発光する。
【００８０】
上記時刻ｔ０８〜時刻ｔ０９における走査線制御回路５及びデータ線制御回路７の動作は、上記書き込み動作の後、走査線５１及びアドレス線７１及び７２を低電位とすることにより、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧に応じてＴＦＴスイッチ１１４、２１４、３１４及び４１４を導通状態にして有機ＥＬ素子１１１、２１１、３１１及び４１１を一斉発光させる発光ステップに相当する。
【００８１】
上述した時刻ｔ０１〜時刻ｔ０９におけるリセット期間、書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。すなわち、例えば、第１サブフィールドの発光期間を１μ秒、第２サブフィールドの発光期間を２μ秒、第３サブフィールドの発光期間を４μ秒、第４サブフィールドの発光期間を８μ秒、・・・、第９サブフィールドの発光期間を２５６μ秒とし、第１〜９サブフィールドを組み合わせることにより、階調表示を行う。具体的には、以下の通りである。０階調は、すべてのサブフィールドにおいて発光させない。１階調は第１サブフィールド（１μ秒）のみ発光させる。２階調は第２サブフィールド（２μ秒）のみ発光させる。３階調は（第１＋第２）サブフィールド（１μ秒＋２μ秒＝３μ秒）を発光させる。４階調は第３サブフィールド（４μ秒）のみ発光させる。５階調は（第１＋第３）サブフィールド（１μ秒＋４μ秒＝５μ秒）を発光させる。６階調は（第２＋第３）サブフィールド（２μ秒＋４μ秒＝６μ秒）を発光させる。７階調は（第１＋第２＋第３）サブフィールド（１μ秒＋２μ秒＋４μ秒＝７μ秒）を発光させる。８階調は第４サブフィールド（８μ秒）のみ発光させる。このようにして、各０〜５１１階調を表示する。
【００８２】
上記サブフィールド期間を組み合わせた階調表示を、１フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。
【００８３】
以上のように、本発明の表示装置の駆動方法によれば、１本の走査線で２画素行分の画素を駆動することにより、１画素行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。
【００８４】
（実施の形態２）
本実施の形態に係る表示装置の画素回路は、実施の形態１に係る表示装置の画素回路と比較して、スイッチ部の構成要素としてダイオードを使用せずにＴＦＴスイッチを使用した点が回路構成として異なるが、走査線電位を奇数画素行と偶数画素行とで排他的に制御し、アドレス線及び走査線の電位に応じて定まる電圧を保持することにより書き込みを実行する基本動作は同じである。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明する。
【００８５】
＜表示装置の構成＞
図７は、本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。図７に記載された画素部は、隣接する４つの画素１１Ｂ、１２Ｂ、２１Ｂ及び２２Ｂと、画素列ごとに配置されたアドレス線９１及び９２と、２画素行ごとに配置された走査線５１と、各画素に対応して格子状に配置された電源線８１及び消去線６２とを備える。
【００８６】
画素１１Ｂは、上記複数の画素のうち、走査線５１とアドレス線９１との交点に対応する２画素のうちの第１の画素であり、画素１２Ｂは、上記複数の画素のうち、走査線５１とアドレス線９２との交点に対応する２画素のうちの第１の画素である。また、画素２１Ｂは、上記複数の画素のうち、走査線５１とアドレス線９１との交点に対応する２画素のうちの、画素１１Ｂの属する画素行と異なる画素行に配置された第２の画素であり、画素２２Ｂは、上記複数の画素のうち、走査線５１とアドレス線９２との交点に対応する２画素のうちの、画素１２Ｂの属する画素行と異なる画素行に配置された第２の画素である。
【００８７】
また、画素部が有する複数の画素は、全て同じ回路素子を有しており、例えば、図７に記載された画素１１Ｂは、有機ＥＬ素子１２１と、ＴＦＴスイッチ１２２、１２３及び１２４と、コンデンサ１２５と、定電流源１２６とを備える。
【００８８】
ここで、画素１１Ｂ〜２２Ｂの各構成要素及びそれらの接続関係を説明する。
【００８９】
まず、画素１１Ｂ〜２２Ｂに共通した接続関係を、画素１１Ｂを例にして説明する。
【００９０】
有機ＥＬ素子１２１のアノード電極は、ｎ型のＴＦＴスイッチ１２４のソース電極に接続され、カソード電極は接地されている。
【００９１】
ＴＦＴスイッチ１２４のドレイン電極は定電流源１２６を介して電源線８２に接続され、ゲート電極はｎ型のＴＦＴスイッチ１２３のソース電極に接続されている。
【００９２】
ＴＦＴスイッチ１２３のドレイン電極はｐ型のＴＦＴスイッチ１２２のドレイン電極に接続され、ゲート電極はアドレス線９１に接続されている。
【００９３】
コンデンサ１２５は、ＴＦＴスイッチ１２４のゲート電極及びソース電極に接続され、さらに、全画素共通の消去線６２に接続されている。
【００９４】
さらに、同一の奇数画素行に配置された画素１１Ｂ及び１２Ｂでは、ＴＦＴスイッチ１２２及び３２２のソース電極は電源線８２に接続され、ゲート電極は走査線５１に接続されている。
【００９５】
一方、同一の偶数画素行に配置された画素２１Ｂ及び２２Ｂでは、ＴＦＴスイッチ２２２及び４２２のソース電極は走査線５１に接続され、ゲート電極はバイアス電位Ｖｂを有するバイアス端子に接続されている。
【００９６】
次に、画素１１Ｂ〜２２Ｂの各構成要素を説明する。
【００９７】
有機ＥＬ素子１２１及び３２１は、それぞれ、アノード電極がＴＦＴスイッチ１２４及び３２４のソース電極に接続され、カソード電極が接地された第１発光素子である。有機ＥＬ素子２２１及び４２１は、それぞれ、アノード電極がＴＦＴスイッチ２２４及び４２４のソース電極に接続され、カソード電極が接地された第２発光素子である。
【００９８】
ＴＦＴスイッチ１２２、２２２、３２２及び４２２は、例えば、ｐ型のＭＯＳＦＥＴであり、ソース電位に対するゲート電位が閾値電圧分より小さい場合にドレイン−ソース間を導通状態とするローアクティブ素子である。
【００９９】
ＴＦＴスイッチ１２３、２２３、３２３及び４２３は、例えば、ｎ型のＭＯＳＦＥＴであり、ソース電位に対するゲート電位が閾値電圧分より大きい場合にドレイン−ソース間を導通状態とするハイアクティブ素子である。
【０１００】
ＴＦＴスイッチ１２２及び３２２は、ゲート電極が走査線５１に接続され、ソース電極が第１電源線である電源線８２に接続された第３スイッチトランジスタである。
【０１０１】
ＴＦＴスイッチ１２３及び３２３は、それぞれ、ゲート電極がアドレス線９１及び９２に接続され、ソース電極がコンデンサ１２５及び３２５の一方の電極に接続され、ドレイン電極がＴＦＴスイッチ１２２及び３２２のドレイン電極と接続された第４スイッチトランジスタである。
【０１０２】
ＴＦＴスイッチ１２２とＴＦＴスイッチ１２３とは、走査線５１の電位に応じて導通状態となる第１スイッチ部を構成する。また、ＴＦＴスイッチ３２２とＴＦＴスイッチ３２３とは、走査線５１の電位に応じて導通状態となる第１スイッチ部を構成する。
【０１０３】
ＴＦＴスイッチ２２２及び４２２は、ゲート電極がバイアス電位Ｖｂを有するバイアス端子に接続され、ソース電極が走査線５１に接続された第５スイッチトランジスタである。
【０１０４】
ＴＦＴスイッチ２２３及び４２３は、それぞれ、ゲート電極がアドレス線９１及び９２に接続され、ソース電極がコンデンサ２２５及び４２５の一方の電極に接続され、ドレイン電極がＴＦＴスイッチ２２２及び４２２のドレイン電極と接続された第６スイッチトランジスタである。
【０１０５】
ＴＦＴスイッチ２２２と２２３とは、走査線５１の電位に応じて、上記第１スイッチ部とは排他的に導通状態となる第２スイッチ部を構成する。また、ＴＦＴスイッチ４２２と４２３とは、走査線５１の電位に応じて、上記第１スイッチ部とは排他的に導通状態となる第２スイッチ部を構成する。
【０１０６】
ＴＦＴスイッチ１２４及び３２４のゲート電極は、それぞれ、コンデンサ１２５及び３２５の一方の電極に接続され、ドレイン電極は電源ＶＤＤに接続され、ソース電極はコンデンサ１２５及び３２５の他方の電極に接続された第１スイッチトランジスタである。
【０１０７】
ＴＦＴスイッチ２２４及び４２４のゲート電極は、それぞれ、コンデンサ２２５及び４２５の一方の電極に接続され、ドレイン電極は第２電源線ＶＤＤに接続され、ソース電極はコンデンサ２２５及び４２５の他方の電極に接続された第２スイッチトランジスタである。
【０１０８】
コンデンサ１２５及び３２５は、電源線８２の電位（例えば１０Ｖ）に対応した電荷を、ＴＦＴスイッチ１２２及び１２３ならびに３２２及び３２３を介して充電し、また、消去線６２を介して放電する。
【０１０９】
コンデンサ２２５及び４２５は、走査線５１のＨＩＧＨ電位（例えば１０Ｖ）に対応した電荷を、ＴＦＴスイッチ２２２及び２２３ならびに４２２及び４２３を介して充電し、また、消去線６２を介して放電する。
【０１１０】
コンデンサ１２５及び３２５は、それぞれ、第１スイッチ部が導通状態となることにより、アドレス線９１及び９２、走査線５１ならびに電源線８２の電位に応じて定まる電圧を保持する第１コンデンサである。また、コンデンサ２２５及び４２５は、それぞれ、第２スイッチ部が導通状態となることにより、アドレス線９１及び９２、ならびに走査線５１の電位に応じて定まる電圧を保持する第２コンデンサである。
【０１１１】
消去線６２は、通常はハイインピーダンス状態に設定されており、消去動作時のみＬＯＷ電位（例えば０Ｖ）が印加されることにより、コンデンサ１２５、２２５、３２５及び４２５に蓄積された電荷を放電する。
【０１１２】
また、定電流源１２６、２２６、３２６及び４２６が接続されている電源ＶＤＤと電源線８２とが共有されていてもよい。
【０１１３】
上記接続関係及び構成要素により、走査線５１の電位が電源線８２の電源電位に対してＴＦＴスイッチ１２２及び３２２の閾値電圧分よりも十分低いＬＯＷ電位の場合、ローアクティブ動作するＴＦＴスイッチ１２２及び３２２がソース→ドレインへと導通する。この状態でアドレス線９１及び９２の電位が接地電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い高電位である場合、ＴＦＴスイッチ１２３及び３２３の導通により、コンデンサ１２５及び３２５には、それぞれ、電源線８２の電源電位に対応する電圧が保持される。
【０１１４】
また、走査線５１の電位がバイアス電位Ｖｂに対してＴＦＴスイッチ２２２及び４２２の閾値電圧分よりも十分高い高電位の場合、ローアクティブ動作するＴＦＴスイッチ２２２及び４２２がソース→ドレインへと導通する。この状態でアドレス線９１及び９２の電位が接地電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い高電位である場合、ＴＦＴスイッチ２２３及び４２３の導通により、コンデンサ２２５及び４２５には、それぞれ、走査線５１のＨＩＧＨ電位に対応する電圧が保持される。
【０１１５】
このように、走査線の電位が、奇数画素行と偶数画素行とで排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが行順次に実行される。上記書き込みが完了した後、走査線５１、アドレス線９１及び９２をＬＯＷ電位に設定することにより、ＴＦＴスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機ＥＬ素子が一斉発光する。
【０１１６】
上記構成によれば、信号電圧の書き込みタイミングを制御するための走査線は、２画素行ごとに配置されればよいので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。また、実施の形態１と比較して、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【０１１７】
＜表示装置の動作＞
以下、図７、図８及び図９Ａ〜図９Ｄを用いて、本実施の形態に係る表示装置の動作について述べる。図８は、本発明の実施の形態２に係る表示装置の駆動タイミングチャートである。同図には、図７における画素１１Ｂ及び１２Ｂを３行目の画素行に属する画素、また、画素２１Ｂ及び２２Ｂを４行目の画素行に属する画素と仮定し、これら４画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。
【０１１８】
［リセット動作］
まず、時刻ｔ２１〜時刻ｔ２２において、消去線制御回路６は、消去線６２に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路６は、消去線６２に対し、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１２５、２２５、３２５及び４２５の一方の電極から消去線６２を介して消去線制御回路６の方向へ放電電流が流れ、コンデンサ１２５、２２５、３２５及び４２５がリセットされる。
【０１１９】
また、この期間において、データ線制御回路７は、アドレス線９１及び９２に対し、ＬＯＷ電位を供給する。これにより、ＴＦＴスイッチ１２３、２２３、３２３及び４２３のゲート−ソース間には、閾値電圧よりも小さい電圧が印加されているので、ドレイン−ソースは非導通状態となる。
【０１２０】
図９Ａは、実施の形態２に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線６２にＬＯＷ電位が印加された場合、図９Ａに示されるように、コンデンサ１２５、２２５、３２５及び４２５→消去線６２の順に放電電流が流れ、コンデンサ１２５、２２５、３２５及び４２５に保持された電圧が消去される。
【０１２１】
上記時刻ｔ２１〜時刻ｔ２２における消去線制御回路６の動作は、書き込み動作の前に、アドレス線９１及び９２の電位を、ＴＦＴスイッチ１２３、２２３、３２３及び４２３のソース電位に対してＴＦＴスイッチ１２３、２２３、３２３及び４２３の閾値電圧よりも低くすることによりＴＦＴスイッチ１２３、２２３、３２３及び４２３を非導通とした状態で、消去線６２の電位を、アドレス線９１及び９２の低電位以下の低電位とすることによりコンデンサ１２５、２２５、３２５及び４２５に保持された電圧を消去する消去ステップに相当する。
【０１２２】
なお、上述したリセット期間以外の期間では、消去線制御回路６は、消去線６２の電位を、ハイインピーダンス状態としている。
【０１２３】
［書き込み動作］
時刻ｔ２３において、走査線制御回路５は、ｎ型のＦＥＴ５１４のゲート電位をＬＯＷ電位としてＯＦＦ状態とし、またｐ型のＦＥＴ５１３のゲート電位が既にＨＩＧＨ電位でありＯＦＦ状態であることから、走査線５１は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。
【０１２４】
次に、奇数画素行への書き込み動作が、奇数行順次に実行される。
【０１２５】
例えば、時刻ｔ２４〜時刻ｔ２５において、走査線制御回路５は、３行目に属する画素への電圧書き込みを実行すべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。これにより、ＴＦＴスイッチ１２２及び３２２のゲート電極には当該ＬＯＷ電位（ＧＮＤ）が印加される。また、ＴＦＴスイッチ１２２及び３２２のソース電極には電源電位（１０Ｖ）が印加される。そうすると、ＴＦＴスイッチ１２２及び３２２のゲート−ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。
【０１２６】
一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、３行目の画素に対応するＨＩＧＨ電位、つまり、ＧＮＤ電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い電位を、アドレス線９１及び９２に供給する。これにより、ＴＦＴスイッチ１２３及び３２３のゲート電極には当該ＨＩＧＨ電位が印加される。そうすると、ＴＦＴスイッチ１２３及び３２３のゲート−ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン−ソースが導通状態となる。
【０１２７】
上記ＴＦＴスイッチ１２２及び３２２ならびにＴＦＴスイッチ１２３及び３２３の導通状態により、コンデンサ１２５及び３２５には、アドレス線９１及び９２のＨＩＧＨ電位、走査線５１のＬＯＷ電位ならびに電源線８２の電源電位に応じて定まる電圧が保持される。つまり、画素１１Ｂ及び１２Ｂへの書き込み動作が実行される。
【０１２８】
図９Ｂは、実施の形態２に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＬＯＷ電位が印加され、アドレス線９１及び９１にＨＩＧＨ電位が印加された場合、図９Ｂに示されるように、電源線８２→ＴＦＴスイッチ１２２及び３２２→ＴＦＴスイッチ１２３及び３２３→コンデンサ１２５及び３２５の順に充電電流が流れ、コンデンサ１２５及び３２５に電圧が保持される。
【０１２９】
上記時刻ｔ２４〜時刻ｔ２５におけるデータ線制御回路７及び走査線制御回路５の動作は、走査線５１の電位を、電源線８２の電源電位に対してＴＦＴスイッチ１２２及び３２２の閾値電圧分よりも低い走査線低電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線９１及び９２の電位を、接地電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い高電位とすることにより、ＴＦＴスイッチ１２２、１２３、３２２及び３２３を導通状態にして、電源線８２からコンデンサ１２５及び３２５に電圧を保持させる第１電圧保持ステップに相当する。
【０１３０】
時刻ｔ２５以降、上述した３行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。
【０１３１】
次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。
【０１３２】
例えば、時刻ｔ２６〜時刻ｔ２７において、走査線制御回路５は、４行目に属する画素への信号電圧書き込みを実行すべく、ＦＥＴ５１３のゲート電位をＬＯＷ電位としてＯＮ状態とし、走査線５１の電位をＨＩＧＨ（Ｖｓｃｎ）電位とする。これにより、ＴＦＴスイッチ２２２及び４２２のソース電極には当該ＨＩＧＨ電位（Ｖｓｃｎ、例えば１０Ｖ）が印加される。また、ＴＦＴスイッチ２２２及び４２２のゲート電極にはバイアス電位（例えば、５Ｖ）が印加される。そうすると、ＴＦＴスイッチ２２２及び４２２のゲート−ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。
【０１３３】
一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、４行目の画素に対応するＨＩＧＨ電位、つまり、ＧＮＤ電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い電位を、アドレス線９１及び９２に供給する。これにより、ＴＦＴスイッチ２２３及び４２３のゲート電極には当該ＨＩＧＨ電位が印加される。そうすると、ＴＦＴスイッチ２２３及び４２３のゲート−ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン−ソースが導通状態となる。
【０１３４】
上記ＴＦＴスイッチ２２２及び４２２ならびにＴＦＴスイッチ２２３及び４２３の導通状態により、コンデンサ２２５及び４２５には、アドレス線９１及び９２のＨＩＧＨ電位ならびに走査線５１のＨＩＧＨ電位に応じて定まる電圧が保持される。つまり、画素２１Ｂ及び２２Ｂへの書き込み動作が実行される。
【０１３５】
図９Ｃは、実施の形態２に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＨＩＧＨ電位が印加され、アドレス線９１及び９１にＨＩＧＨ電位が印加された場合、図９Ｃに示されるように、走査線５１→ＴＦＴスイッチ２２２及び４２２→ＴＦＴスイッチ２２３及び４２３→コンデンサ２２５及び４２５の順に充電電流が流れ、コンデンサ２２５及び４２５に電圧が保持される。
【０１３６】
上記時刻ｔ２６〜時刻ｔ２７におけるデータ線制御回路７及び走査線制御回路５の動作は、走査線５１の電位を、バイアス電位Ｖｂに対してＴＦＴスイッチ２２２及び４２２の閾値電圧分よりも高い高電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線９１及び９２の電位を、接地電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い高電位とすることにより、ＴＦＴスイッチ２２２、２２３、４２２及び４２３を導通状態にして走査線５１からコンデンサ２２５及び４２５に電圧を保持させる第２電圧保持ステップに相当する。
【０１３７】
時刻ｔ２７以降、上述した４行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。
【０１３８】
［発光動作］
次に、時刻ｔ２８において、走査線制御回路５は、全画素を一斉に発光させるべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。同様にして、他の走査線の電位もＬＯＷ電位とする。
【０１３９】
これにより、全画素において、電源ＶＤＤ→定電流源→オン状態のＴＦＴスイッチ→有機ＥＬ素子→接地端子という経路で発光電流が流れる。
【０１４０】
図９Ｄは、実施の形態２に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線５１、アドレス線９１及び９２にＬＯＷ電位が印加された場合、図９Ｄに示されるように、電源ＶＤＤ→定電流源１２６、２２６、３２６及び４２６→ＴＦＴスイッチ１２４、２２４、３２４及び４２４→有機ＥＬ素子１２１、２２１、３２１及び４２１→接地端子の順に発光電流が流れ、有機ＥＬ素子１２１、２２１、３２１及び４２１が一斉発光する。
【０１４１】
上述した時刻ｔ２１〜時刻ｔ２９における書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。上記サブフィールド期間を組み合わせた階調表示を、１フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。
【０１４２】
以上のように、本実施の形態に係る表示装置の駆動方法によれば、１本の走査線で２行の画素を駆動することにより、１行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。さらに、実施の形態１と比較して、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【０１４３】
以上、本発明に係る表示装置及びその駆動方法について実施に形態１及び２に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態１及び２に限定されるものではない。実施の形態１及び２に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０１４４】
なお、実施の形態１及び２では、発光素子として有機ＥＬ素子を用いているが、当該発光素子は電流駆動型の発光素子であればよく、例えば、無機ＥＬ素子であってもよい。
【産業上の利用可能性】
【０１４５】
本発明の表示装置及びその駆動方法は、特に、デジタル階調制御方式で輝度を変動させるアクティブ型ディスプレイに有用であり、壁掛けテレビや大型モニタ等に有用である。
【符号の説明】
【０１４６】
１ 表示装置
２ サブフィールド処理回路
３ 電源線制御回路
５ 走査線制御回路
６ 消去線制御回路
７ データ線制御回路
１０ 画素部
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、２１Ａ、２１Ｂ、２２Ａ、２２Ｂ、９００ 画素
５１、９１３ 走査線
６１、６２、９１５ 消去線
７１、７２、９１、９２ アドレス線
８１、８２、９１６ 電源線
１１１、１２１、２１１、２２１、３１１、３２１、４１１、４２１、９０４ 有機ＥＬ素子
１１２、１１３、２１２、２１３、３１２、３１３、４１２、４１３ ダイオード
１１４、１２２、１２３、１２４、２１４、２２２、２２３、２２４、３１４、３２２、３２３、３２４、４１４、４２２、４２３、４２４ ＴＦＴスイッチ
１１５、１２５、２１５、２２５、３１５、３２５、４１５、４２５、９０５ コンデンサ
１１６、１２６、２１６、２２６、３１６、３２６、４１６、４２６ 定電流源
５１３、５１４ ＦＥＴ
９０１ データ書き込み用トランジスタ
９０２ 駆動トランジスタ
９０３ 消去用トランジスタ
９１４ データ線
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特に、画素の発光時間に応じて表示輝度を制御するアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
表示装置の一つとして、有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子を画素の構成要素とした表示パネルが、すでに商品化されている。有機ＥＬ素子を用いた表示装置としては、マトリクス状に配列された画素の各々に、例えば、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などの点灯制御用素子を用いたアクティブマトリクス型表示装置が知られている。
【０００３】
アクティブマトリクス型表示装置では、階調表現方式として、アナログ駆動方式とデジタル駆動方式とが知られている。アナログ駆動方式は、ＴＦＴのゲート端子に接続されたコンデンサに、映像データに応じた電圧を保持させる。そして、１フレーム期間において、コンデンサに保持された電圧に応じた輝度で各画素の有機ＥＬ素子を発光させ続ける。このように、アナログ駆動方式では、映像データに応じてコンデンサに保持される電荷量を変化させ、各画素の有機ＥＬ素子の輝度を制御して階調を表現する。一方、デジタル駆動方式は、１フレーム期間を、それぞれ発光可能期間の異なる複数のサブフィールドに分割し、映像データに応じて、サブフィールドごとに各画素を発光させるか発光させないかを選択する。そして、１フィールド期間の発光時間の総和により、階調を表現する。
【０００４】
図１０は、特許文献１に記載された、デジタル駆動方式の表示パネルに配置された画素の回路図である。同図に記載の画素９００において、映像信号に対応したデータドライバからのデータ信号が、表示パネルに配列されたデータ線９１４を介してデータ書き込み用トランジスタ９０１のソースに供給される。データ書き込み用トランジスタ９０１のゲートには、走査ドライバに接続された走査線９１３を介して走査信号が供給される。データ書き込み用トランジスタ９０１のドレインは、駆動トランジスタ９０２のゲートに接続されると共に、コンデンサ９０５の一方の端子に接続されている。また、駆動トランジスタ９０２のソースは、コンデンサ９０５の他方の端子に接続されると共に、電源線９１６を介して駆動電圧が供給される。駆動トランジスタ９０２のドレインは、有機ＥＬ素子９０４のアノード端子に接続され、有機ＥＬ素子９０４のカソード端子は、基準電位点に接続されている。さらに、消去用トランジスタ９０３のソース及びドレインが、コンデンサ９０５の各端部にそれぞれ接続されている。消去用トランジスタ９０３のゲートには、消去線９１５を介して消去ドライバより消去信号が供給される。
【０００５】
上記構成は、一般的なアナログ駆動方式に対して、コンデンサ９０５の両端を接続する消去用トランジスタ９０３及び消去線９１５が設けられている点が異なる。消去線９１５に消去信号が印加されることにより、消去用トランジスタ９０３が短絡されてコンデンサ９０５に保持された電圧がキャンセルされる。コンデンサ９０５に電荷が蓄積されてから消去線９１５に電圧を印加されるまでの時間を、各サブフィールドで異ならせることにより、サブフィールドごとの発光可能期間を異ならせている。デジタル駆動方式では、点灯制御用素子に求められる機能がスイッチング機能のみであるため、点灯制御用素子での電力損失を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０８３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した特許文献１のデジタル駆動方式では、１画素ごとに、走査線及び消去線を配置する必要があるため、例えば、ＦＨＤ（フル・ハイビジョン・ディスプレイ）や、ＳＨＤ（４ｋ２ｋディスプレイ）などの高精細ディスプレイにおいては、配線の設計が問題となる。すなわち、より高精細な画像を得るためには、配線幅を狭くする必要があり、そのため配線抵抗が大きくなってしまう。配線抵抗が大きくなると配線による損失が大きくなり、消費電力量も大きくなるといった課題が発生する。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、配線による損失を低減し、高精細化が可能な表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様に係る表示装置は、行列状に配置された複数の画素と、２画素行ごとに配置された走査線と、画素列ごとに配置されたアドレス線とを備え、前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する２画素のうちの第１の画素は、前記走査線の電位に応じて導通状態となる第１スイッチ部と、前記第１スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第１コンデンサと、前記第１コンデンサに保持された電圧に応じて発光電流を流す第１スイッチトランジスタと、前記発光電流が流れることにより発光する第１発光素子とを備え、前記複数の画素のうち、前記交点に対応する２画素のうちの、前記第１の画素の属する画素行と異なる画素行に配置された第２の画素は、前記走査線の電位に応じて、前記第１スイッチ部とは排他的に導通状態となる第２スイッチ部と、前記第２スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第２コンデンサと、前記第２コンデンサに保持された電圧に応じて発光電流を流す第２スイッチトランジスタと、前記発光電流が流れることにより発光する第２発光素子とを備えることを特徴とする。
【００１０】
上記構成によれば、各画素への電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。
【００１１】
また、前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極に接続された第１のダイオード素子であり、前記第１コンデンサの他方の電極は前記走査線に接続され、前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間に直列に挿入されており、前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極に接続された第２のダイオード素子であり、前記第２コンデンサの他方の電極は、前記アドレス線に接続され、前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間に直列に挿入されていてもよい。
【００１２】
また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させ、前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を発光させることが好ましい。
【００１３】
これにより、走査線の電位を低電位としアドレス線の電位を高電位とすることにより、第１の画素への電圧書き込みが実行され、走査線の電位を高電位としアドレス線の電位を低電位とすることにより、第２の画素への電圧書き込みが実行される。
【００１４】
また、さらに、前記第１コンデンサ及び第２コンデンサに保持された電圧を消去するための消去線を備え、前記第１画素は、さらに、アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、前記第２画素は、さらに、アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備えてもよい。
【００１５】
また、前記駆動部は、前記第１コンデンサ及び前記第２コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位としてもよい。
【００１６】
これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。
【００１７】
また、前記第１スイッチ部は、ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、前記第２スイッチ部は、ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されていてもよい。
【００１８】
また、さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、前記駆動部は、前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させることが好ましい。
【００１９】
これにより、各画素への電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、さらに、消去線が不要であるので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。さらに、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【００２０】
また、さらに、前記第１コンデンサの一方の電極及び第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備えてもよい。
【００２１】
また、前記駆動部は、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧分よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位としてもよい。
【００２２】
これにより、全ての画素に対し、一斉にリセット動作を実行できるので、サブフィールドごとの発光可能期間を制御できる。よって、デジタル駆動方式による表示動作が可能となる。
【００２３】
また、前記第１発光素子及び前記第２発光素子は、有機ＥＬ素子であってもよい。
【００２４】
また、前記第１発光素子及び前記第２発光素子は、無機ＥＬ素子であってもよい。
【００２５】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【発明の効果】
【００２６】
本発明の表示装置及びその駆動方法によれば、配線数を削減することができるため、配線による損失を低減できる。また、高精細化も可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る表示装置の機能ブロック図である。
【図２】本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。
【図３】本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。
【図４】本発明の表示装置が有するデータ線制御回路の内部回路図である。
【図５】本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【図６Ａ】実施の形態１に係る画素のリセット動作を説明する状態遷移図である。
【図６Ｂ】実施の形態１に係る奇数行画素の書き込み動作を説明する状態遷移図である。
【図６Ｃ】実施の形態１に係る偶数行画素の書き込み動作を説明する状態遷移図である。
【図６Ｄ】実施の形態１に係る画素の発光動作を説明する状態遷移図である。
【図７】本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。
【図８】本発明の実施の形態２に係る表示装置の駆動タイミングチャートである。
【図９Ａ】実施の形態２に係る画素のリセット動作を説明する状態遷移図である。
【図９Ｂ】実施の形態２に係る奇数行画素の書き込み動作を説明する状態遷移図である。
【図９Ｃ】実施の形態２に係る偶数行画素の書き込み動作を説明する状態遷移図である。
【図９Ｄ】実施の形態２に係る画素の発光動作を説明する状態遷移図である。
【図１０】特許文献１に記載された、デジタル駆動方式の表示パネルに配置された画素の回路図である。
【発明を実施するための形態】
【００２８】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００２９】
（実施の形態１）
＜表示装置の構成＞
図１は、本発明の実施の形態１に係る表示装置の機能ブロック図である。同図に記載された表示装置１は、サブフィールド処理回路２と、走査線制御回路５と、消去線制御回路６と、データ線制御回路７と、画素部１０とを備える。
【００３０】
サブフィールド処理回路２は、入力された映像信号に応じて、画素部１０の画素ごとに発光させるサブフィールドを割り当て、走査線制御回路５、消去線制御回路６及びデータ線制御回路７に制御信号を出力する。
【００３１】
走査線制御回路５は画素部１０に走査電圧を印加し、データ線制御回路７は画素部１０にアドレス電圧を印加し、消去線制御回路６は画素部１０に消去電圧を印加する。以下、上述した表示装置１の構成要素について詳細に説明する。走査線制御回路５、データ線制御回路７及び消去線制御回路６は、それぞれ、走査線、アドレス線及び消去線の電位を制御する駆動部である。
【００３２】
図２は、本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。画素部１０は、ディスプレイの解像度（ｍ×ｎ）に応じたマトリクス状に配置された複数の画素が配置された表示部であるが、図２には、画素部１０の一部である、隣接する４画素が記載されている。図２に記載された画素部１０は、隣接する４つの画素１１Ａ、１２Ａ、２１Ａ及び２２Ａと、画素列ごとに配置されたアドレス線７１及び７２と、２画素行ごとに配置された走査線５１と、各画素に対応して格子状に配置された電源線８１及び消去線６１とを備える。
【００３３】
画素１１Ａは、上記複数の画素のうち、走査線５１とアドレス線７１との交点に対応する２画素のうちの第１の画素であり、画素１２Ａは、上記複数の画素のうち、走査線５１とアドレス線７２との交点に対応する２画素のうちの第１の画素である。また、画素２１Ａは、上記複数の画素のうち、走査線５１とアドレス線７１との交点に対応する２画素のうちの、画素１１Ａの属する画素行と異なる画素行に配置された第２の画素であり、画素２２Ａは、上記複数の画素のうち、走査線５１とアドレス線７２との交点に対応する２画素のうちの、画素１２Ａの属する画素行と異なる画素行に配置された第２の画素である。
【００３４】
また、画素部１０が有する複数の画素は、全て同じ回路素子を有しており、例えば、図２に記載された画素１１Ａは、有機ＥＬ素子１１１と、ダイオード１１２及び１１３と、ＴＦＴスイッチ１１４と、コンデンサ１１５と、定電流源１１６とを備える。
【００３５】
ここで、画素１１Ａ〜２２Ａの各構成要素及びそれらの接続関係を説明する。
【００３６】
まず、画素１１Ａ〜２２Ａに共通した接続関係を、画素１１Ａを例にして説明する。有機ＥＬ素子１１１のアノード電極は、定電流源１１６を介して電源線８１に接続され、カソード電極は、ＴＦＴスイッチ１１４のドレイン電極に接続されている。ＴＦＴスイッチ１１４のゲート電極は、ダイオード１１２のカソード電極、ダイオード１１３のアノード電極、及びコンデンサ１１５の一方の電極に接続されている。ダイオード１１３のカソード電極は、消去線６１に接続されている。
【００３７】
さらに、同一画素行に配置された画素１１Ａ及び１２Ａでは、ＴＦＴスイッチ１１４及び３１４のソース電極は走査線５１に接続されている。一方、同一画素行に配置された画素２１Ａ及び２２Ａでは、ＴＦＴスイッチ２１４及び４１４のソース電極は、それぞれ、アドレス線７１及び７２に接続されている。
【００３８】
また、画素１１Ａにおいては、アドレス線７１は、ダイオード１１２のアノード電極に接続され、画素２１Ａにおいては、コンデンサ２１５の他方の電極に接続されている。
【００３９】
また、画素１２Ａにおいては、アドレス線７２は、ダイオード３１２のアノード電極に接続され、画素２２Ａにおいては、コンデンサ４１５の他方の電極に接続されている。
【００４０】
次に、画素１１Ａ〜２２Ａの各構成要素を説明する。
【００４１】
有機ＥＬ素子１１１、２１１、３１１及び４１１は、電流駆動型の発光素子である。有機ＥＬ素子１１１及び３１１は、それぞれ、ＴＦＴスイッチ１１４及び３１４が導通状態となることにより発光する第１発光素子である。また、有機ＥＬ素子２１１及び４１１は、それぞれ、ＴＦＴスイッチ２１４及び４１４が導通状態となることにより発光する第２発光素子である。具体的には、有機ＥＬ素子１１１及び３１１は、それぞれ、電源線８１とＴＦＴスイッチ１１４及び３１４のドレイン電極との間に直列に挿入されている。また、有機ＥＬ素子２１１及び４１１は、それぞれ、電源線８１とＴＦＴスイッチ２１４及び４１４のドレイン電極との間に直列に挿入されている。
【００４２】
ＴＦＴスイッチ１１４、２１４、３１４及び４１４は、例えば、ｎ型のＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧より大きい場合にドレイン−ソース間を導通状態とするスイッチ素子である。ＴＦＴスイッチ１１４及び３１４は、それぞれ、コンデンサ１１５及び３１５に保持された電圧に応じて導通状態となる第１スイッチトランジスタである。また、ＴＦＴスイッチ２１４及び４１４は、それぞれ、コンデンサ２１５及び４１５に保持された電圧に応じて導通状態となる第２スイッチトランジスタである。
【００４３】
コンデンサ１１５、２１５、３１５及び４１５は、アドレス線と走査線との電位差に対応した電荷を、ダイオード１１２、２１２、３１２及び４１２を介して充電し、また、消去線６１に消去電圧が印加された場合に、上記充電された電荷を、ダイオード１１３、２１３、３１３及び４１３を介して放電する。コンデンサ１１５及び３１５は、それぞれ、ダイオード１１２及び３１２が導通状態となることにより、アドレス線７１及び７２ならびに走査線５１の電位に応じて定まる電圧を保持する第１コンデンサである。また、コンデンサ２１５及び４１５は、それぞれ、ダイオード２１２及び４１２が導通状態となることにより、アドレス線７１及び７２の電位ならびに走査線５１の電位に応じて定まる電圧を保持する第２コンデンサである。
【００４４】
ダイオード１１２は、走査線５１の電位に応じて導通状態となる第１スイッチ部であり、アノード電極がアドレス線７１に接続され、カソード電極がコンデンサ１１５の一方の電極に接続された第１のダイオード素子である。ダイオード３１２は、走査線５１の電位に応じて導通状態となる第１スイッチ部であり、アノード電極がアドレス線７２に接続され、カソード電極がコンデンサ３１５の一方の電極に接続された第１のダイオード素子である。
【００４５】
ダイオード２１２は、走査線５１の電位に応じて、ダイオード１１２とは排他的に導通状態となる第２スイッチ部であり、アノード電極が走査線５１に接続され、カソード電極がコンデンサ２１５の一方の電極に接続された第２のダイオード素子である。ダイオード４１２は、走査線５１の電位に応じて、ダイオード３１２とは排他的に導通状態となる第２スイッチ部であり、アノード電極が走査線５１に接続され、カソード電極がコンデンサ４１５の一方の電極に接続された第２のダイオード素子である。
【００４６】
ダイオード１１３は、アノード電極がコンデンサ１１５の一方の電極に接続され、カソード電極が消去線６１に接続された第３のダイオード素子であり、ダイオード３１３は、アノード電極がコンデンサ３１５の一方の電極に接続され、カソード電極が消去線６１に接続された第３のダイオード素子である。
【００４７】
ダイオード２１３は、アノード電極がコンデンサ２１５の一方の電極に接続され、カソード電極が消去線６１に接続された第４のダイオード素子であり、ダイオード４１３は、アノード電極がコンデンサ４１５の一方の電極に接続され、カソード電極が消去線６１に接続された第４のダイオード素子である。
【００４８】
消去線６１は、消去電圧が印加されることにより、コンデンサ１１５、２１５、３１５及び４１５に蓄積された電荷を放電する。言い換えると、消去線６１は、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧を消去するための制御線である。
【００４９】
なお、本実施の形態では、全ての画素に対し、一定の電源電圧が電源線８１を介して印加される。また、消去電圧は、全ての画素に対し、消去線６１を介して同じタイミングで印加される。よって、消去線６１及び電源線８１は、それぞれ、全画素にわたり共通線となっていてもよい。これにより、消去線制御回路６の駆動負荷が低減される。
【００５０】
上記接続関係及び構成要素により、アドレス線７１及び７２の電位が走査線５１の電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い場合、コンデンサ１１５及び３１５には、それぞれ、アドレス線７１及び７２と走査線５１との電位差に対応する電圧が保持される。また、アドレス線７１及び７２の電位が走査線５１の電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い場合、コンデンサ２１５及び４１５には、走査線５１とアドレス線７１及び７２との電位差に対応する電圧が保持される。このように、アドレス線の電位と走査線の電位とが、排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが実行される。上記書き込みが完了した後、走査線５１を所定の電位（例えば、ＧＮＤ電位）に設定することにより、ＴＦＴスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機ＥＬ素子が一斉発光する。
【００５１】
上記構成によれば、電圧書き込みのタイミングを制御するための走査線は、２画素行ごとに配置されればよく、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。
【００５２】
次に、走査線制御回路５について説明する。走査線制御回路５は、サブフィールド処理回路２からの制御信号により、書き込み期間において発光画素行を選択するための走査信号を、走査線を介して画素部に出力する。
【００５３】
図３は、本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。走査線制御回路５は、出力ラインである走査線５１〜５ｋに、それぞれ高電位パルスＶｓｃｎまたは低電位パルスＶＧＮＤを供給するための２つのＦＥＴスイッチをライン毎に配置した回路構成となっている。画素行数がｎである場合には、走査線制御回路５は、ｎ／２本の走査線５１〜５ｋを介して画素部１０に接続されている。各走査線には、走査線制御回路５の信号に応じて、任意の順序で２画素行毎に走査線５１〜５ｋに高電位パルスＶｓｃｎまたは低電位パルスＶＧＮＤを供給することが可能である。高電位パルスまたは低電位パルスを印加するタイミングについては、後述する。
【００５４】
図３に記載された回路において、例えば、走査線５１に低電位パルスＶＧＮＤを印加する場合には、走査線制御回路５は、ＦＥＴ５１４をＯＮ状態とし、ＦＥＴ５１３をＯＦＦ状態とする。また、走査線５１に高電位パルスＶｓｃｎを印加する場合には、走査線制御回路５は、ＦＥＴ５１３をＯＮ状態とし、ＦＥＴ５１４をＯＦＦ状態とする。また、ＦＥＴ５１３及びＦＥＴ５１４をともにＯＦＦ状態とした場合には、走査線５１はハイインピーダンス状態となり、電流径路を構成しない。すなわち、走査線制御回路５は、走査線ごとに配置された２つのＦＥＴのＯＮ状態及びＯＦＦ状態を選択することにより、走査線を、低電位パルスＶＧＮＤ状態、高電位パルスＶｓｃｎ状態、及びハイインピーダンス状態の３形態のうちいずれかの形態とすることが可能である。
【００５５】
次に、消去線制御回路６について説明する。消去線制御回路６は、サブフィールド処理回路２からの制御信号により、コンデンサ１１５、２１５、３１５及び４１５に保持された、信号電圧を消去するための消去電圧を、消去線を介してダイオード１１３、２１３、３１３及び４１３のカソード電極に出力する。
【００５６】
消去線制御回路６は、消去線６１に対し、走査線に印加される低電位パルス及びアドレス線に印加される低電位パルス以下の低電位、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１１５、２１５、３１５及び４１５の一方の電極から消去線６１へ向かって順方向電流が流れ、コンデンサ１１５、２１５、３１５及び４１５がリセットされる。また、リセットしない場合には、消去線制御回路６は、消去線６１に対し、例えば、走査線に印加される高電位パルスまたはアドレス線に印加される高電位パルス信号電圧よりも大きい正電圧を供給する。消去電圧パルスを印加するタイミングについては、後述する。
【００５７】
次に、データ線制御回路７について説明する。
【００５８】
図４は、本発明の表示装置が有するデータ線制御回路の内部回路図である。データ線制御回路７は、サブフィールド処理回路２からの制御信号により、書き込み期間において走査線制御回路５から出力される走査信号に同期して、ＴＦＴスイッチ１１４、２１４、３１４及び４１４の導通及び非導通を切り換えるためのアドレス電圧を、アドレス線７１または７２を介して、各画素に出力する。また、図４に示されるように、データ線制御回路７は、Ｒ画素、Ｇ画素、Ｂ画素に応じて、異なるアドレス電圧をアドレス線７１または７２を介して各画素に供給してもよい。例えば、画素１１Ａ及び画素２１ＡがＲ画素である場合、データ線制御回路７は、画素１１Ａに対して、走査線５１が低電位パルスＶＧＮＤ状態であるときに、スイッチＳＷ３ＡＲを導通させることによりアドレス電圧（ＶＲ）をアドレス線７１に供給する。また、走査線５１が高電位パルスＶｓｃｎ状態であるときに、スイッチＳＷ３ＢＲを導通させることによりアドレス電圧（−ＶＲ）をアドレス線７１に供給する。アドレス電圧を印加するタイミングについては、後述する。また、データ線制御回路７は、画素部１０の解像度に応じた画素列数ｍ本のアドレス線を同時に制御可能とするためのメモリ機能を有している。
【００５９】
＜表示装置の動作＞
以下、図２、図５及び図６Ａ〜図６Ｄを用いて、表示装置１の動作について述べる。図５は、本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。同図には、図２における画素１１Ａ及び１２Ａを３行目の画素行に属する画素、また、画素２１Ａ及び２２Ａを４行目の画素行に属する画素と仮定し、これら４画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。
【００６０】
［リセット動作］
まず、時刻ｔ０１〜時刻ｔ０２において、消去線制御回路６は、消去線６１に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路６は、消去線６１に対し、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１１５、２１５、３１５及び４１５の一方の電極から消去線６１へ向かってダイオード１１３、２１３、３１３及び４１３に順方向電流が流れ、コンデンサ１１５、２１５、３１５及び４１５がリセットされる。
【００６１】
図６Ａは、実施の形態１に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線６１にＬＯＷ電位が印加された場合、図６Ａに示されるように、コンデンサ１１５、２１５、３１５及び４１５→ダイオード１１３、２１３、３１３及び４１３→消去線６１の順に放電電流が流れ、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧が消去される。
【００６２】
上記時刻ｔ０１〜時刻ｔ０２における消去線制御回路６の動作は、書き込み動作の前に、消去線６１の電位を、走査線５１に印加される低電位及びアドレス線７１及び７２に印加される低電位以下の低電位とすることにより、コンデンサ１１５及びコンデンサ３１５に保持された電圧を消去する消去ステップに相当する。
【００６３】
［書き込み動作］
時刻ｔ０３において、走査線制御回路５は、ｎ型のＦＥＴ５１４のゲート電位をＬＯＷ電位としてＯＦＦ状態とし、またｐ型のＦＥＴ５１３のゲート電位が既にＨＩＧＨ電位でありＯＦＦ状態であることから、走査線５１は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。
【００６４】
次に、奇数画素行への書き込み動作が、奇数行順次に実行される。
【００６５】
例えば、時刻ｔ０４〜時刻ｔ０５において、走査線制御回路５は、３行目に属する画素への電圧書き込みを実行すべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、３行目の画素に対応するＨＩＧＨ電位、つまり、走査線５１の電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い高電位を、アドレス線７１及び７２に供給する。
【００６６】
これにより、コンデンサ１１５の一方の電極及び３１５の一方の電極には、それぞれ、アドレス線７１及び７２のＨＩＧＨ電位が、導通状態となったダイオード１１２及び３１２を介して印加され、また、コンデンサ１１５及び３１５の他方の電極には、走査線５１のＬＯＷ（ＧＮＤ）電位が印加されることから、コンデンサ１１５及び３１５には、アドレス線７１及び７２のＨＩＧＨ電位に対応した電圧が保持される。つまり、画素１１Ａ及び２１Ａへの書き込み動作が実行される。
【００６７】
図６Ｂは、実施の形態１に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＬＯＷ電位が印加され、アドレス線７１及び７１にＨＩＧＨ電位が印加された場合、図６Ｂに示されるように、アドレス線７１及び７２→ダイオード１１２及び３１２→コンデンサ１１５及び３１５の順に充電電流が流れ、コンデンサ１１５及び３１５に電圧が保持される。
【００６８】
上記時刻ｔ０４〜時刻ｔ０５における走査線制御回路５及びデータ線制御回路７の動作は、走査線５１の電位を低電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線７１及び７２の電位を、走査線５１の低電位に対してＴＦＴスイッチ１１４及び３１４の閾値電圧分よりも高い高電位とすることにより、ダイオード１１２及び３１２を導通状態にしてコンデンサ１１５及び３１５に電圧を保持させる第１電圧保持ステップに相当する。
【００６９】
時刻ｔ０５以降、上述した３行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、ＦＥＴのソース電位が確定しないため、当該奇数画素行への書き込み期間中には、有機ＥＬ素子は発光動作を開始しない。
【００７０】
次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。
【００７１】
例えば、時刻ｔ０６〜時刻ｔ０７において、走査線制御回路５は、４行目に属する画素への信号電圧書き込みを実行すべく、ＦＥＴ５１３のゲート電位をＬＯＷ電位としてＯＮ状態とし、走査線５１の電位をＨＩＧＨ（Ｖｓｃｎ）電位とする。一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、４行目の画素に対応するＬＯＷ（ＧＮＤ）電位、つまり、走査線５１のＨＩＧＨ電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い低電位を、アドレス線７１及び７２に供給する。
【００７２】
これにより、コンデンサ２１５の一方の電極及び４１５の一方の電極には、それぞれ、走査線５１のＨＩＧＨ（Ｖｓｃｎ）電位が、導通状態となったダイオード２１２及び４１２を介して印加され、また、コンデンサ２１５及び４１５の他方の電極には、アドレス線７１及び７２のＬＯＷ（ＧＮＤ）電位が印加されることから、コンデンサ２１５及び４１５には、走査線のＨＩＧＨ電位に対応した電圧が保持される。つまり、画素１１Ａ及び２１Ａへの書き込み動作が実行される。
【００７３】
図６Ｃは、実施の形態１に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＨＩＧＨ電位が印加され、アドレス線７１及び７１にＬＯＷ電位が印加された場合、図６Ｃに示されるように、走査線５１→ダイオード２１２及び４１２→コンデンサ２１５及び４１５の順に充電電流が流れ、コンデンサ２１５及び４１５に電圧が保持される。
【００７４】
上記時刻ｔ０６〜時刻ｔ０７における走査線制御回路５及びデータ線制御回路７の動作は、走査線５１の電位を高電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線７１及び７２の電位を、走査線５１の高電位に対してＴＦＴスイッチ２１４及び４１４の閾値電圧分よりも低い低電位とすることにより、ダイオード２１２及び４１２を導通状態にしてコンデンサ２１５及び４１５に電圧を保持させる第２電圧保持ステップに相当する。
【００７５】
時刻ｔ０７以降、上述した４行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。なお、この間、書き込み動作中でない画素行の走査線は、ハイインピーダンス状態に設定されている。従って、書き込みが完了した画素であっても、ＴＦＴスイッチのゲート電位が確定しないため、当該偶数画素行への書き込み期間中には、有機ＥＬ素子は発光動作を開始しない。
【００７６】
なお、奇数行への書き込み時に印加されるアドレス線７１及び７２のＨＩＧＨ電位とＧＮＤ電位との電位差、及び、偶数行への書き込み時に印加される走査線のＨＩＧＨ電位（Ｖｓｃｎ）とＧＮＤ電位との電位差は、ＴＦＴスイッチの閾値電圧よりも大きいことが条件である。
【００７７】
［発光動作］
次に、時刻ｔ０８において、走査線制御回路５は、全画素を一斉に発光させるべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。同様にして、他の走査線の電位もＬＯＷ電位とする。また、全てのアドレス線をＬＯＷ電位とする。
【００７８】
これにより、奇数画素行の画素が有するＴＦＴスイッチのソース電位、及び、偶数画素行の画素が有するＴＦＴスイッチのゲート電位が確定し、閾値電圧以上の電圧が保持されているコンデンサを有する画素のＴＦＴスイッチはオン状態となる。よって、奇数画素行においては、電源線８１→定電流源→有機ＥＬ素子→オン状態のＴＦＴスイッチ→ＬＯＷ電位である走査線という経路で発光電流が流れる。また、偶数画素行においては、電源線８１→定電流源→有機ＥＬ素子→オン状態のＴＦＴスイッチ→ＬＯＷ電位であるアドレス線という経路で発光電流が流れる。
【００７９】
図６Ｄは、実施の形態１に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線５１、アドレス線７１及び７２にＬＯＷ電位が印加された場合、図６Ｄに示されるように、電源線８１→定電流源１１６、２１６、３１６及び４１６→有機ＥＬ素子１１１、２１１、３１１及び４１１→ＴＦＴスイッチ１１４、２１４、３１４及び４１４→走査線５１またはアドレス線７１及び７２の順に発光電流が流れ、有機ＥＬ素子１１１、２１１、３１１及び４１１が一斉発光する。
【００８０】
上記時刻ｔ０８〜時刻ｔ０９における走査線制御回路５及びデータ線制御回路７の動作は、上記書き込み動作の後、走査線５１及びアドレス線７１及び７２を低電位とすることにより、コンデンサ１１５、２１５、３１５及び４１５に保持された電圧に応じてＴＦＴスイッチ１１４、２１４、３１４及び４１４を導通状態にして有機ＥＬ素子１１１、２１１、３１１及び４１１を一斉発光させる発光ステップに相当する。
【００８１】
上述した時刻ｔ０１〜時刻ｔ０９におけるリセット期間、書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。すなわち、例えば、第１サブフィールドの発光期間を１μ秒、第２サブフィールドの発光期間を２μ秒、第３サブフィールドの発光期間を４μ秒、第４サブフィールドの発光期間を８μ秒、・・・、第９サブフィールドの発光期間を２５６μ秒とし、第１〜９サブフィールドを組み合わせることにより、階調表示を行う。具体的には、以下の通りである。０階調は、すべてのサブフィールドにおいて発光させない。１階調は第１サブフィールド（１μ秒）のみ発光させる。２階調は第２サブフィールド（２μ秒）のみ発光させる。３階調は（第１＋第２）サブフィールド（１μ秒＋２μ秒＝３μ秒）を発光させる。４階調は第３サブフィールド（４μ秒）のみ発光させる。５階調は（第１＋第３）サブフィールド（１μ秒＋４μ秒＝５μ秒）を発光させる。６階調は（第２＋第３）サブフィールド（２μ秒＋４μ秒＝６μ秒）を発光させる。７階調は（第１＋第２＋第３）サブフィールド（１μ秒＋２μ秒＋４μ秒＝７μ秒）を発光させる。８階調は第４サブフィールド（８μ秒）のみ発光させる。このようにして、各０〜５１１階調を表示する。
【００８２】
上記サブフィールド期間を組み合わせた階調表示を、１フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。
【００８３】
以上のように、本発明の表示装置の駆動方法によれば、１本の走査線で２画素行分の画素を駆動することにより、１画素行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。
【００８４】
（実施の形態２）
本実施の形態に係る表示装置の画素回路は、実施の形態１に係る表示装置の画素回路と比較して、スイッチ部の構成要素としてダイオードを使用せずにＴＦＴスイッチを使用した点が回路構成として異なるが、走査線電位を奇数画素行と偶数画素行とで排他的に制御し、アドレス線及び走査線の電位に応じて定まる電圧を保持することにより書き込みを実行する基本動作は同じである。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明する。
【００８５】
＜表示装置の構成＞
図７は、本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。図７に記載された画素部は、隣接する４つの画素１１Ｂ、１２Ｂ、２１Ｂ及び２２Ｂと、画素列ごとに配置されたアドレス線９１及び９２と、２画素行ごとに配置された走査線５１と、各画素に対応して格子状に配置された電源線８１及び消去線６２とを備える。
【００８６】
画素１１Ｂは、上記複数の画素のうち、走査線５１とアドレス線９１との交点に対応する２画素のうちの第１の画素であり、画素１２Ｂは、上記複数の画素のうち、走査線５１とアドレス線９２との交点に対応する２画素のうちの第１の画素である。また、画素２１Ｂは、上記複数の画素のうち、走査線５１とアドレス線９１との交点に対応する２画素のうちの、画素１１Ｂの属する画素行と異なる画素行に配置された第２の画素であり、画素２２Ｂは、上記複数の画素のうち、走査線５１とアドレス線９２との交点に対応する２画素のうちの、画素１２Ｂの属する画素行と異なる画素行に配置された第２の画素である。
【００８７】
また、画素部が有する複数の画素は、全て同じ回路素子を有しており、例えば、図７に記載された画素１１Ｂは、有機ＥＬ素子１２１と、ＴＦＴスイッチ１２２、１２３及び１２４と、コンデンサ１２５と、定電流源１２６とを備える。
【００８８】
ここで、画素１１Ｂ〜２２Ｂの各構成要素及びそれらの接続関係を説明する。
【００８９】
まず、画素１１Ｂ〜２２Ｂに共通した接続関係を、画素１１Ｂを例にして説明する。
【００９０】
有機ＥＬ素子１２１のアノード電極は、ｎ型のＴＦＴスイッチ１２４のソース電極に接続され、カソード電極は接地されている。
【００９１】
ＴＦＴスイッチ１２４のドレイン電極は定電流源１２６を介して電源線８２に接続され、ゲート電極はｎ型のＴＦＴスイッチ１２３のソース電極に接続されている。
【００９２】
ＴＦＴスイッチ１２３のドレイン電極はｐ型のＴＦＴスイッチ１２２のドレイン電極に接続され、ゲート電極はアドレス線９１に接続されている。
【００９３】
コンデンサ１２５は、ＴＦＴスイッチ１２４のゲート電極及びソース電極に接続され、さらに、全画素共通の消去線６２に接続されている。
【００９４】
さらに、同一の奇数画素行に配置された画素１１Ｂ及び１２Ｂでは、ＴＦＴスイッチ１２２及び３２２のソース電極は電源線８２に接続され、ゲート電極は走査線５１に接続されている。
【００９５】
一方、同一の偶数画素行に配置された画素２１Ｂ及び２２Ｂでは、ＴＦＴスイッチ２２２及び４２２のソース電極は走査線５１に接続され、ゲート電極はバイアス電位Ｖｂを有するバイアス端子に接続されている。
【００９６】
次に、画素１１Ｂ〜２２Ｂの各構成要素を説明する。
【００９７】
有機ＥＬ素子１２１及び３２１は、それぞれ、アノード電極がＴＦＴスイッチ１２４及び３２４のソース電極に接続され、カソード電極が接地された第１発光素子である。有機ＥＬ素子２２１及び４２１は、それぞれ、アノード電極がＴＦＴスイッチ２２４及び４２４のソース電極に接続され、カソード電極が接地された第２発光素子である。
【００９８】
ＴＦＴスイッチ１２２、２２２、３２２及び４２２は、例えば、ｐ型のＭＯＳＦＥＴであり、ソース電位に対するゲート電位が閾値電圧分より小さい場合にドレイン−ソース間を導通状態とするローアクティブ素子である。
【００９９】
ＴＦＴスイッチ１２３、２２３、３２３及び４２３は、例えば、ｎ型のＭＯＳＦＥＴであり、ソース電位に対するゲート電位が閾値電圧分より大きい場合にドレイン−ソース間を導通状態とするハイアクティブ素子である。
【０１００】
ＴＦＴスイッチ１２２及び３２２は、ゲート電極が走査線５１に接続され、ソース電極が第１電源線である電源線８２に接続された第３スイッチトランジスタである。
【０１０１】
ＴＦＴスイッチ１２３及び３２３は、それぞれ、ゲート電極がアドレス線９１及び９２に接続され、ソース電極がコンデンサ１２５及び３２５の一方の電極に接続され、ドレイン電極がＴＦＴスイッチ１２２及び３２２のドレイン電極と接続された第４スイッチトランジスタである。
【０１０２】
ＴＦＴスイッチ１２２とＴＦＴスイッチ１２３とは、走査線５１の電位に応じて導通状態となる第１スイッチ部を構成する。また、ＴＦＴスイッチ３２２とＴＦＴスイッチ３２３とは、走査線５１の電位に応じて導通状態となる第１スイッチ部を構成する。
【０１０３】
ＴＦＴスイッチ２２２及び４２２は、ゲート電極がバイアス電位Ｖｂを有するバイアス端子に接続され、ソース電極が走査線５１に接続された第５スイッチトランジスタである。
【０１０４】
ＴＦＴスイッチ２２３及び４２３は、それぞれ、ゲート電極がアドレス線９１及び９２に接続され、ソース電極がコンデンサ２２５及び４２５の一方の電極に接続され、ドレイン電極がＴＦＴスイッチ２２２及び４２２のドレイン電極と接続された第６スイッチトランジスタである。
【０１０５】
ＴＦＴスイッチ２２２と２２３とは、走査線５１の電位に応じて、上記第１スイッチ部とは排他的に導通状態となる第２スイッチ部を構成する。また、ＴＦＴスイッチ４２２と４２３とは、走査線５１の電位に応じて、上記第１スイッチ部とは排他的に導通状態となる第２スイッチ部を構成する。
【０１０６】
ＴＦＴスイッチ１２４及び３２４のゲート電極は、それぞれ、コンデンサ１２５及び３２５の一方の電極に接続され、ドレイン電極は電源ＶＤＤに接続され、ソース電極はコンデンサ１２５及び３２５の他方の電極に接続された第１スイッチトランジスタである。
【０１０７】
ＴＦＴスイッチ２２４及び４２４のゲート電極は、それぞれ、コンデンサ２２５及び４２５の一方の電極に接続され、ドレイン電極は第２電源線ＶＤＤに接続され、ソース電極はコンデンサ２２５及び４２５の他方の電極に接続された第２スイッチトランジスタである。
【０１０８】
コンデンサ１２５及び３２５は、電源線８２の電位（例えば１０Ｖ）に対応した電荷を、ＴＦＴスイッチ１２２及び１２３ならびに３２２及び３２３を介して充電し、また、消去線６２を介して放電する。
【０１０９】
コンデンサ２２５及び４２５は、走査線５１のＨＩＧＨ電位（例えば１０Ｖ）に対応した電荷を、ＴＦＴスイッチ２２２及び２２３ならびに４２２及び４２３を介して充電し、また、消去線６２を介して放電する。
【０１１０】
コンデンサ１２５及び３２５は、それぞれ、第１スイッチ部が導通状態となることにより、アドレス線９１及び９２、走査線５１ならびに電源線８２の電位に応じて定まる電圧を保持する第１コンデンサである。また、コンデンサ２２５及び４２５は、それぞれ、第２スイッチ部が導通状態となることにより、アドレス線９１及び９２、ならびに走査線５１の電位に応じて定まる電圧を保持する第２コンデンサである。
【０１１１】
消去線６２は、通常はハイインピーダンス状態に設定されており、消去動作時のみＬＯＷ電位（例えば０Ｖ）が印加されることにより、コンデンサ１２５、２２５、３２５及び４２５に蓄積された電荷を放電する。
【０１１２】
また、定電流源１２６、２２６、３２６及び４２６が接続されている電源ＶＤＤと電源線８２とが共有されていてもよい。
【０１１３】
上記接続関係及び構成要素により、走査線５１の電位が電源線８２の電源電位に対してＴＦＴスイッチ１２２及び３２２の閾値電圧分よりも十分低いＬＯＷ電位の場合、ローアクティブ動作するＴＦＴスイッチ１２２及び３２２がソース→ドレインへと導通する。この状態でアドレス線９１及び９２の電位が接地電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い高電位である場合、ＴＦＴスイッチ１２３及び３２３の導通により、コンデンサ１２５及び３２５には、それぞれ、電源線８２の電源電位に対応する電圧が保持される。
【０１１４】
また、走査線５１の電位がバイアス電位Ｖｂに対してＴＦＴスイッチ２２２及び４２２の閾値電圧分よりも十分高い高電位の場合、ローアクティブ動作するＴＦＴスイッチ２２２及び４２２がソース→ドレインへと導通する。この状態でアドレス線９１及び９２の電位が接地電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い高電位である場合、ＴＦＴスイッチ２２３及び４２３の導通により、コンデンサ２２５及び４２５には、それぞれ、走査線５１のＨＩＧＨ電位に対応する電圧が保持される。
【０１１５】
このように、走査線の電位が、奇数画素行と偶数画素行とで排他的に制御されることにより、奇数画素行への電圧書き込みの後、偶数画素行への電圧書き込みが行順次に実行される。上記書き込みが完了した後、走査線５１、アドレス線９１及び９２をＬＯＷ電位に設定することにより、ＴＦＴスイッチの閾値電圧以上の電圧がコンデンサに保持されている画素の有機ＥＬ素子が一斉発光する。
【０１１６】
上記構成によれば、信号電圧の書き込みタイミングを制御するための走査線は、２画素行ごとに配置されればよいので、配線数を削減することができる。よって、配線による損失を低減できる。また、高精細化も可能となる。また、実施の形態１と比較して、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【０１１７】
＜表示装置の動作＞
以下、図７、図８及び図９Ａ〜図９Ｄを用いて、本実施の形態に係る表示装置の動作について述べる。図８は、本発明の実施の形態２に係る表示装置の駆動タイミングチャートである。同図には、図７における画素１１Ｂ及び１２Ｂを３行目の画素行に属する画素、また、画素２１Ｂ及び２２Ｂを４行目の画素行に属する画素と仮定し、これら４画素を、所定のサブフィールド期間において、全て発光させた場合を例示している。
【０１１８】
［リセット動作］
まず、時刻ｔ２１〜時刻ｔ２２において、消去線制御回路６は、消去線６２に対し消去電圧を供給し、全ての画素が有するコンデンサをリセットする。消去線制御回路６は、消去線６２に対し、例えば、ＧＮＤ電位を消去電圧として供給する。これにより、信号電圧が保持されているコンデンサ１２５、２２５、３２５及び４２５の一方の電極から消去線６２を介して消去線制御回路６の方向へ放電電流が流れ、コンデンサ１２５、２２５、３２５及び４２５がリセットされる。
【０１１９】
また、この期間において、データ線制御回路７は、アドレス線９１及び９２に対し、ＬＯＷ電位を供給する。これにより、ＴＦＴスイッチ１２３、２２３、３２３及び４２３のゲート−ソース間には、閾値電圧よりも小さい電圧が印加されているので、ドレイン−ソースは非導通状態となる。
【０１２０】
図９Ａは、実施の形態２に係る画素のリセット動作を説明する状態遷移図である。すなわち、消去線６２にＬＯＷ電位が印加された場合、図９Ａに示されるように、コンデンサ１２５、２２５、３２５及び４２５→消去線６２の順に放電電流が流れ、コンデンサ１２５、２２５、３２５及び４２５に保持された電圧が消去される。
【０１２１】
上記時刻ｔ２１〜時刻ｔ２２における消去線制御回路６の動作は、書き込み動作の前に、アドレス線９１及び９２の電位を、ＴＦＴスイッチ１２３、２２３、３２３及び４２３のソース電位に対してＴＦＴスイッチ１２３、２２３、３２３及び４２３の閾値電圧よりも低くすることによりＴＦＴスイッチ１２３、２２３、３２３及び４２３を非導通とした状態で、消去線６２の電位を、アドレス線９１及び９２の低電位以下の低電位とすることによりコンデンサ１２５、２２５、３２５及び４２５に保持された電圧を消去する消去ステップに相当する。
【０１２２】
なお、上述したリセット期間以外の期間では、消去線制御回路６は、消去線６２の電位を、ハイインピーダンス状態としている。
【０１２３】
［書き込み動作］
時刻ｔ２３において、走査線制御回路５は、ｎ型のＦＥＴ５１４のゲート電位をＬＯＷ電位としてＯＦＦ状態とし、またｐ型のＦＥＴ５１３のゲート電位が既にＨＩＧＨ電位でありＯＦＦ状態であることから、走査線５１は、ハイインピーダンス状態となる。これにより、画素が有するコンデンサへ信号を書き込むための準備が完了する。
【０１２４】
次に、奇数画素行への書き込み動作が、奇数行順次に実行される。
【０１２５】
例えば、時刻ｔ２４〜時刻ｔ２５において、走査線制御回路５は、３行目に属する画素への電圧書き込みを実行すべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。これにより、ＴＦＴスイッチ１２２及び３２２のゲート電極には当該ＬＯＷ電位（ＧＮＤ）が印加される。また、ＴＦＴスイッチ１２２及び３２２のソース電極には電源電位（１０Ｖ）が印加される。そうすると、ＴＦＴスイッチ１２２及び３２２のゲート−ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。
【０１２６】
一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、３行目の画素に対応するＨＩＧＨ電位、つまり、ＧＮＤ電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い電位を、アドレス線９１及び９２に供給する。これにより、ＴＦＴスイッチ１２３及び３２３のゲート電極には当該ＨＩＧＨ電位が印加される。そうすると、ＴＦＴスイッチ１２３及び３２３のゲート−ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン−ソースが導通状態となる。
【０１２７】
上記ＴＦＴスイッチ１２２及び３２２ならびにＴＦＴスイッチ１２３及び３２３の導通状態により、コンデンサ１２５及び３２５には、アドレス線９１及び９２のＨＩＧＨ電位、走査線５１のＬＯＷ電位ならびに電源線８２の電源電位に応じて定まる電圧が保持される。つまり、画素１１Ｂ及び１２Ｂへの書き込み動作が実行される。
【０１２８】
図９Ｂは、実施の形態２に係る奇数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＬＯＷ電位が印加され、アドレス線９１及び９１にＨＩＧＨ電位が印加された場合、図９Ｂに示されるように、電源線８２→ＴＦＴスイッチ１２２及び３２２→ＴＦＴスイッチ１２３及び３２３→コンデンサ１２５及び３２５の順に充電電流が流れ、コンデンサ１２５及び３２５に電圧が保持される。
【０１２９】
上記時刻ｔ２４〜時刻ｔ２５におけるデータ線制御回路７及び走査線制御回路５の動作は、走査線５１の電位を、電源線８２の電源電位に対してＴＦＴスイッチ１２２及び３２２の閾値電圧分よりも低い走査線低電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線９１及び９２の電位を、接地電位に対してＴＦＴスイッチ１２４及び３２４の閾値電圧分よりも高い高電位とすることにより、ＴＦＴスイッチ１２２、１２３、３２２及び３２３を導通状態にして、電源線８２からコンデンサ１２５及び３２５に電圧を保持させる第１電圧保持ステップに相当する。
【０１３０】
時刻ｔ２５以降、上述した３行目の画素行における書き込み動作と同様に、奇数画素行への書き込み動作を奇数行順次に実行する。
【０１３１】
次に、奇数画素行への書き込み動作が終了すると、偶数画素行への書き込み動作が実行される。
【０１３２】
例えば、時刻ｔ２６〜時刻ｔ２７において、走査線制御回路５は、４行目に属する画素への信号電圧書き込みを実行すべく、ＦＥＴ５１３のゲート電位をＬＯＷ電位としてＯＮ状態とし、走査線５１の電位をＨＩＧＨ（Ｖｓｃｎ）電位とする。これにより、ＴＦＴスイッチ２２２及び４２２のソース電極には当該ＨＩＧＨ電位（Ｖｓｃｎ、例えば１０Ｖ）が印加される。また、ＴＦＴスイッチ２２２及び４２２のゲート電極にはバイアス電位（例えば、５Ｖ）が印加される。そうすると、ＴＦＴスイッチ２２２及び４２２のゲート−ソース間には、絶対値が閾値電圧よりも十分大きな負電圧が印加されているので、ソース→ドレインへと電流が流れ得る状態となる。
【０１３３】
一方、データ線制御回路７は、走査線制御回路５の上記動作と同期して、４行目の画素に対応するＨＩＧＨ電位、つまり、ＧＮＤ電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い電位を、アドレス線９１及び９２に供給する。これにより、ＴＦＴスイッチ２２３及び４２３のゲート電極には当該ＨＩＧＨ電位が印加される。そうすると、ＴＦＴスイッチ２２３及び４２３のゲート−ソース間には、閾値電圧よりも十分大きな正電圧が印加されているので、ドレイン−ソースが導通状態となる。
【０１３４】
上記ＴＦＴスイッチ２２２及び４２２ならびにＴＦＴスイッチ２２３及び４２３の導通状態により、コンデンサ２２５及び４２５には、アドレス線９１及び９２のＨＩＧＨ電位ならびに走査線５１のＨＩＧＨ電位に応じて定まる電圧が保持される。つまり、画素２１Ｂ及び２２Ｂへの書き込み動作が実行される。
【０１３５】
図９Ｃは、実施の形態２に係る偶数行画素の書き込み動作を説明する状態遷移図である。すなわち、走査線５１にＨＩＧＨ電位が印加され、アドレス線９１及び９１にＨＩＧＨ電位が印加された場合、図９Ｃに示されるように、走査線５１→ＴＦＴスイッチ２２２及び４２２→ＴＦＴスイッチ２２３及び４２３→コンデンサ２２５及び４２５の順に充電電流が流れ、コンデンサ２２５及び４２５に電圧が保持される。
【０１３６】
上記時刻ｔ２６〜時刻ｔ２７におけるデータ線制御回路７及び走査線制御回路５の動作は、走査線５１の電位を、バイアス電位Ｖｂに対してＴＦＴスイッチ２２２及び４２２の閾値電圧分よりも高い高電位とし、走査線５１以外の走査線をハイインピーダンス状態とし、アドレス線９１及び９２の電位を、接地電位に対してＴＦＴスイッチ２２４及び４２４の閾値電圧分よりも高い高電位とすることにより、ＴＦＴスイッチ２２２、２２３、４２２及び４２３を導通状態にして走査線５１からコンデンサ２２５及び４２５に電圧を保持させる第２電圧保持ステップに相当する。
【０１３７】
時刻ｔ２７以降、上述した４行目の画素行における書き込み動作と同様に、偶数画素行への書き込み動作を偶数行順次に実行する。
【０１３８】
［発光動作］
次に、時刻ｔ２８において、走査線制御回路５は、全画素を一斉に発光させるべく、ＦＥＴ５１４のゲート電位をＨＩＧＨ電位としてＯＮ状態とし、走査線５１の電位をＬＯＷ（ＧＮＤ）電位とする。同様にして、他の走査線の電位もＬＯＷ電位とする。
【０１３９】
これにより、全画素において、電源ＶＤＤ→定電流源→オン状態のＴＦＴスイッチ→有機ＥＬ素子→接地端子という経路で発光電流が流れる。
【０１４０】
図９Ｄは、実施の形態２に係る画素の発光動作を説明する状態遷移図である。すなわち、走査線５１、アドレス線９１及び９２にＬＯＷ電位が印加された場合、図９Ｄに示されるように、電源ＶＤＤ→定電流源１２６、２２６、３２６及び４２６→ＴＦＴスイッチ１２４、２２４、３２４及び４２４→有機ＥＬ素子１２１、２２１、３２１及び４２１→接地端子の順に発光電流が流れ、有機ＥＬ素子１２１、２２１、３２１及び４２１が一斉発光する。
【０１４１】
上述した時刻ｔ２１〜時刻ｔ２９における書き込み動作及び発光動作の期間は、サブフィールド期間であり、デジタル階調制御は、上記サブフィールド期間を複数繰り返すことにより実行される。上記サブフィールド期間を組み合わせた階調表示を、１フレームの間に実行して画像を作り出す。なお、奇数画素行及び偶数画素行の書き込み順序は、逆でも構わない。
【０１４２】
以上のように、本実施の形態に係る表示装置の駆動方法によれば、１本の走査線で２行の画素を駆動することにより、１行ごとに走査線が配置された従来の表示装置に比べて、配線数及び配線に必要な面積を削減することができる。また、電極抵抗及び電極浮遊容量を削減できるので、配線による損失を低減できる。また、高精細化が容易になる。さらに、実施の形態１と比較して、スイッチ部を、ダイオードを使用せずにＴＦＴで構成しているので、製造工程が簡略化できる。
【０１４３】
以上、本発明に係る表示装置及びその駆動方法について実施に形態１及び２に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態１及び２に限定されるものではない。実施の形態１及び２に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０１４４】
なお、実施の形態１及び２では、発光素子として有機ＥＬ素子を用いているが、当該発光素子は電流駆動型の発光素子であればよく、例えば、無機ＥＬ素子であってもよい。
【産業上の利用可能性】
【０１４５】
本発明の表示装置及びその駆動方法は、特に、デジタル階調制御方式で輝度を変動させるアクティブ型ディスプレイに有用であり、壁掛けテレビや大型モニタ等に有用である。
【符号の説明】
【０１４６】
１ 表示装置
２ サブフィールド処理回路
３ 電源線制御回路
５ 走査線制御回路
６ 消去線制御回路
７ データ線制御回路
１０ 画素部
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、２１Ａ、２１Ｂ、２２Ａ、２２Ｂ、９００ 画素
５１、９１３ 走査線
６１、６２、９１５ 消去線
７１、７２、９１、９２ アドレス線
８１、８２、９１６ 電源線
１１１、１２１、２１１、２２１、３１１、３２１、４１１、４２１、９０４ 有機ＥＬ素子
１１２、１１３、２１２、２１３、３１２、３１３、４１２、４１３ ダイオード
１１４、１２２、１２３、１２４、２１４、２２２、２２３、２２４、３１４、３２２、３２３、３２４、４１４、４２２、４２３、４２４ ＴＦＴスイッチ
１１５、１２５、２１５、２２５、３１５、３２５、４１５、４２５、９０５ コンデンサ
１１６、１２６、２１６、２２６、３１６、３２６、４１６、４２６ 定電流源
５１３、５１４ ＦＥＴ
９０１ データ書き込み用トランジスタ
９０２ 駆動トランジスタ
９０３ 消去用トランジスタ
９１４ データ線
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素と、
２画素行ごとに配置された走査線と、
画素列ごとに配置されたアドレス線とを備え、
前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する２画素のうちの第１の画素は、
前記走査線の電位に応じて導通状態となる第１スイッチ部と、
前記第１スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第１コンデンサと、
前記第１コンデンサに保持された電圧に応じて発光電流を流す第１スイッチトランジスタと、
前記発光電流が流れることにより発光する第１発光素子とを備え、
前記複数の画素のうち、前記交点に対応する２画素のうちの、前記第１の画素の属する画素行と異なる画素行に配置された第２の画素は、
前記走査線の電位に応じて、前記第１スイッチ部とは排他的に導通状態となる第２スイッチ部と、
前記第２スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第２コンデンサと、
前記第２コンデンサに保持された電圧に応じて発光電流を流す第２スイッチトランジスタと、
前記発光電流が流れることにより発光する第２発光素子とを備える
表示装置。
【請求項２】
前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極に接続された第１のダイオード素子であり、
前記第１コンデンサの他方の電極は前記走査線に接続され、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、
前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間に直列に挿入されており、
前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極に接続された第２のダイオード素子であり、
前記第２コンデンサの他方の電極は、前記アドレス線に接続され、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、
前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間に直列に挿入されている
請求項１に記載の表示装置。
【請求項３】
さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、
前記駆動部は、
前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、
前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させ、
前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を発光させる
請求項２に記載の表示装置。
【請求項４】
さらに、
前記第１コンデンサ及び第２コンデンサに保持された電圧を消去するための消去線を備え、
前記第１画素は、さらに、
アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、
前記第２画素は、さらに、
アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備える
請求項２または３に記載の表示装置。
【請求項５】
前記駆動部は、
前記第１コンデンサ及び前記第２コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とする
請求項４に記載の表示装置。
【請求項６】
前記第１スイッチ部は、
ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、
前記第２スイッチ部は、
ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、
前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、
前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されている
請求項１に記載の表示装置。
【請求項７】
さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、
前記駆動部は、
前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、
前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させる
請求項６に記載の表示装置。
【請求項８】
さらに、
前記第１コンデンサの一方の電極及び第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備える
請求項６または７に記載の表示装置。
【請求項９】
前記駆動部は、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧分よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位とする
請求項８に記載の表示装置。
【請求項１０】
前記第１発光素子及び前記第２発光素子は、有機ＥＬ素子である
請求項１〜９のうちいずれか１項に記載の表示装置。
【請求項１１】
前記第１発光素子及び前記第２発光素子は、無機ＥＬ素子である
請求項１〜９のうちいずれか１項に記載の表示装置。
【請求項１２】
複数の画素が行列状に配置された表示装置の駆動方法であって、
前記複数の画素のうち、２画素行ごとに配置された走査線のうち一の走査線と画素列ごとに配置されたアドレス線のうち一のアドレス線との交点に配置された第１画素は、
前記走査線の電位に応じて導通状態となる第１スイッチ部と、
前記アドレス線の電位に対応した電圧を保持する第１コンデンサと、
前記第１コンデンサに保持された電圧に応じて導通状態となる第１スイッチトランジスタと、
前記第１スイッチトランジスタが導通状態となることにより発光する第１発光素子とを備え、
前記複数の画素のうち、前記交点であって前記第１画素の属する画素行と異なる画素行に配置された第２画素は、
前記走査線の電位に応じて導通状態となる第２スイッチ部と、
前記アドレス線の電位に対応した電圧を保持する第２コンデンサと、
前記第２コンデンサに保持された電圧に応じて導通状態となる第２スイッチトランジスタと、
前記第２スイッチトランジスタが導通状態となることにより発光する第２発光素子とを備え、
前記走査線の電位を低電位とすることにより、前記第１スイッチ部を導通状態にして前記第１コンデンサに前記電圧を保持させる第１電圧保持ステップと、
前記走査線の電位を高電位とすることにより、前記第２スイッチ部を導通状態にして前記第２コンデンサに前記電圧を保持させる第２電圧保持ステップと、
前記第１電圧保持ステップ及び前記第２電圧保持ステップの後、前記走査線及び前記アドレス線を低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を一斉発光させる発光ステップとを含む
表示装置の駆動方法。
【請求項１３】
前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極の接続された第１のダイオード素子であり、
前記第１コンデンサの他方の電極は前記走査線に接続され、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、
前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間、または、前記第１スイッチトランジスタのドレイン電極と前記走査線との間に直列に挿入されており、
前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極の接続された第２のダイオード素子であり、
前記第２コンデンサの他方の電極は前記アドレス線に接続され、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、
前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間、または、前記第２スイッチトランジスタのドレイン電極と前記アドレス線との間に直列に挿入されており、
前記第１電圧保持ステップでは、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、
前記第２電圧保持ステップでは、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させる
請求項１２に記載の表示装置の駆動方法。
【請求項１４】
さらに、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備え、
前記第１画素は、さらに、
アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、
前記第２画素は、さらに、
アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備え、
さらに、前記第１電圧保持ステップ及び前記第２電圧保持ステップの前に、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する消去ステップを含む
請求項１３に記載の表示装置の駆動方法。
【請求項１５】
前記第１スイッチ部は、
ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、
前記第２スイッチ部は、
ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、
前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、
前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第１電圧保持ステップでは、前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、
前記第２電圧保持ステップでは、前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させる
請求項１２に記載の表示装置の駆動方法。
【請求項１６】
さらに、
前記第１コンデンサの一方の電極及び前記第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備え、
さらに、前記第１電圧保持ステップ及び前記第２電圧保持ステップの前に、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記走査線低電位とすることにより前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する消去ステップを含む
請求項１５に記載の表示装置の駆動方法。
【請求項１７】
前記第１電圧保持ステップ、前記第２電圧保持ステップ及び発光ステップでは、前記消去線の電位を、ハイインピーダンス状態とする
請求項１６に記載の表示装置の駆動方法。
【請求項１】
行列状に配置された複数の画素と、
２画素行ごとに配置された走査線と、
画素列ごとに配置されたアドレス線とを備え、
前記複数の画素のうち、一の前記走査線と一の前記アドレス線との交点に対応する２画素のうちの第１の画素は、
前記走査線の電位に応じて導通状態となる第１スイッチ部と、
前記第１スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第１コンデンサと、
前記第１コンデンサに保持された電圧に応じて発光電流を流す第１スイッチトランジスタと、
前記発光電流が流れることにより発光する第１発光素子とを備え、
前記複数の画素のうち、前記交点に対応する２画素のうちの、前記第１の画素の属する画素行と異なる画素行に配置された第２の画素は、
前記走査線の電位に応じて、前記第１スイッチ部とは排他的に導通状態となる第２スイッチ部と、
前記第２スイッチ部が導通状態となることにより前記アドレス線及び前記走査線の電位に応じて定まる電圧を保持する第２コンデンサと、
前記第２コンデンサに保持された電圧に応じて発光電流を流す第２スイッチトランジスタと、
前記発光電流が流れることにより発光する第２発光素子とを備える
表示装置。
【請求項２】
前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極に接続された第１のダイオード素子であり、
前記第１コンデンサの他方の電極は前記走査線に接続され、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、
前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間に直列に挿入されており、
前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極に接続された第２のダイオード素子であり、
前記第２コンデンサの他方の電極は、前記アドレス線に接続され、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、
前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間に直列に挿入されている
請求項１に記載の表示装置。
【請求項３】
さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、
前記駆動部は、
前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、
前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い電位であるアドレス線低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させ、
前記走査線を前記低電位とし、前記アドレス線を前記アドレス線低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を発光させる
請求項２に記載の表示装置。
【請求項４】
さらに、
前記第１コンデンサ及び第２コンデンサに保持された電圧を消去するための消去線を備え、
前記第１画素は、さらに、
アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、
前記第２画素は、さらに、
アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備える
請求項２または３に記載の表示装置。
【請求項５】
前記駆動部は、
前記第１コンデンサ及び前記第２コンデンサに電圧を保持させる場合には、前記消去線の電位を高電位とし、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とする
請求項４に記載の表示装置。
【請求項６】
前記第１スイッチ部は、
ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、
前記第２スイッチ部は、
ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、
前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、
前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されている
請求項１に記載の表示装置。
【請求項７】
さらに、前記走査線及び前記アドレス線の電位を制御する駆動部を備え、
前記駆動部は、
前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、
前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させる
請求項６に記載の表示装置。
【請求項８】
さらに、
前記第１コンデンサの一方の電極及び第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備える
請求項６または７に記載の表示装置。
【請求項９】
前記駆動部は、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する場合には、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧分よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧分よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記アドレス線に印加される前記低電位以下の低電位とする
請求項８に記載の表示装置。
【請求項１０】
前記第１発光素子及び前記第２発光素子は、有機ＥＬ素子である
請求項１〜９のうちいずれか１項に記載の表示装置。
【請求項１１】
前記第１発光素子及び前記第２発光素子は、無機ＥＬ素子である
請求項１〜９のうちいずれか１項に記載の表示装置。
【請求項１２】
複数の画素が行列状に配置された表示装置の駆動方法であって、
前記複数の画素のうち、２画素行ごとに配置された走査線のうち一の走査線と画素列ごとに配置されたアドレス線のうち一のアドレス線との交点に配置された第１画素は、
前記走査線の電位に応じて導通状態となる第１スイッチ部と、
前記アドレス線の電位に対応した電圧を保持する第１コンデンサと、
前記第１コンデンサに保持された電圧に応じて導通状態となる第１スイッチトランジスタと、
前記第１スイッチトランジスタが導通状態となることにより発光する第１発光素子とを備え、
前記複数の画素のうち、前記交点であって前記第１画素の属する画素行と異なる画素行に配置された第２画素は、
前記走査線の電位に応じて導通状態となる第２スイッチ部と、
前記アドレス線の電位に対応した電圧を保持する第２コンデンサと、
前記第２コンデンサに保持された電圧に応じて導通状態となる第２スイッチトランジスタと、
前記第２スイッチトランジスタが導通状態となることにより発光する第２発光素子とを備え、
前記走査線の電位を低電位とすることにより、前記第１スイッチ部を導通状態にして前記第１コンデンサに前記電圧を保持させる第１電圧保持ステップと、
前記走査線の電位を高電位とすることにより、前記第２スイッチ部を導通状態にして前記第２コンデンサに前記電圧を保持させる第２電圧保持ステップと、
前記第１電圧保持ステップ及び前記第２電圧保持ステップの後、前記走査線及び前記アドレス線を低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧に応じて前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを導通状態にして前記第１発光素子及び前記第２発光素子を一斉発光させる発光ステップとを含む
表示装置の駆動方法。
【請求項１３】
前記第１スイッチ部は、アノード電極が前記アドレス線に接続され、カソード電極が前記第１コンデンサの一方の電極の接続された第１のダイオード素子であり、
前記第１コンデンサの他方の電極は前記走査線に接続され、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記走査線に接続され、
前記第１発光素子は、前記電源線と前記第１スイッチトランジスタのドレイン電極との間、または、前記第１スイッチトランジスタのドレイン電極と前記走査線との間に直列に挿入されており、
前記第２スイッチ部は、アノード電極が前記走査線に接続され、カソード電極が前記第２コンデンサの一方の電極の接続された第２のダイオード素子であり、
前記第２コンデンサの他方の電極は前記アドレス線に接続され、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は電源線に接続され、ソース電極は前記アドレス線に接続され、
前記第２発光素子は、前記電源線と前記第２スイッチトランジスタのドレイン電極との間、または、前記第２スイッチトランジスタのドレイン電極と前記アドレス線との間に直列に挿入されており、
前記第１電圧保持ステップでは、前記走査線の電位を低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記低電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第１のダイオードを導通状態にして前記第１コンデンサに前記電圧を保持させ、
前記第２電圧保持ステップでは、前記走査線の電位を高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、前記高電位に対して前記第２スイッチトランジスタの閾値電圧分よりも低い低電位とすることにより、前記第２のダイオードを導通状態にして前記第２コンデンサに前記電圧を保持させる
請求項１２に記載の表示装置の駆動方法。
【請求項１４】
さらに、
前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備え、
前記第１画素は、さらに、
アノード電極が前記第１コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第３のダイオード素子を備え、
前記第２画素は、さらに、
アノード電極が前記第２コンデンサの一方の電極に接続され、カソード電極が前記消去線に接続された第４のダイオード素子を備え、
さらに、前記第１電圧保持ステップ及び前記第２電圧保持ステップの前に、前記消去線の電位を、前記走査線に印加される低電位及び前記アドレス線に印加される低電位以下の低電位とすることにより、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する消去ステップを含む
請求項１３に記載の表示装置の駆動方法。
【請求項１５】
前記第１スイッチ部は、
ゲート電極が前記走査線に接続され、ソース電極が第１電源線に接続された第３スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第１コンデンサの一方の電極に接続され、ドレイン電極が前記第３スイッチトランジスタのドレイン電極と接続された第４スイッチトランジスタとを備え、
前記第２スイッチ部は、
ゲート電極が所定のバイアス電位を有するバイアス端子に接続され、ソース電極が前記走査線に接続された第５スイッチトランジスタと、
ゲート電極が前記アドレス線に接続され、ソース電極が前記第２コンデンサの一方の電極に接続され、ドレイン電極が前記第５スイッチトランジスタのドレイン電極と接続された第６スイッチトランジスタとを備え、
前記第１スイッチトランジスタのゲート電極は前記第１コンデンサの一方の電極に接続され、ドレイン電極は第２電源線に接続され、ソース電極は前記第１コンデンサの他方の電極に接続され、
前記第１発光素子は、アノード電極が前記第１スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第２スイッチトランジスタのゲート電極は前記第２コンデンサの一方の電極に接続され、ドレイン電極は前記第２電源線に接続され、ソース電極は前記第２コンデンサの他方の電極に接続され、
前記第２発光素子は、アノード電極が前記第２スイッチトランジスタのソース電極に接続され、カソード電極が接地されており、
前記第１電圧保持ステップでは、前記走査線の電位を、前記第１電源線の電源電位に対して前記第３スイッチトランジスタの閾値電圧分よりも低い走査線低電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第１スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタを導通状態にして、前記第１電源線から前記第１コンデンサに前記電圧を保持させ、
前記第２電圧保持ステップでは、前記走査線の電位を、前記バイアス電位に対して前記第５スイッチトランジスタの閾値電圧分よりも高い高電位とし、前記走査線以外の走査線をハイインピーダンス状態とし、前記アドレス線の電位を、接地電位に対して前記第２スイッチトランジスタの閾値電圧分よりも高い高電位とすることにより、前記第５スイッチトランジスタ及び前記第６スイッチトランジスタを導通状態にして前記走査線から前記第２コンデンサに前記電圧を保持させる
請求項１２に記載の表示装置の駆動方法。
【請求項１６】
さらに、
前記第１コンデンサの一方の電極及び前記第２コンデンサの一方の電極に接続され、前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去するための消去線を備え、
さらに、前記第１電圧保持ステップ及び前記第２電圧保持ステップの前に、前記アドレス線の電位を、前記第４スイッチトランジスタのソース電位に対して前記第４スイッチトランジスタの閾値電圧よりも低く、かつ、前記第６スイッチトランジスタのソース電位に対して前記第６スイッチトランジスタの閾値電圧よりも低くすることにより前記第４スイッチトランジスタ及び前記第６スイッチトランジスタを非導通とした状態で、前記消去線の電位を、前記走査線低電位とすることにより前記第１コンデンサ及び前記第２コンデンサに保持された電圧を消去する消去ステップを含む
請求項１５に記載の表示装置の駆動方法。
【請求項１７】
前記第１電圧保持ステップ、前記第２電圧保持ステップ及び発光ステップでは、前記消去線の電位を、ハイインピーダンス状態とする
請求項１６に記載の表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【公開番号】特開２０１３−４５０１５（Ｐ２０１３−４５０１５Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３８６２（Ｐ２０１１−１８３８６２）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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