装置のエンディアンモードを管理するためのシステムおよび方法
エンディアン性を管理するためのシステム、方法、および装置が開示される。
一実施形態において、装置が、ビッグエンディアン動作モードまたはリトルエンディアン動作モードのうちの１つで選択的に動作するように構成される。その装置は、その装置の現在のエンディアンモードがレジスタ内の少なくとも２つの異なるビット位置で指示されるレジスタを含んでよい。その少なくとも２つのビット位置は、もしその装置およびシステムが同じエンディアンモードで動作するならば、そのシステムによってそのビット位置のうちの１つでデータが読まれるように選択され、もしその装置とシステムが互いに異なるエンディアンモードで動作するならば、選択されたビット位置の他方のデータビットがそのシステムによって読み出される。幾つかの実施形態において、その装置のエンディアンモードは、ハードウェア入力またはソフトウェア入力によって制御される。
一実施形態において、装置が、ビッグエンディアン動作モードまたはリトルエンディアン動作モードのうちの１つで選択的に動作するように構成される。その装置は、その装置の現在のエンディアンモードがレジスタ内の少なくとも２つの異なるビット位置で指示されるレジスタを含んでよい。その少なくとも２つのビット位置は、もしその装置およびシステムが同じエンディアンモードで動作するならば、そのシステムによってそのビット位置のうちの１つでデータが読まれるように選択され、もしその装置とシステムが互いに異なるエンディアンモードで動作するならば、選択されたビット位置の他方のデータビットがそのシステムによって読み出される。幾つかの実施形態において、その装置のエンディアンモードは、ハードウェア入力またはソフトウェア入力によって制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して、デジタルデータ処理に関し、より詳細には、ある実施形態において、電子装置またはシステムのエンディアンモードの管理に関する。
【背景技術】
【０００２】
コンピューティングの分野においては、パターン認識タスクは、ますます性能が試される。大量のデータさえコンピュータ間で伝送され、ユーザが識別を望むパターンの数は増加している。例えば、スパムもしくはマルウェアは、しばしば、データストリームにおけるパターン（例えば、特定の句もしくはコードの一部）を検索することによって検出される。新規の変異形を検索するために新規のパターンが実施される可能性があるため、パターンの数は、スパムおよびマルウェアの多様性によって増加する。これらのパターンの各々に対してデータストリームを検索することは、コンピューティングボトルネック（障害）を形成する可能性がある。しばしば、データストリームが受信されると、一つずつ、各パターンを検索される。システムより前の遅延は、パターン数に伴うデータストリームの増加の次の部分を検索する状態にある。したがって、パターン認識は、データの受信を遅延させる可能性がある。
【０００３】
上述したようなパターン認識タスクを実行するハードウェアのようなコンピューティングハードウェアは、多くの他の装置とインタフェース接続する可能性がある。例えば、パターン認識ハードウェアは、異なるタイプのマイクロプロセッサのような様々なプロセッサと結合されるかもしれない。これらの異なるタイプのマイクロプロセッサは、データのシーケンスをお互いに異なって解釈しストアする。例えば、幾つかのマイクロプロセッサまたは他の装置は、“ビッグエンディアン”モードで動作する。そのモードでは、あるデータシーケンスの最上位部分（例えば、ビッグエンディアンバイトオーダモードにおける最上位バイト）が、最初に読まれ、ストアされ、解釈されるべきである。他のマイクロプロセッサやデバイスは、“リトルエンディアン”モードで動作する。そのモードでは、あるデータシーケンスの最下位部分（例えば、リトルエンディアンバイトオーダモードにおける最下位バイト）が、最初に読まれ、ストアされ、解釈されるべきである。そのような装置において適切に動作する機能は、それらがデータを解釈した順に応答するので、システムはしばしば、そのようなデバイスに対して受信されまたは送信されたデータを、ハードウェアまたはソフトウェアを介して翻訳（変換）するように設計されている。システムによるそのような翻訳は、しかしながら、システムの設計コストに加算されてしまうと思われ、またシステム性能に強い影響を及ぼす。
【図面の簡単な説明】
【０００４】
【図１】データストリームを検索するシステムの一実施例を示す。
【図２】図１のシステムにおけるパターン認識プロセッサの一実施例を示す。
【図３】図２のパターン認識プロセッサにおける検索タームセルの一実施例を示す。
【図４】単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。
【図５】単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。
【図６】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図７】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図８】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図９】二語に対してパラレルにデータストリームを検索するように構成された認識モジュールを示す。
【図１０】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１１】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１２】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１３】本発明の実施形態に従って複数のデータストリームを受信する図１のシステムを示す。
【図１４】本発明の実施形態に従う図２のパターン認識プロセッサのデータフロー識別レジスタおよびリザルトバッファを示す。
【図１５】本発明の実施形態に従う図２のパターン認識プロセッサにおける多数のデータフローを処理するためのプロセスのフローチャートを示す。
【図１６】本発明の実施形態に従う図１４の装置のエンディアンモードを変える方法のフローチャートを示す。
【図１７】本発明の実施形態に従う図１４の装置の状態レジスタの特徴を示す図である。
【図１８】本発明の実施形態に従う図１４の装置の制御レジスタの特徴を示す図である。
【発明を実施するための最良の形態】
【０００５】
図１は、データストリーム１２を検索するシステム１０の一実施例を示す。システム１０は、検索基準１６に従ってデータストリーム１２を検索するパターン認識プロセッサ１４を含んでもよい。
【０００６】
各検索基準は、一つ以上の対象表現、すなわちパターンを特定してもよい。“対象表現”という用語は、パターン認識プロセッサ１４が検索するためのデータシーケンスのことを称する。対象表現の例は、ある単語を綴る文字シーケンス、遺伝子を特定する遺伝子塩基対シーケンス、画像の一部を形成する画像ファイルもしくはビデオファイルにおけるビットシーケンス、プログラムの一部を形成する実行可能ファイルにおけるビットシーケンス、または、歌もしくは口語表現の一部を形成するオーディオファイルにおけるビットシーケンスを含む。
【０００７】
検索基準は、一つ以上の対象表現を特定してもよい。例えば、検索基準は、文字列“ｃｌ”で始まる全５文字の単語、文字列“ｃｌ”で始まるあらゆる単語、３回以上“ｃｌｏｕｄ”という単語を含む段落などを特定してもよい。対象表現のうちで生じうる組の数は、任意の大きさであり、例えば、データストリームが存在することが可能であるデータの順列が存在するのと同一数の対象表現が存在する可能性がある。検索基準は、種々のフォーマットで表現されてもよく、そのフォーマットは、正規表現として、各対象表現を必ずしも記載することなく、対象表現の組を簡潔に特定するプログラミング言語を含む。
【０００８】
各検索基準は、一つ以上の検索タームから構成されてもよい。したがって、検索基準の各対象表現は一つ以上の検索タームを含み、幾つかの対象表現は、共通の検索タームを使用してもよい。本明細書で使用されるように、“検索ターム”という用語は、単一の検索周期の間に検索されるデータのシーケンスのことを称する。データのシーケンスは、バイナリフォーマットもしくは、例えば、１０進法、ＡＳＣＩＩなどの他のフォーマットにおける複数ビットのデータを含んでもよい。シーケンスは、単一のディジットもしくは複数のディジット（例えば幾つかのバイナリディジット）でデータをエンコードしてもよい。例えば、パターン認識プロセッサ１４は、一度に一文字をテキストデータストリーム１２から検索し、検索タームは、例えば、文字“ａ”、文字“ａ”か“ｅ”のいずれか、または、全ての単一文字の組を特定するワイルドカード検索タームなど、単一文字の組を特定してもよい。
【０００９】
検索タームは、文字（もしくは、データストリームによって表現される情報の他の書記素、すなわち基本単位、例えば、音符、遺伝子塩基対、１０進法のディジット、サブピクセル）を特定するビット数よりも小さいか、または大きくてもよい。例えば、検索タームは８ビットであり、単一文字は１６ビットであり、この場合には、二つの連続した検索タームは単一文字を特定してもよい。
【００１０】
検索基準１６は、コンパイラ１８によってパターン認識プロセッサ１４のためにフォーマットされてもよい。フォーマットするステップは、検索基準から検索タームを分解するステップを含んでもよい。例えば、データストリーム１２によって表現された書記素が検索タームよりも大きい場合、コンパイラは単一の書記素を検索するために、複数の検索タームへと検索基準を分解してもよい。同様に、データストリーム１２によって表現された書記素（ｇｒａｐｈｅｍｅ）が検索タームよりも小さい場合、コンパイラ１８は、各個別の書記素に対して、使用されていないビットを伴う単一の検索タームを提供してもよい。コンパイラ１８は、パターン認識プロセッサ１４によって本来サポートされていない種々の正規表現演算子をサポートするために、検索基準１６をフォーマットしてもよい。
【００１１】
パターン認識プロセッサ１４は、データストリーム１２から各新規タームを評価することによって、データストリーム１２を検索してもよい。本明細書における“ターム”という用語は、検索タームに一致しうるデータ量のことを称する。検索周期の間、パターン認識プロセッサ１４は、現在提示されているタームが検索基準において現在の検索タームに一致するかどうかを決定してもよい。タームが検索タームと一致する場合には、評価は“進行”し、すなわち、次のタームが検索基準における次の検索タームと比較される。そのタームが一致しない場合には、次のタームは、検索基準における第一のタームと比較され、それによって検索をリセットする。
【００１２】
各検索基準は、パターン認識プロセッサ１４における異なる有限ステートマシンへとコンパイルされてもよい。有限ステートマシンは、パラレルに（並行して）実行してもよく、検索基準１６に従ってデータストリーム１２を検索する。有限ステートマシンは、先行する検索タームがデータストリーム１２によって一致する場合に検索基準における連続する各検索タームへと進んでもよい。または、検索タームが一致しない場合には、有限ステートマシンは検索基準における第一の検索タームの検索を開始してもよい。
【００１３】
パターン認識プロセッサ１４は、幾つかの検索基準に従って各新規タームを評価し、ほぼ同時に、例えば、単一のデバイス周期の間に其々の検索タームを評価してもよい。パラレルな有限ステートマシンは、ほぼ同時にデータストリーム１２からタームを各々受信し、パラレルな有限ステートマシンの各々は、そのタームが、パラレルな有限ステートマシンを検索基準における次の検索タームへと進めるかどうかを決定してもよい。パラレルな有限ステートマシンは、比較的多数の検索基準（例えば、１００以上、１０００以上、もしくは１００００以上）に従って、タームを評価してもよい。それらはパラレルに動作するため、データストリームを遅延させることなく、比較的高いバンド幅を有するデータストリーム１２（例えば、６４ＭＢ毎秒もしくは１２８ＭＢ毎秒より大きいかほぼ同一のデータストリーム１２）に対して検索基準を適用してもよい。幾つかの実施形態においては、検索周期の継続期間は、検索基準の数によって増減しないため、検索基準の数はパターン認識プロセッサ１４の性能にあまり影響を与えることはない。
【００１４】
検索基準が満足されるとき（すなわち、最後の検索タームに進行してそれが一致した後）、パターン認識プロセッサ１４は、中央処理装置（ＣＰＵ）２０などの処理装置に対して基準を満足したことを報告してもよい。中央処理装置２０は、パターン認識プロセッサ１４およびシステム１０の他の部分を制御してもよい。
【００１５】
システム１０は、データのストリームを検索する種々のシステムもしくはデバイスのうちのいずれであってもよい。例えば、システム１０は、データストリーム１２を監視するデスクトップ、ラップトップ、ハンドヘルドもしくは他のタイプのコンピュータであってもよい。システム１０は、ルータ、サーバ、もしくはクライアント（例えば、前述されたタイプのコンピュータのうちの一つ）などのネットワークノードであってもよい。システム１０は、コピー機、スキャナ、プリンタ、ゲーム機、テレビ、セットトップビデオ分配もしくは録画システム、ケーブルボックス、パーソナルデジタルメディアプレイヤー、工場自動化システム、自動車用コンピュータシステムもしくは医療デバイスなどの他の種類の何らかの電子デバイスであってもよい。（これらの種々のシステムの実施例を記述するために使用される用語は、本明細書で使用される他の多くの用語と同様に、幾つかの指示対象を共有し、それ自体は、列挙された他の項目によって、範囲を狭めて構成されるべきではない。）
【００１６】
データストリーム１２は、ユーザもしくは他の存在が検索を望む可能性のある、種々のタイプの一つ以上のデータストリームであってもよい。例えば、データストリーム１２は、インターネットを介して受信されたパケット、または、携帯電話ネットワークを介して受信された音声もしくはデータなど、ネットワークを介して受信されたデータのストリームであってもよい。データストリーム１２は、画像センサ、温度センサ、加速度計などもしくはその組み合わせなど、システム１０と連通するセンサから受信されたデータであってもよい。データストリーム１２は、シリアルデータストリームとしてシステム１０によって受信され、データは、時間的、語彙的、もしくは意味的に意義のある順序など、意味のある順序で受信される。または、データストリーム１２は、パラレルにもしくはバラバラの順序で受信され、その後、例えば、インターネットを介して受信されたパケットを順序づけることによって、シリアルデータストリームへと変換される。幾つかの実施形態においては、データストリーム１２は、タームをシリアルに提示してもよいが、各タームを表すビットはパラレルに受信されてもよい。データストリーム１２は、システム１０に対して外部ソースから受信されてもよいか、または、メモリデバイスにインテロゲート（伝送）し、格納されたデータからデータストリーム１２を形成することによって形成されてもよい。
【００１７】
データストリーム１２におけるデータのタイプに依存して、異なるタイプの検索基準が設計者によって選択されてもよい。例えば、検索基準１６は、ウイルス定義ファイルであってもよい。ウイルスもしくは他のマルウェアは特徴づけられ、マルウェアの態様は、データストリーム１２がマルウェアを伝送しうるかどうかを示す検索基準を形成するために使用されてもよい。結果として生じる検索基準はサーバに格納され、クライアントシステムのオペレータはシステム１０へと検索基準をダウンロードするサービスに登録してもよい。検索基準１６は、異なるタイプのマルウェアが現れたとき、サーバから定期的にアップデートされてもよい。検索基準は、ネットワークを介して受信される可能性のある望ましくないコンテンツ（例えば、（スパムとしてよく知られている）迷惑電子メールもしくはユーザが望まない他のコンテンツ）を特定するために使用されてもよい。
【００１８】
データストリーム１２はシステム１０によって受信されたデータに対して関心を持って、第三者によって検索されてもよい。例えば、データストリーム１２は、著作物において生じる文字列、音声シーケンス、ビデオシーケンスに関して監視されてもよい。データストリーム１２は、強制捜査もしくは民事手続きに関係する発話、もしくは使用者にとって関心のある発話に対して監視されてもよい。
【００１９】
検索基準１６は、例えば、ＣＰＵ２０もしくはパターン認識プロセッサ１４によってアドレス可能なメモリにおいて、翻訳が可能であるデータストリーム１２におけるパターンを含んでもよい。例えば、検索基準１６は、対応するスペイン語がメモリに格納された英単語を各々特定してもよい。別の実施例においては、検索基準１６は、例えば、デコードされたバージョンのデータストリーム１２が使用可能であるＭＰ３、ＭＰＥＧ４、ＦＬＡＣ、Ｏｇｇ Ｖｏｒｂｉｓなど、エンコードされたバージョンのデータストリーム１２を特定してもよいし、その逆を特定してもよい。
【００２０】
パターン認識プロセッサ１４は、ＣＰＵ２０と共に（単一のデバイスなどの）単一の構成部分に統合されたハードウェアであってもよいし、別個の構成部分として形成されてもよい。例えば、パターン認識プロセッサ１４は別個の集積回路であってもよい。パターン認識プロセッサ１４は、“コプロセッサ”もしくは“パターン認識コプロセッサ”と称されてもよい。
【００２１】
図２は、パターン認識プロセッサ１４の一実施例を示す。パターン認識プロセッサ１４は、認識モジュール２２および出力バッファ５１を有する集約モジュール２４を含んでもよい。出力バッファ５１は、リザルトバッファ２５を含んでもよい。認識モジュール２２は、受信されたタームを検索タームと比較するように構成され、認識モジュール２２および集約モジュール２４の双方は、検索タームとタームが一致することが検索基準を満足するかどうかを決定するように協力してもよい。
【００２２】
認識モジュール２２は、行デコーダ２８および複数のフィーチャセル３０を含んでもよい。各フィーチャセル３０は検索タームを特定し、フィーチャセル３０のグループは、検索基準を形成するパラレルな有限ステートマシンを形成してもよい。フィーチャセル３０のコンポーネントは、検索タームアレイ３２、検出アレイ３４およびアクティブ化ルーティングマトリクス３６を形成してもよい。検索タームアレイ３２は複数の入力導体３７を含み、入力導体３７の各々は、行デコーダ２８と通信する各フィーチャセル３０を配置してもよい。
【００２３】
行デコーダ２８は、データストリーム１２のコンテンツに基づいて、複数の入力導体３７中の特定の導体を選択してもよい。例えば、行デコーダ２８は、１タームを表現する可能性がある受信されたバイトの値に基づいて、２５６行のうちの１つをアクティブ化する１バイトから２５６への行デコーダであってもよい。００００００００の１バイトタームは、複数の入力導体３７のうち最も上の行に対応し、１１１１１１１１の１バイトタームは、複数の入力導体３７のうちの最も下の行に対応してもよい。したがって、異なる入力導体３７は、どのタームがデータストリーム１２から受信されるかに依存して選択されてもよい。異なるタームが受信されると、行デコーダ２８は、前のタームに対応する行を非アクティブ化し、新規タームに対応する行をアクティブ化してもよい。
【００２４】
検出アレイ３４は、検索基準を完全にもしくは部分的に満足することを示す信号を集約モジュール２４に対して出力する検出バス３８に結合してもよい。アクティブ化ルーティングマトリクス３６は、一致した検索基準における検索ターム数に基づいて、フィーチャセル３０を選択的にアクティブ化する、ならびに非アクティブ化してもよい。
【００２５】
集約モジュール２４は、ラッチマトリクス４０、集約ルーティングマトリクス４２、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８および初期化ルーティングマトリクス５０を含んでもよい。
【００２６】
ラッチマトリクス４０は、ある検索基準の一部を実施してもよい。例えば、幾つかの正規表現などの幾つかの検索基準は、最初に一致（もしくは複数の一致）が発生したときのみ計算する。ラッチマトリクス４０は、一致が生じたかどうかを記録するラッチを含んでもよい。検索基準が満足されたとき、もしくはそれ以上満足されないと判定された、すなわち、その検索基準が満足されるより前に前の検索タームを再度マッチングさせる必要があるとき、ラッチは初期化の間にクリアされ、動作中に定期的に再初期化されてもよい。
【００２７】
集約ルーティングマトリクス４２は、アクティブ化ルーティングマトリクス３６と類似した機能を果たしてもよい。集約ルーティングマトリクス４２は、検出バス３８における一致を示す信号を受信し、閾値論理マトリクス４４に接続する異なるグループ論理ライン５３へと信号を送信してもよい。集約ルーティングマトリクス４２は、検索基準が満足された、もしくはこれ以上満足されないと判定されたとき、検出アレイ３４の一部をリセットするために、検出アレイ３４へと初期化ルーティングマトリクス５０の出力を送信してもよい。
【００２８】
閾値論理マトリクス４４は、例えば、数を数える（カウントアップする）、または数を逆に数える（カウントダウンする）ように構成された３２ビットカウンタなどの、複数のカウンタを含んでもよい。閾値論理マトリクス４４は、初期カウントでロードされ、認識モジュールによって信号通知された一致時のカウント値から、カウントアップもしくはカウントダウンしてもよい。例えば、閾値論理マトリクス４４は、ある長さの文字列の単語が現れた数を数えてもよい。
【００２９】
閾値論理マトリクス４４の出力は、論理積マトリクス４６に対する入力であってもよい。論理積マトリクス４６は、“積”の結果（例えば、ブール論理における“ＡＮＤ”関数）を選択的に生成してもよい。論理積マトリクス４６は、正方行列として実施され、出力積の数は、閾値論理マトリクス４４からの入力ラインの数と同一であるか、または、論理積マトリクス４６は、出力とは異なる数の入力を有してもよい。結果として生じる積の値は、論理和マトリクス４８に対する出力であってもよい。
【００３０】
論理和マトリクス４８は、和（例えば、ブール論理における“ＯＲ”関数）を選択的に生成してもよい。論理和マトリクス４８もまた、正方行列として実施されるか、または、論理和マトリクス４８は、出力とは異なる数の入力を有してもよい。入力は論理積であるため、論理和マトリクス４８の出力は、論理的な積和（例えば、ブール論理での積和（ＳＯＰ）形）であってもよい。論理和マトリクス４８の出力は、初期化ルーティングマトリクス５０によって受信されてもよい。
【００３１】
初期化ルーティングマトリクス５０は、集約ルーティングマトリクス４２を介して、検出アレイ３４および集約モジュール２４の一部をリセットしてもよい。初期化ルーティングマトリクス５０は、正方行列として実行されるか、または、初期化ルーティングマトリクス５０は、出力とは異なる数の入力を有してもよい。初期化ルーティングマトリクス５０は、論理和マトリクス４８からの信号に応じて、例えば、検索基準が満足されたとき、または、検索基準がこれ以上満足されないと判定されたとき、パターン認識プロセッサ１４の他の部分を再初期化してもよい。
【００３２】
集約モジュール２４は、閾値論理マトリクス４４、集約ルーティングマトリクス４２、および論理和マトリクス４８の出力を受信する出力バッファ５１を含んでもよい。集約モジュール２４の出力は、出力バッファ５１から出力バス２６上のＣＰＵ２０（図１）へと伝送されてもよい。幾つかの実施形態においては、出力マルチプレクサは、これらのコンポーネント４２、４４および４８からの信号を多重化し、基準を満足したことを示す信号、もしくは検索タームの一致を示す信号をＣＰＵ２０（図１）へと出力してもよい。他の実施形態においては、パターン認識プロセッサ１４からのリザルトは、出力マルチプレクサを介して信号を伝送することなく報告されてもよいが、このことは、本明細書で記述されたあらゆる他の特性が省略される可能性がないことを示唆するものではない。例えば、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８もしくは初期化ルーティングマトリクス５０からの信号は、出力バス２６上をパラレルにＣＰＵへと伝送されてもよい。
【００３３】
図３は、検索タームセル５４として本明細書で称されるコンポーネントである、検索タームアレイ３２（図２）における単一のフィーチャセル３０の一部を示す。検索タームセル５４は、出力導体５６および複数のメモリセル５８を含んでもよい。各メモリセル５８は、出力導体５６および複数の入力導体３７の中の導体の一つの両方へと結合されてもよい。入力導体３７が選択されるのに応じて、各メモリセル５８は、格納された値を示す値を出力し、出力導体５６を介してデータを出力する。幾つかの実施形態においては、複数の入力導体３７は“ワード線”と称され、出力導体５６は“データ線”と称されてもよい。
【００３４】
メモリセル５８は、種々のタイプのメモリセルのうちのいずれを含んでもよい。例えば、メモリセル５８は、トランジスタとキャパシタを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルなどの揮発性メモリであってもよい。トランジスタのソースおよびドレインは、其々、キャパシタのプレートおよび出力導体５６へと接続され、トランジスタのゲートは入力導体３７のうちの一つへと接続されてもよい。揮発性メモリの別の実施例においては、各メモリセル５８は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含んでもよい。ＳＲＡＭセルは、入力導体３７の一つによって制御されるアクセストランジスタによって、出力導体５６へと選択的に結合された出力を有してもよい。メモリセル５８は、相変化メモリ（例えば、オボニックデバイス）、フラッシュメモリ、シリコン・酸化物・窒化物・酸化物・シリコン（ＳＯＮＯＳ）メモリ、磁気抵抗メモリもしくは他のタイプの不揮発性メモリなどの不揮発性メモリをも含んでもよい。メモリセル５８は、フリップフロップ、例えば、論理ゲートによって形成されたメモリセルをも含んでもよい。
【００３５】
図４および図５は、動作における検索タームセル５４の一実施例を示す。図４は、セルの検索タームに一致しないタームを受信する検索タームセル５４を示し、図５は、セルの検索タームに一致するタームを受信する検索タームセル５４を示す。
【００３６】
図４によって示されるように、検索タームセル５４は、メモリセル５８にデータを格納することによって、一つ以上のタームを検索するように構成されてもよい。メモリセル５８は、例えば図３において、データストリーム１２が提示する可能性のあるタームを各々表し、各メモリセル５８は文字“ａ”で開始し、数字“９”で終了する単一の文字もしくは数字を表す。検索タームを満足するタームを表すメモリセル５８は、第一の値を格納するようにプログラムされ、検索タームを満足するタームを表していないメモリセル５８は、異なる値を格納するようにプログラムされてもよい。示された実施例においては、検索タームセル５４は、文字“ｂ”を検索するように構成される。“ｂ”を表すメモリセル５８は、１もしくは論理的なハイを格納し、“ｂ”を表していないメモリセル５８は、０、もしくは論理的なロウを格納するようにプログラムされてもよい。
【００３７】
データストリーム１２からのタームを検索タームと比較するために、行デコーダ２８は、受信されたタームを表すメモリセル５８に結合された入力導体３７を選択してもよい。図４においては、データストリーム１２は、小文字の“ｅ”を示す。このタームは、８ビットＡＳＣＩＩコード形式でデータストリーム１２によって示され、行デコーダ２８は、行アドレスとしてこのバイトを解釈し、導体６０に電圧を印加することによって、導体６０上に信号を出力する。
【００３８】
それに応じて、導体６０によって制御されるメモリセル５８は、メモリセル５８が格納するデータを示す信号を出力し、その信号は出力導体５６によって伝送されてもよい。この場合には、文字“ｅ”は、検索タームセル５４によって特定されたタームのうちの一つではないため、検索タームとは一致せず、検索タームセル５４は０値を出力し、それは一致が見つからなかったことを示している。
【００３９】
図５においては、データストリーム１２は、文字“ｂ”を示す。再度、行デコーダ２８はこのタームをアドレスとして解釈し、行デコーダ２８は導体６２を選択してもよい。それに応じて、文字“ｂ”を表すメモリセル５８は、格納された値を出力し、この場合には、それは１であり、一致を示している。
【００４０】
検索タームセル５４は一度に一つ以上のタームを検索するように構成されてもよい。複数のメモリセル５８は、１を格納するようにプログラムされ、一つ以上のタームと一致する検索タームを特定する。例えば、小文字“ａ”および大文字“Ａ”を表すメモリセル５８は、１を格納するようにプログラムされ、検索タームセル５４は、いずれかのタームを検索してもよい。別の実施例においては、検索タームセル５４は、いかなる文字が受信された場合にも一致を出力するように構成されてもよい。全メモリセル５８は、１を格納するようにプログラムされてもよく、検索タームセル５４は、検索基準におけるワイルドカードタームとして機能してもよい。
【００４１】
図６−図８は、例えば一単語など複数ターム検索基準に従って検索する認識モジュール２２を示す。具体的には、図６は一単語の最初の文字を検出する認識モジュール２２を示し、図７は、第二の文字の検出を示し、図８は、最後の文字の検出を示す。
【００４２】
図６によって示されるように、認識モジュール２２は、単語“ｂｉｇ”を検索するように構成されてもよい。３個の隣接するフィーチャセル６３、６４および６６が示される。フィーチャセル６３は、文字“ｂ”を検出するように構成される。フィーチャセル６４は、文字“ｉ”を検出するように構成される。フィーチャセル６６は、文字“ｇ”を検出し、検索基準が満足されたことを示すように構成される。
【００４３】
図６は、検出アレイ３４のさらなる詳細をも示す。検出アレイ３４は、各フィーチャセル６３、６４および６６における検出セル６８を含んでもよい。各検出セル６８は、上述されたタイプのメモリセルのうちの一つ（例えば、フリップフロップ）のような、メモリセル７０を含んでもよく、メモリセル７０は、フィーチャセル６３、６４もしくは６６がアクティブか非アクティブかを示す。検出セル６８は、両方の検出セルがアクティブであり、一致を示す関連付けられた検索タームセル５４から信号を受信したかどうかを示す信号を、アクティブ化ルーティングマトリクス３６へと出力するように構成されてもよい。非アクティブなフィーチャセル６３、６４および６６は、一致を無視してもよい。各検出セル６８は、メモリセル７０および出力導体５６からの入力を有する、ＡＮＤゲートを含んでもよい。ＡＮＤゲートの出力は、検出バス３８およびアクティブ化ルーティングマトリクス３６の両方へ、またはそのどちらか一方へと送信されてもよい。
【００４４】
今度は、アクティブ化ルーティングマトリクス３６は、検出アレイ３４におけるメモリセル７０へと書き込むことによって、フィーチャセル６３、６４および６６を選択的にアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、検索基準ならびに次にどの検索タームがデータストリーム１２において検索されるかに従って、フィーチャセル６３、６４もしくは６６をアクティブ化してもよい。
【００４５】
図６においては、データストリーム１２は文字“ｂ”を示す。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｂ”を表す導体６２に接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６３は文字“ｂ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６３における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力して、検索基準のうちの第一の検索タームが一致したことを示す。
【００４６】
図７によって示されるように、第一の検索タームが一致した後、アクティブ化ルーティングマトリクス３６は、検出セル６８におけるメモリセル７０へと１を書き込むことによって、次のフィーチャセル６４をアクティブ化してもよい。次のタームが第一の検索タームを満足する場合（例えば、タームのシーケンス“ｂｂｉｇ”が受信された場合）アクティブ化ルーティングマトリクス３６はフィーチャセル６３のアクティブ状態を維持してもよい。検索基準のうちの第一の検索タームは、データストリーム１２が検索される時間のうちの一部もしくは実質的に全期間の間、アクティブ状態に維持されてもよい。
【００４７】
図７においては、データストリーム１２は認識モジュール２２へ文字“ｉ”を出力する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｉ”を表す導体７２へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６４は文字“ｉ”を検出するように構成され、メモリセル７０によって示されるようにアクティブであるため、フィーチャセル６４における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の次の検索タームが一致したことを示す。
【００４８】
続いて、図８に示されるように、アクティブ化ルーティングマトリクス３６はフィーチャセル６６をアクティブ化してもよい。次のタームを評価する前に、フィーチャセル６４は非アクティブ化されてもよい。フィーチャセル６４は、その検出セル６８によって非アクティブ化され、検出周期の間そのメモリセル７０をリセットするか、または、例えば、アクティブ化ルーティングマトリクス３６はフィーチャセル６４を非アクティブ化してもよい。
【００４９】
図８においては、データストリーム１２は行デコーダ２８へと、ターム“ｇ”を出力し、行デコーダ２８はターム“ｇ”を表す導体７４を選択する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｇ”を表す導体７４へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６６は文字“ｇ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６６における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の最後の検索タームが一致したことを示す。
【００５０】
検索基準の終わりもしくは検索基準の一部は、アクティブ化ルーティングマトリクス３６もしくは検出セル６８によって識別されてもよい。これらのコンポーネント３６もしくは６８は、そのフィーチャセル６３、６４もしくは６６が検索基準の最終検索タームか検索基準のコンポーネントかを識別するかを示すメモリを含んでもよい。例えば、検索基準は、“ｃａｔｔｌｅ”という単語が二度現れる全ての文を特定し、認識モジュールは、“ｃａｔｔｌｅ”の出現回数を数える集約モジュールへと、文内の各々の“ｃａｔｔｌｅ”の出現を示す信号を出力し、検索基準が満足されたかどうかを判定する。
【００５１】
フィーチャセル６３、６４もしくは６６は幾つかの条件下でアクティブ化されてもよい。フィーチャセル６３、６４もしくは６６は、“常にアクティブ”であってもよく、それは、全検索の間、もしくは実質的に全ての検索の間アクティブ状態のままであることを意味する。常にアクティブなフィーチャセル６３、６４もしくは６６の一実施例は、検索基準の第一のフィーチャセル、例えば、フィーチャセル６３である。
【００５２】
フィーチャセル６３、６４もしくは６６は、“要求されたときアクティブ”であってもよく、それは、幾つかの先行する条件が一致したとき、例えば、検索基準における先行する検索タームが一致したときに、フィーチャセル６３、６４もしくは６６がアクティブであることを意味する。一実施例は、図６−図８におけるフィーチャセル６３によって要求されたときにアクティブであるフィーチャセル６４と、フィーチャセル６４によって要求されたときにアクティブであるフィーチャセル６６である。
【００５３】
フィーチャセル６３、６４もしくは６６は、“自己アクティブ化”されてもよく、それは、一度アクティブ化されればその検索タームが一致している限り、それ自身をアクティブ化することを意味する。例えば、いかなる数のディジットにでも一致した検索タームを有する自己アクティブ化されたフィーチャセルは、文字“ｘ”に到達するまで、文章“１２３４５６ｘｙ”をアクティブ化したままであってもよい。自己アクティブ化されたフィーチャセルの検索タームが一致するたび、自己アクティブ化されたフィーチャセルは検索基準における次のフィーチャセルをアクティブ化してもよい。したがって、常にアクティブなフィーチャセルは、自己アクティブ化するフィーチャセルおよび要求されたときにアクティブなフィーチャセルから形成されてもよい。自己アクティブ化フィーチャセルは、１を格納するメモリセル５８の全てにプログラムされてもよく、各ターム後に要求されたときアクティブなフィーチャセルを繰り返しアクティブ化してもよい。幾つかの実施形態においては、各フィーチャセル６３、６４および６６は、フィーチャセルが常にアクティブかどうかを識別する検出セル６８もしくはアクティブ化ルーティングマトリクス３６におけるメモリセルを含んでもよく、それによって、単一のフィーチャセルから常にアクティブなフィーチャセルを形成する。
【００５４】
図９は、第一の検索基準７５および第二の検索基準７６に従ってパラレルに検索するように構成された認識モジュール２２の一実施例を示す。本実施例においては、第一の検索基準７５は、単語“ｂｉｇ”を識別し、第二の検索基準７６は、単語“ｃａｂ”を識別する。データストリーム１２からの現在のタームを示す信号は、ほぼ同時に各検索基準７５および７６におけるフィーチャセルへと通信されてもよい。各入力導体３７は、検索基準７５および７６の双方へと及ぶ。結果として、幾つかの実施形態においては、検索基準７５および７６の双方は、ほぼ同時に現在のタームを評価してもよい。このことによって、検索基準の評価が加速すると考えられる。他の実施形態は、より多くの検索基準をパラレルに評価するように構成されたより多くのフィーチャセルを含んでもよい。例えば、幾つかの実施形態は、パラレルに動作する１００、５００、１０００、５０００もしくは１００００以上のフィーチャセルを含んでもよい。これらのフィーチャセルは、ほぼ同時に何百、もしくは何千もの検索基準を評価してもよい。
【００５５】
異なる数の検索タームを有する検索基準は、より多くのもしくはより少ないフィーチャセルを検索基準へと割り当てることによって形成されてもよい。単純な検索基準は、フィーチャセルの形式で、複雑な検索基準よりも、より少ないリソースを消費してもよい。このことによって、ほぼ同一の多数のコアを有し、複雑な検索基準を評価するように全て構成されたプロセッサと比較して、パターン認識プロセッサ１４（図２）のコストを低減すると考えられる。
【００５６】
図１０−図１２は、アクティブ化ルーティングマトリクス３６のより複雑な検索基準とフィーチャの一実施例の双方を示す。アクティブ化ルーティングマトリクス３６は、複数のアクティブ化ルーティングセル７８を含んでもよく、アクティブ化ルーティングセル７８のグループは、各フィーチャセル６３、６４、６６、８０、８２、８４および８６に関連付けられてもよい。例えば、各フィーチャセルは、５、１０、２０、５０個もしくはそれ以上のアクティブ化ルーティングセル７８を含んでもよい。アクティブ化ルーティングセル７８は、先行する検索タームが一致するとき、検索基準における次の検索タームへとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、同一のフィーチャセル内の隣接するフィーチャセルもしくは他のアクティブ化ルーティングセル７８へとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、どのフィーチャセルが検索基準における次の検索タームに対応するかを示すメモリを含んでもよい。
【００５７】
図１０−図１２に示されるように、認識モジュール２２は、単一の単語を特定する基準よりも複雑な検索基準に従って検索するように構成されてもよい。例えば、認識モジュール２２は、接頭辞８８で開始し、２つの接尾辞９０もしくは９２のうちの一つで終了する単語を検索するように構成されてもよい。示された検索基準は、文字“ｃ”および“ｌ”のシーケンスで開始し、文字シーケンス“ａｐ”もしくは文字シーケンス“ｏｕｄ”のいずれかで終了する単語を特定する。これは、複数の対象表現、例えば、単語“ｃｌａｐ”もしくは単語“ｃｌｏｕｄ”を特定する検索基準の一実施例である。
【００５８】
図１０においては、データストリーム１２は、認識モジュール２２に対して文字“ｃ”を示し、フィーチャセル６３は両方アクティブであり、一致を検出する。それに応じて、アクティブ化ルーティングマトリクス３６は、次のフィーチャセル６４をアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、フィーチャセル６３が検索基準における第一の検索タームであるとき、フィーチャセル６３のアクティブ状態を維持してもよい。
【００５９】
図１１においては、データストリーム１２は、文字“ｌ”を示し、フィーチャセル６４は、一致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第一の接尾辞９０の第一のフィーチャセル６６および第二の接尾辞９２の第一のフィーチャセル８２の双方へとアクティブ化信号を伝送してもよい。他の実施例においては、より多くの接尾辞がアクティブ化されてもよく、または、複数の接頭辞は一つ以上の接尾辞をアクティブ化してもよい。
【００６０】
続いて、図１２においては、データストリーム１２は、認識モジュール２２に対して文字“ｏ”を示し、第二の接尾辞９２のフィーチャセル８２は、一致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第二の接尾辞９２の次のフィーチャセル８４をアクティブ化してもよい。フィーチャセル６６が非アクティブになると認められると、第一の接尾辞９０の検索は終了してもよい。図１０−図１２に示されたステップは、文字“ｕ”および“ｄ”へと継続してもよいし、または、接頭辞８８が一致する次の機会まで、検索は終了してもよい。
【００６１】
図１３は、一実施形態に従う電子装置またはシステムのブロック図である。参照数字１００によって一般的に参照されるその電子装置またはシステムは、図１３に示される幾つかのまたは全ての構成部分を有する任意の様々なタイプのシステムである。例えば、様々は実施形態において、システム１００は、様々なコンピュータ（例えば、パーソナルコンピュータ、サーバ、またはネットワーク設備）、ネットワーク装置（例えば、アクセスポイント、ルータ、またはモデム）、個人用整理手帳、携帯電話などのようなもののいずれでもよい。
【００６２】
システム１００は、電源１０４を含んでよい。それは例えば、バッテリ、ＡＣ電源アダプタ、またはＤＣ電源アダプタである。他の様々な装置は、システム１００が実行する機能に依存して、プロセッサ１０２に接続されてよい。例えば、入力装置１０６は、プロセッサ１０２に接続されて、ユーザからの入力を受信する。入力装置１０６は、ユーザインタフェースを含んでよい。それは、ボタン、スイッチ、キーボード、ライトペン、マウス、デジタイザ、音声認識システム、あるいはその他の多くの入力装置のいずれでもよい。ディスプレイ１０８はまた、プロセッサ１０２に接続され、ユーザに情報を提供する。ディスプレイ１０８は、例えば、ＬＣＤディスプレイ、ＣＲＴディスプレイ、ＬＥＤを含んでよい。
【００６３】
ＲＦサブシステム／ベースバンドプロセッサ１１０は、プロセッサ１０２に接続されて無線通信機能を提供することができる。ＲＦサブシステム／ベースバンドプロセッサ１１０は、ＲＦ受信機およびＲＦ送信器（示されない）に接続されるアンテナを含んでよい。さらに、通信ポート１１２は、電子システム１００と周辺装置１１４との間の通信インタフェースを与えるように適合されてよい。周辺装置１１４は、ドッキングステーション、拡張ベイ、または他の外部構成部分を含んでよい。幾つかの実施形態において、周辺装置１１４は、図１−図１２に関連して上述されたようなパターン認識機能を含んでよい。
【００６４】
プロセッサ１０２は、その動作を容易にする様々なタイプのメモリ装置に接続される。例えば、プロセッサ１０２は、揮発性メモリ１１６、不揮発性メモリ１１８、またはその両方のような様々なメモリ装置に接続される。揮発性メモリ１１６は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダミアクセスメモリ（ＤＲＡＭ）、またはダブルデータレート（ＤＤＲ）メモリ世代（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３等）のような様々なメモリを含んでよい。不揮発性メモリ１１８は、例えば、電子的プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）またはフラッシュメモリのような様々なタイプのメモリを含んでよい。加えて、不揮発性メモリは、ソリッドステートメモリ記憶装置の代わりにまたはそれに加えて、テープまたはディスクドライブメモリのような光学的または磁気的記憶装置を含んでよい。そのような記憶メディアは、プロセッサ１０２によって実行される様々な応用命令を含んで、以下に議論されるような装置のエンディアン性（ｅｎｄｉａｎ）の管理に関する機能を含む多数の機能を可能にし実行する。
【００６５】
幾つかの実施形態において、システム１００は、一般的に図１４に図示されるような追加装置１２２と通信することができる。幾つかの実施形態において、追加装置１２２は、他の装置もまた想定できるが、ルータ、モデム、または幾つかの他のネットワーク装置であってよい。システム１００（またはその構成部分）と装置１２２の間の通信は、任意の適切なデータバス１２４を通して実行される。幾つかの実施形態において、データバス１２４は、それらに限定されないが、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）バス、ＤＤＲメモリバス（例えば、ＤＤＲ１バス、ＤＤＲ２バス、ＤＤＲ３バス等）、または幾つかの他のマルチバイト並列バスを含んでよい。装置１２２は、ここで図示される実施形態においては、システム１００とは明確に区別されて示されているが、装置１２２およびシステム１００（または装置１２２またはシステム１００の様々な構成部分）は、共通の装置またはシステムに統合されてもよい。例えば、一実施形態においては、システム１００は、モデムを含む装置１２２と通信するコンピュータを含んでよい。他の実施形態においては、しかしながら、装置１２２は、コンピュータシステム１００に統合されてもよい。
【００６６】
装置１２２は、１つのコア論理モジュール１２６、および装置１２２と協働してその意図した機能の実行を可能にする１つ以上のレジスタを含むことができる。例えば、一実施形態において、装置１２２は、コア論理モジュール１２６およびレジスタ１２８が、その他の機能を含み、図１−図１２に関連する上述した機能を提供するパターン認識装置を含んでよい。
【００６７】
一般的に上述したように、様々な電子装置は、ビッグエンディアンモードまたはリトルエンディアンモードに従ってデータのシーケンスを読み、書き、そして解釈することができる。ここに提供された例は、ビッグエンディアンおよびリトルエンディアンバイトオーダに関連して記述され図示されているが、これらの例から本技術はビッグエンディアンおよびリトルエンディアンビットオーダ、ワードオーダのようなものにもまた適用してもよいことを理解されたい。
【００６８】
一実施形態において、コア論理モジュール１２６は、以下にさらに詳細に議論されるようにハードウェア入力に基づいてまたはソフトウェアを介して選択される様々な装置エンディアンモードに従って、データをレジスタ１２８に対して書き込みまたは読み出されることを可能にするレジスタインタフェース１３０を含む。ここで図示される実施形態では、入力／出力回路１３２は、データバス１２４を介して、装置１２２とシステム１００の構成部分との間の通信を容易にする。ここで再び言及するが、装置１２２（またはその構成部分）は、システム１００に対して分離されまたは総合することができる。そして、入力／出力回路１３２は、上述したような並列バスを含む任意の様々なタイプの内蔵または外付けデータバスを介して通信するように構成されてよいことを理解されたい。
【００６９】
装置１２２は、コア論理モジュール１２６または装置１２２の他の構成部分に制御信号を供給するように構成されるハードウェア入力ピン１３４を含むことができる。さらに、一実施形態において、ハードウェア入力ピン１３４は、装置１２２のエンディアンモードを制御する“エンディアン性”入力ピン１３６を含むことができる。例えば、装置１２２は、もし“エンディアン性”入力ピン１３６上の信号が“ロウ”（例えば接地）であるときにはリトルエンディアンモードで動作し、もしその信号が“ハイ”であるときにはビッグエンディアンモードで動作するように構成してよい。
【００７０】
説明のために、３２ビットデータ値１４２がビッグエンディアンモードおよびリトルエンディアンモードのそれぞれに従ってどのようにストアされるかの例が図１５に示される。本例では、値１４２は、１６進フォーマット：０ｘ０ａ０ｂ０ｃ０ｄというフォーマットで記述されている。一般的にテーブル１４４に示されるように、そのような値をストアするために、ビッグエンディアンシステムは、典型的には、最上位バイト（すなわち、０ｘ０ａ）を１つのバイトアドレスにストアし、他のバイト（すなわち、０ｘ０ｂ、０ｘ０ｃ、０ｘ０ｄ）が引き続いて増加するバイトアドレスにストアされる。反対に、一般的にテーブル１４６に示されるように、リトルエンディアンシステムは、典型的には、最下位バイト（すなわち、０ｘ０ｄ）を特定のバイトアドレスにストアし、それから、残りのバイトを、相対的な位の高さに従って、引き続いて増加するバイトアドレスにストアする。
【００７１】
ビッグエンディアンおよびリトルエンディアンシステムは、シーケンシャルデータが異なる順番で書かれ、読まれ、そして解釈されることを期待しているため、もしシステム１００および装置１２２が互いに異なるエンディアンモードで動作するときには、システム１００または装置１２２の一つからのデータ伝送は、他方によって誤解釈される可能性がある。例えば、値１４２がシーケンシャルに（例えば、一度に１バイトまたは一度に１ビットで）送信される一実施形態において、ビッグエンディアン装置１２２はデータバスを介して値１４２の０ｘ０ａ構成要素（すなわち、最上位バイト）を最初に送信し、それに０ｘ０ｂ、０ｘ０ｃ、および０ｘ０ｄ構成要素が続く（それらは位の高さが低くなってゆく）。しかしながら、もしシステム１００がリトルエンディアンモードで動作するならば、そのシステムは、最初に０ｘ０ａ構成要素を受信するが、このバイトを（ビッグエンディアン装置１２２によって解釈される最上位バイトではなく）最下位バイトとして解釈し、０ｘ０ｂ、０ｘ０ｃ、０ｘ０ｄを（位が低くなってゆくのではなく）位が高くなってゆく構成要素であると解釈する。このように、ある修正がない形態では、ビッグエンディアン装置１２２は、送信データを０ｘ０ａ０ｂ０ｃ０ｄと解釈したのに対して、リトルエンディアンシステム１００は受信データが値：０ｘ０ｄ０ｃ０ｂ０ａを有するとして解釈する。
【００７２】
幾つかの実施形態において、装置１２２のレジスタインタフェース１３０は、異なるエンディアンモードで動作するシステム１００と装置１２２の間で通信されるデータを翻訳するように構成することができる。一実施形態においては、装置１２２のエンディアンモードは、一般的に図１６に図示されるように、方法１４８に従って処理される。この方法１４８は、一般的に、装置１２２の１つ以上のレジスタ１２８にアクセスするステップ１５０を含んでよく、そして、ステップ１５２において、図１７および図１８に関連して以下でさらに詳しく議論されるように、装置１２２が動作する現在のエンディアンモードを決定することができる。以下でまた議論されるように、ひとたび装置１２２のエンディアンモードが決定されれば、装置１２２のエンディアンモードが変更されるようにすることができる。
【００７３】
一実施形態に従えば、ステップ１５０においてアクセスされる１つ以上のレジスタは、一般的に図１７に図示されるステータスレジスタ１５６を含んでよい。本技術に十分に従えば、他のレジスタ幅を用いてよいことを理解されたいが、ステータスレジスタ１５６は、３２ビットレジスタとして図示されている。ステータスレジスタ１５６は、３２ビット位置（ビット位置０からビット位置３１）を含み、それぞれは各データビットＥ０−Ｅ３１をストア可能なメモリセルに関連付けられる。一実施形態においては、データビットＥ０−Ｅ３１は、図示されている仕方でバイト１５８、１６０、１６２、および１６４にグループ化され、１バイト増加のような任意の適当な増加量で、読み出しまたは書き込まれてよい。
【００７４】
ステータスレジスタ１５６の各ビット位置および／またはビット位置のグループは、特定の特性または機能と関連付けられてよい。例えば、テーブル１６６に一般的に示されるように、ビット位置７は、データビットＥ７の値が現在の装置エンディアンモードを指し示すように、装置１２２の現在のエンディアンモードと関連付けられてよい。本実施形態において、データビットＥ７は、“０”にセットされてその装置がリトルエンディアンモードで動作することを示し、あるいは、“１”にセットされてその装置がビッグエンディアンモードで動作することを示すようにしてよい。上述のように、もしシステム１００および装置１２２が同じエンディアンモードで動作するときには、データバイト１５８、１６０、１６２、および１６４はシステム１００に転送され、そのシステムはデータビットＥ７がステータスレジスタ１５６のビット位置７にストアされると認識する。しかしながら、システム１００および装置１２２が異なるエンディアンモードで動作するときには、システム１００は、そのデータを受信したときに、これらのバイトを逆順に解釈し、データビットＥ７をビット位置３１に関連付ける。このように、もしシステム１００と装置１２２が異なるエンディアンモードで動作せずシステム１００と装置１２２が共通のエンディアンモードを合意すれば、システム１００による装置１２２からのステータスレジスタ１５６のビット位置７におけるデータビットの読出しの試みは、データビットＥ７を正確に返すことができる。
【００７５】
従って、一実施形態において、一般的にテーブル１６８に示されるように、ステータスレジスタ１５６は、ビット位置３１において二重の現在の装置エンディアンモードビットを含むことができる。この方法では、バイト１５８、１６０、１６２、および１６４のバイトの順番がシステム１００によってたとえ異なって（例えば、位の高さを反対の順番で）解釈されたとしても、システム１００によるビット位置７の読出しのどの試みも、それぞれがまったく同様に装置１２２の現在のエンディアンモードを識別するように指し示すデータビットＥ７またはデータビットＥ３１の何れかを返す。このように、システム１００は、バイトオーダエンディアン性の相違にかかわらず、ビット位置７におけるデータの値の読出しの試みに基づいて、装置１２２のエンディアンモードを検出することができる。同様に、他の実施形態においては、装置の現在のエンディアンモードがさらに他のビット位置によって与えられて、ビットオーダエンディアン性のような他のタイプのエンディアン性を記述するようにしてもよい。
【００７６】
上述のように、異なるエンディアンモードにおける装置１２２とシステム１００の動作は、結果として通信エラーを生じる可能性がある。そのうえ、第１のエンディアンモードで動作するシステムが異なるエンディアンモードで動作する装置１２２を（例えば、レジスタ１２８に値を書き込むことによって）構成しようとした場合、装置１２２はシステム１００からの構成データを誤解釈し、装置１２２に意図するものとは正反対の仕方で構成させる結果を生ずる可能性がある。従って、一実施形態において、装置１２２は、パワーオンまたはリセットして、その装置への何れの構成の書込みをも実行する必要なく、（システム１００によるような）ステータスレジスタ１５６の読出しを可能にするデフォルトモードになるように構成される。特に、このことは、システム１００による装置１２２のエンディアン性の早期の決定を容易にし、また、一般的に装置１２２の構成を容易にする。一方では、エンディアン性のミスマッチによる構成上のエラーの起こりやすさを減少させることができる。
【００７７】
ステータスレジスタ１５６は、他の機能や特性の指示をもまた与えてもよい。幾つかの実施形態において、装置１２２のエンディアン性は、ハードウェア入力（ここではハードウェアエンディアンモードと称される）、またはソフトウェア入力（ここではソフトウェアエンディアンモードと称される）の何れかによってコントロールされてもよい。そして、ステータスレジスタ１５６の他のビット位置は、現在の制御方法の詳細を指示してもよい。例えば、一般的にテーブル１７０として示されるように、ステータスレジスタ１５６のビット位置２９は、装置１２２のエンディアン性がハードウェアによって（例えば入力ピン１３６によって）制御されるのか、ソフトウェアレジスタビットによって制御されるのかを決定するために読み出されてもよい。他の実施形態では、ソフトウェアレジスタビットの制御が、図１８に関連して以下に議論される制御レジスタ１８６のような異なるレジスタに含まれる。あるいは、他の実施形態では、そのような制御レジスタビットは、ステータスレジスタ１５６に含まれることができる。
【００７８】
ステータスレジスタ１５６のビット位置２８および３０は、それぞれソフトウェアおよびハードウェアエンディアンモードを決定するために読み出されてもよい。そのような実施形態においては、データビットＥ７およびＥ３１の装置エンディアンモードは、もしデータビットデータビットＥ２９が“０”にセットされた場合（装置エンディアン性のハードウェア制御を指示している場合）にはＥ３０にマッチし、もしデータビットデータビットＥ２９が“１”にセットされた場合（装置エンディアン性のソフトウェア制御を指示している場合）にはＥ２８にマッチする。テーブル１７６および１７８として図示されるように、ステータスレジスタ１５６の他のデータビットは、他の機能や特性のために使用され、あるいは未使用とされる（または将来の使用のために予約される）。
【００７９】
上述のように、装置１２２は、ビッグエンディアンモードまたはリトルエンディアンモードの何れかで動作するように構成してよい。幾つかの実施形態において、レジスタインタフェース１３０は、選択された装置エンディアンモードに基づいて、デバイス１２２に対するデータ入力および出力のハードウェアによる変換を提供する。装置エンディアンモードは、装置１２２へのハードウェア入力（例えば、エンディアン性入力ピン１３６）によって、またはデバイス１２２へのソフトウェア入力によって、あるいはその両方によって選択されてよい。例えば、装置１２２は、装置１２２に対するエンディアンモードを選択するための、そして装置エンディアンモードがハードウェア入力によって制御されるのかソフトウェア入力によって制御されるのかを指示するためのレジスタ１２８中の１つ以上のレジスタビットを含んでよい。
【００８０】
さらなる例として、レジスタ１２８は一実施形態に従って図１８に一般的に図示されるようなレジスタビットを有する制御レジスタ１８６を含んでよい。制御レジスタ１８６もまた、説明のために３２ビットレジスタとして図示されているが、他の実施形態においては他のレジスタ幅も選択できる。加えて、ステータスレジスタ１５６および制御レジスタ１８６のある例がここでは説明のために与えられているが、これらのレジスタのビット位置に関連する様々な特性および機能は、各レジスタの中で変更され、異なるレジスタに切り替えられ、あるいは単一のレジスタに結合されるようにすることができることに留意されたい。図示された制御レジスタ１８６は、それぞれのデータビットＦ０−Ｆ３１のストアを可能とする３２ビット位置（ビット位置０からビット位置３１）を含む。本実施形態においては、制御レジスタ１８６のデータビットは、バイト１８８、１９０、および１９４にグループ化される。これらのデータバイトは、１バイト増加量で、あるいは任意の他の適当な増加量（例えば、１ビット以上の増加量、１ニブル以上の増加量、または複数バイトの増加量）で、制御レジスタ１８６に対して書き込まれまたは読み出されてよい。
【００８１】
テーブル１９６に一般的に示されるように、データビットＦ２９は、（システム１００によるようにして）、一実施形態において、“０”にセットされることで装置のエンディアンモードがハードウェア入力によって（例えば、エンディアン性入力ピン１３６の信号レベルに基づいて）制御され、“１”にセットされることで装置のエンディアンモードがソフトウェアによって（例えば、他のレジスタビットをセットして装置１２２のエンディアンモードを選択することにより）制御されるようにしてもよい。例えば、一般的にテーブル１９８に示されるように、データビットＦ２８は、“０”にセットされることで装置１２２のリトルエンディアン動作を選択し、“１”にセットされることで装置１２２のビッグエンディアン動作を選択するようにしてもよい。そのような実施形態において、もしデータビットＦ２９が“０”にセットされているなら、装置１２２は、エンディアン性入力ピン１３６上の信号に従って制御されるデフォルトエンディアンモードに従って動作してよい。しかし、このデフォルトモードはデータビットＦ２９を“１”にセットすることによってオーバーライドされることができる。一般的にテーブル２００および２０２に示されるように、制御レジスタ１８６の他のデータビットは、他の機能を制御するために使用されてもよい、あるいは、未使用にされおよび将来の使用のために予約されてもよい。加えて、レジスタ１２８のデータビットＦ２８、または任意の他のデータビットは、システム１００または装置１２２のソフトウェアドライバ、ファームウェア、または他のソフトウェアによって自動的にセットされてもよく、あるいは、そのようなソフトウェアを介してユーザによって手動でセットされてもよい。
【００８２】
幾つかの実施形態のレジスタインタフェース１３０は、装置１２２のエンディアンモードを制御するように構成できるため、そのような実施形態は、システム１００や他の装置に通信データのソフトウェアまたはハードウェアによる変換を実行することを要求することなく、装置１２２とシステム１００の間の効率的な通信を可能にすることを認識されたい。さらに、そのような実施形態は、一般的に、装置１２２のエンディアン性を制御する柔軟な方法を提供し、ビッグエンディアンシステムまたはリトルエンディアンシステムの何れかと接続して効率的に動作することを可能にすることができる。
【００８３】
本発明は、種々の改変および代替形式を受け入れる余地があるが、本明細書では、例示の目的のために、具体的な実施形態が図面において示され、詳細に説明されてきた。しかしながら、本発明は、開示された特定の形式に限定されることを意図されるものではないことを理解されたい。それよりもむしろ、本発明は、以下に添付された請求項によって定義されるような、本発明の趣旨および範囲内にある全ての改変、均等物および代替物を包含するものである。
【技術分野】
【０００１】
本発明の実施形態は、概して、デジタルデータ処理に関し、より詳細には、ある実施形態において、電子装置またはシステムのエンディアンモードの管理に関する。
【背景技術】
【０００２】
コンピューティングの分野においては、パターン認識タスクは、ますます性能が試される。大量のデータさえコンピュータ間で伝送され、ユーザが識別を望むパターンの数は増加している。例えば、スパムもしくはマルウェアは、しばしば、データストリームにおけるパターン（例えば、特定の句もしくはコードの一部）を検索することによって検出される。新規の変異形を検索するために新規のパターンが実施される可能性があるため、パターンの数は、スパムおよびマルウェアの多様性によって増加する。これらのパターンの各々に対してデータストリームを検索することは、コンピューティングボトルネック（障害）を形成する可能性がある。しばしば、データストリームが受信されると、一つずつ、各パターンを検索される。システムより前の遅延は、パターン数に伴うデータストリームの増加の次の部分を検索する状態にある。したがって、パターン認識は、データの受信を遅延させる可能性がある。
【０００３】
上述したようなパターン認識タスクを実行するハードウェアのようなコンピューティングハードウェアは、多くの他の装置とインタフェース接続する可能性がある。例えば、パターン認識ハードウェアは、異なるタイプのマイクロプロセッサのような様々なプロセッサと結合されるかもしれない。これらの異なるタイプのマイクロプロセッサは、データのシーケンスをお互いに異なって解釈しストアする。例えば、幾つかのマイクロプロセッサまたは他の装置は、“ビッグエンディアン”モードで動作する。そのモードでは、あるデータシーケンスの最上位部分（例えば、ビッグエンディアンバイトオーダモードにおける最上位バイト）が、最初に読まれ、ストアされ、解釈されるべきである。他のマイクロプロセッサやデバイスは、“リトルエンディアン”モードで動作する。そのモードでは、あるデータシーケンスの最下位部分（例えば、リトルエンディアンバイトオーダモードにおける最下位バイト）が、最初に読まれ、ストアされ、解釈されるべきである。そのような装置において適切に動作する機能は、それらがデータを解釈した順に応答するので、システムはしばしば、そのようなデバイスに対して受信されまたは送信されたデータを、ハードウェアまたはソフトウェアを介して翻訳（変換）するように設計されている。システムによるそのような翻訳は、しかしながら、システムの設計コストに加算されてしまうと思われ、またシステム性能に強い影響を及ぼす。
【図面の簡単な説明】
【０００４】
【図１】データストリームを検索するシステムの一実施例を示す。
【図２】図１のシステムにおけるパターン認識プロセッサの一実施例を示す。
【図３】図２のパターン認識プロセッサにおける検索タームセルの一実施例を示す。
【図４】単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。
【図５】単一の文字に対してデータストリームを検索する、図３の検索タームセルを示す。
【図６】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図７】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図８】一語に対してデータストリームを検索する幾つかの検索タームセルを含む認識モジュールを示す。
【図９】二語に対してパラレルにデータストリームを検索するように構成された認識モジュールを示す。
【図１０】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１１】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１２】同一の接頭辞を有する複数語を特定する検索基準に従って検索する認識モジュールを示す。
【図１３】本発明の実施形態に従って複数のデータストリームを受信する図１のシステムを示す。
【図１４】本発明の実施形態に従う図２のパターン認識プロセッサのデータフロー識別レジスタおよびリザルトバッファを示す。
【図１５】本発明の実施形態に従う図２のパターン認識プロセッサにおける多数のデータフローを処理するためのプロセスのフローチャートを示す。
【図１６】本発明の実施形態に従う図１４の装置のエンディアンモードを変える方法のフローチャートを示す。
【図１７】本発明の実施形態に従う図１４の装置の状態レジスタの特徴を示す図である。
【図１８】本発明の実施形態に従う図１４の装置の制御レジスタの特徴を示す図である。
【発明を実施するための最良の形態】
【０００５】
図１は、データストリーム１２を検索するシステム１０の一実施例を示す。システム１０は、検索基準１６に従ってデータストリーム１２を検索するパターン認識プロセッサ１４を含んでもよい。
【０００６】
各検索基準は、一つ以上の対象表現、すなわちパターンを特定してもよい。“対象表現”という用語は、パターン認識プロセッサ１４が検索するためのデータシーケンスのことを称する。対象表現の例は、ある単語を綴る文字シーケンス、遺伝子を特定する遺伝子塩基対シーケンス、画像の一部を形成する画像ファイルもしくはビデオファイルにおけるビットシーケンス、プログラムの一部を形成する実行可能ファイルにおけるビットシーケンス、または、歌もしくは口語表現の一部を形成するオーディオファイルにおけるビットシーケンスを含む。
【０００７】
検索基準は、一つ以上の対象表現を特定してもよい。例えば、検索基準は、文字列“ｃｌ”で始まる全５文字の単語、文字列“ｃｌ”で始まるあらゆる単語、３回以上“ｃｌｏｕｄ”という単語を含む段落などを特定してもよい。対象表現のうちで生じうる組の数は、任意の大きさであり、例えば、データストリームが存在することが可能であるデータの順列が存在するのと同一数の対象表現が存在する可能性がある。検索基準は、種々のフォーマットで表現されてもよく、そのフォーマットは、正規表現として、各対象表現を必ずしも記載することなく、対象表現の組を簡潔に特定するプログラミング言語を含む。
【０００８】
各検索基準は、一つ以上の検索タームから構成されてもよい。したがって、検索基準の各対象表現は一つ以上の検索タームを含み、幾つかの対象表現は、共通の検索タームを使用してもよい。本明細書で使用されるように、“検索ターム”という用語は、単一の検索周期の間に検索されるデータのシーケンスのことを称する。データのシーケンスは、バイナリフォーマットもしくは、例えば、１０進法、ＡＳＣＩＩなどの他のフォーマットにおける複数ビットのデータを含んでもよい。シーケンスは、単一のディジットもしくは複数のディジット（例えば幾つかのバイナリディジット）でデータをエンコードしてもよい。例えば、パターン認識プロセッサ１４は、一度に一文字をテキストデータストリーム１２から検索し、検索タームは、例えば、文字“ａ”、文字“ａ”か“ｅ”のいずれか、または、全ての単一文字の組を特定するワイルドカード検索タームなど、単一文字の組を特定してもよい。
【０００９】
検索タームは、文字（もしくは、データストリームによって表現される情報の他の書記素、すなわち基本単位、例えば、音符、遺伝子塩基対、１０進法のディジット、サブピクセル）を特定するビット数よりも小さいか、または大きくてもよい。例えば、検索タームは８ビットであり、単一文字は１６ビットであり、この場合には、二つの連続した検索タームは単一文字を特定してもよい。
【００１０】
検索基準１６は、コンパイラ１８によってパターン認識プロセッサ１４のためにフォーマットされてもよい。フォーマットするステップは、検索基準から検索タームを分解するステップを含んでもよい。例えば、データストリーム１２によって表現された書記素が検索タームよりも大きい場合、コンパイラは単一の書記素を検索するために、複数の検索タームへと検索基準を分解してもよい。同様に、データストリーム１２によって表現された書記素（ｇｒａｐｈｅｍｅ）が検索タームよりも小さい場合、コンパイラ１８は、各個別の書記素に対して、使用されていないビットを伴う単一の検索タームを提供してもよい。コンパイラ１８は、パターン認識プロセッサ１４によって本来サポートされていない種々の正規表現演算子をサポートするために、検索基準１６をフォーマットしてもよい。
【００１１】
パターン認識プロセッサ１４は、データストリーム１２から各新規タームを評価することによって、データストリーム１２を検索してもよい。本明細書における“ターム”という用語は、検索タームに一致しうるデータ量のことを称する。検索周期の間、パターン認識プロセッサ１４は、現在提示されているタームが検索基準において現在の検索タームに一致するかどうかを決定してもよい。タームが検索タームと一致する場合には、評価は“進行”し、すなわち、次のタームが検索基準における次の検索タームと比較される。そのタームが一致しない場合には、次のタームは、検索基準における第一のタームと比較され、それによって検索をリセットする。
【００１２】
各検索基準は、パターン認識プロセッサ１４における異なる有限ステートマシンへとコンパイルされてもよい。有限ステートマシンは、パラレルに（並行して）実行してもよく、検索基準１６に従ってデータストリーム１２を検索する。有限ステートマシンは、先行する検索タームがデータストリーム１２によって一致する場合に検索基準における連続する各検索タームへと進んでもよい。または、検索タームが一致しない場合には、有限ステートマシンは検索基準における第一の検索タームの検索を開始してもよい。
【００１３】
パターン認識プロセッサ１４は、幾つかの検索基準に従って各新規タームを評価し、ほぼ同時に、例えば、単一のデバイス周期の間に其々の検索タームを評価してもよい。パラレルな有限ステートマシンは、ほぼ同時にデータストリーム１２からタームを各々受信し、パラレルな有限ステートマシンの各々は、そのタームが、パラレルな有限ステートマシンを検索基準における次の検索タームへと進めるかどうかを決定してもよい。パラレルな有限ステートマシンは、比較的多数の検索基準（例えば、１００以上、１０００以上、もしくは１００００以上）に従って、タームを評価してもよい。それらはパラレルに動作するため、データストリームを遅延させることなく、比較的高いバンド幅を有するデータストリーム１２（例えば、６４ＭＢ毎秒もしくは１２８ＭＢ毎秒より大きいかほぼ同一のデータストリーム１２）に対して検索基準を適用してもよい。幾つかの実施形態においては、検索周期の継続期間は、検索基準の数によって増減しないため、検索基準の数はパターン認識プロセッサ１４の性能にあまり影響を与えることはない。
【００１４】
検索基準が満足されるとき（すなわち、最後の検索タームに進行してそれが一致した後）、パターン認識プロセッサ１４は、中央処理装置（ＣＰＵ）２０などの処理装置に対して基準を満足したことを報告してもよい。中央処理装置２０は、パターン認識プロセッサ１４およびシステム１０の他の部分を制御してもよい。
【００１５】
システム１０は、データのストリームを検索する種々のシステムもしくはデバイスのうちのいずれであってもよい。例えば、システム１０は、データストリーム１２を監視するデスクトップ、ラップトップ、ハンドヘルドもしくは他のタイプのコンピュータであってもよい。システム１０は、ルータ、サーバ、もしくはクライアント（例えば、前述されたタイプのコンピュータのうちの一つ）などのネットワークノードであってもよい。システム１０は、コピー機、スキャナ、プリンタ、ゲーム機、テレビ、セットトップビデオ分配もしくは録画システム、ケーブルボックス、パーソナルデジタルメディアプレイヤー、工場自動化システム、自動車用コンピュータシステムもしくは医療デバイスなどの他の種類の何らかの電子デバイスであってもよい。（これらの種々のシステムの実施例を記述するために使用される用語は、本明細書で使用される他の多くの用語と同様に、幾つかの指示対象を共有し、それ自体は、列挙された他の項目によって、範囲を狭めて構成されるべきではない。）
【００１６】
データストリーム１２は、ユーザもしくは他の存在が検索を望む可能性のある、種々のタイプの一つ以上のデータストリームであってもよい。例えば、データストリーム１２は、インターネットを介して受信されたパケット、または、携帯電話ネットワークを介して受信された音声もしくはデータなど、ネットワークを介して受信されたデータのストリームであってもよい。データストリーム１２は、画像センサ、温度センサ、加速度計などもしくはその組み合わせなど、システム１０と連通するセンサから受信されたデータであってもよい。データストリーム１２は、シリアルデータストリームとしてシステム１０によって受信され、データは、時間的、語彙的、もしくは意味的に意義のある順序など、意味のある順序で受信される。または、データストリーム１２は、パラレルにもしくはバラバラの順序で受信され、その後、例えば、インターネットを介して受信されたパケットを順序づけることによって、シリアルデータストリームへと変換される。幾つかの実施形態においては、データストリーム１２は、タームをシリアルに提示してもよいが、各タームを表すビットはパラレルに受信されてもよい。データストリーム１２は、システム１０に対して外部ソースから受信されてもよいか、または、メモリデバイスにインテロゲート（伝送）し、格納されたデータからデータストリーム１２を形成することによって形成されてもよい。
【００１７】
データストリーム１２におけるデータのタイプに依存して、異なるタイプの検索基準が設計者によって選択されてもよい。例えば、検索基準１６は、ウイルス定義ファイルであってもよい。ウイルスもしくは他のマルウェアは特徴づけられ、マルウェアの態様は、データストリーム１２がマルウェアを伝送しうるかどうかを示す検索基準を形成するために使用されてもよい。結果として生じる検索基準はサーバに格納され、クライアントシステムのオペレータはシステム１０へと検索基準をダウンロードするサービスに登録してもよい。検索基準１６は、異なるタイプのマルウェアが現れたとき、サーバから定期的にアップデートされてもよい。検索基準は、ネットワークを介して受信される可能性のある望ましくないコンテンツ（例えば、（スパムとしてよく知られている）迷惑電子メールもしくはユーザが望まない他のコンテンツ）を特定するために使用されてもよい。
【００１８】
データストリーム１２はシステム１０によって受信されたデータに対して関心を持って、第三者によって検索されてもよい。例えば、データストリーム１２は、著作物において生じる文字列、音声シーケンス、ビデオシーケンスに関して監視されてもよい。データストリーム１２は、強制捜査もしくは民事手続きに関係する発話、もしくは使用者にとって関心のある発話に対して監視されてもよい。
【００１９】
検索基準１６は、例えば、ＣＰＵ２０もしくはパターン認識プロセッサ１４によってアドレス可能なメモリにおいて、翻訳が可能であるデータストリーム１２におけるパターンを含んでもよい。例えば、検索基準１６は、対応するスペイン語がメモリに格納された英単語を各々特定してもよい。別の実施例においては、検索基準１６は、例えば、デコードされたバージョンのデータストリーム１２が使用可能であるＭＰ３、ＭＰＥＧ４、ＦＬＡＣ、Ｏｇｇ Ｖｏｒｂｉｓなど、エンコードされたバージョンのデータストリーム１２を特定してもよいし、その逆を特定してもよい。
【００２０】
パターン認識プロセッサ１４は、ＣＰＵ２０と共に（単一のデバイスなどの）単一の構成部分に統合されたハードウェアであってもよいし、別個の構成部分として形成されてもよい。例えば、パターン認識プロセッサ１４は別個の集積回路であってもよい。パターン認識プロセッサ１４は、“コプロセッサ”もしくは“パターン認識コプロセッサ”と称されてもよい。
【００２１】
図２は、パターン認識プロセッサ１４の一実施例を示す。パターン認識プロセッサ１４は、認識モジュール２２および出力バッファ５１を有する集約モジュール２４を含んでもよい。出力バッファ５１は、リザルトバッファ２５を含んでもよい。認識モジュール２２は、受信されたタームを検索タームと比較するように構成され、認識モジュール２２および集約モジュール２４の双方は、検索タームとタームが一致することが検索基準を満足するかどうかを決定するように協力してもよい。
【００２２】
認識モジュール２２は、行デコーダ２８および複数のフィーチャセル３０を含んでもよい。各フィーチャセル３０は検索タームを特定し、フィーチャセル３０のグループは、検索基準を形成するパラレルな有限ステートマシンを形成してもよい。フィーチャセル３０のコンポーネントは、検索タームアレイ３２、検出アレイ３４およびアクティブ化ルーティングマトリクス３６を形成してもよい。検索タームアレイ３２は複数の入力導体３７を含み、入力導体３７の各々は、行デコーダ２８と通信する各フィーチャセル３０を配置してもよい。
【００２３】
行デコーダ２８は、データストリーム１２のコンテンツに基づいて、複数の入力導体３７中の特定の導体を選択してもよい。例えば、行デコーダ２８は、１タームを表現する可能性がある受信されたバイトの値に基づいて、２５６行のうちの１つをアクティブ化する１バイトから２５６への行デコーダであってもよい。００００００００の１バイトタームは、複数の入力導体３７のうち最も上の行に対応し、１１１１１１１１の１バイトタームは、複数の入力導体３７のうちの最も下の行に対応してもよい。したがって、異なる入力導体３７は、どのタームがデータストリーム１２から受信されるかに依存して選択されてもよい。異なるタームが受信されると、行デコーダ２８は、前のタームに対応する行を非アクティブ化し、新規タームに対応する行をアクティブ化してもよい。
【００２４】
検出アレイ３４は、検索基準を完全にもしくは部分的に満足することを示す信号を集約モジュール２４に対して出力する検出バス３８に結合してもよい。アクティブ化ルーティングマトリクス３６は、一致した検索基準における検索ターム数に基づいて、フィーチャセル３０を選択的にアクティブ化する、ならびに非アクティブ化してもよい。
【００２５】
集約モジュール２４は、ラッチマトリクス４０、集約ルーティングマトリクス４２、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８および初期化ルーティングマトリクス５０を含んでもよい。
【００２６】
ラッチマトリクス４０は、ある検索基準の一部を実施してもよい。例えば、幾つかの正規表現などの幾つかの検索基準は、最初に一致（もしくは複数の一致）が発生したときのみ計算する。ラッチマトリクス４０は、一致が生じたかどうかを記録するラッチを含んでもよい。検索基準が満足されたとき、もしくはそれ以上満足されないと判定された、すなわち、その検索基準が満足されるより前に前の検索タームを再度マッチングさせる必要があるとき、ラッチは初期化の間にクリアされ、動作中に定期的に再初期化されてもよい。
【００２７】
集約ルーティングマトリクス４２は、アクティブ化ルーティングマトリクス３６と類似した機能を果たしてもよい。集約ルーティングマトリクス４２は、検出バス３８における一致を示す信号を受信し、閾値論理マトリクス４４に接続する異なるグループ論理ライン５３へと信号を送信してもよい。集約ルーティングマトリクス４２は、検索基準が満足された、もしくはこれ以上満足されないと判定されたとき、検出アレイ３４の一部をリセットするために、検出アレイ３４へと初期化ルーティングマトリクス５０の出力を送信してもよい。
【００２８】
閾値論理マトリクス４４は、例えば、数を数える（カウントアップする）、または数を逆に数える（カウントダウンする）ように構成された３２ビットカウンタなどの、複数のカウンタを含んでもよい。閾値論理マトリクス４４は、初期カウントでロードされ、認識モジュールによって信号通知された一致時のカウント値から、カウントアップもしくはカウントダウンしてもよい。例えば、閾値論理マトリクス４４は、ある長さの文字列の単語が現れた数を数えてもよい。
【００２９】
閾値論理マトリクス４４の出力は、論理積マトリクス４６に対する入力であってもよい。論理積マトリクス４６は、“積”の結果（例えば、ブール論理における“ＡＮＤ”関数）を選択的に生成してもよい。論理積マトリクス４６は、正方行列として実施され、出力積の数は、閾値論理マトリクス４４からの入力ラインの数と同一であるか、または、論理積マトリクス４６は、出力とは異なる数の入力を有してもよい。結果として生じる積の値は、論理和マトリクス４８に対する出力であってもよい。
【００３０】
論理和マトリクス４８は、和（例えば、ブール論理における“ＯＲ”関数）を選択的に生成してもよい。論理和マトリクス４８もまた、正方行列として実施されるか、または、論理和マトリクス４８は、出力とは異なる数の入力を有してもよい。入力は論理積であるため、論理和マトリクス４８の出力は、論理的な積和（例えば、ブール論理での積和（ＳＯＰ）形）であってもよい。論理和マトリクス４８の出力は、初期化ルーティングマトリクス５０によって受信されてもよい。
【００３１】
初期化ルーティングマトリクス５０は、集約ルーティングマトリクス４２を介して、検出アレイ３４および集約モジュール２４の一部をリセットしてもよい。初期化ルーティングマトリクス５０は、正方行列として実行されるか、または、初期化ルーティングマトリクス５０は、出力とは異なる数の入力を有してもよい。初期化ルーティングマトリクス５０は、論理和マトリクス４８からの信号に応じて、例えば、検索基準が満足されたとき、または、検索基準がこれ以上満足されないと判定されたとき、パターン認識プロセッサ１４の他の部分を再初期化してもよい。
【００３２】
集約モジュール２４は、閾値論理マトリクス４４、集約ルーティングマトリクス４２、および論理和マトリクス４８の出力を受信する出力バッファ５１を含んでもよい。集約モジュール２４の出力は、出力バッファ５１から出力バス２６上のＣＰＵ２０（図１）へと伝送されてもよい。幾つかの実施形態においては、出力マルチプレクサは、これらのコンポーネント４２、４４および４８からの信号を多重化し、基準を満足したことを示す信号、もしくは検索タームの一致を示す信号をＣＰＵ２０（図１）へと出力してもよい。他の実施形態においては、パターン認識プロセッサ１４からのリザルトは、出力マルチプレクサを介して信号を伝送することなく報告されてもよいが、このことは、本明細書で記述されたあらゆる他の特性が省略される可能性がないことを示唆するものではない。例えば、閾値論理マトリクス４４、論理積マトリクス４６、論理和マトリクス４８もしくは初期化ルーティングマトリクス５０からの信号は、出力バス２６上をパラレルにＣＰＵへと伝送されてもよい。
【００３３】
図３は、検索タームセル５４として本明細書で称されるコンポーネントである、検索タームアレイ３２（図２）における単一のフィーチャセル３０の一部を示す。検索タームセル５４は、出力導体５６および複数のメモリセル５８を含んでもよい。各メモリセル５８は、出力導体５６および複数の入力導体３７の中の導体の一つの両方へと結合されてもよい。入力導体３７が選択されるのに応じて、各メモリセル５８は、格納された値を示す値を出力し、出力導体５６を介してデータを出力する。幾つかの実施形態においては、複数の入力導体３７は“ワード線”と称され、出力導体５６は“データ線”と称されてもよい。
【００３４】
メモリセル５８は、種々のタイプのメモリセルのうちのいずれを含んでもよい。例えば、メモリセル５８は、トランジスタとキャパシタを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルなどの揮発性メモリであってもよい。トランジスタのソースおよびドレインは、其々、キャパシタのプレートおよび出力導体５６へと接続され、トランジスタのゲートは入力導体３７のうちの一つへと接続されてもよい。揮発性メモリの別の実施例においては、各メモリセル５８は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含んでもよい。ＳＲＡＭセルは、入力導体３７の一つによって制御されるアクセストランジスタによって、出力導体５６へと選択的に結合された出力を有してもよい。メモリセル５８は、相変化メモリ（例えば、オボニックデバイス）、フラッシュメモリ、シリコン・酸化物・窒化物・酸化物・シリコン（ＳＯＮＯＳ）メモリ、磁気抵抗メモリもしくは他のタイプの不揮発性メモリなどの不揮発性メモリをも含んでもよい。メモリセル５８は、フリップフロップ、例えば、論理ゲートによって形成されたメモリセルをも含んでもよい。
【００３５】
図４および図５は、動作における検索タームセル５４の一実施例を示す。図４は、セルの検索タームに一致しないタームを受信する検索タームセル５４を示し、図５は、セルの検索タームに一致するタームを受信する検索タームセル５４を示す。
【００３６】
図４によって示されるように、検索タームセル５４は、メモリセル５８にデータを格納することによって、一つ以上のタームを検索するように構成されてもよい。メモリセル５８は、例えば図３において、データストリーム１２が提示する可能性のあるタームを各々表し、各メモリセル５８は文字“ａ”で開始し、数字“９”で終了する単一の文字もしくは数字を表す。検索タームを満足するタームを表すメモリセル５８は、第一の値を格納するようにプログラムされ、検索タームを満足するタームを表していないメモリセル５８は、異なる値を格納するようにプログラムされてもよい。示された実施例においては、検索タームセル５４は、文字“ｂ”を検索するように構成される。“ｂ”を表すメモリセル５８は、１もしくは論理的なハイを格納し、“ｂ”を表していないメモリセル５８は、０、もしくは論理的なロウを格納するようにプログラムされてもよい。
【００３７】
データストリーム１２からのタームを検索タームと比較するために、行デコーダ２８は、受信されたタームを表すメモリセル５８に結合された入力導体３７を選択してもよい。図４においては、データストリーム１２は、小文字の“ｅ”を示す。このタームは、８ビットＡＳＣＩＩコード形式でデータストリーム１２によって示され、行デコーダ２８は、行アドレスとしてこのバイトを解釈し、導体６０に電圧を印加することによって、導体６０上に信号を出力する。
【００３８】
それに応じて、導体６０によって制御されるメモリセル５８は、メモリセル５８が格納するデータを示す信号を出力し、その信号は出力導体５６によって伝送されてもよい。この場合には、文字“ｅ”は、検索タームセル５４によって特定されたタームのうちの一つではないため、検索タームとは一致せず、検索タームセル５４は０値を出力し、それは一致が見つからなかったことを示している。
【００３９】
図５においては、データストリーム１２は、文字“ｂ”を示す。再度、行デコーダ２８はこのタームをアドレスとして解釈し、行デコーダ２８は導体６２を選択してもよい。それに応じて、文字“ｂ”を表すメモリセル５８は、格納された値を出力し、この場合には、それは１であり、一致を示している。
【００４０】
検索タームセル５４は一度に一つ以上のタームを検索するように構成されてもよい。複数のメモリセル５８は、１を格納するようにプログラムされ、一つ以上のタームと一致する検索タームを特定する。例えば、小文字“ａ”および大文字“Ａ”を表すメモリセル５８は、１を格納するようにプログラムされ、検索タームセル５４は、いずれかのタームを検索してもよい。別の実施例においては、検索タームセル５４は、いかなる文字が受信された場合にも一致を出力するように構成されてもよい。全メモリセル５８は、１を格納するようにプログラムされてもよく、検索タームセル５４は、検索基準におけるワイルドカードタームとして機能してもよい。
【００４１】
図６−図８は、例えば一単語など複数ターム検索基準に従って検索する認識モジュール２２を示す。具体的には、図６は一単語の最初の文字を検出する認識モジュール２２を示し、図７は、第二の文字の検出を示し、図８は、最後の文字の検出を示す。
【００４２】
図６によって示されるように、認識モジュール２２は、単語“ｂｉｇ”を検索するように構成されてもよい。３個の隣接するフィーチャセル６３、６４および６６が示される。フィーチャセル６３は、文字“ｂ”を検出するように構成される。フィーチャセル６４は、文字“ｉ”を検出するように構成される。フィーチャセル６６は、文字“ｇ”を検出し、検索基準が満足されたことを示すように構成される。
【００４３】
図６は、検出アレイ３４のさらなる詳細をも示す。検出アレイ３４は、各フィーチャセル６３、６４および６６における検出セル６８を含んでもよい。各検出セル６８は、上述されたタイプのメモリセルのうちの一つ（例えば、フリップフロップ）のような、メモリセル７０を含んでもよく、メモリセル７０は、フィーチャセル６３、６４もしくは６６がアクティブか非アクティブかを示す。検出セル６８は、両方の検出セルがアクティブであり、一致を示す関連付けられた検索タームセル５４から信号を受信したかどうかを示す信号を、アクティブ化ルーティングマトリクス３６へと出力するように構成されてもよい。非アクティブなフィーチャセル６３、６４および６６は、一致を無視してもよい。各検出セル６８は、メモリセル７０および出力導体５６からの入力を有する、ＡＮＤゲートを含んでもよい。ＡＮＤゲートの出力は、検出バス３８およびアクティブ化ルーティングマトリクス３６の両方へ、またはそのどちらか一方へと送信されてもよい。
【００４４】
今度は、アクティブ化ルーティングマトリクス３６は、検出アレイ３４におけるメモリセル７０へと書き込むことによって、フィーチャセル６３、６４および６６を選択的にアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、検索基準ならびに次にどの検索タームがデータストリーム１２において検索されるかに従って、フィーチャセル６３、６４もしくは６６をアクティブ化してもよい。
【００４５】
図６においては、データストリーム１２は文字“ｂ”を示す。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｂ”を表す導体６２に接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６３は文字“ｂ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６３における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力して、検索基準のうちの第一の検索タームが一致したことを示す。
【００４６】
図７によって示されるように、第一の検索タームが一致した後、アクティブ化ルーティングマトリクス３６は、検出セル６８におけるメモリセル７０へと１を書き込むことによって、次のフィーチャセル６４をアクティブ化してもよい。次のタームが第一の検索タームを満足する場合（例えば、タームのシーケンス“ｂｂｉｇ”が受信された場合）アクティブ化ルーティングマトリクス３６はフィーチャセル６３のアクティブ状態を維持してもよい。検索基準のうちの第一の検索タームは、データストリーム１２が検索される時間のうちの一部もしくは実質的に全期間の間、アクティブ状態に維持されてもよい。
【００４７】
図７においては、データストリーム１２は認識モジュール２２へ文字“ｉ”を出力する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｉ”を表す導体７２へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６４は文字“ｉ”を検出するように構成され、メモリセル７０によって示されるようにアクティブであるため、フィーチャセル６４における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の次の検索タームが一致したことを示す。
【００４８】
続いて、図８に示されるように、アクティブ化ルーティングマトリクス３６はフィーチャセル６６をアクティブ化してもよい。次のタームを評価する前に、フィーチャセル６４は非アクティブ化されてもよい。フィーチャセル６４は、その検出セル６８によって非アクティブ化され、検出周期の間そのメモリセル７０をリセットするか、または、例えば、アクティブ化ルーティングマトリクス３６はフィーチャセル６４を非アクティブ化してもよい。
【００４９】
図８においては、データストリーム１２は行デコーダ２８へと、ターム“ｇ”を出力し、行デコーダ２８はターム“ｇ”を表す導体７４を選択する。それに応じて、各フィーチャセル６３、６４および６６は、その出力導体５６上に信号を出力し、文字“ｇ”を表す導体７４へと接続されたメモリセル５８に格納された値を示す。検出セル５６は、その後、一致を示す信号を受信したかどうか、ならびに検出セル５６がアクティブかどうかを各々決定してもよい。フィーチャセル６６は文字“ｇ”を検出するように構成され、そのメモリセル７０によって示されるようにアクティブであるため、フィーチャセル６６における検出セル６８は、アクティブ化ルーティングマトリクス３６へと信号を出力し、検索基準の最後の検索タームが一致したことを示す。
【００５０】
検索基準の終わりもしくは検索基準の一部は、アクティブ化ルーティングマトリクス３６もしくは検出セル６８によって識別されてもよい。これらのコンポーネント３６もしくは６８は、そのフィーチャセル６３、６４もしくは６６が検索基準の最終検索タームか検索基準のコンポーネントかを識別するかを示すメモリを含んでもよい。例えば、検索基準は、“ｃａｔｔｌｅ”という単語が二度現れる全ての文を特定し、認識モジュールは、“ｃａｔｔｌｅ”の出現回数を数える集約モジュールへと、文内の各々の“ｃａｔｔｌｅ”の出現を示す信号を出力し、検索基準が満足されたかどうかを判定する。
【００５１】
フィーチャセル６３、６４もしくは６６は幾つかの条件下でアクティブ化されてもよい。フィーチャセル６３、６４もしくは６６は、“常にアクティブ”であってもよく、それは、全検索の間、もしくは実質的に全ての検索の間アクティブ状態のままであることを意味する。常にアクティブなフィーチャセル６３、６４もしくは６６の一実施例は、検索基準の第一のフィーチャセル、例えば、フィーチャセル６３である。
【００５２】
フィーチャセル６３、６４もしくは６６は、“要求されたときアクティブ”であってもよく、それは、幾つかの先行する条件が一致したとき、例えば、検索基準における先行する検索タームが一致したときに、フィーチャセル６３、６４もしくは６６がアクティブであることを意味する。一実施例は、図６−図８におけるフィーチャセル６３によって要求されたときにアクティブであるフィーチャセル６４と、フィーチャセル６４によって要求されたときにアクティブであるフィーチャセル６６である。
【００５３】
フィーチャセル６３、６４もしくは６６は、“自己アクティブ化”されてもよく、それは、一度アクティブ化されればその検索タームが一致している限り、それ自身をアクティブ化することを意味する。例えば、いかなる数のディジットにでも一致した検索タームを有する自己アクティブ化されたフィーチャセルは、文字“ｘ”に到達するまで、文章“１２３４５６ｘｙ”をアクティブ化したままであってもよい。自己アクティブ化されたフィーチャセルの検索タームが一致するたび、自己アクティブ化されたフィーチャセルは検索基準における次のフィーチャセルをアクティブ化してもよい。したがって、常にアクティブなフィーチャセルは、自己アクティブ化するフィーチャセルおよび要求されたときにアクティブなフィーチャセルから形成されてもよい。自己アクティブ化フィーチャセルは、１を格納するメモリセル５８の全てにプログラムされてもよく、各ターム後に要求されたときアクティブなフィーチャセルを繰り返しアクティブ化してもよい。幾つかの実施形態においては、各フィーチャセル６３、６４および６６は、フィーチャセルが常にアクティブかどうかを識別する検出セル６８もしくはアクティブ化ルーティングマトリクス３６におけるメモリセルを含んでもよく、それによって、単一のフィーチャセルから常にアクティブなフィーチャセルを形成する。
【００５４】
図９は、第一の検索基準７５および第二の検索基準７６に従ってパラレルに検索するように構成された認識モジュール２２の一実施例を示す。本実施例においては、第一の検索基準７５は、単語“ｂｉｇ”を識別し、第二の検索基準７６は、単語“ｃａｂ”を識別する。データストリーム１２からの現在のタームを示す信号は、ほぼ同時に各検索基準７５および７６におけるフィーチャセルへと通信されてもよい。各入力導体３７は、検索基準７５および７６の双方へと及ぶ。結果として、幾つかの実施形態においては、検索基準７５および７６の双方は、ほぼ同時に現在のタームを評価してもよい。このことによって、検索基準の評価が加速すると考えられる。他の実施形態は、より多くの検索基準をパラレルに評価するように構成されたより多くのフィーチャセルを含んでもよい。例えば、幾つかの実施形態は、パラレルに動作する１００、５００、１０００、５０００もしくは１００００以上のフィーチャセルを含んでもよい。これらのフィーチャセルは、ほぼ同時に何百、もしくは何千もの検索基準を評価してもよい。
【００５５】
異なる数の検索タームを有する検索基準は、より多くのもしくはより少ないフィーチャセルを検索基準へと割り当てることによって形成されてもよい。単純な検索基準は、フィーチャセルの形式で、複雑な検索基準よりも、より少ないリソースを消費してもよい。このことによって、ほぼ同一の多数のコアを有し、複雑な検索基準を評価するように全て構成されたプロセッサと比較して、パターン認識プロセッサ１４（図２）のコストを低減すると考えられる。
【００５６】
図１０−図１２は、アクティブ化ルーティングマトリクス３６のより複雑な検索基準とフィーチャの一実施例の双方を示す。アクティブ化ルーティングマトリクス３６は、複数のアクティブ化ルーティングセル７８を含んでもよく、アクティブ化ルーティングセル７８のグループは、各フィーチャセル６３、６４、６６、８０、８２、８４および８６に関連付けられてもよい。例えば、各フィーチャセルは、５、１０、２０、５０個もしくはそれ以上のアクティブ化ルーティングセル７８を含んでもよい。アクティブ化ルーティングセル７８は、先行する検索タームが一致するとき、検索基準における次の検索タームへとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、同一のフィーチャセル内の隣接するフィーチャセルもしくは他のアクティブ化ルーティングセル７８へとアクティブ化信号を送信するように構成されてもよい。アクティブ化ルーティングセル７８は、どのフィーチャセルが検索基準における次の検索タームに対応するかを示すメモリを含んでもよい。
【００５７】
図１０−図１２に示されるように、認識モジュール２２は、単一の単語を特定する基準よりも複雑な検索基準に従って検索するように構成されてもよい。例えば、認識モジュール２２は、接頭辞８８で開始し、２つの接尾辞９０もしくは９２のうちの一つで終了する単語を検索するように構成されてもよい。示された検索基準は、文字“ｃ”および“ｌ”のシーケンスで開始し、文字シーケンス“ａｐ”もしくは文字シーケンス“ｏｕｄ”のいずれかで終了する単語を特定する。これは、複数の対象表現、例えば、単語“ｃｌａｐ”もしくは単語“ｃｌｏｕｄ”を特定する検索基準の一実施例である。
【００５８】
図１０においては、データストリーム１２は、認識モジュール２２に対して文字“ｃ”を示し、フィーチャセル６３は両方アクティブであり、一致を検出する。それに応じて、アクティブ化ルーティングマトリクス３６は、次のフィーチャセル６４をアクティブ化してもよい。アクティブ化ルーティングマトリクス３６は、フィーチャセル６３が検索基準における第一の検索タームであるとき、フィーチャセル６３のアクティブ状態を維持してもよい。
【００５９】
図１１においては、データストリーム１２は、文字“ｌ”を示し、フィーチャセル６４は、一致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第一の接尾辞９０の第一のフィーチャセル６６および第二の接尾辞９２の第一のフィーチャセル８２の双方へとアクティブ化信号を伝送してもよい。他の実施例においては、より多くの接尾辞がアクティブ化されてもよく、または、複数の接頭辞は一つ以上の接尾辞をアクティブ化してもよい。
【００６０】
続いて、図１２においては、データストリーム１２は、認識モジュール２２に対して文字“ｏ”を示し、第二の接尾辞９２のフィーチャセル８２は、一致を認識してアクティブである。それに応じて、アクティブ化ルーティングマトリクス３６は、第二の接尾辞９２の次のフィーチャセル８４をアクティブ化してもよい。フィーチャセル６６が非アクティブになると認められると、第一の接尾辞９０の検索は終了してもよい。図１０−図１２に示されたステップは、文字“ｕ”および“ｄ”へと継続してもよいし、または、接頭辞８８が一致する次の機会まで、検索は終了してもよい。
【００６１】
図１３は、一実施形態に従う電子装置またはシステムのブロック図である。参照数字１００によって一般的に参照されるその電子装置またはシステムは、図１３に示される幾つかのまたは全ての構成部分を有する任意の様々なタイプのシステムである。例えば、様々は実施形態において、システム１００は、様々なコンピュータ（例えば、パーソナルコンピュータ、サーバ、またはネットワーク設備）、ネットワーク装置（例えば、アクセスポイント、ルータ、またはモデム）、個人用整理手帳、携帯電話などのようなもののいずれでもよい。
【００６２】
システム１００は、電源１０４を含んでよい。それは例えば、バッテリ、ＡＣ電源アダプタ、またはＤＣ電源アダプタである。他の様々な装置は、システム１００が実行する機能に依存して、プロセッサ１０２に接続されてよい。例えば、入力装置１０６は、プロセッサ１０２に接続されて、ユーザからの入力を受信する。入力装置１０６は、ユーザインタフェースを含んでよい。それは、ボタン、スイッチ、キーボード、ライトペン、マウス、デジタイザ、音声認識システム、あるいはその他の多くの入力装置のいずれでもよい。ディスプレイ１０８はまた、プロセッサ１０２に接続され、ユーザに情報を提供する。ディスプレイ１０８は、例えば、ＬＣＤディスプレイ、ＣＲＴディスプレイ、ＬＥＤを含んでよい。
【００６３】
ＲＦサブシステム／ベースバンドプロセッサ１１０は、プロセッサ１０２に接続されて無線通信機能を提供することができる。ＲＦサブシステム／ベースバンドプロセッサ１１０は、ＲＦ受信機およびＲＦ送信器（示されない）に接続されるアンテナを含んでよい。さらに、通信ポート１１２は、電子システム１００と周辺装置１１４との間の通信インタフェースを与えるように適合されてよい。周辺装置１１４は、ドッキングステーション、拡張ベイ、または他の外部構成部分を含んでよい。幾つかの実施形態において、周辺装置１１４は、図１−図１２に関連して上述されたようなパターン認識機能を含んでよい。
【００６４】
プロセッサ１０２は、その動作を容易にする様々なタイプのメモリ装置に接続される。例えば、プロセッサ１０２は、揮発性メモリ１１６、不揮発性メモリ１１８、またはその両方のような様々なメモリ装置に接続される。揮発性メモリ１１６は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダミアクセスメモリ（ＤＲＡＭ）、またはダブルデータレート（ＤＤＲ）メモリ世代（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３等）のような様々なメモリを含んでよい。不揮発性メモリ１１８は、例えば、電子的プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）またはフラッシュメモリのような様々なタイプのメモリを含んでよい。加えて、不揮発性メモリは、ソリッドステートメモリ記憶装置の代わりにまたはそれに加えて、テープまたはディスクドライブメモリのような光学的または磁気的記憶装置を含んでよい。そのような記憶メディアは、プロセッサ１０２によって実行される様々な応用命令を含んで、以下に議論されるような装置のエンディアン性（ｅｎｄｉａｎ）の管理に関する機能を含む多数の機能を可能にし実行する。
【００６５】
幾つかの実施形態において、システム１００は、一般的に図１４に図示されるような追加装置１２２と通信することができる。幾つかの実施形態において、追加装置１２２は、他の装置もまた想定できるが、ルータ、モデム、または幾つかの他のネットワーク装置であってよい。システム１００（またはその構成部分）と装置１２２の間の通信は、任意の適切なデータバス１２４を通して実行される。幾つかの実施形態において、データバス１２４は、それらに限定されないが、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）バス、ＤＤＲメモリバス（例えば、ＤＤＲ１バス、ＤＤＲ２バス、ＤＤＲ３バス等）、または幾つかの他のマルチバイト並列バスを含んでよい。装置１２２は、ここで図示される実施形態においては、システム１００とは明確に区別されて示されているが、装置１２２およびシステム１００（または装置１２２またはシステム１００の様々な構成部分）は、共通の装置またはシステムに統合されてもよい。例えば、一実施形態においては、システム１００は、モデムを含む装置１２２と通信するコンピュータを含んでよい。他の実施形態においては、しかしながら、装置１２２は、コンピュータシステム１００に統合されてもよい。
【００６６】
装置１２２は、１つのコア論理モジュール１２６、および装置１２２と協働してその意図した機能の実行を可能にする１つ以上のレジスタを含むことができる。例えば、一実施形態において、装置１２２は、コア論理モジュール１２６およびレジスタ１２８が、その他の機能を含み、図１−図１２に関連する上述した機能を提供するパターン認識装置を含んでよい。
【００６７】
一般的に上述したように、様々な電子装置は、ビッグエンディアンモードまたはリトルエンディアンモードに従ってデータのシーケンスを読み、書き、そして解釈することができる。ここに提供された例は、ビッグエンディアンおよびリトルエンディアンバイトオーダに関連して記述され図示されているが、これらの例から本技術はビッグエンディアンおよびリトルエンディアンビットオーダ、ワードオーダのようなものにもまた適用してもよいことを理解されたい。
【００６８】
一実施形態において、コア論理モジュール１２６は、以下にさらに詳細に議論されるようにハードウェア入力に基づいてまたはソフトウェアを介して選択される様々な装置エンディアンモードに従って、データをレジスタ１２８に対して書き込みまたは読み出されることを可能にするレジスタインタフェース１３０を含む。ここで図示される実施形態では、入力／出力回路１３２は、データバス１２４を介して、装置１２２とシステム１００の構成部分との間の通信を容易にする。ここで再び言及するが、装置１２２（またはその構成部分）は、システム１００に対して分離されまたは総合することができる。そして、入力／出力回路１３２は、上述したような並列バスを含む任意の様々なタイプの内蔵または外付けデータバスを介して通信するように構成されてよいことを理解されたい。
【００６９】
装置１２２は、コア論理モジュール１２６または装置１２２の他の構成部分に制御信号を供給するように構成されるハードウェア入力ピン１３４を含むことができる。さらに、一実施形態において、ハードウェア入力ピン１３４は、装置１２２のエンディアンモードを制御する“エンディアン性”入力ピン１３６を含むことができる。例えば、装置１２２は、もし“エンディアン性”入力ピン１３６上の信号が“ロウ”（例えば接地）であるときにはリトルエンディアンモードで動作し、もしその信号が“ハイ”であるときにはビッグエンディアンモードで動作するように構成してよい。
【００７０】
説明のために、３２ビットデータ値１４２がビッグエンディアンモードおよびリトルエンディアンモードのそれぞれに従ってどのようにストアされるかの例が図１５に示される。本例では、値１４２は、１６進フォーマット：０ｘ０ａ０ｂ０ｃ０ｄというフォーマットで記述されている。一般的にテーブル１４４に示されるように、そのような値をストアするために、ビッグエンディアンシステムは、典型的には、最上位バイト（すなわち、０ｘ０ａ）を１つのバイトアドレスにストアし、他のバイト（すなわち、０ｘ０ｂ、０ｘ０ｃ、０ｘ０ｄ）が引き続いて増加するバイトアドレスにストアされる。反対に、一般的にテーブル１４６に示されるように、リトルエンディアンシステムは、典型的には、最下位バイト（すなわち、０ｘ０ｄ）を特定のバイトアドレスにストアし、それから、残りのバイトを、相対的な位の高さに従って、引き続いて増加するバイトアドレスにストアする。
【００７１】
ビッグエンディアンおよびリトルエンディアンシステムは、シーケンシャルデータが異なる順番で書かれ、読まれ、そして解釈されることを期待しているため、もしシステム１００および装置１２２が互いに異なるエンディアンモードで動作するときには、システム１００または装置１２２の一つからのデータ伝送は、他方によって誤解釈される可能性がある。例えば、値１４２がシーケンシャルに（例えば、一度に１バイトまたは一度に１ビットで）送信される一実施形態において、ビッグエンディアン装置１２２はデータバスを介して値１４２の０ｘ０ａ構成要素（すなわち、最上位バイト）を最初に送信し、それに０ｘ０ｂ、０ｘ０ｃ、および０ｘ０ｄ構成要素が続く（それらは位の高さが低くなってゆく）。しかしながら、もしシステム１００がリトルエンディアンモードで動作するならば、そのシステムは、最初に０ｘ０ａ構成要素を受信するが、このバイトを（ビッグエンディアン装置１２２によって解釈される最上位バイトではなく）最下位バイトとして解釈し、０ｘ０ｂ、０ｘ０ｃ、０ｘ０ｄを（位が低くなってゆくのではなく）位が高くなってゆく構成要素であると解釈する。このように、ある修正がない形態では、ビッグエンディアン装置１２２は、送信データを０ｘ０ａ０ｂ０ｃ０ｄと解釈したのに対して、リトルエンディアンシステム１００は受信データが値：０ｘ０ｄ０ｃ０ｂ０ａを有するとして解釈する。
【００７２】
幾つかの実施形態において、装置１２２のレジスタインタフェース１３０は、異なるエンディアンモードで動作するシステム１００と装置１２２の間で通信されるデータを翻訳するように構成することができる。一実施形態においては、装置１２２のエンディアンモードは、一般的に図１６に図示されるように、方法１４８に従って処理される。この方法１４８は、一般的に、装置１２２の１つ以上のレジスタ１２８にアクセスするステップ１５０を含んでよく、そして、ステップ１５２において、図１７および図１８に関連して以下でさらに詳しく議論されるように、装置１２２が動作する現在のエンディアンモードを決定することができる。以下でまた議論されるように、ひとたび装置１２２のエンディアンモードが決定されれば、装置１２２のエンディアンモードが変更されるようにすることができる。
【００７３】
一実施形態に従えば、ステップ１５０においてアクセスされる１つ以上のレジスタは、一般的に図１７に図示されるステータスレジスタ１５６を含んでよい。本技術に十分に従えば、他のレジスタ幅を用いてよいことを理解されたいが、ステータスレジスタ１５６は、３２ビットレジスタとして図示されている。ステータスレジスタ１５６は、３２ビット位置（ビット位置０からビット位置３１）を含み、それぞれは各データビットＥ０−Ｅ３１をストア可能なメモリセルに関連付けられる。一実施形態においては、データビットＥ０−Ｅ３１は、図示されている仕方でバイト１５８、１６０、１６２、および１６４にグループ化され、１バイト増加のような任意の適当な増加量で、読み出しまたは書き込まれてよい。
【００７４】
ステータスレジスタ１５６の各ビット位置および／またはビット位置のグループは、特定の特性または機能と関連付けられてよい。例えば、テーブル１６６に一般的に示されるように、ビット位置７は、データビットＥ７の値が現在の装置エンディアンモードを指し示すように、装置１２２の現在のエンディアンモードと関連付けられてよい。本実施形態において、データビットＥ７は、“０”にセットされてその装置がリトルエンディアンモードで動作することを示し、あるいは、“１”にセットされてその装置がビッグエンディアンモードで動作することを示すようにしてよい。上述のように、もしシステム１００および装置１２２が同じエンディアンモードで動作するときには、データバイト１５８、１６０、１６２、および１６４はシステム１００に転送され、そのシステムはデータビットＥ７がステータスレジスタ１５６のビット位置７にストアされると認識する。しかしながら、システム１００および装置１２２が異なるエンディアンモードで動作するときには、システム１００は、そのデータを受信したときに、これらのバイトを逆順に解釈し、データビットＥ７をビット位置３１に関連付ける。このように、もしシステム１００と装置１２２が異なるエンディアンモードで動作せずシステム１００と装置１２２が共通のエンディアンモードを合意すれば、システム１００による装置１２２からのステータスレジスタ１５６のビット位置７におけるデータビットの読出しの試みは、データビットＥ７を正確に返すことができる。
【００７５】
従って、一実施形態において、一般的にテーブル１６８に示されるように、ステータスレジスタ１５６は、ビット位置３１において二重の現在の装置エンディアンモードビットを含むことができる。この方法では、バイト１５８、１６０、１６２、および１６４のバイトの順番がシステム１００によってたとえ異なって（例えば、位の高さを反対の順番で）解釈されたとしても、システム１００によるビット位置７の読出しのどの試みも、それぞれがまったく同様に装置１２２の現在のエンディアンモードを識別するように指し示すデータビットＥ７またはデータビットＥ３１の何れかを返す。このように、システム１００は、バイトオーダエンディアン性の相違にかかわらず、ビット位置７におけるデータの値の読出しの試みに基づいて、装置１２２のエンディアンモードを検出することができる。同様に、他の実施形態においては、装置の現在のエンディアンモードがさらに他のビット位置によって与えられて、ビットオーダエンディアン性のような他のタイプのエンディアン性を記述するようにしてもよい。
【００７６】
上述のように、異なるエンディアンモードにおける装置１２２とシステム１００の動作は、結果として通信エラーを生じる可能性がある。そのうえ、第１のエンディアンモードで動作するシステムが異なるエンディアンモードで動作する装置１２２を（例えば、レジスタ１２８に値を書き込むことによって）構成しようとした場合、装置１２２はシステム１００からの構成データを誤解釈し、装置１２２に意図するものとは正反対の仕方で構成させる結果を生ずる可能性がある。従って、一実施形態において、装置１２２は、パワーオンまたはリセットして、その装置への何れの構成の書込みをも実行する必要なく、（システム１００によるような）ステータスレジスタ１５６の読出しを可能にするデフォルトモードになるように構成される。特に、このことは、システム１００による装置１２２のエンディアン性の早期の決定を容易にし、また、一般的に装置１２２の構成を容易にする。一方では、エンディアン性のミスマッチによる構成上のエラーの起こりやすさを減少させることができる。
【００７７】
ステータスレジスタ１５６は、他の機能や特性の指示をもまた与えてもよい。幾つかの実施形態において、装置１２２のエンディアン性は、ハードウェア入力（ここではハードウェアエンディアンモードと称される）、またはソフトウェア入力（ここではソフトウェアエンディアンモードと称される）の何れかによってコントロールされてもよい。そして、ステータスレジスタ１５６の他のビット位置は、現在の制御方法の詳細を指示してもよい。例えば、一般的にテーブル１７０として示されるように、ステータスレジスタ１５６のビット位置２９は、装置１２２のエンディアン性がハードウェアによって（例えば入力ピン１３６によって）制御されるのか、ソフトウェアレジスタビットによって制御されるのかを決定するために読み出されてもよい。他の実施形態では、ソフトウェアレジスタビットの制御が、図１８に関連して以下に議論される制御レジスタ１８６のような異なるレジスタに含まれる。あるいは、他の実施形態では、そのような制御レジスタビットは、ステータスレジスタ１５６に含まれることができる。
【００７８】
ステータスレジスタ１５６のビット位置２８および３０は、それぞれソフトウェアおよびハードウェアエンディアンモードを決定するために読み出されてもよい。そのような実施形態においては、データビットＥ７およびＥ３１の装置エンディアンモードは、もしデータビットデータビットＥ２９が“０”にセットされた場合（装置エンディアン性のハードウェア制御を指示している場合）にはＥ３０にマッチし、もしデータビットデータビットＥ２９が“１”にセットされた場合（装置エンディアン性のソフトウェア制御を指示している場合）にはＥ２８にマッチする。テーブル１７６および１７８として図示されるように、ステータスレジスタ１５６の他のデータビットは、他の機能や特性のために使用され、あるいは未使用とされる（または将来の使用のために予約される）。
【００７９】
上述のように、装置１２２は、ビッグエンディアンモードまたはリトルエンディアンモードの何れかで動作するように構成してよい。幾つかの実施形態において、レジスタインタフェース１３０は、選択された装置エンディアンモードに基づいて、デバイス１２２に対するデータ入力および出力のハードウェアによる変換を提供する。装置エンディアンモードは、装置１２２へのハードウェア入力（例えば、エンディアン性入力ピン１３６）によって、またはデバイス１２２へのソフトウェア入力によって、あるいはその両方によって選択されてよい。例えば、装置１２２は、装置１２２に対するエンディアンモードを選択するための、そして装置エンディアンモードがハードウェア入力によって制御されるのかソフトウェア入力によって制御されるのかを指示するためのレジスタ１２８中の１つ以上のレジスタビットを含んでよい。
【００８０】
さらなる例として、レジスタ１２８は一実施形態に従って図１８に一般的に図示されるようなレジスタビットを有する制御レジスタ１８６を含んでよい。制御レジスタ１８６もまた、説明のために３２ビットレジスタとして図示されているが、他の実施形態においては他のレジスタ幅も選択できる。加えて、ステータスレジスタ１５６および制御レジスタ１８６のある例がここでは説明のために与えられているが、これらのレジスタのビット位置に関連する様々な特性および機能は、各レジスタの中で変更され、異なるレジスタに切り替えられ、あるいは単一のレジスタに結合されるようにすることができることに留意されたい。図示された制御レジスタ１８６は、それぞれのデータビットＦ０−Ｆ３１のストアを可能とする３２ビット位置（ビット位置０からビット位置３１）を含む。本実施形態においては、制御レジスタ１８６のデータビットは、バイト１８８、１９０、および１９４にグループ化される。これらのデータバイトは、１バイト増加量で、あるいは任意の他の適当な増加量（例えば、１ビット以上の増加量、１ニブル以上の増加量、または複数バイトの増加量）で、制御レジスタ１８６に対して書き込まれまたは読み出されてよい。
【００８１】
テーブル１９６に一般的に示されるように、データビットＦ２９は、（システム１００によるようにして）、一実施形態において、“０”にセットされることで装置のエンディアンモードがハードウェア入力によって（例えば、エンディアン性入力ピン１３６の信号レベルに基づいて）制御され、“１”にセットされることで装置のエンディアンモードがソフトウェアによって（例えば、他のレジスタビットをセットして装置１２２のエンディアンモードを選択することにより）制御されるようにしてもよい。例えば、一般的にテーブル１９８に示されるように、データビットＦ２８は、“０”にセットされることで装置１２２のリトルエンディアン動作を選択し、“１”にセットされることで装置１２２のビッグエンディアン動作を選択するようにしてもよい。そのような実施形態において、もしデータビットＦ２９が“０”にセットされているなら、装置１２２は、エンディアン性入力ピン１３６上の信号に従って制御されるデフォルトエンディアンモードに従って動作してよい。しかし、このデフォルトモードはデータビットＦ２９を“１”にセットすることによってオーバーライドされることができる。一般的にテーブル２００および２０２に示されるように、制御レジスタ１８６の他のデータビットは、他の機能を制御するために使用されてもよい、あるいは、未使用にされおよび将来の使用のために予約されてもよい。加えて、レジスタ１２８のデータビットＦ２８、または任意の他のデータビットは、システム１００または装置１２２のソフトウェアドライバ、ファームウェア、または他のソフトウェアによって自動的にセットされてもよく、あるいは、そのようなソフトウェアを介してユーザによって手動でセットされてもよい。
【００８２】
幾つかの実施形態のレジスタインタフェース１３０は、装置１２２のエンディアンモードを制御するように構成できるため、そのような実施形態は、システム１００や他の装置に通信データのソフトウェアまたはハードウェアによる変換を実行することを要求することなく、装置１２２とシステム１００の間の効率的な通信を可能にすることを認識されたい。さらに、そのような実施形態は、一般的に、装置１２２のエンディアン性を制御する柔軟な方法を提供し、ビッグエンディアンシステムまたはリトルエンディアンシステムの何れかと接続して効率的に動作することを可能にすることができる。
【００８３】
本発明は、種々の改変および代替形式を受け入れる余地があるが、本明細書では、例示の目的のために、具体的な実施形態が図面において示され、詳細に説明されてきた。しかしながら、本発明は、開示された特定の形式に限定されることを意図されるものではないことを理解されたい。それよりもむしろ、本発明は、以下に添付された請求項によって定義されるような、本発明の趣旨および範囲内にある全ての改変、均等物および代替物を包含するものである。
【特許請求の範囲】
【請求項１】
装置であって、
複数のメモリセルを含み、複数のデータビットを受信してストアするように構成され、前記装置のエンディアンモードが２つの各ビット位置にストアされた少なくとも２つのデータビットの各々によって表されるレジスタと、
前記装置からの複数のデータビットの通信を容易にするように構成された入力／出力回路と、
を含むことを特徴とする装置。
【請求項２】
前記装置は、前記装置を構成することなく前記レジスタの読出しを可能とするデフォルトモードへとパワーオンまたはリセットするように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記少なくとも２つの各ビット位置は、構成部分に対して、前記装置からの複数のデータビットを受信して、もし前記構成部分が第１のエンディアンモードで動作するときには、前記少なくとも２つの同様のデータビットの第１のデータビットが前記装置のエンディアンモードを表していると認識することを可能にし、および／または、もし前記構成部分が第２のエンディアンモードで動作するときには、前記少なくとも２つの同様のデータビットの第２のデータが前記装置のエンディアンモードを表していると認識することを可能にする、
ことを特徴とする請求項１に記載の装置。
【請求項４】
前記第１のエンディアンモードはリトルエンディアンモードであり、前記第２のエンディアンモードはビッグエンディアンモードである、
ことを特徴とする請求項３に記載の装置。
【請求項５】
前記装置は、２つの異なるエンディアンモードのうちの１つで選択的に動作するように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項６】
前記装置は、前記装置のハードウェア入力上で受信された信号に応答して、前記２つの異なるエンディアンモードのうちの選択された１つで動作するように構成される、
ことを特徴とする請求項５に記載の装置。
【請求項７】
前記装置は、前記ハードウェア入力上で受信された前記信号のソフトウェアによるオーバーライドを可能にする、
ことを特徴とする請求項６に記載の装置。
【請求項８】
前記ハードウェア入力上で受信された前記信号をオーバーライドするように構成された実行可能ルーチンを含むメモリ媒体を含む、
ことを特徴とする請求項７に記載の装置。
【請求項９】
前記装置は、前記レジスタの所定のビット位置、および／または追加的なレジスタの所定のビット位置にストアされたソフトウェアオーバーライドデータに従って、前記ソフトウェアオーバーライドが有効にされるように構成される、
ことを特徴とする請求項７に記載の装置。
【請求項１０】
前記装置は、もし前記ソフトウェアオーバーライド有効にされた場合に、前記装置のエンディアンモードがソフトウェアエンディアン選択ビットに従って制御されるように構成される、
ことを特徴とする請求項９に記載の装置。
【請求項１１】
前記ソフトウェアエンディアン選択ビットは、前記追加的なレジスタの１つのビット位置にストアされる、
ことを特徴とする請求項１０に記載の装置。
【請求項１２】
前記入力／出力回路は、データバスに接続されるように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項１３】
前記データバスは、シンクロナスダイナミックランダムアクセスメモリバス、ダブルデータレートメモリバス、または幾つかの他の複数バイト並列バスのうちの少なくとも１つを含む、
ことを特徴とする請求項１２に記載の装置。
【請求項１４】
前記装置は、パターン認識装置を含む、
ことを特徴とする請求項１に記載の装置。
【請求項１５】
装置であって、
複数のレジスタと、
前記複数のレジスタに対してデータを読出し、およびデータを書き込み、リトルエンディアンモードまたはビッグエンディアンモードのうちの１つで選択的に動作するように構成されたレジスタインタフェースと、
を含むことを特徴とする装置。
【請求項１６】
エンディアンモードハードウェアピンを含み、前記レジスタインタフェースは前記エンディアンモードハードウェアピン上で受信された信号に基づくデフォルトエンディアンモードで動作する、
ことを特徴とする請求項１５に記載の装置。
【請求項１７】
前記装置は、前記デフォルトエンディアンモードとは異なるエンディアンモードにおける前記レジスタインタフェースの動作のために、前記デフォルトエンディアンモードがオーバーライドされることを可能にするように構成される、
ことを特徴とする請求項１６に記載の装置。
【請求項１８】
前記複数のレジスタのうちの１つのレジスタが前記デフォルトエンディアンモードのオーバーライドを制御するためのレジスタビットを含む、
ことを特徴とする請求項１７に記載の装置。
【請求項１９】
前記レジスタインタフェースは、選択された装置エンディアンモードに基づいて前記複数のレジスタに対して読み出されおよび／または書き込まれるデータを翻訳するように構成される、
ことを特徴とする請求項１５に記載の装置。
【請求項２０】
システムであって、
プロセッサと、
前記プロセッサによる実行のためにそこにストアされるアプリケーション命令を含む記憶装置と、
データバスによって前記プロセッサに通信可能に接続された追加的な装置と、
前記プロセッサおよび前記データバスは所定のエンディアンモードに従って動作するように構成され、前記追加的な装置は前記所定のエンディアンモードまたは異なるエンディアンモードの何れかで動作するように構成され、前記システムは前記追加的な装置が前記所定のエンディアンモードで動作するように自動的に構成するように構成される、
ことを特徴とするシステム。
【請求項２１】
前記プロセッサを含むコンピュータを含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２２】
前記追加的な装置は、前記コンピュータに通信可能に接続されたルータまたはモデムの少なくとも１つを含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２３】
前記コンピュータは前記記憶装置を含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２４】
前記コンピュータは前記追加的な装置を含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２５】
前記記憶装置内にストアされた前記アプリケーション命令は前記追加的な装置の現在のエンディアンモードを検出するための命令を含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２６】
前記記憶装置内にストアされた前記アプリケーション命令は前記追加的な装置のハードウェアピン上に入力されたエンディアンモード選択信号をオーバーライドするための命令を含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２７】
装置のレジスタにストアされたデータにアクセスし、
前記レジスタにストアされた複数のエンディアンモードデータビットのうちの少なくとも１つのエンディアンモードデータビットから前記装置のエンディアンモードを決定する、
ことを含むことを特徴とする方法。
【請求項２８】
前記装置のエンディアンモードを決定することは、前記アクセスされたデータのエンディアンモードビット位置から少なくとも１つの前記エンディアンモードデータビットをプロセッサを介して読み出すことを含む、
ことを特徴とする請求項２７に記載の方法。
【請求項２９】
前記装置のエンディアンモードを決定することは、もし前記アクセスされたデータが第１のエンディアンモードに従って読み出された場合には第１のエンディアンモードデータビットを読み出し、もし前記アクセスされたデータが第２のエンディアンモードに従って読み出された場合には第２のエンディアンモードデータビットを読み出すことを含む、
ことを特徴とする請求項２８に記載の方法。
【請求項３０】
前記装置のエンディアンモードを変更することを含む、
ことを特徴とする請求項２７に記載の方法。
【請求項３１】
前記装置のエンディアンモードを変更することは、ソフトウェアによってデフォルトエンディアンモードをオーバーライドすることを含む、
ことを特徴とする請求項３０に記載の方法。
【請求項３２】
デフォルトエンディアンモードをオーバーライドすることは、前記装置のハードウェア入力上の信号によって選択されたデフォルトエンディアンモードをオーバーライドすることを含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記装置のエンディアンモードを変更することは、前記レジスタまたは追加的なレジスタにストアされた追加的なデータビットの値に従って前記エンディアンモードを変更することを含む、
ことを特徴とする請求項３０に記載の方法。
【請求項３４】
ソフトウェアドライバ、ファームウェア、または他のソフトウェアを介して前記追加的なデータビットの値を自動的にセットすることを含む、
ことを特徴とする請求項３３に記載の方法。
【請求項３５】
ソフトウェアドライバ、ファム、または他のソフトウェアを介して前記追加的なデータビットの値を手動でセットすることを含む、
ことを特徴とする請求項３３に記載の方法。
【請求項１】
装置であって、
複数のメモリセルを含み、複数のデータビットを受信してストアするように構成され、前記装置のエンディアンモードが２つの各ビット位置にストアされた少なくとも２つのデータビットの各々によって表されるレジスタと、
前記装置からの複数のデータビットの通信を容易にするように構成された入力／出力回路と、
を含むことを特徴とする装置。
【請求項２】
前記装置は、前記装置を構成することなく前記レジスタの読出しを可能とするデフォルトモードへとパワーオンまたはリセットするように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記少なくとも２つの各ビット位置は、構成部分に対して、前記装置からの複数のデータビットを受信して、もし前記構成部分が第１のエンディアンモードで動作するときには、前記少なくとも２つの同様のデータビットの第１のデータビットが前記装置のエンディアンモードを表していると認識することを可能にし、および／または、もし前記構成部分が第２のエンディアンモードで動作するときには、前記少なくとも２つの同様のデータビットの第２のデータが前記装置のエンディアンモードを表していると認識することを可能にする、
ことを特徴とする請求項１に記載の装置。
【請求項４】
前記第１のエンディアンモードはリトルエンディアンモードであり、前記第２のエンディアンモードはビッグエンディアンモードである、
ことを特徴とする請求項３に記載の装置。
【請求項５】
前記装置は、２つの異なるエンディアンモードのうちの１つで選択的に動作するように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項６】
前記装置は、前記装置のハードウェア入力上で受信された信号に応答して、前記２つの異なるエンディアンモードのうちの選択された１つで動作するように構成される、
ことを特徴とする請求項５に記載の装置。
【請求項７】
前記装置は、前記ハードウェア入力上で受信された前記信号のソフトウェアによるオーバーライドを可能にする、
ことを特徴とする請求項６に記載の装置。
【請求項８】
前記ハードウェア入力上で受信された前記信号をオーバーライドするように構成された実行可能ルーチンを含むメモリ媒体を含む、
ことを特徴とする請求項７に記載の装置。
【請求項９】
前記装置は、前記レジスタの所定のビット位置、および／または追加的なレジスタの所定のビット位置にストアされたソフトウェアオーバーライドデータに従って、前記ソフトウェアオーバーライドが有効にされるように構成される、
ことを特徴とする請求項７に記載の装置。
【請求項１０】
前記装置は、もし前記ソフトウェアオーバーライド有効にされた場合に、前記装置のエンディアンモードがソフトウェアエンディアン選択ビットに従って制御されるように構成される、
ことを特徴とする請求項９に記載の装置。
【請求項１１】
前記ソフトウェアエンディアン選択ビットは、前記追加的なレジスタの１つのビット位置にストアされる、
ことを特徴とする請求項１０に記載の装置。
【請求項１２】
前記入力／出力回路は、データバスに接続されるように構成される、
ことを特徴とする請求項１に記載の装置。
【請求項１３】
前記データバスは、シンクロナスダイナミックランダムアクセスメモリバス、ダブルデータレートメモリバス、または幾つかの他の複数バイト並列バスのうちの少なくとも１つを含む、
ことを特徴とする請求項１２に記載の装置。
【請求項１４】
前記装置は、パターン認識装置を含む、
ことを特徴とする請求項１に記載の装置。
【請求項１５】
装置であって、
複数のレジスタと、
前記複数のレジスタに対してデータを読出し、およびデータを書き込み、リトルエンディアンモードまたはビッグエンディアンモードのうちの１つで選択的に動作するように構成されたレジスタインタフェースと、
を含むことを特徴とする装置。
【請求項１６】
エンディアンモードハードウェアピンを含み、前記レジスタインタフェースは前記エンディアンモードハードウェアピン上で受信された信号に基づくデフォルトエンディアンモードで動作する、
ことを特徴とする請求項１５に記載の装置。
【請求項１７】
前記装置は、前記デフォルトエンディアンモードとは異なるエンディアンモードにおける前記レジスタインタフェースの動作のために、前記デフォルトエンディアンモードがオーバーライドされることを可能にするように構成される、
ことを特徴とする請求項１６に記載の装置。
【請求項１８】
前記複数のレジスタのうちの１つのレジスタが前記デフォルトエンディアンモードのオーバーライドを制御するためのレジスタビットを含む、
ことを特徴とする請求項１７に記載の装置。
【請求項１９】
前記レジスタインタフェースは、選択された装置エンディアンモードに基づいて前記複数のレジスタに対して読み出されおよび／または書き込まれるデータを翻訳するように構成される、
ことを特徴とする請求項１５に記載の装置。
【請求項２０】
システムであって、
プロセッサと、
前記プロセッサによる実行のためにそこにストアされるアプリケーション命令を含む記憶装置と、
データバスによって前記プロセッサに通信可能に接続された追加的な装置と、
前記プロセッサおよび前記データバスは所定のエンディアンモードに従って動作するように構成され、前記追加的な装置は前記所定のエンディアンモードまたは異なるエンディアンモードの何れかで動作するように構成され、前記システムは前記追加的な装置が前記所定のエンディアンモードで動作するように自動的に構成するように構成される、
ことを特徴とするシステム。
【請求項２１】
前記プロセッサを含むコンピュータを含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２２】
前記追加的な装置は、前記コンピュータに通信可能に接続されたルータまたはモデムの少なくとも１つを含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２３】
前記コンピュータは前記記憶装置を含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２４】
前記コンピュータは前記追加的な装置を含む、
ことを特徴とする請求項２１に記載のシステム。
【請求項２５】
前記記憶装置内にストアされた前記アプリケーション命令は前記追加的な装置の現在のエンディアンモードを検出するための命令を含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２６】
前記記憶装置内にストアされた前記アプリケーション命令は前記追加的な装置のハードウェアピン上に入力されたエンディアンモード選択信号をオーバーライドするための命令を含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２７】
装置のレジスタにストアされたデータにアクセスし、
前記レジスタにストアされた複数のエンディアンモードデータビットのうちの少なくとも１つのエンディアンモードデータビットから前記装置のエンディアンモードを決定する、
ことを含むことを特徴とする方法。
【請求項２８】
前記装置のエンディアンモードを決定することは、前記アクセスされたデータのエンディアンモードビット位置から少なくとも１つの前記エンディアンモードデータビットをプロセッサを介して読み出すことを含む、
ことを特徴とする請求項２７に記載の方法。
【請求項２９】
前記装置のエンディアンモードを決定することは、もし前記アクセスされたデータが第１のエンディアンモードに従って読み出された場合には第１のエンディアンモードデータビットを読み出し、もし前記アクセスされたデータが第２のエンディアンモードに従って読み出された場合には第２のエンディアンモードデータビットを読み出すことを含む、
ことを特徴とする請求項２８に記載の方法。
【請求項３０】
前記装置のエンディアンモードを変更することを含む、
ことを特徴とする請求項２７に記載の方法。
【請求項３１】
前記装置のエンディアンモードを変更することは、ソフトウェアによってデフォルトエンディアンモードをオーバーライドすることを含む、
ことを特徴とする請求項３０に記載の方法。
【請求項３２】
デフォルトエンディアンモードをオーバーライドすることは、前記装置のハードウェア入力上の信号によって選択されたデフォルトエンディアンモードをオーバーライドすることを含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記装置のエンディアンモードを変更することは、前記レジスタまたは追加的なレジスタにストアされた追加的なデータビットの値に従って前記エンディアンモードを変更することを含む、
ことを特徴とする請求項３０に記載の方法。
【請求項３４】
ソフトウェアドライバ、ファームウェア、または他のソフトウェアを介して前記追加的なデータビットの値を自動的にセットすることを含む、
ことを特徴とする請求項３３に記載の方法。
【請求項３５】
ソフトウェアドライバ、ファム、または他のソフトウェアを介して前記追加的なデータビットの値を手動でセットすることを含む、
ことを特徴とする請求項３３に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公表番号】特表２０１２−５１０６６９（Ｐ２０１２−５１０６６９Ａ）
【公表日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１１−５３８６３８（Ｐ２０１１−５３８６３８）
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６５１９７
【国際公開番号】ＷＯ２０１０／０６５３３１
【国際公開日】平成２２年６月１０日（２０１０．６．１０）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【公表日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６５１９７
【国際公開番号】ＷＯ２０１０／０６５３３１
【国際公開日】平成２２年６月１０日（２０１０．６．１０）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
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