通信ネットワークシステム
【課題】信号線数を増加させず、低消費電力モードにある通信ノードを、通信対象となるものだけ通常動作モードに移行可能な通信ネットワークシステムを提供する。
【解決手段】各チップ２は、自身の制御により逓倍クロック信号と基準クロック信号とを選択的に供給すると共に、ＰＬＬ回路７の動作を制御し、通信バス１を介して信号の送受信を行うインターフェイス部５を備える。そして、インターフェイス部５は、Sleep状態ではＰＬＬ回路７の動作を停止させ、ロジック部３に対する電源の供給を停止すると共に自身に基準クロック信号を供給し、他のチップ２から送信されたWake Up信号を受信すると、ＰＬＬ回路７の動作を開始させると共に自身に逓倍クロック信号を供給する。
【解決手段】各チップ２は、自身の制御により逓倍クロック信号と基準クロック信号とを選択的に供給すると共に、ＰＬＬ回路７の動作を制御し、通信バス１を介して信号の送受信を行うインターフェイス部５を備える。そして、インターフェイス部５は、Sleep状態ではＰＬＬ回路７の動作を停止させ、ロジック部３に対する電源の供給を停止すると共に自身に基準クロック信号を供給し、他のチップ２から送信されたWake Up信号を受信すると、ＰＬＬ回路７の動作を開始させると共に自身に逓倍クロック信号を供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常動作モードと低消費電力モードとに移行可能に構成される複数のノードを通信線により接続してなる通信ネットワークシステムに関する。
【背景技術】
【０００２】
例えば車載ネットワークに接続されているＥＣＵ（Electronic Control Unit）などの各通信ノードは、消費電力を低減するため、所定の条件が成立するとシステムクロックの供給を停止させるなどしてスタンバイモードに移行するように構成されている。そして、何れかの通信ノードが通信を開始した際には、スタンバイモードにある通信ノードを通常動作モードに移行させる（ウェイクアップ）。しかし、通信は必ずしも全てのノードを対象として行われることはないため、データの送信先となる通信ノードだけをウェイクアップさせるのが好ましい。そこで、特許文献１では、通信線にウェイクアップ信号を個別に送信するための信号線を追加することで、一部の通信ノードだけをウェイクアップさせるネットワークを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８０３１４号公報（図２参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の方式では、当然ながら信号線の数が通信ノードの数に応じて増加するので、通信ネットワークに要求される信号線数の削減については逆行することになる。また、何れの通信ノードをウェイクアップさせるかを管理するためのノードは１つに設定されるため、制御を柔軟に行うことができない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、信号線数を増加させることなく、低消費電力モードにある通信ノードを、通信対象となるものだけ通常動作モードに移行可能な通信ネットワークシステムを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の通信ネットワークシステムによれば、各ノードは、自身の制御により逓倍クロック信号と基準クロック信号とが選択的に供給され、逓倍クロック出力手段の動作を制御し、通信線を介して信号の送受信を行うインターフェイス部を備える。そして、インターフェイス部は、低消費電力モードにおいては、逓倍クロック出力手段の動作を停止させ、制御部に対する電源の供給を停止すると共に、自身に基準クロック信号を供給し、 他のノードから送信された起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給する。
【０００７】
すなわち、低消費電力モードにあるノードで動作しているのは基準クロック信号が供給されるインターフェイス部だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部は、起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給するので、制御部が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするノードだけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。
【０００８】
請求項２記載の通信ネットワークシステムによれば、インターフェイス部は、低消費電力モードにおいて、信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させる。すなわち、低消費電力モードで行われるノード間通信は低速であるから、レシーバの入出力応答速度若しくは応答感度を低下させても通信に支障を来たすことがないので、レシーバ部における電力消費を低減できる。
【０００９】
請求項３記載の通信ネットワークシステムによれば、インターフェイス部は、レシーバに供給される電源電流量を低下させる。すなわち、レシーバが動作するために消費される電源電流量を低下させれば、レシーバの入出力応答速度を低下させて電力消費を低減できる。
【００１０】
請求項４記載の通信ネットワークシステムによれば、は、通常動作モードにおいて他のノードに起動信号を送信しようとするノードは、インターフェイス部に基準クロック信号を供給するように切り替えるので、起動信号を低速で送信できる。
【００１１】
請求項５記載の通信ネットワークシステムによれば、インターフェイス部は、通常動作モードにおいて他のノードに起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。
【００１２】
請求項６記載の通信ネットワークシステムによれば、複数のノードの１つを、システム全体の管理を行う機能を備えた管理ノードとして、その管理ノードは、起動させる必要がないノードに対して、低消費電力モードに移行させる信号を周期的に送信する。すなわち、低消費電力モードに移行しているノードであっても、例えばノイズの影響を受けたり、通常動作モードにあるノードが行う通信の影響を受けたりすることで起動信号を受信したことを誤判定し、起動してしまうことも想定される。そこで、管理ノードが、起動させる必要がないノードに対し低消費電力モードに移行させる信号を周期的に送信すれば、誤って起動したノードを低消費電力モードに移行させることができる。
【００１３】
請求項７記載の通信ネットワークシステムによれば、起動信号は、通信におけるマスタ権を獲得したノードが送信するので、何れのノードが起動信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるノード（スレーブ）を起動する必要があるノードが起動信号を送信できる。
【図面の簡単な説明】
【００１４】
【図１】第１実施例であり、通信ネットワークシステムの構成を概略的に示す機能ブロック図（その１）
【図２】図１相当図（その２）
【図３】図１相当図（その３）
【図４】基準クロック回路の具体構成例を示す図
【図５】チップ内部における各構成部分の接続形態例を示す図
【図６】電源部の制御方式を示す図
【図７】チップの状態遷移を示す図
【図８】チップがActive／Sleep状態にある場合に各部のＯＮ／ＯＦＦがどのようになるかを示す図
【図９】Wake Up信号のコマンドフレームの一例を示す図
【図１０】Active状態にあるチップがWake Up信号を低速通信レートで送信する場合を説明するタイミングチャート
【図１１】第２実施例であり、Active状態にあるチップがWake Up信号を送信する処理を示すフローチャート
【図１２】第３実施例であり、インターフェイス部の内部構成を概略的に示す図
【図１３】入力バッファの回路構成の一例を示す図
【図１４】第４実施例を示す図１相当図
【図１５】第５実施例を示す図１相当図
【図１６】第６実施例を示す図１相当図
【図１７】第７実施例を示す図１相当図
【発明を実施するための形態】
【００１５】
（第１実施例）
以下、第１実施例について図１ないし図１０を参照して説明する。図１は、通信ネットワークシステムの構成を概略的に示す機能ブロック図である。この通信ネットワークシステムは、通信バス（通信線）１に、通信ノードである複数のチップ２（１〜５）が接続されて構成されている。各チップ２の基本的構成は同じであり、ロジック部（Logic）３，周辺回路部（Others）４，インターフェイス部（Ｉ／Ｆ）５，基準クロック（基準ＣＬＫ）回路６，ＰＬＬ（Phase Locked Loop）回路７，電源部８等を備えて構成されている。
【００１６】
ロジック部３は、通信制御を行う制御部としてのＣＰＵ等であり、周辺回路部４は、例えばタイマやＡ／Ｄ変換回路，メモリ或いはゲートアレイなどである。インターフェイス部５は通信バス１に直結されており、信号を送信するためのドライバや、信号を受信するためのレシーバ等を備えている。そして、ロジック部３は、インターフェイス部５を介して通信バス１に信号を送信したり、通信バス１上に送信された信号を受信したりする。尚、通信プロトコルとしては例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）等があるが、これに限ることはない。
【００１７】
基準クロック回路６（基準クロック出力手段）は、例えば周波数がｋＨｚオーダーの基準クロック信号を発振出力するもので、例えば図４（ａ）に示すようなＣＲ発振回路や、図４（ｂ）に示すような外付けの発振子を用いた発振回路（図示しないが、水晶発振子，抵抗素子やコンデンサ，インバータゲート等からなる）等で構成される。
【００１８】
ＰＬＬ回路７（逓倍クロック出力手段）は、基準クロック信号を逓倍してＭＨｚオーダーの逓倍クロック信号を生成し、ロジック部３，周辺回路部４，インターフェイス部５に供給する。尚、ＰＬＬ回路７は、ＰＬＬによる逓倍発振動作をデジタル的に行う構成，或いはアナログ的に行う構成の何れでも良い。電源部８は、チップ２の各部に動作用の電源を供給する。
【００１９】
インターフェイス部５は、ＣＰＵ，或いはハードウェアロジックの何れで構成しても良く（また、ＰＭＵ:Power Management Unit でも良い）、自身の選択によりマルチプレクサ９を制御することで、基準クロック信号と逓倍クロック信号との何れか一方を自身に供給するように切り替えを行う。そして、インターフェイス部５は、後述するように電源部８による各部への電源供給の一部を停止させる等の制御を行う。この制御により、各チップ２の動作状態は、Active状態（通常動作モード）とSleep状態（低消費電力モード）とに切り替えられる。
【００２０】
図５は、チップ２の内部における、上述した各構成部分（一部は図示を省略）の接続形態例を示している。図５（ａ）では、ＣＰＵ３Ｃをロジック部３とは別個に，またメモリ４Ｍを周辺回路部４とは別個に示しており、これらとインターフェイス部５とを内部バス１０を介して接続した場合である。図５（ｂ）では、ＣＰＵ３Ｃと、周辺回路部４及びメモリ４Ｍとは共通のローカルバスで接続し、ＣＰＵ３Ｃとインターフェイス部５とは専用バスで別個に接続した場合を示す。図５（ａ）のケースでは、内部バスを階層構造にする等が可能であり、また図５（ｂ）のケースでも、インターフェイス部５以外の構成部分をＣＰＵ３Ｃに直結するなど適宜変形が可能である。
【００２１】
図６は、インターフェイス部５が、電源部８より各部に対する電源供給を断続するための構成例を示す。尚、モジュールＭは、電源の供給先であるロジック部３，周辺回路部４，ＰＬＬ回路７等に対応する。図６（ａ）は、電源とモジュールＭとの間にスイッチ３１を挿入し、インターフェイス部５が出力する電源遮断信号によりスイッチ３１を開閉し、モジュールＭに対する電源供給を制御する例である。尚、スイッチ３１は、例えばアナログスイッチ等である。
【００２２】
図６（ｂ）は電源とモジュールＭとの間にＰチャネルＭＯＳＦＥＴ３２を挿入し、インターフェイス部５が出力する電源遮断信号によりＰチャネルＭＯＳＦＥＴ３２をオンオフする。図６（ｃ）はモジュールＭとグランドとの間にＮチャネルＭＯＳＦＥＴ３３を挿入し、インターフェイス部５が出力する電源遮断信号によりＮチャネルＭＯＳＦＥＴ３３をオンオフする。この場合、電源遮断信号の論理は（ｂ）のケースの反転となる。また、図６に示すケースとは別に、電源部８の内部において、各供給先に接続されている電源線の途中部位にスイッチを挿入して、そのスイッチの接続を制御しても良い。
【００２３】
次に、本実施例の作用について図２，図３，図７〜図１０も参照して説明する。図７はチップ２の状態遷移を示すもので、Ｓ１がActive状態，Ｓ２〜Ｓ７がSleep状態に対応する。チップ２の何れか少なくとも１つは、ネットワークシステム全体の電源を管理する機能を備えており（管理ノード）、その他のチップ２に対してSleep信号（コマンド）を送信することでActive状態からSleep状態に遷移させたり、Wake Up信号（起動信号）を送信することでSleep状態からActive状態に遷移させたりする。
【００２４】
図８は、チップ２がActive状態，Sleep状態にある場合に、各部の動作；ＯＮ／ＯＦＦがどのようになるかを示している。Active状態の場合は、コア（ロジック部３及び周辺回路部４），ＰＬＬ回路７，インターフェイス部５，基準クロック回路（Ｒｅｆ．ＣＬＫ）６の全てに電源が供給されてＯＮになり、インターフェイス部５には逓倍クロック信号が供給される。一方、Sleep状態の場合は、コア，ＰＬＬ回路７は電源が遮断されてＯＦＦとなり，インターフェイス部５，基準クロック回路６がＯＮになる。そして、インターフェイス部５には基準クロック信号が供給される。
【００２５】
再び、図７を参照する。（Ｓ１）Active状態にあるチップ２が（Ｓ２）Sleep信号を受信すると、（Ｓ３）インターフェイス部５は、自身に基準クロック信号（低速クロック）が供給されるように切り替える。それから、（Ｓ４）動作が不要となるモジュール，この場合コア及びＰＬＬ回路７への電源供給を停止させ、以降は（Ｓ５）Wake Up信号の受信があるか否かを監視する待機状態となる。図１は、チップ２（１）及び２（２）がSleep状態にあることを示している。
【００２６】
図９は、Wake Up信号のコマンドフレームの一例を示すもので、以下のように構成されている。
識別子 （３ビット）：コマンドフレームであることを示す
コマンド（５ビット）：Wake Upであることを示す
ＩＤ （１２ビット）：Wake Upの対象となるチップ２のＩＤを示す
ＣＲＣ（１６ビット）：誤り検出用データ
このWake Up信号が、基準クロック信号に基づく低速通信レートで送信される。
【００２７】
図１０は、Active状態にあるチップ２が、Wake Up信号を低速通信レートで送信する場合を説明するタイミングチャートである。（ａ）は（ｂ）に示す逓倍クロック信号に基づく通信レートで送信される信号のタイミングであり、（ｃ）は（ｄ）に示す基準クロック信号に基づく通信レートで送信される信号のタイミングである。尚、図示の都合上、（ｂ）,（ｄ）に示すクロック信号の周期比は、実際の比率を反映していない。
【００２８】
Active状態にあるチップ２は、図１０（ａ），（ｂ）に示すタイミングで送信を行うが、Wake Up信号はSleep状態にあるチップ２に対して送信するので、図１０（ｃ），（ｄ）に示すように基準クロック信号に基づく低速通信レートに同期させてWake Up信号を送信する。すなわち、高速通信レートにおいてデータ値「１」，「０」を必要なタイミングだけ連続して送信することで、低速通信レートに同期するように送信を行う。
【００２９】
再び、図７を参照する。Sleep状態にあるチップ２が（Ｓ６）Wake Up信号を受信すると、（Ｓ７）インターフェイス部５は、自身に逓倍クロック信号を供給するように切り替えて（Ｓ１）コア及びＰＬＬ回路７に電源を供給する。これにより、チップ２の各モジュールは逓倍クロック信号によって高速に動作する。
図２は、例えばチップ２（３）がチップ２（２）に対してWake Up信号を送信することで、チップ２（２）がActive状態に切り替わったことを示している。また、図３は、チップ２（１）に対してWake Up信号が送信されて、チップ２（１）もActive状態に切り替わったことを示しており、この場合、例えばチップ２（１），チップ２（２）間で高速通信が可能となる。
【００３０】
以上のように本実施例によれば、各チップ２は、自身の制御により逓倍クロック信号と基準クロック信号とを選択的に供給すると共に、ＰＬＬ回路７の動作を制御し、通信バス１を介して信号の送受信を行うインターフェイス部５を備える。そして、インターフェイス部５は、Sleep状態ではＰＬＬ回路７の動作を停止させ、ロジック部３に対する電源の供給を停止すると共に自身に基準クロック信号を供給し、他のチップ２から送信されたWake Up信号を受信すると、ＰＬＬ回路７の動作を開始させると共に自身に逓倍クロック信号を供給する。
【００３１】
すなわち、Sleep状態にあるチップ２で動作しているのは基準クロック信号が供給されるインターフェイス部５だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部５は、起動信号Wake Upを受信すると、ＰＬＬ回路７の動作を開始させて自身に逓倍クロック信号を供給するので、ロジック部３が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするチップ２だけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。
また、インターフェイス部５は、通常動作モードにおいて他のチップ２に起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。
【００３２】
（第２実施例）
図１１は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、Active状態にあるチップ２が、Sleep状態にあるチップ２に対して、図１０とは異なる手法によりWake Up信号を送信する場合を示す。図１１は、Active状態にあるチップ２の処理内容を示すフローチャートである。
【００３３】
図１１において、Active状態にあるチップ２のロジック部３は、他のチップ２に対してWake Up信号を送信する要因が発生するまで待機している（ステップＳ１１）。そして、前記要因が発生すると（ＹＥＳ）、インターフェイス部５に基準クロック信号を供給するようにマルチプレクサ９を切り替えさせて（ステップＳ１２）Wake Up信号を送信する（ステップＳ１３）。これにより、Wake Up信号は、基準クロック信号で設定される低速の通信レートで送信される。Wake Up信号を送信すると、インターフェイス部５に逓倍クロック信号を供給するようにマルチプレクサ９を切り替えさせると（ステップＳ１４）ステップＳ１１に移行する。
【００３４】
以上のように第２実施例によれば、インターフェイス部５は、通常動作モードにおいて他のノードにWake Up信号を送信する際には、自身に基準クロック信号を供給するように切り替えるので、Wake Up信号を低速の通信レートで送信できる。またこの場合、ステップＳ１２及びＳ１３の処理を行う間だけ当該チップ２全体がSleep状態に移行するように制御しても良い。
【００３５】
（第３実施例）
図１２及び図１３は第３実施例であり、第１実施例と異なる部分について説明する。第３実施例は、Active状態にあるチップ２がSleep状態に移行する際にインターフェイス部５が行う他の処理例を示す。図１２は、インターフェイス部５の内部構成を概略的に示すもので、インターフェイスコア１１と、入力バッファ１２（レシーバ）及び出力バッファ１３（ドライバ）とで構成されている。入力バッファ１２は、通信バス１上に送信された信号を受信してインターフェイスコア１１に出力する。すると、インターフェイスコア１１は、受信した信号を例えば復号化，復調，シリアル／パラレル変換等してＣＰＵ３Ｃ等に出力する。また、インターフェイスコア１１は、ＣＰＵ３Ｃ等より入力された信号を例えばパラレル／シリアル変換，変調，符号化等すると、出力バッファ１３を介して通信バス１上に送信する。
【００３６】
図１３は、入力バッファ１２の回路構成の一例を示すものである。電源には、電流値の設定が可変である電流源１４が接続されており、その電流源１４には、ＰチャネルＭＯＳＦＥＴ１５及び１６のソースが接続されている。ＰチャネルＭＯＳＦＥＴ１５及び１６のドレインとグランドとの間には、ＮチャネルＭＯＳＦＥＴ１７及び１８が接続されている。ＮチャネルＭＯＳＦＥＴ１７及び１８のゲートは、ＮチャネルＭＯＳＦＥＴ１７のドレインに接続されており、これらはミラー対を構成している。
ＰチャネルＭＯＳＦＥＴ１５のゲートは、入力バッファ１２の入力端子Ｖinとなっており、ＰチャネルＭＯＳＦＥＴ１６のゲートには基準電圧Ｖrefが与えられている。そして、ＮチャネルＭＯＳＦＥＴ１８のドレインが入力バッファ１２の出力端子Ｖoutとなっている。
【００３７】
そして、インターフェイスコア１１は、Sleep状態に移行する際に電流源１４により供給される電源電流量を少なくするように設定する。これにより、入力バッファ１２の入出力応答速度（応答感度）は低下し、入力バッファ１２における消費電力を抑制できる。すなわち、Sleep状態では、入力バッファ１２は低速通信レートで送信されるWake Up信号を受信できれば良いので、感度を低下させても問題はない。
【００３８】
また、このように入力バッファ１２の感度を低下させることで、Sleep状態にあるチップ２が高速通信レートで行われている通信の影響を受けて、誤って起動する確率がより低くなる。更に、上記のような誤動作を防止するため、システム全体の電源を管理する機能を備えたチップ２（管理ノード）が、起動させる必要がないチップ２に対してSleep信号を周期的に送信することも考えられる。加えて、各チップ２がActive状態にある場合についても、第１実施例におけるＳ５のようにWake Up信号の受信の有無を監視し、所定期間に亘ってWake Up信号を受信しなければ自動的にSleep状態に移行するようにしても良い。
【００３９】
以上のように第３実施例によれば、インターフェイス部５は、Sleep状態において、信号を受信する入力バッファ１２の入出力応答速度を低下させる。具体的には、入力バッファ１２に供給される電源電流量を低下させるようにした。すなわち、Sleep状態で行われるチップ間通信は低速であるから、入力バッファ１２の入出力応答速度を低下させても通信に支障を来たすことがないので、入力バッファ１２における電力消費を低減できる。
【００４０】
また、複数のチップ２の１つにシステム全体の管理を行う機能を持たせて管理ノードとして、当該チップ２は、起動させる必要がないチップ２に対してSleep信号を周期的に送信することにより、例えばノイズの影響を受ける等して誤って起動したチップ２をSleep状態に移行させることができる。
【００４１】
（第４実施例）
図１４は第４実施例であり、第１実施例と異なる部分について説明する。第４実施例では、各チップ２Ａに基準クロック回路６が搭載されておらず、各チップ２Ａに基準クロック信号を供給する基準クロック回路２１がシステムに１つだけ設けられている。そして、各チップ２ＡのＰＬＬ回路７に対しては、基準クロック線を介して基準クロック信号が入力される。これにより、チップ２Ａのサイズを小型化できると共に、各チップ２Ａの動作を共通の基準クロック信号で同期化させることができる。
【００４２】
（第５実施例）
図１５は第５実施例であり、第１実施例と異なる部分について説明する。第５実施例では、２つのチップ２Ｂ（１），２Ｂ（２）の間を通信線２３により直結して、両者間で通信を行うようにシステムを構成した場合である。このように構成した場合も、チップ２Ｂ（１），２Ｂ（２）の何れか一方にシステム全体の電源を管理する機能を与え、必要に応じて他方にWake Up信号を送信し、Sleep状態からActive状態に移行させて通信を行う。尚、電源管理機能を備えたチップ２は必ずしも常時Active状態にしておく必要はなく、例えば常にはSleep状態にありタイマにより一定時間ごとに起動したり、外部からの信号入力によって起動したりするなどして、必要な通信処理等を行った後再びSleep状態に移行するようにしても良い。
【００４３】
（第６実施例）
図１６は第６実施例であり、第１実施例と異なる部分について説明する。第６実施例では、図１に示すチップ２（１）がチップ２Ｃ（１）に置き換えられている。チップ２Ｃ（１）では、電源部８がチップ２Ｃ（１）の外部に配置されており、インターフェイス部５は、外部の電源部８に対して電源遮断信号を出力して各部に対する電源供給を制御する。電源供給の制御については、図６に示す構成例と同様に行えば良い。また、チップ２（２）についてもチップ２Ｃ（１）と同様に構成し、チップ２Ｃ（２）としても良い。このように構成される第６実施例による場合も、第１実施例と同様の効果が得られる。
【００４４】
（第７実施例）
図１７は第７実施例を示すものであり、チップ２（１）〜２（５）の間において通信を行う際のマスタ権が移譲される状態を示している。ここで、マスタ権とはWake Up信号を送信する権利と等価であり、マスタ権を有しているチップ２が他のチップ２に対してWake Up信号を送信できる。また、各チップ２の間においてマスタ権を以上する方式については特に規定しないが、基本的に何れのチップ２もマスタになり得る。
【００４５】
図１７（ａ）のケースでは、チップ２（１）がマスタ権を獲得し、通信先でありSleep状態にあるチップ（３），（４）（スレーブ）を起動するため、それらに対してWake Up信号を送信している。また、図１７（ｂ）のケースでは、チップ２（５）がマスタ権を獲得し、通信先でありSleep状態にあるチップ（２）（スレーブ）に対してWake Up信号を送信している。
【００４６】
以上のように第７実施例によれば、Wake Up信号は、通信におけるマスタ権を獲得したチップ２が送信するので、何れのチップ２がWake Up信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるチップ２を起動する必要があるチップ２がWake Up信号を送信できる。
【００４７】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
各ノードの配線トポロジーについては、特に限定しない。
図９に示すWake Up信号のコマンドフレームはあくまでも一例であり、フレーム構成については特に限定しない。
ＰＭＵとしての機能を有するブロックが、インターフェイス部５と独立に存在しても良く、インターフェイス部５がＰＭＵに指令を与えて各部の電源制御を行っても良い。
第３実施例において、消費電力が小さい低速の入力バッファを別途備えておき、Sleep状態では、前記入力バッファを使用するように切り替えても良い。
基準クロック信号と、逓倍クロック信号との周波数の差については、個別の設計に応じて適宜設定すれば良い。
【符号の説明】
【００４８】
図面中、１は通信バス（通信線）、２はチップ（ノード）、３はロジック部（制御部）、５はインターフェイス部（Ｉ／Ｆ）、６は基準クロック回路、７はＰＬＬ回路（逓倍クロック出力手段）、８は電源部、１２は入力バッファ（レシーバ）を示す。
【技術分野】
【０００１】
本発明は、通常動作モードと低消費電力モードとに移行可能に構成される複数のノードを通信線により接続してなる通信ネットワークシステムに関する。
【背景技術】
【０００２】
例えば車載ネットワークに接続されているＥＣＵ（Electronic Control Unit）などの各通信ノードは、消費電力を低減するため、所定の条件が成立するとシステムクロックの供給を停止させるなどしてスタンバイモードに移行するように構成されている。そして、何れかの通信ノードが通信を開始した際には、スタンバイモードにある通信ノードを通常動作モードに移行させる（ウェイクアップ）。しかし、通信は必ずしも全てのノードを対象として行われることはないため、データの送信先となる通信ノードだけをウェイクアップさせるのが好ましい。そこで、特許文献１では、通信線にウェイクアップ信号を個別に送信するための信号線を追加することで、一部の通信ノードだけをウェイクアップさせるネットワークを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８０３１４号公報（図２参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の方式では、当然ながら信号線の数が通信ノードの数に応じて増加するので、通信ネットワークに要求される信号線数の削減については逆行することになる。また、何れの通信ノードをウェイクアップさせるかを管理するためのノードは１つに設定されるため、制御を柔軟に行うことができない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、信号線数を増加させることなく、低消費電力モードにある通信ノードを、通信対象となるものだけ通常動作モードに移行可能な通信ネットワークシステムを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の通信ネットワークシステムによれば、各ノードは、自身の制御により逓倍クロック信号と基準クロック信号とが選択的に供給され、逓倍クロック出力手段の動作を制御し、通信線を介して信号の送受信を行うインターフェイス部を備える。そして、インターフェイス部は、低消費電力モードにおいては、逓倍クロック出力手段の動作を停止させ、制御部に対する電源の供給を停止すると共に、自身に基準クロック信号を供給し、 他のノードから送信された起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給する。
【０００７】
すなわち、低消費電力モードにあるノードで動作しているのは基準クロック信号が供給されるインターフェイス部だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部は、起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給するので、制御部が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするノードだけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。
【０００８】
請求項２記載の通信ネットワークシステムによれば、インターフェイス部は、低消費電力モードにおいて、信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させる。すなわち、低消費電力モードで行われるノード間通信は低速であるから、レシーバの入出力応答速度若しくは応答感度を低下させても通信に支障を来たすことがないので、レシーバ部における電力消費を低減できる。
【０００９】
請求項３記載の通信ネットワークシステムによれば、インターフェイス部は、レシーバに供給される電源電流量を低下させる。すなわち、レシーバが動作するために消費される電源電流量を低下させれば、レシーバの入出力応答速度を低下させて電力消費を低減できる。
【００１０】
請求項４記載の通信ネットワークシステムによれば、は、通常動作モードにおいて他のノードに起動信号を送信しようとするノードは、インターフェイス部に基準クロック信号を供給するように切り替えるので、起動信号を低速で送信できる。
【００１１】
請求項５記載の通信ネットワークシステムによれば、インターフェイス部は、通常動作モードにおいて他のノードに起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。
【００１２】
請求項６記載の通信ネットワークシステムによれば、複数のノードの１つを、システム全体の管理を行う機能を備えた管理ノードとして、その管理ノードは、起動させる必要がないノードに対して、低消費電力モードに移行させる信号を周期的に送信する。すなわち、低消費電力モードに移行しているノードであっても、例えばノイズの影響を受けたり、通常動作モードにあるノードが行う通信の影響を受けたりすることで起動信号を受信したことを誤判定し、起動してしまうことも想定される。そこで、管理ノードが、起動させる必要がないノードに対し低消費電力モードに移行させる信号を周期的に送信すれば、誤って起動したノードを低消費電力モードに移行させることができる。
【００１３】
請求項７記載の通信ネットワークシステムによれば、起動信号は、通信におけるマスタ権を獲得したノードが送信するので、何れのノードが起動信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるノード（スレーブ）を起動する必要があるノードが起動信号を送信できる。
【図面の簡単な説明】
【００１４】
【図１】第１実施例であり、通信ネットワークシステムの構成を概略的に示す機能ブロック図（その１）
【図２】図１相当図（その２）
【図３】図１相当図（その３）
【図４】基準クロック回路の具体構成例を示す図
【図５】チップ内部における各構成部分の接続形態例を示す図
【図６】電源部の制御方式を示す図
【図７】チップの状態遷移を示す図
【図８】チップがActive／Sleep状態にある場合に各部のＯＮ／ＯＦＦがどのようになるかを示す図
【図９】Wake Up信号のコマンドフレームの一例を示す図
【図１０】Active状態にあるチップがWake Up信号を低速通信レートで送信する場合を説明するタイミングチャート
【図１１】第２実施例であり、Active状態にあるチップがWake Up信号を送信する処理を示すフローチャート
【図１２】第３実施例であり、インターフェイス部の内部構成を概略的に示す図
【図１３】入力バッファの回路構成の一例を示す図
【図１４】第４実施例を示す図１相当図
【図１５】第５実施例を示す図１相当図
【図１６】第６実施例を示す図１相当図
【図１７】第７実施例を示す図１相当図
【発明を実施するための形態】
【００１５】
（第１実施例）
以下、第１実施例について図１ないし図１０を参照して説明する。図１は、通信ネットワークシステムの構成を概略的に示す機能ブロック図である。この通信ネットワークシステムは、通信バス（通信線）１に、通信ノードである複数のチップ２（１〜５）が接続されて構成されている。各チップ２の基本的構成は同じであり、ロジック部（Logic）３，周辺回路部（Others）４，インターフェイス部（Ｉ／Ｆ）５，基準クロック（基準ＣＬＫ）回路６，ＰＬＬ（Phase Locked Loop）回路７，電源部８等を備えて構成されている。
【００１６】
ロジック部３は、通信制御を行う制御部としてのＣＰＵ等であり、周辺回路部４は、例えばタイマやＡ／Ｄ変換回路，メモリ或いはゲートアレイなどである。インターフェイス部５は通信バス１に直結されており、信号を送信するためのドライバや、信号を受信するためのレシーバ等を備えている。そして、ロジック部３は、インターフェイス部５を介して通信バス１に信号を送信したり、通信バス１上に送信された信号を受信したりする。尚、通信プロトコルとしては例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）等があるが、これに限ることはない。
【００１７】
基準クロック回路６（基準クロック出力手段）は、例えば周波数がｋＨｚオーダーの基準クロック信号を発振出力するもので、例えば図４（ａ）に示すようなＣＲ発振回路や、図４（ｂ）に示すような外付けの発振子を用いた発振回路（図示しないが、水晶発振子，抵抗素子やコンデンサ，インバータゲート等からなる）等で構成される。
【００１８】
ＰＬＬ回路７（逓倍クロック出力手段）は、基準クロック信号を逓倍してＭＨｚオーダーの逓倍クロック信号を生成し、ロジック部３，周辺回路部４，インターフェイス部５に供給する。尚、ＰＬＬ回路７は、ＰＬＬによる逓倍発振動作をデジタル的に行う構成，或いはアナログ的に行う構成の何れでも良い。電源部８は、チップ２の各部に動作用の電源を供給する。
【００１９】
インターフェイス部５は、ＣＰＵ，或いはハードウェアロジックの何れで構成しても良く（また、ＰＭＵ:Power Management Unit でも良い）、自身の選択によりマルチプレクサ９を制御することで、基準クロック信号と逓倍クロック信号との何れか一方を自身に供給するように切り替えを行う。そして、インターフェイス部５は、後述するように電源部８による各部への電源供給の一部を停止させる等の制御を行う。この制御により、各チップ２の動作状態は、Active状態（通常動作モード）とSleep状態（低消費電力モード）とに切り替えられる。
【００２０】
図５は、チップ２の内部における、上述した各構成部分（一部は図示を省略）の接続形態例を示している。図５（ａ）では、ＣＰＵ３Ｃをロジック部３とは別個に，またメモリ４Ｍを周辺回路部４とは別個に示しており、これらとインターフェイス部５とを内部バス１０を介して接続した場合である。図５（ｂ）では、ＣＰＵ３Ｃと、周辺回路部４及びメモリ４Ｍとは共通のローカルバスで接続し、ＣＰＵ３Ｃとインターフェイス部５とは専用バスで別個に接続した場合を示す。図５（ａ）のケースでは、内部バスを階層構造にする等が可能であり、また図５（ｂ）のケースでも、インターフェイス部５以外の構成部分をＣＰＵ３Ｃに直結するなど適宜変形が可能である。
【００２１】
図６は、インターフェイス部５が、電源部８より各部に対する電源供給を断続するための構成例を示す。尚、モジュールＭは、電源の供給先であるロジック部３，周辺回路部４，ＰＬＬ回路７等に対応する。図６（ａ）は、電源とモジュールＭとの間にスイッチ３１を挿入し、インターフェイス部５が出力する電源遮断信号によりスイッチ３１を開閉し、モジュールＭに対する電源供給を制御する例である。尚、スイッチ３１は、例えばアナログスイッチ等である。
【００２２】
図６（ｂ）は電源とモジュールＭとの間にＰチャネルＭＯＳＦＥＴ３２を挿入し、インターフェイス部５が出力する電源遮断信号によりＰチャネルＭＯＳＦＥＴ３２をオンオフする。図６（ｃ）はモジュールＭとグランドとの間にＮチャネルＭＯＳＦＥＴ３３を挿入し、インターフェイス部５が出力する電源遮断信号によりＮチャネルＭＯＳＦＥＴ３３をオンオフする。この場合、電源遮断信号の論理は（ｂ）のケースの反転となる。また、図６に示すケースとは別に、電源部８の内部において、各供給先に接続されている電源線の途中部位にスイッチを挿入して、そのスイッチの接続を制御しても良い。
【００２３】
次に、本実施例の作用について図２，図３，図７〜図１０も参照して説明する。図７はチップ２の状態遷移を示すもので、Ｓ１がActive状態，Ｓ２〜Ｓ７がSleep状態に対応する。チップ２の何れか少なくとも１つは、ネットワークシステム全体の電源を管理する機能を備えており（管理ノード）、その他のチップ２に対してSleep信号（コマンド）を送信することでActive状態からSleep状態に遷移させたり、Wake Up信号（起動信号）を送信することでSleep状態からActive状態に遷移させたりする。
【００２４】
図８は、チップ２がActive状態，Sleep状態にある場合に、各部の動作；ＯＮ／ＯＦＦがどのようになるかを示している。Active状態の場合は、コア（ロジック部３及び周辺回路部４），ＰＬＬ回路７，インターフェイス部５，基準クロック回路（Ｒｅｆ．ＣＬＫ）６の全てに電源が供給されてＯＮになり、インターフェイス部５には逓倍クロック信号が供給される。一方、Sleep状態の場合は、コア，ＰＬＬ回路７は電源が遮断されてＯＦＦとなり，インターフェイス部５，基準クロック回路６がＯＮになる。そして、インターフェイス部５には基準クロック信号が供給される。
【００２５】
再び、図７を参照する。（Ｓ１）Active状態にあるチップ２が（Ｓ２）Sleep信号を受信すると、（Ｓ３）インターフェイス部５は、自身に基準クロック信号（低速クロック）が供給されるように切り替える。それから、（Ｓ４）動作が不要となるモジュール，この場合コア及びＰＬＬ回路７への電源供給を停止させ、以降は（Ｓ５）Wake Up信号の受信があるか否かを監視する待機状態となる。図１は、チップ２（１）及び２（２）がSleep状態にあることを示している。
【００２６】
図９は、Wake Up信号のコマンドフレームの一例を示すもので、以下のように構成されている。
識別子 （３ビット）：コマンドフレームであることを示す
コマンド（５ビット）：Wake Upであることを示す
ＩＤ （１２ビット）：Wake Upの対象となるチップ２のＩＤを示す
ＣＲＣ（１６ビット）：誤り検出用データ
このWake Up信号が、基準クロック信号に基づく低速通信レートで送信される。
【００２７】
図１０は、Active状態にあるチップ２が、Wake Up信号を低速通信レートで送信する場合を説明するタイミングチャートである。（ａ）は（ｂ）に示す逓倍クロック信号に基づく通信レートで送信される信号のタイミングであり、（ｃ）は（ｄ）に示す基準クロック信号に基づく通信レートで送信される信号のタイミングである。尚、図示の都合上、（ｂ）,（ｄ）に示すクロック信号の周期比は、実際の比率を反映していない。
【００２８】
Active状態にあるチップ２は、図１０（ａ），（ｂ）に示すタイミングで送信を行うが、Wake Up信号はSleep状態にあるチップ２に対して送信するので、図１０（ｃ），（ｄ）に示すように基準クロック信号に基づく低速通信レートに同期させてWake Up信号を送信する。すなわち、高速通信レートにおいてデータ値「１」，「０」を必要なタイミングだけ連続して送信することで、低速通信レートに同期するように送信を行う。
【００２９】
再び、図７を参照する。Sleep状態にあるチップ２が（Ｓ６）Wake Up信号を受信すると、（Ｓ７）インターフェイス部５は、自身に逓倍クロック信号を供給するように切り替えて（Ｓ１）コア及びＰＬＬ回路７に電源を供給する。これにより、チップ２の各モジュールは逓倍クロック信号によって高速に動作する。
図２は、例えばチップ２（３）がチップ２（２）に対してWake Up信号を送信することで、チップ２（２）がActive状態に切り替わったことを示している。また、図３は、チップ２（１）に対してWake Up信号が送信されて、チップ２（１）もActive状態に切り替わったことを示しており、この場合、例えばチップ２（１），チップ２（２）間で高速通信が可能となる。
【００３０】
以上のように本実施例によれば、各チップ２は、自身の制御により逓倍クロック信号と基準クロック信号とを選択的に供給すると共に、ＰＬＬ回路７の動作を制御し、通信バス１を介して信号の送受信を行うインターフェイス部５を備える。そして、インターフェイス部５は、Sleep状態ではＰＬＬ回路７の動作を停止させ、ロジック部３に対する電源の供給を停止すると共に自身に基準クロック信号を供給し、他のチップ２から送信されたWake Up信号を受信すると、ＰＬＬ回路７の動作を開始させると共に自身に逓倍クロック信号を供給する。
【００３１】
すなわち、Sleep状態にあるチップ２で動作しているのは基準クロック信号が供給されるインターフェイス部５だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部５は、起動信号Wake Upを受信すると、ＰＬＬ回路７の動作を開始させて自身に逓倍クロック信号を供給するので、ロジック部３が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするチップ２だけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。
また、インターフェイス部５は、通常動作モードにおいて他のチップ２に起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。
【００３２】
（第２実施例）
図１１は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、Active状態にあるチップ２が、Sleep状態にあるチップ２に対して、図１０とは異なる手法によりWake Up信号を送信する場合を示す。図１１は、Active状態にあるチップ２の処理内容を示すフローチャートである。
【００３３】
図１１において、Active状態にあるチップ２のロジック部３は、他のチップ２に対してWake Up信号を送信する要因が発生するまで待機している（ステップＳ１１）。そして、前記要因が発生すると（ＹＥＳ）、インターフェイス部５に基準クロック信号を供給するようにマルチプレクサ９を切り替えさせて（ステップＳ１２）Wake Up信号を送信する（ステップＳ１３）。これにより、Wake Up信号は、基準クロック信号で設定される低速の通信レートで送信される。Wake Up信号を送信すると、インターフェイス部５に逓倍クロック信号を供給するようにマルチプレクサ９を切り替えさせると（ステップＳ１４）ステップＳ１１に移行する。
【００３４】
以上のように第２実施例によれば、インターフェイス部５は、通常動作モードにおいて他のノードにWake Up信号を送信する際には、自身に基準クロック信号を供給するように切り替えるので、Wake Up信号を低速の通信レートで送信できる。またこの場合、ステップＳ１２及びＳ１３の処理を行う間だけ当該チップ２全体がSleep状態に移行するように制御しても良い。
【００３５】
（第３実施例）
図１２及び図１３は第３実施例であり、第１実施例と異なる部分について説明する。第３実施例は、Active状態にあるチップ２がSleep状態に移行する際にインターフェイス部５が行う他の処理例を示す。図１２は、インターフェイス部５の内部構成を概略的に示すもので、インターフェイスコア１１と、入力バッファ１２（レシーバ）及び出力バッファ１３（ドライバ）とで構成されている。入力バッファ１２は、通信バス１上に送信された信号を受信してインターフェイスコア１１に出力する。すると、インターフェイスコア１１は、受信した信号を例えば復号化，復調，シリアル／パラレル変換等してＣＰＵ３Ｃ等に出力する。また、インターフェイスコア１１は、ＣＰＵ３Ｃ等より入力された信号を例えばパラレル／シリアル変換，変調，符号化等すると、出力バッファ１３を介して通信バス１上に送信する。
【００３６】
図１３は、入力バッファ１２の回路構成の一例を示すものである。電源には、電流値の設定が可変である電流源１４が接続されており、その電流源１４には、ＰチャネルＭＯＳＦＥＴ１５及び１６のソースが接続されている。ＰチャネルＭＯＳＦＥＴ１５及び１６のドレインとグランドとの間には、ＮチャネルＭＯＳＦＥＴ１７及び１８が接続されている。ＮチャネルＭＯＳＦＥＴ１７及び１８のゲートは、ＮチャネルＭＯＳＦＥＴ１７のドレインに接続されており、これらはミラー対を構成している。
ＰチャネルＭＯＳＦＥＴ１５のゲートは、入力バッファ１２の入力端子Ｖinとなっており、ＰチャネルＭＯＳＦＥＴ１６のゲートには基準電圧Ｖrefが与えられている。そして、ＮチャネルＭＯＳＦＥＴ１８のドレインが入力バッファ１２の出力端子Ｖoutとなっている。
【００３７】
そして、インターフェイスコア１１は、Sleep状態に移行する際に電流源１４により供給される電源電流量を少なくするように設定する。これにより、入力バッファ１２の入出力応答速度（応答感度）は低下し、入力バッファ１２における消費電力を抑制できる。すなわち、Sleep状態では、入力バッファ１２は低速通信レートで送信されるWake Up信号を受信できれば良いので、感度を低下させても問題はない。
【００３８】
また、このように入力バッファ１２の感度を低下させることで、Sleep状態にあるチップ２が高速通信レートで行われている通信の影響を受けて、誤って起動する確率がより低くなる。更に、上記のような誤動作を防止するため、システム全体の電源を管理する機能を備えたチップ２（管理ノード）が、起動させる必要がないチップ２に対してSleep信号を周期的に送信することも考えられる。加えて、各チップ２がActive状態にある場合についても、第１実施例におけるＳ５のようにWake Up信号の受信の有無を監視し、所定期間に亘ってWake Up信号を受信しなければ自動的にSleep状態に移行するようにしても良い。
【００３９】
以上のように第３実施例によれば、インターフェイス部５は、Sleep状態において、信号を受信する入力バッファ１２の入出力応答速度を低下させる。具体的には、入力バッファ１２に供給される電源電流量を低下させるようにした。すなわち、Sleep状態で行われるチップ間通信は低速であるから、入力バッファ１２の入出力応答速度を低下させても通信に支障を来たすことがないので、入力バッファ１２における電力消費を低減できる。
【００４０】
また、複数のチップ２の１つにシステム全体の管理を行う機能を持たせて管理ノードとして、当該チップ２は、起動させる必要がないチップ２に対してSleep信号を周期的に送信することにより、例えばノイズの影響を受ける等して誤って起動したチップ２をSleep状態に移行させることができる。
【００４１】
（第４実施例）
図１４は第４実施例であり、第１実施例と異なる部分について説明する。第４実施例では、各チップ２Ａに基準クロック回路６が搭載されておらず、各チップ２Ａに基準クロック信号を供給する基準クロック回路２１がシステムに１つだけ設けられている。そして、各チップ２ＡのＰＬＬ回路７に対しては、基準クロック線を介して基準クロック信号が入力される。これにより、チップ２Ａのサイズを小型化できると共に、各チップ２Ａの動作を共通の基準クロック信号で同期化させることができる。
【００４２】
（第５実施例）
図１５は第５実施例であり、第１実施例と異なる部分について説明する。第５実施例では、２つのチップ２Ｂ（１），２Ｂ（２）の間を通信線２３により直結して、両者間で通信を行うようにシステムを構成した場合である。このように構成した場合も、チップ２Ｂ（１），２Ｂ（２）の何れか一方にシステム全体の電源を管理する機能を与え、必要に応じて他方にWake Up信号を送信し、Sleep状態からActive状態に移行させて通信を行う。尚、電源管理機能を備えたチップ２は必ずしも常時Active状態にしておく必要はなく、例えば常にはSleep状態にありタイマにより一定時間ごとに起動したり、外部からの信号入力によって起動したりするなどして、必要な通信処理等を行った後再びSleep状態に移行するようにしても良い。
【００４３】
（第６実施例）
図１６は第６実施例であり、第１実施例と異なる部分について説明する。第６実施例では、図１に示すチップ２（１）がチップ２Ｃ（１）に置き換えられている。チップ２Ｃ（１）では、電源部８がチップ２Ｃ（１）の外部に配置されており、インターフェイス部５は、外部の電源部８に対して電源遮断信号を出力して各部に対する電源供給を制御する。電源供給の制御については、図６に示す構成例と同様に行えば良い。また、チップ２（２）についてもチップ２Ｃ（１）と同様に構成し、チップ２Ｃ（２）としても良い。このように構成される第６実施例による場合も、第１実施例と同様の効果が得られる。
【００４４】
（第７実施例）
図１７は第７実施例を示すものであり、チップ２（１）〜２（５）の間において通信を行う際のマスタ権が移譲される状態を示している。ここで、マスタ権とはWake Up信号を送信する権利と等価であり、マスタ権を有しているチップ２が他のチップ２に対してWake Up信号を送信できる。また、各チップ２の間においてマスタ権を以上する方式については特に規定しないが、基本的に何れのチップ２もマスタになり得る。
【００４５】
図１７（ａ）のケースでは、チップ２（１）がマスタ権を獲得し、通信先でありSleep状態にあるチップ（３），（４）（スレーブ）を起動するため、それらに対してWake Up信号を送信している。また、図１７（ｂ）のケースでは、チップ２（５）がマスタ権を獲得し、通信先でありSleep状態にあるチップ（２）（スレーブ）に対してWake Up信号を送信している。
【００４６】
以上のように第７実施例によれば、Wake Up信号は、通信におけるマスタ権を獲得したチップ２が送信するので、何れのチップ２がWake Up信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるチップ２を起動する必要があるチップ２がWake Up信号を送信できる。
【００４７】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
各ノードの配線トポロジーについては、特に限定しない。
図９に示すWake Up信号のコマンドフレームはあくまでも一例であり、フレーム構成については特に限定しない。
ＰＭＵとしての機能を有するブロックが、インターフェイス部５と独立に存在しても良く、インターフェイス部５がＰＭＵに指令を与えて各部の電源制御を行っても良い。
第３実施例において、消費電力が小さい低速の入力バッファを別途備えておき、Sleep状態では、前記入力バッファを使用するように切り替えても良い。
基準クロック信号と、逓倍クロック信号との周波数の差については、個別の設計に応じて適宜設定すれば良い。
【符号の説明】
【００４８】
図面中、１は通信バス（通信線）、２はチップ（ノード）、３はロジック部（制御部）、５はインターフェイス部（Ｉ／Ｆ）、６は基準クロック回路、７はＰＬＬ回路（逓倍クロック出力手段）、８は電源部、１２は入力バッファ（レシーバ）を示す。
【特許請求の範囲】
【請求項１】
通常動作モードと低消費電力モードとに移行可能に構成される複数のノードを通信線により接続してなる通信ネットワークシステムにおいて、
前記各ノードは、
基準クロック信号を逓倍した逓倍クロック信号を出力する逓倍クロック出力手段と、
前記逓倍クロック信号が供給されて動作し、通信制御を行う制御部と、
自身の制御により前記逓倍クロック信号と前記基準クロック信号とが選択的に供給され、前記逓倍クロック出力手段の動作を制御し、前記通信線を介して信号の送受信を行うインターフェイス部と、
前記制御部に対する電源の供給を停止可能に構成される電源部とを備え、
前記インターフェイス部は、
前記低消費電力モードにおいては、前記逓倍クロック出力手段の動作を停止させ、前記制御部に対する電源の供給を停止すると共に、自身に前記基準クロック信号を供給し、
他のノードから送信された起動信号を受信すると、前記逓倍クロック出力手段の動作を開始させると共に、自身に前記逓倍クロック信号を供給することを特徴とする通信ネットワークシステム。
【請求項２】
前記インターフェイス部は、前記低消費電力モードにおいて、前記信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させることを特徴とする請求項１記載の通信ネットワークシステム。
【請求項３】
前記インターフェイス部は、前記レシーバに供給される電源電流量を低下させることを特徴とする請求項２記載の通信ネットワークシステム。
【請求項４】
前記ノードは、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、前記インターフェイス部に対して前記基準クロック信号を供給するように切り替えることを特徴とする請求項１ないし３の何れかに記載の通信ネットワークシステム。
【請求項５】
前記インターフェイス部は、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、自身に前記逓倍クロック信号が供給されている状態で、前記基準クロック信号で設定される通信レートと同一の通信レートで前記起動信号を送信することを特徴とする請求項１ないし３の何れかに記載の通信ネットワークシステム。
【請求項６】
前記ノードの１つは、システム全体の管理を行う機能を備えた管理ノードであり、
前記管理ノードは、起動させる必要がないノードに対して、前記低消費電力モードに移行させる信号を周期的に送信することを特徴とする請求項１ないし５の何れかに記載の通信ネットワークシステム。
【請求項７】
前記起動信号は、通信におけるマスタ権を獲得したノードが送信することを特徴とする請求項１ないし６の何れかに記載の通信ネットワークシステム。
【請求項１】
通常動作モードと低消費電力モードとに移行可能に構成される複数のノードを通信線により接続してなる通信ネットワークシステムにおいて、
前記各ノードは、
基準クロック信号を逓倍した逓倍クロック信号を出力する逓倍クロック出力手段と、
前記逓倍クロック信号が供給されて動作し、通信制御を行う制御部と、
自身の制御により前記逓倍クロック信号と前記基準クロック信号とが選択的に供給され、前記逓倍クロック出力手段の動作を制御し、前記通信線を介して信号の送受信を行うインターフェイス部と、
前記制御部に対する電源の供給を停止可能に構成される電源部とを備え、
前記インターフェイス部は、
前記低消費電力モードにおいては、前記逓倍クロック出力手段の動作を停止させ、前記制御部に対する電源の供給を停止すると共に、自身に前記基準クロック信号を供給し、
他のノードから送信された起動信号を受信すると、前記逓倍クロック出力手段の動作を開始させると共に、自身に前記逓倍クロック信号を供給することを特徴とする通信ネットワークシステム。
【請求項２】
前記インターフェイス部は、前記低消費電力モードにおいて、前記信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させることを特徴とする請求項１記載の通信ネットワークシステム。
【請求項３】
前記インターフェイス部は、前記レシーバに供給される電源電流量を低下させることを特徴とする請求項２記載の通信ネットワークシステム。
【請求項４】
前記ノードは、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、前記インターフェイス部に対して前記基準クロック信号を供給するように切り替えることを特徴とする請求項１ないし３の何れかに記載の通信ネットワークシステム。
【請求項５】
前記インターフェイス部は、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、自身に前記逓倍クロック信号が供給されている状態で、前記基準クロック信号で設定される通信レートと同一の通信レートで前記起動信号を送信することを特徴とする請求項１ないし３の何れかに記載の通信ネットワークシステム。
【請求項６】
前記ノードの１つは、システム全体の管理を行う機能を備えた管理ノードであり、
前記管理ノードは、起動させる必要がないノードに対して、前記低消費電力モードに移行させる信号を周期的に送信することを特徴とする請求項１ないし５の何れかに記載の通信ネットワークシステム。
【請求項７】
前記起動信号は、通信におけるマスタ権を獲得したノードが送信することを特徴とする請求項１ないし６の何れかに記載の通信ネットワークシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−５８９０６（Ｐ２０１３−５８９０６Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９６０５４（Ｐ２０１１−１９６０５４）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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