連想記憶装置
【課題】ソフトエラーおよびスタンバイ電流を発生させずに、高速検索が可能な連想記憶装置を提供する。
【解決手段】連想メモリセルは、一端がサーチ線ＳＬに接続されるトンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲの他端に接続される容量素子Ｃ５と、トンネル磁気抵抗素子ＴＭＲの他端と接地電源との間に設けられ、制御電極がワード線ＲＷＬと接続される第１のＭＯＳトランジスタＮ４と、マッチ線ＭＬと接地電源との間に設けられ、制御電極がトンネル磁気抵抗素子ＴＭＲの他端に生じた電圧を受ける第２のＭＯＳトランジスタＮ２とを含む。
【解決手段】連想メモリセルは、一端がサーチ線ＳＬに接続されるトンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲの他端に接続される容量素子Ｃ５と、トンネル磁気抵抗素子ＴＭＲの他端と接地電源との間に設けられ、制御電極がワード線ＲＷＬと接続される第１のＭＯＳトランジスタＮ４と、マッチ線ＭＬと接地電源との間に設けられ、制御電極がトンネル磁気抵抗素子ＴＭＲの他端に生じた電圧を受ける第２のＭＯＳトランジスタＮ２とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想記憶装置に関する。
【背景技術】
【０００２】
連想記憶装置の一つであるネットワークルータ等に内蔵されている内容参照メモリ（ＣＡＭ：Content Addressable Memory）は、データの読出／書込機能に加えて、アレイ内の全記憶データと与えられた検索データとの一致判定を並列に行なう検索機能を持ち、予め記憶しておいたルーティングテーブルからＩＰアドレスを検索する用途等に使われている。近年ネットワークの高速化やサーバの増加、インターネットの利用者の増加によってネットワークルータでのＣＡＭメモリに高速化や大容量化が要求されている。
【０００３】
近年のＣＡＭメモリの開発では高速化のため先端の微細化プロセスを採用しているが、オフリーク電流やゲートリーク電流、ＳＲＡＭ（Static Random Access Memoryのスタンバイリーク電流が大きくなってきており、全体の消費電流に占めるこれらオフリーク電流、ゲートリーク電流等のスタンバイ電流の割合が大きくなってきている。この対策として特許文献１（米国特許第６１９１９６９号明細書）のパイプライン構成、および特許文献２（特開２００７−３１７３４２号公報）のマッチ線プリチャージ電源の低電圧化などによってアクティブ電流の低減が提案されている。
【０００４】
しかしながら、ＳＲＡＭで構成する従来のＣＡＭメモリではプロセスの微細化によって増加するＳＲＡＭのスタンバイリーク電流を抑えなければ全体の消費電流を低減できず、チップの熱設計が困難となる問題を抱えており、大容量化が難しい。
【０００５】
また、ＣＡＭメモリの検索結果の状態を示すマッチ線をグランドレベルに引抜くＮチャネルＭＯＳトランジスタ（以下サーチトランジスタという）の動作やマッチアンプ回路によるマッチ線の一致/不一致状態を判定する処理は、プロセスの微細化だけでは、高速化を図ることができないという問題がある。
【０００６】
上述のサーチトランジスタによるマッチ線のグランドへの引抜き動作を高速化できない理由は、従来のＳＲＡＭで構成するＣＡＭメモリ１ビットはＳＲＡＭメモリ２ビット(１２個のトランジスタ)とサーチトランジスタ(４個のトランジスタ)で構成されているため素子数が多い(１６個のトランジスタ)からである。そのため、トランジスタの占有率が高いレイアウトに特有の各種ストレス(STIストレス:Shallow Trench Isolationストレス、PSEストレス:Poly Space Effectsストレス等)が発生しサーチトランジスタの電流駆動能力を下げ、また微細化によってサーチトランジスタサイズが小さくなるため、しきい値のローカルなばらつきによる変動量が大きくなるからである。
【０００７】
上述のマッチアンプ回路によるマッチ線の一致/不一致状態を判定する処理を高速化できない理由は、高速化によってサーチトランジスタがマッチ線をグランドに引抜く時間（従来のＣＡＭでは検索動作周期の１／２）が短くなってマッチ線の振幅レベルが小さくなること、さらにはそのマッチ線の小振幅を高速にアンプする必要があるが、微細化によってペアトランジスタのばらつきが大きくなりアンプ感度を悪化させる傾向にあるからである。
【０００８】
また、ＣＡＭメモリはメモリアレイ内の全記憶データを並列に同時に検索する構成によって高速な検索メモリを実現している反面、検索データの状態を示すサーチ線や検索結果の一致、不一致の状態を示すマッチ線が全て活性化されるため、検索時には非常に大きな消費電流と電流変化（ｄｉ/ｄｔ）ノイズが発生する。大容量化、高速化に比例して増加するｄｉ/ｄｔの増加によってノイズを抑えるために必要とされる基板上の電源電圧のバイパスコンデンサ容量が増大する問題を抱えている。
【０００９】
これらの問題に対して、たとえば、特許文献３（特開２００２−３３４５８５号公報）、特許文献４（特開２００５−２５９２０６号公報）、特許文献５（特開２００４−８６９３４号公報）および特許文献６（特開２００２−１９７８５３号公報）は、ＣＡＭアレイをＭＲＡＭ（Magnetic Random Access Memory）で構成することによって、ＳＲＡＭのソフトエラーおよびスタンバイリークの問題は解決している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６１９１９６９号明細書
【特許文献２】特開２００７−３１７３４２号公報
【特許文献３】特開２００２−３３４５８５号公報
【特許文献４】特開２００５−２５９２０６号公報
【特許文献５】特開２００４−８６９３４号公報
【特許文献６】特開２００２−１９７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献３では、従来のＳＲＡＭ構成よりも高速に検索できないという問題がある。その理由は、ＭＲＡＭでは、データのHigh、Lowを抵抗値の大、小で区別するが、その抵抗比は最大でも２倍程度である。そのため、特許文献３の図４や図９のような電流センス回路構成では３００ＭＨｚ超える従来のような高速動作は不可能となるからである。
【００１２】
特許文献４〜特許文献６でも、同様に２倍程度の抵抗比を判定するため高速に検索できない。また、特許文献４では、ＭＲＡＭにデータを書き込みながら検索するため、ＭＲＡＭの書き込み速度（１００ＭＨｚ程度）が遅いため高速検索動作は不可能である。特許文献６では、リファレンス抵抗を作りリファレンス電流を生成し電流センス回路を用いているが、ノイズ耐性が弱く、高速動作は不可能である。
【００１３】
それゆえに、本発明の目的は、ソフトエラーおよびスタンバイ電流を発生させず、かつ電流変化（ｄｉ/ｄｔ）ノイズが少なく、高速検索が可能な連想記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施形態の連想記憶装置は、記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置である。この連想記憶装置は、行列状に配置された複数の連想メモリセルを含むメモリアレイと、各々が、メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチ線と、各々が、マッチ線の電圧に応じて、メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、各々が、データ検索時に、メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、各々が、メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、検索データが所定の値のときに、所定の幅のワンショットパルスをサーチ線に出力する第１のドライバを備える。連想メモリセルは、一端がサーチ線に接続されるトンネル磁気抵抗素子と、トンネル磁気抵抗素子の他端に接続される容量素子と、トンネル磁気抵抗素子の他端と接地電源との間に設けられ、制御電極がワード線と接続される第１のＭＯＳトランジスタと、トンネル磁気抵抗素子の他端を入力とする第１のインバータと、マッチ線と接地電源との間に設けられ、制御電極が第１のインバータの出力電圧を受ける第２のＭＯＳトランジスタとを含む。
【発明の効果】
【００１５】
本発明の一実施形態の連想記憶装置によれば、ソフトエラーおよびスタンバイ電流や電流変化（ｄｉ/ｄｔ）ノイズが低減し、かつ高速検索が可能である。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【図２】図１のＣＡＭ基本セルの真理値を示す図である。
【図３】図１のＣＡＭ基本セルの検索結果が不一致の場合の動作波形図である。
【図４】図１のＣＡＭ基本セルの検索結果が一致の場合の動作波形図である。
【図５】図１のＣＡＭ基本セルの検索データがマスクデータの場合の動作波形図である。
【図６】第１の実施形態のＴＣＡＭ（ＴｅｒｎａｒｙＣＡＭ）基本セルの回路構成を表わす図である。
【図７】図６のＴＣＡＭ基本セルの真理値を示す図である。
【図８】検索データと、サーチ線ＳＬ，／ＳＬに伝送されるデータとの関係を表わす図である。
【図９】第１の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【図１０】図９の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。
【図１１】図１０のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【図１２】図９の連想記憶装置における検索時の動作波形図である。
【図１３】ＣＡＭ基本セルに「０」をライトする時の動作波形図である。
【図１４】ＣＡＭ基本セルに「１」をライトする時の動作波形図である。
【図１５】ＣＡＭ基本セルからデータをリードする時の動作波形図である。
【図１６】ＭＬプリチャージ回路の構成を表わす図である。
【図１７】マッチ線ＭＬのプリチャージ時の動作波形図である。
【図１８】ＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【図１９】ＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【図２０】ＣＡＭアレイマットのレイアウトの基板に垂直な断面図である。
【図２１】ＴＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【図２２】ＴＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【図２３】第２の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【図２４】第２の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図２５】第２の実施形態のマッチアンプ（判定回路）とＭＬプリチャージ回路の構成を表わす図である。
【図２６】マッチアンプの動作を説明するため動作波形図である。
【図２７】第３の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図２８】第３の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【図２９】図２８の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。
【図３０】図２９のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【図３１】ＳＬプリチャージ回路の構成を表わす図である。
【図３２】サーチ線ＳＬのプリチャージ時の動作波形図である。
【図３３】第４の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図３４】図３３のＴＣＡＭ基本セルを有する連想記憶装置における検索時の動作波形図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（ＣＡＭ基本セル）
図１は、第１の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【００１８】
従来のＣＡＭ基本セルは、ＳＲＡＭをベースに構成されていた。この構成では、ＳＲＡＭを構成する６個のトランジスタと、サーチ用の２個のトランジスタの計８素子で構成されていた。これに対して、本実施の形態のＣＡＭ基本セル１２は、図１に示すように、インバータＩＶ１と、ＮチャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、トンネル磁気抵抗素子ＴＭＲと、容量素子Ｃ１とで構成される。
【００１９】
トンネル磁気抵抗素子ＴＭＲの抵抗値が磁化の向きによって変化する。この抵抗値の小さい方をＲ、大きい方をＲ＋ΔＲと表わす。ここで、現状の技術ではΔＲ＜Ｒであり、最大でもΔＲ≒Ｒである。
【００２０】
本発明の実施形態のＣＡＭ基本セル１２では、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲのときに「０」が記録され、抵抗値がＲ＋ΔＲのときに、「１」が記憶されているとする。
【００２１】
トンネル磁気抵抗素子ＴＭＲの一方の端子はサーチ線／ＳＬ（検索データの反転論理が伝送される）に接続され、他方の端子ＳＮはＮチャネルＭＯＳトランジスタで形成された容量素子Ｃ５と、データ読み出し用のＮチャネルＭＯＳトランジスタＮ４のドレインと、インバータＩＶ１の入力に接続されている。容量素子Ｃ５を構成するＮチャネルＭＯＳトランジスタは、ゲートが端子ＳＮに接続され、ソースとドレインがグランドに接続されている。
【００２２】
ＮチャネルＭＯＳトランジスタＮ４のゲートは、読出用ワード線ＲＷＬに接続され、ソースがグランドに接続されている。
【００２３】
ＮチャネルＭＯＳトランジスタＮ２は、そのドレインがマッチ線ＭＬに接続され、そのソースがグランドに接続され、そのゲートがインバータＩＶ１の出力端子／ＳＮに接続されている。
【００２４】
さらに、ＮチャネルＭＯＳトランジスタで構成される容量素子Ｃ１が、電源線ＭＬＶＤＤとグランドとの間に接続されている。すなわち、容量素子Ｃ１を構成するＮチャネルＭＯＳトランジスタは、ゲートが電源線ＭＬＶＤＤに接続され、ソースとドレインがグランドに接続されている。
【００２５】
サーチ線／ＳＬ側から見ると、トンネル磁気抵抗素子ＴＭＲ容量素子Ｃ５は、ロウパスフィルタを形成している。ここで、トンネル磁気抵抗素子ＴＭＲの抵抗値Ｒ＋ΔＲが３０Ｋ、容量素子Ｃ５の容量を２０ｆＦとすると、トンネル磁気抵抗素子ＴＭＲと容量素子Ｃ５は、６００ｐｓ程度の遅延素子、あるいは６００ｐｓ以上の幅のパルスを通過させるロウパスフィルタを形成している。トンネル磁気抵抗素子ＴＭＲの抵抗値Ｒが１５Ｋ、容量素子Ｃ５の容量を２０ｆＦとすると、トンネル磁気抵抗素子ＴＭＲと容量素子Ｃ５は、３００ｐｓ程度の遅延素子、あるいは３００ｐｓ以上の幅のパルスを通過させるロウパスフィルタを形成している。
【００２６】
記憶データが「０」の場合には、ロウパスフィルタは３００ｐｓ以上のパルスを通過するので、データ検索時にサーチ線／ＳＬに５００ｐｓの幅のワンショットパルスが与えられた場合には、このワンショットパルスは、端子／ＳＮに出力される。
【００２７】
一方、記憶データが「１」の場合には、ロウパスフィルタは６００ｐｓ以上の幅のパルスを通過するので、データ検索時に、サーチ線／ＳＬに５００ｐｓの幅のワンショットパルスが与えられた場合には、このワンショットパルスは、端子／ＳＮに出力されない。
【００２８】
ディジット線ＤＬには、データ書込み時には、磁化電流が供給される。
サーチ線／ＳＬは、ビット線ＢＬを兼ねるものであり、データ書込み時には、書込電流が供給される。
【００２９】
従来のＳＲＡＭの構成では構成するトランジスタ数が多いため、トランジスタ密度が大きくなる。そのため、近年問題となっているＳＴＩストレスなどによって、サーチトランジスタのオン電流が劣化し、サーチ速度が劣化するという問題があった。また内部ノード数が多いため、微細化によって内部ノードの線間容量や寄生容量が増加し、アクセス劣化や消費電流増加の問題があった。また、ＳＲＡＭのスタンバイリーク電流増加やソフトエラーの問題もあった。
【００３０】
本発明の実施形態のＣＡＭ基本セルは、ＳＲＡＭを含まないため、これらの問題は改善される。
【００３１】
さらに、本発明の実施形態のＣＡＭ基本セルは、トランジスタ層にＳＲＡＭが配置されないため、以下のような利点を有する。ＣＡＭメモリでは、アレイ内のすべてのマッチ線ＭＬを放電、充電するためにマッチ線ＭＬがプリチャージされる。そのため、電流の時間変化ｄｉ/ｄｔが非常に大きいという問題がある。電流の時間変化ｄｉ/ｄｔによる電源ノイズを低減するために、従来は、基板上に大容量のバイパスコンデンサを設置しており基板実装面積を大きくしている。これに対して、本発明の実施形態のＣＡＭ基本セルは、従来のＳＲＡＭを配置していたトランジスタ層に電流の時間変化ｄｉ/ｄｔによる電源ノイズを低減するための容量素子Ｃ５（ＭＯＳ容量）をローカルに搭載している。
【００３２】
（ＣＡＭ基本セルの真理値表）
図２は、図１のＣＡＭ基本セルの真理値を示す図である。
【００３３】
図２に示すように、本実施の形態のＣＡＭ基本セルは、通常のＳＲＡＭ構成のＣＡＭ基本セルと同様の真理値表で動作する。
【００３４】
サーチ線ＳＬに伝送されるデータが「１」で、サーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合に、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲの場合に、端子ＳＮが「１」（Ｈレベル）、端子／ＳＮが「０」（Ｌレベル）となり、マッチ線ＭＬは「１」（Ｈレベル）となり、検索結果はＨｉｔ（一致）となる。
【００３５】
サーチ線ＳＬに伝送されるデータが「１」で、サーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合に、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲの場合に、端子ＳＮが「０」（Ｌレベル）、端子／ＳＮが「１」（Ｈレベル）となり、マッチ線ＭＬは「０」（Ｌレベル）となり、検索結果はＭｉｓｓ（不一致）となる。
【００３６】
サーチ線ＳＬを伝送されるデータ「０」の場合は、一致判定せずマスク状態となる。
（ＣＡＭ基本セルの動作）
図３は、図１のＣＡＭ基本セルの検索結果が不一致の場合の動作波形図である。
【００３７】
図３を参照して、スタンバイ時には、サーチ線／ＳＬのレベルは、「１」である。サーチ活性期間には、検索データが「１」の場合には、サーチ線／ＳＬには、５００ｐｓの幅のＬレベルのワンショットパルスが伝送される。検索データが「０」の場合には、サーチ線／ＳＬのレベルは、スタンバイ時の「Ｈ」のまま変化しない。
【００３８】
図３では、検索データが「１」であり、記憶データが「０」、つまりトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ、具体的には、１５ＫΩとする。
【００３９】
この場合には、ロウパスフィルタの時定数τ０（概ね１５ＫΩx２０fF=３００ps）は、ワンショットパルスの幅（５００ｐｓ）よりも小さいので、ワンショットパルスはフィルタされない。その結果、インバータＩＶ１の出力端子／ＳＮの電位は「Ｈ」となる。これにより、マッチ線ＭＬの電圧がグランドに引抜かれるため、マッチ線ＭＬのレベルは「Ｌ」に変化し、検索結果は、不一致（Ｍｉｓｓ）となる。
【００４０】
図４は、図１のＣＡＭ基本セルの検索結果が一致の場合の動作波形図である。
図４では、検索データが「１」であり、記憶データが「１」、つまりトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲ、具体的には、３０ＫΩとする。
【００４１】
この場合には、ロウパスフィルタの時定数τ１（概ね３０ＫΩx２０fF=６００ps）よりもワンショットパルスの幅（５００ｐｓ）が小さいので、ワンショットパルスは、フィルタされる。その結果、インバータＩＶ１の出力端子／ＳＮの電位は「Ｌ」のまま変化しない。したがって、マッチ線ＭＬの電圧をグランドに引抜かないため、マッチ線ＭＬのレベルは「Ｈ」のまま変化せず、検索結果は、一致（Ｈｉｔ）となる。
【００４２】
上述の特性を利用して、検索データのサーチ線／ＳＬ＝０に対して、記憶データの値（０／１）を比較し、その比較結果がマッチ線ＭＬのレベル（０／１）に変換されることによって、検索結果がマッチ線ＭＬに出力される。
【００４３】
図５は、図１のＣＡＭ基本セルの検索データがマスクデータの場合の動作波形図である。
【００４４】
検索データが「０」の時はマスク状態である。検索データが「０」の場合には、サーチ線／ＳＬのレベルは、スタンバイ時の「Ｈ」のまま変化しない。この場合には、ワンショットパルスが生成されない。その結果、記憶データの値に関係なく、インバータＩＶ１の出力端子／ＳＮの電位は「Ｌ」のまま変化しない。したがって、マッチ線ＭＬの電圧をグランドに引抜かないため、マッチ線ＭＬのレベルは「Ｈ」のまま変化せず、検索結果は、一致（Ｈｉｔ）となる。
【００４５】
（ＴＣＡＭ基本セル）
図６は、第１の実施形態のＴＣＡＭ（ＴｅｒｎａｒｙＣＡＭ）基本セルの回路構成を表わす図である。
【００４６】
図６を参照して、このＴＣＡＭ基本セル１０は、図１のＣＡＭ基本セルが２つ（２ビット）で構成される。
【００４７】
ＴＣＡＭ基本セル１０を構成するＣＡＭ基本セルの一方を第１部分セルＭＣＸとし、他方を第２部分セルＭＣＹとする。
【００４８】
第１部分セルＭＣＸにおいて、トンネル磁気抵抗素子ＴＭＲＸと、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、インバータＩＶ１とが接続されている端子をＳＮＸと表わし、インバータＩＶ１の出力端子を端子／ＳＮＸと表わす。第１部分セルＭＣＸにおいて、ＮチャネルＭＯＳトランジスタＮ４のゲートは、第１の読出用ワード線ＲＷＬＸに接続される。トンネル磁気抵抗素子ＴＭＲＸは、サーチ線／ＳＬに接続される。
【００４９】
第２部分セルＭＣＹにおいて、トンネル磁気抵抗素子ＴＭＲＹと、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、インバータＩＶ１とが接続されている端子をＳＮＹと表わし、インバータＩＶ１の出力端子を端子／ＳＮＹと表わす。第２部分セルＭＣＹにおいて、ＮチャネルＭＯＳトランジスタＮ４のゲートは、第２の読出用ワード線ＲＷＬＹに接続される。トンネル磁気抵抗素子ＴＭＲＹは、サーチ線ＳＬに接続される。
【００５０】
（ＴＣＡＭ基本セルの真理値表）
図７は、図６のＴＣＡＭ基本セルの真理値を示す図である。図８は、検索データと、サーチ線ＳＬ，／ＳＬに伝送されるデータとの関係を表わす図である。
【００５１】
図７に示すように、本実施の形態のＴＣＡＭ基本セルは、通常のＳＲＡＭ構成のＴＣＡＭ基本セルと同様の真理値表で動作する。
【００５２】
検索データが「０」、つまり、サーチ線ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、トンネル磁気抵抗素子ＴＭＲＹの抵抗値に関わらず、端子／ＳＮＹは「０」（Ｌレベル）となる。検索データが「１」、つまり、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合には、トンネル磁気抵抗素子ＴＭＲＸの抵抗値に関わらず、端子／ＳＮＸは「０」（Ｌレベル）となる。
【００５３】
検索データが「０」、つまり、サーチ線ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、トンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ（「０」が記憶）のときには、端子／ＳＮＸは「１」（Ｈレベル）となり、トンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ＋ΔＲ（「１」が記憶）のときには、端子／ＳＮＸは「０」（Ｌレベル）となる。
【００５４】
検索データが「１」、つまり、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合には、トンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ（「０」が記憶）のときには、端子／ＳＮＹは「１」（Ｈレベル）となり、トンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ＋ΔＲ（「１」が記憶）のときには、端子／ＳＮＹは「０」（Ｌレベル）となる。
【００５５】
端子／ＳＮＸおよび端子／ＳＮＹがいずれも「０」の場合には、マッチ線ＭＬは「１」（Ｈレベル）となり、一致（Ｈｉｔ）を示す。端子／ＳＮＸおよび端子／ＳＮＹがいずれかが「１」の場合には、マッチ線ＭＬは「０」（Ｌレベル）となり、不一致（Ｍiｓｓ）を示す。ただし、トンネル磁気抵抗素子ＴＭＲＸの抵抗値およびトンネル磁気抵抗素子ＴＭＲＹの抵抗値がいずれもＲ＋ΔＲ（「１」が記憶）の場合には、検索データの値に関わらず、マッチ線ＭＬは、常に一致（Ｈｉｔ）を示す「１」（Ｈレベル）となる。また、トンネル磁気抵抗素子ＴＭＲＸの抵抗値およびトンネル磁気抵抗素子ＴＭＲＹの抵抗値がいずれもＲ（「０」が記憶）の場合には、検索データの値に関わらず、マッチ線ＭＬは、常に不一致（Ｍｉｓｓ）を示す「０」（Ｌレベル）となる。
【００５６】
なお、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、マスク状態となる。
【００５７】
（全体構成）
図９は、第１の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【００５８】
図９を参照して、このＭＲＡＭは、ＴＣＡＭアレイマット２と、ＳＬドライバ３と、ＢＬドライバ１と、リードセンスアンプ９と、マッチアンプ(判定回路）５と、ＭＬプリチャージ回路９５と、プライオリティエンコーダ６と、ロウデコーダ７と、ＤＬドライバ１１と、アレイ制御回路８とを備える。
【００５９】
ＴＣＡＭアレイマット２は、ＴＣＡＭ基本セルが行列状に配置される。
ＳＬドライバ３は、データ検索時に、サーチ線ＳＬ，／ＳＬに検索データを与える。
【００６０】
ＢＬドライバ１は、データ書込み時に、ビット線を兼ねているサーチ線ＳＬ，／ＳＬに書込みデータに応じた向きの書込電流を与える。
【００６１】
リードセンスアンプ９は、データ読出し時に、ビット線を兼ねているサーチ線ＳＬ，／ＳＬを伝送される電流（データ）を増幅する。
【００６２】
マッチアンプ（判定回路）５は、エントリごとに設けられており、データ検索時に、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電圧を増幅し、増幅した電圧に応じて、エントリ検索判定信号ｍａｏを出力する。
【００６３】
ＭＬプリチャージ回路９５は、エントリごとに設けられており、マッチ線ＭＬをプリチャージする。
【００６４】
プライオリティエンコーダ６は、データ検索時に、検索結果が一致を示す複数個のエントリのロウアドレスに優先順位に従って出力する。
【００６５】
ロウデコーダ７は、エントリを選択して、選択したエントリのワード線ＲＷＬＸ，ＲＷＬＹを活性化する。
【００６６】
ＤＬドライバ１１は、データ書込み時に、ディジット線ＤＬに磁化電流を与える。
アレイ制御回路８は、ＭＲＡＭ全体を制御する。
【００６７】
図１０は、図９の連想記憶装置のＴＣＡＭアレイマット２の構成を表わす図である。図１１は、図１０のＴＣＡＭアレイマット２の１エントリ（第０番目のエントリ）の構成を表わす図である。
【００６８】
図１０および図１１を参照して、ＴＣＡＭアレイマット２は、第０〜第２５５の２５６個のエントリ１４からなる。ＴＣＡＭアレイマット２の１個のエントリは、第０〜第７９の８０個の列に配置された８０ビット（８０個）のＴＣＡＭ基本セル１０からなる。
【００６９】
第ｉエントリのＴＣＡＭ基本セルは、マッチ線ＭＬ＜ｉ＞と接続されるとともに、電源線ＭＬＶＤＤ＜ｉ＞に接続される。また、図示しないが、第ｉエントリのＴＣＡＭ基本セルは、読出用ワード線ＲＷＬＸ＜ｉ＞，ＲＷＬＹ＜ｉ＞に接続され、さらにディジット線ＤＬ＜ｉ＞が配置される。
【００７０】
第ｊ列のＴＣＡＭ基本セルは、サーチ線ＳＬ＜ｊ＞，／ＳＬ＜ｊ＞と接続される。
（検索動作）
図１２は、図９の連想記憶装置における検索時の動作波形図である。
【００７１】
図１２は、第１部分セルＭＣＸのトンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ（「０」を記憶）で、第２部分セルＭＣＹのトンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ＋ΔＲ（「１」を記憶）の場合について示している。
【００７２】
アレイ制御回路８は、外部からサーチコマンドＳＥＡＲＣＨを受ける。
アレイ制御回路８は、クロックＣＡＭＣＬＫを出力する。
【００７３】
ＳＬドライバ３は、スタンバイ時は、サーチ線ＳＬ，／ＳＬを「Ｈ」レベルに設定する。
【００７４】
アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥを「Ｈ」レベルに活性化すると、ＭＬプリチャージ回路９５は、マッチ線ＭＬを「Ｈ」レベルにプリチャージする。
【００７５】
外部から、値が「０」の検索データＤＢが与えられたときには、ＳＬドライバ３は、サーチ活性期間、「Ｌ」レベルのワンショットパルスをサーチ線ＳＬに出力し、サーチ線／ＳＬを「Ｈ」レベルのまま維持させる。このワンショットパルスは、たとえばＳＬドライバ３内の遅延回路によって生成される。これによって、第１部分セルＭＣＸのインバータＩＶ１の出力端子／ＳＮＸは、「Ｌ」レベルのまま変化しない。また、第２部分セルＭＸＹのインバータＩＶ１の出力端子／ＳＮＹは、「Ｈ」レベルとなる。この結果、マッチ線ＭＬの電位は「Ｌ」レベルに引き抜かれる。
【００７６】
マッチアンプ５は、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電位を増幅する。マッチアンプ５は、マッチ線ＭＬの電位が一定値以上でないので、Ｍｉｓｓを表わす「Ｌ」レベルのエントリ検索判定信号ｍａｏを出力する。
【００７７】
プライオリティエンコーダ６は、すべてのエントリのマッチアンプ５からエントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］を受ける。プライオリティエンコーダ６は、「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力したエントリのうちの優先度の高いエントリのアドレス（ＭＡＴＣＨ＿ＡＤＤ）をアレイ制御回路８へ出力する。アレイ制御回路８は、プライオリティエンコーダ６から出力されたアドレス（ＭＡＴＣＨ＿ＡＤＤ）と、一致を示す検索結果信号ＭＡＴＣＨを出力する。
【００７８】
一方、外部から、値が「１」の検索データＤＢが与えられたときには、ＳＬドライバ３は、サーチ活性期間、「Ｌ」レベルのワンショットパルスをサーチ線／ＳＬに出力し、サーチ線ＳＬを「Ｈ」レベルのまま維持させる。これによって、第１部分セルＭＣＸのインバータＩＶ１の出力端子／ＳＮＸは、「Ｌ」レベルのまま変化しない。また、第２部分セルＭＸＹのインバータＩＶ１の出力端子／ＳＮＹは、「Ｌ」レベルのまま変化しない。この結果、マッチ線ＭＬの電位は「Ｈ」レベルのまま維持される。
【００７９】
マッチアンプ５は、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電位を増幅する。マッチアンプ５は、マッチ線ＭＬの電位が一定値以上であるので、Ｈｉｔを表わす「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力する。
【００８０】
プライオリティエンコーダ６は、すべてのエントリのマッチアンプ５からエントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］を受ける。プライオリティエンコーダ６は、「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力したエントリのうちの優先度の高いエントリのアドレス（ＭＡＴＣＨ＿ＡＤＤ）をアレイ制御回路８へ出力する。エントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］がすべて「Ｌ」レベルの場合には、アドレスを出力しない。アレイ制御回路８は、不一致を示す検索結果信号ＭＡＴＣＨを出力する。
【００８１】
（ライト動作）
図１３は、ＣＡＭ基本セルに「０」をライトする時の動作波形図である。
【００８２】
図１３を参照して、アレイ制御回路８は、外部からライトコマンドＷＲＩＴＥと、ライトするアドレスＡＤＤと、クロックＣＡＭＣＬＫと、ライトデータＤＢ（＝「０」）を受ける。
【００８３】
ＤＬドライバ１１は、磁化電流ｉＤＬをディジット線ＤＬに与える。
ＢＬドライバ１は、ライトデータＤＢ（＝「０」）により、ビット線ＢＬを兼ねているサーチ線／ＳＬに第１の方向（たとえば、ロウアドレスが大きい方から小さい方への方向）の書込電流ｉＢＬを与える。これによって、ＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値がＲとなる。
【００８４】
図１４は、ＣＡＭ基本セルに「１」をライトする時の動作波形図である。
図１４を参照して、アレイ制御回路８は、外部からライトコマンドＷＲＩＴＥと、ライトするアドレスＡＤＤと、クロックＣＡＭＣＬＫと、ライトデータＤＢ（＝「１」）を受ける。
【００８５】
ＤＬドライバ１１は、磁化電流ｉＤＬをディジット線ＤＬに与える。
ＢＬドライバ１は、ライトデータＤＢ（＝「１」）により、ビット線ＢＬを兼ねているサーチ線／ＳＬに第２の方向（たとえば、ロウアドレスが小さい方から大きい方への方向）の書込電流ｉＢＬを与える。これによって、ＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲとなる。
【００８６】
（リード動作）
図１５は、ＣＡＭ基本セルからデータをリードする時の動作波形図である。
【００８７】
図１５を参照して、アレイ制御回路８は、外部からリードコマンドＲＥＡＤと、リードするアドレスＡＤＤと、クロックＣＡＭＣＬＫとを受ける。
【００８８】
ロウデコーダ７は、与えられたアドレスＡＤＤに対応するエントリの読出用ワード線ＲＷＬを「Ｈ」レベルに活性化する。
【００８９】
このエントリのＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値に応じて、サーチ線／ＳＬの電圧変化が相違する。トンネル磁気抵抗素子の抵抗値がＲ＋ΔＲの場合（つまり、「１」が記憶されている場合）には、ビット線ＢＬを兼ねているサーチ線／ＳＬの電圧のプリチャージ電圧ＶＤＤからの減少量は、少量である。一方、トンネル磁気抵抗素子の抵抗値がＲ＋ΔＲの場合（つまり、「１」が記憶されている場合）には、ビット線ＢＬを兼ねているサーチ線／ＳＬの電圧のプリチャージ電圧ＶＤＤからの減少量は多量である。
【００９０】
リードセンスアンプ９によって、サーチ線／ＳＬの電圧が増幅されることによって、「０」または「１」のデータが外部へ出力される。
【００９１】
（マッチ線ＭＬのプリチャージ）
図１６は、ＭＬプリチャージ回路の構成を表わす図である。
【００９２】
図１６を参照して、このＭＬプリチャージ回路９５は、各エントリごとに設けられる。
ＭＬプリチャージ回路９５は、電源ＶＤＤと内部ノードＮＤ１との間に設けられたＰチャネルＭＯＳトランジスタ１９１と、ノードＮＤ１とノードＮＤ２との間に設けられたＰチャネルＭＯＳトランジスタ１９２とを含む。ＰチャネルＭＯＳトランジスタ１９２のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを受ける。ＰチャネルＭＯＳトランジスタ１９１のゲートは、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを受ける。遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを一定時間だけ遅らせた信号である。
【００９３】
ノードＮＤ１は、電源線ＭＬＶＤＤに接続される。電源線ＭＬＶＤＤは、１エントリに含まれるＴＣＡＭ基本セルに含まれる容量素子Ｃ１と接続される。１エントリに含まれるすべての容量素子Ｃ１の容量の合計値をＣＶとする。
【００９４】
ノードＮＤ２は、マッチ線ＭＬに接続される。マッチ線ＭＬの寄生容量をＣＣとする。
（マッチ線ＭＬのプリチャージ時の動作波形）
図１７は、マッチ線ＭＬのプリチャージ時の動作波形図である。
【００９５】
図１７を参照して、最初に、電源線ＭＬＶＤＤの電位は、ＶＤＤにプリチャージされ、基本セル内の容量素子Ｃ１に電荷が蓄積される。
【００９６】
アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９２がオンする。これによって、容量素子Ｃ１の電荷が出力されるので、電源線ＭＬＶＤＤの電位はＶＤＤから減少し、マッチ線ＭＬの電位は上昇する。マッチ線ＭＬの寄生容量ＣＣに対して、１エントリに含まれるすべての容量素子Ｃ１の容量の合計値ＣＶが１０倍の場合には、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを活性化することによって、マッチ線ＭＬの電位を８８％ＶＤＤまでチャージすることができる。
【００９７】
次に、アレイ制御回路８が、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９１がオンする。これによって、マッチ線ＭＬと電源線ＭＬＶＤＤの電位がＶＤＤまで上昇する。
【００９８】
その後、アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを「Ｈ」レベルに非活性化して、ＰチャネルＭＯＳトランジスタ１９２をオフにする。さらに、アレイ制御回路８が、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを「Ｈ」レベルに非活性化し、ＰチャネルＭＯＳトランジスタ１９１をオフにする。
【００９９】
検索結果が一致（Ｈｉｔ）の場合には、マッチ線ＭＬの電位は「Ｈ」レベル（ＶＤＤ）を維持するが、検索結果が不一致（Ｍｉｓｓ）の場合には、マッチ線ＭＬの電位は「Ｌ」レベル（ＶＳＳ）に引き抜かれる。図１７では、検索結果が不一致（Ｍｉｓｓ）の場合を示している。
【０１００】
図１７に示すように、マッチ線ＭＬを流れる電流量ｉＭＬの変化ｄｉ/ｄｔは、ローカルな電源線ＭＬＶＤＤを用いているため、従来のようなマッチ線ＭＬを直接プリチャージする場合に比べて、小さいという特徴がある。これによって急激な電流変化ｄｉ/ｄｔによるノイズを大幅に削減できる。
【０１０１】
（ＣＡＭのレイアウト）
図１８は、ＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１は、インバータＩＶ１を構成する。容量素子Ｃ１およびＣ５は、ＮチャネルＭＯＳトランジスタで構成されるため、トランジスタ層に配置されている。
【０１０２】
図１９は、ＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。図２０は、図１８および図１９のＸＩＸ−ＸＩＸ断面図である。図１９において、ＬＶは、ローカルビアを表わし、ＬＳはストラップ配線を示す。
【０１０３】
図２０に示すように、半導体基板のＰ型ウェルＰＷの表面にゲート電極Ｇ１、Ｇ２，Ｇ３が所定のピッチで形成される。
【０１０４】
ゲート電極Ｇ１は、ＮチャネルＭＯＳトランジスタＮ２のゲート電極である。ゲート電極Ｇ１には、端子／ＳＮが接続される。ゲート電極Ｇ１の両側にＮ型不純物が拡散されてＮチャネルＭＯＳトランジスタＮ２のソースＳ１およびドレインＤ１が形成される。ドレインＤ１は、スルーホールＴＨおよび電極ＥＬを介して第３層金属配線Ｍ２のマッチ線ＭＬに接続される。ソースＳ１は、ＶＳＳ（グランド）に接続される。
【０１０５】
ゲート電極Ｇ３は、ＮチャネルＭＯＳトランジスタＮ４のゲート電極である。ゲート電極Ｇ３には、読出用ワード線ＲＷＬが接続される。ゲート電極Ｇ３の両側にＮ型不純物が拡散されてＮチャネルＭＯＳトランジスタＮ４のソースＳ２およびドレインＤ２が形成される。ソースＳ２は、ＶＳＳ（グランド）に接続される。ドレインＤ２は、スルーホールＴＨおよび電極ＥＬを介して端子ＳＮに接続される。この端子ＳＮは、電極ＥＬを介してトンネル磁気抵抗素子ＴＭＲに接続される。トンネル磁気抵抗素子ＴＭＲはスルーホールＴＨを介してサーチ線／ＳＬに接続される。ドレインＤ１は、ＶＳＳ（グランド）に接続される。
【０１０６】
ゲート電極Ｇ２は、容量素子Ｃ５を構成するＮチャネルＭＯＳトランジスタのゲート電極である。ゲート電極は、端子ＳＮと接続される。ゲート電極Ｇ３の両側にＮ型不純物が拡散されてこのＮチャネルＭＯＳトランジスタのソースおよびドレインが形成される。このソースは、ＮチャネルＭＯＳトランジスタＮ２のソースＳ１と共有される。このドレインは、ＮチャネルＭＯＳトランジスタＮ４のソースＳ２と共有される。
【０１０７】
（ＴＣＡＭのレイアウト）
図２１は、ＴＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【０１０８】
図２２は、ＴＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【０１０９】
図２１および図２２を参照して、ＴＡＭ基本セルのレイアウトの単位１００,２００は、２個のＣＡＭ基本セルのレイアウトの単位１２，２２０で構成される。
【０１１０】
［第２の実施形態］
（ＣＡＭ基本セル）
図２３は、第２の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【０１１１】
図２３のＣＡＭ基本セル１１２が、図１に示す第１の実施形態のＣＡＭの基本セル１２と相違する点は、図２３のＣＡＭ基本セル１１２が、ＮチャネルＭＯＳトランジスタＮ２０を備える点である。
【０１１２】
インバータＩＶ１の出力が、ＮチャネルＭＯＳトランジスタＮ２のゲートとＮチャネルＭＯＳトランジスタＮ２０のゲートに接続される。
【０１１３】
ＮチャネルＭＯＳトランジスタＮ２０は、第１マッチ線ＭＬｏと第１電源ノードＶＳＳｏに接続される。一方、ＮチャネルＭＯＳトランジスタＮ２は、第２マッチ線ＭＬｅと第２電源ノードＶＳＳｅに接続される。
【０１１４】
アレイ制御回路８は、一定の幅を有する「Ｌ」レベルのパルスを交互に第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。これらのパルスの周期は、クロックＣＬＫの２倍の周期である。
【０１１５】
（ＴＣＡＭの基本セル）
図２４は、第２の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１１６】
図２４のＴＣＡＭ基本セル１１０が、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図２４のＴＣＡＭ基本セル１１０が、ＮチャネルＭＯＳトランジスタＮ２０を備える点である。
【０１１７】
インバータＩＶ１の出力が、ＮチャネルＭＯＳトランジスタＮ２のゲートとＮチャネルＭＯＳトランジスタＮ２０のゲートに接続される。
【０１１８】
ＮチャネルＭＯＳトランジスタＮ２０は、第１マッチ線ＭＬｏと第１電源ノードＶＳＳｏに接続される。一方、ＮチャネルＭＯＳトランジスタＮ２は、第２マッチ線ＭＬｅと第２電源ノードＶＳＳｅに接続される。
【０１１９】
ＣＡＭ基本セルの場合と同様に、アレイ制御回路８は、一定の幅を有する「Ｌ」レベルのパルスを交互に第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。これらのパルスの周期は、クロックＣＬＫの２倍の周期である。
【０１２０】
（マッチアンプ）
図２５は、第２の実施形態のマッチアンプ（判定回路）とＭＬプリチャージ回路の構成を表わす図である。
【０１２１】
図２５を参照して、このＭＬプリチャージ回路９６は、ＰチャネルＭＯＳトランジスタ５５とＰチャネルＭＯＳトランジスタ５６とを備える。
【０１２２】
ＰチャネルＭＯＳトランジスタ５５は、ＶＤＤ電源と、第２マッチ線ＭＬｅとの間に設けられる。ＰチャネルＭＯＳトランジスタ５５のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎｅを受ける。ＰチャネルＭＯＳトランジスタ５６は、ＶＤＤ電源と、第１マッチ線ＭＬｏとの間に設けられる。ＰチャネルＭＯＳトランジスタ５６のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎｏを受ける。
【０１２３】
マッチアンプ８５は、インバータ５３と、インバータ５４と、マルチプレクサ５２と、ラッチ回路５１とを備える。
【０１２４】
インバータ５３は、第２マッチ線ＭＬｅに接続され、第２マッチ線ＭＬｅの電圧を反転したエントリ検索第２判定信号ｍａｏｅをマルチプレクサ５２に出力する。
【０１２５】
インバータ５４は、第１マッチ線ＭＬｏに接続され、第１マッチ線ＭＬｏの電圧を反転したエントリ検索第１判定信号ｍａｏｏをマルチプレクサ５２に出力する。
【０１２６】
マルチプレクサ５２は、エントリ検索第２判定信号ｍａｏｅとエントリ検索第１判定信号ｍａｏｏとを受けて、クロックＣＬＫの立ち上がりのタイミングで、出力する信号としてエントリ検索第２判定信号ｍａｏｅとエントリ検索第１判定信号ｍａｏｏを交互に切替える。
【０１２７】
ラッチ回路５１は、マルチプレクサ５２の出力をラッチして、エントリ検索判定信号ｍａｏを出力する。
【０１２８】
（動作波形）
図２６は、マッチアンプの動作を説明するため動作波形図である。
【０１２９】
図２６では、サーチ線ＳＬに常に、ワンショットパルスが与えられ、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅのいずれもＭｉｓｓ（Ｌレベル）が設定される場合を示している。
【０１３０】
図２６を参照して、アレイ制御回路８は、外部から「１．６５ｎｓ」の周期のクロックＣＬＫを受ける。
【０１３１】
アレイ制御回路８は、周期が「３．３ｎｓ」の一定の幅を有する「Ｌ」レベルのパルスを第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。第２電源ノードＶＳＳｅに与えるパルスは、第１電源ノードＶＳＳｏに与えるパルスよりも「１．６５ｎｓ」だけ遅れている。
【０１３２】
第１電源ノードＶＳＳｏの電位が「Ｌ」レベルになったことに応じて、第１マッチ線ＭＬｏのレベルが変化する。また、第２電源ノードＶＳＳｅの電位が「Ｌ」レベルになったことに応じて、第２マッチ線ＭＬｅのレベルが変化する。
【０１３３】
マッチアンプ８５は、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅの電圧を増幅し、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅの電圧を交互に選択して、エントリ検索判定信号ｍａｏとして出力する。
【０１３４】
これにより、サーチ動作周波数は、従来の３００ＭＨｚの２倍の６００ＭＨｚとなり、アンプ（インバータ５３、５４）の高速動作が困難であるために、サーチ動作周波数を増加することができなかった問題を解決することができる。
【０１３５】
［第３の実施形態］
（ＴＣＡＭ基本セル）
図２７は、第３の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１３６】
図２７のＴＣＡＭ基本セルが、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図２７のＴＣＡＭ基本セル１５１は、電源線ＭＬＶＤＤに接続される容量素子Ｃ１の代りに、電源線ＳＬＶＤＤに接続される容量素子Ｃ２および電源線ＳＬＶＤＤＮに接続される容量素子Ｃ２を備える点である。
【０１３７】
この容量素子Ｃ２を構成するＮチャネルＭＯＳトランジスタは、ゲートが電源線ＳＬＶＤＤもしくは電源線ＳＬＶＤＤＮに接続され、ソースとドレインがグランドに接続されている。
【０１３８】
（構成）
図２８は、第３の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【０１３９】
図２８の連想記憶装置が、図９に示す第１の実施形態の連想記憶装置と相違するのは、
ＭＬプリチャージ回路９６とＴＣＡＭアレイマット１０２が相違する点と、ＳＬプリチャージ回路９２を備える点である。
【０１４０】
ＴＣＡＭアレイマット１０２には、電源線ＭＬＶＤＤが配置されるのではなく、電源線ＳＬＶＤＤおよびＳＬＶＤＤＮが配置される。
【０１４１】
ＭＬプリチャージ回路９６の構成は、図１６において、電源線ＭＬＶＤＤに接続されるＰチャネルＭＯＳトランジスタ１９１を含まない構成である。
【０１４２】
図２９は、図２８の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。図３０は、図２９のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【０１４３】
図２９および図３０を参照して、ＴＣＡＭアレイマットは、第０〜第２５５の２５６個のエントリからなる。ＴＣＡＭアレイマットの１エントリは、第０〜第７９の８０個の列に配置された８０ビット（８０個）のＴＣＡＭ基本セルからなる。
【０１４４】
第ｉエントリのＴＣＡＭ基本セルは、マッチ線ＭＬ＜ｉ＞と接続されるとともに、第ｊ列のＴＣＡＭ基本セルは、サーチ線ＳＬ＜ｊ＞，／ＳＬ＜ｊ＞と、電源線ＳＬＶＤＤ＜ｊ＞，ＳＬＶＤＤＮ＜ｊ＞と接続される。
【０１４５】
（ＳＬプリチャージ回路）
図３１は、ＳＬプリチャージ回路の構成を表わす図である。
【０１４６】
図３１を参照して、このＳＬプリチャージ回路９２は、各サーチ線ごとに設けられる。
ＳＬプリチャージ回路０２は、電源ＶＤＤと内部ノードＮＤ３との間に設けられたＰチャネルＭＯＳトランジスタ１９３と、内部ノードＮＤ３とグランドとの間に設けられた、ＰチャネルＭＯＳトランジスタ１９４とＮチャネルＭＯＳトランジスタ１９５とからなるインバータＩＶ９９とを含む。
【０１４７】
ＰチャネルＭＯＳトランジスタ１９３のゲートは、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを受ける。インバータＩＶ９９は、サーチ制御信号ＳＬＥ＿Ｎを受ける。遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙは、サーチ制御信号ＳＬＥ＿Ｎを一定時間だけ遅らせた信号である。
【０１４８】
ノードＮＤ１は、電源線ＳＬＶＤＤに接続される。電源線ＳＬＶＤＤは、１つのサーチ線ＳＬに接続されるＴＣＡＭ基本セルに含まれる容量素子Ｃ２と接続される。１つのサーチ線ＳＬに接続されるＴＣＡＭ基本セルの容量素子Ｃ２の合計値をＣＳとする。
【０１４９】
インバータＩＶ９９の出力は、サーチ線ＳＬに接続される。サーチ線ＳＬの寄生容量をＣＤとする。
【０１５０】
（サーチ線ＳＬのプリチャージ時の動作波形）
図３２は、サーチ線ＳＬのプリチャージ時の動作波形図である。
【０１５１】
図３２を参照して、最初に、電源線ＳＬＶＤＤの電位は、ＶＤＤにプリチャージされており、基本セル内の容量素子Ｃ２に電荷が蓄積されている。
【０１５２】
アレイ制御回路８が、サーチ制御信号ＳＬＥ＿Ｎを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９４がオンになり、ＮチャネルＭＯＳトランジスタ１９５がオフになる。これによって、容量素子Ｃ２の電荷が出力されるので、電源線ＳＬＶＤＤの電位はＶＤＤから減少し、サーチ線ＳＬの電位は上昇する。サーチ線ＳＬの寄生容量をＣＤに対して、１列に含まれるすべての容量素子Ｃ２の容量の合計値ＣＳが１０倍の場合には、サーチ制御信号ＳＬＥ＿Ｎを活性化することによって、サーチ線ＳＬの電位を８８％ＶＤＤまでチャージすることができる。
【０１５３】
次に、アレイ制御回路８が、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９３がオンする。これによって、サーチ線ＳＬと電源線ＳＬＶＤＤの電位がＶＤＤまで上昇する。
【０１５４】
その後、アレイ制御回路８が、サーチ制御信号ＳＬＥ＿Ｎを「Ｈ」レベルに非活性化して、ＰチャネルＭＯＳトランジスタ１９４をオフにし、ＮチャネルＭＯＳトランジスタ１９５がオンにする。これによって、サーチ線ＳＬの電位は「Ｌ」レベル（ＶＳＳ）に引き抜かれる。さらに、さらに、アレイ制御回路８が、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを「Ｈ」レベルに非活性化し、ＰチャネルＭＯＳトランジスタ１９３をオフにする。ＰチャネルＭＯＳトランジスタ１９４がオンの間は、電源線ＳＬＶＤＤの電位は「Ｈ」レベル（ＶＤＤ）を維持する。
【０１５５】
図３２に示すように、サーチ線ＳＬを流れる電流量ｉＳＬの変化ｄｉ/ｄｔは、従来のように、電源線ＳＬＶＤＤを用いずに、サーチ線ＳＬを直接プリチャージする場合に比べて、小さいという特徴がある。これによって急激な電流変化ｄｉ/ｄｔによるノイズを大幅に削減できる。また、従来のように、ｄｉ/ｄｔによる電源ノイズを低減するために基板上に大容量のバイパスコンデンサを設置する必要がなく、基板実装面積を小さくすることができる。
【０１５６】
［第４の実施形態］
（ＴＣＡＭ基本セル）
図３３は、第４の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１５７】
図３３のＴＣＡＭ基本セル３１０が、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図３３のＴＣＡＭ基本セル３１０では、トンネル磁気抵抗素子ＴＭＲＸ，ＴＭＲＹの他端（ＮチャネルＭＯＳトランジスタＮ４および容量素子Ｃ４と接続されている端子）がインバータＩＶ１を介さずに、直接ＮチャネルＭＯＳトランジスタＮ２のゲートに接続されている点である。
【０１５８】
このＴＣＡＭ基本セル３１０は、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と概ね同様に動作する。
【０１５９】
（全体動作）
図３４は、図３３のＴＣＡＭ基本セルを有する連想記憶装置における検索時の動作波形図である。
【０１６０】
図３４の動作波形が、図１２の第１の実施形態の動作波形と相違する点は、図３４では、検索データが「０」の場合に、サーチ線ＳＬに「Ｈ」レベルのワンショットパルスが与えられ、検索データが「１」の場合に、サーチ線／ＳＬに「Ｈ」レベルのワンショットパルスが与えられる点である。
【０１６１】
また、図３４では、端子／ＳＮＸ，／ＳＮＹの電圧ではなく、端子ＳＮＸ，ＳＮＹの電圧によって、マッチ線ＭＬの電圧が決定される。端子ＳＮＸ，ＳＮＹが、マッチ線ＭＬとグランドの間に設けられたＮチャネルＭＯＳトランジスタＮ２のゲートに接続されているからである。
【０１６２】
端子ＳＮＸ，ＳＮＹの電圧は、インバータＩＶ１を経由した第１の実施の形態の端子／ＳＮＸ，／ＳＮＹの電圧に比べて、電源電圧ＶＤＤを維持する期間は短いが、ＮチャネルＭＯＳトランジスタＮ２の閾値を適切に設定することによって、端子ＳＮＸ，ＳＮＹの電圧の大きさによって、マッチ線ＭＬの電圧を変化させることができる。
【０１６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６４】
１ ＢＬドライバ、２，１０２ ＴＣＡＭアレイマット、３ ＳＬドライバ、５，８５ マッチアンプ、６ プライオリティエンコーダ、７ ロウデコーダ、８ アレイ制御回路、９ リードセンスアンプ、１０，１２，１１０，１５１，３１０ 基本セル、１１ ＤＬドライバ、１４，１１４ エントリ、５１ ラッチ回路、５２ マルチプレクサ、９２ ＳＬプリチャージ回路、９５，９６ ＭＬプリチャージ回路、５５，５６，１９１，１９２，１９３，１９４，１９５ ＰチャネルＭＯＳトランジスタ、ＭＬ，ＭＬｏ，ＭＬｅ マッチ線、ＲＷＬ，ＲＷＬＸ，ＲＷＬＹ 読出用ワード線、ＤＬ ディジット線、ＳＬ（／ＢＬ），／ＳＬ（ＢＬ） サーチ線、ＭＬＶＤＤ，ＳＬＶＤＤ，ＳＬＶＤＤＮ 電源線、Ｃ１，Ｃ２，Ｃ５ 容量素子、Ｎ２，Ｎ４，Ｎ２０ ＮチャネルＭＯＳトランジスタ、ＩＶ１，５３，５４ インバータ、ＳＮ，／ＳＮ，ＳＮＸ，／ＳＮＸ，ＳＮＹ，／ＳＮＹ 端子、ＴＭＲ，ＴＭＲＸ，ＴＭＲＹ トンネル磁気抵抗素子、ＭＣＸ，ＭＣＹ メモリセル、ＶＳＳｏ，ＶＳＳｅ 電源ノード。
【技術分野】
【０００１】
本発明は、連想記憶装置に関する。
【背景技術】
【０００２】
連想記憶装置の一つであるネットワークルータ等に内蔵されている内容参照メモリ（ＣＡＭ：Content Addressable Memory）は、データの読出／書込機能に加えて、アレイ内の全記憶データと与えられた検索データとの一致判定を並列に行なう検索機能を持ち、予め記憶しておいたルーティングテーブルからＩＰアドレスを検索する用途等に使われている。近年ネットワークの高速化やサーバの増加、インターネットの利用者の増加によってネットワークルータでのＣＡＭメモリに高速化や大容量化が要求されている。
【０００３】
近年のＣＡＭメモリの開発では高速化のため先端の微細化プロセスを採用しているが、オフリーク電流やゲートリーク電流、ＳＲＡＭ（Static Random Access Memoryのスタンバイリーク電流が大きくなってきており、全体の消費電流に占めるこれらオフリーク電流、ゲートリーク電流等のスタンバイ電流の割合が大きくなってきている。この対策として特許文献１（米国特許第６１９１９６９号明細書）のパイプライン構成、および特許文献２（特開２００７−３１７３４２号公報）のマッチ線プリチャージ電源の低電圧化などによってアクティブ電流の低減が提案されている。
【０００４】
しかしながら、ＳＲＡＭで構成する従来のＣＡＭメモリではプロセスの微細化によって増加するＳＲＡＭのスタンバイリーク電流を抑えなければ全体の消費電流を低減できず、チップの熱設計が困難となる問題を抱えており、大容量化が難しい。
【０００５】
また、ＣＡＭメモリの検索結果の状態を示すマッチ線をグランドレベルに引抜くＮチャネルＭＯＳトランジスタ（以下サーチトランジスタという）の動作やマッチアンプ回路によるマッチ線の一致/不一致状態を判定する処理は、プロセスの微細化だけでは、高速化を図ることができないという問題がある。
【０００６】
上述のサーチトランジスタによるマッチ線のグランドへの引抜き動作を高速化できない理由は、従来のＳＲＡＭで構成するＣＡＭメモリ１ビットはＳＲＡＭメモリ２ビット(１２個のトランジスタ)とサーチトランジスタ(４個のトランジスタ)で構成されているため素子数が多い(１６個のトランジスタ)からである。そのため、トランジスタの占有率が高いレイアウトに特有の各種ストレス(STIストレス:Shallow Trench Isolationストレス、PSEストレス:Poly Space Effectsストレス等)が発生しサーチトランジスタの電流駆動能力を下げ、また微細化によってサーチトランジスタサイズが小さくなるため、しきい値のローカルなばらつきによる変動量が大きくなるからである。
【０００７】
上述のマッチアンプ回路によるマッチ線の一致/不一致状態を判定する処理を高速化できない理由は、高速化によってサーチトランジスタがマッチ線をグランドに引抜く時間（従来のＣＡＭでは検索動作周期の１／２）が短くなってマッチ線の振幅レベルが小さくなること、さらにはそのマッチ線の小振幅を高速にアンプする必要があるが、微細化によってペアトランジスタのばらつきが大きくなりアンプ感度を悪化させる傾向にあるからである。
【０００８】
また、ＣＡＭメモリはメモリアレイ内の全記憶データを並列に同時に検索する構成によって高速な検索メモリを実現している反面、検索データの状態を示すサーチ線や検索結果の一致、不一致の状態を示すマッチ線が全て活性化されるため、検索時には非常に大きな消費電流と電流変化（ｄｉ/ｄｔ）ノイズが発生する。大容量化、高速化に比例して増加するｄｉ/ｄｔの増加によってノイズを抑えるために必要とされる基板上の電源電圧のバイパスコンデンサ容量が増大する問題を抱えている。
【０００９】
これらの問題に対して、たとえば、特許文献３（特開２００２−３３４５８５号公報）、特許文献４（特開２００５−２５９２０６号公報）、特許文献５（特開２００４−８６９３４号公報）および特許文献６（特開２００２−１９７８５３号公報）は、ＣＡＭアレイをＭＲＡＭ（Magnetic Random Access Memory）で構成することによって、ＳＲＡＭのソフトエラーおよびスタンバイリークの問題は解決している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６１９１９６９号明細書
【特許文献２】特開２００７−３１７３４２号公報
【特許文献３】特開２００２−３３４５８５号公報
【特許文献４】特開２００５−２５９２０６号公報
【特許文献５】特開２００４−８６９３４号公報
【特許文献６】特開２００２−１９７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献３では、従来のＳＲＡＭ構成よりも高速に検索できないという問題がある。その理由は、ＭＲＡＭでは、データのHigh、Lowを抵抗値の大、小で区別するが、その抵抗比は最大でも２倍程度である。そのため、特許文献３の図４や図９のような電流センス回路構成では３００ＭＨｚ超える従来のような高速動作は不可能となるからである。
【００１２】
特許文献４〜特許文献６でも、同様に２倍程度の抵抗比を判定するため高速に検索できない。また、特許文献４では、ＭＲＡＭにデータを書き込みながら検索するため、ＭＲＡＭの書き込み速度（１００ＭＨｚ程度）が遅いため高速検索動作は不可能である。特許文献６では、リファレンス抵抗を作りリファレンス電流を生成し電流センス回路を用いているが、ノイズ耐性が弱く、高速動作は不可能である。
【００１３】
それゆえに、本発明の目的は、ソフトエラーおよびスタンバイ電流を発生させず、かつ電流変化（ｄｉ/ｄｔ）ノイズが少なく、高速検索が可能な連想記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施形態の連想記憶装置は、記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置である。この連想記憶装置は、行列状に配置された複数の連想メモリセルを含むメモリアレイと、各々が、メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチ線と、各々が、マッチ線の電圧に応じて、メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、各々が、データ検索時に、メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、各々が、メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、検索データが所定の値のときに、所定の幅のワンショットパルスをサーチ線に出力する第１のドライバを備える。連想メモリセルは、一端がサーチ線に接続されるトンネル磁気抵抗素子と、トンネル磁気抵抗素子の他端に接続される容量素子と、トンネル磁気抵抗素子の他端と接地電源との間に設けられ、制御電極がワード線と接続される第１のＭＯＳトランジスタと、トンネル磁気抵抗素子の他端を入力とする第１のインバータと、マッチ線と接地電源との間に設けられ、制御電極が第１のインバータの出力電圧を受ける第２のＭＯＳトランジスタとを含む。
【発明の効果】
【００１５】
本発明の一実施形態の連想記憶装置によれば、ソフトエラーおよびスタンバイ電流や電流変化（ｄｉ/ｄｔ）ノイズが低減し、かつ高速検索が可能である。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【図２】図１のＣＡＭ基本セルの真理値を示す図である。
【図３】図１のＣＡＭ基本セルの検索結果が不一致の場合の動作波形図である。
【図４】図１のＣＡＭ基本セルの検索結果が一致の場合の動作波形図である。
【図５】図１のＣＡＭ基本セルの検索データがマスクデータの場合の動作波形図である。
【図６】第１の実施形態のＴＣＡＭ（ＴｅｒｎａｒｙＣＡＭ）基本セルの回路構成を表わす図である。
【図７】図６のＴＣＡＭ基本セルの真理値を示す図である。
【図８】検索データと、サーチ線ＳＬ，／ＳＬに伝送されるデータとの関係を表わす図である。
【図９】第１の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【図１０】図９の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。
【図１１】図１０のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【図１２】図９の連想記憶装置における検索時の動作波形図である。
【図１３】ＣＡＭ基本セルに「０」をライトする時の動作波形図である。
【図１４】ＣＡＭ基本セルに「１」をライトする時の動作波形図である。
【図１５】ＣＡＭ基本セルからデータをリードする時の動作波形図である。
【図１６】ＭＬプリチャージ回路の構成を表わす図である。
【図１７】マッチ線ＭＬのプリチャージ時の動作波形図である。
【図１８】ＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【図１９】ＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【図２０】ＣＡＭアレイマットのレイアウトの基板に垂直な断面図である。
【図２１】ＴＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【図２２】ＴＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【図２３】第２の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【図２４】第２の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図２５】第２の実施形態のマッチアンプ（判定回路）とＭＬプリチャージ回路の構成を表わす図である。
【図２６】マッチアンプの動作を説明するため動作波形図である。
【図２７】第３の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図２８】第３の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【図２９】図２８の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。
【図３０】図２９のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【図３１】ＳＬプリチャージ回路の構成を表わす図である。
【図３２】サーチ線ＳＬのプリチャージ時の動作波形図である。
【図３３】第４の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【図３４】図３３のＴＣＡＭ基本セルを有する連想記憶装置における検索時の動作波形図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（ＣＡＭ基本セル）
図１は、第１の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【００１８】
従来のＣＡＭ基本セルは、ＳＲＡＭをベースに構成されていた。この構成では、ＳＲＡＭを構成する６個のトランジスタと、サーチ用の２個のトランジスタの計８素子で構成されていた。これに対して、本実施の形態のＣＡＭ基本セル１２は、図１に示すように、インバータＩＶ１と、ＮチャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、トンネル磁気抵抗素子ＴＭＲと、容量素子Ｃ１とで構成される。
【００１９】
トンネル磁気抵抗素子ＴＭＲの抵抗値が磁化の向きによって変化する。この抵抗値の小さい方をＲ、大きい方をＲ＋ΔＲと表わす。ここで、現状の技術ではΔＲ＜Ｒであり、最大でもΔＲ≒Ｒである。
【００２０】
本発明の実施形態のＣＡＭ基本セル１２では、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲのときに「０」が記録され、抵抗値がＲ＋ΔＲのときに、「１」が記憶されているとする。
【００２１】
トンネル磁気抵抗素子ＴＭＲの一方の端子はサーチ線／ＳＬ（検索データの反転論理が伝送される）に接続され、他方の端子ＳＮはＮチャネルＭＯＳトランジスタで形成された容量素子Ｃ５と、データ読み出し用のＮチャネルＭＯＳトランジスタＮ４のドレインと、インバータＩＶ１の入力に接続されている。容量素子Ｃ５を構成するＮチャネルＭＯＳトランジスタは、ゲートが端子ＳＮに接続され、ソースとドレインがグランドに接続されている。
【００２２】
ＮチャネルＭＯＳトランジスタＮ４のゲートは、読出用ワード線ＲＷＬに接続され、ソースがグランドに接続されている。
【００２３】
ＮチャネルＭＯＳトランジスタＮ２は、そのドレインがマッチ線ＭＬに接続され、そのソースがグランドに接続され、そのゲートがインバータＩＶ１の出力端子／ＳＮに接続されている。
【００２４】
さらに、ＮチャネルＭＯＳトランジスタで構成される容量素子Ｃ１が、電源線ＭＬＶＤＤとグランドとの間に接続されている。すなわち、容量素子Ｃ１を構成するＮチャネルＭＯＳトランジスタは、ゲートが電源線ＭＬＶＤＤに接続され、ソースとドレインがグランドに接続されている。
【００２５】
サーチ線／ＳＬ側から見ると、トンネル磁気抵抗素子ＴＭＲ容量素子Ｃ５は、ロウパスフィルタを形成している。ここで、トンネル磁気抵抗素子ＴＭＲの抵抗値Ｒ＋ΔＲが３０Ｋ、容量素子Ｃ５の容量を２０ｆＦとすると、トンネル磁気抵抗素子ＴＭＲと容量素子Ｃ５は、６００ｐｓ程度の遅延素子、あるいは６００ｐｓ以上の幅のパルスを通過させるロウパスフィルタを形成している。トンネル磁気抵抗素子ＴＭＲの抵抗値Ｒが１５Ｋ、容量素子Ｃ５の容量を２０ｆＦとすると、トンネル磁気抵抗素子ＴＭＲと容量素子Ｃ５は、３００ｐｓ程度の遅延素子、あるいは３００ｐｓ以上の幅のパルスを通過させるロウパスフィルタを形成している。
【００２６】
記憶データが「０」の場合には、ロウパスフィルタは３００ｐｓ以上のパルスを通過するので、データ検索時にサーチ線／ＳＬに５００ｐｓの幅のワンショットパルスが与えられた場合には、このワンショットパルスは、端子／ＳＮに出力される。
【００２７】
一方、記憶データが「１」の場合には、ロウパスフィルタは６００ｐｓ以上の幅のパルスを通過するので、データ検索時に、サーチ線／ＳＬに５００ｐｓの幅のワンショットパルスが与えられた場合には、このワンショットパルスは、端子／ＳＮに出力されない。
【００２８】
ディジット線ＤＬには、データ書込み時には、磁化電流が供給される。
サーチ線／ＳＬは、ビット線ＢＬを兼ねるものであり、データ書込み時には、書込電流が供給される。
【００２９】
従来のＳＲＡＭの構成では構成するトランジスタ数が多いため、トランジスタ密度が大きくなる。そのため、近年問題となっているＳＴＩストレスなどによって、サーチトランジスタのオン電流が劣化し、サーチ速度が劣化するという問題があった。また内部ノード数が多いため、微細化によって内部ノードの線間容量や寄生容量が増加し、アクセス劣化や消費電流増加の問題があった。また、ＳＲＡＭのスタンバイリーク電流増加やソフトエラーの問題もあった。
【００３０】
本発明の実施形態のＣＡＭ基本セルは、ＳＲＡＭを含まないため、これらの問題は改善される。
【００３１】
さらに、本発明の実施形態のＣＡＭ基本セルは、トランジスタ層にＳＲＡＭが配置されないため、以下のような利点を有する。ＣＡＭメモリでは、アレイ内のすべてのマッチ線ＭＬを放電、充電するためにマッチ線ＭＬがプリチャージされる。そのため、電流の時間変化ｄｉ/ｄｔが非常に大きいという問題がある。電流の時間変化ｄｉ/ｄｔによる電源ノイズを低減するために、従来は、基板上に大容量のバイパスコンデンサを設置しており基板実装面積を大きくしている。これに対して、本発明の実施形態のＣＡＭ基本セルは、従来のＳＲＡＭを配置していたトランジスタ層に電流の時間変化ｄｉ/ｄｔによる電源ノイズを低減するための容量素子Ｃ５（ＭＯＳ容量）をローカルに搭載している。
【００３２】
（ＣＡＭ基本セルの真理値表）
図２は、図１のＣＡＭ基本セルの真理値を示す図である。
【００３３】
図２に示すように、本実施の形態のＣＡＭ基本セルは、通常のＳＲＡＭ構成のＣＡＭ基本セルと同様の真理値表で動作する。
【００３４】
サーチ線ＳＬに伝送されるデータが「１」で、サーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合に、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲの場合に、端子ＳＮが「１」（Ｈレベル）、端子／ＳＮが「０」（Ｌレベル）となり、マッチ線ＭＬは「１」（Ｈレベル）となり、検索結果はＨｉｔ（一致）となる。
【００３５】
サーチ線ＳＬに伝送されるデータが「１」で、サーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合に、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲの場合に、端子ＳＮが「０」（Ｌレベル）、端子／ＳＮが「１」（Ｈレベル）となり、マッチ線ＭＬは「０」（Ｌレベル）となり、検索結果はＭｉｓｓ（不一致）となる。
【００３６】
サーチ線ＳＬを伝送されるデータ「０」の場合は、一致判定せずマスク状態となる。
（ＣＡＭ基本セルの動作）
図３は、図１のＣＡＭ基本セルの検索結果が不一致の場合の動作波形図である。
【００３７】
図３を参照して、スタンバイ時には、サーチ線／ＳＬのレベルは、「１」である。サーチ活性期間には、検索データが「１」の場合には、サーチ線／ＳＬには、５００ｐｓの幅のＬレベルのワンショットパルスが伝送される。検索データが「０」の場合には、サーチ線／ＳＬのレベルは、スタンバイ時の「Ｈ」のまま変化しない。
【００３８】
図３では、検索データが「１」であり、記憶データが「０」、つまりトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ、具体的には、１５ＫΩとする。
【００３９】
この場合には、ロウパスフィルタの時定数τ０（概ね１５ＫΩx２０fF=３００ps）は、ワンショットパルスの幅（５００ｐｓ）よりも小さいので、ワンショットパルスはフィルタされない。その結果、インバータＩＶ１の出力端子／ＳＮの電位は「Ｈ」となる。これにより、マッチ線ＭＬの電圧がグランドに引抜かれるため、マッチ線ＭＬのレベルは「Ｌ」に変化し、検索結果は、不一致（Ｍｉｓｓ）となる。
【００４０】
図４は、図１のＣＡＭ基本セルの検索結果が一致の場合の動作波形図である。
図４では、検索データが「１」であり、記憶データが「１」、つまりトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲ、具体的には、３０ＫΩとする。
【００４１】
この場合には、ロウパスフィルタの時定数τ１（概ね３０ＫΩx２０fF=６００ps）よりもワンショットパルスの幅（５００ｐｓ）が小さいので、ワンショットパルスは、フィルタされる。その結果、インバータＩＶ１の出力端子／ＳＮの電位は「Ｌ」のまま変化しない。したがって、マッチ線ＭＬの電圧をグランドに引抜かないため、マッチ線ＭＬのレベルは「Ｈ」のまま変化せず、検索結果は、一致（Ｈｉｔ）となる。
【００４２】
上述の特性を利用して、検索データのサーチ線／ＳＬ＝０に対して、記憶データの値（０／１）を比較し、その比較結果がマッチ線ＭＬのレベル（０／１）に変換されることによって、検索結果がマッチ線ＭＬに出力される。
【００４３】
図５は、図１のＣＡＭ基本セルの検索データがマスクデータの場合の動作波形図である。
【００４４】
検索データが「０」の時はマスク状態である。検索データが「０」の場合には、サーチ線／ＳＬのレベルは、スタンバイ時の「Ｈ」のまま変化しない。この場合には、ワンショットパルスが生成されない。その結果、記憶データの値に関係なく、インバータＩＶ１の出力端子／ＳＮの電位は「Ｌ」のまま変化しない。したがって、マッチ線ＭＬの電圧をグランドに引抜かないため、マッチ線ＭＬのレベルは「Ｈ」のまま変化せず、検索結果は、一致（Ｈｉｔ）となる。
【００４５】
（ＴＣＡＭ基本セル）
図６は、第１の実施形態のＴＣＡＭ（ＴｅｒｎａｒｙＣＡＭ）基本セルの回路構成を表わす図である。
【００４６】
図６を参照して、このＴＣＡＭ基本セル１０は、図１のＣＡＭ基本セルが２つ（２ビット）で構成される。
【００４７】
ＴＣＡＭ基本セル１０を構成するＣＡＭ基本セルの一方を第１部分セルＭＣＸとし、他方を第２部分セルＭＣＹとする。
【００４８】
第１部分セルＭＣＸにおいて、トンネル磁気抵抗素子ＴＭＲＸと、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、インバータＩＶ１とが接続されている端子をＳＮＸと表わし、インバータＩＶ１の出力端子を端子／ＳＮＸと表わす。第１部分セルＭＣＸにおいて、ＮチャネルＭＯＳトランジスタＮ４のゲートは、第１の読出用ワード線ＲＷＬＸに接続される。トンネル磁気抵抗素子ＴＭＲＸは、サーチ線／ＳＬに接続される。
【００４９】
第２部分セルＭＣＹにおいて、トンネル磁気抵抗素子ＴＭＲＹと、ＮチャネルＭＯＳトランジスタＮ４と、容量素子Ｃ５と、インバータＩＶ１とが接続されている端子をＳＮＹと表わし、インバータＩＶ１の出力端子を端子／ＳＮＹと表わす。第２部分セルＭＣＹにおいて、ＮチャネルＭＯＳトランジスタＮ４のゲートは、第２の読出用ワード線ＲＷＬＹに接続される。トンネル磁気抵抗素子ＴＭＲＹは、サーチ線ＳＬに接続される。
【００５０】
（ＴＣＡＭ基本セルの真理値表）
図７は、図６のＴＣＡＭ基本セルの真理値を示す図である。図８は、検索データと、サーチ線ＳＬ，／ＳＬに伝送されるデータとの関係を表わす図である。
【００５１】
図７に示すように、本実施の形態のＴＣＡＭ基本セルは、通常のＳＲＡＭ構成のＴＣＡＭ基本セルと同様の真理値表で動作する。
【００５２】
検索データが「０」、つまり、サーチ線ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、トンネル磁気抵抗素子ＴＭＲＹの抵抗値に関わらず、端子／ＳＮＹは「０」（Ｌレベル）となる。検索データが「１」、つまり、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合には、トンネル磁気抵抗素子ＴＭＲＸの抵抗値に関わらず、端子／ＳＮＸは「０」（Ｌレベル）となる。
【００５３】
検索データが「０」、つまり、サーチ線ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、トンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ（「０」が記憶）のときには、端子／ＳＮＸは「１」（Ｈレベル）となり、トンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ＋ΔＲ（「１」が記憶）のときには、端子／ＳＮＸは「０」（Ｌレベル）となる。
【００５４】
検索データが「１」、つまり、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「０」（Ｌレベルのワンショットパルス）の場合には、トンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ（「０」が記憶）のときには、端子／ＳＮＹは「１」（Ｈレベル）となり、トンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ＋ΔＲ（「１」が記憶）のときには、端子／ＳＮＹは「０」（Ｌレベル）となる。
【００５５】
端子／ＳＮＸおよび端子／ＳＮＹがいずれも「０」の場合には、マッチ線ＭＬは「１」（Ｈレベル）となり、一致（Ｈｉｔ）を示す。端子／ＳＮＸおよび端子／ＳＮＹがいずれかが「１」の場合には、マッチ線ＭＬは「０」（Ｌレベル）となり、不一致（Ｍiｓｓ）を示す。ただし、トンネル磁気抵抗素子ＴＭＲＸの抵抗値およびトンネル磁気抵抗素子ＴＭＲＹの抵抗値がいずれもＲ＋ΔＲ（「１」が記憶）の場合には、検索データの値に関わらず、マッチ線ＭＬは、常に一致（Ｈｉｔ）を示す「１」（Ｈレベル）となる。また、トンネル磁気抵抗素子ＴＭＲＸの抵抗値およびトンネル磁気抵抗素子ＴＭＲＹの抵抗値がいずれもＲ（「０」が記憶）の場合には、検索データの値に関わらず、マッチ線ＭＬは、常に不一致（Ｍｉｓｓ）を示す「０」（Ｌレベル）となる。
【００５６】
なお、サーチ線ＳＬに伝送されるデータが「１」、かつサーチ線／ＳＬに伝送されるデータが「１」の場合には、マスク状態となる。
【００５７】
（全体構成）
図９は、第１の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【００５８】
図９を参照して、このＭＲＡＭは、ＴＣＡＭアレイマット２と、ＳＬドライバ３と、ＢＬドライバ１と、リードセンスアンプ９と、マッチアンプ(判定回路）５と、ＭＬプリチャージ回路９５と、プライオリティエンコーダ６と、ロウデコーダ７と、ＤＬドライバ１１と、アレイ制御回路８とを備える。
【００５９】
ＴＣＡＭアレイマット２は、ＴＣＡＭ基本セルが行列状に配置される。
ＳＬドライバ３は、データ検索時に、サーチ線ＳＬ，／ＳＬに検索データを与える。
【００６０】
ＢＬドライバ１は、データ書込み時に、ビット線を兼ねているサーチ線ＳＬ，／ＳＬに書込みデータに応じた向きの書込電流を与える。
【００６１】
リードセンスアンプ９は、データ読出し時に、ビット線を兼ねているサーチ線ＳＬ，／ＳＬを伝送される電流（データ）を増幅する。
【００６２】
マッチアンプ（判定回路）５は、エントリごとに設けられており、データ検索時に、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電圧を増幅し、増幅した電圧に応じて、エントリ検索判定信号ｍａｏを出力する。
【００６３】
ＭＬプリチャージ回路９５は、エントリごとに設けられており、マッチ線ＭＬをプリチャージする。
【００６４】
プライオリティエンコーダ６は、データ検索時に、検索結果が一致を示す複数個のエントリのロウアドレスに優先順位に従って出力する。
【００６５】
ロウデコーダ７は、エントリを選択して、選択したエントリのワード線ＲＷＬＸ，ＲＷＬＹを活性化する。
【００６６】
ＤＬドライバ１１は、データ書込み時に、ディジット線ＤＬに磁化電流を与える。
アレイ制御回路８は、ＭＲＡＭ全体を制御する。
【００６７】
図１０は、図９の連想記憶装置のＴＣＡＭアレイマット２の構成を表わす図である。図１１は、図１０のＴＣＡＭアレイマット２の１エントリ（第０番目のエントリ）の構成を表わす図である。
【００６８】
図１０および図１１を参照して、ＴＣＡＭアレイマット２は、第０〜第２５５の２５６個のエントリ１４からなる。ＴＣＡＭアレイマット２の１個のエントリは、第０〜第７９の８０個の列に配置された８０ビット（８０個）のＴＣＡＭ基本セル１０からなる。
【００６９】
第ｉエントリのＴＣＡＭ基本セルは、マッチ線ＭＬ＜ｉ＞と接続されるとともに、電源線ＭＬＶＤＤ＜ｉ＞に接続される。また、図示しないが、第ｉエントリのＴＣＡＭ基本セルは、読出用ワード線ＲＷＬＸ＜ｉ＞，ＲＷＬＹ＜ｉ＞に接続され、さらにディジット線ＤＬ＜ｉ＞が配置される。
【００７０】
第ｊ列のＴＣＡＭ基本セルは、サーチ線ＳＬ＜ｊ＞，／ＳＬ＜ｊ＞と接続される。
（検索動作）
図１２は、図９の連想記憶装置における検索時の動作波形図である。
【００７１】
図１２は、第１部分セルＭＣＸのトンネル磁気抵抗素子ＴＭＲＸの抵抗値がＲ（「０」を記憶）で、第２部分セルＭＣＹのトンネル磁気抵抗素子ＴＭＲＹの抵抗値がＲ＋ΔＲ（「１」を記憶）の場合について示している。
【００７２】
アレイ制御回路８は、外部からサーチコマンドＳＥＡＲＣＨを受ける。
アレイ制御回路８は、クロックＣＡＭＣＬＫを出力する。
【００７３】
ＳＬドライバ３は、スタンバイ時は、サーチ線ＳＬ，／ＳＬを「Ｈ」レベルに設定する。
【００７４】
アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥを「Ｈ」レベルに活性化すると、ＭＬプリチャージ回路９５は、マッチ線ＭＬを「Ｈ」レベルにプリチャージする。
【００７５】
外部から、値が「０」の検索データＤＢが与えられたときには、ＳＬドライバ３は、サーチ活性期間、「Ｌ」レベルのワンショットパルスをサーチ線ＳＬに出力し、サーチ線／ＳＬを「Ｈ」レベルのまま維持させる。このワンショットパルスは、たとえばＳＬドライバ３内の遅延回路によって生成される。これによって、第１部分セルＭＣＸのインバータＩＶ１の出力端子／ＳＮＸは、「Ｌ」レベルのまま変化しない。また、第２部分セルＭＸＹのインバータＩＶ１の出力端子／ＳＮＹは、「Ｈ」レベルとなる。この結果、マッチ線ＭＬの電位は「Ｌ」レベルに引き抜かれる。
【００７６】
マッチアンプ５は、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電位を増幅する。マッチアンプ５は、マッチ線ＭＬの電位が一定値以上でないので、Ｍｉｓｓを表わす「Ｌ」レベルのエントリ検索判定信号ｍａｏを出力する。
【００７７】
プライオリティエンコーダ６は、すべてのエントリのマッチアンプ５からエントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］を受ける。プライオリティエンコーダ６は、「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力したエントリのうちの優先度の高いエントリのアドレス（ＭＡＴＣＨ＿ＡＤＤ）をアレイ制御回路８へ出力する。アレイ制御回路８は、プライオリティエンコーダ６から出力されたアドレス（ＭＡＴＣＨ＿ＡＤＤ）と、一致を示す検索結果信号ＭＡＴＣＨを出力する。
【００７８】
一方、外部から、値が「１」の検索データＤＢが与えられたときには、ＳＬドライバ３は、サーチ活性期間、「Ｌ」レベルのワンショットパルスをサーチ線／ＳＬに出力し、サーチ線ＳＬを「Ｈ」レベルのまま維持させる。これによって、第１部分セルＭＣＸのインバータＩＶ１の出力端子／ＳＮＸは、「Ｌ」レベルのまま変化しない。また、第２部分セルＭＸＹのインバータＩＶ１の出力端子／ＳＮＹは、「Ｌ」レベルのまま変化しない。この結果、マッチ線ＭＬの電位は「Ｈ」レベルのまま維持される。
【００７９】
マッチアンプ５は、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチ線ＭＬの電位を増幅する。マッチアンプ５は、マッチ線ＭＬの電位が一定値以上であるので、Ｈｉｔを表わす「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力する。
【００８０】
プライオリティエンコーダ６は、すべてのエントリのマッチアンプ５からエントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］を受ける。プライオリティエンコーダ６は、「Ｈ」レベルのエントリ検索判定信号ｍａｏを出力したエントリのうちの優先度の高いエントリのアドレス（ＭＡＴＣＨ＿ＡＤＤ）をアレイ制御回路８へ出力する。エントリ検索判定信号ｍａｏ［０］〜ｍａｏ［２５５］がすべて「Ｌ」レベルの場合には、アドレスを出力しない。アレイ制御回路８は、不一致を示す検索結果信号ＭＡＴＣＨを出力する。
【００８１】
（ライト動作）
図１３は、ＣＡＭ基本セルに「０」をライトする時の動作波形図である。
【００８２】
図１３を参照して、アレイ制御回路８は、外部からライトコマンドＷＲＩＴＥと、ライトするアドレスＡＤＤと、クロックＣＡＭＣＬＫと、ライトデータＤＢ（＝「０」）を受ける。
【００８３】
ＤＬドライバ１１は、磁化電流ｉＤＬをディジット線ＤＬに与える。
ＢＬドライバ１は、ライトデータＤＢ（＝「０」）により、ビット線ＢＬを兼ねているサーチ線／ＳＬに第１の方向（たとえば、ロウアドレスが大きい方から小さい方への方向）の書込電流ｉＢＬを与える。これによって、ＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値がＲとなる。
【００８４】
図１４は、ＣＡＭ基本セルに「１」をライトする時の動作波形図である。
図１４を参照して、アレイ制御回路８は、外部からライトコマンドＷＲＩＴＥと、ライトするアドレスＡＤＤと、クロックＣＡＭＣＬＫと、ライトデータＤＢ（＝「１」）を受ける。
【００８５】
ＤＬドライバ１１は、磁化電流ｉＤＬをディジット線ＤＬに与える。
ＢＬドライバ１は、ライトデータＤＢ（＝「１」）により、ビット線ＢＬを兼ねているサーチ線／ＳＬに第２の方向（たとえば、ロウアドレスが小さい方から大きい方への方向）の書込電流ｉＢＬを与える。これによって、ＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値がＲ＋ΔＲとなる。
【００８６】
（リード動作）
図１５は、ＣＡＭ基本セルからデータをリードする時の動作波形図である。
【００８７】
図１５を参照して、アレイ制御回路８は、外部からリードコマンドＲＥＡＤと、リードするアドレスＡＤＤと、クロックＣＡＭＣＬＫとを受ける。
【００８８】
ロウデコーダ７は、与えられたアドレスＡＤＤに対応するエントリの読出用ワード線ＲＷＬを「Ｈ」レベルに活性化する。
【００８９】
このエントリのＣＡＭ基本セルのトンネル磁気抵抗素子ＴＭＲの抵抗値に応じて、サーチ線／ＳＬの電圧変化が相違する。トンネル磁気抵抗素子の抵抗値がＲ＋ΔＲの場合（つまり、「１」が記憶されている場合）には、ビット線ＢＬを兼ねているサーチ線／ＳＬの電圧のプリチャージ電圧ＶＤＤからの減少量は、少量である。一方、トンネル磁気抵抗素子の抵抗値がＲ＋ΔＲの場合（つまり、「１」が記憶されている場合）には、ビット線ＢＬを兼ねているサーチ線／ＳＬの電圧のプリチャージ電圧ＶＤＤからの減少量は多量である。
【００９０】
リードセンスアンプ９によって、サーチ線／ＳＬの電圧が増幅されることによって、「０」または「１」のデータが外部へ出力される。
【００９１】
（マッチ線ＭＬのプリチャージ）
図１６は、ＭＬプリチャージ回路の構成を表わす図である。
【００９２】
図１６を参照して、このＭＬプリチャージ回路９５は、各エントリごとに設けられる。
ＭＬプリチャージ回路９５は、電源ＶＤＤと内部ノードＮＤ１との間に設けられたＰチャネルＭＯＳトランジスタ１９１と、ノードＮＤ１とノードＮＤ２との間に設けられたＰチャネルＭＯＳトランジスタ１９２とを含む。ＰチャネルＭＯＳトランジスタ１９２のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを受ける。ＰチャネルＭＯＳトランジスタ１９１のゲートは、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを受ける。遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを一定時間だけ遅らせた信号である。
【００９３】
ノードＮＤ１は、電源線ＭＬＶＤＤに接続される。電源線ＭＬＶＤＤは、１エントリに含まれるＴＣＡＭ基本セルに含まれる容量素子Ｃ１と接続される。１エントリに含まれるすべての容量素子Ｃ１の容量の合計値をＣＶとする。
【００９４】
ノードＮＤ２は、マッチ線ＭＬに接続される。マッチ線ＭＬの寄生容量をＣＣとする。
（マッチ線ＭＬのプリチャージ時の動作波形）
図１７は、マッチ線ＭＬのプリチャージ時の動作波形図である。
【００９５】
図１７を参照して、最初に、電源線ＭＬＶＤＤの電位は、ＶＤＤにプリチャージされ、基本セル内の容量素子Ｃ１に電荷が蓄積される。
【００９６】
アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９２がオンする。これによって、容量素子Ｃ１の電荷が出力されるので、電源線ＭＬＶＤＤの電位はＶＤＤから減少し、マッチ線ＭＬの電位は上昇する。マッチ線ＭＬの寄生容量ＣＣに対して、１エントリに含まれるすべての容量素子Ｃ１の容量の合計値ＣＶが１０倍の場合には、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを活性化することによって、マッチ線ＭＬの電位を８８％ＶＤＤまでチャージすることができる。
【００９７】
次に、アレイ制御回路８が、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９１がオンする。これによって、マッチ線ＭＬと電源線ＭＬＶＤＤの電位がＶＤＤまで上昇する。
【００９８】
その後、アレイ制御回路８が、プリチャージ制御信号ＭＬＰＲＥ＿Ｎを「Ｈ」レベルに非活性化して、ＰチャネルＭＯＳトランジスタ１９２をオフにする。さらに、アレイ制御回路８が、遅延プリチャージ制御信号ＭＬＰＲＥ＿Ｎ＿ｄｌｙを「Ｈ」レベルに非活性化し、ＰチャネルＭＯＳトランジスタ１９１をオフにする。
【００９９】
検索結果が一致（Ｈｉｔ）の場合には、マッチ線ＭＬの電位は「Ｈ」レベル（ＶＤＤ）を維持するが、検索結果が不一致（Ｍｉｓｓ）の場合には、マッチ線ＭＬの電位は「Ｌ」レベル（ＶＳＳ）に引き抜かれる。図１７では、検索結果が不一致（Ｍｉｓｓ）の場合を示している。
【０１００】
図１７に示すように、マッチ線ＭＬを流れる電流量ｉＭＬの変化ｄｉ/ｄｔは、ローカルな電源線ＭＬＶＤＤを用いているため、従来のようなマッチ線ＭＬを直接プリチャージする場合に比べて、小さいという特徴がある。これによって急激な電流変化ｄｉ/ｄｔによるノイズを大幅に削減できる。
【０１０１】
（ＣＡＭのレイアウト）
図１８は、ＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１は、インバータＩＶ１を構成する。容量素子Ｃ１およびＣ５は、ＮチャネルＭＯＳトランジスタで構成されるため、トランジスタ層に配置されている。
【０１０２】
図１９は、ＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。図２０は、図１８および図１９のＸＩＸ−ＸＩＸ断面図である。図１９において、ＬＶは、ローカルビアを表わし、ＬＳはストラップ配線を示す。
【０１０３】
図２０に示すように、半導体基板のＰ型ウェルＰＷの表面にゲート電極Ｇ１、Ｇ２，Ｇ３が所定のピッチで形成される。
【０１０４】
ゲート電極Ｇ１は、ＮチャネルＭＯＳトランジスタＮ２のゲート電極である。ゲート電極Ｇ１には、端子／ＳＮが接続される。ゲート電極Ｇ１の両側にＮ型不純物が拡散されてＮチャネルＭＯＳトランジスタＮ２のソースＳ１およびドレインＤ１が形成される。ドレインＤ１は、スルーホールＴＨおよび電極ＥＬを介して第３層金属配線Ｍ２のマッチ線ＭＬに接続される。ソースＳ１は、ＶＳＳ（グランド）に接続される。
【０１０５】
ゲート電極Ｇ３は、ＮチャネルＭＯＳトランジスタＮ４のゲート電極である。ゲート電極Ｇ３には、読出用ワード線ＲＷＬが接続される。ゲート電極Ｇ３の両側にＮ型不純物が拡散されてＮチャネルＭＯＳトランジスタＮ４のソースＳ２およびドレインＤ２が形成される。ソースＳ２は、ＶＳＳ（グランド）に接続される。ドレインＤ２は、スルーホールＴＨおよび電極ＥＬを介して端子ＳＮに接続される。この端子ＳＮは、電極ＥＬを介してトンネル磁気抵抗素子ＴＭＲに接続される。トンネル磁気抵抗素子ＴＭＲはスルーホールＴＨを介してサーチ線／ＳＬに接続される。ドレインＤ１は、ＶＳＳ（グランド）に接続される。
【０１０６】
ゲート電極Ｇ２は、容量素子Ｃ５を構成するＮチャネルＭＯＳトランジスタのゲート電極である。ゲート電極は、端子ＳＮと接続される。ゲート電極Ｇ３の両側にＮ型不純物が拡散されてこのＮチャネルＭＯＳトランジスタのソースおよびドレインが形成される。このソースは、ＮチャネルＭＯＳトランジスタＮ２のソースＳ１と共有される。このドレインは、ＮチャネルＭＯＳトランジスタＮ４のソースＳ２と共有される。
【０１０７】
（ＴＣＡＭのレイアウト）
図２１は、ＴＣＡＭアレイマットのトランジスタ層と配線層のレイアウト図である。
【０１０８】
図２２は、ＴＣＡＭアレイマットの第３層金属層、第４層金属層およびトンネル磁気抵抗素子ＴＭＲのレイアウト図である。
【０１０９】
図２１および図２２を参照して、ＴＡＭ基本セルのレイアウトの単位１００,２００は、２個のＣＡＭ基本セルのレイアウトの単位１２，２２０で構成される。
【０１１０】
［第２の実施形態］
（ＣＡＭ基本セル）
図２３は、第２の実施形態のＣＡＭ基本セルの回路構成を表わす図である。
【０１１１】
図２３のＣＡＭ基本セル１１２が、図１に示す第１の実施形態のＣＡＭの基本セル１２と相違する点は、図２３のＣＡＭ基本セル１１２が、ＮチャネルＭＯＳトランジスタＮ２０を備える点である。
【０１１２】
インバータＩＶ１の出力が、ＮチャネルＭＯＳトランジスタＮ２のゲートとＮチャネルＭＯＳトランジスタＮ２０のゲートに接続される。
【０１１３】
ＮチャネルＭＯＳトランジスタＮ２０は、第１マッチ線ＭＬｏと第１電源ノードＶＳＳｏに接続される。一方、ＮチャネルＭＯＳトランジスタＮ２は、第２マッチ線ＭＬｅと第２電源ノードＶＳＳｅに接続される。
【０１１４】
アレイ制御回路８は、一定の幅を有する「Ｌ」レベルのパルスを交互に第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。これらのパルスの周期は、クロックＣＬＫの２倍の周期である。
【０１１５】
（ＴＣＡＭの基本セル）
図２４は、第２の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１１６】
図２４のＴＣＡＭ基本セル１１０が、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図２４のＴＣＡＭ基本セル１１０が、ＮチャネルＭＯＳトランジスタＮ２０を備える点である。
【０１１７】
インバータＩＶ１の出力が、ＮチャネルＭＯＳトランジスタＮ２のゲートとＮチャネルＭＯＳトランジスタＮ２０のゲートに接続される。
【０１１８】
ＮチャネルＭＯＳトランジスタＮ２０は、第１マッチ線ＭＬｏと第１電源ノードＶＳＳｏに接続される。一方、ＮチャネルＭＯＳトランジスタＮ２は、第２マッチ線ＭＬｅと第２電源ノードＶＳＳｅに接続される。
【０１１９】
ＣＡＭ基本セルの場合と同様に、アレイ制御回路８は、一定の幅を有する「Ｌ」レベルのパルスを交互に第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。これらのパルスの周期は、クロックＣＬＫの２倍の周期である。
【０１２０】
（マッチアンプ）
図２５は、第２の実施形態のマッチアンプ（判定回路）とＭＬプリチャージ回路の構成を表わす図である。
【０１２１】
図２５を参照して、このＭＬプリチャージ回路９６は、ＰチャネルＭＯＳトランジスタ５５とＰチャネルＭＯＳトランジスタ５６とを備える。
【０１２２】
ＰチャネルＭＯＳトランジスタ５５は、ＶＤＤ電源と、第２マッチ線ＭＬｅとの間に設けられる。ＰチャネルＭＯＳトランジスタ５５のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎｅを受ける。ＰチャネルＭＯＳトランジスタ５６は、ＶＤＤ電源と、第１マッチ線ＭＬｏとの間に設けられる。ＰチャネルＭＯＳトランジスタ５６のゲートは、プリチャージ制御信号ＭＬＰＲＥ＿Ｎｏを受ける。
【０１２３】
マッチアンプ８５は、インバータ５３と、インバータ５４と、マルチプレクサ５２と、ラッチ回路５１とを備える。
【０１２４】
インバータ５３は、第２マッチ線ＭＬｅに接続され、第２マッチ線ＭＬｅの電圧を反転したエントリ検索第２判定信号ｍａｏｅをマルチプレクサ５２に出力する。
【０１２５】
インバータ５４は、第１マッチ線ＭＬｏに接続され、第１マッチ線ＭＬｏの電圧を反転したエントリ検索第１判定信号ｍａｏｏをマルチプレクサ５２に出力する。
【０１２６】
マルチプレクサ５２は、エントリ検索第２判定信号ｍａｏｅとエントリ検索第１判定信号ｍａｏｏとを受けて、クロックＣＬＫの立ち上がりのタイミングで、出力する信号としてエントリ検索第２判定信号ｍａｏｅとエントリ検索第１判定信号ｍａｏｏを交互に切替える。
【０１２７】
ラッチ回路５１は、マルチプレクサ５２の出力をラッチして、エントリ検索判定信号ｍａｏを出力する。
【０１２８】
（動作波形）
図２６は、マッチアンプの動作を説明するため動作波形図である。
【０１２９】
図２６では、サーチ線ＳＬに常に、ワンショットパルスが与えられ、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅのいずれもＭｉｓｓ（Ｌレベル）が設定される場合を示している。
【０１３０】
図２６を参照して、アレイ制御回路８は、外部から「１．６５ｎｓ」の周期のクロックＣＬＫを受ける。
【０１３１】
アレイ制御回路８は、周期が「３．３ｎｓ」の一定の幅を有する「Ｌ」レベルのパルスを第１電源ノードＶＳＳｏの電位と第２電源ノードＶＳＳｅに与える。第２電源ノードＶＳＳｅに与えるパルスは、第１電源ノードＶＳＳｏに与えるパルスよりも「１．６５ｎｓ」だけ遅れている。
【０１３２】
第１電源ノードＶＳＳｏの電位が「Ｌ」レベルになったことに応じて、第１マッチ線ＭＬｏのレベルが変化する。また、第２電源ノードＶＳＳｅの電位が「Ｌ」レベルになったことに応じて、第２マッチ線ＭＬｅのレベルが変化する。
【０１３３】
マッチアンプ８５は、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅの電圧を増幅し、第１マッチ線ＭＬｏおよび第２マッチ線ＭＬｅの電圧を交互に選択して、エントリ検索判定信号ｍａｏとして出力する。
【０１３４】
これにより、サーチ動作周波数は、従来の３００ＭＨｚの２倍の６００ＭＨｚとなり、アンプ（インバータ５３、５４）の高速動作が困難であるために、サーチ動作周波数を増加することができなかった問題を解決することができる。
【０１３５】
［第３の実施形態］
（ＴＣＡＭ基本セル）
図２７は、第３の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１３６】
図２７のＴＣＡＭ基本セルが、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図２７のＴＣＡＭ基本セル１５１は、電源線ＭＬＶＤＤに接続される容量素子Ｃ１の代りに、電源線ＳＬＶＤＤに接続される容量素子Ｃ２および電源線ＳＬＶＤＤＮに接続される容量素子Ｃ２を備える点である。
【０１３７】
この容量素子Ｃ２を構成するＮチャネルＭＯＳトランジスタは、ゲートが電源線ＳＬＶＤＤもしくは電源線ＳＬＶＤＤＮに接続され、ソースとドレインがグランドに接続されている。
【０１３８】
（構成）
図２８は、第３の実施形態のＴＣＡＭ基本セルを有する連想記憶装置の構成を表わす図である。
【０１３９】
図２８の連想記憶装置が、図９に示す第１の実施形態の連想記憶装置と相違するのは、
ＭＬプリチャージ回路９６とＴＣＡＭアレイマット１０２が相違する点と、ＳＬプリチャージ回路９２を備える点である。
【０１４０】
ＴＣＡＭアレイマット１０２には、電源線ＭＬＶＤＤが配置されるのではなく、電源線ＳＬＶＤＤおよびＳＬＶＤＤＮが配置される。
【０１４１】
ＭＬプリチャージ回路９６の構成は、図１６において、電源線ＭＬＶＤＤに接続されるＰチャネルＭＯＳトランジスタ１９１を含まない構成である。
【０１４２】
図２９は、図２８の連想記憶装置のＴＣＡＭアレイマットの構成を表わす図である。図３０は、図２９のＴＣＡＭアレイマットの１エントリ（第０番目のエントリ）の構成を表わす図である。
【０１４３】
図２９および図３０を参照して、ＴＣＡＭアレイマットは、第０〜第２５５の２５６個のエントリからなる。ＴＣＡＭアレイマットの１エントリは、第０〜第７９の８０個の列に配置された８０ビット（８０個）のＴＣＡＭ基本セルからなる。
【０１４４】
第ｉエントリのＴＣＡＭ基本セルは、マッチ線ＭＬ＜ｉ＞と接続されるとともに、第ｊ列のＴＣＡＭ基本セルは、サーチ線ＳＬ＜ｊ＞，／ＳＬ＜ｊ＞と、電源線ＳＬＶＤＤ＜ｊ＞，ＳＬＶＤＤＮ＜ｊ＞と接続される。
【０１４５】
（ＳＬプリチャージ回路）
図３１は、ＳＬプリチャージ回路の構成を表わす図である。
【０１４６】
図３１を参照して、このＳＬプリチャージ回路９２は、各サーチ線ごとに設けられる。
ＳＬプリチャージ回路０２は、電源ＶＤＤと内部ノードＮＤ３との間に設けられたＰチャネルＭＯＳトランジスタ１９３と、内部ノードＮＤ３とグランドとの間に設けられた、ＰチャネルＭＯＳトランジスタ１９４とＮチャネルＭＯＳトランジスタ１９５とからなるインバータＩＶ９９とを含む。
【０１４７】
ＰチャネルＭＯＳトランジスタ１９３のゲートは、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを受ける。インバータＩＶ９９は、サーチ制御信号ＳＬＥ＿Ｎを受ける。遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙは、サーチ制御信号ＳＬＥ＿Ｎを一定時間だけ遅らせた信号である。
【０１４８】
ノードＮＤ１は、電源線ＳＬＶＤＤに接続される。電源線ＳＬＶＤＤは、１つのサーチ線ＳＬに接続されるＴＣＡＭ基本セルに含まれる容量素子Ｃ２と接続される。１つのサーチ線ＳＬに接続されるＴＣＡＭ基本セルの容量素子Ｃ２の合計値をＣＳとする。
【０１４９】
インバータＩＶ９９の出力は、サーチ線ＳＬに接続される。サーチ線ＳＬの寄生容量をＣＤとする。
【０１５０】
（サーチ線ＳＬのプリチャージ時の動作波形）
図３２は、サーチ線ＳＬのプリチャージ時の動作波形図である。
【０１５１】
図３２を参照して、最初に、電源線ＳＬＶＤＤの電位は、ＶＤＤにプリチャージされており、基本セル内の容量素子Ｃ２に電荷が蓄積されている。
【０１５２】
アレイ制御回路８が、サーチ制御信号ＳＬＥ＿Ｎを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９４がオンになり、ＮチャネルＭＯＳトランジスタ１９５がオフになる。これによって、容量素子Ｃ２の電荷が出力されるので、電源線ＳＬＶＤＤの電位はＶＤＤから減少し、サーチ線ＳＬの電位は上昇する。サーチ線ＳＬの寄生容量をＣＤに対して、１列に含まれるすべての容量素子Ｃ２の容量の合計値ＣＳが１０倍の場合には、サーチ制御信号ＳＬＥ＿Ｎを活性化することによって、サーチ線ＳＬの電位を８８％ＶＤＤまでチャージすることができる。
【０１５３】
次に、アレイ制御回路８が、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを「Ｌ」レベルに活性化すると、ＰチャネルＭＯＳトランジスタ１９３がオンする。これによって、サーチ線ＳＬと電源線ＳＬＶＤＤの電位がＶＤＤまで上昇する。
【０１５４】
その後、アレイ制御回路８が、サーチ制御信号ＳＬＥ＿Ｎを「Ｈ」レベルに非活性化して、ＰチャネルＭＯＳトランジスタ１９４をオフにし、ＮチャネルＭＯＳトランジスタ１９５がオンにする。これによって、サーチ線ＳＬの電位は「Ｌ」レベル（ＶＳＳ）に引き抜かれる。さらに、さらに、アレイ制御回路８が、遅延サーチ制御信号ＳＬＥ＿Ｎ＿ｄｌｙを「Ｈ」レベルに非活性化し、ＰチャネルＭＯＳトランジスタ１９３をオフにする。ＰチャネルＭＯＳトランジスタ１９４がオンの間は、電源線ＳＬＶＤＤの電位は「Ｈ」レベル（ＶＤＤ）を維持する。
【０１５５】
図３２に示すように、サーチ線ＳＬを流れる電流量ｉＳＬの変化ｄｉ/ｄｔは、従来のように、電源線ＳＬＶＤＤを用いずに、サーチ線ＳＬを直接プリチャージする場合に比べて、小さいという特徴がある。これによって急激な電流変化ｄｉ/ｄｔによるノイズを大幅に削減できる。また、従来のように、ｄｉ/ｄｔによる電源ノイズを低減するために基板上に大容量のバイパスコンデンサを設置する必要がなく、基板実装面積を小さくすることができる。
【０１５６】
［第４の実施形態］
（ＴＣＡＭ基本セル）
図３３は、第４の実施形態のＴＣＡＭ基本セルの回路構成を表わす図である。
【０１５７】
図３３のＴＣＡＭ基本セル３１０が、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と相違する点は、図３３のＴＣＡＭ基本セル３１０では、トンネル磁気抵抗素子ＴＭＲＸ，ＴＭＲＹの他端（ＮチャネルＭＯＳトランジスタＮ４および容量素子Ｃ４と接続されている端子）がインバータＩＶ１を介さずに、直接ＮチャネルＭＯＳトランジスタＮ２のゲートに接続されている点である。
【０１５８】
このＴＣＡＭ基本セル３１０は、図６に示す第１の実施形態のＴＣＡＭ基本セル１０と概ね同様に動作する。
【０１５９】
（全体動作）
図３４は、図３３のＴＣＡＭ基本セルを有する連想記憶装置における検索時の動作波形図である。
【０１６０】
図３４の動作波形が、図１２の第１の実施形態の動作波形と相違する点は、図３４では、検索データが「０」の場合に、サーチ線ＳＬに「Ｈ」レベルのワンショットパルスが与えられ、検索データが「１」の場合に、サーチ線／ＳＬに「Ｈ」レベルのワンショットパルスが与えられる点である。
【０１６１】
また、図３４では、端子／ＳＮＸ，／ＳＮＹの電圧ではなく、端子ＳＮＸ，ＳＮＹの電圧によって、マッチ線ＭＬの電圧が決定される。端子ＳＮＸ，ＳＮＹが、マッチ線ＭＬとグランドの間に設けられたＮチャネルＭＯＳトランジスタＮ２のゲートに接続されているからである。
【０１６２】
端子ＳＮＸ，ＳＮＹの電圧は、インバータＩＶ１を経由した第１の実施の形態の端子／ＳＮＸ，／ＳＮＹの電圧に比べて、電源電圧ＶＤＤを維持する期間は短いが、ＮチャネルＭＯＳトランジスタＮ２の閾値を適切に設定することによって、端子ＳＮＸ，ＳＮＹの電圧の大きさによって、マッチ線ＭＬの電圧を変化させることができる。
【０１６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６４】
１ ＢＬドライバ、２，１０２ ＴＣＡＭアレイマット、３ ＳＬドライバ、５，８５ マッチアンプ、６ プライオリティエンコーダ、７ ロウデコーダ、８ アレイ制御回路、９ リードセンスアンプ、１０，１２，１１０，１５１，３１０ 基本セル、１１ ＤＬドライバ、１４，１１４ エントリ、５１ ラッチ回路、５２ マルチプレクサ、９２ ＳＬプリチャージ回路、９５，９６ ＭＬプリチャージ回路、５５，５６，１９１，１９２，１９３，１９４，１９５ ＰチャネルＭＯＳトランジスタ、ＭＬ，ＭＬｏ，ＭＬｅ マッチ線、ＲＷＬ，ＲＷＬＸ，ＲＷＬＹ 読出用ワード線、ＤＬ ディジット線、ＳＬ（／ＢＬ），／ＳＬ（ＢＬ） サーチ線、ＭＬＶＤＤ，ＳＬＶＤＤ，ＳＬＶＤＤＮ 電源線、Ｃ１，Ｃ２，Ｃ５ 容量素子、Ｎ２，Ｎ４，Ｎ２０ ＮチャネルＭＯＳトランジスタ、ＩＶ１，５３，５４ インバータ、ＳＮ，／ＳＮ，ＳＮＸ，／ＳＮＸ，ＳＮＹ，／ＳＮＹ 端子、ＴＭＲ，ＴＭＲＸ，ＴＭＲＹ トンネル磁気抵抗素子、ＭＣＸ，ＭＣＹ メモリセル、ＶＳＳｏ，ＶＳＳｅ 電源ノード。
【特許請求の範囲】
【請求項１】
記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチ線と、
各々が、前記マッチ線の電圧に応じて、前記メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、
各々が、データ検索時に、前記メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、
前記検索データが所定の値のときに、所定の幅のワンショットパルスを前記サーチ線に出力する第１のドライバを備え、
前記連想メモリセルは、
一端が前記サーチ線に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の他端に接続される容量素子と、
前記トンネル磁気抵抗素子の前記他端と接地電源との間に設けられ、制御電極が前記ワード線と接続される第１のＭＯＳトランジスタと、
前記マッチ線と前記接地電源との間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第２のＭＯＳトランジスタとを含む、連想記憶装置。
【請求項２】
前記連想記憶装置は、さらに、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルに対して磁化電流を供給するディジット線と、
データ書込み時に、前記ディジット線に前記磁化電流を供給する第２のドライバと、
データ書込み時に、前記サーチ線に書込みデータの値に応じた向きの書込電流を供給する第３のドライバとを備えた、請求項１記載の連想記憶装置。
【請求項３】
前記連想メモリセルは、さらに、
入力端子が前記トンネル磁気抵抗素子の他端に接続され、出力端子が前記第２のＭＯＳトランジスタの制御電極に接続されるインバータを含む、請求項１記載の連想記憶装置。
【請求項４】
前記連想記憶装置は、さらに、
各々が、前記複数のマッチ線の１つに対応して設けられる複数の補助配線を備え、
前記連想メモリセルは、さらに、
前記補助配線に接続される容量素子を含み、
各々が、最初に前記補助配線を正の電源電圧にプリチャージして、前記補助配線に接続される複数の容量素子に電荷を蓄積させ、その後、前記容量素子に蓄積された電荷を前記マッチ線に出力させ、その後、前記マッチ線と前記補助配線とを前記正の電源電圧にプリチャージする複数のプリチャージ回路とを備えた、請求項１記載の連想記憶装置。
【請求項５】
前記プリチャージ回路は、
前記正の電源電圧の電源と第１の内部ノードとの間に設けられ、制御電極に第１の制御信号を受ける第１のプリチャージ用ＭＯＳトランジスタと、
前記第１の内部ノードと第２の内部ノードとの間に設けられ、制御電極に第２の制御信号を受ける第２のプリチャージ用ＭＯＳトランジスタとを含み、
前記第１の内部ノードは、前記補助配線に接続され、前記第２の内部ノードは、前記マッチ線に接続され、
前記連想記憶装置は、さらに、
前記第２の制御信号を所定の時間間隔で活性化し、前記第２の制御信号の活性化後所定時間後に前記第１の制御信号を活性化させる制御回路を備える、請求項４記載の連想記憶装置。
【請求項６】
前記容量素子は、ソースとドレインが前記接地電源に接続されたＭＯＳトランジスタで構成される、請求項４記載の連想記憶装置。
【請求項７】
前記連想記憶装置は、さらに、
各々が、前記複数のサーチ線の１つに対応して設けられる複数の補助配線を備え、
前記連想メモリセルは、さらに、
前記補助配線に接続される容量素子を含み、
各々が、最初に前記補助配線を正の電源電圧にプリチャージして、前記補助配線に接続される複数の容量素子に電荷を蓄積させ、その後、前記容量素子に蓄積された電荷を前記サーチ線に出力させ、その後、前記サーチ線と前記補助配線とを前記正の電源電圧にプリチャージする複数のプリチャージ回路を備えた、請求項１記載の連想記憶装置。
【請求項８】
前記第１のドライバは、
前記正の電源電圧の電源と第１の内部ノードとの間に設けられ、制御電極に第１の制御信号を受けるプリチャージ用ＭＯＳトランジスタと、
前記第１の内部ノードと接地電源との間に設けられ、入力に第２の制御信号を受け、出力が前記サーチ線に接続されるインバータとを含み、
前記第１の内部ノードは、前記補助配線に接続され、
前記連想記憶装置は、さらに、
前記第２の制御信号を所定の時間間隔で活性化し、前記第２の制御信号の活性化後所定時間後に前記第１の制御信号を活性化させる制御回路を備える、請求項７記載の連想記憶装置。
【請求項９】
前記容量素子は、ソースとドレインが前記接地電源に接続されたＭＯＳトランジスタで構成される、請求項６記載の連想記憶装置。
【請求項１０】
記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１および第２のマッチ線と、
各々が、前記第１のマッチ線の電圧または前記第２のマッチ線の電圧に応じて、前記メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、
各々が、データ検索時に、前記メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、
前記検索データが所定の値のときに、所定の幅のワンショットパルスを前記サーチ線に出力する第１のドライバを備え、
前記連想メモリセルは、
一端が前記サーチ線に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の他端に接続される容量素子と、
前記トンネル磁気抵抗素子の前記他端と接地電源との間に設けられ、制御電極が前記ワード線と接続される第１のＭＯＳトランジスタと、
前記第１のマッチ線と第１の電源ノードとの間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第２のＭＯＳトランジスタとを含み、
前記第２のマッチ線と第２の電源ノードとの間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第３のＭＯＳトランジスタとを含み、
前記判定回路は、前記第１の電源ノードと前記第２の電源ノードの電圧を交互に接地電圧とし、前記第１のマッチ線の電圧と前記第２のマッチ線の電圧を増幅し、増幅後の前記第１のマッチ線の電圧と前記第２のマッチ線の電圧を交互に選択して前記検索判定信号として出力する、連想記憶装置。
【請求項１】
記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチ線と、
各々が、前記マッチ線の電圧に応じて、前記メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、
各々が、データ検索時に、前記メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、
前記検索データが所定の値のときに、所定の幅のワンショットパルスを前記サーチ線に出力する第１のドライバを備え、
前記連想メモリセルは、
一端が前記サーチ線に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の他端に接続される容量素子と、
前記トンネル磁気抵抗素子の前記他端と接地電源との間に設けられ、制御電極が前記ワード線と接続される第１のＭＯＳトランジスタと、
前記マッチ線と前記接地電源との間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第２のＭＯＳトランジスタとを含む、連想記憶装置。
【請求項２】
前記連想記憶装置は、さらに、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルに対して磁化電流を供給するディジット線と、
データ書込み時に、前記ディジット線に前記磁化電流を供給する第２のドライバと、
データ書込み時に、前記サーチ線に書込みデータの値に応じた向きの書込電流を供給する第３のドライバとを備えた、請求項１記載の連想記憶装置。
【請求項３】
前記連想メモリセルは、さらに、
入力端子が前記トンネル磁気抵抗素子の他端に接続され、出力端子が前記第２のＭＯＳトランジスタの制御電極に接続されるインバータを含む、請求項１記載の連想記憶装置。
【請求項４】
前記連想記憶装置は、さらに、
各々が、前記複数のマッチ線の１つに対応して設けられる複数の補助配線を備え、
前記連想メモリセルは、さらに、
前記補助配線に接続される容量素子を含み、
各々が、最初に前記補助配線を正の電源電圧にプリチャージして、前記補助配線に接続される複数の容量素子に電荷を蓄積させ、その後、前記容量素子に蓄積された電荷を前記マッチ線に出力させ、その後、前記マッチ線と前記補助配線とを前記正の電源電圧にプリチャージする複数のプリチャージ回路とを備えた、請求項１記載の連想記憶装置。
【請求項５】
前記プリチャージ回路は、
前記正の電源電圧の電源と第１の内部ノードとの間に設けられ、制御電極に第１の制御信号を受ける第１のプリチャージ用ＭＯＳトランジスタと、
前記第１の内部ノードと第２の内部ノードとの間に設けられ、制御電極に第２の制御信号を受ける第２のプリチャージ用ＭＯＳトランジスタとを含み、
前記第１の内部ノードは、前記補助配線に接続され、前記第２の内部ノードは、前記マッチ線に接続され、
前記連想記憶装置は、さらに、
前記第２の制御信号を所定の時間間隔で活性化し、前記第２の制御信号の活性化後所定時間後に前記第１の制御信号を活性化させる制御回路を備える、請求項４記載の連想記憶装置。
【請求項６】
前記容量素子は、ソースとドレインが前記接地電源に接続されたＭＯＳトランジスタで構成される、請求項４記載の連想記憶装置。
【請求項７】
前記連想記憶装置は、さらに、
各々が、前記複数のサーチ線の１つに対応して設けられる複数の補助配線を備え、
前記連想メモリセルは、さらに、
前記補助配線に接続される容量素子を含み、
各々が、最初に前記補助配線を正の電源電圧にプリチャージして、前記補助配線に接続される複数の容量素子に電荷を蓄積させ、その後、前記容量素子に蓄積された電荷を前記サーチ線に出力させ、その後、前記サーチ線と前記補助配線とを前記正の電源電圧にプリチャージする複数のプリチャージ回路を備えた、請求項１記載の連想記憶装置。
【請求項８】
前記第１のドライバは、
前記正の電源電圧の電源と第１の内部ノードとの間に設けられ、制御電極に第１の制御信号を受けるプリチャージ用ＭＯＳトランジスタと、
前記第１の内部ノードと接地電源との間に設けられ、入力に第２の制御信号を受け、出力が前記サーチ線に接続されるインバータとを含み、
前記第１の内部ノードは、前記補助配線に接続され、
前記連想記憶装置は、さらに、
前記第２の制御信号を所定の時間間隔で活性化し、前記第２の制御信号の活性化後所定時間後に前記第１の制御信号を活性化させる制御回路を備える、請求項７記載の連想記憶装置。
【請求項９】
前記容量素子は、ソースとドレインが前記接地電源に接続されたＭＯＳトランジスタで構成される、請求項６記載の連想記憶装置。
【請求項１０】
記憶データと検索データとの一致または不一致の検出が可能な連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１および第２のマッチ線と、
各々が、前記第１のマッチ線の電圧または前記第２のマッチ線の電圧に応じて、前記メモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を表わす検索判定信号を出力する複数の判定回路と、
各々が、データ検索時に、前記メモリアレイ内の列に属する複数の連想メモリに検索データの値に応じた電圧を供給する複数のサーチ線と、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のワード線と、
前記検索データが所定の値のときに、所定の幅のワンショットパルスを前記サーチ線に出力する第１のドライバを備え、
前記連想メモリセルは、
一端が前記サーチ線に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の他端に接続される容量素子と、
前記トンネル磁気抵抗素子の前記他端と接地電源との間に設けられ、制御電極が前記ワード線と接続される第１のＭＯＳトランジスタと、
前記第１のマッチ線と第１の電源ノードとの間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第２のＭＯＳトランジスタとを含み、
前記第２のマッチ線と第２の電源ノードとの間に設けられ、制御電極が前記トンネル磁気抵抗素子の前記他端に生じた電圧を受ける第３のＭＯＳトランジスタとを含み、
前記判定回路は、前記第１の電源ノードと前記第２の電源ノードの電圧を交互に接地電圧とし、前記第１のマッチ線の電圧と前記第２のマッチ線の電圧を増幅し、増幅後の前記第１のマッチ線の電圧と前記第２のマッチ線の電圧を交互に選択して前記検索判定信号として出力する、連想記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１２−８９２０５（Ｐ２０１２−８９２０５Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３５５２２（Ｐ２０１０−２３５５２２）
【出願日】平成２２年１０月２０日（２０１０．１０．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２０日（２０１０．１０．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
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