集積回路装置及びその製造方法
【目的】 集積回路装置及びその製造方法に関し、絶縁膜をレジスト・プロセスから保護する為の保護膜を薄くしても、充分な保護が可能であるようにして耐圧低下を防止しようとする。
【構成】 シリコン半導体基板１の上に順に積層して形成されたゲート絶縁膜３及び該ゲート絶縁膜３を保護する為のアモルファス・シリコン（α−Ｓｉ）からなる保護膜８と、該アモルファス・シリコンからなる保護膜８並びに該ゲート絶縁膜３を貫通して該シリコン半導体基板１に達するコンタクト窓３Ａとを備えている。
【構成】 シリコン半導体基板１の上に順に積層して形成されたゲート絶縁膜３及び該ゲート絶縁膜３を保護する為のアモルファス・シリコン（α−Ｓｉ）からなる保護膜８と、該アモルファス・シリコンからなる保護膜８並びに該ゲート絶縁膜３を貫通して該シリコン半導体基板１に達するコンタクト窓３Ａとを備えている。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば、スタティック・ランダム・アクセス・メモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）などに於ける絶縁膜に形成するコンタクト・ホール近傍の構成、並びに、それを形成する技術を改善した集積回路装置及びその製造方法に関する。
【０００２】現在に至るまで、集積回路装置に於いては、その集積度を向上させる為に様々な工夫がなされてきた。例えば、前記したＳＲＡＭに於いても、高抵抗を負荷とする形式のものが多用されてきたのであるが、高集積化してメモリ・セル数が多くなると、消費電流が増加して様々な問題が発生する。そこで、そのような問題を解消することや半導体技術の進歩もあって、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を負荷とするＳＲＡＭが実現されている。
【０００３】然しながら、そのような新たに開発した集積回路装置に於いては、採用した新構成に起因して別の問題が発生することはしばしば経験されるところであり、本発明が対象としているコンタクト・ホールの形成技術もその一つであって、そのような問題を順次解消して新たな技術を熟成させてゆかねばならない。
【０００４】
【従来の技術】図３１乃至図３６は第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。
【０００５】図３１参照３１−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとする選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【０００６】図３２参照３２−（１）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【０００７】図３３参照３３−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
３３−（２）
エッチング・ガスをＣＨＦ3 とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、レジスト膜４をマスクとしてゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【０００８】図３４参照３４−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を剥離する。
３４−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、記号３Ａは電極コンタクト窓を、また、記号３Ｂはボイドを指示している。
【０００９】図３５参照３５−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
３５−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕として燐（Ｐ）の拡散を行う。尚、記号６は前記拡散で形成されたｎ+ −電極コンタクト領域を示している。
【００１０】図３６参照３６−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。ここで注意すべきは、下地にゲート絶縁膜３が存在していない部分の多結晶シリコン膜５、即ち、ｎ+ −電極コンタクト領域６上に在る多結晶シリコン膜５をエッチングする場合、この部分に於けるシリコン半導体基板１はオーバ・エッチングに依って凹所が形成されてしまう。従って、オーバ・エッチングの量を精密に制御する必要がある。この問題は、前記説明した第一の従来例では、それ程ではないが、次に説明する第二の従来例では極めて深刻になる。図３７乃至図４４は第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。尚、図３１乃至図３６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１１】図３７参照３７−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとするＬＯＣＯＳ法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【００１２】図３８参照３８−（１）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【００１３】図３９参照３９−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコンからなる保護膜７を形成する。
【００１４】図４０参照４０−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
４０−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （多結晶シリコン用）及びＣＨＦ3 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、レジスト膜４をマスクとして多結晶シリコンからなる保護膜７及びゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【００１５】図４１参照４１−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を剥離する。
４１−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。この場合、ゲート絶縁膜３の表面は、多結晶シリコンからなる保護膜７に依って保護されているから、第一の従来例のように、ゲート絶縁膜３にボイドを生じたりすることはなく、従って、その劣化を防止することができる。然しながら、図３０に記号（Ａ）で指示した保護膜厚さ対良品率の関係を表す線図から明らかなように、多結晶シリコンからなる保護膜を用いた場合、その厚さは４０〔ｎｍ〕以上は必要である。
【００１６】図４２参照４２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
４２−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕としてＰの拡散を行う。尚、記号６は前記拡散で形成された埋め込みコンタクトであるｎ+ −電極コンタクト領域を示している。
【００１７】図４３参照４３−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。この場合のエッチングは、ゲート電極５Ｇ及び多結晶シリコンからなる保護膜７の分を除去するように行うが、ｎ+ −電極コンタクト領域６上には多結晶シリコンからなる保護膜７は存在しないので、その分はシリコン半導体基板１が削られて、深い溝９が生成されてしまう。
【００１８】図４４参照４４−（１）
イオン注入法を適用することに依り、ゲート電極５Ｇ並びにフィールド絶縁膜２をマスクとし、Ａｓイオンの打ち込みを行ってｎ+ −ソース領域１０Ｓ、ｎ+ −ドレイン領域１０Ｄを形成する。然しながら、前記工程４３−（１）で説明したように、シリコン半導体基板１には深い溝９が生成されていて、その側面には不純物が注入されないことから、ｎ+ −電極コンタクト領域６及びｎ+ −ドレイン領域１０Ｄの接続は不充分なものとなってしまう。
【００１９】前記第一の従来の技術及び第二の従来の技術に依れば、電極コンタクト窓３Ａの形成、の面のみからすれば、確実に形成することが可能である為、現在、多用されている技術である。
【００２０】
【発明が解決しようとする課題】前記各従来の技術のうち、図３１乃至図３６について説明した第一の従来の技術に於いては、図３４に関する工程３４−（１）及び（２）で明らかにしたように、
【００２１】■ プラズマ・アッシング法でレジスト膜４を剥離する際、荷電粒子やイオンの衝突に依ってＳｉＯ2 からなるゲート絶縁膜３がダメージ（結晶欠陥）を受けたり、或いは、レジスト膜４からの重金属に依る汚染などが起こる。
【００２２】■ ■に関連し、電極コンタクト窓３Ａの開口後、多結晶シリコン膜５の成長前に自然酸化膜の除去を行う為にフッ化水素酸処理を行うと、局所的な増速エッチングが行われてボイド３Ｂなどが発生する。などの現象から、ゲート耐圧が低下する旨の問題がある。
【００２３】図３７乃至図４３について説明した第二の従来の技術に於いては、前記第一の従来の技術に於ける問題を解消しようとして開発されたものであって、図３９R>９に関する工程３９−（１）で明らかにしたように、予め、ゲート絶縁膜３上に多結晶シリコンからなる保護膜７を形成することで前記■及び■の問題を解消している。然しながら、このようにすると別な問題、例えば、
【００２４】（ａ） 図３０に示したように、多結晶シリコンからなる保護膜７の厚さが４０〔ｎｍ〕以下になると保護効果が失われるので、少なくともそれを越える厚さに形成しなければならないのであるが、その場合、ゲート電極５Ｇは多結晶シリコンからなる保護膜７の分だけ厚く形成され、従って、段差が大きくなることから、後の工程、例えば、ＴＦＴを加工する工程の実施が困難になり、半導体装置の微細化に大きな障害となる。
【００２５】（ｂ） 図４３及び図４４について説明したように、埋め込みコンタクトの場合には、シリコン半導体基板１に不所望の深い溝９が生成され、その結果、埋め込みコンタクトであるｎ+ −電極コンタクト領域６からｎ+ −ドレイン領域１０Ｄまでの接続抵抗が著しく上昇してしまう。シリコン半導体基板１に形成される不所望の深い溝９の深さは、（多結晶シリコンからなる保護膜７の厚さ＋オーバ・エッチング量）であって、多結晶シリコンからなる保護膜７が厚い程、シリコン半導体基板１がエッチングされる量は大きくなり、イオン注入され難い溝９の側面の長さが長くなって、ｎ+ −電極コンタクト領域６とｎ+ −ドレイン領域１０Ｄとの良好な接続は一層困難になる。などの問題が発生する。
【００２６】本発明は、絶縁薄膜をレジスト・プロセスから保護する為の保護膜を薄くしても、充分な保護が可能であるようにして耐圧低下を防止し、同時に、ゲート電極の段差を低減し、埋め込みコンタクトと転送トランジスタのドレイン領域との低抵抗接続を可能にしようとする。
【００２７】
【課題を解決するための手段】図１乃至図６は本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。尚、図３１乃至図４３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２８】図１参照１−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとするＬＯＣＯＳ法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【００２９】１−（２）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【００３０】図２参照２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコン（α−Ｓｉ）からなる保護膜８を形成する。
【００３１】図３参照３−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
３−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）及びＣＨＦ3 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、レジスト膜４をマスクとしてアモルファス・シリコンからなる保護膜８及びゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【００３２】図４参照４−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を除去する。
４−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、この場合、図２６乃至図３０R>０からも明らかなように、アモルファス・シリコンからなる保護膜８が機能を充分に果たすので、ゲート絶縁膜３の耐圧が劣化することはない。
【００３３】図５参照５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
５−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕としてＰの拡散を行う。尚、記号６は前記拡散で形成された埋め込みコンタクトであるｎ+ −電極コンタクト領域を示している。
【００３４】図６参照６−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。この際、従来の技術に依った場合と同様、シリコン半導体基板１には不所望の溝９が生成される。然しながら、本発明に於けるアモルファス・シリコンからなる保護膜８が、例えば、５〔ｎｍ〕と極めて薄いことから、不所望の溝９は浅く、深刻な問題にはならない。
【００３５】前記したようなことから、本発明に依る半導体装置及びその製造方法に於いては、（１）導電材料からなる部分（例えばシリコン半導体基板１１、第二の多結晶シリコン膜、第三の多結晶シリコン膜など）の上に順次積層形成された絶縁薄膜（例えばゲート絶縁膜１３、下側ゲート絶縁膜２４、上側ゲート絶縁膜３５など）及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜（例えば保護膜１４、保護膜２５、保護膜３６など）と、該アモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して該導電材料からなる部分に達するコンタクト・ホール（例えばコンタクト・ホール１３Ａ、コンタクト・ホール２４Ａ、コンタクト・ホール３５Ａなど）とを備えてなることを特徴とするか、或いは、
【００３６】（２）前記（１）に於いて、集積回路装置はスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がメモリ・セルに於ける駆動側トランジスタのゲート絶縁膜（例えばゲート絶縁膜１３）であることを特徴とするか、或いは、
【００３７】（３）前記（１）或いは（２）に於いて、集積回路装置はＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がＴＦＴのゲート絶縁膜（例えば下側ゲート絶縁膜２４）であることを特徴とするか、或いは、
【００３８】（４）前記（１）或いは（２）或いは（３）に於いて、集積回路装置は導電膜からなるゲート電極（例えば下側ゲート電極２２或いは２３及び上側ゲート電極３７或いは３８など）が半導体膜（例えば第三の多結晶シリコン膜）に生成されているチャネル領域（例えばチャネル領域３３）の上下に絶縁薄膜を介して形成されている二重ゲート構造ＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜が二重ゲート構造ＴＦＴの上側ゲート絶縁膜（例えば上側ゲート絶縁膜３５）であることを特徴とするか、或いは、
【００３９】（５）導電材料からなる部分（例えばシリコン半導体基板１１、第二の多結晶シリコン膜、第三の多結晶シリコン膜）の上に絶縁薄膜（例えばゲート絶縁膜１３、下側ゲート絶縁膜２４、上側ゲート絶縁膜３５など）及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜（例えば保護膜１４、保護膜２５、保護膜３６など）を順次積層形成する工程と、次いで、該アモルファス・シリコンからなる保護薄膜上に所要パターンの開口をもつレジスト膜（例えばレジスト膜１５など）を形成する工程と、次いで、該レジスト膜をマスクとして該保護薄膜及び該絶縁薄膜のエッチングを行ってコンタクト・ホール（例えばコンタクト・ホール１３Ａ、コンタクト・ホール２４Ａ、コンタクト・ホール３５Ａなど）を形成して該導電材料からなる部分の一部を表出させる工程と、次いで、該コンタクト・ホールを形成した際のマスクとして用いた該レジスト膜を除去する工程と、次いで、該コンタクト・ホール内に表出された該導電材料からなる部分の表面を清浄化する為のエッチング（例えばフッ化水素酸を用いたウエット・エッチング）を行う工程とが含まれてなることを特徴とする。
【００４０】
【作用】前記手段を採ることに依って、ゲート絶縁膜などの薄い絶縁膜を保護する為の保護膜をアモルファス・シリコンとすることで２〔ｎｍ〕程度にまで薄くすることが可能となり、従来の技術に於けるように、４０〔ｎｍ〕を越えるような多結晶シリコンからなる保護膜を用いる場合と比較すると、その段差を著しく少なくなるので、微細な集積回路装置を高い精度で歩留り良く製造するのに大きく貢献することができ、特に、ゲート絶縁膜が全部で三層も積層される構成になってしまう二重ゲート構造ＴＦＴを負荷とするＳＲＡＭなどを作成する場合には非常に有効である。
【００４１】
【実施例】図７乃至図１９は本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図、そして、図２０乃至図２５は同じ実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図をそれぞれ表し、以下、これ等の図を参照しつつ詳細に説明する。尚、図７乃至図１９の要部切断側面図は要部平面図である図２０に表されている線Ｘ−Ｘに沿う切断面を採ってある。
【００４２】図７参照７−（１）
シリコン半導体基板１１の活性領域上を覆うＳｉＯ2 からなるパッド膜並びにそのパッド膜に積層されたＳｉ3 Ｎ4 からなる耐酸化性マスク膜を利用する選択的熱酸化法を適用することに依って、ＳｉＯ2 からなる厚さ例えば４００〔ｎｍ〕のフィールド絶縁膜１２を形成する。
【００４３】７−（２）
パッド膜や耐酸化性マスク膜を除去して活性領域を表出させてから、熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ例えば１０〔ｎｍ〕のＳＲＡＭに於ける駆動側トランジスタのゲート絶縁膜１３を形成する。
７−（３）
ソース・ガスとしてＳｉ2 Ｈ6 を温度４５０〔℃〕で熱分解する減圧化学気相成長（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコン（α−Ｓｉ）からなる保護膜１４を形成する。
【００４４】図８参照８−（１）
リソグラフィ技術に於けるレジスト・プロセス、即ち、レジストの塗布、露光、現像を行って電極コンタクト窓形成予定部分に対応する開口１５Ａをもつレジスト膜１５を形成する。
８−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）及びＣＨＦ3 （ＳｉＯ2 ）用とするＲＩＥ法を適用することに依り、保護膜１４、ゲート絶縁膜１３の選択的エッチングを行って不純物拡散用を兼ねたコンタクト・ホール１３Ａを形成する。
【００４５】図９参照９−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜１５を除去する。
９−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程９−（１）及び９−（２）を経てもＳＲＡＭの駆動側トランジスタに於けるゲート絶縁膜１３に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００４６】９−（３）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕である第一の多結晶シリコン膜を形成する。
９−（４）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕としてＰの導入を行ってｎ+ −不純物領域１６を形成する。
【００４７】図１０及び図２０参照１０−（１）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第一の多結晶シリコン膜並びにアモルファス・シリコンからなる保護膜１４のエッチングを行って、メモリ・セルに於ける駆動側トランジスタのゲート電極１７並びに１８、ワード線ＷＬなどを形成する。
【００４８】１０−（２）
イオン注入法を適用することに依り、ドーズ量を例えば１×１０15〔cm-2〕とし、また、加速エネルギを３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −ソース領域１９及びｎ+ −ドレイン領域２０を形成する。
１０−（３）
第一の多結晶シリコン膜及びアモルファス・シリコンからなる保護膜１４をエッチングした際に用いたフォト・レジスト膜を除去する。
【００４９】図１１参照１１−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２１を形成する。
１１−（２）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、絶縁膜２１の選択的エッチングを行って、第一の多結晶シリコン膜（ゲート電極１７及び１８など）及びこの後に形成するＴＦＴの下側ゲート電極となるべき第二の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール２１Ａを形成する。
【００５０】図１２及び図２１参照１２−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕である第二の多結晶シリコン膜を形成する。
１２−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第二の多結晶シリコン膜にＰの導入を行う。
【００５１】１２−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用することに依って、第二の多結晶シリコン膜のパターニングを行ってＴＦＴの下側ゲート電極２２及び２３を形成する。尚、これらＴＦＴの下側ゲート電極２２及び２３は、第一の多結晶シリコン膜で形成された駆動側トランジスタのゲート電極１７或いは１８とコンタクトしていることは云うまでもない。
【００５２】図１３参照１３−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば２０〔ｎｍ〕のＳｉＯ2 からなるＴＦＴの下側ゲート絶縁膜２４を形成する。
１３−（２）
ソース・ガスをＳｉ2 Ｈ6 とするＬＰＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコンからなる保護膜２５を形成する。
【００５３】１３−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）とＣＨＦ3 （ＳｉＯ2 用）としたＲＩＥ法を適用することに依り、アモルファス・シリコンからなる保護膜２５及びＴＦＴの下側ゲート絶縁膜２４の選択的エッチングを行って、第二の多結晶シリコン膜（ＴＦＴの下側ゲート電極２２及び２３など）及びこの後に形成するＴＦＴのチャネル領域、ＴＦＴのソース領域及びドレイン領域、正側電源電圧ＶCC供給線などとなるべき第三の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール２４Ａを形成する。
【００５４】１３−（４）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依って、アモルファス・シリコンからなる保護膜２５及びＴＦＴの下側ゲート絶縁膜２４の選択的エッチングを行った際に用いたレジスト膜を除去する。
１３−（５）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程１３−（４）及び１３−（５）を経てもＴＦＴの下側ゲート絶縁膜２４に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００５５】図１４及び図２２参照１４−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕の第三の多結晶シリコン膜を形成する。
１４−（２）
リソグラフィ技術に於けるレジスト・プロセス及びイオン注入法を適用することに依り、第三の多結晶シリコン膜に於けるＴＦＴのソース領域とドレイン領域、正側電源電圧ＶCC供給線となるべき部分にのみ、ドーズ量を１×１０14〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕としてＢＦ2 イオンの打ち込みを行う。
【００５６】１４−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第三の多結晶シリコン膜のパターニングを行ってコンタクト部分２６及び２７、ＴＦＴのドレイン領域２８とソース領域２９とチャネル領域３０、ＴＦＴのドレイン領域３１とソース領域３２とチャネル領域３３、正側電源電圧ＶCC供給線３４を形成する。
【００５７】図１５参照１５−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕のＳｉＯ2 からなるＴＦＴの上側ゲート絶縁膜３５を形成する。
１５−（２）
ソース・ガスをＳｉ2 Ｈ6 とするＬＰＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコンからなる保護膜３６を形成する。
【００５８】１５−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）とＣＨＦ3 （ＳｉＯ2 用）としたＲＩＥ法を適用することに依り、アモルファス・シリコンからなる保護膜３６及びＴＦＴの上側ゲート絶縁膜３５の選択的エッチングを行って、第三の多結晶シリコン膜（コンタクト部分２６及び２７、ＴＦＴのソース領域２９、ＴＦＴのソース領域３２）及びこの後に形成するＴＦＴの上側ゲート電極となるべき第四の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール３５Ａを形成する。
【００５９】１５−（４）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依って、アモルファス・シリコンからなる保護膜３６及びＴＦＴの上側ゲート絶縁膜３５の選択的エッチングを行った際に用いたレジスト膜を除去する。
１５−（５）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程１５−（４）及び１５−（５）を経てもＴＦＴの上側ゲート絶縁膜３５に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００６０】図１６及び図２３参照１６−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の第四の多結晶シリコン膜を形成する。
１６−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第四の多結晶シリコン膜にＰの導入を行う。
【００６１】１６−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用することに依り、第四の多結晶シリコン膜のパターニングを行ってＴＦＴの上側ゲート電極３７並びに３８を形成する。尚、これ等の上側ゲート電極３７及び３８は実質的に第一の多結晶シリコン膜で形成された駆動側トランジスタのゲート電極１７或いは１８とコンタクトしていることは云うまでもない。
【００６２】図１７参照１７−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜３９を形成する。
【００６３】１７−（２）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、ＳｉＯ2 からなる絶縁膜３９、３５、２４、２１、１３の選択的エッチングを行ってソース領域及び接地線となるべき第五の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール３９Ａを形成する。尚、図には、ソース領域として記号１９で指示されたもののみが表されている。
【００６４】図１８及び図２４参照１８−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の第五の多結晶シリコン膜を形成する。
１８−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第五の多結晶シリコン膜にＰの導入を行う。
【００６５】１８−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第五の多結晶シリコン膜の選択的エッチングを行って接地線４０及び引き出し電極４１を形成する。
【００６６】図１９及び図２５参照１９−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００〔ｎｍ〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる絶縁膜を形成する。尚、図では、前記二層の絶縁膜を一体にして表してあり、これを絶縁膜４２とする。
１９−（２）
絶縁膜４２に於けるＢＰＳＧ膜の部分をリフローして平坦化する為の熱処理を行う。
【００６７】１９−（３）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、絶縁膜４２等の選択的エッチングを行ってビット線コンタクト・ホール４２Ａを形成する。
１９−（４）
スパッタリング法を適用することに依り、厚さ例えば１〔μｍ〕のＡｌ膜を形成し、これを通常のリソグラフィ技術を適用することで選択的にエッチングしてビット線ＢＬ及び／ＢＬを形成する。
【００６８】図７乃至図２５について説明した実施例では、ＳＲＡＭの駆動側トランジスタに於けるゲート絶縁膜、及び、ＴＦＴの下側ゲート絶縁膜、及び、ＴＦＴの上側ゲート絶縁膜と耐圧が半導体装置の特性に大きな影響を与える絶縁薄膜が三層に亙って存在することから、アモルファス・シリコンからなる保護膜も三層を必要としているのであるが、何れも５０〔ｎｍ〕程度にしてあり、極めて薄いもので済んでいる。因に、極限まで薄くした実験では、２０〔ｎｍ〕でも実用になるものが得られた。
【００６９】図２６乃至図２９は本発明を実施して作成した各種試料のゲート耐圧を測定した結果を表す線図であり、各図に於いては、縦軸に試験で破壊された試料の個数を、そして、横軸にゲート絶縁膜のブレイクダウン電圧をそれぞれ採ってある。尚、各図に見られるデータを得た試料は、アモルファス・シリコンからなる保護膜の厚さを異にするのみであり、当然のことながら、例えば、ゲート絶縁膜の厚さなど、その他の諸条件は全く同じである。また、図３０に於いて、記号（Ａ）で指示した線図は、前記測定結果をまとめ、ブレイクダウン電圧が６〔Ｖ〕以上である試料の割合（良品率）を保護膜の厚さに対して表したものであり、また、記号（Ｂ）で指示した線図は、比較の為、アモルファス・シリコンからなる保護膜をもたない試料のゲート耐圧を測定した結果を表している。
【００７０】図２６は保護膜の厚さが２〔ｎｍ〕の場合であって、全試料個数は６９個である。図２７は保護膜の厚さが５〔ｎｍ〕の場合であって、全試料個数は６９個である。図２８は保護膜の厚さが８〔ｎｍ〕の場合であって、全試料個数は６９個である。図２９は保護膜の厚さが１０〔ｎｍ〕の場合であって、全試料個数は６９個である。図３０の（Ａ）に依ると、多結晶シリコンからなる保護膜の場合には、厚さが４０〔ｎｍ〕以下で良品率が急激に減少すること、然しながら、本発明に依るアモルファス・シリコンからなる保護膜の場合には、多結晶シリコンからなる保護膜の場合と比較し、実に１／２０以上薄くしても充分に効果があるのは明らかである。また、図３０の（Ｂ）は保護膜の厚さが０〔ｎｍ〕の場合であって、全試料個数は６８個である。
【００７１】図３０から明らかな通り、ここで試験した試料、従って、図２６乃至図３０のデータを得た試料は、ゲート絶縁膜のままでは、始めから不良品になってしまう程度のものであり、本発明に依った場合、多大な効果が得られることを明瞭に看取できよう。
【００７２】
【発明の効果】本発明に依る半導体装置及びその製造方法に於いては、導電材料からなる部分の上に絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜を順次積層形成して、そのアモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して導電材料からなる部分に達するコンタクト・ホールを形成する。
【００７３】前記構成を採ることに依って、ゲート絶縁膜などの薄い絶縁膜を保護する為の保護膜をアモルファス・シリコンとすることで２〔ｎｍ〕程度にまで薄くすることが可能となり、従来の技術に於けるように、４０〔ｎｍ〕を越えるような多結晶シリコンからなる保護膜を用いる場合と比較すると、その段差を著しく少なくなるので、微細な集積回路装置を高い精度で歩留り良く製造するのに大きく貢献することができ、特に、ゲート絶縁膜が全部で三層も積層される構成になってしまう二重ゲート構造ＴＦＴを負荷とするＳＲＡＭなどを作成する場合には非常に有効である。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図２】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図５】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図６】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図９】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１０】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１１】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１２】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１３】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１４】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１５】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１６】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１７】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１８】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１９】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図２０】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２１】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２２】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２３】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２４】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２５】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２６】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２７】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２８】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２９】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図３０】本発明を実施して作成した各種試料の保護膜厚さ対良品率の関係並びにアモルファス・シリコンからなる保護膜をもたない試料のゲート耐圧を測定した結果のそれぞれを表す線図である。
【図３１】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３２】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３３】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３４】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３５】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３６】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３７】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３８】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３９】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４０】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４１】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４２】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４３】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４４】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【符号の説明】
１１ シリコン半導体基板
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１３Ａ コンタクト・ホール
１４ アモルファス・シリコンからなる保護膜
１５ レジスト膜
１５Ａ 開口
１６ ｎ+ −電極コンタクト領域
１７ ゲート電極
１８ ゲート電極
ＷＬ ワード線
１９ ｎ+ −ソース領域
２０ ｎ+ −ドレイン領域
２１ 絶縁膜
２１Ａ コンタクト・ホール
２２ ＴＦＴの下側ゲート電極
２３ ＴＦＴの下側ゲート電極
２４ ＴＦＴの下側ゲート絶縁膜
２４Ａ コンタクト・ホール
２５ アモルファス・シリコンからなる保護膜
２６ コンタクト部分
２７ コンタクト部分
２８ ＴＦＴのドレイン領域
２９ ＴＦＴのソース領域
３０ ＴＦＴのチャネル領域
３１ ＴＦＴのドレイン領域
３２ ＴＦＴのソース領域
３３ ＴＦＴのチャネル領域
３４ 正側電源電圧ＶCC供給線
３５ ＴＦＴの上側ゲート絶縁膜
３５Ａ コンタクト・ホール
３６ アモルファス・シリコンからなる保護膜
３７ ＴＦＴの上側ゲート電極
３８ ＴＦＴの上側ゲート電極
３９ 絶縁膜
３９Ａ コンタクト・ホール
４０ 接地線
４１ 引き出し電極
４２ ＳｉＯ2 及びＢＰＳＧからなる絶縁膜
４２Ａ コンタクト・ホール
ＢＬ ビット線
／ＢＬ ビット線
【０００１】
【産業上の利用分野】本発明は、例えば、スタティック・ランダム・アクセス・メモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）などに於ける絶縁膜に形成するコンタクト・ホール近傍の構成、並びに、それを形成する技術を改善した集積回路装置及びその製造方法に関する。
【０００２】現在に至るまで、集積回路装置に於いては、その集積度を向上させる為に様々な工夫がなされてきた。例えば、前記したＳＲＡＭに於いても、高抵抗を負荷とする形式のものが多用されてきたのであるが、高集積化してメモリ・セル数が多くなると、消費電流が増加して様々な問題が発生する。そこで、そのような問題を解消することや半導体技術の進歩もあって、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を負荷とするＳＲＡＭが実現されている。
【０００３】然しながら、そのような新たに開発した集積回路装置に於いては、採用した新構成に起因して別の問題が発生することはしばしば経験されるところであり、本発明が対象としているコンタクト・ホールの形成技術もその一つであって、そのような問題を順次解消して新たな技術を熟成させてゆかねばならない。
【０００４】
【従来の技術】図３１乃至図３６は第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。
【０００５】図３１参照３１−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとする選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【０００６】図３２参照３２−（１）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【０００７】図３３参照３３−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
３３−（２）
エッチング・ガスをＣＨＦ3 とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、レジスト膜４をマスクとしてゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【０００８】図３４参照３４−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を剥離する。
３４−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、記号３Ａは電極コンタクト窓を、また、記号３Ｂはボイドを指示している。
【０００９】図３５参照３５−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
３５−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕として燐（Ｐ）の拡散を行う。尚、記号６は前記拡散で形成されたｎ+ −電極コンタクト領域を示している。
【００１０】図３６参照３６−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。ここで注意すべきは、下地にゲート絶縁膜３が存在していない部分の多結晶シリコン膜５、即ち、ｎ+ −電極コンタクト領域６上に在る多結晶シリコン膜５をエッチングする場合、この部分に於けるシリコン半導体基板１はオーバ・エッチングに依って凹所が形成されてしまう。従って、オーバ・エッチングの量を精密に制御する必要がある。この問題は、前記説明した第一の従来例では、それ程ではないが、次に説明する第二の従来例では極めて深刻になる。図３７乃至図４４は第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。尚、図３１乃至図３６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１１】図３７参照３７−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとするＬＯＣＯＳ法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【００１２】図３８参照３８−（１）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【００１３】図３９参照３９−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコンからなる保護膜７を形成する。
【００１４】図４０参照４０−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
４０−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （多結晶シリコン用）及びＣＨＦ3 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、レジスト膜４をマスクとして多結晶シリコンからなる保護膜７及びゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【００１５】図４１参照４１−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を剥離する。
４１−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。この場合、ゲート絶縁膜３の表面は、多結晶シリコンからなる保護膜７に依って保護されているから、第一の従来例のように、ゲート絶縁膜３にボイドを生じたりすることはなく、従って、その劣化を防止することができる。然しながら、図３０に記号（Ａ）で指示した保護膜厚さ対良品率の関係を表す線図から明らかなように、多結晶シリコンからなる保護膜を用いた場合、その厚さは４０〔ｎｍ〕以上は必要である。
【００１６】図４２参照４２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
４２−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕としてＰの拡散を行う。尚、記号６は前記拡散で形成された埋め込みコンタクトであるｎ+ −電極コンタクト領域を示している。
【００１７】図４３参照４３−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。この場合のエッチングは、ゲート電極５Ｇ及び多結晶シリコンからなる保護膜７の分を除去するように行うが、ｎ+ −電極コンタクト領域６上には多結晶シリコンからなる保護膜７は存在しないので、その分はシリコン半導体基板１が削られて、深い溝９が生成されてしまう。
【００１８】図４４参照４４−（１）
イオン注入法を適用することに依り、ゲート電極５Ｇ並びにフィールド絶縁膜２をマスクとし、Ａｓイオンの打ち込みを行ってｎ+ −ソース領域１０Ｓ、ｎ+ −ドレイン領域１０Ｄを形成する。然しながら、前記工程４３−（１）で説明したように、シリコン半導体基板１には深い溝９が生成されていて、その側面には不純物が注入されないことから、ｎ+ −電極コンタクト領域６及びｎ+ −ドレイン領域１０Ｄの接続は不充分なものとなってしまう。
【００１９】前記第一の従来の技術及び第二の従来の技術に依れば、電極コンタクト窓３Ａの形成、の面のみからすれば、確実に形成することが可能である為、現在、多用されている技術である。
【００２０】
【発明が解決しようとする課題】前記各従来の技術のうち、図３１乃至図３６について説明した第一の従来の技術に於いては、図３４に関する工程３４−（１）及び（２）で明らかにしたように、
【００２１】
【００２２】
【００２３】図３７乃至図４３について説明した第二の従来の技術に於いては、前記第一の従来の技術に於ける問題を解消しようとして開発されたものであって、図３９R>９に関する工程３９−（１）で明らかにしたように、予め、ゲート絶縁膜３上に多結晶シリコンからなる保護膜７を形成することで前記
【００２４】（ａ） 図３０に示したように、多結晶シリコンからなる保護膜７の厚さが４０〔ｎｍ〕以下になると保護効果が失われるので、少なくともそれを越える厚さに形成しなければならないのであるが、その場合、ゲート電極５Ｇは多結晶シリコンからなる保護膜７の分だけ厚く形成され、従って、段差が大きくなることから、後の工程、例えば、ＴＦＴを加工する工程の実施が困難になり、半導体装置の微細化に大きな障害となる。
【００２５】（ｂ） 図４３及び図４４について説明したように、埋め込みコンタクトの場合には、シリコン半導体基板１に不所望の深い溝９が生成され、その結果、埋め込みコンタクトであるｎ+ −電極コンタクト領域６からｎ+ −ドレイン領域１０Ｄまでの接続抵抗が著しく上昇してしまう。シリコン半導体基板１に形成される不所望の深い溝９の深さは、（多結晶シリコンからなる保護膜７の厚さ＋オーバ・エッチング量）であって、多結晶シリコンからなる保護膜７が厚い程、シリコン半導体基板１がエッチングされる量は大きくなり、イオン注入され難い溝９の側面の長さが長くなって、ｎ+ −電極コンタクト領域６とｎ+ −ドレイン領域１０Ｄとの良好な接続は一層困難になる。などの問題が発生する。
【００２６】本発明は、絶縁薄膜をレジスト・プロセスから保護する為の保護膜を薄くしても、充分な保護が可能であるようにして耐圧低下を防止し、同時に、ゲート電極の段差を低減し、埋め込みコンタクトと転送トランジスタのドレイン領域との低抵抗接続を可能にしようとする。
【００２７】
【課題を解決するための手段】図１乃至図６は本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図を表し、以下、これ等の図を参照しつつ説明する。尚、図３１乃至図４３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２８】図１参照１−（１）
シリコン半導体基板１の活性領域生成予定部分上を覆うように選択的に形成したパッドＳｉＯ2 膜並びにＳｉ3 Ｎ4 膜をマスクとするＬＯＣＯＳ法を適用することに依り、厚さが例えば４００〔ｎｍ〕のフィールド絶縁膜２を形成する。
【００２９】１−（２）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３を形成する。
【００３０】図２参照２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコン（α−Ｓｉ）からなる保護膜８を形成する。
【００３１】図３参照３−（１）
リソグラフィ技術のレジスト・プロセスを適用することに依り、コンタクト窓形成予定部分に開口４Ａをもつレジスト膜４を形成する。
３−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）及びＣＨＦ3 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、レジスト膜４をマスクとしてアモルファス・シリコンからなる保護膜８及びゲート絶縁膜３のエッチングを行ってコンタクト窓３Ａを形成する。
【００３２】図４参照４−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜４を除去する。
４−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、この場合、図２６乃至図３０R>０からも明らかなように、アモルファス・シリコンからなる保護膜８が機能を充分に果たすので、ゲート絶縁膜３の耐圧が劣化することはない。
【００３３】図５参照５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜５を成長させる。
５−（２）
気相拡散法を適用することに依り、濃度を例えば１×１０21〔cm-3〕としてＰの拡散を行う。尚、記号６は前記拡散で形成された埋め込みコンタクトであるｎ+ −電極コンタクト領域を示している。
【００３４】図６参照６−（１）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、多結晶シリコン膜５のエッチングを行ってゲート電極５Ｇを形成する。この際、従来の技術に依った場合と同様、シリコン半導体基板１には不所望の溝９が生成される。然しながら、本発明に於けるアモルファス・シリコンからなる保護膜８が、例えば、５〔ｎｍ〕と極めて薄いことから、不所望の溝９は浅く、深刻な問題にはならない。
【００３５】前記したようなことから、本発明に依る半導体装置及びその製造方法に於いては、（１）導電材料からなる部分（例えばシリコン半導体基板１１、第二の多結晶シリコン膜、第三の多結晶シリコン膜など）の上に順次積層形成された絶縁薄膜（例えばゲート絶縁膜１３、下側ゲート絶縁膜２４、上側ゲート絶縁膜３５など）及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜（例えば保護膜１４、保護膜２５、保護膜３６など）と、該アモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して該導電材料からなる部分に達するコンタクト・ホール（例えばコンタクト・ホール１３Ａ、コンタクト・ホール２４Ａ、コンタクト・ホール３５Ａなど）とを備えてなることを特徴とするか、或いは、
【００３６】（２）前記（１）に於いて、集積回路装置はスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がメモリ・セルに於ける駆動側トランジスタのゲート絶縁膜（例えばゲート絶縁膜１３）であることを特徴とするか、或いは、
【００３７】（３）前記（１）或いは（２）に於いて、集積回路装置はＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がＴＦＴのゲート絶縁膜（例えば下側ゲート絶縁膜２４）であることを特徴とするか、或いは、
【００３８】（４）前記（１）或いは（２）或いは（３）に於いて、集積回路装置は導電膜からなるゲート電極（例えば下側ゲート電極２２或いは２３及び上側ゲート電極３７或いは３８など）が半導体膜（例えば第三の多結晶シリコン膜）に生成されているチャネル領域（例えばチャネル領域３３）の上下に絶縁薄膜を介して形成されている二重ゲート構造ＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜が二重ゲート構造ＴＦＴの上側ゲート絶縁膜（例えば上側ゲート絶縁膜３５）であることを特徴とするか、或いは、
【００３９】（５）導電材料からなる部分（例えばシリコン半導体基板１１、第二の多結晶シリコン膜、第三の多結晶シリコン膜）の上に絶縁薄膜（例えばゲート絶縁膜１３、下側ゲート絶縁膜２４、上側ゲート絶縁膜３５など）及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜（例えば保護膜１４、保護膜２５、保護膜３６など）を順次積層形成する工程と、次いで、該アモルファス・シリコンからなる保護薄膜上に所要パターンの開口をもつレジスト膜（例えばレジスト膜１５など）を形成する工程と、次いで、該レジスト膜をマスクとして該保護薄膜及び該絶縁薄膜のエッチングを行ってコンタクト・ホール（例えばコンタクト・ホール１３Ａ、コンタクト・ホール２４Ａ、コンタクト・ホール３５Ａなど）を形成して該導電材料からなる部分の一部を表出させる工程と、次いで、該コンタクト・ホールを形成した際のマスクとして用いた該レジスト膜を除去する工程と、次いで、該コンタクト・ホール内に表出された該導電材料からなる部分の表面を清浄化する為のエッチング（例えばフッ化水素酸を用いたウエット・エッチング）を行う工程とが含まれてなることを特徴とする。
【００４０】
【作用】前記手段を採ることに依って、ゲート絶縁膜などの薄い絶縁膜を保護する為の保護膜をアモルファス・シリコンとすることで２〔ｎｍ〕程度にまで薄くすることが可能となり、従来の技術に於けるように、４０〔ｎｍ〕を越えるような多結晶シリコンからなる保護膜を用いる場合と比較すると、その段差を著しく少なくなるので、微細な集積回路装置を高い精度で歩留り良く製造するのに大きく貢献することができ、特に、ゲート絶縁膜が全部で三層も積層される構成になってしまう二重ゲート構造ＴＦＴを負荷とするＳＲＡＭなどを作成する場合には非常に有効である。
【００４１】
【実施例】図７乃至図１９は本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図、そして、図２０乃至図２５は同じ実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図をそれぞれ表し、以下、これ等の図を参照しつつ詳細に説明する。尚、図７乃至図１９の要部切断側面図は要部平面図である図２０に表されている線Ｘ−Ｘに沿う切断面を採ってある。
【００４２】図７参照７−（１）
シリコン半導体基板１１の活性領域上を覆うＳｉＯ2 からなるパッド膜並びにそのパッド膜に積層されたＳｉ3 Ｎ4 からなる耐酸化性マスク膜を利用する選択的熱酸化法を適用することに依って、ＳｉＯ2 からなる厚さ例えば４００〔ｎｍ〕のフィールド絶縁膜１２を形成する。
【００４３】７−（２）
パッド膜や耐酸化性マスク膜を除去して活性領域を表出させてから、熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ例えば１０〔ｎｍ〕のＳＲＡＭに於ける駆動側トランジスタのゲート絶縁膜１３を形成する。
７−（３）
ソース・ガスとしてＳｉ2 Ｈ6 を温度４５０〔℃〕で熱分解する減圧化学気相成長（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコン（α−Ｓｉ）からなる保護膜１４を形成する。
【００４４】図８参照８−（１）
リソグラフィ技術に於けるレジスト・プロセス、即ち、レジストの塗布、露光、現像を行って電極コンタクト窓形成予定部分に対応する開口１５Ａをもつレジスト膜１５を形成する。
８−（２）
エッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）及びＣＨＦ3 （ＳｉＯ2 ）用とするＲＩＥ法を適用することに依り、保護膜１４、ゲート絶縁膜１３の選択的エッチングを行って不純物拡散用を兼ねたコンタクト・ホール１３Ａを形成する。
【００４５】図９参照９−（１）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依ってレジスト膜１５を除去する。
９−（２）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程９−（１）及び９−（２）を経てもＳＲＡＭの駆動側トランジスタに於けるゲート絶縁膜１３に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００４６】９−（３）
ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕である第一の多結晶シリコン膜を形成する。
９−（４）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕としてＰの導入を行ってｎ+ −不純物領域１６を形成する。
【００４７】図１０及び図２０参照１０−（１）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第一の多結晶シリコン膜並びにアモルファス・シリコンからなる保護膜１４のエッチングを行って、メモリ・セルに於ける駆動側トランジスタのゲート電極１７並びに１８、ワード線ＷＬなどを形成する。
【００４８】１０−（２）
イオン注入法を適用することに依り、ドーズ量を例えば１×１０15〔cm-2〕とし、また、加速エネルギを３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −ソース領域１９及びｎ+ −ドレイン領域２０を形成する。
１０−（３）
第一の多結晶シリコン膜及びアモルファス・シリコンからなる保護膜１４をエッチングした際に用いたフォト・レジスト膜を除去する。
【００４９】図１１参照１１−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２１を形成する。
１１−（２）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、絶縁膜２１の選択的エッチングを行って、第一の多結晶シリコン膜（ゲート電極１７及び１８など）及びこの後に形成するＴＦＴの下側ゲート電極となるべき第二の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール２１Ａを形成する。
【００５０】図１２及び図２１参照１２−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕である第二の多結晶シリコン膜を形成する。
１２−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第二の多結晶シリコン膜にＰの導入を行う。
【００５１】１２−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用することに依って、第二の多結晶シリコン膜のパターニングを行ってＴＦＴの下側ゲート電極２２及び２３を形成する。尚、これらＴＦＴの下側ゲート電極２２及び２３は、第一の多結晶シリコン膜で形成された駆動側トランジスタのゲート電極１７或いは１８とコンタクトしていることは云うまでもない。
【００５２】図１３参照１３−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば２０〔ｎｍ〕のＳｉＯ2 からなるＴＦＴの下側ゲート絶縁膜２４を形成する。
１３−（２）
ソース・ガスをＳｉ2 Ｈ6 とするＬＰＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコンからなる保護膜２５を形成する。
【００５３】１３−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）とＣＨＦ3 （ＳｉＯ2 用）としたＲＩＥ法を適用することに依り、アモルファス・シリコンからなる保護膜２５及びＴＦＴの下側ゲート絶縁膜２４の選択的エッチングを行って、第二の多結晶シリコン膜（ＴＦＴの下側ゲート電極２２及び２３など）及びこの後に形成するＴＦＴのチャネル領域、ＴＦＴのソース領域及びドレイン領域、正側電源電圧ＶCC供給線などとなるべき第三の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール２４Ａを形成する。
【００５４】１３−（４）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依って、アモルファス・シリコンからなる保護膜２５及びＴＦＴの下側ゲート絶縁膜２４の選択的エッチングを行った際に用いたレジスト膜を除去する。
１３−（５）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程１３−（４）及び１３−（５）を経てもＴＦＴの下側ゲート絶縁膜２４に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００５５】図１４及び図２２参照１４−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕の第三の多結晶シリコン膜を形成する。
１４−（２）
リソグラフィ技術に於けるレジスト・プロセス及びイオン注入法を適用することに依り、第三の多結晶シリコン膜に於けるＴＦＴのソース領域とドレイン領域、正側電源電圧ＶCC供給線となるべき部分にのみ、ドーズ量を１×１０14〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕としてＢＦ2 イオンの打ち込みを行う。
【００５６】１４−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第三の多結晶シリコン膜のパターニングを行ってコンタクト部分２６及び２７、ＴＦＴのドレイン領域２８とソース領域２９とチャネル領域３０、ＴＦＴのドレイン領域３１とソース領域３２とチャネル領域３３、正側電源電圧ＶCC供給線３４を形成する。
【００５７】図１５参照１５−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕のＳｉＯ2 からなるＴＦＴの上側ゲート絶縁膜３５を形成する。
１５−（２）
ソース・ガスをＳｉ2 Ｈ6 とするＬＰＣＶＤ法を適用することに依り、厚さ例えば５〔ｎｍ〕のアモルファス・シリコンからなる保護膜３６を形成する。
【００５８】１５−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 （アモルファス・シリコン用）とＣＨＦ3 （ＳｉＯ2 用）としたＲＩＥ法を適用することに依り、アモルファス・シリコンからなる保護膜３６及びＴＦＴの上側ゲート絶縁膜３５の選択的エッチングを行って、第三の多結晶シリコン膜（コンタクト部分２６及び２７、ＴＦＴのソース領域２９、ＴＦＴのソース領域３２）及びこの後に形成するＴＦＴの上側ゲート電極となるべき第四の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール３５Ａを形成する。
【００５９】１５−（４）
Ｏ2 ガスを用いたプラズマ・アッシング法を適用することに依って、アモルファス・シリコンからなる保護膜３６及びＴＦＴの上側ゲート絶縁膜３５の選択的エッチングを行った際に用いたレジスト膜を除去する。
１５−（５）
フッ化水素酸液中に浸漬して多結晶シリコン膜を成長させる為の前処理を行う。尚、工程１５−（４）及び１５−（５）を経てもＴＦＴの上側ゲート絶縁膜３５に欠陥が生成されることはなく、ゲート耐圧の低下は皆無である。
【００６０】図１６及び図２３参照１６−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の第四の多結晶シリコン膜を形成する。
１６−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第四の多結晶シリコン膜にＰの導入を行う。
【００６１】１６−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用することに依り、第四の多結晶シリコン膜のパターニングを行ってＴＦＴの上側ゲート電極３７並びに３８を形成する。尚、これ等の上側ゲート電極３７及び３８は実質的に第一の多結晶シリコン膜で形成された駆動側トランジスタのゲート電極１７或いは１８とコンタクトしていることは云うまでもない。
【００６２】図１７参照１７−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜３９を形成する。
【００６３】１７−（２）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、ＳｉＯ2 からなる絶縁膜３９、３５、２４、２１、１３の選択的エッチングを行ってソース領域及び接地線となるべき第五の多結晶シリコン膜をコンタクトさせる為のコンタクト・ホール３９Ａを形成する。尚、図には、ソース領域として記号１９で指示されたもののみが表されている。
【００６４】図１８及び図２４参照１８−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎｍ〕の第五の多結晶シリコン膜を形成する。
１８−（２）
気相拡散法を適用することに依り、不純物濃度を例えば１×１０21〔cm-3〕として第五の多結晶シリコン膜にＰの導入を行う。
【００６５】１８−（３）
リソグラフィ技術に於けるレジスト・プロセス並びにエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用することに依り、第五の多結晶シリコン膜の選択的エッチングを行って接地線４０及び引き出し電極４１を形成する。
【００６６】図１９及び図２５参照１９−（１）
ＬＰＣＶＤ法を適用することに依り、厚さ例えば５０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００〔ｎｍ〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる絶縁膜を形成する。尚、図では、前記二層の絶縁膜を一体にして表してあり、これを絶縁膜４２とする。
１９−（２）
絶縁膜４２に於けるＢＰＳＧ膜の部分をリフローして平坦化する為の熱処理を行う。
【００６７】１９−（３）
リソグラフィ技術に於けるレジスト・プロセス及びエッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用することに依り、絶縁膜４２等の選択的エッチングを行ってビット線コンタクト・ホール４２Ａを形成する。
１９−（４）
スパッタリング法を適用することに依り、厚さ例えば１〔μｍ〕のＡｌ膜を形成し、これを通常のリソグラフィ技術を適用することで選択的にエッチングしてビット線ＢＬ及び／ＢＬを形成する。
【００６８】図７乃至図２５について説明した実施例では、ＳＲＡＭの駆動側トランジスタに於けるゲート絶縁膜、及び、ＴＦＴの下側ゲート絶縁膜、及び、ＴＦＴの上側ゲート絶縁膜と耐圧が半導体装置の特性に大きな影響を与える絶縁薄膜が三層に亙って存在することから、アモルファス・シリコンからなる保護膜も三層を必要としているのであるが、何れも５０〔ｎｍ〕程度にしてあり、極めて薄いもので済んでいる。因に、極限まで薄くした実験では、２０〔ｎｍ〕でも実用になるものが得られた。
【００６９】図２６乃至図２９は本発明を実施して作成した各種試料のゲート耐圧を測定した結果を表す線図であり、各図に於いては、縦軸に試験で破壊された試料の個数を、そして、横軸にゲート絶縁膜のブレイクダウン電圧をそれぞれ採ってある。尚、各図に見られるデータを得た試料は、アモルファス・シリコンからなる保護膜の厚さを異にするのみであり、当然のことながら、例えば、ゲート絶縁膜の厚さなど、その他の諸条件は全く同じである。また、図３０に於いて、記号（Ａ）で指示した線図は、前記測定結果をまとめ、ブレイクダウン電圧が６〔Ｖ〕以上である試料の割合（良品率）を保護膜の厚さに対して表したものであり、また、記号（Ｂ）で指示した線図は、比較の為、アモルファス・シリコンからなる保護膜をもたない試料のゲート耐圧を測定した結果を表している。
【００７０】図２６は保護膜の厚さが２〔ｎｍ〕の場合であって、全試料個数は６９個である。図２７は保護膜の厚さが５〔ｎｍ〕の場合であって、全試料個数は６９個である。図２８は保護膜の厚さが８〔ｎｍ〕の場合であって、全試料個数は６９個である。図２９は保護膜の厚さが１０〔ｎｍ〕の場合であって、全試料個数は６９個である。図３０の（Ａ）に依ると、多結晶シリコンからなる保護膜の場合には、厚さが４０〔ｎｍ〕以下で良品率が急激に減少すること、然しながら、本発明に依るアモルファス・シリコンからなる保護膜の場合には、多結晶シリコンからなる保護膜の場合と比較し、実に１／２０以上薄くしても充分に効果があるのは明らかである。また、図３０の（Ｂ）は保護膜の厚さが０〔ｎｍ〕の場合であって、全試料個数は６８個である。
【００７１】図３０から明らかな通り、ここで試験した試料、従って、図２６乃至図３０のデータを得た試料は、ゲート絶縁膜のままでは、始めから不良品になってしまう程度のものであり、本発明に依った場合、多大な効果が得られることを明瞭に看取できよう。
【００７２】
【発明の効果】本発明に依る半導体装置及びその製造方法に於いては、導電材料からなる部分の上に絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜を順次積層形成して、そのアモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して導電材料からなる部分に達するコンタクト・ホールを形成する。
【００７３】前記構成を採ることに依って、ゲート絶縁膜などの薄い絶縁膜を保護する為の保護膜をアモルファス・シリコンとすることで２〔ｎｍ〕程度にまで薄くすることが可能となり、従来の技術に於けるように、４０〔ｎｍ〕を越えるような多結晶シリコンからなる保護膜を用いる場合と比較すると、その段差を著しく少なくなるので、微細な集積回路装置を高い精度で歩留り良く製造するのに大きく貢献することができ、特に、ゲート絶縁膜が全部で三層も積層される構成になってしまう二重ゲート構造ＴＦＴを負荷とするＳＲＡＭなどを作成する場合には非常に有効である。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図２】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図５】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図６】本発明の原理を説明する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図９】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１０】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１１】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１２】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１３】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１４】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１５】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１６】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１７】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１８】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１９】本発明一実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図２０】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２１】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２２】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２３】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２４】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２５】実施例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２６】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２７】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２８】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図２９】本発明を実施して作成した試料に於けるゲート耐圧を測定した結果を表す線図である。
【図３０】本発明を実施して作成した各種試料の保護膜厚さ対良品率の関係並びにアモルファス・シリコンからなる保護膜をもたない試料のゲート耐圧を測定した結果のそれぞれを表す線図である。
【図３１】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３２】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３３】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３４】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３５】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３６】第一の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３７】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３８】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図３９】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４０】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４１】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４２】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４３】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【図４４】第二の従来の技術を解説する為の工程要所に於ける集積回路装置の要部切断側面図である。
【符号の説明】
１１ シリコン半導体基板
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１３Ａ コンタクト・ホール
１４ アモルファス・シリコンからなる保護膜
１５ レジスト膜
１５Ａ 開口
１６ ｎ+ −電極コンタクト領域
１７ ゲート電極
１８ ゲート電極
ＷＬ ワード線
１９ ｎ+ −ソース領域
２０ ｎ+ −ドレイン領域
２１ 絶縁膜
２１Ａ コンタクト・ホール
２２ ＴＦＴの下側ゲート電極
２３ ＴＦＴの下側ゲート電極
２４ ＴＦＴの下側ゲート絶縁膜
２４Ａ コンタクト・ホール
２５ アモルファス・シリコンからなる保護膜
２６ コンタクト部分
２７ コンタクト部分
２８ ＴＦＴのドレイン領域
２９ ＴＦＴのソース領域
３０ ＴＦＴのチャネル領域
３１ ＴＦＴのドレイン領域
３２ ＴＦＴのソース領域
３３ ＴＦＴのチャネル領域
３４ 正側電源電圧ＶCC供給線
３５ ＴＦＴの上側ゲート絶縁膜
３５Ａ コンタクト・ホール
３６ アモルファス・シリコンからなる保護膜
３７ ＴＦＴの上側ゲート電極
３８ ＴＦＴの上側ゲート電極
３９ 絶縁膜
３９Ａ コンタクト・ホール
４０ 接地線
４１ 引き出し電極
４２ ＳｉＯ2 及びＢＰＳＧからなる絶縁膜
４２Ａ コンタクト・ホール
ＢＬ ビット線
／ＢＬ ビット線
【特許請求の範囲】
【請求項１】導電材料からなる部分の上に順次積層形成された絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜と、該アモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して該導電材料からなる部分に達するコンタクト・ホールとを備えてなることを特徴とする集積回路装置。
【請求項２】集積回路装置はスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がメモリ・セルに於ける駆動側トランジスタのゲート絶縁膜であることを特徴とする請求項１記載の集積回路装置。
【請求項３】集積回路装置はＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がＴＦＴのゲート絶縁膜であることを特徴とする請求項１或いは２記載の集積回路装置。
【請求項４】集積回路装置は導電膜からなるゲート電極が半導体膜に生成されているチャネル領域の上下に絶縁薄膜を介して形成されている二重ゲート構造ＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜が二重ゲート構造ＴＦＴの上側ゲート絶縁膜であることを特徴とする請求項１或いは２或いは３記載の集積回路装置。
【請求項５】導電材料からなる部分の上に絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜を順次積層形成する工程と、次いで、該アモルファス・シリコンからなる保護薄膜上に所要パターンの開口をもつレジスト膜を形成する工程と、次いで、該レジスト膜をマスクとして該保護薄膜及び該絶縁薄膜のエッチングを行ってコンタクト・ホールを形成して該導電材料からなる部分の一部を表出させる工程と、次いで、該コンタクト・ホールを形成した際のマスクとして用いた該レジスト膜を除去する工程と、次いで、該コンタクト・ホール内に表出された該導電材料からなる部分の表面を清浄化する為のエッチングを行う工程とが含まれてなることを特徴とする集積回路装置の製造方法。
【請求項１】導電材料からなる部分の上に順次積層形成された絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜と、該アモルファス・シリコンからなる保護薄膜並びに該絶縁薄膜を貫通して該導電材料からなる部分に達するコンタクト・ホールとを備えてなることを特徴とする集積回路装置。
【請求項２】集積回路装置はスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がメモリ・セルに於ける駆動側トランジスタのゲート絶縁膜であることを特徴とする請求項１記載の集積回路装置。
【請求項３】集積回路装置はＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜がＴＦＴのゲート絶縁膜であることを特徴とする請求項１或いは２記載の集積回路装置。
【請求項４】集積回路装置は導電膜からなるゲート電極が半導体膜に生成されているチャネル領域の上下に絶縁薄膜を介して形成されている二重ゲート構造ＴＦＴを負荷とするスタティック・ランダム・アクセス・メモリであって該絶縁薄膜が二重ゲート構造ＴＦＴの上側ゲート絶縁膜であることを特徴とする請求項１或いは２或いは３記載の集積回路装置。
【請求項５】導電材料からなる部分の上に絶縁薄膜及び該絶縁薄膜を保護する為のアモルファス・シリコンからなる保護薄膜を順次積層形成する工程と、次いで、該アモルファス・シリコンからなる保護薄膜上に所要パターンの開口をもつレジスト膜を形成する工程と、次いで、該レジスト膜をマスクとして該保護薄膜及び該絶縁薄膜のエッチングを行ってコンタクト・ホールを形成して該導電材料からなる部分の一部を表出させる工程と、次いで、該コンタクト・ホールを形成した際のマスクとして用いた該レジスト膜を除去する工程と、次いで、該コンタクト・ホール内に表出された該導電材料からなる部分の表面を清浄化する為のエッチングを行う工程とが含まれてなることを特徴とする集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１９】
【図１４】
【図１５】
【図２０】
【図２１】
【図１６】
【図１７】
【図２３】
【図２４】
【図２５】
【図１８】
【図２２】
【図２６】
【図２７】
【図２８】
【図２９】
【図３１】
【図３７】
【図３０】
【図３２】
【図４０】
【図４２】
【図３３】
【図３４】
【図３５】
【図４３】
【図３６】
【図３８】
【図３９】
【図４１】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１９】
【図１４】
【図１５】
【図２０】
【図２１】
【図１６】
【図１７】
【図２３】
【図２４】
【図２５】
【図１８】
【図２２】
【図２６】
【図２７】
【図２８】
【図２９】
【図３１】
【図３７】
【図３０】
【図３２】
【図４０】
【図４２】
【図３３】
【図３４】
【図３５】
【図４３】
【図３６】
【図３８】
【図３９】
【図４１】
【図４４】
【公開番号】特開平５−２０６３９５
【公開日】平成５年（１９９３）８月１３日
【国際特許分類】
【出願番号】特願平４−１２６３１
【出願日】平成４年（１９９２）１月２８日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【公開日】平成５年（１９９３）８月１３日
【国際特許分類】
【出願日】平成４年（１９９２）１月２８日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
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