電流注入型ジョゼフソン論理ゲートとその集積回路
【目的】 電流注入型ジョゼフソン論理ゲートのカスケード接続において、前段ゲートのファンアウトの変更に簡単に対応する。
【構成】 後段の電流注入型ジョゼフソン論理ゲート10の入力に直列に前段ゲート30用の負荷抵抗RLを挿入する。負荷抵抗RLを構成する負荷抵抗パタン11には、それぞれ抵抗値の異なる負荷抵抗の得られる第一、第二の入力端子Ti-1，Ti-2を構成する第一、第二の入力端子パタン12-1，12-2を設ける。
【構成】 後段の電流注入型ジョゼフソン論理ゲート10の入力に直列に前段ゲート30用の負荷抵抗RLを挿入する。負荷抵抗RLを構成する負荷抵抗パタン11には、それぞれ抵抗値の異なる負荷抵抗の得られる第一、第二の入力端子Ti-1，Ti-2を構成する第一、第二の入力端子パタン12-1，12-2を設ける。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、超伝導集積回路に用いられるジョゼフソン論理ゲートとその集積回路に関し、特に電流注入型のジョゼフソン論理ゲートをカスケード接続するときに、当該前段ゲートの出力と後段ゲートの入力との接続配線パタンを変更するのみで、前段ゲートのファンアウトが変わっても前段ゲートの負荷抵抗値を適当値に保ち得るようにするための改良に関する。
【０００２】
【従来の技術】オア論理ゲートやアンド論理ゲート等、種々のジョゼフソン論理ゲートも、それが電流注入型である場合、結局は、ジョゼフソン接合を含むスイッチング回路部に対し入力電流が流れ込むとスイッチング回路部がそれまでの零電圧状態から電圧状態に遷移するジョゼフソンスイッチングゲートを基本として構成される。そこで、こうした電流注入型ジョゼフソンスイッチングゲートの基本的な回路構成例を挙げると、それは図６のようになる。
【０００３】図６に示されている従来の基本的なジョゼフソン論理ゲート40は、四つのジョゼフソン接合J1，J2，J3，J4を含む超伝導閉ループから成るスイッチング回路部を有している。図示の場合、四つのジョゼフソン接合J1〜J4は四角形の各頂点に一つづつ配置されたように示されているが、その中、上二つのジョゼフソン接合J1，J3の間には電源供給抵抗RPを介して電源供給端子TPが接続し、下二つのジョゼフソン接合J2，J4の間には通常接地ないしグランドプレーンに落とされる端子（特に符号は付さず、接地記号で示した）が接続している。これら二つのゲート端子により、超伝導閉ループは左と右の各ブランチに分けて考えることもできるが、図示の場合、左ブランチに属している二つのジョゼフソン接合J1，J2の間には入力端子Tiが接続し、この入力端子Tiと接地との間には入出力分離抵抗Riが設けられている。
【０００４】一方、一般にこうした回路図表現では、このゲート40の出力を受ける負荷抵抗RLは、超伝導閉ループと電源供給抵抗RPの間のノードと接地との間に描かれるようになっている。このような表現は、この種のゲート40の基本的なスイッチング動作説明には便利である。つまり、電源供給抵抗RPを介し電源供給端子TPから接地に抜けるように適当な大きさのバイアス電流（ゲート電流）Igが超伝導閉ループに流されている状態で入力端子Tiからスイッチング回路部（超伝導閉ループ）に入力電流Iiが流入すると、それら両電流Ig，Iiの相乗効果により、始めにジョゼフソン接合J2がそれまでの零電圧状態から電圧状態に遷移し、続いてジョゼフソン接合J3，J4が電圧状態に遷移した後、ジョゼフソン接合J1が電圧状態に遷移することで全てのジョゼフソン接合J1〜J4が電圧状態に遷移する。この状態は、ゲートが電圧状態に遷移したとも言うが、これによりゲート電流Igが負荷抵抗RL側に転流し、出力電流Ioとなる。そして、ゲート40が全体として電圧状態に遷移したとき、入力電流Iiは入出力分離抵抗Riの方に転流し、ゲート内部には流れ込まない。換言すれば、このようにして入力電流Riと出力電流Ioとを分離し、回路動作の安定化を図るべく入力電流Iiを転流させるために設けられているのが入出力分離抵抗Riである。
【０００５】上述のように、回路動作を理解する上での回路図表現としては、図６に示されている表現手法は望ましい形である。しかし、こうしたジョゼフソン論理ゲート40を複数個集積した超伝導集積回路を構築する場合、当該回路中に用いられる各単位のゲート、すなわちゲートユニットとして、図６に示されている形のままの相関的な回路要素配置関係、特に負荷抵抗RLを図示の位置に配した状態を採用すると、実際の集積回路中では以下述べるように、回路的に不都合を生ずることがある。
【０００６】超伝導集積回路では、一般に前段ゲートの出力電流Ioを次段ゲートの入力電流Iiとして利用するために、図６中では接地に落とされている前段ゲートの負荷抵抗RLの接地側出力端子TOを接地から浮かし、この出力端子TOを次段のゲートの入力端子Iiに接続する。そのためもし、図８に示されるように、ファンアウト２の前段ゲート40Ａの出力端子TOに対し、それぞれファンイン１の二つの後段ゲート40Ｂ，40Ｃの入力端子Ti，Tiを互いには並列に接続すると、接地ないしグランドプレーンＧから第一の後段ゲート40Ｂの第二ジョゼフソン接合J2、第一後段ゲート入力端子Ti、第二後段ゲート40Ｃの入力端子Ti、第二後段ゲート第二ジョゼフソン接合J2を介した後、再度グランドプレーンＧに至る超伝導閉ループSLが形成されてしまう。このような寄生超伝導閉ループSLは磁束をトラップし易く、それによりループ電流が流れるようなことがあると、回路が誤動作を生ずる恐れがあり、そうでなくても回路動作の安定性を損なう要因となる。
【０００７】なお、図８において、各ゲート40Ａ，40Ｂ，40Ｃの静的な構成自体はいずれも図６に示したゲート40と同様である。また、各ゲートの各ジョゼフソン接合J1〜J4の傍らに括弧書きで示されている記号はそれら各ジョゼフソン接合J1〜J4の臨界電流値を示しており、ファンアウト２の前段ゲート40Ａにおける各ジョゼフソン接合J1〜J4の各臨界電流値は、ファンイン１の後段ゲート40Ｂ，40Ｃの各ジョゼフソン接合J1〜J4の各臨界電流値I1〜I4のそれぞれ倍の値２I1〜２I4となっている。同様に各ゲート40Ａ，40Ｂ，40Ｃの各抵抗RP，Ri，RLの傍らに括弧書きで示されている記号はそれら各抵抗の抵抗値を表しており、後段ゲート40Ｂ，40Ｃの電源供給抵抗RPの抵抗値rp、入出力分離抵抗Riの抵抗値ri、そして負荷抵抗RLの抵抗値rlに対し、ファンアウト２の前段ゲート40Ａのそれらはいずれも半分となっている。
【０００８】さらに個々のゲート40Ａ，40Ｂ，40Ｃ（ないし図６のゲート40）に関してのみ言えば、入力端子Tiの接続している左ブランチ中のジョゼフソン接合J1，J2の臨界電流値I1，I2と、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4は、それぞれは一般に共に等しい値となるよう設計され（I1＝I2；I3＝I4）るものの、左ブランチ中の各ジョゼフソン接合J1，J2の臨界電流値I1，I2に対し、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4は通常、三倍程度に大きくなるよう選ばれる（すなわち、I3 or I4＝３I1 or ３I2)。これは個々のゲート40に電流利得を見込み、大きな動作マージンを得るためである。もっとも、こうしたことは、以下に説明して行く本発明には直接の関係がないため、さらなる説明は省略する。
【０００９】いずれにしろ上述の説明から、図６に示されるような基本的回路図表現における回路要素配置関係にそのままに従ったゲートユニットを構築したのでは、図８のようなファンアウト回路を構成した場合、望ましくない超伝導閉ループSLが生じてしまうことが分かる。そこでこれを避けるため、従来からも、基板上に実際に構築される基本的なゲートユニットとしては、図７に示されるような素子間配置関係を取る構造が採用されていた。
【００１０】図７の従来のジョゼフソン論理ゲートユニット41において、図６に示される基本回路図表現と異なる所は、ジョゼフソン接合J1〜J4を含む超伝導閉ループと電源供給抵抗RPとの接続ノードから直接に出力端子TOを取り出し、ここの線路部分には直列に負荷抵抗を含ませていないこと、そして負荷抵抗RLは、前段ゲート用の負荷抵抗RLとして、入力端子Tiからスイッチング回路部（超伝導閉ループ）に至る線路中に直列に挿入していることである。他については図６に示したゲート40と同様と考えて良いので、これまでの説明を援用することができる。
【００１１】
【発明が解決しようとする課題】確かにこのように、従来提案されていた図７に示されるようなゲートユニット構造であれば、図８に示されるようなファンアウト回路を構成した場合にも、図８においては超伝導閉ループSLであった線路中に二つの負荷抵抗RLが直列に含まれるので、不測にも磁束をトラップするようなことはなくなり、回路動作に支障を来たすことはなくなる。しかし今度はまた、別な問題が生じてきた。
【００１２】そもそも、上述のようにゲートをユニット化するという概念が生ずるのは、集積回路においてできるだけ多くのゲートを同一の幾何構造（平面形状、積層構造を含む）にし、製造工程において同一のマスクパタンで作製し得るようにすることで製造の簡略化を図り、ひいては回路動作の信頼性を高める一方で、例えばコンピュータ支援設計法（ＣＡＤ）等によっての回路設計上も、必要なパラメータ数を減らすことで省力化、簡易化することにある。
【００１３】そのため、図７に示されるような構成をゲートユニット41として採用し、どういった回路にもなるべく同じパタンのゲートユニットを使用しようとすると、例えば図９に示されるような、むしろ簡単なカスケード接続において問題が生じ得る。図示の場合、前段ゲート41Ａは先に図８において説明した前段ゲート40Ａと同様、ファンアウト２のゲートであり、後段ゲート41Ｂはファンイン１のゲートである。こうした場合、後段ゲート41Ｂの負荷抵抗RLの抵抗値はrlであるのに対し、ファンアウト２の前段ゲート41Ａに最適な負荷抵抗値はその半分のrl/2である。そのため、図１０に示される電圧−電流特性図（閾値特性図）によって説明される問題が生ずる。
【００１４】図１０においてIcはゲートの最大電流値、Vgはジョゼフソン接合のギャップ電圧であるが、ファンアウト２のゲート41Ａにとって最適な抵抗値rl/2の負荷抵抗を用いた場合の負荷線を破線ａで示すならば、その倍の抵抗値rlの負荷抵抗RLを用いた場合には破線ｂで示されるようになり、ゲート41Ａが電圧状態に遷移しても、特性図中の特定点Pbで示されるように、ゲート電流（バイアス電流）Igの半分程の電流が当該ゲート41Ａの内部に流れ、次段のゲート41Ｂの入力電流Iiたるべき出力電流Ioはその残り分としかならない。そのため、前段ゲート41Ａによる次段ゲート41Ｂの駆動能力が減少し、実際上、次段ゲートの動作速度がかなり遅くなってしまう。
【００１５】これを避けるには、当然のことながら、図９R>９に示されるようなカスケード接続回路に採用される後段ゲート41Ｂの入力に設けられている前段ゲート用の負荷抵抗RLの値をrl/2として設計、製作すれば良い。しかし、これはすでに述べたゲートのユニット化、共通化という概念から外れてしまう。集積回路に採用されている全てのジョゼフソン論理ゲートに関し、負荷抵抗の値を個々に最適化することは、前述のＣＡＤにより、マスクパタン上での抵抗値の変更（抵抗部分の幾何的平面形状の面積ないし長さ変更等）や、オア演算、アンド演算等、必要な各論理式を満たすための各回路ごとに専用の多数のマスクパタンを用意する等で対応できない訳ではない。しかし、これらは極めて煩雑であり、設計手法の全てをこれに頼ることは将来的に考えても決して望ましいことではない。ＣＡＤによるにしても、もっと合理的、簡単で、実際の設計、製作が容易に行える手法でなければならない。
【００１６】
【課題を解決するための手段】本発明はこのような課題を解決するために、基本的な考え方としては図７に示したゲートユニットを改良の対象とし、各ゲートユニットの入力に前段ゲート用として設けられている負荷抵抗を構成する実際の負荷抵抗パタンに対し、少なくとも二つ以上、一般的に言えば複数の入力端子を設ける。例えば負荷抵抗の値がrlである場合、当該負荷抵抗パタン上でその半分の抵抗値rl/2となる位置にも入力端子を追加する。場合により、rl/3となる位置やrl/4となる位置等、つまりはｎを２以上の正の整数としてrl/nとなる位置に第二入力端子を設けても良い。
【００１７】さらに、この考え方の発展として、本発明ではまた、ｍを２以上の正の整数、ｉを２以上ｍ以下の正の整数として、負荷抵抗パタンには第一入力端子の外に、第二入力端子から第ｍ入力端子まで、第一入力端子を含めて全部でｍ個の入力端子をそれぞれ独立な位置に設けた構成も提案する。このとき、個々の第ｉ入力端子の設けられる位置は、それぞれ、負荷抵抗パタンの一端と他端との間の抵抗値rlをｉ分の１にした抵抗値rl/iが当該第ｉ入力端子と負荷抵抗パタン他端との間に得られる位置とする。
【００１８】一方で本発明は、上述の電流注入型ジョゼフソン論理ゲートを複数個用いた集積回路の発明としても捕えることができる。この場合、本発明では、前段ゲートのファンアウトに応じ、少なくとも二つ以上の複数個設けられている入力端子群の中からその時に最適な負荷抵抗値を呈し得るどれか一つを選択し、選択した入力端子に対しての接続配線パタンの変更のみで当該前段ゲートのファンアウトの如何に対処した集積回路を提案する。
【００１９】なお、本発明による改良は、これまで説明してきた４ＪＬゲートにのみ適用されるものではない。ジョゼフソン接合を含むスイッチング回路部の構成や電源供給抵抗、入出力分離抵抗の相関位置自体には相違があっても、入力端子から当該スイッチング回路部に至る線路中に前段ゲート用の負荷抵抗を直列に有し、入力端子から流入してきた入力電流により零電圧状態と電圧状態との間で状態遷移するスイッチング回路部を有する電流注入型ジョゼフソン論理ゲートであれば、それらの従来例には同様に上述の問題が生じ得るので、これらにも本発明による改良を施すことができる。
【００２０】
【実施例】図１(A) には、本発明に従って構成された電流注入型ジョゼフソン論理ゲート10が基本的な４ＪＬスイッチングゲートとして回路図表現で示されている。基板上にはこの回路図に相当した相関配置パタンで各回路要素を構築する。構築された本発明の電流注入型ジョゼフソン論理ゲート10は、同一基板上の集積回路でなるべく多くのゲートに採用されることを意図しており、したがってすでに述べたように、ユニット化された回路という意味で、ジョゼフソン論理ゲートユニット10とも呼ぶことができる。
【００２１】図示されている本発明のジョゼフソン論理ゲートユニット10において、すでに図７に即して説明した従来の４ＪＬゲート41と異なる所は、負荷抵抗RLの中間から第二の入力端子Ti-2が取り出されていることで、これにより、図７に示されている従来のゲートユニット41では単に入力端子Tiとして示されていた端子は、本発明のこの実施例のジョゼフソン論理ゲート10では第一の入力端子Ti-1として示されている。そして、すでに従来例の説明でも約束した通り、負荷抵抗RLの抵抗値を小文字のrlで表すと、この第二の入力端子Ti-2は、この実施例の場合、負荷抵抗RLの両端、すなわち第一入力端子Ti-1とゲートのスイッチング回路部に接続される端部（便宜的にノードPoと表す）との間に得られる当該抵抗値rlを半分にした値rl/2がノードPoとの間に得られる位置に設けられている。
【００２２】この負荷抵抗RLの部分を、基板上に形成された負荷抵抗パタンという形で見ると、それは図１(B) に示されるようになっている。図示されているのは要部部分のみの平面図であるが、負荷抵抗RLを構成する負荷抵抗パタン11の一端には、第一入力端子Ti-1を構成する第一入力端子パタン12-1が接続するように設けられており、負荷抵抗パタン11の他端には、図１(A) の回路図中でのノードPoに相当する部分の超伝導線路パタン13が接続するように設けられている。したがって、第一入力端子パタン12-1の接続点と、ノードPo部分のパタン13の接続点との間に、負荷抵抗RLとして所定の抵抗値rlが得られる。
【００２３】その上で、ノードPoから見て抵抗値がrl/2となる位置には、第二入力端子Ti-2を構成する第二入力端子パタン12-2が接続している。
【００２４】そのため、前段ゲートの出力端子からの接続配線パタンを、これら第一、第二入力端子パタン12-1，12-2のいずれに接続するかにより、当該前段ゲートに対しての負荷抵抗値をrlにしたりrl/2にしたりできる。換言すれば、前段ゲートの負荷抵抗値は、当該前段ゲートの出力端子から本発明ゲート10に至る接続配線パタンの変更、ひいては当該接続配線パタンを形成するときに用いるマスクパタンの変更によってのみ、簡単に決定できる。そしてもちろん、負荷抵抗値としてrlを選ぶかrl/2を選ぶかの選択は、単純なカスケード接続の場合、当該前段ゲートのファンアウトに応じて決定できる。
【００２５】例えば図３は、図７に示した従来の構成法にしたがって構成されたファンアウト２の前段ゲート30の後ろに、ファンインもファンアウトも１の後段ゲート（次段ゲート）として、本発明に従って構成された図１(A) に示されるジョゼフソン論理ゲート10を接続した場合が示されている。これに見られる通り、このような場合には前段ゲート30の出力端子TOからの接続配線は、本発明ゲート10の第二入力端子Ti-2に接続されるように、当該接続配線パタンが決定される。
【００２６】これにより、ファンアウト２の前段ゲート30の出力電流２Ioは、効率的に適当値である負荷抵抗値rl/2の負荷抵抗RLに流れ込み、後段ゲート30としても動作の高速化が期待できる。同様に、前段ゲート30のファンアウトが１であるか、あるいはファンアウト２であっても本発明に従って構成されたジョゼフソン論理ゲート30を二つ用い、図８に示したような並列動作回路を構築する場合には、当該前段ゲート30の出力端子TOからの接続配線パタンは本発明ゲート10の第一入力端子Ti-1に接続するようにパターニングすれば良い。
【００２７】ここで、具体的な作製例と本発明によって得られた効果の実証例につき説明する。まず、図２には、本発明に従って作製された実施例素子の一部分が代表的な要部断面として示されている。Siウエハ21の上にニオブ（Nb）による超伝導グランドプレーン22があり、その上に作製の都合上、積層関係となっている Nb2O5膜23、SiO膜24、MgO膜25から成る絶縁層がある。この絶縁層の上には所定の平面形状にパターニングされたNb下部電極27と、これとは離れた位置に設けられているパナジウム（Pd）抵抗パタン32が形成されている。図１(B) に示されている負荷抵抗パタン11も、このような抵抗材料や積層関係で構成することができる。Nb下部電極27は絶縁層に開けられたコンタクト用の開口を介し、グランドプレーン22に接続している。
【００２８】Nb下部電極27の上方は SiO膜26により覆われ、ただし当該 SiO膜26の所定個所に開けられた開口内には、AlOx膜をトンネル酸化膜として用い、上部電極をNb膜29としたNb/AlOx/Nb接合31が形成されている。このジョゼフソン接合31に関する構造は、これまで説明してきた回路におけるジョゼフソン接合J1〜J4を構成するための構造例と見ることができる。同様に SiO膜26に開けられた開口を介して下部電極22に電気的導通を取ったり、上部電極29とPb抵抗パタン32との間を接続したり、抵抗パタン32に対して他のゲート回路や端子に導通を取るためにパターニングされているPb−In配線層28の当該材料や配置、積層関係は、図１(B) に示した第一、第二入力端子パタン12-1，12-2を作製する場合にも適用できる。
【００２９】しかるに、こうした材料関係、構造関係を採用し、図１(A) や図３に示されたジョゼフソン論理ゲート10として、左ブランチ中のジョゼフソン接合J1，J2の臨界電流値I1，I2がそれぞれ５０μＡ、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4がそれぞれ１５０μＡ、入出力分離抵抗Riの値riが３．５Ω、第一入力端子Ti-1とノードPo間の負荷抵抗値rlが１４Ω（したがってノードPoと第二入力端子Ti-2間の抵抗値rl/2が７Ω）であって、出力電流量が１００μＡ、ファンアウト１のジョゼフソン論理ゲート10を作製した。そして、このゲートを図３に示す後段ゲート10として、それぞれ対応するジョゼフソン接合J1〜J4の臨界電流値Ii〜I4の値が上記の倍であり、各抵抗の抵抗値が上記の半分であるファンアウト２の前段ゲート30に接続した。接続した後段ゲート10における入力端子は第二入力端子Ti-2である。
【００３０】このようなカスケード回路をコンピュータによる回路網解析プログラムを用いて評価した所、後段ゲート10の遅延時間は７５％電流バイアス時において１２psとなった。これに対し、第二入力端子Ti-2を持たない従来構造のゲート、すなわち第一入力端子Ti-1しかないゲートを後段ゲートとして用い、前段ゲートの負荷抵抗の最適化を図り得なかった場合には、同様の条件で遅延時間は１５psとなった。したがって本発明を採用したことにより、２０％の動作速度向上効果が得られたことになる。
【００３１】なお、すでに述べたように、この種の電流注入型ジョゼフソン論理ゲートによる論理演算ユニットは、実際上、図１(A) や図３に示した基本的なジョゼフソンスイッチングゲート10を基本に構成され、入力端子周りや周辺の配線パタンに変更がある程度である。従って、本発明の概念は、そうした演算ユニットの入力部に適用することができる。
【００３２】図４はこれを例示するために二入力オアゲートとして構成された本発明のジョゼフソン論理ゲート10’の他の実施例を示している。すなわち、ジョゼフソン接合を含むスイッチング回路部分への接続ノードPoには、二つの負荷抵抗RL1,RL2の各一端が接続し、各負荷抵抗RL1,RL2 の他端にそれぞれ，第一入力端子Ti1-1,Ti2-1 が接続している。また、各負荷抵抗の中間部分には、すでに述べた本発明の教示に従い、第二入力端子Ti1-2,Ti2-2 が設けられている。
【００３３】明らかなように、こうしたゲート10’では、第一群に接続される前段ゲートのファンアウトに応じ、当該第一群入力端子の第一、第二のいずれかの入力端子を用いるようにし、同様に第二群に接続される前段ゲートのファンアウトに応じ、当該第二群入力端子の第一、第二のいずれかの入力端子を用いるようにすれば、各前段ゲートにとって最適な負荷環境下で、それら二つの前段ゲートから出力される出力電流論理に関し、高速のオア論理演算が可能となる。
【００３４】もちろん、先に述べたように、本発明は他の論理演算を行うゲートにも適用できるし、電流注入型ジョゼフソン論理ゲートであって入力線路に直列に前段ゲート用の負荷抵抗を設けるものであれば図示の４ＪＬ型に限らず適用できる。さらに、図１，３の実施例では第二入力端子を選択したときに得られる負荷抵抗RLの値はrl/2であったが、図１(B) において例えばノードPoまでの抵抗値がrl/3となる位置に第二入力端子Ti-2を設ければ、単なる接続配線パターンの変更のみで、前段ゲート30としてファンアウト１と３のものに選択的に対応することができ、ノードPoまでの抵抗値がrl/4となる位置に第二入力端子Ti-2を設ければ、全く同様に、単なる接続配線パターンの変更のみで前段ゲート30としてファンアウト１と４のものに選択的に対応することができる。もっとも、本実施例で例示されている４ＪＬゲートの場合には、通常、ファンアウト４位までが動作マージンに鑑みると適当とされているので、余り多くのファンアウトについて考慮する必要はないかも知れないが、そうした制約がない場合には、ないし発明としての原理上は、上記を一般化し、ｎを２以上の正の整数として、ノードPoとの間でrl/nとなる位置に第二入力端子Ti-2を設ければ、前段ゲートとしてファンアウト１とｎのものに選択的に対応し得る本発明ゲート10が得られることになる。
【００３５】さらに、第一、第二入力端子に加えて、第三入力端子、第四入力端子、・・・・というように、一つの負荷抵抗パターン11に対してそれぞれ異なった位置で接続する端子の数を増すことも考えられる。図５にはこうした場合が模式的に示されている。すなわち、一つの負荷抵抗パタン11に対し、ノードPoとの間で最大抵抗値rlを呈する位置に設けられた第一入力端子Ti-1の外に、ノードPoから見て抵抗値rl/2となる位置には第二入力端子Ti-2が、抵抗値rl/3となる位置には第三入力端子Ti-3が、そして抵抗値rl/4となる位置には第四入力端子Ti-4が、それぞれ接続している。明らかなように、こうした構成では、前段ゲート30にはファンアウト１から４までのものを使用することができる。
【００３６】この図５に示されている構成を一般化すれば、ｍを２以上の正の整数として、第一入力端子Ti-1とノードPo間の抵抗値rlの負荷抵抗パタン11に対し、それぞれ互いに異なる位置に接続された入力端子をｍ個設ける場合、第ｉ(i=2,3,・・・・,m)番目の入力端子は、ノードPoとの間で抵抗値rl/iが得られる位置とする。このようにすれば、単なるカスケード接続の場合にも、前段ゲートとしてはファンアウトが１からｍまでの任意のものを採用できる。
【００３７】
【発明の効果】本発明によれば、電流注入型ジョゼフソン論理ゲートの入力に接続すべき前段ゲートのファンアウトに応じ、当該前段ゲートの負荷抵抗値を適当にしたいときにも、従来のように個々の後段ゲートの負荷抵抗値をその都度設計し、個々に最適化する必要はなく、前段ゲートの出力からの接続配線を本発明に従って構成された後段ゲートの複数の入力端子のどれに接続するかによって対応できる。これは結局、そうした接続配線パタンを形成するためのマスクパタンの選択ないし変更によってのみ、対応可能なことを意味する。そのため、このような接続情報のみを取扱ってＣＡＤを利用すると、設計上の簡易性や設計作業の短縮効果は大いに助長される。
【図面の簡単な説明】
【図１】本発明により構成された一実施例としてのジョゼフソン論理ゲートユニットの回路及び特徴部分の説明図である。
【図２】本発明により構成されるジョゼフソン論理ゲートの一部分の断面構成例を示す説明図である。
【図３】本発明により構成されるジョゼフソン論理ゲートのカスケード接続例を示す説明図である。
【図４】本発明により構成された他の実施例としてのジョゼフソンオアゲートユニットの回路図である。
【図５】本発明に従い負荷抵抗パタンに対して複数の入力端子を設ける場合の一例の説明図である。
【図６】従来の４ＪＬ型ジョゼフソン論理ゲートを一般的な回路表現で表した場合の回路図である。
【図７】従来において基板上に形成された４ＪＬ型ジョゼフソン論理ゲートをユニットとして見た場合の回路要素の相関配置関係を回路図表現で表す説明図である。
【図８】図６に示した従来のジョゼフソン論理ゲートを複数用いてファンアウト回路を構成した場合に生ずる問題点の説明図である。
【図９】図７に示したジョゼフソン論理ゲートをカスケード接続した場合の回路図である。
【図１０】図９に示した回路において生ずる問題点をゲート特性図に即して説明する説明図である。
【符号の説明】
10 ジョゼフソン論理ゲートユニット，
11 負荷抵抗パタン，
12-1 第一入力端子パタン，
12-2 第二入力端子パタン，
13 スイッチング回路部に接続するノード部分のパタン，
J1 ジョゼフソン接合，
J2 ジョゼフソン接合，
J3 ジョゼフソン接合，
J4 ジョゼフソン接合，
Ti-1 第一入力端子，
Ti-2 第二入力端子，
Ti-3 第三入力端子，
Ti-4 第四入力端子，
TO 出力端子，
RL 負荷抵抗，
rl 負荷抵抗値，
Po ノード．
【０００１】
【産業上の利用分野】本発明は、超伝導集積回路に用いられるジョゼフソン論理ゲートとその集積回路に関し、特に電流注入型のジョゼフソン論理ゲートをカスケード接続するときに、当該前段ゲートの出力と後段ゲートの入力との接続配線パタンを変更するのみで、前段ゲートのファンアウトが変わっても前段ゲートの負荷抵抗値を適当値に保ち得るようにするための改良に関する。
【０００２】
【従来の技術】オア論理ゲートやアンド論理ゲート等、種々のジョゼフソン論理ゲートも、それが電流注入型である場合、結局は、ジョゼフソン接合を含むスイッチング回路部に対し入力電流が流れ込むとスイッチング回路部がそれまでの零電圧状態から電圧状態に遷移するジョゼフソンスイッチングゲートを基本として構成される。そこで、こうした電流注入型ジョゼフソンスイッチングゲートの基本的な回路構成例を挙げると、それは図６のようになる。
【０００３】図６に示されている従来の基本的なジョゼフソン論理ゲート40は、四つのジョゼフソン接合J1，J2，J3，J4を含む超伝導閉ループから成るスイッチング回路部を有している。図示の場合、四つのジョゼフソン接合J1〜J4は四角形の各頂点に一つづつ配置されたように示されているが、その中、上二つのジョゼフソン接合J1，J3の間には電源供給抵抗RPを介して電源供給端子TPが接続し、下二つのジョゼフソン接合J2，J4の間には通常接地ないしグランドプレーンに落とされる端子（特に符号は付さず、接地記号で示した）が接続している。これら二つのゲート端子により、超伝導閉ループは左と右の各ブランチに分けて考えることもできるが、図示の場合、左ブランチに属している二つのジョゼフソン接合J1，J2の間には入力端子Tiが接続し、この入力端子Tiと接地との間には入出力分離抵抗Riが設けられている。
【０００４】一方、一般にこうした回路図表現では、このゲート40の出力を受ける負荷抵抗RLは、超伝導閉ループと電源供給抵抗RPの間のノードと接地との間に描かれるようになっている。このような表現は、この種のゲート40の基本的なスイッチング動作説明には便利である。つまり、電源供給抵抗RPを介し電源供給端子TPから接地に抜けるように適当な大きさのバイアス電流（ゲート電流）Igが超伝導閉ループに流されている状態で入力端子Tiからスイッチング回路部（超伝導閉ループ）に入力電流Iiが流入すると、それら両電流Ig，Iiの相乗効果により、始めにジョゼフソン接合J2がそれまでの零電圧状態から電圧状態に遷移し、続いてジョゼフソン接合J3，J4が電圧状態に遷移した後、ジョゼフソン接合J1が電圧状態に遷移することで全てのジョゼフソン接合J1〜J4が電圧状態に遷移する。この状態は、ゲートが電圧状態に遷移したとも言うが、これによりゲート電流Igが負荷抵抗RL側に転流し、出力電流Ioとなる。そして、ゲート40が全体として電圧状態に遷移したとき、入力電流Iiは入出力分離抵抗Riの方に転流し、ゲート内部には流れ込まない。換言すれば、このようにして入力電流Riと出力電流Ioとを分離し、回路動作の安定化を図るべく入力電流Iiを転流させるために設けられているのが入出力分離抵抗Riである。
【０００５】上述のように、回路動作を理解する上での回路図表現としては、図６に示されている表現手法は望ましい形である。しかし、こうしたジョゼフソン論理ゲート40を複数個集積した超伝導集積回路を構築する場合、当該回路中に用いられる各単位のゲート、すなわちゲートユニットとして、図６に示されている形のままの相関的な回路要素配置関係、特に負荷抵抗RLを図示の位置に配した状態を採用すると、実際の集積回路中では以下述べるように、回路的に不都合を生ずることがある。
【０００６】超伝導集積回路では、一般に前段ゲートの出力電流Ioを次段ゲートの入力電流Iiとして利用するために、図６中では接地に落とされている前段ゲートの負荷抵抗RLの接地側出力端子TOを接地から浮かし、この出力端子TOを次段のゲートの入力端子Iiに接続する。そのためもし、図８に示されるように、ファンアウト２の前段ゲート40Ａの出力端子TOに対し、それぞれファンイン１の二つの後段ゲート40Ｂ，40Ｃの入力端子Ti，Tiを互いには並列に接続すると、接地ないしグランドプレーンＧから第一の後段ゲート40Ｂの第二ジョゼフソン接合J2、第一後段ゲート入力端子Ti、第二後段ゲート40Ｃの入力端子Ti、第二後段ゲート第二ジョゼフソン接合J2を介した後、再度グランドプレーンＧに至る超伝導閉ループSLが形成されてしまう。このような寄生超伝導閉ループSLは磁束をトラップし易く、それによりループ電流が流れるようなことがあると、回路が誤動作を生ずる恐れがあり、そうでなくても回路動作の安定性を損なう要因となる。
【０００７】なお、図８において、各ゲート40Ａ，40Ｂ，40Ｃの静的な構成自体はいずれも図６に示したゲート40と同様である。また、各ゲートの各ジョゼフソン接合J1〜J4の傍らに括弧書きで示されている記号はそれら各ジョゼフソン接合J1〜J4の臨界電流値を示しており、ファンアウト２の前段ゲート40Ａにおける各ジョゼフソン接合J1〜J4の各臨界電流値は、ファンイン１の後段ゲート40Ｂ，40Ｃの各ジョゼフソン接合J1〜J4の各臨界電流値I1〜I4のそれぞれ倍の値２I1〜２I4となっている。同様に各ゲート40Ａ，40Ｂ，40Ｃの各抵抗RP，Ri，RLの傍らに括弧書きで示されている記号はそれら各抵抗の抵抗値を表しており、後段ゲート40Ｂ，40Ｃの電源供給抵抗RPの抵抗値rp、入出力分離抵抗Riの抵抗値ri、そして負荷抵抗RLの抵抗値rlに対し、ファンアウト２の前段ゲート40Ａのそれらはいずれも半分となっている。
【０００８】さらに個々のゲート40Ａ，40Ｂ，40Ｃ（ないし図６のゲート40）に関してのみ言えば、入力端子Tiの接続している左ブランチ中のジョゼフソン接合J1，J2の臨界電流値I1，I2と、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4は、それぞれは一般に共に等しい値となるよう設計され（I1＝I2；I3＝I4）るものの、左ブランチ中の各ジョゼフソン接合J1，J2の臨界電流値I1，I2に対し、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4は通常、三倍程度に大きくなるよう選ばれる（すなわち、I3 or I4＝３I1 or ３I2)。これは個々のゲート40に電流利得を見込み、大きな動作マージンを得るためである。もっとも、こうしたことは、以下に説明して行く本発明には直接の関係がないため、さらなる説明は省略する。
【０００９】いずれにしろ上述の説明から、図６に示されるような基本的回路図表現における回路要素配置関係にそのままに従ったゲートユニットを構築したのでは、図８のようなファンアウト回路を構成した場合、望ましくない超伝導閉ループSLが生じてしまうことが分かる。そこでこれを避けるため、従来からも、基板上に実際に構築される基本的なゲートユニットとしては、図７に示されるような素子間配置関係を取る構造が採用されていた。
【００１０】図７の従来のジョゼフソン論理ゲートユニット41において、図６に示される基本回路図表現と異なる所は、ジョゼフソン接合J1〜J4を含む超伝導閉ループと電源供給抵抗RPとの接続ノードから直接に出力端子TOを取り出し、ここの線路部分には直列に負荷抵抗を含ませていないこと、そして負荷抵抗RLは、前段ゲート用の負荷抵抗RLとして、入力端子Tiからスイッチング回路部（超伝導閉ループ）に至る線路中に直列に挿入していることである。他については図６に示したゲート40と同様と考えて良いので、これまでの説明を援用することができる。
【００１１】
【発明が解決しようとする課題】確かにこのように、従来提案されていた図７に示されるようなゲートユニット構造であれば、図８に示されるようなファンアウト回路を構成した場合にも、図８においては超伝導閉ループSLであった線路中に二つの負荷抵抗RLが直列に含まれるので、不測にも磁束をトラップするようなことはなくなり、回路動作に支障を来たすことはなくなる。しかし今度はまた、別な問題が生じてきた。
【００１２】そもそも、上述のようにゲートをユニット化するという概念が生ずるのは、集積回路においてできるだけ多くのゲートを同一の幾何構造（平面形状、積層構造を含む）にし、製造工程において同一のマスクパタンで作製し得るようにすることで製造の簡略化を図り、ひいては回路動作の信頼性を高める一方で、例えばコンピュータ支援設計法（ＣＡＤ）等によっての回路設計上も、必要なパラメータ数を減らすことで省力化、簡易化することにある。
【００１３】そのため、図７に示されるような構成をゲートユニット41として採用し、どういった回路にもなるべく同じパタンのゲートユニットを使用しようとすると、例えば図９に示されるような、むしろ簡単なカスケード接続において問題が生じ得る。図示の場合、前段ゲート41Ａは先に図８において説明した前段ゲート40Ａと同様、ファンアウト２のゲートであり、後段ゲート41Ｂはファンイン１のゲートである。こうした場合、後段ゲート41Ｂの負荷抵抗RLの抵抗値はrlであるのに対し、ファンアウト２の前段ゲート41Ａに最適な負荷抵抗値はその半分のrl/2である。そのため、図１０に示される電圧−電流特性図（閾値特性図）によって説明される問題が生ずる。
【００１４】図１０においてIcはゲートの最大電流値、Vgはジョゼフソン接合のギャップ電圧であるが、ファンアウト２のゲート41Ａにとって最適な抵抗値rl/2の負荷抵抗を用いた場合の負荷線を破線ａで示すならば、その倍の抵抗値rlの負荷抵抗RLを用いた場合には破線ｂで示されるようになり、ゲート41Ａが電圧状態に遷移しても、特性図中の特定点Pbで示されるように、ゲート電流（バイアス電流）Igの半分程の電流が当該ゲート41Ａの内部に流れ、次段のゲート41Ｂの入力電流Iiたるべき出力電流Ioはその残り分としかならない。そのため、前段ゲート41Ａによる次段ゲート41Ｂの駆動能力が減少し、実際上、次段ゲートの動作速度がかなり遅くなってしまう。
【００１５】これを避けるには、当然のことながら、図９R>９に示されるようなカスケード接続回路に採用される後段ゲート41Ｂの入力に設けられている前段ゲート用の負荷抵抗RLの値をrl/2として設計、製作すれば良い。しかし、これはすでに述べたゲートのユニット化、共通化という概念から外れてしまう。集積回路に採用されている全てのジョゼフソン論理ゲートに関し、負荷抵抗の値を個々に最適化することは、前述のＣＡＤにより、マスクパタン上での抵抗値の変更（抵抗部分の幾何的平面形状の面積ないし長さ変更等）や、オア演算、アンド演算等、必要な各論理式を満たすための各回路ごとに専用の多数のマスクパタンを用意する等で対応できない訳ではない。しかし、これらは極めて煩雑であり、設計手法の全てをこれに頼ることは将来的に考えても決して望ましいことではない。ＣＡＤによるにしても、もっと合理的、簡単で、実際の設計、製作が容易に行える手法でなければならない。
【００１６】
【課題を解決するための手段】本発明はこのような課題を解決するために、基本的な考え方としては図７に示したゲートユニットを改良の対象とし、各ゲートユニットの入力に前段ゲート用として設けられている負荷抵抗を構成する実際の負荷抵抗パタンに対し、少なくとも二つ以上、一般的に言えば複数の入力端子を設ける。例えば負荷抵抗の値がrlである場合、当該負荷抵抗パタン上でその半分の抵抗値rl/2となる位置にも入力端子を追加する。場合により、rl/3となる位置やrl/4となる位置等、つまりはｎを２以上の正の整数としてrl/nとなる位置に第二入力端子を設けても良い。
【００１７】さらに、この考え方の発展として、本発明ではまた、ｍを２以上の正の整数、ｉを２以上ｍ以下の正の整数として、負荷抵抗パタンには第一入力端子の外に、第二入力端子から第ｍ入力端子まで、第一入力端子を含めて全部でｍ個の入力端子をそれぞれ独立な位置に設けた構成も提案する。このとき、個々の第ｉ入力端子の設けられる位置は、それぞれ、負荷抵抗パタンの一端と他端との間の抵抗値rlをｉ分の１にした抵抗値rl/iが当該第ｉ入力端子と負荷抵抗パタン他端との間に得られる位置とする。
【００１８】一方で本発明は、上述の電流注入型ジョゼフソン論理ゲートを複数個用いた集積回路の発明としても捕えることができる。この場合、本発明では、前段ゲートのファンアウトに応じ、少なくとも二つ以上の複数個設けられている入力端子群の中からその時に最適な負荷抵抗値を呈し得るどれか一つを選択し、選択した入力端子に対しての接続配線パタンの変更のみで当該前段ゲートのファンアウトの如何に対処した集積回路を提案する。
【００１９】なお、本発明による改良は、これまで説明してきた４ＪＬゲートにのみ適用されるものではない。ジョゼフソン接合を含むスイッチング回路部の構成や電源供給抵抗、入出力分離抵抗の相関位置自体には相違があっても、入力端子から当該スイッチング回路部に至る線路中に前段ゲート用の負荷抵抗を直列に有し、入力端子から流入してきた入力電流により零電圧状態と電圧状態との間で状態遷移するスイッチング回路部を有する電流注入型ジョゼフソン論理ゲートであれば、それらの従来例には同様に上述の問題が生じ得るので、これらにも本発明による改良を施すことができる。
【００２０】
【実施例】図１(A) には、本発明に従って構成された電流注入型ジョゼフソン論理ゲート10が基本的な４ＪＬスイッチングゲートとして回路図表現で示されている。基板上にはこの回路図に相当した相関配置パタンで各回路要素を構築する。構築された本発明の電流注入型ジョゼフソン論理ゲート10は、同一基板上の集積回路でなるべく多くのゲートに採用されることを意図しており、したがってすでに述べたように、ユニット化された回路という意味で、ジョゼフソン論理ゲートユニット10とも呼ぶことができる。
【００２１】図示されている本発明のジョゼフソン論理ゲートユニット10において、すでに図７に即して説明した従来の４ＪＬゲート41と異なる所は、負荷抵抗RLの中間から第二の入力端子Ti-2が取り出されていることで、これにより、図７に示されている従来のゲートユニット41では単に入力端子Tiとして示されていた端子は、本発明のこの実施例のジョゼフソン論理ゲート10では第一の入力端子Ti-1として示されている。そして、すでに従来例の説明でも約束した通り、負荷抵抗RLの抵抗値を小文字のrlで表すと、この第二の入力端子Ti-2は、この実施例の場合、負荷抵抗RLの両端、すなわち第一入力端子Ti-1とゲートのスイッチング回路部に接続される端部（便宜的にノードPoと表す）との間に得られる当該抵抗値rlを半分にした値rl/2がノードPoとの間に得られる位置に設けられている。
【００２２】この負荷抵抗RLの部分を、基板上に形成された負荷抵抗パタンという形で見ると、それは図１(B) に示されるようになっている。図示されているのは要部部分のみの平面図であるが、負荷抵抗RLを構成する負荷抵抗パタン11の一端には、第一入力端子Ti-1を構成する第一入力端子パタン12-1が接続するように設けられており、負荷抵抗パタン11の他端には、図１(A) の回路図中でのノードPoに相当する部分の超伝導線路パタン13が接続するように設けられている。したがって、第一入力端子パタン12-1の接続点と、ノードPo部分のパタン13の接続点との間に、負荷抵抗RLとして所定の抵抗値rlが得られる。
【００２３】その上で、ノードPoから見て抵抗値がrl/2となる位置には、第二入力端子Ti-2を構成する第二入力端子パタン12-2が接続している。
【００２４】そのため、前段ゲートの出力端子からの接続配線パタンを、これら第一、第二入力端子パタン12-1，12-2のいずれに接続するかにより、当該前段ゲートに対しての負荷抵抗値をrlにしたりrl/2にしたりできる。換言すれば、前段ゲートの負荷抵抗値は、当該前段ゲートの出力端子から本発明ゲート10に至る接続配線パタンの変更、ひいては当該接続配線パタンを形成するときに用いるマスクパタンの変更によってのみ、簡単に決定できる。そしてもちろん、負荷抵抗値としてrlを選ぶかrl/2を選ぶかの選択は、単純なカスケード接続の場合、当該前段ゲートのファンアウトに応じて決定できる。
【００２５】例えば図３は、図７に示した従来の構成法にしたがって構成されたファンアウト２の前段ゲート30の後ろに、ファンインもファンアウトも１の後段ゲート（次段ゲート）として、本発明に従って構成された図１(A) に示されるジョゼフソン論理ゲート10を接続した場合が示されている。これに見られる通り、このような場合には前段ゲート30の出力端子TOからの接続配線は、本発明ゲート10の第二入力端子Ti-2に接続されるように、当該接続配線パタンが決定される。
【００２６】これにより、ファンアウト２の前段ゲート30の出力電流２Ioは、効率的に適当値である負荷抵抗値rl/2の負荷抵抗RLに流れ込み、後段ゲート30としても動作の高速化が期待できる。同様に、前段ゲート30のファンアウトが１であるか、あるいはファンアウト２であっても本発明に従って構成されたジョゼフソン論理ゲート30を二つ用い、図８に示したような並列動作回路を構築する場合には、当該前段ゲート30の出力端子TOからの接続配線パタンは本発明ゲート10の第一入力端子Ti-1に接続するようにパターニングすれば良い。
【００２７】ここで、具体的な作製例と本発明によって得られた効果の実証例につき説明する。まず、図２には、本発明に従って作製された実施例素子の一部分が代表的な要部断面として示されている。Siウエハ21の上にニオブ（Nb）による超伝導グランドプレーン22があり、その上に作製の都合上、積層関係となっている Nb2O5膜23、SiO膜24、MgO膜25から成る絶縁層がある。この絶縁層の上には所定の平面形状にパターニングされたNb下部電極27と、これとは離れた位置に設けられているパナジウム（Pd）抵抗パタン32が形成されている。図１(B) に示されている負荷抵抗パタン11も、このような抵抗材料や積層関係で構成することができる。Nb下部電極27は絶縁層に開けられたコンタクト用の開口を介し、グランドプレーン22に接続している。
【００２８】Nb下部電極27の上方は SiO膜26により覆われ、ただし当該 SiO膜26の所定個所に開けられた開口内には、AlOx膜をトンネル酸化膜として用い、上部電極をNb膜29としたNb/AlOx/Nb接合31が形成されている。このジョゼフソン接合31に関する構造は、これまで説明してきた回路におけるジョゼフソン接合J1〜J4を構成するための構造例と見ることができる。同様に SiO膜26に開けられた開口を介して下部電極22に電気的導通を取ったり、上部電極29とPb抵抗パタン32との間を接続したり、抵抗パタン32に対して他のゲート回路や端子に導通を取るためにパターニングされているPb−In配線層28の当該材料や配置、積層関係は、図１(B) に示した第一、第二入力端子パタン12-1，12-2を作製する場合にも適用できる。
【００２９】しかるに、こうした材料関係、構造関係を採用し、図１(A) や図３に示されたジョゼフソン論理ゲート10として、左ブランチ中のジョゼフソン接合J1，J2の臨界電流値I1，I2がそれぞれ５０μＡ、右ブランチ中のジョゼフソン接合J3，J4の臨界電流値I3，I4がそれぞれ１５０μＡ、入出力分離抵抗Riの値riが３．５Ω、第一入力端子Ti-1とノードPo間の負荷抵抗値rlが１４Ω（したがってノードPoと第二入力端子Ti-2間の抵抗値rl/2が７Ω）であって、出力電流量が１００μＡ、ファンアウト１のジョゼフソン論理ゲート10を作製した。そして、このゲートを図３に示す後段ゲート10として、それぞれ対応するジョゼフソン接合J1〜J4の臨界電流値Ii〜I4の値が上記の倍であり、各抵抗の抵抗値が上記の半分であるファンアウト２の前段ゲート30に接続した。接続した後段ゲート10における入力端子は第二入力端子Ti-2である。
【００３０】このようなカスケード回路をコンピュータによる回路網解析プログラムを用いて評価した所、後段ゲート10の遅延時間は７５％電流バイアス時において１２psとなった。これに対し、第二入力端子Ti-2を持たない従来構造のゲート、すなわち第一入力端子Ti-1しかないゲートを後段ゲートとして用い、前段ゲートの負荷抵抗の最適化を図り得なかった場合には、同様の条件で遅延時間は１５psとなった。したがって本発明を採用したことにより、２０％の動作速度向上効果が得られたことになる。
【００３１】なお、すでに述べたように、この種の電流注入型ジョゼフソン論理ゲートによる論理演算ユニットは、実際上、図１(A) や図３に示した基本的なジョゼフソンスイッチングゲート10を基本に構成され、入力端子周りや周辺の配線パタンに変更がある程度である。従って、本発明の概念は、そうした演算ユニットの入力部に適用することができる。
【００３２】図４はこれを例示するために二入力オアゲートとして構成された本発明のジョゼフソン論理ゲート10’の他の実施例を示している。すなわち、ジョゼフソン接合を含むスイッチング回路部分への接続ノードPoには、二つの負荷抵抗RL1,RL2の各一端が接続し、各負荷抵抗RL1,RL2 の他端にそれぞれ，第一入力端子Ti1-1,Ti2-1 が接続している。また、各負荷抵抗の中間部分には、すでに述べた本発明の教示に従い、第二入力端子Ti1-2,Ti2-2 が設けられている。
【００３３】明らかなように、こうしたゲート10’では、第一群に接続される前段ゲートのファンアウトに応じ、当該第一群入力端子の第一、第二のいずれかの入力端子を用いるようにし、同様に第二群に接続される前段ゲートのファンアウトに応じ、当該第二群入力端子の第一、第二のいずれかの入力端子を用いるようにすれば、各前段ゲートにとって最適な負荷環境下で、それら二つの前段ゲートから出力される出力電流論理に関し、高速のオア論理演算が可能となる。
【００３４】もちろん、先に述べたように、本発明は他の論理演算を行うゲートにも適用できるし、電流注入型ジョゼフソン論理ゲートであって入力線路に直列に前段ゲート用の負荷抵抗を設けるものであれば図示の４ＪＬ型に限らず適用できる。さらに、図１，３の実施例では第二入力端子を選択したときに得られる負荷抵抗RLの値はrl/2であったが、図１(B) において例えばノードPoまでの抵抗値がrl/3となる位置に第二入力端子Ti-2を設ければ、単なる接続配線パターンの変更のみで、前段ゲート30としてファンアウト１と３のものに選択的に対応することができ、ノードPoまでの抵抗値がrl/4となる位置に第二入力端子Ti-2を設ければ、全く同様に、単なる接続配線パターンの変更のみで前段ゲート30としてファンアウト１と４のものに選択的に対応することができる。もっとも、本実施例で例示されている４ＪＬゲートの場合には、通常、ファンアウト４位までが動作マージンに鑑みると適当とされているので、余り多くのファンアウトについて考慮する必要はないかも知れないが、そうした制約がない場合には、ないし発明としての原理上は、上記を一般化し、ｎを２以上の正の整数として、ノードPoとの間でrl/nとなる位置に第二入力端子Ti-2を設ければ、前段ゲートとしてファンアウト１とｎのものに選択的に対応し得る本発明ゲート10が得られることになる。
【００３５】さらに、第一、第二入力端子に加えて、第三入力端子、第四入力端子、・・・・というように、一つの負荷抵抗パターン11に対してそれぞれ異なった位置で接続する端子の数を増すことも考えられる。図５にはこうした場合が模式的に示されている。すなわち、一つの負荷抵抗パタン11に対し、ノードPoとの間で最大抵抗値rlを呈する位置に設けられた第一入力端子Ti-1の外に、ノードPoから見て抵抗値rl/2となる位置には第二入力端子Ti-2が、抵抗値rl/3となる位置には第三入力端子Ti-3が、そして抵抗値rl/4となる位置には第四入力端子Ti-4が、それぞれ接続している。明らかなように、こうした構成では、前段ゲート30にはファンアウト１から４までのものを使用することができる。
【００３６】この図５に示されている構成を一般化すれば、ｍを２以上の正の整数として、第一入力端子Ti-1とノードPo間の抵抗値rlの負荷抵抗パタン11に対し、それぞれ互いに異なる位置に接続された入力端子をｍ個設ける場合、第ｉ(i=2,3,・・・・,m)番目の入力端子は、ノードPoとの間で抵抗値rl/iが得られる位置とする。このようにすれば、単なるカスケード接続の場合にも、前段ゲートとしてはファンアウトが１からｍまでの任意のものを採用できる。
【００３７】
【発明の効果】本発明によれば、電流注入型ジョゼフソン論理ゲートの入力に接続すべき前段ゲートのファンアウトに応じ、当該前段ゲートの負荷抵抗値を適当にしたいときにも、従来のように個々の後段ゲートの負荷抵抗値をその都度設計し、個々に最適化する必要はなく、前段ゲートの出力からの接続配線を本発明に従って構成された後段ゲートの複数の入力端子のどれに接続するかによって対応できる。これは結局、そうした接続配線パタンを形成するためのマスクパタンの選択ないし変更によってのみ、対応可能なことを意味する。そのため、このような接続情報のみを取扱ってＣＡＤを利用すると、設計上の簡易性や設計作業の短縮効果は大いに助長される。
【図面の簡単な説明】
【図１】本発明により構成された一実施例としてのジョゼフソン論理ゲートユニットの回路及び特徴部分の説明図である。
【図２】本発明により構成されるジョゼフソン論理ゲートの一部分の断面構成例を示す説明図である。
【図３】本発明により構成されるジョゼフソン論理ゲートのカスケード接続例を示す説明図である。
【図４】本発明により構成された他の実施例としてのジョゼフソンオアゲートユニットの回路図である。
【図５】本発明に従い負荷抵抗パタンに対して複数の入力端子を設ける場合の一例の説明図である。
【図６】従来の４ＪＬ型ジョゼフソン論理ゲートを一般的な回路表現で表した場合の回路図である。
【図７】従来において基板上に形成された４ＪＬ型ジョゼフソン論理ゲートをユニットとして見た場合の回路要素の相関配置関係を回路図表現で表す説明図である。
【図８】図６に示した従来のジョゼフソン論理ゲートを複数用いてファンアウト回路を構成した場合に生ずる問題点の説明図である。
【図９】図７に示したジョゼフソン論理ゲートをカスケード接続した場合の回路図である。
【図１０】図９に示した回路において生ずる問題点をゲート特性図に即して説明する説明図である。
【符号の説明】
10 ジョゼフソン論理ゲートユニット，
11 負荷抵抗パタン，
12-1 第一入力端子パタン，
12-2 第二入力端子パタン，
13 スイッチング回路部に接続するノード部分のパタン，
J1 ジョゼフソン接合，
J2 ジョゼフソン接合，
J3 ジョゼフソン接合，
J4 ジョゼフソン接合，
Ti-1 第一入力端子，
Ti-2 第二入力端子，
Ti-3 第三入力端子，
Ti-4 第四入力端子，
TO 出力端子，
RL 負荷抵抗，
rl 負荷抵抗値，
Po ノード．
【特許請求の範囲】
【請求項１】 入力電流の入力端子からジョゼフソン接合を含むスイッチング回路部に至る線路中に直列に前段用負荷抵抗を含み、該負荷抵抗は、該入力端子に接続する一端と上記スイッチング回路部に接続する他端との間に所定の抵抗値を持つように基板上に設けられた負荷抵抗パタンで構成される電流注入型ジョゼフソン論理ゲートであって；上記負荷抵抗パタンの上記一端に接続された入力端子を第一の入力端子とし、該第一の入力端子とは別に、該負荷抵抗パタンの上記一端と上記他端との間の中間部分に第二の端子を設けたこと；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項２】 請求項１に記載の電流注入型ジョゼフソン論理ゲートであって；ｎを２以上の正の整数として、上記負荷抵抗パタンに対し上記第二の端子の設けられる位置は、該負荷抵抗パタンの上記一端と上記他端との間の抵抗値をｎ分の１にした抵抗値が該第二の端子と該他端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項３】 請求項１に記載の電流注入型ジョゼフソン論理ゲートであって；ｍを２以上の正の整数、ｉを２以上ｍ以下の正の整数として、上記負荷抵抗パタンには上記第一入力端子の外に、上記第二入力端子から第ｍ入力端子まで、上記第一入力端子を含めて全部でｍ個の入力端子がそれぞれ独立な位置に設けられており；上記第二入力端子から上記第ｍ入力端子までの第ｉ入力端子の各々の設けられる位置は、それぞれ、上記負荷抵抗パタンの上記一端と上記他端との間の抵抗値をｉ分の１にした抵抗値が該第ｉ入力端子と該他端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項４】 請求項１に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトに応じて上記負荷抵抗パタンの上記第一、第二入力端子のいずれか一方に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【請求項５】 請求項２に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトが１であるか上記ｎであるかに応じ、１の場合には上記負荷抵抗パタンの上記第一入力端子に対し、またｎの場合には上記第二入力端子に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【請求項６】 請求項３に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトが１であるか上記ｉであるかに応じ、１の場合には上記負荷抵抗パタンの上記第一入力端子に対し、またｉの場合には上記第ｉ入力端子に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【請求項１】 入力電流の入力端子からジョゼフソン接合を含むスイッチング回路部に至る線路中に直列に前段用負荷抵抗を含み、該負荷抵抗は、該入力端子に接続する一端と上記スイッチング回路部に接続する他端との間に所定の抵抗値を持つように基板上に設けられた負荷抵抗パタンで構成される電流注入型ジョゼフソン論理ゲートであって；上記負荷抵抗パタンの上記一端に接続された入力端子を第一の入力端子とし、該第一の入力端子とは別に、該負荷抵抗パタンの上記一端と上記他端との間の中間部分に第二の端子を設けたこと；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項２】 請求項１に記載の電流注入型ジョゼフソン論理ゲートであって；ｎを２以上の正の整数として、上記負荷抵抗パタンに対し上記第二の端子の設けられる位置は、該負荷抵抗パタンの上記一端と上記他端との間の抵抗値をｎ分の１にした抵抗値が該第二の端子と該他端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項３】 請求項１に記載の電流注入型ジョゼフソン論理ゲートであって；ｍを２以上の正の整数、ｉを２以上ｍ以下の正の整数として、上記負荷抵抗パタンには上記第一入力端子の外に、上記第二入力端子から第ｍ入力端子まで、上記第一入力端子を含めて全部でｍ個の入力端子がそれぞれ独立な位置に設けられており；上記第二入力端子から上記第ｍ入力端子までの第ｉ入力端子の各々の設けられる位置は、それぞれ、上記負荷抵抗パタンの上記一端と上記他端との間の抵抗値をｉ分の１にした抵抗値が該第ｉ入力端子と該他端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項４】 請求項１に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトに応じて上記負荷抵抗パタンの上記第一、第二入力端子のいずれか一方に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【請求項５】 請求項２に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトが１であるか上記ｎであるかに応じ、１の場合には上記負荷抵抗パタンの上記第一入力端子に対し、またｎの場合には上記第二入力端子に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【請求項６】 請求項３に記載の電流注入型ジョゼフソン論理ゲートを基板上に複数個形成して成る集積回路であって；上記前段用負荷抵抗に接続されるべき前段の電流注入型ジョゼフソン論理ゲートの出力端子は、該前段の電流注入型ジョゼフソン論理ゲートのファンアウトが１であるか上記ｉであるかに応じ、１の場合には上記負荷抵抗パタンの上記第一入力端子に対し、またｉの場合には上記第ｉ入力端子に対し、上記基板上に形成された接続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積回路。
【図２】
【図５】
【図１０】
【図１】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図５】
【図１０】
【図１】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開平６−２６０６９２
【公開日】平成６年（１９９４）９月１６日
【国際特許分類】
【出願番号】特願平５−７１１４２
【出願日】平成５年（１９９３）３月５日
【出願人】（０００００１１４４）工業技術院長 (75)
【指定代理人】
【氏名又は名称】工業技術院電子技術総合研究所長
【公開日】平成６年（１９９４）９月１６日
【国際特許分類】
【出願日】平成５年（１９９３）３月５日
【出願人】（０００００１１４４）工業技術院長 (75)
【指定代理人】
【氏名又は名称】工業技術院電子技術総合研究所長
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