駆動制御回路、駆動回路、及び駆動方法
【課題】送信側及び受信側に付加的にラインメモリ部を搭載する必要なく低規模の回路を付加するだけで、表示パネルにおける駆動制御回路と駆動回路との間の伝送路で生じ得るＥＭＩを十分に低減させるようにする。
【解決手段】駆動制御回路（コントローラ）１０は、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部１１と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部１２と、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データをデータ順序制御信号と共に駆動回路（カラムドライバ２１）に送信する送信部と、を備える。
【解決手段】駆動制御回路（コントローラ）１０は、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部１１と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部１２と、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データをデータ順序制御信号と共に駆動回路（カラムドライバ２１）に送信する送信部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの駆動回路を制御する駆動制御回路、その駆動回路、及び駆動方法に関し、より詳細には、ＥＭＩ（Electro-Magnetic Interference）低減を図ることが可能な駆動制御回路、駆動回路、及び駆動方法に関するものである。
【背景技術】
【０００２】
従来から、映像表示装置では、駆動制御回路（コントローラ）とソース基板上の駆動回路との間の伝送路でＥＭＩが生じるため、一般的にＥＭＩを低減するための技術が採用されている。図６は、従来の映像表示装置の構成を示す図で、図７は、図６の映像表示装置におけるカラムドライバ内の差分データ受信部の構成を示す図である。
【０００３】
図６に示す映像表示装置は、アクティブマトリクス方式のＬＣＤ（Liquid Crystal Display）パネル８０、ＬＣＤパネル８０に接続されたソース基板７０、及びソース基板７０に接続されたコントローラ６０を備える。コントローラ６０は、制御信号生成部６１、ラインメモリ部６２、差分データ生成部６３、パラレル・シリアル変換部６４、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）バッファ６５、及び差動バッファ６６，６７を備える。ソース基板７０は、ＣＭＯＳバッファ６５及び差動バッファ６６，６７に接続されたカラムドライバ７１を、ＬＣＤパネル８０の総カラム数を各カラムドライバ７１の出力（駆動）可能カラム数で割った個数だけ備える。ＬＣＤパネル８０は、各カラムにおいて信号線７２によりソース基板７０のカラムドライバ７１と接続されている。
【０００４】
ラインメモリ部６２は、パラレル画像データを所定期間遅延させる。このパラレル画像データは、コントローラ６０に入力された画像データ、或いは、その画像データを図示しない処理回路で高画質化処理した画像データを指す。差分データ生成部６３は、この遅延された画像データ（すなわち前画像データ）と元のパラレル画像データとの差分を計算し、その計算結果である差分画像データを、パラレル・シリアル変換部６４に出力する。パラレル・シリアル変換部６４は、この差分画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列、且つ、その電圧振幅が差動ペアになって伝送されるシリアルな状態に変換する。その結果得られるシリアル差分画像データは、差動バッファ６７に入力され、ソース基板７０における各カラムドライバ７１に送信される。
【０００５】
また、制御信号生成部６１は、コントローラ６０に入力されるパラレル画像データを所望のタイミングで最終的にＬＣＤパネル８０に表示させるための制御信号を生成し、ＣＭＯＳバッファ６５を介して各カラムドライバ７１に送信する。制御信号生成部６１は、さらに、コントローラ６０から送信するシリアル差分画像データと制御信号を受信側のカラムドライバ７１にて正しく受信、処理するためのクロック信号ＣＬＫを生成し、差動バッファ６６を介して各カラムドライバ７１に送信する。
【０００６】
ソース基板７０に設けられた各カラムドライバ７１は、コントローラ６０から送信されたシリアル差分画像データを受信すると共に、同じくコントローラ６０から送信された制御信号及びクロック信号ＣＬＫを受信する。そして、各カラムドライバ７１は、制御信号及びクロック信号ＣＬＫのタイミングに従って、シリアル差分画像データをパラレル化する処理、つまりシリアルな信号の状態からパラレルな信号の状態に戻すための変換処理を行う。
【０００７】
各カラムドライバ７１は、図７で示すような差分データ受信部を備えており、パラレルな信号の状態に戻された差分画像データは、この差分データ受信部で、コントローラ６０から送信された元のパラレル画像データとして再生される。なお、図７に示す差分データ受信部は、ラインメモリ部９１及び加算回路部９２を有し、入力された差分画像データとラインメモリ部９１で所定時間遅延された前画像データを加算回路部９２で加算することにより、コントローラ６０から送信された元のパラレル画像データを再生するように動作する。その後、再生された元のパラレル画像データはカラムドライバ７１から信号線７２を介して伝送され、コントローラ６０から送信された制御信号のタイミングに従い、ＬＣＤパネル８０に表示されることとなる。
【０００８】
以上のように、従来の技術では、画像データ送信側であるコントローラ６０に差分データ生成部６３を設け、且つ画像データ受信側であるカラムドライバ７１に差分データ受信部を設けることで、コントローラ６０とカラムドライバ７１との間に伝送される画像データの論理状態の遷移回数（ＨｉｇｈからＬｏｗ及びＬｏｗからＨｉｇｈへの遷移回数）を削減することで、ＥＭＩを低減させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２００３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の通り、従来の技術では、コントローラ６０とソース基板７０のカラムドライバ７１との間の伝送路におけるＥＭＩ低減を図るために差分データでやり取りしており、そのため、コントローラ６０側に差分データ生成のためのラインメモリ部６２を設け、且つカラムドライバ７１側にも差分データの受信・加算のためのラインメモリ部９１を設ける必要がある。
【００１１】
送信側であるコントローラ６０は通常、微細プロセスで開発するＬＳＩ（Large Scale Integrated Circuit）であるため、比較的大規模な回路を搭載でき、またＬＳＩの内部にラインメモリ部６２を搭載することもできる。しかしながら、受信側、具体的にはカラムドライバ７１のＬＳＩは微細プロセスで開発されないため、ＬＳＩ内部へのラインメモリ部９１の搭載は、コストや廃熱の問題から現実的ではない。
【００１２】
本発明は、上述したような実状に鑑みてなされたものであり、その目的は、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るＥＭＩを十分に低減させることが可能な駆動制御回路、その駆動回路、及び駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の第１の技術手段は、表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、を備えたことを特徴としたものである。
【００１４】
第２の技術手段は、第１の技術手段において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴としたものである。
【００１５】
第３の技術手段は、第１又は第２の技術手段において、前記制御信号生成部は、前記データ順序制御信号として、１ライン又は１フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴としたものである。
【００１６】
第４の技術手段は、第３の技術手段において、前記周期を１ライン又は１フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴としたものである。
【００１７】
第５の技術手段は、第１〜第４のいずれかの技術手段における駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、を備えたことを特徴としたものである。
【００１８】
第６の技術手段は、表示パネルを駆動するための駆動方法であって、駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴としたものである。
【発明の効果】
【００１９】
本発明によれば、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るＥＭＩを十分に低減させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る駆動制御回路を備えた映像表示装置の一構成例を示す図である。
【図２】図１の駆動制御回路が生成するデータ順序制御信号がＬｏｗのときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。
【図３】図１の駆動制御回路が生成するデータ順序制御信号がＨｉｇｈのときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。
【図４】図１の駆動制御回路内のパラレル・シリアル変換部の一構成例を示す図である。
【図５】図１の駆動制御回路が制御するソース基板上のカラムドライバ内に具備されたシリアル・パラレル変換部の一構成例を示す図である。
【図６】従来の映像表示装置の構成を示す図である。
【図７】図６の映像表示装置におけるカラムドライバ内の差分データ受信部の構成を示す図である。
【発明を実施するための形態】
【００２１】
図１は、本発明の一実施形態に係る駆動制御回路を備えた映像表示装置の一構成例を示す図である。図１に示す映像表示装置は、アクティブマトリクス方式のＬＣＤパネル３０、ＬＣＤパネル３０に接続されたソース基板２０、及びソース基板２０に接続された駆動制御回路（コントローラ）１０を備え、ソース基板２０にはＬＣＤパネル３０を駆動するデータ信号線駆動回路（ソースドライバ）が搭載されている。ここではアクティブマトリクス方式のＬＣＤパネル３０を挙げて説明するが、配列した表示素子の単位で駆動を行う表示パネルであれば、ＬＣＤでなくても同様に適用できる。
【００２２】
コントローラ１０は、ＬＣＤパネル３０に表示させる画像のシリアル画像データをカラムドライバ２１に送信すると共に、カラムドライバ２１を制御する。コントローラ１０へ入力される画像データは、パラレル画像データとする。制御及びシリアル画像データの送信のために、コントローラ１０は、制御信号生成部１１、パラレル・シリアル変換部１２、ＣＭＯＳバッファ１３，１４、及び差動バッファ１５，１６を備える。
【００２３】
ソース基板２０は、ソースドライバとして、ＣＭＯＳバッファ１３，１４及び差動バッファ１５，１６に接続されたカラムドライバ２１を、ＬＣＤパネル３０の総カラム数を各カラムドライバ２１の出力（駆動）可能カラム数で割った個数だけ備える。カラムとは、ＬＣＤパネル３０において列方向に配列された複数の信号線を、均等数又はほぼ均等数に分けることで構成される複数の信号線を指す。ＬＣＤパネル３０は、各カラムにおいて信号線２２によりソース基板２０のカラムドライバ２１と接続されている。なお、ソースドライバをカラム別に設けた例を挙げているがこれに限ったものではなく、ＬＣＤパネル３０に対して１つのソースドライバのみで構成してもよい。
【００２４】
また、図示及び詳細な説明は行わないが、ＬＣＤパネル３０とコントローラ１０との間には走査信号線駆動回路（ゲートドライバ）を搭載したゲート基板も接続されている。コントローラ１０は、ソースドライバへ伝送するシリアル画像データ等と合わせて、このゲートドライバにゲート用の制御信号及びクロック信号を出力する。これにより、表示対象の画像がＬＣＤパネル３０に表示できる。本発明に係る駆動制御回路で制御する対象となる駆動回路としては、カラムドライバ２１で例示するソースドライバを含んでいればよく、従ってゲートドライバも含む回路と捉えることもできる。
【００２５】
以下、本発明の主たる特徴である制御信号生成部１１及びパラレル・シリアル変換部１２での処理、並びにカラムドライバ２１に設けられたシリアル・パラレル変換部での処理を中心に、図２〜図５を参照しながら説明する。
【００２６】
制御信号生成部１１は、各カラムドライバ２１用の制御信号を生成する。この制御信号は、パラレル画像データを所望のタイミングで最終的にＬＣＤパネル３０に表示させるための信号である。このパラレル画像データとは、コントローラ１０に入力される入力画像データ或いはその入力画像データを高画質化処理した画像データであり、後述するように、カラムドライバ２１への送信前にパラレル・シリアル変換部１２によってパラレルからシリアルに変換される。制御信号生成部１１は、さらに、コントローラ１０から送信するシリアル画像データと制御信号と後述のデータ順序制御信号とをカラムドライバ２１にて正しく受信、処理するためのクロック信号ＣＬＫを生成する。
【００２７】
制御信号生成部１１は、ＣＭＯＳバッファ１４を介して各カラムドライバ２１に各カラムドライバ２１用の制御信号を送信し、差動バッファ１５を介して各カラムドライバ２１にクロック信号ＣＬＫを送信する。また、ＣＭＯＳバッファ１３は、後述のデータ順序制御信号をカラムドライバ２１へ伝送するためのバッファであり、差動バッファ１６はシリアル画像データをカラムドライバ２１へ伝送するためのバッファである。
【００２８】
制御信号生成部１１は、クロック信号ＣＬＫ及び制御信号を生成するだけでなく、本発明の主たる特徴の一つとして、次のデータ順序制御信号を生成し、ＣＭＯＳバッファ１３を介して各カラムドライバ２１へ出力する。データ順序制御信号は、信号の論理状態（論理値）を擬似的にランダムに変化させた信号とする。
【００２９】
このように、論理状態をランダムに変化させる性質を持つ信号を発生させるためには、公知の技術として広く一般的に使用されている擬似乱数生成器を採用することで簡単に実現可能である。例えば、擬似乱数生成器として擬似乱数を生成する線形帰還シフトレジスタを用いたとすると、そのビット数を任意に決定し、決定したビット数での最長周期が得られる特性多項式を適切に選択し、回路として実装するだけでよい。なお、これに伴う回路規模増加の割合、回路実装に伴う労力も非常に軽微なものである。また、データ順序制御信号の生成方法は、上述した方法に限られるものではなく、ランダムにその論理状態を変化させることが可能なものであればよい。また、擬似乱数生成器として線形帰還シフトレジスタを用いた構成例を挙げたが、それ以外に、線形合同法を利用した擬似乱数生成器を採用するなど他のアルゴリズムを用いてもよい。線形合同法のアルゴリズムは、ＣＰＵを用いたソフトウェア処理（演算）、又は乗除算といった単純演算回路を専用回路化したハードウェア処理（演算）のいずれでも容易に実装できる。
【００３０】
また、制御信号生成部１１は、データ順序制御信号として、１ラインの周期若しくは１フレームの周期で擬似的にランダムに論理状態（Ｈｉｇｈ／Ｌｏｗ）を変化させた信号を生成することが好ましい。線形帰還シフトレジスタを用いた例では、例えば線形帰還シフトレジスタの入力クロックを１ライン若しくは１フレームを示す同期信号とすれば、データ順序制御信号のランダムに変化する周期を１ライン毎或いは１フレーム毎にすることができる。データ順序制御信号の論理状態の変化の周期を１ライン又は１フレームとした場合、例えば擬似乱数１，１，０，１，・・・が発生したとすると、データ順序制御信号はＨ（第１のライン又は第１のフレーム）、Ｈ（第２のライン又は第２のフレーム）、Ｌ（第３のライン又は第３のフレーム）、Ｈ（第４のライン又は第４のフレーム）、・・・として生成される。勿論、上記周期を所定数のラインとしてもよいし、所定数のフレームとしてもよい。なお、後述するが、上記周期はパラレル・シリアル変換部１２でのデータ順序入れ替えの周期となる。
【００３１】
次に、パラレル・シリアル変換部１２について説明する。パラレル・シリアル変換部１２は、シリアル化処理と順序変更処理とを実行する。シリアル化処理は、パラレル画像データをシリアル化する処理である。より具体的には、シリアル化処理は、画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列になって伝送されるシリアルな状態に変換する処理である。なお、この例では、パラレル画像データが、単一の画像データ信号線が直列で且つその電圧振幅が差動ペアになって伝送されるシリアルな状態に変換され、差動バッファ１６を介して各カラムドライバ２１に送信される。ここで、上記パラレル画像データは、コントローラ１０へ入力された入力画像データ或いはその入力画像データを図示しない処理回路で高画質化処理した画像データであって、順序変更処理が施される前又は後のデータである。
【００３２】
順序変更処理は、データ順序制御信号が示す論理状態（ランダムに変化する論理状態）により、シリアル化処理が施されたシリアル画像データ、若しくはシリアル化処理が施される前の上記パラレル画像データについて、データ順序を変更する処理である。この順序変更処理により、コントローラ１０からの出力データのデータ順序をランダムに入れ替えるため、各カラムドライバ２１へ伝送するデータの値における周波数成分を平滑化させることができ、ＥＭＩ低減を図ることができる。より具体的に説明すると、まずＥＭＩ的には動画よりも静止画の方が厳しいが、それは静止画であれば決まった画像データが出力されるためであり、出力伝送路に発生する周波数成分が常に同じなるためである。そして、連続するラインは似たような画素値を示すことが多いため、１ライン毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。また、連続するフレームは似たような画素値を示すことが多いため、１フレーム毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。
【００３３】
以下、順序変更処理によりデータ順序を変更してからシリアル化処理によりシリアルへ変換することを前提に、順序変更処理の具体例を図２及び図３を併せて参照しながら説明し、図４をさらに併せて参照しながらその回路構成例について説明する。但し、シリアル化してからデータ順序を変更するような回路構成を採用することもできる。
【００３４】
図２は、図１の駆動制御回路が生成するデータ順序制御信号がＬｏｗ（以下、「Ｌ」で示す）のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図で、図３は、図１のコントローラが生成するデータ順序制御信号がＨｉｇｈ（以下、「Ｈ」で示す）のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。また、図４は、図１のコントローラ内のパラレル・シリアル変換部の一構成例を示す図である。
【００３５】
図２、図３において、ＲＥ０，ＢＥ０，ＧＥ０など「Ｅ」を含む文字列で示すデータは偶数ドット表示用のデータ、ＲＯ０，ＧＯ０，ＢＯ０など「Ｏ」を含む文字列で示すデータは奇数ドット表示用のデータとする。また、図２では、最下位ビットＲＥ０から最上位ビットＲＥ７へと順番に並んだデータＤ０などが例示してある。なお、図２の例を挙げているが、コントローラ１０に入力されるデータの順序などもこの例に限られるものではない。また、図４では［０］〜［３］の４ビットのパラレル画像データを入力し、それらをシリアル化する例を挙げるが、４ビットに限ったものではなく、Ｄ型フリップフロップの数やシリアライザを変えれば済む。
【００３６】
パラレル・シリアル変換部１２は、制御信号生成部１１で生成されたデータ順序制御信号を入力する。パラレル・シリアル変換部１２は、例えばＲＧＢ各８ビットのパラレルデータ(ＲＥ０〜ＲＥ７が並列に、言い換えれば、時系列的には同時に）を入力し、順序変更処理として、例えばデータ順序制御信号がＬのときに図２のようなシリアルな差動データ（図２のデータＤ０で言えば、時系列的にはＲＥ０〜ＲＥ７が順番になったデータ）に変換される。一方、データ順序制御信号がＨのときに図３のようなシリアルな差動データに変換される。図３では、図２のシリアル画像データに対してデータ順序が逆に変更された結果としてのシリアル画像データを例示している。このようにパラレル・シリアル変換部１２は、データ順序制御信号の入力値によりデータ出力順序を入れ替える。
【００３７】
図４で例示するパラレル・シリアル変換部１２は、データ順序入れ替え部４０、Ｄ型フリップフロップ４３ａ〜４３ｄ、及び４ｔｏ１シリアライザ４４を有する。データ順序入れ替え部４０は、パラレル画像データ［０］〜［３］をそれぞれ入力とするＤ型フリップフロップ４１ａ〜４１ｄと、セレクタ４２ａ〜４２ｄとを有する。Ｄ型フリップフロップ４１ａ〜４１ｄのクロックとしては、コントローラ制御クロックが入力される。セレクタ４２ａ〜４２ｄは、それぞれＤ型フリップフロップ４１ａ，４１ｄのペア、Ｄ型フリップフロップ４１ｂ，４１ｃのペア、Ｄ型フリップフロップ４１ｃ，４１ｂのペア、Ｄ型フリップフロップ４１ｄ，４１ａのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれＤ型フリップフロップ４３ａ〜４３ｄに出力する。
【００３８】
例えば、セレクタ４２ａは、Ｄ型フリップフロップ４１ａの出力とＤ型フリップフロップ４１ｄの出力とから、データ順序制御信号に基づき（データ順序制御信号のＨ／Ｌに従い）選択を行い、Ｄ型フリップフロップ４３ａに出力する。図４において、パラレル画像データ［０］／［３］とは、データ順序制御信号がＬ、Ｈのときにそれぞれパラレル画像データ［０］、パラレル画像データ［３］が出力されていることを示している。セレクタ４２ａ〜４２ｄでは、データ順序制御信号がＬのときにはペアのうち最初に記載した方（セレクタ４２ａの場合、Ｄ型フリップフロップ４１ａ，４１ｄのペアであり、Ｄ型フリップフロップ４１ａ）の出力を出力し、データ順序制御信号がＨのときには残りの方（セレクタ４２ａの場合、Ｄ型フリップフロップ４１ａ，４１ｄのペアであり、Ｄ型フリップフロップ４１ｄ）の出力を出力する。このような順序変更処理により、Ｌのときにパラレル画像データを逆順へ入れ替える処理を行わず、Ｈのときにパラレル画像データを逆順へ入れ替えることができる。
【００３９】
このように、データ順序入れ替え部４０は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、逆順に入れ替えるか否かを決定し、その決定に従って処理を実行する。具体的には、データ順序入れ替え部４０内のセレクタ４２ａ〜４２ｄが、制御信号生成部１１から受け取ったデータ順序制御信号がＨであれば逆順へと入れ替えを行い、Ｌであれば逆順への入れ替えを行わない。
【００４０】
セレクタ４２ｂ〜４２ｄからの出力はそれぞれＤ型フリップフロップ４３ａ〜４３ｄに入力され、Ｄ型フリップフロップ４３ａ〜４３ｄから４ｔｏ１シリアライザ４４へ出力される。Ｄ型フリップフロップ４３ａ〜４３ｄのクロックとしては、コントローラ制御クロックが入力される。なお、この例では４ビットのパラレルデータを入力とするため、シリアライザ４４は４ｔｏ１となっているが、入力ビット数によって搭載するシリアライザは異なる。
【００４１】
４ｔｏ１シリアライザ４４は、パラレル画像データをシリアル画像データに変換する。このシリアル画像データは、差動バッファ１６を介してコントローラ１０側からソース基板２０へ出力される。このように、パラレル・シリアル変換部１２は、差動バッファ１６を介して、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを各カラムドライバ２１へ伝送する。
【００４２】
なお、４ｔｏ１シリアライザ４４や差動バッファ１６等については、従来の技術と同一の機能でよい。さらに、従来の技術と比較して本発明に追加される回路ブロックは、データ順序入れ替え部４０のみであり、その回路規模増加の割合については非常に軽微なものである。また、図４中のＤ型フリップフロップは専用に設けた記憶素子である。また、このＤ型フリップフロップがラッチするタイミングを制御するコントローラ制御クロックは、制御信号生成部１１でクロック信号ＣＬＫとは別途生成されるものとする。
【００４３】
また、データ順序制御信号は、カラムドライバ２１側でデータ順序を元に戻すために必要であり、そのために、上述したように制御信号生成部１１がデータ順序制御信号をＣＭＯＳバッファ１３を介して各カラムドライバ２１へ伝送している。
【００４４】
このように、コントローラ１０は、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ２１に送信する送信部を備える。ＣＭＯＳバッファ１３及び差動バッファ１６は、この送信部の一部に位置づけられる。また、送信部として、伝送経路中にＣＭＯＳバッファ１３及び差動バッファ１６を設けた例を挙げ、制御信号やクロック信号ＣＬＫの伝送経路中にＣＭＯＳバッファ１４及び差動バッファ１５を設けた例を挙げているが、各データがその論理状態（論理レベル、つまり論理値）を保って伝送できればよい。
【００４５】
また、図２及び図３の画像データのように、データ順序制御信号の論理状態に応じてデータ順序を逆にする例を挙げたが、本発明における順序変更処理としてはデータ順序を逆にする必要は必ずしもなく、例えば図２のＤ０データに対して図３のＤ０データが「ＲＥ４，ＲＥ６，ＲＥ５，ＲＥ０，ＲＥ２，ＲＥ７，ＲＥ３，ＲＥ１」といった順序に変わるなど、データ順序制御信号がＬのときとＨのときとでデータ順序が異なるように変更を行いさえすれば、データ順序制御信号によりそのデータ順序をランダムな周期で変えるため同様のＥＭＩ低減効果が得られる。無論、変更ルールは受信側で把握しておく必要があるが、その必要性は図２及び図３におけるデータ順序を逆にする例でも同じである。
【００４６】
次に、カラムドライバ２１での処理、特に内部のシリアル・パラレル変換部での処理例について、その回路構成例と共に図５を参照しながら説明する。図５は、図１のコントローラで制御するソース基板上のカラムドライバ内に具備されたシリアル・パラレル変換部の一構成例を示す図である。なお、図５では４ビットのパラレル画像データにパラレル化する例を挙げるが、４ビットに限ったものではなく、Ｄ型フリップフロップの数やデ・シリアライザを変えれば済む。
【００４７】
各カラムドライバ２１は、コントローラ１０に接続され、ＬＣＤパネル３０を駆動するドライバであって、受信部、シリアル・パラレル変換部、及びデータ出力部を備える。この受信部は、コントローラ１０から送信されたシリアル画像データ及びデータ順序制御信号を受信する。無論、カラムドライバ２１は制御信号及びクロック信号ＣＬＫも受信する。
【００４８】
シリアル・パラレル変換部は、パラレル化処理と共に順序戻し処理を実行する。パラレル化処理とは、上記受信部で受信したシリアル画像データ若しくは順序戻し処理後のシリアル画像データを、パラレル化することで、パラレル画像データに変換する処理である。順序戻し処理は、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す処理である。
【００４９】
以下、パラレル化処理によりパラレル化してから順序戻し処理によりデータ順序を元に戻すことを前提に、順序戻し処理の具体例及び図５の回路構成例について説明する。但し、データ順序を元に戻してからパラレル化するような回路構成を採用することもできる。
【００５０】
図５で例示するシリアル・パラレル変換部５０は、１ｔｏ４デ・シリアライザ５１、データ順序入れ替え部５２、及びＤ型フリップフロップ５５ａ〜５５ｄを有する。１ｔｏ４デ・シリアライザ５１は、コントローラ１０側でシリアル化処理と順序変更処理の双方が施された後のシリアル画像データを入力し、それをパラレル画像データに変換する。このパラレル画像データ［０］〜［３］（データ順序制御信号がＬのとき）／パラレル画像データ［３］〜［０］（データ順序制御信号がＨのとき）が、データ順序入れ替え部５２に出力される。この例では図４のパラレル・シリアル変換部１２と対応させているため、シリアル画像データから４ビットのパラレル画像データへ変換、出力している。
【００５１】
データ順序入れ替え部５２は、パラレル画像データ［０］／［３］、［１］／［２］、［２］／［１］、［３］／［０］をそれぞれ入力とするＤ型フリップフロップ５３ａ，５３ｂ，５３ｃ，５３ｄと、セレクタ５４ａ〜５４ｄとを有する。Ｄ型フリップフロップ５３ａ〜５３ｄのクロックとしては、クロック信号ＣＬＫが入力される。セレクタ５４ａ〜５４ｄは、それぞれＤ型フリップフロップ５３ａ，５３ｄのペア、Ｄ型フリップフロップ５３ｂ，５３ｃのペア、Ｄ型フリップフロップ５３ｃ，５３ｂのペア、Ｄ型フリップフロップ５３ｄ，５３ａのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれＤ型フリップフロップ５５ａ〜５５ｄに出力する。
【００５２】
例えば、セレクタ５４ａは、Ｄ型フリップフロップ５３ａの出力とＤ型フリップフロップ５３ｄの出力とから、データ順序制御信号に基づき（データ順序制御信号のＨ／Ｌに従い）選択を行い、Ｄ型フリップフロップ５５ａに出力する。セレクタ５４ａ〜５４ｄでは、データ順序制御信号がＬのときにはペアのうち最初に記載した方（セレクタ５４ａの場合、Ｄ型フリップフロップ５３ａ，５３ｄのペアであり、Ｄ型フリップフロップ５３ａ）の出力を出力し、データ順序制御信号がＨのときには残りの方（セレクタ５４ａの場合、Ｄ型フリップフロップ５３ａ，５３ｄのペアであり、Ｄ型フリップフロップ５３ｄ）の出力を出力する。このような順序戻し処理により、コントローラ１０から受け取ったデータ順序制御信号がＬであった場合にパラレル画像データをそのまま出力し、Ｈであった場合にパラレル画像データを逆順へ戻すことができる。
【００５３】
このように、データ順序入れ替え部５２は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、元に戻すか否か（つまりコントローラ１０側で順序の入れ替えがなされたか否か、例えば図３の順序で伝送されたのか図２の順序で伝送されたのか）を判定し、その判定に従って処理を実行する。
【００５４】
セレクタ５４ｂ〜５４ｄからの出力はそれぞれＤ型フリップフロップ５５ａ〜５５ｄに入力され、Ｄ型フリップフロップ５５ａ〜５５ｄから信号線２２を介してＬＣＤパネル３０の各カラムに出力される。Ｄ型フリップフロップ５５ａ〜５５ｄのクロックとしては、クロック信号ＣＬＫが入力される。
【００５５】
なお、図４及び図５の構成例では送信側と受信側のデータ順序入れ替え部４０，５２に同一の構成の回路を用いたが、同一の機能を有するものであれば異なる構成の回路を用いてもよい。また、図５に示されるＤ型フリップフロップの必要性については図４のそれと同様である。
【００５６】
上述のデータ出力部は、信号線２２を有し、シリアル・パラレル変換部５０でパラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとしてＬＣＤパネル３０に信号線２２で出力する。つまり、元のデータ順序に変換されたパラレル画像データは、カラムドライバ２１から信号線２２を介して伝送され、コントローラ１０から送信された制御信号のタイミングに従い、ＬＣＤパネル３０に出力され表示される。
【００５７】
以上説明した通り、本発明によれば、コントローラ１０から送信され、カラムドライバ２１で受信される画像データの順序をランダムに入れ替えることによりデータ値による周波数成分が平滑化でき、ＥＭＩ低減をはかることが可能となる。特に、図６及び図７で示した従来の映像表示装置では、コントローラ６０にラインメモリ部６２や差分データ生成部６３を設け、さらにカラムドライバ７１内にもラインメモリ部９１を設ける必要があるが、本発明に係るコントローラ１０及びカラムドライバ２１ではこれらの構成要素６２，６３，９１が不要となる。
【００５８】
すなわち、本発明によれば、送信側及び受信側へ付加的なラインメモリの搭載をすることなく、低規模の回路付加で、ランダムに伝送路の画像データの順序が入れ替わるため画像データ値に依存する周波数成分が平滑化し、簡単で且つ安価な方法でコントローラ１０とカラムドライバ２１との間の伝送路におけるＥＭＩ低減が可能となる。
【００５９】
以上、データ順序制御信号における論理状態を変化させる周期が予め決まっていることを前提に説明したが、この周期はユーザ設定可能とすることが好ましい。つまり、コントローラ１０は次の設定部を備えることが好ましい。この設定部は、データ順序制御信号における論理状態を擬似的にランダムに変化させる際の周期を、１ライン又は１フレームのいずれにするかを、ユーザ選択に応じて設定する。ユーザ選択は別途設けた操作部により、若しくは別途設けた操作部及びＬＣＤパネル３０等でなるユーザインターフェースにより行えばよい。このように論理状態を１ライン毎にランダムに変化させるのか１フレーム毎にランダムに変化させるのかをユーザ設定可能に構成することにより、パラレル・シリアル変換部１２によりシリアル化された画像データの周波数成分の平滑化に関してよりＥＭＩを低減させる方法を、ユーザが選択することができる。１ラインと１フレームとをユーザ選択の候補として説明したが、所定の候補（例えば、１ライン周期、２ライン周期、１フレーム周期）の中からユーザ選択可能なように構成してもよい。
【００６０】
また、１ライン毎或いは１フレーム毎のいずれがよりＥＭＩを低減できるかは、出力する映像データに依存する。従って、コントローラ１０を、映像の種別に応じて自動的に１ライン毎か１フレーム毎かを自動的に選択するように構成してもよい。勿論、コントローラ１０を、所定の候補（例えば、１ライン周期、２ライン周期、１フレーム周期）の中から映像の種別に応じて自動的に選択するように構成してもよい。
【００６１】
また、図２及び図３でデータ順序を逆にした例を示したが、これは、シリアル化したときの仕様として、最下位ビットから最上位ビットと、最上位ビットから最下位ビットとの双方を用意しておくためである。このように双方のデータ順序を用意しておくことで、ＥＭＩ低減の効果とは無関係に汎用性が高まる。
【００６２】
より具体的には、上述したように、通常、最下位ビットから最上位ビットとなる順番でデータがコントローラ１０に入力される構成を採用することが多く、その場合、カラムドライバ２１は、最下位ビットから最上位ビットとなる順番でデータを入力するような構成をもっていればコントローラ１０から受信するデータ順序制御信号に基づき上記順序戻し処理を実行すれば済む。そして、シリアル化したときの仕様として逆のデータ順序を用意しておくことで、最上位ビットから最下位ビットとなる順番でデータを入力する構成のカラムドライバ２１であっても、上記順序戻し処理の代わりに、カラムドライバ２１が受信したデータ順序制御信号に基づく制御を逆にする（Ｈのときはそのままの順序で、Ｌのときはデータ順序を逆にする）だけで、搭載することが可能となる。
【００６３】
最後に、図示しないが、パラレル・シリアル変換部１２から伝送するシリアル画像データに制御信号生成部１１で生成されたデータ順序制御信号を埋め込ませ、受信側であるカラムドライバ２１に送信してもよい。その場合、カラムドライバ２１でパラレル画像データとデータ順序制御信号に分離してからパラレル化処理及び順序戻し処理を実行すればよい。この構成では、データ順序制御信号送信のために新たな端子を追加する必要はないという利点がある。
【００６４】
以上、本発明に係る駆動回路及び駆動制御回路について説明したが、本発明はこれらの回路によって表示パネルを駆動する駆動方法としての形態も採用できる。この駆動方法では、まずコントローラ１０が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行する。そして、コントローラ１０が、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ２１に送信し、カラムドライバ２１が、それらシリアル画像データ及びデータ順序制御信号を受信する。さらに、カラムドライバ２１が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行する。そして、カラムドライバ２１が、パラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして表示パネルに出力する。
【００６５】
このように本発明に係る駆動方法では、その要点を述べると、パラレル・シリアル変換部１２によりシリアル化されデータ順序の入れ替えが実施された画像データにデータ順序制御信号を添付又は埋め込ませて、カラムドライバ２１に伝送し、カラムドライバ２１において（埋め込ませた場合にはデータ順序制御信号を分離し）、シリアル・パラレル変換部５０によりデータ順序の入れ替えとパラレル化を実施するものである。本発明に係る駆動方法における他の応用例については、駆動制御回路及び駆動回路について説明した通りであり、その説明を省略する。
【符号の説明】
【００６６】
１０…コントローラ、１１…制御信号生成部、１２…パラレル・シリアル変換部、１３，１４…ＣＭＯＳバッファ、１５，１６…差動バッファ、２０…ソース基板、２１…カラムドライバ、３０…ＬＣＤパネル、４０，５２…データ順序入れ替え部、４１ａ〜４１ｄ，４３ａ〜４３ｄ，５３ａ〜５３ｄ，５５ａ〜５５ｄ…Ｄ型フリップフロップ、４２ａ〜４２ｄ，５４ａ〜５４ｄ…セレクタ、４４…４ｔｏ１シリアライザ、５０…シリアル・パラレル変換部、５１…１ｔｏ４デ・シリアライザ。
【技術分野】
【０００１】
本発明は、表示パネルの駆動回路を制御する駆動制御回路、その駆動回路、及び駆動方法に関し、より詳細には、ＥＭＩ（Electro-Magnetic Interference）低減を図ることが可能な駆動制御回路、駆動回路、及び駆動方法に関するものである。
【背景技術】
【０００２】
従来から、映像表示装置では、駆動制御回路（コントローラ）とソース基板上の駆動回路との間の伝送路でＥＭＩが生じるため、一般的にＥＭＩを低減するための技術が採用されている。図６は、従来の映像表示装置の構成を示す図で、図７は、図６の映像表示装置におけるカラムドライバ内の差分データ受信部の構成を示す図である。
【０００３】
図６に示す映像表示装置は、アクティブマトリクス方式のＬＣＤ（Liquid Crystal Display）パネル８０、ＬＣＤパネル８０に接続されたソース基板７０、及びソース基板７０に接続されたコントローラ６０を備える。コントローラ６０は、制御信号生成部６１、ラインメモリ部６２、差分データ生成部６３、パラレル・シリアル変換部６４、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）バッファ６５、及び差動バッファ６６，６７を備える。ソース基板７０は、ＣＭＯＳバッファ６５及び差動バッファ６６，６７に接続されたカラムドライバ７１を、ＬＣＤパネル８０の総カラム数を各カラムドライバ７１の出力（駆動）可能カラム数で割った個数だけ備える。ＬＣＤパネル８０は、各カラムにおいて信号線７２によりソース基板７０のカラムドライバ７１と接続されている。
【０００４】
ラインメモリ部６２は、パラレル画像データを所定期間遅延させる。このパラレル画像データは、コントローラ６０に入力された画像データ、或いは、その画像データを図示しない処理回路で高画質化処理した画像データを指す。差分データ生成部６３は、この遅延された画像データ（すなわち前画像データ）と元のパラレル画像データとの差分を計算し、その計算結果である差分画像データを、パラレル・シリアル変換部６４に出力する。パラレル・シリアル変換部６４は、この差分画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列、且つ、その電圧振幅が差動ペアになって伝送されるシリアルな状態に変換する。その結果得られるシリアル差分画像データは、差動バッファ６７に入力され、ソース基板７０における各カラムドライバ７１に送信される。
【０００５】
また、制御信号生成部６１は、コントローラ６０に入力されるパラレル画像データを所望のタイミングで最終的にＬＣＤパネル８０に表示させるための制御信号を生成し、ＣＭＯＳバッファ６５を介して各カラムドライバ７１に送信する。制御信号生成部６１は、さらに、コントローラ６０から送信するシリアル差分画像データと制御信号を受信側のカラムドライバ７１にて正しく受信、処理するためのクロック信号ＣＬＫを生成し、差動バッファ６６を介して各カラムドライバ７１に送信する。
【０００６】
ソース基板７０に設けられた各カラムドライバ７１は、コントローラ６０から送信されたシリアル差分画像データを受信すると共に、同じくコントローラ６０から送信された制御信号及びクロック信号ＣＬＫを受信する。そして、各カラムドライバ７１は、制御信号及びクロック信号ＣＬＫのタイミングに従って、シリアル差分画像データをパラレル化する処理、つまりシリアルな信号の状態からパラレルな信号の状態に戻すための変換処理を行う。
【０００７】
各カラムドライバ７１は、図７で示すような差分データ受信部を備えており、パラレルな信号の状態に戻された差分画像データは、この差分データ受信部で、コントローラ６０から送信された元のパラレル画像データとして再生される。なお、図７に示す差分データ受信部は、ラインメモリ部９１及び加算回路部９２を有し、入力された差分画像データとラインメモリ部９１で所定時間遅延された前画像データを加算回路部９２で加算することにより、コントローラ６０から送信された元のパラレル画像データを再生するように動作する。その後、再生された元のパラレル画像データはカラムドライバ７１から信号線７２を介して伝送され、コントローラ６０から送信された制御信号のタイミングに従い、ＬＣＤパネル８０に表示されることとなる。
【０００８】
以上のように、従来の技術では、画像データ送信側であるコントローラ６０に差分データ生成部６３を設け、且つ画像データ受信側であるカラムドライバ７１に差分データ受信部を設けることで、コントローラ６０とカラムドライバ７１との間に伝送される画像データの論理状態の遷移回数（ＨｉｇｈからＬｏｗ及びＬｏｗからＨｉｇｈへの遷移回数）を削減することで、ＥＭＩを低減させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２００３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の通り、従来の技術では、コントローラ６０とソース基板７０のカラムドライバ７１との間の伝送路におけるＥＭＩ低減を図るために差分データでやり取りしており、そのため、コントローラ６０側に差分データ生成のためのラインメモリ部６２を設け、且つカラムドライバ７１側にも差分データの受信・加算のためのラインメモリ部９１を設ける必要がある。
【００１１】
送信側であるコントローラ６０は通常、微細プロセスで開発するＬＳＩ（Large Scale Integrated Circuit）であるため、比較的大規模な回路を搭載でき、またＬＳＩの内部にラインメモリ部６２を搭載することもできる。しかしながら、受信側、具体的にはカラムドライバ７１のＬＳＩは微細プロセスで開発されないため、ＬＳＩ内部へのラインメモリ部９１の搭載は、コストや廃熱の問題から現実的ではない。
【００１２】
本発明は、上述したような実状に鑑みてなされたものであり、その目的は、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るＥＭＩを十分に低減させることが可能な駆動制御回路、その駆動回路、及び駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の第１の技術手段は、表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、を備えたことを特徴としたものである。
【００１４】
第２の技術手段は、第１の技術手段において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴としたものである。
【００１５】
第３の技術手段は、第１又は第２の技術手段において、前記制御信号生成部は、前記データ順序制御信号として、１ライン又は１フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴としたものである。
【００１６】
第４の技術手段は、第３の技術手段において、前記周期を１ライン又は１フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴としたものである。
【００１７】
第５の技術手段は、第１〜第４のいずれかの技術手段における駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、を備えたことを特徴としたものである。
【００１８】
第６の技術手段は、表示パネルを駆動するための駆動方法であって、駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴としたものである。
【発明の効果】
【００１９】
本発明によれば、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るＥＭＩを十分に低減させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る駆動制御回路を備えた映像表示装置の一構成例を示す図である。
【図２】図１の駆動制御回路が生成するデータ順序制御信号がＬｏｗのときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。
【図３】図１の駆動制御回路が生成するデータ順序制御信号がＨｉｇｈのときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。
【図４】図１の駆動制御回路内のパラレル・シリアル変換部の一構成例を示す図である。
【図５】図１の駆動制御回路が制御するソース基板上のカラムドライバ内に具備されたシリアル・パラレル変換部の一構成例を示す図である。
【図６】従来の映像表示装置の構成を示す図である。
【図７】図６の映像表示装置におけるカラムドライバ内の差分データ受信部の構成を示す図である。
【発明を実施するための形態】
【００２１】
図１は、本発明の一実施形態に係る駆動制御回路を備えた映像表示装置の一構成例を示す図である。図１に示す映像表示装置は、アクティブマトリクス方式のＬＣＤパネル３０、ＬＣＤパネル３０に接続されたソース基板２０、及びソース基板２０に接続された駆動制御回路（コントローラ）１０を備え、ソース基板２０にはＬＣＤパネル３０を駆動するデータ信号線駆動回路（ソースドライバ）が搭載されている。ここではアクティブマトリクス方式のＬＣＤパネル３０を挙げて説明するが、配列した表示素子の単位で駆動を行う表示パネルであれば、ＬＣＤでなくても同様に適用できる。
【００２２】
コントローラ１０は、ＬＣＤパネル３０に表示させる画像のシリアル画像データをカラムドライバ２１に送信すると共に、カラムドライバ２１を制御する。コントローラ１０へ入力される画像データは、パラレル画像データとする。制御及びシリアル画像データの送信のために、コントローラ１０は、制御信号生成部１１、パラレル・シリアル変換部１２、ＣＭＯＳバッファ１３，１４、及び差動バッファ１５，１６を備える。
【００２３】
ソース基板２０は、ソースドライバとして、ＣＭＯＳバッファ１３，１４及び差動バッファ１５，１６に接続されたカラムドライバ２１を、ＬＣＤパネル３０の総カラム数を各カラムドライバ２１の出力（駆動）可能カラム数で割った個数だけ備える。カラムとは、ＬＣＤパネル３０において列方向に配列された複数の信号線を、均等数又はほぼ均等数に分けることで構成される複数の信号線を指す。ＬＣＤパネル３０は、各カラムにおいて信号線２２によりソース基板２０のカラムドライバ２１と接続されている。なお、ソースドライバをカラム別に設けた例を挙げているがこれに限ったものではなく、ＬＣＤパネル３０に対して１つのソースドライバのみで構成してもよい。
【００２４】
また、図示及び詳細な説明は行わないが、ＬＣＤパネル３０とコントローラ１０との間には走査信号線駆動回路（ゲートドライバ）を搭載したゲート基板も接続されている。コントローラ１０は、ソースドライバへ伝送するシリアル画像データ等と合わせて、このゲートドライバにゲート用の制御信号及びクロック信号を出力する。これにより、表示対象の画像がＬＣＤパネル３０に表示できる。本発明に係る駆動制御回路で制御する対象となる駆動回路としては、カラムドライバ２１で例示するソースドライバを含んでいればよく、従ってゲートドライバも含む回路と捉えることもできる。
【００２５】
以下、本発明の主たる特徴である制御信号生成部１１及びパラレル・シリアル変換部１２での処理、並びにカラムドライバ２１に設けられたシリアル・パラレル変換部での処理を中心に、図２〜図５を参照しながら説明する。
【００２６】
制御信号生成部１１は、各カラムドライバ２１用の制御信号を生成する。この制御信号は、パラレル画像データを所望のタイミングで最終的にＬＣＤパネル３０に表示させるための信号である。このパラレル画像データとは、コントローラ１０に入力される入力画像データ或いはその入力画像データを高画質化処理した画像データであり、後述するように、カラムドライバ２１への送信前にパラレル・シリアル変換部１２によってパラレルからシリアルに変換される。制御信号生成部１１は、さらに、コントローラ１０から送信するシリアル画像データと制御信号と後述のデータ順序制御信号とをカラムドライバ２１にて正しく受信、処理するためのクロック信号ＣＬＫを生成する。
【００２７】
制御信号生成部１１は、ＣＭＯＳバッファ１４を介して各カラムドライバ２１に各カラムドライバ２１用の制御信号を送信し、差動バッファ１５を介して各カラムドライバ２１にクロック信号ＣＬＫを送信する。また、ＣＭＯＳバッファ１３は、後述のデータ順序制御信号をカラムドライバ２１へ伝送するためのバッファであり、差動バッファ１６はシリアル画像データをカラムドライバ２１へ伝送するためのバッファである。
【００２８】
制御信号生成部１１は、クロック信号ＣＬＫ及び制御信号を生成するだけでなく、本発明の主たる特徴の一つとして、次のデータ順序制御信号を生成し、ＣＭＯＳバッファ１３を介して各カラムドライバ２１へ出力する。データ順序制御信号は、信号の論理状態（論理値）を擬似的にランダムに変化させた信号とする。
【００２９】
このように、論理状態をランダムに変化させる性質を持つ信号を発生させるためには、公知の技術として広く一般的に使用されている擬似乱数生成器を採用することで簡単に実現可能である。例えば、擬似乱数生成器として擬似乱数を生成する線形帰還シフトレジスタを用いたとすると、そのビット数を任意に決定し、決定したビット数での最長周期が得られる特性多項式を適切に選択し、回路として実装するだけでよい。なお、これに伴う回路規模増加の割合、回路実装に伴う労力も非常に軽微なものである。また、データ順序制御信号の生成方法は、上述した方法に限られるものではなく、ランダムにその論理状態を変化させることが可能なものであればよい。また、擬似乱数生成器として線形帰還シフトレジスタを用いた構成例を挙げたが、それ以外に、線形合同法を利用した擬似乱数生成器を採用するなど他のアルゴリズムを用いてもよい。線形合同法のアルゴリズムは、ＣＰＵを用いたソフトウェア処理（演算）、又は乗除算といった単純演算回路を専用回路化したハードウェア処理（演算）のいずれでも容易に実装できる。
【００３０】
また、制御信号生成部１１は、データ順序制御信号として、１ラインの周期若しくは１フレームの周期で擬似的にランダムに論理状態（Ｈｉｇｈ／Ｌｏｗ）を変化させた信号を生成することが好ましい。線形帰還シフトレジスタを用いた例では、例えば線形帰還シフトレジスタの入力クロックを１ライン若しくは１フレームを示す同期信号とすれば、データ順序制御信号のランダムに変化する周期を１ライン毎或いは１フレーム毎にすることができる。データ順序制御信号の論理状態の変化の周期を１ライン又は１フレームとした場合、例えば擬似乱数１，１，０，１，・・・が発生したとすると、データ順序制御信号はＨ（第１のライン又は第１のフレーム）、Ｈ（第２のライン又は第２のフレーム）、Ｌ（第３のライン又は第３のフレーム）、Ｈ（第４のライン又は第４のフレーム）、・・・として生成される。勿論、上記周期を所定数のラインとしてもよいし、所定数のフレームとしてもよい。なお、後述するが、上記周期はパラレル・シリアル変換部１２でのデータ順序入れ替えの周期となる。
【００３１】
次に、パラレル・シリアル変換部１２について説明する。パラレル・シリアル変換部１２は、シリアル化処理と順序変更処理とを実行する。シリアル化処理は、パラレル画像データをシリアル化する処理である。より具体的には、シリアル化処理は、画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列になって伝送されるシリアルな状態に変換する処理である。なお、この例では、パラレル画像データが、単一の画像データ信号線が直列で且つその電圧振幅が差動ペアになって伝送されるシリアルな状態に変換され、差動バッファ１６を介して各カラムドライバ２１に送信される。ここで、上記パラレル画像データは、コントローラ１０へ入力された入力画像データ或いはその入力画像データを図示しない処理回路で高画質化処理した画像データであって、順序変更処理が施される前又は後のデータである。
【００３２】
順序変更処理は、データ順序制御信号が示す論理状態（ランダムに変化する論理状態）により、シリアル化処理が施されたシリアル画像データ、若しくはシリアル化処理が施される前の上記パラレル画像データについて、データ順序を変更する処理である。この順序変更処理により、コントローラ１０からの出力データのデータ順序をランダムに入れ替えるため、各カラムドライバ２１へ伝送するデータの値における周波数成分を平滑化させることができ、ＥＭＩ低減を図ることができる。より具体的に説明すると、まずＥＭＩ的には動画よりも静止画の方が厳しいが、それは静止画であれば決まった画像データが出力されるためであり、出力伝送路に発生する周波数成分が常に同じなるためである。そして、連続するラインは似たような画素値を示すことが多いため、１ライン毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。また、連続するフレームは似たような画素値を示すことが多いため、１フレーム毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。
【００３３】
以下、順序変更処理によりデータ順序を変更してからシリアル化処理によりシリアルへ変換することを前提に、順序変更処理の具体例を図２及び図３を併せて参照しながら説明し、図４をさらに併せて参照しながらその回路構成例について説明する。但し、シリアル化してからデータ順序を変更するような回路構成を採用することもできる。
【００３４】
図２は、図１の駆動制御回路が生成するデータ順序制御信号がＬｏｗ（以下、「Ｌ」で示す）のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図で、図３は、図１のコントローラが生成するデータ順序制御信号がＨｉｇｈ（以下、「Ｈ」で示す）のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。また、図４は、図１のコントローラ内のパラレル・シリアル変換部の一構成例を示す図である。
【００３５】
図２、図３において、ＲＥ０，ＢＥ０，ＧＥ０など「Ｅ」を含む文字列で示すデータは偶数ドット表示用のデータ、ＲＯ０，ＧＯ０，ＢＯ０など「Ｏ」を含む文字列で示すデータは奇数ドット表示用のデータとする。また、図２では、最下位ビットＲＥ０から最上位ビットＲＥ７へと順番に並んだデータＤ０などが例示してある。なお、図２の例を挙げているが、コントローラ１０に入力されるデータの順序などもこの例に限られるものではない。また、図４では［０］〜［３］の４ビットのパラレル画像データを入力し、それらをシリアル化する例を挙げるが、４ビットに限ったものではなく、Ｄ型フリップフロップの数やシリアライザを変えれば済む。
【００３６】
パラレル・シリアル変換部１２は、制御信号生成部１１で生成されたデータ順序制御信号を入力する。パラレル・シリアル変換部１２は、例えばＲＧＢ各８ビットのパラレルデータ(ＲＥ０〜ＲＥ７が並列に、言い換えれば、時系列的には同時に）を入力し、順序変更処理として、例えばデータ順序制御信号がＬのときに図２のようなシリアルな差動データ（図２のデータＤ０で言えば、時系列的にはＲＥ０〜ＲＥ７が順番になったデータ）に変換される。一方、データ順序制御信号がＨのときに図３のようなシリアルな差動データに変換される。図３では、図２のシリアル画像データに対してデータ順序が逆に変更された結果としてのシリアル画像データを例示している。このようにパラレル・シリアル変換部１２は、データ順序制御信号の入力値によりデータ出力順序を入れ替える。
【００３７】
図４で例示するパラレル・シリアル変換部１２は、データ順序入れ替え部４０、Ｄ型フリップフロップ４３ａ〜４３ｄ、及び４ｔｏ１シリアライザ４４を有する。データ順序入れ替え部４０は、パラレル画像データ［０］〜［３］をそれぞれ入力とするＤ型フリップフロップ４１ａ〜４１ｄと、セレクタ４２ａ〜４２ｄとを有する。Ｄ型フリップフロップ４１ａ〜４１ｄのクロックとしては、コントローラ制御クロックが入力される。セレクタ４２ａ〜４２ｄは、それぞれＤ型フリップフロップ４１ａ，４１ｄのペア、Ｄ型フリップフロップ４１ｂ，４１ｃのペア、Ｄ型フリップフロップ４１ｃ，４１ｂのペア、Ｄ型フリップフロップ４１ｄ，４１ａのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれＤ型フリップフロップ４３ａ〜４３ｄに出力する。
【００３８】
例えば、セレクタ４２ａは、Ｄ型フリップフロップ４１ａの出力とＤ型フリップフロップ４１ｄの出力とから、データ順序制御信号に基づき（データ順序制御信号のＨ／Ｌに従い）選択を行い、Ｄ型フリップフロップ４３ａに出力する。図４において、パラレル画像データ［０］／［３］とは、データ順序制御信号がＬ、Ｈのときにそれぞれパラレル画像データ［０］、パラレル画像データ［３］が出力されていることを示している。セレクタ４２ａ〜４２ｄでは、データ順序制御信号がＬのときにはペアのうち最初に記載した方（セレクタ４２ａの場合、Ｄ型フリップフロップ４１ａ，４１ｄのペアであり、Ｄ型フリップフロップ４１ａ）の出力を出力し、データ順序制御信号がＨのときには残りの方（セレクタ４２ａの場合、Ｄ型フリップフロップ４１ａ，４１ｄのペアであり、Ｄ型フリップフロップ４１ｄ）の出力を出力する。このような順序変更処理により、Ｌのときにパラレル画像データを逆順へ入れ替える処理を行わず、Ｈのときにパラレル画像データを逆順へ入れ替えることができる。
【００３９】
このように、データ順序入れ替え部４０は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、逆順に入れ替えるか否かを決定し、その決定に従って処理を実行する。具体的には、データ順序入れ替え部４０内のセレクタ４２ａ〜４２ｄが、制御信号生成部１１から受け取ったデータ順序制御信号がＨであれば逆順へと入れ替えを行い、Ｌであれば逆順への入れ替えを行わない。
【００４０】
セレクタ４２ｂ〜４２ｄからの出力はそれぞれＤ型フリップフロップ４３ａ〜４３ｄに入力され、Ｄ型フリップフロップ４３ａ〜４３ｄから４ｔｏ１シリアライザ４４へ出力される。Ｄ型フリップフロップ４３ａ〜４３ｄのクロックとしては、コントローラ制御クロックが入力される。なお、この例では４ビットのパラレルデータを入力とするため、シリアライザ４４は４ｔｏ１となっているが、入力ビット数によって搭載するシリアライザは異なる。
【００４１】
４ｔｏ１シリアライザ４４は、パラレル画像データをシリアル画像データに変換する。このシリアル画像データは、差動バッファ１６を介してコントローラ１０側からソース基板２０へ出力される。このように、パラレル・シリアル変換部１２は、差動バッファ１６を介して、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを各カラムドライバ２１へ伝送する。
【００４２】
なお、４ｔｏ１シリアライザ４４や差動バッファ１６等については、従来の技術と同一の機能でよい。さらに、従来の技術と比較して本発明に追加される回路ブロックは、データ順序入れ替え部４０のみであり、その回路規模増加の割合については非常に軽微なものである。また、図４中のＤ型フリップフロップは専用に設けた記憶素子である。また、このＤ型フリップフロップがラッチするタイミングを制御するコントローラ制御クロックは、制御信号生成部１１でクロック信号ＣＬＫとは別途生成されるものとする。
【００４３】
また、データ順序制御信号は、カラムドライバ２１側でデータ順序を元に戻すために必要であり、そのために、上述したように制御信号生成部１１がデータ順序制御信号をＣＭＯＳバッファ１３を介して各カラムドライバ２１へ伝送している。
【００４４】
このように、コントローラ１０は、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ２１に送信する送信部を備える。ＣＭＯＳバッファ１３及び差動バッファ１６は、この送信部の一部に位置づけられる。また、送信部として、伝送経路中にＣＭＯＳバッファ１３及び差動バッファ１６を設けた例を挙げ、制御信号やクロック信号ＣＬＫの伝送経路中にＣＭＯＳバッファ１４及び差動バッファ１５を設けた例を挙げているが、各データがその論理状態（論理レベル、つまり論理値）を保って伝送できればよい。
【００４５】
また、図２及び図３の画像データのように、データ順序制御信号の論理状態に応じてデータ順序を逆にする例を挙げたが、本発明における順序変更処理としてはデータ順序を逆にする必要は必ずしもなく、例えば図２のＤ０データに対して図３のＤ０データが「ＲＥ４，ＲＥ６，ＲＥ５，ＲＥ０，ＲＥ２，ＲＥ７，ＲＥ３，ＲＥ１」といった順序に変わるなど、データ順序制御信号がＬのときとＨのときとでデータ順序が異なるように変更を行いさえすれば、データ順序制御信号によりそのデータ順序をランダムな周期で変えるため同様のＥＭＩ低減効果が得られる。無論、変更ルールは受信側で把握しておく必要があるが、その必要性は図２及び図３におけるデータ順序を逆にする例でも同じである。
【００４６】
次に、カラムドライバ２１での処理、特に内部のシリアル・パラレル変換部での処理例について、その回路構成例と共に図５を参照しながら説明する。図５は、図１のコントローラで制御するソース基板上のカラムドライバ内に具備されたシリアル・パラレル変換部の一構成例を示す図である。なお、図５では４ビットのパラレル画像データにパラレル化する例を挙げるが、４ビットに限ったものではなく、Ｄ型フリップフロップの数やデ・シリアライザを変えれば済む。
【００４７】
各カラムドライバ２１は、コントローラ１０に接続され、ＬＣＤパネル３０を駆動するドライバであって、受信部、シリアル・パラレル変換部、及びデータ出力部を備える。この受信部は、コントローラ１０から送信されたシリアル画像データ及びデータ順序制御信号を受信する。無論、カラムドライバ２１は制御信号及びクロック信号ＣＬＫも受信する。
【００４８】
シリアル・パラレル変換部は、パラレル化処理と共に順序戻し処理を実行する。パラレル化処理とは、上記受信部で受信したシリアル画像データ若しくは順序戻し処理後のシリアル画像データを、パラレル化することで、パラレル画像データに変換する処理である。順序戻し処理は、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す処理である。
【００４９】
以下、パラレル化処理によりパラレル化してから順序戻し処理によりデータ順序を元に戻すことを前提に、順序戻し処理の具体例及び図５の回路構成例について説明する。但し、データ順序を元に戻してからパラレル化するような回路構成を採用することもできる。
【００５０】
図５で例示するシリアル・パラレル変換部５０は、１ｔｏ４デ・シリアライザ５１、データ順序入れ替え部５２、及びＤ型フリップフロップ５５ａ〜５５ｄを有する。１ｔｏ４デ・シリアライザ５１は、コントローラ１０側でシリアル化処理と順序変更処理の双方が施された後のシリアル画像データを入力し、それをパラレル画像データに変換する。このパラレル画像データ［０］〜［３］（データ順序制御信号がＬのとき）／パラレル画像データ［３］〜［０］（データ順序制御信号がＨのとき）が、データ順序入れ替え部５２に出力される。この例では図４のパラレル・シリアル変換部１２と対応させているため、シリアル画像データから４ビットのパラレル画像データへ変換、出力している。
【００５１】
データ順序入れ替え部５２は、パラレル画像データ［０］／［３］、［１］／［２］、［２］／［１］、［３］／［０］をそれぞれ入力とするＤ型フリップフロップ５３ａ，５３ｂ，５３ｃ，５３ｄと、セレクタ５４ａ〜５４ｄとを有する。Ｄ型フリップフロップ５３ａ〜５３ｄのクロックとしては、クロック信号ＣＬＫが入力される。セレクタ５４ａ〜５４ｄは、それぞれＤ型フリップフロップ５３ａ，５３ｄのペア、Ｄ型フリップフロップ５３ｂ，５３ｃのペア、Ｄ型フリップフロップ５３ｃ，５３ｂのペア、Ｄ型フリップフロップ５３ｄ，５３ａのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれＤ型フリップフロップ５５ａ〜５５ｄに出力する。
【００５２】
例えば、セレクタ５４ａは、Ｄ型フリップフロップ５３ａの出力とＤ型フリップフロップ５３ｄの出力とから、データ順序制御信号に基づき（データ順序制御信号のＨ／Ｌに従い）選択を行い、Ｄ型フリップフロップ５５ａに出力する。セレクタ５４ａ〜５４ｄでは、データ順序制御信号がＬのときにはペアのうち最初に記載した方（セレクタ５４ａの場合、Ｄ型フリップフロップ５３ａ，５３ｄのペアであり、Ｄ型フリップフロップ５３ａ）の出力を出力し、データ順序制御信号がＨのときには残りの方（セレクタ５４ａの場合、Ｄ型フリップフロップ５３ａ，５３ｄのペアであり、Ｄ型フリップフロップ５３ｄ）の出力を出力する。このような順序戻し処理により、コントローラ１０から受け取ったデータ順序制御信号がＬであった場合にパラレル画像データをそのまま出力し、Ｈであった場合にパラレル画像データを逆順へ戻すことができる。
【００５３】
このように、データ順序入れ替え部５２は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、元に戻すか否か（つまりコントローラ１０側で順序の入れ替えがなされたか否か、例えば図３の順序で伝送されたのか図２の順序で伝送されたのか）を判定し、その判定に従って処理を実行する。
【００５４】
セレクタ５４ｂ〜５４ｄからの出力はそれぞれＤ型フリップフロップ５５ａ〜５５ｄに入力され、Ｄ型フリップフロップ５５ａ〜５５ｄから信号線２２を介してＬＣＤパネル３０の各カラムに出力される。Ｄ型フリップフロップ５５ａ〜５５ｄのクロックとしては、クロック信号ＣＬＫが入力される。
【００５５】
なお、図４及び図５の構成例では送信側と受信側のデータ順序入れ替え部４０，５２に同一の構成の回路を用いたが、同一の機能を有するものであれば異なる構成の回路を用いてもよい。また、図５に示されるＤ型フリップフロップの必要性については図４のそれと同様である。
【００５６】
上述のデータ出力部は、信号線２２を有し、シリアル・パラレル変換部５０でパラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとしてＬＣＤパネル３０に信号線２２で出力する。つまり、元のデータ順序に変換されたパラレル画像データは、カラムドライバ２１から信号線２２を介して伝送され、コントローラ１０から送信された制御信号のタイミングに従い、ＬＣＤパネル３０に出力され表示される。
【００５７】
以上説明した通り、本発明によれば、コントローラ１０から送信され、カラムドライバ２１で受信される画像データの順序をランダムに入れ替えることによりデータ値による周波数成分が平滑化でき、ＥＭＩ低減をはかることが可能となる。特に、図６及び図７で示した従来の映像表示装置では、コントローラ６０にラインメモリ部６２や差分データ生成部６３を設け、さらにカラムドライバ７１内にもラインメモリ部９１を設ける必要があるが、本発明に係るコントローラ１０及びカラムドライバ２１ではこれらの構成要素６２，６３，９１が不要となる。
【００５８】
すなわち、本発明によれば、送信側及び受信側へ付加的なラインメモリの搭載をすることなく、低規模の回路付加で、ランダムに伝送路の画像データの順序が入れ替わるため画像データ値に依存する周波数成分が平滑化し、簡単で且つ安価な方法でコントローラ１０とカラムドライバ２１との間の伝送路におけるＥＭＩ低減が可能となる。
【００５９】
以上、データ順序制御信号における論理状態を変化させる周期が予め決まっていることを前提に説明したが、この周期はユーザ設定可能とすることが好ましい。つまり、コントローラ１０は次の設定部を備えることが好ましい。この設定部は、データ順序制御信号における論理状態を擬似的にランダムに変化させる際の周期を、１ライン又は１フレームのいずれにするかを、ユーザ選択に応じて設定する。ユーザ選択は別途設けた操作部により、若しくは別途設けた操作部及びＬＣＤパネル３０等でなるユーザインターフェースにより行えばよい。このように論理状態を１ライン毎にランダムに変化させるのか１フレーム毎にランダムに変化させるのかをユーザ設定可能に構成することにより、パラレル・シリアル変換部１２によりシリアル化された画像データの周波数成分の平滑化に関してよりＥＭＩを低減させる方法を、ユーザが選択することができる。１ラインと１フレームとをユーザ選択の候補として説明したが、所定の候補（例えば、１ライン周期、２ライン周期、１フレーム周期）の中からユーザ選択可能なように構成してもよい。
【００６０】
また、１ライン毎或いは１フレーム毎のいずれがよりＥＭＩを低減できるかは、出力する映像データに依存する。従って、コントローラ１０を、映像の種別に応じて自動的に１ライン毎か１フレーム毎かを自動的に選択するように構成してもよい。勿論、コントローラ１０を、所定の候補（例えば、１ライン周期、２ライン周期、１フレーム周期）の中から映像の種別に応じて自動的に選択するように構成してもよい。
【００６１】
また、図２及び図３でデータ順序を逆にした例を示したが、これは、シリアル化したときの仕様として、最下位ビットから最上位ビットと、最上位ビットから最下位ビットとの双方を用意しておくためである。このように双方のデータ順序を用意しておくことで、ＥＭＩ低減の効果とは無関係に汎用性が高まる。
【００６２】
より具体的には、上述したように、通常、最下位ビットから最上位ビットとなる順番でデータがコントローラ１０に入力される構成を採用することが多く、その場合、カラムドライバ２１は、最下位ビットから最上位ビットとなる順番でデータを入力するような構成をもっていればコントローラ１０から受信するデータ順序制御信号に基づき上記順序戻し処理を実行すれば済む。そして、シリアル化したときの仕様として逆のデータ順序を用意しておくことで、最上位ビットから最下位ビットとなる順番でデータを入力する構成のカラムドライバ２１であっても、上記順序戻し処理の代わりに、カラムドライバ２１が受信したデータ順序制御信号に基づく制御を逆にする（Ｈのときはそのままの順序で、Ｌのときはデータ順序を逆にする）だけで、搭載することが可能となる。
【００６３】
最後に、図示しないが、パラレル・シリアル変換部１２から伝送するシリアル画像データに制御信号生成部１１で生成されたデータ順序制御信号を埋め込ませ、受信側であるカラムドライバ２１に送信してもよい。その場合、カラムドライバ２１でパラレル画像データとデータ順序制御信号に分離してからパラレル化処理及び順序戻し処理を実行すればよい。この構成では、データ順序制御信号送信のために新たな端子を追加する必要はないという利点がある。
【００６４】
以上、本発明に係る駆動回路及び駆動制御回路について説明したが、本発明はこれらの回路によって表示パネルを駆動する駆動方法としての形態も採用できる。この駆動方法では、まずコントローラ１０が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行する。そして、コントローラ１０が、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ２１に送信し、カラムドライバ２１が、それらシリアル画像データ及びデータ順序制御信号を受信する。さらに、カラムドライバ２１が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行する。そして、カラムドライバ２１が、パラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして表示パネルに出力する。
【００６５】
このように本発明に係る駆動方法では、その要点を述べると、パラレル・シリアル変換部１２によりシリアル化されデータ順序の入れ替えが実施された画像データにデータ順序制御信号を添付又は埋め込ませて、カラムドライバ２１に伝送し、カラムドライバ２１において（埋め込ませた場合にはデータ順序制御信号を分離し）、シリアル・パラレル変換部５０によりデータ順序の入れ替えとパラレル化を実施するものである。本発明に係る駆動方法における他の応用例については、駆動制御回路及び駆動回路について説明した通りであり、その説明を省略する。
【符号の説明】
【００６６】
１０…コントローラ、１１…制御信号生成部、１２…パラレル・シリアル変換部、１３，１４…ＣＭＯＳバッファ、１５，１６…差動バッファ、２０…ソース基板、２１…カラムドライバ、３０…ＬＣＤパネル、４０，５２…データ順序入れ替え部、４１ａ〜４１ｄ，４３ａ〜４３ｄ，５３ａ〜５３ｄ，５５ａ〜５５ｄ…Ｄ型フリップフロップ、４２ａ〜４２ｄ，５４ａ〜５４ｄ…セレクタ、４４…４ｔｏ１シリアライザ、５０…シリアル・パラレル変換部、５１…１ｔｏ４デ・シリアライザ。
【特許請求の範囲】
【請求項１】
表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、
論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、
パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、
前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、
を備えたことを特徴とする駆動制御回路。
【請求項２】
請求項１に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴とする駆動制御回路。
【請求項３】
請求項１又は２に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号として、１ライン又は１フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴とする駆動制御回路。
【請求項４】
請求項３に記載の駆動制御回路において、前記周期を１ライン又は１フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴とする駆動制御回路。
【請求項５】
請求項１〜４のいずれか１項に記載の駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、
前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、
該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、
前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、
を備えたことを特徴とする駆動回路。
【請求項６】
表示パネルを駆動するための駆動方法であって、
駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、
前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、
該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、
前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、
前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴とする駆動方法。
【請求項１】
表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、
論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、
パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、
前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、
を備えたことを特徴とする駆動制御回路。
【請求項２】
請求項１に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴とする駆動制御回路。
【請求項３】
請求項１又は２に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号として、１ライン又は１フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴とする駆動制御回路。
【請求項４】
請求項３に記載の駆動制御回路において、前記周期を１ライン又は１フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴とする駆動制御回路。
【請求項５】
請求項１〜４のいずれか１項に記載の駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、
前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、
該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、
前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、
を備えたことを特徴とする駆動回路。
【請求項６】
表示パネルを駆動するための駆動方法であって、
駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、
前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、
該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、
前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、
前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴とする駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１９７３５２（Ｐ２０１１−１９７３５２Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６３５００（Ｐ２０１０−６３５００）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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