駆動回路、液晶表示装置、および電子情報機器
【課題】液晶表示装置１００において、液晶表示パネルの駆動回路から液晶表示パネルに出力される表示データの周波数成分を拡散させて、不要輻射を低減させる。
【解決手段】液晶表示パネル１０１を表示データおよび制御信号に基づいて駆動する駆動回路１０２〜１０９において、入力された制御信号を遅延する遅延回路１２０を備えるとともに、入力された表示データを、遅延された制御信号が生成するタイミングで該液晶表示装置１０１にロードするデータロード部としてホールド回路部１１７、Ｄ／Ａコンバータ回路部１１８および出力バッファ部１１９を備え、該遅延回路１２０は、該制御信号を、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延させる。
【解決手段】液晶表示パネル１０１を表示データおよび制御信号に基づいて駆動する駆動回路１０２〜１０９において、入力された制御信号を遅延する遅延回路１２０を備えるとともに、入力された表示データを、遅延された制御信号が生成するタイミングで該液晶表示装置１０１にロードするデータロード部としてホールド回路部１１７、Ｄ／Ａコンバータ回路部１１８および出力バッファ部１１９を備え、該遅延回路１２０は、該制御信号を、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、液晶表示装置、および電子情報機器に関し、特に、液晶表示パネル等の表示パネルを駆動する駆動回路においてピーク電流を分散させるよう構成したもの、このような駆動回路を搭載した液晶表示装置、およびこのような液晶表示装置を含む電子情報機器に関するものである。
【背景技術】
【０００２】
従来から、液晶表示装置等の平面表示装置は、液晶表示パネルなどの表示パネル、その表示パネルを駆動するドライバ、及びドライバを制御する制御回路とを備えている。
【０００３】
ところで、近年、このような表示装置の大型化、高精細化、高速駆動化に伴い、表示パネルに表示データとして出力する表示信号（階調電圧）の出力周波数や、出力する表示信号の数も増大し、表示パネルの駆動用データドライバにおいては、データ出力時に発生する不要輻射が問題となってきている。
【０００４】
以下、従来の表示パネルを駆動するデータドライバを挙げて具体的に説明する。
【０００５】
図１４は、従来のデータドライバの構成を説明するブロック図である。
【０００６】
図１４に示すデータドライバ９０１は、ｎ本の信号出力端子９１１−１〜９１１−ｎを有し、それぞれの出力端子から、ｐ階調の表示データを示す表示信号を表示パネルのデータラインに出力可能なものである。
【０００７】
つまり、このデータドライバ９０１は、外部からの信号を入力するための信号入力端子として、クロック入力端子９０２と、複数の階調データ入力端子９０３と、制御信号入力端子９０４と、基準電源端子９０５〜９０９とを備えている。またデータドライバ９０１は、液晶表示パネルへの信号出力用として、ｎ個の信号出力端子９１１−１〜９１１−ｎを備えている。
【０００８】
また、データドライバ９０１は、内部に設けられる回路として、基準電源補正回路９２１と、クロック信号ＣＬＫに基づいて動作するポインタ用シフトレジスタ９２３と、表示データをサンプルラッチするラッチ回路部９２４と、サンプルラッチされた表示データをホールドラッチするホールド回路部９２５と、ホールドラッチされた表示データをＤＡ変換するＤ／Ａコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）部９２６と、ＤＡ変換された表示データを出力する出力バッファ部９２７とを備えている。
【０００９】
ここで、ポインタ用シフトレジスタ回路９２３は、ｎ段のシフトレジスタ９２３−１〜９２３−ｎを有している。ラッチ回路部９２４は、ｎ個のラッチ回路９２４−１〜９２４−ｎを有している。ホールド回路部９２５は、ｎ個のホールド回路９２５−１〜９２５−ｎを有している。Ｄ／Ａコンバータ部９２６は、ｎ個のＤ／Ａコンバータ回路９２６−１〜９２６−ｎを有している。出力バッファ部９２７は、オペアンプにより構成されるｎ個の出力バッファ９２７−１〜９２７−ｎを有している。
【００１０】
次に動作について説明する。
【００１１】
このような構成のデータドライバ９０１では、このドライバ９０１を制御する制御回路（図示せず）から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫが入力されると、ポインタ用シフトレジスタ回路部９２３は、クロック入力端子９０２に入力されたクロック信号ＣＬＫに応じて、ラッチ回路９２４−１〜９２４−ｎのうち１つのラッチ回路を選択する。この状態で、階調データＤＡＴＡが階調データ入力端子９０３から入力されると、ラッチ回路部９２４では、選択されたラッチ回路に階調データのサンプリング値が格納される。
【００１２】
また、ポインタ用シフトレジスタ回路９２３から出力されるラッチ回路選択信号は、クロック入力端子９０２から入力されるクロック信号により第１段のラッチ回路９２４−１から第ｎ段のラッチ回路９２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路９２４−１〜９２４−ｎに階調データを記憶させることができる。また、ラッチ回路９２４−１〜９２４−ｎに記憶された階調データは、制御信号ＬＯＡＤにより、それぞれ対応するｎ個のホールド回路９２５−１〜９２５−ｎへ転送され、Ｄ／Ａコンバータ９２６−１〜９２６−ｎのデジタル入力データとなる。
【００１３】
Ｄ／Ａコンバータ回路９２６〜９２６−ｎは、上記デジタル入力データにより、入力されるｐ種類の階調電圧から１つを選択して出力する。ｐ種類の階調電圧は、基準電源端子９０５〜９０９からそれぞれ入力された基準電圧Ｖ０〜Ｖ４に基いて、基準電源補正回路９２１によって生成される。
【００１４】
さらに、Ｄ／Ａコンバータ回路９２６−１〜９２６−ｎから出力された階調電圧は、出力バッファ部９２７でインピーダンス変換されて、それぞれの信号出力端子９１１−１〜９１１−ｎから液晶表示パネル（図示せず）の駆動信号として、該液晶表示パネルの各データ線に出力される。
【００１５】
このような構成の従来のデータドライバ９０１では、上記のように、制御信号ＬＯＡＤにより一括してホールド回路からＤ／Ａコンバータ回路へのデータ転送が行われるため、Ｄ／Ａコンバータ回路９２６−１〜９２６−ｎから出力される階調電圧が同時に変化する。このため、データドライバ９０１に瞬間的に大電流が発生する。この電流は、信号出力端子９１１−１〜９１１−ｎの個数が増加したことと、出力バッファ部９２７の駆動能力が増大したことにより、非常に大きな値となってきている。それゆえ、データドライバ９０１の消費電流が増大するだけではなく、この電流により発生する不要輻射が問題になる。
【００１６】
そこで、電流集中によるピーク電流の増大を防ぐための手法として、従来から特許文献１などに開示の方法が提案されている。
【００１７】
図１５は、この文献に開示のデータドライバの構成を示している。
【００１８】
このデータドライバ３００は、図１４に示すデータドライバにおけるホールド回路、Ｄ／Ａコンバータ回路、および出力バッファに相等する回路ブロックＣＢ１〜ＣＢ４は、複数のグループＣＧ１〜ＣＧｎにグループ化されている。つまり、各グループにおける回路ブロックＣＢ１〜ＣＢ４は、それぞれ液晶表示パネルの各データラインに対応し、対応するデータラインに表示データを出力するものである。
【００１９】
また、このデータドライバ３００では、第１の回路グループＣＧ１には、入力保護回路（Ｅ）３０を介して入力された制御信号ＬＯＡＤが直接入力され、また、第２の回路グループＣＧ２には、入力保護回路（Ｅ）３０からの制御信号ＬＯＡＤは、第１の遅延回路３１ａ１を介して入力され、第３の回路グループＣＧ３には、第１および第２の遅延回路３１ａ１および３１ａ２を介して入力される。つまり、第ｎの回路グループＣＧｎには、第１〜第ｎ−１の遅延回路３１ａ１〜３１ａｎを介して入力される。
【００２０】
従って、このようなデータドライバを搭載した液晶表示装置では、回路グループＣＧ間に遅延回路Ｄを有しているため、遅延回路Ｄの遅延時間だけずれて、各回路グループＣＧから表示出力信号（階調電圧）が出力される。
【００２１】
これにより、表示出力信号が回路グループＣＧごとに分散されて出力されるために、高精細化や高画面化により信号数の数が増大しても電源線に流れるピーク電流が分散されて流れることになり、不要輻射も低減される。
【００２２】
また、特許文献２にはデータドライバ間で階調データをホールド回路に取り込むタイミングを異ならせるものが開示されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開平８−２２２６７号公報
【特許文献２】特開２００８−２６２１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上述したように、特許文献１に記載のデータドライバでは、各回路グループＣＧからは表示出力信号（階調電圧）が遅延回路Ｄの遅延時間だけずれて出力されるが、各回路グループから表示信号が出力される周期は一定であるため、駆動信号の周波数成分の拡散が十分ではなく、表示装置が大画面化、高精細化、高速化されるにつれ、不要輻射が大きくなるという問題がある。
【００２５】
また特許文献２に開示の液晶表示装置においても、特許文献１に記載のデータドライバと同様の問題がある。
【００２６】
本発明は、上記の問題に鑑みてなされたものであり、液晶表示装置などの表示装置を駆動する駆動信号の周波数成分を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る駆動回路は、表示装置を表示データおよび制御信号に基づいて駆動する駆動回路であって、入力された制御信号を遅延する遅延回路と、入力された表示データを、遅延された制御信号が生成するタイミングで該表示装置にロードするデータロード部とを備え、該遅延回路は、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させるものであり、そのことにより上記目的が達成される。
【００２８】
本発明は、上記駆動回路において、前記入力された制御信号は、前記一定周期で前記固定タイミングを生成する信号であり、前記遅延回路は、前記一定周期の整数倍の期間が経過する度に、前記ロードタイミングを前記固定タイミングから一定の遅延時間だけ遅らせる前記制御信号の遅延処理を、該ロードタイミングの遅延時間の制限内で繰り返すことが好ましい。
【００２９】
本発明は、上記駆動回路において、前記表示データおよび前記制御信号は、前記表示装置に供給される映像信号に含まれており、前記一定周期は該映像信号の水平同期期間に基づいたものであることが好ましい。
【００３０】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号が生成する固定タイミングをカウントするカウント回路と、該カウント回路のカウント出力をデコードするデコーダとを備え、該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものであることが好ましい。
【００３１】
本発明は、上記駆動回路において、前記遅延回路は、直列接続の複数の遅延素子と、前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００３２】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号により生成される固定タイミングに基づいてシフト動作するシフトレジスタと、直列接続の複数の遅延素子と、該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００３３】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、前記遅延回路は、該データドライバを構成するものであり、該遅延回路は、該データドライバに入力された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものであることが好ましい。
【００３４】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、前記遅延回路は、該タイミングコントローラを構成するものであり、該遅延回路は、該タイミングコントローラで該映像信号に基づいて生成された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものであることが好ましい。
【００３５】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバを備え、前記遅延回路は、該データドライバを構成し、該データドライバに入力された制御信号を遅延するものであり、該データドライバは、該液晶表示パネルのデータライン毎に設けられ、対応するデータラインを駆動する、複数のグループにグループ分けされた複数のドライバ回路と、同一のグループのドライバ回路が、同一タイミングで前記表示データを該データラインに供給し、かつ、異なるグループのドライバ回路が、異なるタイミングで前記表示データを該データラインに供給するよう、各グループのドライバ回路に供給される制御信号を遅延する信号遅延部とを備えていることが好ましい。
【００３６】
本発明は、上記駆動回路において、前記信号遅延部は、複数段に直列に接続された複数の遅延部を備え、初段の遅延部は、前記遅延回路から出力される制御信号を遅延するものであり、２段目以降の遅延部は、前段の遅延部から出力される制御信号を遅延するものであることが好ましい。
【００３７】
本発明は、上記駆動回路において、前記信号遅延部を構成する遅延部は、それぞれ入力される制御信号を所定量だけ遅延するものであることが好ましい。
【００３８】
本発明は、上記駆動回路において、前記複数の遅延部は、前記入力された制御信号が生成する固定周期のタイミングをカウントするカウント回路と、該カウント回路のカウント出力をデコードするデコーダとを備え、該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものであることが好ましい。
【００３９】
本発明は、上記駆動回路において、前記複数の遅延部は、直列接続の複数の遅延素子と、前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００４０】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号により生成される固定周期のタイミングに基づいてシフト動作するシフトレジスタと、直列接続の複数の遅延素子と、該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００４１】
本発明に係る液晶表示装置は、液晶表示パネルを有し、映像信号に基づいて該液晶表示パネルに画像を表示する液晶表示装置であって、該映像信号に基づいて該液晶表示パネルを駆動する駆動装置を備え、該駆動装置は、上述した本発明に係る駆動回路を有するものであり、そのことにより上記目的が達成される。
【００４２】
本発明に係る電子情報機器は、液晶表示装置を備えた電子情報機器であって、該液晶表示装置は、上述した本発明に係る液晶表示装置であり、そのことにより上記目的が達成される。
【００４３】
以下、本発明の作用について説明する。
【００４４】
本発明においては、入力された制御信号を遅延する遅延回路と、入力された表示データを、遅延された制御信号が生成するタイミングで表示装置にロードするデータロード部とを備え、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させるので、従来技術では不十分であった不要輻射低減の効果が得られる。
【００４５】
本発明においては、制御信号の遅延により、固定タイミングに対する制御信号のロードタイミングを時系列に複数作り出すので、制御信号のロードタイミングを複数作り出す回路規模が大きくならず、コスト低減につながる。
【００４６】
本発明においては、上記駆動回路において、制御信号のパルス立ち上がりをカウントするカウンタ回路を持つことで、１水平期間毎にロードタイミングを変化させることのできる遅延回路を回路規模を増大させることなく構成でき、コスト低減につながる。
【００４７】
本発明においては、駆動回路を構成する、各データ信号線毎に対応する複数の回路ブロックを、所定数のデータ信号線を単位としてグループ化することで、固定タイミングに対する制御信号のロードタイミングを時系列で複数持つことにより、駆動回路内で発生する駆動信号の周波数成分を拡散をさせ、不要輻射を低減できるだけでなく、複数の回路グループ毎にロードするタイミングをずらすことができるため、更なる不要輻射低減が実現できる。
【発明の効果】
【００４８】
以上のように、本発明によれば、液晶表示装置などの表示装置を駆動する駆動信号の周波数成分を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の実施形態１による駆動回路を含む表示装置の構成を示す図である。
【図２】図２は、本発明の実施形態１による駆動回路であるデータドライバを示すブロック図である。
【図３】図３は、本発明の実施形態１による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図４】図４は、本発明の実施形態１による遅延回路の動作を説明する図であり、遅延されたロード信号（制御信号）をタイミングチャートで示している。
【図５】図５は、本発明の実施形態２によるタイミングコントローラを含む表示装置の構成を示す図である。
【図６】図６は、本発明の実施形態２によるタイミングコントローラを示すブロック図である。
【図７】図７は、本発明の実施形態３による駆動回路を含む表示装置の構成を示す図である。
【図８】図８は、本発明の実施形態３による駆動回路であるデータドライバを示すブロック図である。
【図９】図９は、本発明の実施形態３による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図１０】図１０は、本発明の実施形態４による駆動回路を含む表示装置の構成を示す図である。
【図１１】図１１は、本発明の実施形態４による駆動回路であるデータドライバを示すブロック図である。
【図１２】図１２は、本発明の実施形態４による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図１３】図１３は、本発明の実施形態５による駆動回路（データドライバ）を示すブロック図である。
【図１４】図１４は、従来の駆動回路の構成の一例を示すブロック図である。
【図１５】図１５は、従来の他の駆動回路の構成の一例として特許文献１に開示のものを示すブロック図である。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態について説明する。
（実施形態１）
図１は、本発明の実施形態１による駆動回路を含む液晶表示装置の構成を示す図である。
【００５１】
本実施形態１の液晶表示装置１００は、映像信号に基づいて画像表示を行う液晶表示パネル１０１と、液晶表示パネルのデータ信号ラインを駆動する複数のデータドライバ１０２〜１０９と、液晶表示パネルの走査信号ラインを駆動する複数の走査ドライバ１１０〜１１３と、映像信号から表示データ、データ制御信号、および走査制御信号を生成し、表示データおよびデータ制御信号によりデータドライバ１０２〜１０９を制御し、走査制御信号により走査ドライバ１１０を制御するタイミングコントローラ１１４とを備えている。
【００５２】
具体的には、データドライバ１０２〜１０９は、液晶表示パネル１０１のデータ信号ラインに接続され、タイミングコントローラ１１４からの表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、データドライバ１０２〜１０９は、半導体集積回路で構成されたドライバチップが、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造としてフィルム基板上に実装されることにより構成されている。また、走査ドライバ１１０〜１１３は、表示パネル１０１の走査信号ラインに接続され、タイミングコントローラ１１４からの走査制御信号により走査信号ラインを駆動する。この走査ドライバ１１０〜１１３も、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。また、タイミングコントローラ１１４は、データドライバ１０２〜１０９の内少なくとも一つ、及び走査ドライバ１１０〜１１３の内少なくとも一つに信号線を介して接続されており、データドライバ１０２〜１０９の内少なくとも一つ、及び走査ドライバ１１０〜１１３の内少なくとも一つをコントロールすることにより、液晶表示パネル１０１に映像データを表示させる。つまり、タイミングコントローラ１１４と、各データドライバおよび各走査ドライバとがデータバスにより直接接続されていても、あるいはタイミングコントローラ１１４には、初段のデータドライバおよび初段の走査ドライバが接続され、次段以降のデータドライバおよび次段以降の走査ドライバには、初段のデータドライバおよび初段の走査ドライバからタイミングコントローラからの信号を伝えるようにしてもよい。
【００５３】
図２は、上記データドライバ１０２の構成を示している。なお、データドライバ１０３〜１０９は、データドライバ１０２と同様な構成を有しているため、その説明を省略する。
【００５４】
図２に示すように、データドライバ１０２は、クロック信号ＣＬＫに基づいてシフト動作するポインタ用シフトレジスタ回路部１１５と、表示データＤＡＴＡをサンプルラッチするラッチ回路部１１６と、サンプルラッチされた表示データをホールドラッチするホールド回路部１１７と、ホールドラッチされた表示データをＤＡ変換するＤ／Ａコンバータ部１１８と、ＤＡ変換された表示データを出力する出力バッファ部１１９とを有している。
【００５５】
ここで、ポインタ用シフトレジスタ回路１１５は、ｎ段のシフトレジスタ１１５−１〜１１５−ｎを有している。ラッチ回路部１１６は、ｎ個のラッチ回路１１６−１〜１１６−ｎを有している。ホールド回路部１１７は、ｎ個のホールド回路１１７−１〜１１７−ｎを有している。Ｄ／Ａコンバータ部１１８は、ｎ個のＤ／Ａコンバータ回路１１８−１〜１１８−ｎを有している。出力バッファ部１１９は、オペアンプにより構成されるｎ個の出力バッファ１１９−１〜１１９−ｎを有している。
【００５６】
また、このデータドライバ１０２は、データ制御信号を遅延する遅延回路１２０と、入力された基準電圧Ｖ０〜Ｖ４に基づいてｍ種類の階調電圧を生成する基準電源補正回路１２１とを備えている。
【００５７】
また、データドライバ１０２は、入力端子として、クロック入力端子１２２と、表示データ入力端子１２３と、制御信号入力端子１２４と、基準電源端子１２５〜１２９とを備えている。
【００５８】
また、データドライバ１０２は、液晶表示パネル１０１への信号出力のために設けられる出力端子として、ｎ個の信号出力端子１３０−１〜１３０−ｎを備えている。これらの信号出力端子１３０−１〜１３０−ｎは、それぞれ前述の液晶表示パネル１０１のデータ信号ラインと個々に接続されている。
【００５９】
ここで、クロック入力端子１２２は、ポイント用シフトレジスタ回路１１５に与えるクロック信号ＣＬＫを入力するために設けられている。表示データ入力端子１２３は、複数ビットの階調データの各ビットに対応した複数の信号入力端子からなる。制御信号入力端子１２４は、遅延回路１２０を介してホールド回路部１１７に接続され、データロード信号ＬＯＡＤを入力されるために設けられている。このデータロード信号は、ホールド回路部１１７がラッチ回路部１１６でラッチされた表示データを保持するための制御信号として用いられる。基準電源端子１２５〜１２９は、それぞれ基準電圧補正回路１２１に与えられる基準電圧Ｖ０〜Ｖ４を入力するために設けられている。
【００６０】
信号出力端子１３０−１〜１３０−ｎは、出力バッファ部１１９を構成するｎ個の出力バッファ１１９−１〜１１９−ｎから出力された階調電圧を液晶表示パネル１０１に出力するために設けられている。
【００６１】
次に動作について説明する。
【００６２】
本実施形態１の液晶表示装置１００では、外部から映像信号が入力されると、タイミングコントローラ１１４はこの映像信号から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、走査制御信号およびクロック信号ＣＬＫを生成する。表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがデータドライバ１０２〜１０９に供給されると、データドライバ１０２〜１０９は、表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、走査制御信号が走査ドライバ１１０〜１１３に供給されると、走査ドライバ１１０〜１１３は、この走査制御信号に基づいて走査信号ラインを駆動する。これにより液晶表示パネルには映像信号に応じて画像表示が行われる。
【００６３】
このとき、データドライバ１０２では、タイミングコントローラ１１４からの表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがそれぞれの入力端子に供給されると、ポインタ用シフトレジスタ回路部１１５は、クロック入力端子１２２に入力されたクロック信号ＣＬＫを各段のシフトレジスタ１１５−１〜１１５−ｎによってシフトさせて、各段のシフトレジスタよりラッチ回路選択信号を出力する。つまりポインタ用シフトレジスタ回路部１１５は、ラッチ回路選択信号によって、ラッチ回路部１１６を構成する１段目のラッチ回路１１６−１からｎ段目のラッチ回路１１６−ｎまでを順次選択する。
【００６４】
ラッチ回路部１１６のｎ個のラッチ回路１１６−１〜１１６−ｎは、上記ラッチ回路選択信号が入力されると、表示データ入力端子１２３から入力された表示データＤＡＴＡを記憶可能なアクティブな状態となる。この状態では、ラッチ回路１１６−１〜１１６−ｎにそれぞれ異なる値のデータを記憶することが可能である。よってポインタ用シフトレジスタ回路部１１５にクロック信号のｎ個のクロックが入力された場合、全てのラッチ回路１１６−１〜１１６−ｎが各データラインに対応した表示データを記憶できる。各ラッチ回路がデータを記憶可能な状態で、表示データＤＡＴＡが、表示データ入力端子１２３から入力されると、表示データＤＡＴＡの各データラインに対応する値が、対応するラッチ回路１１６−１〜１１６−ｎにそれぞれ選択されて格納される。
【００６５】
ｎ個のホールド回路１１７−１〜１１７−ｎは、それぞれに対応するラッチ回路１１６−１〜１１６−ｎに記憶されているデータを、ロード信号（データ制御信号）ＬＯＡＤがアクティブ（例えばＨレベル）となるタイミングで一斉に取り込んで保持する。ホールド回路１１６−１〜１１６−ｎに保持されたデータは、Ｄ／Ａコンバータ１１８−１〜１１８−ｎに入力されるデジタルデータになる。
【００６６】
ここでデータ制御信号ＬＯＡＤは、タイミングコントローラ１１４から出力され、信号線を介して制御信号入力端子１２４から入力された後、遅延回路１２０を介してホールド回路部１１７に入力されるので、遅延回路１２０で所定時間だけ遅延されてホールド回路部１１７に入力される。
【００６７】
Ｄ／Ａコンバータ回路１１８−１〜１１８−ｎは、上記デジタルデータに基づいて、基準電圧補正回路１２１から入力されるｐ種類の階調電圧から１つを選択して出力する。このようなＤ／Ａコンバータ回路１１８−１〜１１８−ｎの詳細については、例えば、特開２００３−１３０９２１号公報に記載されているので、ここではその説明を省略する。
【００６８】
出力バッファ１１９−１〜１１９−ｎは、Ｄ／Ａコンバータ１１８−１〜１１８−ｎからそれぞれ出力された階調電圧をインピーダンス変換して出力する。出力バッファ１１９−１〜１１９−ｎから出力された階調電圧は、それぞれ信号出力端子１３０−１〜１３０−ｎから階調データ（駆動データ）として液晶表示パネル１０１の対応するデータ信号ラインに出力される。
【００６９】
なお、以上説明した動作はデータドライバ１０２の動作であるが、その他のデータドライバ１０３〜１０９もデータドライバ１０２と同様に動作する。
【００７０】
次に、本実施形態１の駆動回路（データドライバ）１２０における遅延回路１２０について詳しく説明する。
【００７１】
図３は、本実施形態１による駆動回路（データドライバ）１２０を構成する遅延回路を示すブロック図である。
【００７２】
この遅延回路１２０は、制御入力端子１２４に接続された２ビットカウンタ１３１と、カウンタ１３１の出力をデコードする４出力デコーダ１３２と、デコーダ１３２に接続された４個のスイッチ１３３と、スイッチ１３３に接続された遅延素子Ｄｅとを有している。
【００７３】
具体的には、この遅延回路１２０では、第１〜第４のスイッチ１３３−０〜１３３−３と、３つの遅延素子を直列接続してなる遅延部１３４ａと、２つの遅延素子を直列接続してなる遅延部１３４ｂと、１つの遅延素子からなる遅延部１３４ｃとを有し、遅延回路１２０の入力ノード（制御入力端子１２４）と、その出力ノードとの間には、入力ノード側から順に第４のスイッチ１３３−３と上記遅延部１３４ａ〜１３４ｃが直列に接続されている。
【００７４】
ここで、第３のスイッチ１３３−２は、第４のスイッチ１３３−３と上記遅延部１３４ａとの直列接続体に並列に接続され、第２のスイッチ１３３−１は、第４のスイッチ１３３−３、遅延部１３４ａ、および遅延部１３４ｂの直列接続体に並列に接続され、第１のスイッチ１３３−１は、第４のスイッチ１３３−３、遅延部１３４ａ、遅延部１３４ｂ、および遅延部１３４ｃの直列接続体に並列に接続されている。
【００７５】
このような遅延回路１２０では、カウンタ１３１は、外部から制御入力端子１２４に入力されたパルス信号としての制御信号ＬＯＡＤ（ＩＮ）（図４参照）のパルス数をカウントし、デコーダ１３２は、このカウント数に応じてその出力Ｙ０〜Ｙ３を順次アクティブ状態とする。ここで、制御信号は映像信号の水平同期信号に同期したパルス信号であり、従って、１水平同期期間が経過する毎に、オン状態となるスイッチが、上記第１〜第４のスイッチ１３３−０〜１３３−３の順次切り換わり、このスイッチの切替りは、４水平同期期間で繰り替えされる。
【００７６】
つまり、制御信号ＬＯＡＤは、カウント数に応じて、制御信号が通過する経路が、３つの遅延部１３４ａ〜１３４ｃを通過する経路と、２つの遅延部１３４ｂおよび１３４ｃを通過する経路と、１つの遅延部１３４ｃを通過する経路と、いずれの遅延部も通過しない経路のいずれかに切替られ、カウント数に応じた経路を介してホールド回路１１７に入力される。
【００７７】
この時、第１のスイッチ１３３−０を通った制御信号は遅延されずに出力ノードＬＯＡＤ（ＯＵＴ）から出力され、第２のスイッチ１３３−１を通った制御信号は、遅延素子Ｄｅを１個経由して出力され、第３のスイッチ１３３−２を通った制御信号は、遅延素子Ｄｅを３個経由して出力され、第４のスイッチ１３３−３を通った制御信号は、遅延素子Ｄｅを６個経由して出力される。
【００７８】
このため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド１１７に入力される制御信号ＬＯＡＤ（ＯＵＴ）のパルス立ち上がりタイミングは、１水平期間毎に、１水平同期期間を基準とする固定の周期により決まるタイミングに対して遅延時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、０だけ遅れたものとなる。言い換えると、制御信号における各パルスは、直前のパルス立ち上がりタイミングから時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αが経過した後に立ち上がることとなり、図４に示すように、１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αの４通りの周期を持つということができる。
【００７９】
これにより、データドライバ回路内の制御信号の周波数が拡散され、不要輻射が低減される。
【００８０】
このように本実施形態１では、液晶表示パネル１０１を表示データおよび制御信号に基づいて駆動する駆動回路１０２〜１０９において、入力された制御信号を遅延する遅延回路１２０を備えるとともに、入力された表示データを、遅延された制御信号が生成するタイミングで該液晶表示装置１０１にロードするデータロード部としてホールド回路部１１７、Ｄ／Ａコンバータ回路部１１８および出力バッファ部１１９を備え、該遅延回路１２０は、該制御信号を、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延させるので、駆動回路がデータをロードする出力タイミングを、一水平同期期間毎に周期的に変動させることが可能となる。これにより、液晶表示パネルに出力される表示データの周波数成分を拡散させて、不要輻射を低減させることができる。
【００８１】
なお、上記実施形態１では、駆動回路がデータをロードする出力タイミングを、一水平同期期間毎に周期的に変動させているが、駆動回路がデータをロードする出力タイミングは、２以上の水平同期期間毎に周期的に変動させるようにしてもよい。
（実施形態２）
図５は、本発明の実施形態２によるタイミングコントローラを含む液晶表示装置の構成を示す図である。
【００８２】
この実施形態２の液晶表示装置１００ａは、実施形態１の液晶表示装置１００におけるタイミングコントローラ１１４に代えて、実施形態１の遅延回路１２０と同一構成の遅延回路１４ｂを搭載したタイミングコントローラ１１４ａを備えたものであり、この実施形態２の液晶表示装置１００ａでは、データドライバ１０２、１０３、１０９は、従来のデータドライバ９０１と同一構成としたものである。なお、この実施形態２の液晶表示装置におけるその他の構成は、実施形態１の液晶表示装置と同一である。
【００８３】
図６は、本発明の実施形態２によるタイミングコントローラを示している。
【００８４】
この実施形態２のタイミングコントローラ１１４ａは、液晶表示装置１００ａの外部から供給される映像信号に基づいて表示データ、データ制御信号、クロック信号、および走査制御信号を生成する制御部１４ａと、この制御部１４ａから出力されたデータ制御信号ＬＯＡＤを遅延する遅延回路１４ｂとを備えている。この遅延回路１４ｂは実施形態１のデータドライバ１０２に含まれる遅延回路１２０と同一の構成を有している。
【００８５】
このような構成の実施形態２の液晶表示装置１００ａでは、タイミングコントローラ１１４ａを、データ制御信号を遅延する遅延回路１４ｂを有する構成としたので、遅延回路１１４ａから各データドライバ１０２〜１０９に供給される制御信号は、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延したものとなる。これにより、駆動回路がデータを液晶表示パネルにロードする出力タイミングを、一水平同期期間毎に周期的に変動させることが可能となる。これにより、液晶表示パネルに出力される表示データの周波数成分を拡散させて、不要輻射を低減させることができる。
（実施形態３）
図７は、本発明の実施形態３による駆動回路を含む液晶表示装置の構成を示す図であり、図８は、本発明の実施形態３による駆動回路であるソースドライバを示す図である。
【００８６】
この実施形態３の液晶表示装置１００ｂは、実施形態１の液晶表示装置１００における、遅延回路１２０を有するソースドライバ１０２ａ〜１０９ａに代えて、該遅延回路１２０とは回路構成の異なる遅延回路１２０ｂを備えたソースドライバ１０２ｂ〜１０９ｂを備えたものであり、この実施形態３の液晶表示装置におけるその他の構成は、実施形態１の液晶表示装置と同一である。
【００８７】
図９は、本発明の実施形態３による駆動回路（データドライバ）を構成する遅延回路１２０ｂを示すブロック図である。
【００８８】
この遅延回路１２０ｂは、実施形態１のデータドライバ１０２を構成する遅延回路１２０におけるカウンタ１３１およびデコーダ１３２に代えてシフトレジスタ１３２ａを備えたものであり、その他の構成は、実施形態１の遅延回路１２０と同一である。
【００８９】
つまり、この実施形態３のデータドライバ１０２ｂにおける遅延回路１２０ｂは、入力された制御信号ＬＯＡＤにより生成される固定タイミングに基づいてシフト動作するシフトレジスタ１３２ａと、直列接続の複数の遅延素子Ｄｅと、前記シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチ１３３−０〜１３３−３とを備えている。ここで、遅延素子Ｄｅおよびスイッチ１３３−０〜１３３−３は、実施形態１の遅延回路１２０と同一のものである。
【００９０】
このような構成の遅延回路１２０ｂでは、シフトレジスタ１３２ａは、外部から制御入力端子１２４に入力されたパルス信号としての制御信号ＬＯＡＤ（ＩＮ）（図４参照）のパルスが立ち上がるたびに、その出力Ｙ０〜Ｙ３を順次アクティブ状態とする。ここで、制御信号は映像信号の水平同期信号に同期したパルス信号であり、従って、１水平同期期間が経過する毎に、オン状態となるスイッチが、上記第１〜第４のスイッチ１３３−０〜１３３−３の順次切り換わり、このスイッチの切替りは、４水平同期期間で繰り替えされる。
【００９１】
この時、実施形態１の遅延回路１２０と同様に、第１のスイッチ１３３−０を通った制御信号は遅延されずに出力ノードＬＯＡＤ（ＯＵＴ）から出力され、第２のスイッチ１３３−１を通った制御信号は、遅延素子Ｄｅを１個経由して出力され、第３のスイッチ１３３−２を通った制御信号は、遅延素子Ｄｅを３個経由して出力され、第４のスイッチ１３３−３を通った制御信号は、遅延素子Ｄｅを６個経由して出力される。
【００９２】
このため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド１１７に入力される制御信号ＬＯＡＤ（ＯＵＴ）のパルス立ち上がりタイミングは、１水平期間毎に、１水平同期期間を基準とする固定の周期により決まるタイミングに対して遅延時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、０だけ遅れたものとなる。
【００９３】
これにより、データドライバ回路内の制御信号の周波数成分が拡散され、不要輻射が低減される。
（実施形態４）
図１０は、本発明の実施形態４による駆動回路を含む表示装置の構成を示す図である。
【００９４】
この実施形態４の液晶表示装置２００は、実施形態１の液晶表示装置１００におけるデータドライバ１０２ａ〜１０９ａに代えて、これとは構成の異なるデータドライバ２０２〜２０９を備えたものである。
【００９５】
具体的には、この実施形態４のデータドライバ２０２は、実施形態１のデータドライバ１０２ａの構成に加えて、ｎ個の全データ信号ラインのうちの所定数（ここではｋ個）のデータ信号ライン毎に、シフトレジスタ、ラッチ回路、ホールド岐路、Ｄ／Ａコンバータ回路、出力バッファを、ｍ個のグループ２０ａ１〜２０ａｍにグループ化し、各グループの前段にグループに対応する遅延時間固定の遅延回路２４ａ１〜２４ａｍを備えたものである。
【００９６】
また、この遅延回路２４ａ１〜２４ａｍは、実施形態１の遅延回路１２０と同一構成の遅延量可変の遅延回路２２０からの制御信号が順次一定時間だけ遅延するよう直列に接続されており、各グループ２０ａ１〜２０ａｋのホールド回路には、各グループの前段に設けられた遅延量固定の遅延回路２４ａ１〜２４ａｋの出力が供給されるようになっている。
【００９７】
従って、この実施形態４の液晶表示装置２００におけるタイミングコントローラ２１４、走査ドライバ２１０〜２１３、および液晶表示パネル２０１は、実施形態１の液晶表示装置１００におけるタイミングコントローラ１１４、走査ドライバ１０２ａ〜１０９ａ、および液晶表示パネル１０１と同一のものである。
【００９８】
つまり、データドライバ２０２〜２０９は、液晶表示パネル２０１のデータ信号ラインに接続され、データ信号ラインを駆動する。また、データドライバ２０２〜２０９は、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。走査ドライバ２１０〜２１３は、表示パネル２０１の走査信号ラインに接続され、走査信号ラインを駆動する。また、走査ドライバ２１０〜２１３は、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。タイミングコントローラ２１４は、データドライバ２０２〜２０９の内少なくとも一つ、及び走査ドライバ２１０〜２１３の内少なくとも一つに信号線を介して接続されており、データドライバ２０２〜２０９の内少なくとも一つ、及び走査ドライバ２１０〜２１３の内少なくとも一つをコントロールすることにより、液晶表示パネル２０１に映像データを表示させる。
【００９９】
また、図１１は、本発明の実施形態４による駆動回路であるデータドライバを示すブロック図であり、データドライバ２０２の構成を示している。なお、データドライバ２０３〜２０９については、データドライバ２０２と同様の構成を有するので、説明を省略する。
【０１００】
データドライバ２０２は、実施形態１のデータドライバ１０２と同様に、ポインタ用シフトレジスタ回路部２１５と、ラッチ回路部２１６と、ホールド回路部２１７と、Ｄ／Ａコンバータ部２１８と、出力バッファ部２１９とを有している。
【０１０１】
ただし、このデータドライバ２０２では、ｋ本のデータ信号ライン毎に、ポインタ用シフトレジスタ回路部２１５を構成するシフトレジスタ２１５−１〜２１５−ｎがグループ化されている。また、ラッチ回路部２１６を構成するラッチ回路２１６−１〜２１６−ｎと、ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｎと、Ｄ／Ａコンバータ部２１８を構成するＤ／Ａコンバータ２１８−１〜２１８−ｎと、出力バッファ部２１９を構成する出力バッファ２１９−１〜２１９−ｎとがグループ化されている。
【０１０２】
各グループ２０ａ１〜２０ａｍは、ポインタ用シフトレジスタ回路部２１５を構成するシフトレジスタ２１５−１〜２１５−ｋと、ラッチ回路部２１６を構成するラッチ回路２１６−１〜２１６−ｋと、ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｋと、Ｄ／Ａコンバータ部２１８を構成するＤ／Ａコンバータ２１８−１〜２１８−ｋと、出力バッファ部２１９を構成する出力バッファ２１９−１〜２１９−ｋを含んでいる。
【０１０３】
また、データドライバ２０２は、遅延回路２２０と、基準電源補正回路２２１とを備えている。また、データドライバ２０２は、入力端子として、クロック入力端子２２２と、表示データ入力端子２２３と、制御信号入力端子２２４と、基準電源端子２２５〜２２９とを備えている。また、データドライバ２０２は、液晶表示パネル２０１への信号出力のために設けられる出力端子として、ｎ個の信号出力端子２３０−１〜２３０−ｎを備えている。信号出力端子２３０−１〜２３０−ｎは、それぞれ前述の液晶表示パネル２０１のデータ信号ラインと個々に接続されている。
【０１０４】
クロック入力端子２２２は、ポイント用シフトレジスタ回路２１５に与えるクロック信号ＣＬＫを入力するために設けられている。表示データ入力端子２２３は、複数ビットの階調データの各ビットに対応した複数の信号入力端子からなる。制御信号入力端子２２４は、遅延回路２２０を介してホールド回路部２１７に接続され、制御信号を入力されるために設けられている。この制御信号は、ホールド２１７がラッチ回路部２１６でラッチされた表示データを保持するための信号として用いられる。基準電源端子２２５〜２２９は、それぞれ基準電圧補正回路２２１に与えられる基準電圧Ｖ０〜Ｖ４を入力するために設けられている。
【０１０５】
信号出力端子２３０−１〜２３０−ｎは、出力バッファ２１９を構成する２１９−１〜２１９−ｎから出力された階調電圧を液晶表示パネル２０１に出力するために設けられている。
【０１０６】
図１２は、本実施形態４による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【０１０７】
この実施形態４の遅延回路２２０は実施形態１における図３に示す遅延回路１２０と同一の構成を有している。
【０１０８】
この遅延回路２２０は、制御入力端子２２４に接続された２ビットカウンタ２３１と、カウンタ２３１に接続された４出力デコーダ２３２と、デコーダ２３２に接続された４個のスイッチ２３３と、スイッチ２３３に接続された遅延素子Ｄｅとで構成されている。ここで、２ビットカウンタ２３１、４出力デコーダ２３２、スイッチ２３３、遅延素子Ｄｅを含む遅延部１３４ａ〜１３４ｃは、実施形態１の遅延回路におけるものと同一である。
【０１０９】
次に動作について説明する。
【０１１０】
本実施形態４の液晶表示装置２００では、外部から映像信号が入力されると、タイミングコントローラ２１４はこの映像信号から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、走査制御信号およびクロック信号ＣＬＫを生成する。表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがデータドライバ２０２〜２０９に供給されると、データドライバ２０２〜２０９は、表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、走査制御信号が走査ドライバ２１０〜２１３に供給されると、走査ドライバ２１０〜２１３は、この走査制御信号に基づいて走査信号ラインを駆動する。これにより液晶表示パネルには映像信号に応じて画像表示が行われる。
【０１１１】
このとき、データドライバ２０２では、タイミングコントローラ２１４からの表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがそれぞれの入力端子に供給されると、ポインタ用シフトレジスタ回路部２１５は、クロック入力端子２２２に入力されたクロック信号ＣＬＫを各段のシフトレジスタによってシフトさせて、各段のシフトレジスタ２１５−１〜２１５−ｎよりラッチ回路選択信号を出力する。ポインタ用シフトレジスタ回路部２１５は、ラッチ回路選択信号によって、ラッチ回路部２１６を構成する１段目のラッチ２１６−１からｎ段目のラッチ回路２１６−ｎまでを順次選択する。
【０１１２】
ラッチ回路２１６−１〜２１６−ｎは、上記ラッチ回路選択信号が入力されると、表示データ入力端子２２３から入力された表示データを記憶可能なアクティブな状態とする。この状態では、ラッチ回路２１６−１〜２１６−ｎにそれぞれ異なる値のデータを記憶することが可能である。よってポインタ用シフトレジスタ回路部２１５にクロック信号のｎ個のクロックが入力された場合、全てのラッチ回路２１６−１〜２１６−ｎが各データラインに対応した表示データを記憶できる。この状態で、表示データは、表示データ入力端子２２３から入力されると、対応するラッチ回路２１６−１〜２１６−ｎにそれぞれ選択されて格納される。
【０１１３】
ホールド回路部２１７は、ｎ個のホールド回路２１７−１〜２１７−ｎによって構成され、複数（ｍ個）のグループに分かれている。グループ分けの個数は特に限定されるものではないが、具体的には４グループや８グループなどに分けることができる。
【０１１４】
またホールド回路部２１７を構成する、グループ分けされた各グループのホールド回路には、遅延量固定の遅延回路２４ａ１〜２４ａｎが、各グループに応じて、入力される制御信号が通過する遅延量固定の遅延回路２４ａ１〜２４ａｎの個数が異なるように接続されいる。これにより、制御信号を、各グループのホールド回路毎に所定の遅延時間だけ遅延させる。
【０１１５】
ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｎは、それぞれに対応するラッチ回路２１６−１〜２１６−ｎに記憶されているデータを、複数グループ（ｍ個）毎に設定された所定の遅延時間だけ遅延された制御信号がアクティブ（例えばＨレベル）となるタイミングで複数グループ毎に取り込んで保持する。ホールド回路２１６−１〜２１６−ｎに保持されたデータは、Ｄ／Ａコンバータ２１８−１〜２１８−ｎに入力されるデジタルデータになる。
【０１１６】
ここで制御信号は、タイミングコントローラ２１４から出力され、信号線を介して制御信号入力端子２２４から入力された後、遅延回路２２０を介してホールド回路に入力されるので、遅延回路２２０で所定時間だけ遅延されてホールド回路２１７に入力される。したがって、タイミングコントローラ２１４から出力された制御信号タイミングに対して、ホールド回路２１７内のデータ取り込みタイミングは、遅延量可変の遅延回路２２０と遅延量固定の遅延回路２４ａ１〜２４ａｎで遅延される時間の合計分だけ遅延されることになる。
【０１１７】
また、Ｄ／Ａコンバータ回路２１８−１〜２１８−ｎは、上記デジタルデータに基づいて、基準電圧補正回路２２１から入力されるｐ種類の階調電電圧から１つを選択して出力する。Ｄ／Ａコンバータ回路２１８−１〜２１８−ｎの詳細については、例えば特開２００３−１３０９２１号公報に記載されているので、ここではその説明を省略する。
【０１１８】
出力バッファ２１９−１〜２１９−ｎは、Ｄ／Ａコンバータ２１８−１〜２１８−ｎからそれぞれ出力された階調電圧をインピーダンス変換する。出力バッファ２１９−１〜２１９−ｎから出力された階調電圧は、それぞれ信号出力端子２３０−１〜２３０−ｎから階調データ（駆動データ）として液晶表示パネル２０１に出力される。
【０１１９】
また、遅延回路２２０では、外部から制御入力端子２２４に入力された信号をカウンタ２３１でカウントし、制御信号はカウント数に応じて遅延素子Ｄｅで遅延され、ホールド回路２１７に入力される。この時、スイッチ２３３−０を通った信号は遅延されずにＬＯＡＤ（ＯＵＴ）から出力され、スイッチ２３３−１を通った信号は遅延素子Ｄｅを１個経由して出力され、スイッチ２３３−２を通った信号は遅延素子Ｄｅを３個経由して出力され、スイッチ２３３−３を通った信号は、遅延素子Ｄｅを６個経由して出力されるため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド２１７に入力される信号周期は、図４に示すように、１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αの４通りの周期を持つこととなる。
【０１２０】
これにより、制御信号の周波数が拡散され、更にグループ毎にデータロードタイミングが異なるため、不要輻射が低減される。
【０１２１】
なお、実施形態４では、タイミングコントローラから出力された制御信号をデータドライバ内で遅延回路にて遅延させることにより制御信号のロードタイミングとして複数周期のタイミングを作り出し、駆動回路で発生する駆動信号の周波数成分を拡散させたが、実施形態２で説明したように、タイミングコントローラ内に遅延回路を設け、制御信号の遅延処理により、制御信号としてそのパルス立ち上がりタイミングが、一定周期で決まる固定タイミングに対して変化する信号を作り出し、このような遅延処理を施した制御信号をタイミングコントローラから出力させ、データドライバ内での遅延を行わない手法であっても良い。
【０１２２】
また、上記実施形態４では、データドライバにおけるラッチ回路２１６−１〜２１６−ｎ、ホールド回路２１７−１〜２１７−ｎ、Ｄ／Ａコンバータ２１８−１〜２１８−ｎ、出力バッファ２１９−１〜２１９−ｎがすべてグループ分けされている構成を示したが、データドライバは、ホールド回路２１７−１〜２１７−ｎのみグループ分けしたものでもよい。
（実施形態５）
図１３は、本発明の実施形態５による駆動回路（データドライバ）を示すブロック図である。
【０１２３】
この実施形態５の駆動回路は、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路を、制御信号のカウント数に基づいて遅延量を変化させる図１２に示す遅延回路と同一の回路構成としたものであり、その他の構成は、実施形態４のデータドライバと同一である。
【０１２４】
このような構成の実施形態５のデータドライバでは、実施形態４の効果に加えて、各グループ毎により細かく制御信号の遅延量を変化させることができる効果がある。
【０１２５】
なお、上記実施形態４および５では、１つのソースドライバ内でグループ分けした複数のグループの回路間で、表示データを液晶表示パネルにロードするタイミングを異なるタイミングとしているが、複数のソースドライバの間で表示データを液晶表示パネルにロードするタイミングを異なるタイミングとしてもよい。
【０１２６】
これにより、不要輻射を低減させた複数の駆動回路（ソースドライバ）間で、表示データのロードタイミングをずらすことにより、表示装置全体での不要輻射を更に低減できる。
【０１２７】
また、上記実施形態５では、駆動回路として、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路を、図１２に示す遅延回路と同一の回路構成としたものを示したが、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路は、図９に示す遅延回路と同一の回路構成としてもよい。
また、上記実施形態１〜５で示した駆動回路を備えた液晶表示装置は、携帯電話、パーソナルコンピュータ、テレビジョンセットなどの電子情報機器のディスプレイ装置として利用されるものである。
【０１２８】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２９】
本発明は、駆動回路、液晶表示装置、および電子情報機器の分野において、駆動回路の出力タイミングを一水平同期期間毎、あるいは複数水平同期期間毎に周期的に変動させることにより、周波数を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を提供することができる。
【符号の説明】
【０１３０】
１４ａ 制御部
１４ｂ、１２０、１２０ｂ、２２０、Ｄ 遅延回路
２０ａ１〜２０ａｍ 回路ブロック
２４ａ１〜２４ａｍ、２４ｂ１〜２４ｂｍ ブロック遅延回路
１００、１００ａ、１００ｂ、２００ 液晶表示装置
１０１、２０１、９０１ 液晶表示パネル
１０２、１０２ｂ、〜１０９、２０２〜２０９、ＬＳ１ データドライバ
１１０〜１１３、２１０〜２１３ 走査ドライバ
１１４、１１４ａ、２１４ タイミングコントローラ
１１５、２１５、９２３ シフトレジスタ部
１１５−１〜１１５−ｎ、２１５−１〜２１５−ｋ シフトレジスタ
１１６、２１６、９２４ ラッチ回路部
１１６−１〜１１６−ｎ、２１６−１〜２１６−ｋ ラッチ回路
１１７、２１７、９２５ ホールド回路部
１１７−１〜１１７−ｎ、２１７−１〜２１７−ｋ ホールド回路
１１８、２１８、９２６ Ｄ／Ａコンバータ部
１１８−１〜１１８−ｎ、２１８−１〜２１８−ｋ Ｄ／Ａコンバータ
１１９、２１９、９２７ 出力バッファ部
１１９−１〜１１９−ｎ、２１９−１〜２１９−ｋ 出力バッファ
１２１、２２１ 基準電圧補正回路
１２２、２２２、９０２ クロック入力端子
１２３、２２３、９０３ データ入力端子
１２４、２２４、９０４ 制御入力端子
１２５〜１２９、２２５〜２２９、９０５〜９０９ 基準電圧入力端子
１３０、２３０、９１１ 出力端子部
１３０−１〜１３０−ｎ 出力端子
１３１、２３１ カウンタ
１３２、２３２ デコーダ
１３３−１〜１３０−４ スイッチ
１３４ａ、１３４ｂ、 １３４ｃ 遅延部
Ｄｅ 遅延素子
【技術分野】
【０００１】
本発明は、駆動回路、液晶表示装置、および電子情報機器に関し、特に、液晶表示パネル等の表示パネルを駆動する駆動回路においてピーク電流を分散させるよう構成したもの、このような駆動回路を搭載した液晶表示装置、およびこのような液晶表示装置を含む電子情報機器に関するものである。
【背景技術】
【０００２】
従来から、液晶表示装置等の平面表示装置は、液晶表示パネルなどの表示パネル、その表示パネルを駆動するドライバ、及びドライバを制御する制御回路とを備えている。
【０００３】
ところで、近年、このような表示装置の大型化、高精細化、高速駆動化に伴い、表示パネルに表示データとして出力する表示信号（階調電圧）の出力周波数や、出力する表示信号の数も増大し、表示パネルの駆動用データドライバにおいては、データ出力時に発生する不要輻射が問題となってきている。
【０００４】
以下、従来の表示パネルを駆動するデータドライバを挙げて具体的に説明する。
【０００５】
図１４は、従来のデータドライバの構成を説明するブロック図である。
【０００６】
図１４に示すデータドライバ９０１は、ｎ本の信号出力端子９１１−１〜９１１−ｎを有し、それぞれの出力端子から、ｐ階調の表示データを示す表示信号を表示パネルのデータラインに出力可能なものである。
【０００７】
つまり、このデータドライバ９０１は、外部からの信号を入力するための信号入力端子として、クロック入力端子９０２と、複数の階調データ入力端子９０３と、制御信号入力端子９０４と、基準電源端子９０５〜９０９とを備えている。またデータドライバ９０１は、液晶表示パネルへの信号出力用として、ｎ個の信号出力端子９１１−１〜９１１−ｎを備えている。
【０００８】
また、データドライバ９０１は、内部に設けられる回路として、基準電源補正回路９２１と、クロック信号ＣＬＫに基づいて動作するポインタ用シフトレジスタ９２３と、表示データをサンプルラッチするラッチ回路部９２４と、サンプルラッチされた表示データをホールドラッチするホールド回路部９２５と、ホールドラッチされた表示データをＤＡ変換するＤ／Ａコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）部９２６と、ＤＡ変換された表示データを出力する出力バッファ部９２７とを備えている。
【０００９】
ここで、ポインタ用シフトレジスタ回路９２３は、ｎ段のシフトレジスタ９２３−１〜９２３−ｎを有している。ラッチ回路部９２４は、ｎ個のラッチ回路９２４−１〜９２４−ｎを有している。ホールド回路部９２５は、ｎ個のホールド回路９２５−１〜９２５−ｎを有している。Ｄ／Ａコンバータ部９２６は、ｎ個のＤ／Ａコンバータ回路９２６−１〜９２６−ｎを有している。出力バッファ部９２７は、オペアンプにより構成されるｎ個の出力バッファ９２７−１〜９２７−ｎを有している。
【００１０】
次に動作について説明する。
【００１１】
このような構成のデータドライバ９０１では、このドライバ９０１を制御する制御回路（図示せず）から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫが入力されると、ポインタ用シフトレジスタ回路部９２３は、クロック入力端子９０２に入力されたクロック信号ＣＬＫに応じて、ラッチ回路９２４−１〜９２４−ｎのうち１つのラッチ回路を選択する。この状態で、階調データＤＡＴＡが階調データ入力端子９０３から入力されると、ラッチ回路部９２４では、選択されたラッチ回路に階調データのサンプリング値が格納される。
【００１２】
また、ポインタ用シフトレジスタ回路９２３から出力されるラッチ回路選択信号は、クロック入力端子９０２から入力されるクロック信号により第１段のラッチ回路９２４−１から第ｎ段のラッチ回路９２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路９２４−１〜９２４−ｎに階調データを記憶させることができる。また、ラッチ回路９２４−１〜９２４−ｎに記憶された階調データは、制御信号ＬＯＡＤにより、それぞれ対応するｎ個のホールド回路９２５−１〜９２５−ｎへ転送され、Ｄ／Ａコンバータ９２６−１〜９２６−ｎのデジタル入力データとなる。
【００１３】
Ｄ／Ａコンバータ回路９２６〜９２６−ｎは、上記デジタル入力データにより、入力されるｐ種類の階調電圧から１つを選択して出力する。ｐ種類の階調電圧は、基準電源端子９０５〜９０９からそれぞれ入力された基準電圧Ｖ０〜Ｖ４に基いて、基準電源補正回路９２１によって生成される。
【００１４】
さらに、Ｄ／Ａコンバータ回路９２６−１〜９２６−ｎから出力された階調電圧は、出力バッファ部９２７でインピーダンス変換されて、それぞれの信号出力端子９１１−１〜９１１−ｎから液晶表示パネル（図示せず）の駆動信号として、該液晶表示パネルの各データ線に出力される。
【００１５】
このような構成の従来のデータドライバ９０１では、上記のように、制御信号ＬＯＡＤにより一括してホールド回路からＤ／Ａコンバータ回路へのデータ転送が行われるため、Ｄ／Ａコンバータ回路９２６−１〜９２６−ｎから出力される階調電圧が同時に変化する。このため、データドライバ９０１に瞬間的に大電流が発生する。この電流は、信号出力端子９１１−１〜９１１−ｎの個数が増加したことと、出力バッファ部９２７の駆動能力が増大したことにより、非常に大きな値となってきている。それゆえ、データドライバ９０１の消費電流が増大するだけではなく、この電流により発生する不要輻射が問題になる。
【００１６】
そこで、電流集中によるピーク電流の増大を防ぐための手法として、従来から特許文献１などに開示の方法が提案されている。
【００１７】
図１５は、この文献に開示のデータドライバの構成を示している。
【００１８】
このデータドライバ３００は、図１４に示すデータドライバにおけるホールド回路、Ｄ／Ａコンバータ回路、および出力バッファに相等する回路ブロックＣＢ１〜ＣＢ４は、複数のグループＣＧ１〜ＣＧｎにグループ化されている。つまり、各グループにおける回路ブロックＣＢ１〜ＣＢ４は、それぞれ液晶表示パネルの各データラインに対応し、対応するデータラインに表示データを出力するものである。
【００１９】
また、このデータドライバ３００では、第１の回路グループＣＧ１には、入力保護回路（Ｅ）３０を介して入力された制御信号ＬＯＡＤが直接入力され、また、第２の回路グループＣＧ２には、入力保護回路（Ｅ）３０からの制御信号ＬＯＡＤは、第１の遅延回路３１ａ１を介して入力され、第３の回路グループＣＧ３には、第１および第２の遅延回路３１ａ１および３１ａ２を介して入力される。つまり、第ｎの回路グループＣＧｎには、第１〜第ｎ−１の遅延回路３１ａ１〜３１ａｎを介して入力される。
【００２０】
従って、このようなデータドライバを搭載した液晶表示装置では、回路グループＣＧ間に遅延回路Ｄを有しているため、遅延回路Ｄの遅延時間だけずれて、各回路グループＣＧから表示出力信号（階調電圧）が出力される。
【００２１】
これにより、表示出力信号が回路グループＣＧごとに分散されて出力されるために、高精細化や高画面化により信号数の数が増大しても電源線に流れるピーク電流が分散されて流れることになり、不要輻射も低減される。
【００２２】
また、特許文献２にはデータドライバ間で階調データをホールド回路に取り込むタイミングを異ならせるものが開示されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開平８−２２２６７号公報
【特許文献２】特開２００８−２６２１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上述したように、特許文献１に記載のデータドライバでは、各回路グループＣＧからは表示出力信号（階調電圧）が遅延回路Ｄの遅延時間だけずれて出力されるが、各回路グループから表示信号が出力される周期は一定であるため、駆動信号の周波数成分の拡散が十分ではなく、表示装置が大画面化、高精細化、高速化されるにつれ、不要輻射が大きくなるという問題がある。
【００２５】
また特許文献２に開示の液晶表示装置においても、特許文献１に記載のデータドライバと同様の問題がある。
【００２６】
本発明は、上記の問題に鑑みてなされたものであり、液晶表示装置などの表示装置を駆動する駆動信号の周波数成分を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る駆動回路は、表示装置を表示データおよび制御信号に基づいて駆動する駆動回路であって、入力された制御信号を遅延する遅延回路と、入力された表示データを、遅延された制御信号が生成するタイミングで該表示装置にロードするデータロード部とを備え、該遅延回路は、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させるものであり、そのことにより上記目的が達成される。
【００２８】
本発明は、上記駆動回路において、前記入力された制御信号は、前記一定周期で前記固定タイミングを生成する信号であり、前記遅延回路は、前記一定周期の整数倍の期間が経過する度に、前記ロードタイミングを前記固定タイミングから一定の遅延時間だけ遅らせる前記制御信号の遅延処理を、該ロードタイミングの遅延時間の制限内で繰り返すことが好ましい。
【００２９】
本発明は、上記駆動回路において、前記表示データおよび前記制御信号は、前記表示装置に供給される映像信号に含まれており、前記一定周期は該映像信号の水平同期期間に基づいたものであることが好ましい。
【００３０】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号が生成する固定タイミングをカウントするカウント回路と、該カウント回路のカウント出力をデコードするデコーダとを備え、該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものであることが好ましい。
【００３１】
本発明は、上記駆動回路において、前記遅延回路は、直列接続の複数の遅延素子と、前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００３２】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号により生成される固定タイミングに基づいてシフト動作するシフトレジスタと、直列接続の複数の遅延素子と、該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００３３】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、前記遅延回路は、該データドライバを構成するものであり、該遅延回路は、該データドライバに入力された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものであることが好ましい。
【００３４】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、前記遅延回路は、該タイミングコントローラを構成するものであり、該遅延回路は、該タイミングコントローラで該映像信号に基づいて生成された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものであることが好ましい。
【００３５】
本発明は、上記駆動回路において、前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバを備え、前記遅延回路は、該データドライバを構成し、該データドライバに入力された制御信号を遅延するものであり、該データドライバは、該液晶表示パネルのデータライン毎に設けられ、対応するデータラインを駆動する、複数のグループにグループ分けされた複数のドライバ回路と、同一のグループのドライバ回路が、同一タイミングで前記表示データを該データラインに供給し、かつ、異なるグループのドライバ回路が、異なるタイミングで前記表示データを該データラインに供給するよう、各グループのドライバ回路に供給される制御信号を遅延する信号遅延部とを備えていることが好ましい。
【００３６】
本発明は、上記駆動回路において、前記信号遅延部は、複数段に直列に接続された複数の遅延部を備え、初段の遅延部は、前記遅延回路から出力される制御信号を遅延するものであり、２段目以降の遅延部は、前段の遅延部から出力される制御信号を遅延するものであることが好ましい。
【００３７】
本発明は、上記駆動回路において、前記信号遅延部を構成する遅延部は、それぞれ入力される制御信号を所定量だけ遅延するものであることが好ましい。
【００３８】
本発明は、上記駆動回路において、前記複数の遅延部は、前記入力された制御信号が生成する固定周期のタイミングをカウントするカウント回路と、該カウント回路のカウント出力をデコードするデコーダとを備え、該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものであることが好ましい。
【００３９】
本発明は、上記駆動回路において、前記複数の遅延部は、直列接続の複数の遅延素子と、前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００４０】
本発明は、上記駆動回路において、前記遅延回路は、前記入力された制御信号により生成される固定周期のタイミングに基づいてシフト動作するシフトレジスタと、直列接続の複数の遅延素子と、該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えていることが好ましい。
【００４１】
本発明に係る液晶表示装置は、液晶表示パネルを有し、映像信号に基づいて該液晶表示パネルに画像を表示する液晶表示装置であって、該映像信号に基づいて該液晶表示パネルを駆動する駆動装置を備え、該駆動装置は、上述した本発明に係る駆動回路を有するものであり、そのことにより上記目的が達成される。
【００４２】
本発明に係る電子情報機器は、液晶表示装置を備えた電子情報機器であって、該液晶表示装置は、上述した本発明に係る液晶表示装置であり、そのことにより上記目的が達成される。
【００４３】
以下、本発明の作用について説明する。
【００４４】
本発明においては、入力された制御信号を遅延する遅延回路と、入力された表示データを、遅延された制御信号が生成するタイミングで表示装置にロードするデータロード部とを備え、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させるので、従来技術では不十分であった不要輻射低減の効果が得られる。
【００４５】
本発明においては、制御信号の遅延により、固定タイミングに対する制御信号のロードタイミングを時系列に複数作り出すので、制御信号のロードタイミングを複数作り出す回路規模が大きくならず、コスト低減につながる。
【００４６】
本発明においては、上記駆動回路において、制御信号のパルス立ち上がりをカウントするカウンタ回路を持つことで、１水平期間毎にロードタイミングを変化させることのできる遅延回路を回路規模を増大させることなく構成でき、コスト低減につながる。
【００４７】
本発明においては、駆動回路を構成する、各データ信号線毎に対応する複数の回路ブロックを、所定数のデータ信号線を単位としてグループ化することで、固定タイミングに対する制御信号のロードタイミングを時系列で複数持つことにより、駆動回路内で発生する駆動信号の周波数成分を拡散をさせ、不要輻射を低減できるだけでなく、複数の回路グループ毎にロードするタイミングをずらすことができるため、更なる不要輻射低減が実現できる。
【発明の効果】
【００４８】
以上のように、本発明によれば、液晶表示装置などの表示装置を駆動する駆動信号の周波数成分を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の実施形態１による駆動回路を含む表示装置の構成を示す図である。
【図２】図２は、本発明の実施形態１による駆動回路であるデータドライバを示すブロック図である。
【図３】図３は、本発明の実施形態１による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図４】図４は、本発明の実施形態１による遅延回路の動作を説明する図であり、遅延されたロード信号（制御信号）をタイミングチャートで示している。
【図５】図５は、本発明の実施形態２によるタイミングコントローラを含む表示装置の構成を示す図である。
【図６】図６は、本発明の実施形態２によるタイミングコントローラを示すブロック図である。
【図７】図７は、本発明の実施形態３による駆動回路を含む表示装置の構成を示す図である。
【図８】図８は、本発明の実施形態３による駆動回路であるデータドライバを示すブロック図である。
【図９】図９は、本発明の実施形態３による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図１０】図１０は、本発明の実施形態４による駆動回路を含む表示装置の構成を示す図である。
【図１１】図１１は、本発明の実施形態４による駆動回路であるデータドライバを示すブロック図である。
【図１２】図１２は、本発明の実施形態４による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【図１３】図１３は、本発明の実施形態５による駆動回路（データドライバ）を示すブロック図である。
【図１４】図１４は、従来の駆動回路の構成の一例を示すブロック図である。
【図１５】図１５は、従来の他の駆動回路の構成の一例として特許文献１に開示のものを示すブロック図である。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態について説明する。
（実施形態１）
図１は、本発明の実施形態１による駆動回路を含む液晶表示装置の構成を示す図である。
【００５１】
本実施形態１の液晶表示装置１００は、映像信号に基づいて画像表示を行う液晶表示パネル１０１と、液晶表示パネルのデータ信号ラインを駆動する複数のデータドライバ１０２〜１０９と、液晶表示パネルの走査信号ラインを駆動する複数の走査ドライバ１１０〜１１３と、映像信号から表示データ、データ制御信号、および走査制御信号を生成し、表示データおよびデータ制御信号によりデータドライバ１０２〜１０９を制御し、走査制御信号により走査ドライバ１１０を制御するタイミングコントローラ１１４とを備えている。
【００５２】
具体的には、データドライバ１０２〜１０９は、液晶表示パネル１０１のデータ信号ラインに接続され、タイミングコントローラ１１４からの表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、データドライバ１０２〜１０９は、半導体集積回路で構成されたドライバチップが、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造としてフィルム基板上に実装されることにより構成されている。また、走査ドライバ１１０〜１１３は、表示パネル１０１の走査信号ラインに接続され、タイミングコントローラ１１４からの走査制御信号により走査信号ラインを駆動する。この走査ドライバ１１０〜１１３も、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。また、タイミングコントローラ１１４は、データドライバ１０２〜１０９の内少なくとも一つ、及び走査ドライバ１１０〜１１３の内少なくとも一つに信号線を介して接続されており、データドライバ１０２〜１０９の内少なくとも一つ、及び走査ドライバ１１０〜１１３の内少なくとも一つをコントロールすることにより、液晶表示パネル１０１に映像データを表示させる。つまり、タイミングコントローラ１１４と、各データドライバおよび各走査ドライバとがデータバスにより直接接続されていても、あるいはタイミングコントローラ１１４には、初段のデータドライバおよび初段の走査ドライバが接続され、次段以降のデータドライバおよび次段以降の走査ドライバには、初段のデータドライバおよび初段の走査ドライバからタイミングコントローラからの信号を伝えるようにしてもよい。
【００５３】
図２は、上記データドライバ１０２の構成を示している。なお、データドライバ１０３〜１０９は、データドライバ１０２と同様な構成を有しているため、その説明を省略する。
【００５４】
図２に示すように、データドライバ１０２は、クロック信号ＣＬＫに基づいてシフト動作するポインタ用シフトレジスタ回路部１１５と、表示データＤＡＴＡをサンプルラッチするラッチ回路部１１６と、サンプルラッチされた表示データをホールドラッチするホールド回路部１１７と、ホールドラッチされた表示データをＤＡ変換するＤ／Ａコンバータ部１１８と、ＤＡ変換された表示データを出力する出力バッファ部１１９とを有している。
【００５５】
ここで、ポインタ用シフトレジスタ回路１１５は、ｎ段のシフトレジスタ１１５−１〜１１５−ｎを有している。ラッチ回路部１１６は、ｎ個のラッチ回路１１６−１〜１１６−ｎを有している。ホールド回路部１１７は、ｎ個のホールド回路１１７−１〜１１７−ｎを有している。Ｄ／Ａコンバータ部１１８は、ｎ個のＤ／Ａコンバータ回路１１８−１〜１１８−ｎを有している。出力バッファ部１１９は、オペアンプにより構成されるｎ個の出力バッファ１１９−１〜１１９−ｎを有している。
【００５６】
また、このデータドライバ１０２は、データ制御信号を遅延する遅延回路１２０と、入力された基準電圧Ｖ０〜Ｖ４に基づいてｍ種類の階調電圧を生成する基準電源補正回路１２１とを備えている。
【００５７】
また、データドライバ１０２は、入力端子として、クロック入力端子１２２と、表示データ入力端子１２３と、制御信号入力端子１２４と、基準電源端子１２５〜１２９とを備えている。
【００５８】
また、データドライバ１０２は、液晶表示パネル１０１への信号出力のために設けられる出力端子として、ｎ個の信号出力端子１３０−１〜１３０−ｎを備えている。これらの信号出力端子１３０−１〜１３０−ｎは、それぞれ前述の液晶表示パネル１０１のデータ信号ラインと個々に接続されている。
【００５９】
ここで、クロック入力端子１２２は、ポイント用シフトレジスタ回路１１５に与えるクロック信号ＣＬＫを入力するために設けられている。表示データ入力端子１２３は、複数ビットの階調データの各ビットに対応した複数の信号入力端子からなる。制御信号入力端子１２４は、遅延回路１２０を介してホールド回路部１１７に接続され、データロード信号ＬＯＡＤを入力されるために設けられている。このデータロード信号は、ホールド回路部１１７がラッチ回路部１１６でラッチされた表示データを保持するための制御信号として用いられる。基準電源端子１２５〜１２９は、それぞれ基準電圧補正回路１２１に与えられる基準電圧Ｖ０〜Ｖ４を入力するために設けられている。
【００６０】
信号出力端子１３０−１〜１３０−ｎは、出力バッファ部１１９を構成するｎ個の出力バッファ１１９−１〜１１９−ｎから出力された階調電圧を液晶表示パネル１０１に出力するために設けられている。
【００６１】
次に動作について説明する。
【００６２】
本実施形態１の液晶表示装置１００では、外部から映像信号が入力されると、タイミングコントローラ１１４はこの映像信号から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、走査制御信号およびクロック信号ＣＬＫを生成する。表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがデータドライバ１０２〜１０９に供給されると、データドライバ１０２〜１０９は、表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、走査制御信号が走査ドライバ１１０〜１１３に供給されると、走査ドライバ１１０〜１１３は、この走査制御信号に基づいて走査信号ラインを駆動する。これにより液晶表示パネルには映像信号に応じて画像表示が行われる。
【００６３】
このとき、データドライバ１０２では、タイミングコントローラ１１４からの表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがそれぞれの入力端子に供給されると、ポインタ用シフトレジスタ回路部１１５は、クロック入力端子１２２に入力されたクロック信号ＣＬＫを各段のシフトレジスタ１１５−１〜１１５−ｎによってシフトさせて、各段のシフトレジスタよりラッチ回路選択信号を出力する。つまりポインタ用シフトレジスタ回路部１１５は、ラッチ回路選択信号によって、ラッチ回路部１１６を構成する１段目のラッチ回路１１６−１からｎ段目のラッチ回路１１６−ｎまでを順次選択する。
【００６４】
ラッチ回路部１１６のｎ個のラッチ回路１１６−１〜１１６−ｎは、上記ラッチ回路選択信号が入力されると、表示データ入力端子１２３から入力された表示データＤＡＴＡを記憶可能なアクティブな状態となる。この状態では、ラッチ回路１１６−１〜１１６−ｎにそれぞれ異なる値のデータを記憶することが可能である。よってポインタ用シフトレジスタ回路部１１５にクロック信号のｎ個のクロックが入力された場合、全てのラッチ回路１１６−１〜１１６−ｎが各データラインに対応した表示データを記憶できる。各ラッチ回路がデータを記憶可能な状態で、表示データＤＡＴＡが、表示データ入力端子１２３から入力されると、表示データＤＡＴＡの各データラインに対応する値が、対応するラッチ回路１１６−１〜１１６−ｎにそれぞれ選択されて格納される。
【００６５】
ｎ個のホールド回路１１７−１〜１１７−ｎは、それぞれに対応するラッチ回路１１６−１〜１１６−ｎに記憶されているデータを、ロード信号（データ制御信号）ＬＯＡＤがアクティブ（例えばＨレベル）となるタイミングで一斉に取り込んで保持する。ホールド回路１１６−１〜１１６−ｎに保持されたデータは、Ｄ／Ａコンバータ１１８−１〜１１８−ｎに入力されるデジタルデータになる。
【００６６】
ここでデータ制御信号ＬＯＡＤは、タイミングコントローラ１１４から出力され、信号線を介して制御信号入力端子１２４から入力された後、遅延回路１２０を介してホールド回路部１１７に入力されるので、遅延回路１２０で所定時間だけ遅延されてホールド回路部１１７に入力される。
【００６７】
Ｄ／Ａコンバータ回路１１８−１〜１１８−ｎは、上記デジタルデータに基づいて、基準電圧補正回路１２１から入力されるｐ種類の階調電圧から１つを選択して出力する。このようなＤ／Ａコンバータ回路１１８−１〜１１８−ｎの詳細については、例えば、特開２００３−１３０９２１号公報に記載されているので、ここではその説明を省略する。
【００６８】
出力バッファ１１９−１〜１１９−ｎは、Ｄ／Ａコンバータ１１８−１〜１１８−ｎからそれぞれ出力された階調電圧をインピーダンス変換して出力する。出力バッファ１１９−１〜１１９−ｎから出力された階調電圧は、それぞれ信号出力端子１３０−１〜１３０−ｎから階調データ（駆動データ）として液晶表示パネル１０１の対応するデータ信号ラインに出力される。
【００６９】
なお、以上説明した動作はデータドライバ１０２の動作であるが、その他のデータドライバ１０３〜１０９もデータドライバ１０２と同様に動作する。
【００７０】
次に、本実施形態１の駆動回路（データドライバ）１２０における遅延回路１２０について詳しく説明する。
【００７１】
図３は、本実施形態１による駆動回路（データドライバ）１２０を構成する遅延回路を示すブロック図である。
【００７２】
この遅延回路１２０は、制御入力端子１２４に接続された２ビットカウンタ１３１と、カウンタ１３１の出力をデコードする４出力デコーダ１３２と、デコーダ１３２に接続された４個のスイッチ１３３と、スイッチ１３３に接続された遅延素子Ｄｅとを有している。
【００７３】
具体的には、この遅延回路１２０では、第１〜第４のスイッチ１３３−０〜１３３−３と、３つの遅延素子を直列接続してなる遅延部１３４ａと、２つの遅延素子を直列接続してなる遅延部１３４ｂと、１つの遅延素子からなる遅延部１３４ｃとを有し、遅延回路１２０の入力ノード（制御入力端子１２４）と、その出力ノードとの間には、入力ノード側から順に第４のスイッチ１３３−３と上記遅延部１３４ａ〜１３４ｃが直列に接続されている。
【００７４】
ここで、第３のスイッチ１３３−２は、第４のスイッチ１３３−３と上記遅延部１３４ａとの直列接続体に並列に接続され、第２のスイッチ１３３−１は、第４のスイッチ１３３−３、遅延部１３４ａ、および遅延部１３４ｂの直列接続体に並列に接続され、第１のスイッチ１３３−１は、第４のスイッチ１３３−３、遅延部１３４ａ、遅延部１３４ｂ、および遅延部１３４ｃの直列接続体に並列に接続されている。
【００７５】
このような遅延回路１２０では、カウンタ１３１は、外部から制御入力端子１２４に入力されたパルス信号としての制御信号ＬＯＡＤ（ＩＮ）（図４参照）のパルス数をカウントし、デコーダ１３２は、このカウント数に応じてその出力Ｙ０〜Ｙ３を順次アクティブ状態とする。ここで、制御信号は映像信号の水平同期信号に同期したパルス信号であり、従って、１水平同期期間が経過する毎に、オン状態となるスイッチが、上記第１〜第４のスイッチ１３３−０〜１３３−３の順次切り換わり、このスイッチの切替りは、４水平同期期間で繰り替えされる。
【００７６】
つまり、制御信号ＬＯＡＤは、カウント数に応じて、制御信号が通過する経路が、３つの遅延部１３４ａ〜１３４ｃを通過する経路と、２つの遅延部１３４ｂおよび１３４ｃを通過する経路と、１つの遅延部１３４ｃを通過する経路と、いずれの遅延部も通過しない経路のいずれかに切替られ、カウント数に応じた経路を介してホールド回路１１７に入力される。
【００７７】
この時、第１のスイッチ１３３−０を通った制御信号は遅延されずに出力ノードＬＯＡＤ（ＯＵＴ）から出力され、第２のスイッチ１３３−１を通った制御信号は、遅延素子Ｄｅを１個経由して出力され、第３のスイッチ１３３−２を通った制御信号は、遅延素子Ｄｅを３個経由して出力され、第４のスイッチ１３３−３を通った制御信号は、遅延素子Ｄｅを６個経由して出力される。
【００７８】
このため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド１１７に入力される制御信号ＬＯＡＤ（ＯＵＴ）のパルス立ち上がりタイミングは、１水平期間毎に、１水平同期期間を基準とする固定の周期により決まるタイミングに対して遅延時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、０だけ遅れたものとなる。言い換えると、制御信号における各パルスは、直前のパルス立ち上がりタイミングから時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αが経過した後に立ち上がることとなり、図４に示すように、１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αの４通りの周期を持つということができる。
【００７９】
これにより、データドライバ回路内の制御信号の周波数が拡散され、不要輻射が低減される。
【００８０】
このように本実施形態１では、液晶表示パネル１０１を表示データおよび制御信号に基づいて駆動する駆動回路１０２〜１０９において、入力された制御信号を遅延する遅延回路１２０を備えるとともに、入力された表示データを、遅延された制御信号が生成するタイミングで該液晶表示装置１０１にロードするデータロード部としてホールド回路部１１７、Ｄ／Ａコンバータ回路部１１８および出力バッファ部１１９を備え、該遅延回路１２０は、該制御信号を、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延させるので、駆動回路がデータをロードする出力タイミングを、一水平同期期間毎に周期的に変動させることが可能となる。これにより、液晶表示パネルに出力される表示データの周波数成分を拡散させて、不要輻射を低減させることができる。
【００８１】
なお、上記実施形態１では、駆動回路がデータをロードする出力タイミングを、一水平同期期間毎に周期的に変動させているが、駆動回路がデータをロードする出力タイミングは、２以上の水平同期期間毎に周期的に変動させるようにしてもよい。
（実施形態２）
図５は、本発明の実施形態２によるタイミングコントローラを含む液晶表示装置の構成を示す図である。
【００８２】
この実施形態２の液晶表示装置１００ａは、実施形態１の液晶表示装置１００におけるタイミングコントローラ１１４に代えて、実施形態１の遅延回路１２０と同一構成の遅延回路１４ｂを搭載したタイミングコントローラ１１４ａを備えたものであり、この実施形態２の液晶表示装置１００ａでは、データドライバ１０２、１０３、１０９は、従来のデータドライバ９０１と同一構成としたものである。なお、この実施形態２の液晶表示装置におけるその他の構成は、実施形態１の液晶表示装置と同一である。
【００８３】
図６は、本発明の実施形態２によるタイミングコントローラを示している。
【００８４】
この実施形態２のタイミングコントローラ１１４ａは、液晶表示装置１００ａの外部から供給される映像信号に基づいて表示データ、データ制御信号、クロック信号、および走査制御信号を生成する制御部１４ａと、この制御部１４ａから出力されたデータ制御信号ＬＯＡＤを遅延する遅延回路１４ｂとを備えている。この遅延回路１４ｂは実施形態１のデータドライバ１０２に含まれる遅延回路１２０と同一の構成を有している。
【００８５】
このような構成の実施形態２の液晶表示装置１００ａでは、タイミングコントローラ１１４ａを、データ制御信号を遅延する遅延回路１４ｂを有する構成としたので、遅延回路１１４ａから各データドライバ１０２〜１０９に供給される制御信号は、該表示データが該液晶表示パネルにロードされるロードタイミングが、一定周期（１水平同期期間）により決まる固定タイミングに対して変動するよう遅延したものとなる。これにより、駆動回路がデータを液晶表示パネルにロードする出力タイミングを、一水平同期期間毎に周期的に変動させることが可能となる。これにより、液晶表示パネルに出力される表示データの周波数成分を拡散させて、不要輻射を低減させることができる。
（実施形態３）
図７は、本発明の実施形態３による駆動回路を含む液晶表示装置の構成を示す図であり、図８は、本発明の実施形態３による駆動回路であるソースドライバを示す図である。
【００８６】
この実施形態３の液晶表示装置１００ｂは、実施形態１の液晶表示装置１００における、遅延回路１２０を有するソースドライバ１０２ａ〜１０９ａに代えて、該遅延回路１２０とは回路構成の異なる遅延回路１２０ｂを備えたソースドライバ１０２ｂ〜１０９ｂを備えたものであり、この実施形態３の液晶表示装置におけるその他の構成は、実施形態１の液晶表示装置と同一である。
【００８７】
図９は、本発明の実施形態３による駆動回路（データドライバ）を構成する遅延回路１２０ｂを示すブロック図である。
【００８８】
この遅延回路１２０ｂは、実施形態１のデータドライバ１０２を構成する遅延回路１２０におけるカウンタ１３１およびデコーダ１３２に代えてシフトレジスタ１３２ａを備えたものであり、その他の構成は、実施形態１の遅延回路１２０と同一である。
【００８９】
つまり、この実施形態３のデータドライバ１０２ｂにおける遅延回路１２０ｂは、入力された制御信号ＬＯＡＤにより生成される固定タイミングに基づいてシフト動作するシフトレジスタ１３２ａと、直列接続の複数の遅延素子Ｄｅと、前記シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチ１３３−０〜１３３−３とを備えている。ここで、遅延素子Ｄｅおよびスイッチ１３３−０〜１３３−３は、実施形態１の遅延回路１２０と同一のものである。
【００９０】
このような構成の遅延回路１２０ｂでは、シフトレジスタ１３２ａは、外部から制御入力端子１２４に入力されたパルス信号としての制御信号ＬＯＡＤ（ＩＮ）（図４参照）のパルスが立ち上がるたびに、その出力Ｙ０〜Ｙ３を順次アクティブ状態とする。ここで、制御信号は映像信号の水平同期信号に同期したパルス信号であり、従って、１水平同期期間が経過する毎に、オン状態となるスイッチが、上記第１〜第４のスイッチ１３３−０〜１３３−３の順次切り換わり、このスイッチの切替りは、４水平同期期間で繰り替えされる。
【００９１】
この時、実施形態１の遅延回路１２０と同様に、第１のスイッチ１３３−０を通った制御信号は遅延されずに出力ノードＬＯＡＤ（ＯＵＴ）から出力され、第２のスイッチ１３３−１を通った制御信号は、遅延素子Ｄｅを１個経由して出力され、第３のスイッチ１３３−２を通った制御信号は、遅延素子Ｄｅを３個経由して出力され、第４のスイッチ１３３−３を通った制御信号は、遅延素子Ｄｅを６個経由して出力される。
【００９２】
このため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド１１７に入力される制御信号ＬＯＡＤ（ＯＵＴ）のパルス立ち上がりタイミングは、１水平期間毎に、１水平同期期間を基準とする固定の周期により決まるタイミングに対して遅延時間１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、０だけ遅れたものとなる。
【００９３】
これにより、データドライバ回路内の制御信号の周波数成分が拡散され、不要輻射が低減される。
（実施形態４）
図１０は、本発明の実施形態４による駆動回路を含む表示装置の構成を示す図である。
【００９４】
この実施形態４の液晶表示装置２００は、実施形態１の液晶表示装置１００におけるデータドライバ１０２ａ〜１０９ａに代えて、これとは構成の異なるデータドライバ２０２〜２０９を備えたものである。
【００９５】
具体的には、この実施形態４のデータドライバ２０２は、実施形態１のデータドライバ１０２ａの構成に加えて、ｎ個の全データ信号ラインのうちの所定数（ここではｋ個）のデータ信号ライン毎に、シフトレジスタ、ラッチ回路、ホールド岐路、Ｄ／Ａコンバータ回路、出力バッファを、ｍ個のグループ２０ａ１〜２０ａｍにグループ化し、各グループの前段にグループに対応する遅延時間固定の遅延回路２４ａ１〜２４ａｍを備えたものである。
【００９６】
また、この遅延回路２４ａ１〜２４ａｍは、実施形態１の遅延回路１２０と同一構成の遅延量可変の遅延回路２２０からの制御信号が順次一定時間だけ遅延するよう直列に接続されており、各グループ２０ａ１〜２０ａｋのホールド回路には、各グループの前段に設けられた遅延量固定の遅延回路２４ａ１〜２４ａｋの出力が供給されるようになっている。
【００９７】
従って、この実施形態４の液晶表示装置２００におけるタイミングコントローラ２１４、走査ドライバ２１０〜２１３、および液晶表示パネル２０１は、実施形態１の液晶表示装置１００におけるタイミングコントローラ１１４、走査ドライバ１０２ａ〜１０９ａ、および液晶表示パネル１０１と同一のものである。
【００９８】
つまり、データドライバ２０２〜２０９は、液晶表示パネル２０１のデータ信号ラインに接続され、データ信号ラインを駆動する。また、データドライバ２０２〜２０９は、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。走査ドライバ２１０〜２１３は、表示パネル２０１の走査信号ラインに接続され、走査信号ラインを駆動する。また、走査ドライバ２１０〜２１３は、半導体集積回路で構成されたドライバチップがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のような実装構造でフィルム基板上に実装されることにより構成されている。タイミングコントローラ２１４は、データドライバ２０２〜２０９の内少なくとも一つ、及び走査ドライバ２１０〜２１３の内少なくとも一つに信号線を介して接続されており、データドライバ２０２〜２０９の内少なくとも一つ、及び走査ドライバ２１０〜２１３の内少なくとも一つをコントロールすることにより、液晶表示パネル２０１に映像データを表示させる。
【００９９】
また、図１１は、本発明の実施形態４による駆動回路であるデータドライバを示すブロック図であり、データドライバ２０２の構成を示している。なお、データドライバ２０３〜２０９については、データドライバ２０２と同様の構成を有するので、説明を省略する。
【０１００】
データドライバ２０２は、実施形態１のデータドライバ１０２と同様に、ポインタ用シフトレジスタ回路部２１５と、ラッチ回路部２１６と、ホールド回路部２１７と、Ｄ／Ａコンバータ部２１８と、出力バッファ部２１９とを有している。
【０１０１】
ただし、このデータドライバ２０２では、ｋ本のデータ信号ライン毎に、ポインタ用シフトレジスタ回路部２１５を構成するシフトレジスタ２１５−１〜２１５−ｎがグループ化されている。また、ラッチ回路部２１６を構成するラッチ回路２１６−１〜２１６−ｎと、ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｎと、Ｄ／Ａコンバータ部２１８を構成するＤ／Ａコンバータ２１８−１〜２１８−ｎと、出力バッファ部２１９を構成する出力バッファ２１９−１〜２１９−ｎとがグループ化されている。
【０１０２】
各グループ２０ａ１〜２０ａｍは、ポインタ用シフトレジスタ回路部２１５を構成するシフトレジスタ２１５−１〜２１５−ｋと、ラッチ回路部２１６を構成するラッチ回路２１６−１〜２１６−ｋと、ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｋと、Ｄ／Ａコンバータ部２１８を構成するＤ／Ａコンバータ２１８−１〜２１８−ｋと、出力バッファ部２１９を構成する出力バッファ２１９−１〜２１９−ｋを含んでいる。
【０１０３】
また、データドライバ２０２は、遅延回路２２０と、基準電源補正回路２２１とを備えている。また、データドライバ２０２は、入力端子として、クロック入力端子２２２と、表示データ入力端子２２３と、制御信号入力端子２２４と、基準電源端子２２５〜２２９とを備えている。また、データドライバ２０２は、液晶表示パネル２０１への信号出力のために設けられる出力端子として、ｎ個の信号出力端子２３０−１〜２３０−ｎを備えている。信号出力端子２３０−１〜２３０−ｎは、それぞれ前述の液晶表示パネル２０１のデータ信号ラインと個々に接続されている。
【０１０４】
クロック入力端子２２２は、ポイント用シフトレジスタ回路２１５に与えるクロック信号ＣＬＫを入力するために設けられている。表示データ入力端子２２３は、複数ビットの階調データの各ビットに対応した複数の信号入力端子からなる。制御信号入力端子２２４は、遅延回路２２０を介してホールド回路部２１７に接続され、制御信号を入力されるために設けられている。この制御信号は、ホールド２１７がラッチ回路部２１６でラッチされた表示データを保持するための信号として用いられる。基準電源端子２２５〜２２９は、それぞれ基準電圧補正回路２２１に与えられる基準電圧Ｖ０〜Ｖ４を入力するために設けられている。
【０１０５】
信号出力端子２３０−１〜２３０−ｎは、出力バッファ２１９を構成する２１９−１〜２１９−ｎから出力された階調電圧を液晶表示パネル２０１に出力するために設けられている。
【０１０６】
図１２は、本実施形態４による駆動回路（データドライバ）を構成する遅延回路を示すブロック図である。
【０１０７】
この実施形態４の遅延回路２２０は実施形態１における図３に示す遅延回路１２０と同一の構成を有している。
【０１０８】
この遅延回路２２０は、制御入力端子２２４に接続された２ビットカウンタ２３１と、カウンタ２３１に接続された４出力デコーダ２３２と、デコーダ２３２に接続された４個のスイッチ２３３と、スイッチ２３３に接続された遅延素子Ｄｅとで構成されている。ここで、２ビットカウンタ２３１、４出力デコーダ２３２、スイッチ２３３、遅延素子Ｄｅを含む遅延部１３４ａ〜１３４ｃは、実施形態１の遅延回路におけるものと同一である。
【０１０９】
次に動作について説明する。
【０１１０】
本実施形態４の液晶表示装置２００では、外部から映像信号が入力されると、タイミングコントローラ２１４はこの映像信号から表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、走査制御信号およびクロック信号ＣＬＫを生成する。表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがデータドライバ２０２〜２０９に供給されると、データドライバ２０２〜２０９は、表示データおよびデータ制御信号に基づいてデータ信号ラインを駆動する。また、走査制御信号が走査ドライバ２１０〜２１３に供給されると、走査ドライバ２１０〜２１３は、この走査制御信号に基づいて走査信号ラインを駆動する。これにより液晶表示パネルには映像信号に応じて画像表示が行われる。
【０１１１】
このとき、データドライバ２０２では、タイミングコントローラ２１４からの表示データＤＡＴＡ、データ制御信号ＬＯＡＤ、およびクロック信号ＣＬＫがそれぞれの入力端子に供給されると、ポインタ用シフトレジスタ回路部２１５は、クロック入力端子２２２に入力されたクロック信号ＣＬＫを各段のシフトレジスタによってシフトさせて、各段のシフトレジスタ２１５−１〜２１５−ｎよりラッチ回路選択信号を出力する。ポインタ用シフトレジスタ回路部２１５は、ラッチ回路選択信号によって、ラッチ回路部２１６を構成する１段目のラッチ２１６−１からｎ段目のラッチ回路２１６−ｎまでを順次選択する。
【０１１２】
ラッチ回路２１６−１〜２１６−ｎは、上記ラッチ回路選択信号が入力されると、表示データ入力端子２２３から入力された表示データを記憶可能なアクティブな状態とする。この状態では、ラッチ回路２１６−１〜２１６−ｎにそれぞれ異なる値のデータを記憶することが可能である。よってポインタ用シフトレジスタ回路部２１５にクロック信号のｎ個のクロックが入力された場合、全てのラッチ回路２１６−１〜２１６−ｎが各データラインに対応した表示データを記憶できる。この状態で、表示データは、表示データ入力端子２２３から入力されると、対応するラッチ回路２１６−１〜２１６−ｎにそれぞれ選択されて格納される。
【０１１３】
ホールド回路部２１７は、ｎ個のホールド回路２１７−１〜２１７−ｎによって構成され、複数（ｍ個）のグループに分かれている。グループ分けの個数は特に限定されるものではないが、具体的には４グループや８グループなどに分けることができる。
【０１１４】
またホールド回路部２１７を構成する、グループ分けされた各グループのホールド回路には、遅延量固定の遅延回路２４ａ１〜２４ａｎが、各グループに応じて、入力される制御信号が通過する遅延量固定の遅延回路２４ａ１〜２４ａｎの個数が異なるように接続されいる。これにより、制御信号を、各グループのホールド回路毎に所定の遅延時間だけ遅延させる。
【０１１５】
ホールド回路部２１７を構成するホールド回路２１７−１〜２１７−ｎは、それぞれに対応するラッチ回路２１６−１〜２１６−ｎに記憶されているデータを、複数グループ（ｍ個）毎に設定された所定の遅延時間だけ遅延された制御信号がアクティブ（例えばＨレベル）となるタイミングで複数グループ毎に取り込んで保持する。ホールド回路２１６−１〜２１６−ｎに保持されたデータは、Ｄ／Ａコンバータ２１８−１〜２１８−ｎに入力されるデジタルデータになる。
【０１１６】
ここで制御信号は、タイミングコントローラ２１４から出力され、信号線を介して制御信号入力端子２２４から入力された後、遅延回路２２０を介してホールド回路に入力されるので、遅延回路２２０で所定時間だけ遅延されてホールド回路２１７に入力される。したがって、タイミングコントローラ２１４から出力された制御信号タイミングに対して、ホールド回路２１７内のデータ取り込みタイミングは、遅延量可変の遅延回路２２０と遅延量固定の遅延回路２４ａ１〜２４ａｎで遅延される時間の合計分だけ遅延されることになる。
【０１１７】
また、Ｄ／Ａコンバータ回路２１８−１〜２１８−ｎは、上記デジタルデータに基づいて、基準電圧補正回路２２１から入力されるｐ種類の階調電電圧から１つを選択して出力する。Ｄ／Ａコンバータ回路２１８−１〜２１８−ｎの詳細については、例えば特開２００３−１３０９２１号公報に記載されているので、ここではその説明を省略する。
【０１１８】
出力バッファ２１９−１〜２１９−ｎは、Ｄ／Ａコンバータ２１８−１〜２１８−ｎからそれぞれ出力された階調電圧をインピーダンス変換する。出力バッファ２１９−１〜２１９−ｎから出力された階調電圧は、それぞれ信号出力端子２３０−１〜２３０−ｎから階調データ（駆動データ）として液晶表示パネル２０１に出力される。
【０１１９】
また、遅延回路２２０では、外部から制御入力端子２２４に入力された信号をカウンタ２３１でカウントし、制御信号はカウント数に応じて遅延素子Ｄｅで遅延され、ホールド回路２１７に入力される。この時、スイッチ２３３−０を通った信号は遅延されずにＬＯＡＤ（ＯＵＴ）から出力され、スイッチ２３３−１を通った信号は遅延素子Ｄｅを１個経由して出力され、スイッチ２３３−２を通った信号は遅延素子Ｄｅを３個経由して出力され、スイッチ２３３−３を通った信号は、遅延素子Ｄｅを６個経由して出力されるため、１水平同期期間を１Ｈ、１個の遅延素子Ｄｅでの遅延時間をαとすると、ホールド２１７に入力される信号周期は、図４に示すように、１Ｈ＋α、１Ｈ＋２α、１Ｈ＋３α、１Ｈ―６αの４通りの周期を持つこととなる。
【０１２０】
これにより、制御信号の周波数が拡散され、更にグループ毎にデータロードタイミングが異なるため、不要輻射が低減される。
【０１２１】
なお、実施形態４では、タイミングコントローラから出力された制御信号をデータドライバ内で遅延回路にて遅延させることにより制御信号のロードタイミングとして複数周期のタイミングを作り出し、駆動回路で発生する駆動信号の周波数成分を拡散させたが、実施形態２で説明したように、タイミングコントローラ内に遅延回路を設け、制御信号の遅延処理により、制御信号としてそのパルス立ち上がりタイミングが、一定周期で決まる固定タイミングに対して変化する信号を作り出し、このような遅延処理を施した制御信号をタイミングコントローラから出力させ、データドライバ内での遅延を行わない手法であっても良い。
【０１２２】
また、上記実施形態４では、データドライバにおけるラッチ回路２１６−１〜２１６−ｎ、ホールド回路２１７−１〜２１７−ｎ、Ｄ／Ａコンバータ２１８−１〜２１８−ｎ、出力バッファ２１９−１〜２１９−ｎがすべてグループ分けされている構成を示したが、データドライバは、ホールド回路２１７−１〜２１７−ｎのみグループ分けしたものでもよい。
（実施形態５）
図１３は、本発明の実施形態５による駆動回路（データドライバ）を示すブロック図である。
【０１２３】
この実施形態５の駆動回路は、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路を、制御信号のカウント数に基づいて遅延量を変化させる図１２に示す遅延回路と同一の回路構成としたものであり、その他の構成は、実施形態４のデータドライバと同一である。
【０１２４】
このような構成の実施形態５のデータドライバでは、実施形態４の効果に加えて、各グループ毎により細かく制御信号の遅延量を変化させることができる効果がある。
【０１２５】
なお、上記実施形態４および５では、１つのソースドライバ内でグループ分けした複数のグループの回路間で、表示データを液晶表示パネルにロードするタイミングを異なるタイミングとしているが、複数のソースドライバの間で表示データを液晶表示パネルにロードするタイミングを異なるタイミングとしてもよい。
【０１２６】
これにより、不要輻射を低減させた複数の駆動回路（ソースドライバ）間で、表示データのロードタイミングをずらすことにより、表示装置全体での不要輻射を更に低減できる。
【０１２７】
また、上記実施形態５では、駆動回路として、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路を、図１２に示す遅延回路と同一の回路構成としたものを示したが、実施形態４のデータドライバにおける各グループに対応する遅延量固定の遅延回路は、図９に示す遅延回路と同一の回路構成としてもよい。
また、上記実施形態１〜５で示した駆動回路を備えた液晶表示装置は、携帯電話、パーソナルコンピュータ、テレビジョンセットなどの電子情報機器のディスプレイ装置として利用されるものである。
【０１２８】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２９】
本発明は、駆動回路、液晶表示装置、および電子情報機器の分野において、駆動回路の出力タイミングを一水平同期期間毎、あるいは複数水平同期期間毎に周期的に変動させることにより、周波数を拡散させ、不要輻射を低減させることができる駆動回路、およびこのような駆動回路を搭載した液晶表示装置、並びにこのような液晶表示装置を備えた電子情報機器を提供することができる。
【符号の説明】
【０１３０】
１４ａ 制御部
１４ｂ、１２０、１２０ｂ、２２０、Ｄ 遅延回路
２０ａ１〜２０ａｍ 回路ブロック
２４ａ１〜２４ａｍ、２４ｂ１〜２４ｂｍ ブロック遅延回路
１００、１００ａ、１００ｂ、２００ 液晶表示装置
１０１、２０１、９０１ 液晶表示パネル
１０２、１０２ｂ、〜１０９、２０２〜２０９、ＬＳ１ データドライバ
１１０〜１１３、２１０〜２１３ 走査ドライバ
１１４、１１４ａ、２１４ タイミングコントローラ
１１５、２１５、９２３ シフトレジスタ部
１１５−１〜１１５−ｎ、２１５−１〜２１５−ｋ シフトレジスタ
１１６、２１６、９２４ ラッチ回路部
１１６−１〜１１６−ｎ、２１６−１〜２１６−ｋ ラッチ回路
１１７、２１７、９２５ ホールド回路部
１１７−１〜１１７−ｎ、２１７−１〜２１７−ｋ ホールド回路
１１８、２１８、９２６ Ｄ／Ａコンバータ部
１１８−１〜１１８−ｎ、２１８−１〜２１８−ｋ Ｄ／Ａコンバータ
１１９、２１９、９２７ 出力バッファ部
１１９−１〜１１９−ｎ、２１９−１〜２１９−ｋ 出力バッファ
１２１、２２１ 基準電圧補正回路
１２２、２２２、９０２ クロック入力端子
１２３、２２３、９０３ データ入力端子
１２４、２２４、９０４ 制御入力端子
１２５〜１２９、２２５〜２２９、９０５〜９０９ 基準電圧入力端子
１３０、２３０、９１１ 出力端子部
１３０−１〜１３０−ｎ 出力端子
１３１、２３１ カウンタ
１３２、２３２ デコーダ
１３３−１〜１３０−４ スイッチ
１３４ａ、１３４ｂ、 １３４ｃ 遅延部
Ｄｅ 遅延素子
【特許請求の範囲】
【請求項１】
表示装置を表示データおよび制御信号に基づいて駆動する駆動回路であって、
入力された制御信号を遅延する遅延回路と、
入力された表示データを、遅延された制御信号が生成するタイミングで該表示装置にロードするデータロード部とを備え、
該遅延回路は、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させる、駆動回路。
【請求項２】
請求項１に記載の駆動回路において、
前記入力された制御信号は、前記一定周期で前記固定タイミングを生成する信号であり、
前記遅延回路は、前記一定周期の整数倍の期間が経過する度に、前記ロードタイミングを前記固定タイミングから一定の遅延時間だけ遅らせる前記制御信号の遅延処理を、該ロードタイミングの遅延時間の制限内で繰り返す、駆動回路。
【請求項３】
請求項２に記載の駆動回路において、
前記表示データおよび前記制御信号は、前記表示装置に供給される映像信号に含まれており、
前記一定周期は該映像信号の水平同期期間に基づいたものである、
駆動回路。
【請求項４】
請求項１に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号が生成する固定タイミングをカウントするカウント回路と、
該カウント回路のカウント出力をデコードするデコーダとを備え、
該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものである、駆動回路。
【請求項５】
請求項４に記載の駆動回路において、
前記遅延回路は、
直列接続の複数の遅延素子と、
前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項６】
請求項１に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号により生成される固定タイミングに基づいてシフト動作するシフトレジスタと、
直列接続の複数の遅延素子と、
該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項７】
請求項３に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、
前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、
入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、
前記遅延回路は、該データドライバを構成するものであり、
該遅延回路は、該データドライバに入力された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものである、駆動回路。
【請求項８】
請求項３に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、
前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、
入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、
前記遅延回路は、該タイミングコントローラを構成するものであり、
該遅延回路は、該タイミングコントローラで該映像信号に基づいて生成された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものである、駆動回路。
【請求項９】
請求項１に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバを備え、
前記遅延回路は、該データドライバを構成し、該データドライバに入力された制御信号を遅延するものであり、
該データドライバは、
該液晶表示パネルのデータライン毎に設けられ、対応するデータラインを駆動する、複数のグループにグループ分けされた複数のドライバ回路と、
同一のグループのドライバ回路が、同一タイミングで前記表示データを該データラインに供給し、かつ、異なるグループのドライバ回路が、異なるタイミングで前記表示データを該データラインに供給するよう、各グループのドライバ回路に供給される制御信号を遅延する信号遅延部とを備えている、駆動回路。
【請求項１０】
請求項９に記載の駆動回路において、
前記信号遅延部は、複数段に直列に接続された複数の遅延部を備え、初段の遅延部は、前記遅延回路から出力される制御信号を遅延するものであり、２段目以降の遅延部は、前段の遅延部から出力される制御信号を遅延するものである、駆動回路。
【請求項１１】
請求項１０に記載の駆動回路において、
前記信号遅延部を構成する遅延部は、それぞれ入力される制御信号を所定量だけ遅延するものである、駆動回路。
【請求項１２】
請求項１０に記載の駆動回路において、
前記複数の遅延部は、
前記入力された制御信号が生成する固定周期のタイミングをカウントするカウント回路と、
該カウント回路のカウント出力をデコードするデコーダとを備え、
該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものである、駆動回路。
【請求項１３】
請求項１２に記載の駆動回路において、
前記複数の遅延部は、
直列接続の複数の遅延素子と、
前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項１４】
請求項１０に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号により生成される固定周期のタイミングに基づいてシフト動作するシフトレジスタと、
直列接続の複数の遅延素子と、
該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項１５】
液晶表示パネルを有し、映像信号に基づいて該液晶表示パネルに画像を表示する液晶表示装置であって、
該映像信号に基づいて該液晶表示パネルを駆動する駆動装置を備え、
該駆動装置は、請求項１〜１４のいずれかに記載の駆動回路を有する、液晶表示装置。
【請求項１６】
液晶表示装置を備えた電子情報機器であって、
該液晶表示装置は、請求項１５に記載の液晶表示装置である、電子情報機器。
【請求項１】
表示装置を表示データおよび制御信号に基づいて駆動する駆動回路であって、
入力された制御信号を遅延する遅延回路と、
入力された表示データを、遅延された制御信号が生成するタイミングで該表示装置にロードするデータロード部とを備え、
該遅延回路は、該制御信号を、該表示データが該表示装置にロードされるロードタイミングが、一定周期により決まる固定タイミングに対して変動するよう遅延させる、駆動回路。
【請求項２】
請求項１に記載の駆動回路において、
前記入力された制御信号は、前記一定周期で前記固定タイミングを生成する信号であり、
前記遅延回路は、前記一定周期の整数倍の期間が経過する度に、前記ロードタイミングを前記固定タイミングから一定の遅延時間だけ遅らせる前記制御信号の遅延処理を、該ロードタイミングの遅延時間の制限内で繰り返す、駆動回路。
【請求項３】
請求項２に記載の駆動回路において、
前記表示データおよび前記制御信号は、前記表示装置に供給される映像信号に含まれており、
前記一定周期は該映像信号の水平同期期間に基づいたものである、
駆動回路。
【請求項４】
請求項１に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号が生成する固定タイミングをカウントするカウント回路と、
該カウント回路のカウント出力をデコードするデコーダとを備え、
該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものである、駆動回路。
【請求項５】
請求項４に記載の駆動回路において、
前記遅延回路は、
直列接続の複数の遅延素子と、
前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項６】
請求項１に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号により生成される固定タイミングに基づいてシフト動作するシフトレジスタと、
直列接続の複数の遅延素子と、
該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項７】
請求項３に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、
前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、
入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、
前記遅延回路は、該データドライバを構成するものであり、
該遅延回路は、該データドライバに入力された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものである、駆動回路。
【請求項８】
請求項３に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバと、
前記液晶表示パネルの複数の走査ラインを駆動する走査ドライバと、
入力された映像信号に基づいて、該データドライバに供給する前記表示データを生成するとともに、前記制御信号として、該データドライバに供給するデータ制御信号、および前記走査ドライバに供給する走査制御信号を生成するタイミングコントローラとを備え、
前記遅延回路は、該タイミングコントローラを構成するものであり、
該遅延回路は、該タイミングコントローラで該映像信号に基づいて生成された前記制御信号を、該データドライバから該液晶表示パネルのデータラインに前記表示データが出力されるタイミングが、水平同期信号に対して決まる固定タイミングに対して１水平走査ライン毎に変化するよう遅延させるものである、駆動回路。
【請求項９】
請求項１に記載の駆動回路において、
前記表示装置としての液晶表示パネルの複数のデータラインを駆動するデータドライバを備え、
前記遅延回路は、該データドライバを構成し、該データドライバに入力された制御信号を遅延するものであり、
該データドライバは、
該液晶表示パネルのデータライン毎に設けられ、対応するデータラインを駆動する、複数のグループにグループ分けされた複数のドライバ回路と、
同一のグループのドライバ回路が、同一タイミングで前記表示データを該データラインに供給し、かつ、異なるグループのドライバ回路が、異なるタイミングで前記表示データを該データラインに供給するよう、各グループのドライバ回路に供給される制御信号を遅延する信号遅延部とを備えている、駆動回路。
【請求項１０】
請求項９に記載の駆動回路において、
前記信号遅延部は、複数段に直列に接続された複数の遅延部を備え、初段の遅延部は、前記遅延回路から出力される制御信号を遅延するものであり、２段目以降の遅延部は、前段の遅延部から出力される制御信号を遅延するものである、駆動回路。
【請求項１１】
請求項１０に記載の駆動回路において、
前記信号遅延部を構成する遅延部は、それぞれ入力される制御信号を所定量だけ遅延するものである、駆動回路。
【請求項１２】
請求項１０に記載の駆動回路において、
前記複数の遅延部は、
前記入力された制御信号が生成する固定周期のタイミングをカウントするカウント回路と、
該カウント回路のカウント出力をデコードするデコーダとを備え、
該デコーダの出力に基づいて、前記制御信号の遅延量を決定するものである、駆動回路。
【請求項１３】
請求項１２に記載の駆動回路において、
前記複数の遅延部は、
直列接続の複数の遅延素子と、
前記デコーダの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項１４】
請求項１０に記載の駆動回路において、
前記遅延回路は、
前記入力された制御信号により生成される固定周期のタイミングに基づいてシフト動作するシフトレジスタと、
直列接続の複数の遅延素子と、
該シフトレジスタの出力に基づいて、前記制御信号が、該複数の遅延素子のうちの、直列接続の所定数の遅延素子で遅延されるよう該制御信号の信号経路を切り替える複数のスイッチとを備えている、駆動回路。
【請求項１５】
液晶表示パネルを有し、映像信号に基づいて該液晶表示パネルに画像を表示する液晶表示装置であって、
該映像信号に基づいて該液晶表示パネルを駆動する駆動装置を備え、
該駆動装置は、請求項１〜１４のいずれかに記載の駆動回路を有する、液晶表示装置。
【請求項１６】
液晶表示装置を備えた電子情報機器であって、
該液晶表示装置は、請求項１５に記載の液晶表示装置である、電子情報機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−８２８６（Ｐ２０１２−８２８６Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４３１８７（Ｐ２０１０−１４３１８７）
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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