駆動回路、表示装置、および表示装置の駆動方法
【課題】液晶乱れの生じにくい駆動回路およびそれを備えた表示装置、ならびに、液晶乱れの生じにくい表示装置の駆動方法を提供する。
【解決手段】液晶セルを含むメモリ内蔵の画素を駆動する駆動回路は、複数のサブフィールドで１フレーム期間を分割する。この駆動回路は、さらに、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する。
【解決手段】液晶セルを含むメモリ内蔵の画素を駆動する駆動回路は、複数のサブフィールドで１フレーム期間を分割する。この駆動回路は、さらに、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。
【背景技術】
【０００２】
ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図８に示したような階調表示法が用いられる。具体的には、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【０００３】
図９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４３６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、図８に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図１０（Ａ），（Ｂ）に示したように、垂直方向にグラデーションとなっている映像（以下、単に「グラデーション映像」と称する。）が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図１０（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。
【０００６】
本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、液晶乱れの生じにくい駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、液晶乱れの生じにくい表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
本技術による駆動回路は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する回路である。駆動回路は、分割部と、補正部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するようになっている。補正部は、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正するようになっている。オンオフ期間制御部は、各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。
【０００８】
本技術による表示装置は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記の補正部と同一の構成要素の補正部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。
【０００９】
本技術による表示装置の駆動方法は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法である。この駆動方法は、以下の３つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割ステップ
（Ｂ）互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正ステップ
（Ｃ）各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ
【００１０】
本技術による駆動回路、表示装置、および表示装置の駆動方法では、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【発明の効果】
【００１１】
本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなるようにしたので、高い映像品質を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本技術による一実施の形態に係る表示装置の概略図である。
【図２】サブフィールドで規定された信号データの一例を表す模式図である。
【図３】互いに隣接する画素間の位相差の一例を表す模式図である。
【図４】図１の変換回路の概略図である。
【図５】階調補正の手順の一例を表す流れ図である。
【図６】図５の補正の手順の一例をビットで表したものである。
【図７】上記実施の形態における追加補正について説明するための模式図である。
【図８】階調データの一例を表す模式図である。
【図９】１フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。
【図１０】グラデーション映像に生じる筋の一例を表す模式図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
【００１４】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。
【００１５】
（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。
【００１６】
画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、液晶セルが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。
【００１７】
画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。本実施の形態の階調表示法では、図２に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。
【００１８】
上記の階調表示法では、例えば、グラデーション映像が表示されている場合に、互いに隣接する２つの画素１１に対応する階調データのビット配列が互いに異なっている部分が必ず存在する。例えば、図３に示したように、画素Ａの階調が１５となっており、画素Ａに隣接する画素Ｂの階調が１６となっている場合には、全てのビットにおいて位相（白黒）が互いに異なっている。このように、互いに隣接する画素において位相が互いに異なっている場合には、液晶乱れが生じてしまうことがある。そこで、階調の高い方の階調データが、階調がより高くなるように補正される。例えば、図３に示した例では、画素Ｂの方が画素Ａよりも階調が高いので、画素Ａに対応する階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【００１９】
（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。
【００２０】
コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。
【００２１】
変換回路３０は、例えば、図４に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。
【００２２】
垂直駆動回路５０は、水平駆動回路６０から入力される制御信号６０Ａ（後述）と、制御信号４０Ｃから特定されるアドレスデータとに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図８（Ａ）〜（Ｄ）に示したように、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４，ＳＦ５の並び順および期間に対応して、各走査線ＷＳＬに選択パルスを順次出力するようになっている。
【００２３】
水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。
【００２４】
水平駆動回路６０は、信号データ３０Ａ（階調データ）のビット配列を、所望のビット配列に補正するようになっている。図５は、信号データ３０Ａのビット配列を、所望のビット配列に補正する手順の一例を表した流れ図である。図６は、信号データ３０Ａが垂直方向にグラデーションが生じている階調データとなっているときの上記の補正の一例を表したものである。
【００２５】
まず、水平駆動回路６０は、信号データ３０Ａにおいて互いに隣り合う２つの画素に対応する階調データにおいて、互いに共通するサブフィールドごとに、位相差の有無を検出する（Ｓ１０１）。ここで、位相差とは、ビットの相違、または白黒の相違を指している。その結果、水平駆動回路６０は、位相差が無いと検出した場合には、上記の追加補正を行わず、終了する。一方、水平駆動回路６０は、例えば、図６（Ａ）に示したように、位相差があると検出した場合には、階調の高い方の階調データに対する補正値を作成する（Ｓ１０２）。水平駆動回路６０は、例えば、図６（Ｂ）に示したように、補正値として、階調レベルが１の階調データを作成する。なお、補正値は、常に、階調レベルが１の階調データとは限らない。その後、水平駆動回路６０は、階調の高い方の階調データの階調を補正する（Ｓ１０３）。水平駆動回路６０は、例えば、図６（Ｃ）に示したように、階調の高い方の階調データに対して、階調レベルが１の階調データを加算する。これにより、階調の高い方の階調データが、階調がより高くなるように補正される。その結果、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【００２６】
また、水平駆動回路６０は、補正後の信号データ３０Ａのサブフィールドの並び順および期間に対応した制御信号６０Ａを垂直駆動回路５０に出力するようになっている。
【００２７】
[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。
【００２８】
従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図８に示したような階調表示法が用いられる。具体的には、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【００２９】
図９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。
【００３０】
ところで、図８に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図１０（Ａ），（Ｂ）に示したように、グラデーション映像が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図１０（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。
【００３１】
一方、本実施の形態では、互いに隣接する２つの画素１１に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。その結果、高い映像品質を得ることができる。
【００３２】
＜２．変形例＞
[変形例１]
ところで、上記実施の形態において、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更するようにしてもよい。例えば、図７（Ａ）〜（Ｃ）に示したように、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、
＋１００００００００（階調レベルを＋１上げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
−０１０００００００（階調レベルを−３下げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
を、順番にかつ繰り返し加算するようにしてもよい。このようにした場合には、図７（Ｃ）に示したように、液晶乱れによって生じる筋Ｌ１が映像表示面内で経時的に所定の振幅で振動するので、観察者によって筋Ｌ１が視認されにくくなる。これにより、高い映像品質を得ることができる。
【００３３】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００３４】
例えば、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【符号の説明】
【００３５】
１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。
【技術分野】
【０００１】
本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。
【背景技術】
【０００２】
ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図８に示したような階調表示法が用いられる。具体的には、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【０００３】
図９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４３６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、図８に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図１０（Ａ），（Ｂ）に示したように、垂直方向にグラデーションとなっている映像（以下、単に「グラデーション映像」と称する。）が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図１０（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。
【０００６】
本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、液晶乱れの生じにくい駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、液晶乱れの生じにくい表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
本技術による駆動回路は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する回路である。駆動回路は、分割部と、補正部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するようになっている。補正部は、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正するようになっている。オンオフ期間制御部は、各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。
【０００８】
本技術による表示装置は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記の補正部と同一の構成要素の補正部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。
【０００９】
本技術による表示装置の駆動方法は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法である。この駆動方法は、以下の３つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割ステップ
（Ｂ）互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正ステップ
（Ｃ）各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ
【００１０】
本技術による駆動回路、表示装置、および表示装置の駆動方法では、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【発明の効果】
【００１１】
本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなるようにしたので、高い映像品質を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本技術による一実施の形態に係る表示装置の概略図である。
【図２】サブフィールドで規定された信号データの一例を表す模式図である。
【図３】互いに隣接する画素間の位相差の一例を表す模式図である。
【図４】図１の変換回路の概略図である。
【図５】階調補正の手順の一例を表す流れ図である。
【図６】図５の補正の手順の一例をビットで表したものである。
【図７】上記実施の形態における追加補正について説明するための模式図である。
【図８】階調データの一例を表す模式図である。
【図９】１フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。
【図１０】グラデーション映像に生じる筋の一例を表す模式図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
【００１４】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。
【００１５】
（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。
【００１６】
画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、液晶セルが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。
【００１７】
画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。本実施の形態の階調表示法では、図２に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。
【００１８】
上記の階調表示法では、例えば、グラデーション映像が表示されている場合に、互いに隣接する２つの画素１１に対応する階調データのビット配列が互いに異なっている部分が必ず存在する。例えば、図３に示したように、画素Ａの階調が１５となっており、画素Ａに隣接する画素Ｂの階調が１６となっている場合には、全てのビットにおいて位相（白黒）が互いに異なっている。このように、互いに隣接する画素において位相が互いに異なっている場合には、液晶乱れが生じてしまうことがある。そこで、階調の高い方の階調データが、階調がより高くなるように補正される。例えば、図３に示した例では、画素Ｂの方が画素Ａよりも階調が高いので、画素Ａに対応する階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【００１９】
（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。
【００２０】
コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。
【００２１】
変換回路３０は、例えば、図４に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。
【００２２】
垂直駆動回路５０は、水平駆動回路６０から入力される制御信号６０Ａ（後述）と、制御信号４０Ｃから特定されるアドレスデータとに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図８（Ａ）〜（Ｄ）に示したように、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４，ＳＦ５の並び順および期間に対応して、各走査線ＷＳＬに選択パルスを順次出力するようになっている。
【００２３】
水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。
【００２４】
水平駆動回路６０は、信号データ３０Ａ（階調データ）のビット配列を、所望のビット配列に補正するようになっている。図５は、信号データ３０Ａのビット配列を、所望のビット配列に補正する手順の一例を表した流れ図である。図６は、信号データ３０Ａが垂直方向にグラデーションが生じている階調データとなっているときの上記の補正の一例を表したものである。
【００２５】
まず、水平駆動回路６０は、信号データ３０Ａにおいて互いに隣り合う２つの画素に対応する階調データにおいて、互いに共通するサブフィールドごとに、位相差の有無を検出する（Ｓ１０１）。ここで、位相差とは、ビットの相違、または白黒の相違を指している。その結果、水平駆動回路６０は、位相差が無いと検出した場合には、上記の追加補正を行わず、終了する。一方、水平駆動回路６０は、例えば、図６（Ａ）に示したように、位相差があると検出した場合には、階調の高い方の階調データに対する補正値を作成する（Ｓ１０２）。水平駆動回路６０は、例えば、図６（Ｂ）に示したように、補正値として、階調レベルが１の階調データを作成する。なお、補正値は、常に、階調レベルが１の階調データとは限らない。その後、水平駆動回路６０は、階調の高い方の階調データの階調を補正する（Ｓ１０３）。水平駆動回路６０は、例えば、図６（Ｃ）に示したように、階調の高い方の階調データに対して、階調レベルが１の階調データを加算する。これにより、階調の高い方の階調データが、階調がより高くなるように補正される。その結果、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。
【００２６】
また、水平駆動回路６０は、補正後の信号データ３０Ａのサブフィールドの並び順および期間に対応した制御信号６０Ａを垂直駆動回路５０に出力するようになっている。
【００２７】
[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。
【００２８】
従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図８に示したような階調表示法が用いられる。具体的には、図８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【００２９】
図９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。
【００３０】
ところで、図８に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図１０（Ａ），（Ｂ）に示したように、グラデーション映像が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図１０（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。
【００３１】
一方、本実施の形態では、互いに隣接する２つの画素１１に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなる。その結果、高い映像品質を得ることができる。
【００３２】
＜２．変形例＞
[変形例１]
ところで、上記実施の形態において、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更するようにしてもよい。例えば、図７（Ａ）〜（Ｃ）に示したように、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、
＋１００００００００（階調レベルを＋１上げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
−０１０００００００（階調レベルを−３下げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
を、順番にかつ繰り返し加算するようにしてもよい。このようにした場合には、図７（Ｃ）に示したように、液晶乱れによって生じる筋Ｌ１が映像表示面内で経時的に所定の振幅で振動するので、観察者によって筋Ｌ１が視認されにくくなる。これにより、高い映像品質を得ることができる。
【００３３】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００３４】
例えば、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【符号の説明】
【００３５】
１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。
【特許請求の範囲】
【請求項１】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正部と、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を含む
駆動回路。
【請求項２】
前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する
請求項１に記載の駆動回路。
【請求項３】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正部と、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有する
表示装置。
【請求項４】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割ステップと、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正ステップと、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含む
表示装置の駆動方法。
【請求項１】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正部と、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を含む
駆動回路。
【請求項２】
前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する
請求項１に記載の駆動回路。
【請求項３】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正部と、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有する
表示装置。
【請求項４】
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割する分割ステップと、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調の高い方の階調データを、階調がより高くなるように補正する補正ステップと、
各サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含む
表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−５０６７９（Ｐ２０１３−５０６７９Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８９９２６（Ｐ２０１１−１８９９２６）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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