駆動方法、制御装置、表示装置および電子機器
【課題】２Ｔ１Ｃ型画素において、他の画素の状態に応じて高速な書き替えを行うこと。
【解決手段】この駆動方法は、複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、複数の画素が、光学状態を第２光学状態から第１光学状態に変更する第１種画素および光学状態を変更しない第３種画素のみから構成されるという第１条件、光学状態を第１光学状態から第２光学状態に変更する第２種画素および第３種画素のみから構成されるという第２条件、並びに第１種画素および第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップを有する。
【解決手段】この駆動方法は、複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、複数の画素が、光学状態を第２光学状態から第１光学状態に変更する第１種画素および光学状態を変更しない第３種画素のみから構成されるという第１条件、光学状態を第１光学状態から第２光学状態に変更する第２種画素および第３種画素のみから構成されるという第２条件、並びに第１種画素および第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶性電気光学装置を駆動する技術に関する。
【背景技術】
【０００２】
電圧印加等によりエネルギーを与え続けなくても表示を維持できる、いわゆる記憶性を有する電気光学装置が知られている。特許文献１は、１つの画素が１つのトランジスターと１つの容量素子を有する構成（以下、この構成の画素を「１Ｔ１Ｃ型画素」という）を開示している。特許文献２は、１つの画素が２つのトランジスターと１つの容量素子を有する構成（以下、この構成の画素を「２Ｔ１Ｃ型画素」という）を開示している。１Ｔ１Ｃ型画素は、共通の走査線に接続された画素群について、その走査線が選択されているときに、黒から白、および白から黒への書き替えを同時に行うことが可能である。一方、２Ｔ１Ｃ型画素は、共通の走査線に接続された画素群について、その走査線が選択されているときに、黒から白、および白から黒への書き替えのいずれか一方しか行うことができない。
【０００３】
特許文献３は、電子ペーパーの画像を更新する技術を開示している。この電子ペーパーは、表示したい画像用の画像メモリーと、現在の表示状態を示す状態メモリーとを有する。特許文献３は、画像メモリーと状態メモリーとを用いて、他の画素の現在状態にかかわらず、画素の状態を更新する技術を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５７７５号公報
【特許文献２】特開２００８−１７６３３０号公報
【特許文献３】特表２０１０−５２０４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に、２Ｔ１Ｃ型画素は、１Ｔ１Ｃ型画素より書き込みの回数が多くなり、高速の書き替えが難しいと考えられている。特許文献３の技術によっても、他の画素の状態に応じて画素の書き替えを制御することはできなかった。
本発明は、２Ｔ１Ｃ型画素において、他の画素の状態に応じて高速な書き替えを行う技術を提供する。
【課題を解決するための手段】
【０００６】
本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置の制御方法であって、前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップと、一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するステップと、前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するステップと、前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すステップとを有する電気光学装置の駆動方法を提供する。
この駆動方法によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【０００７】
好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、前記複数の画素が前記第４条件を満たすと判断された場合、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第１走査線を選択する場合と比較して、消費電力を低減することができる。
【０００８】
別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、前記複数の画素が前記第５条件を満たすと判断された場合、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第２走査線を選択する場合と比較して、消費電力を低減することができる。
【０００９】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、前記複数の画素が前記第６条件を満たすと判断された場合、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第３走査線を選択する場合と比較して、消費電力を低減することができる。
【００１０】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、第４種画素については、より確実に光学状態の変更を停止させることができる。
【００１１】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加してもよい。
この駆動方法によれば、第４種画素に加え、第３種画素についても、より確実に光学状態の変更を停止させることができる。
【００１２】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加してもよい。
この駆動方法によれば、すべての画素について、より確実に光学状態の変更を停止させることができる。
【００１３】
さらに別の好ましい態様において、前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、前記複数の画素が前記第８条件を満たすと判断された場合、（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、または（５）前記一ないし全ての走査線の選択を停止するステップのいずれかを有してもよい。
この駆動方法によれば、この構成を有しない場合と比較して消費電力を低減することができる。
【００１４】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測するステップを有し、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているかが判断されてもよい。
この駆動方法によれば、画素の状態によって駆動方法が変更されても、この構成を有しない場合と比較してより正確に画素の光学状態を変更することができる。
【００１５】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素の各々について、電圧印加の目標時間を示すデータを第１記憶領域に書き込むステップと、前記複数の画素の各々について、前記計測された累積時間を示すデータを第２記憶領域に書き込むステップと、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断するステップと、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込むステップとを有し、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断されてもよい。
この駆動方法によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００１６】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込むステップと、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込むステップとを有し、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断されてもよい。
この駆動方法によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００１７】
さらに別の好ましい態様において、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込まれてもよい。
この駆動方法によれば、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機しない構成と比較して、表示むらを抑制することができる。
【００１８】
さらに別の好ましい態様において、前記複数の走査線は、複数のブロックに区分され、前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、前記複数の電源電圧線に印加される電圧は、前記ブロック毎に切り替えられてもよい。
この駆動方法によれば、単一の電源電圧線が用いられる場合と比較して、駆動をより最適化することができる。
【００１９】
さらに別の好ましい態様において、前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、前記電源線駆動回路を制御することにより、前記複数の電源電圧線に印加される電圧が前記ブロック毎に切り替えられてもよい。
この駆動方法によれば、電源線駆動回路を有しない場合と比較して、より容易に駆動することができる。
【００２０】
さらに別の好ましい態様において、前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、前記第１電源電圧線は、前記第１方向に並んだ２つの画素群に交互に接続され、前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ２つの画素群に交互に接続され、前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加されてもよい。
この駆動方法によれば、電源電圧線が２つの画素群に交互に接続されない構成と比較して、画像のちらつきを抑制することができる。
【００２１】
さらに別の好ましい態様において、前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、前記複数の画素のうち、前記第１方向において隣接する２つの画素は、それぞれ異なる２つの走査線に接続され、前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、前記第１電源電圧線は、前記第１方向に並んだ画素群に接続され、前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ画素群に接続され、前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加されてもよい。
この駆動方法によれば、走査線が２つの画素群に交互に接続されない構成と比較して、画像のちらつきを抑制することができる。
【００２２】
また、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置に信号を出力する出力手段と、前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断する判断手段と、前記判断手段による判断結果に応じて、前記電気光学装置を制御する信号を出力するように前記出力手段を制御する制御手段とを有し、一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するための信号を出力するように前記出力手段を制御し、前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するための信号を出力するように前記出力手段を制御し、前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すための信号を出力するように前記出力手段を制御することを特徴とする制御装置を提供する。
この制御装置によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【００２３】
好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、前記複数の画素が前記第４条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第１走査線を選択する場合と比較して、消費電力を低減することができる。
【００２４】
別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、前記複数の画素が前記第５条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第２走査線を選択する場合と比較して、消費電力を低減することができる。
【００２５】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、前記複数の画素が前記第６条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第３走査線を選択する場合と比較して、消費電力を低減することができる。
【００２６】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、第４種画素については、より確実に光学状態の変更を停止させることができる。
【００２７】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、第４種画素に加え、第３種画素についても、より確実に光学状態の変更を停止させることができる。
【００２８】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての画素について、より確実に光学状態の変更を停止させることができる。
【００２９】
さらに別の好ましい態様において、前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、前記複数の画素が前記第８条件を満たすと判断された場合、前記制御手段は、（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、または（５）前記一ないし全ての走査線の選択を停止するための信号
のいずれかを出力するように前記出力手段を制御してもよい。
この制御装置によれば、この構成を有しない場合と比較して消費電力を低減することができる。
【００３０】
さらに別の好ましい態様において、前記制御手段は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測し、前記判断手段は、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断してもよい。
この制御装置によれば、画素の状態によって駆動方法が変更されても、この構成を有しない場合と比較してより正確に画素の光学状態を変更することができる。
【００３１】
さらに別の好ましい態様において、この制御装置は、前記複数の画素の各々について、電圧印加の目標時間を示すデータを記憶する第１記憶領域と、前記複数の画素の各々について、前記計測された累積時間を示すデータを記憶する第２記憶領域とを有し、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断し、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込み、前記判断手段は、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしている判断してもよい。
この制御装置によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００３２】
さらに別の好ましい態様において、この制御装置は、前記複数の画素の各々について、電圧印加するか否かを示すフラグを記憶する第３記憶領域と、前記複数の画素の各々について、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを記憶する第４記憶領域とを有し、前記制御手段は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込み、前記制御手段は、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込み、前記判断手段は、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断してもよい。
この制御装置によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００３３】
さらに別の好ましい態様において、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込んでもよい。
この制御装置によれば、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機しない構成と比較して、表示むらを抑制することができる。
【００３４】
さらに別の好ましい態様において、前記複数の走査線は、複数のブロックに区分され、前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、前記制御手段は、前記複数の電源電圧線に印加される電圧を前記ブロック毎に切り替えるための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、単一の電源電圧線が用いられる場合と比較して、駆動をより最適化することができる。
【００３５】
さらに別の好ましい態様において、前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、前記制御手段は、前記電源線駆動回路を制御するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、電源線駆動回路を有しない場合と比較して、より容易に駆動することができる。
【００３６】
さらに、本発明は、上記いずれかの制御装置と、前記制御装置から出力される前記信号により駆動される前記電気光学装置とを有する表示装置を提供する。
この表示装置によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【００３７】
さらに、本発明は、上記の表示装置を有する電子機器を提供する。
この電子機器によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【図面の簡単な説明】
【００３８】
【図１】一実施形態に係る電子機器１０００の外観を示す図。
【図２】電子機器１０００のハードウェア構成を示すブロック図。
【図３】表示部１の断面構造を示す模式図。
【図４】表示部１の回路構成を示す図。
【図５】画素１３の等価回路を示す図。
【図６】１Ｔ１Ｃ型画素の等価回路を示す図。
【図７】画素１３に印加される電圧の波形を示す図。
【図８】コントローラー２の機能構成を示すブロック図。
【図９】データＶＲと目標時間Ｒ１の対比処理を示すフローチャート。
【図１０】画素１３の書き替え処理を示すフローチャート。
【図１１】第１駆動パターンが適用される場合の動作例を説明する図。
【図１２】図１１の例における駆動信号を例示する図。
【図１３】第２駆動パターンが適用される場合の動作例を説明する図。
【図１４】図１３の例における駆動信号を例示する図。
【図１５】第３駆動パターンが適用される場合の動作例を説明する図。
【図１６】図１５の例における駆動信号を例示する図。
【図１７】電圧印加の途中でデータが書き替えられた動作例を説明する図。
【図１８】変形例８に係る駆動波形を例示する図。
【図１９】変形例１０に係る表示部１の回路構成を示す図。
【図２０】変形例１１に係る表示部１の回路構成を示す図。
【図２１】変形例１２に係る表示部１の回路構成を示す図。
【図２２】変形例１３に係る表示部１の回路構成を示す図。
【図２３】変形例１４に係る電源線駆動回路１７の回路構成を示す図。
【図２４】変形例１５に係る電源線駆動回路１７の回路構成を示す図。
【図２５】変形例１６に係るメモリー回路を示す図。
【図２６】変形例１７に係るメモリー回路を示す図。
【発明を実施するための形態】
【００３９】
１．構成
図１は、一実施形態に係る電子機器１０００の外観を示す図である。電子機器１０００は、画像を表示する表示装置である。この例で、電子機器１０００は、電子書籍（文書の一例）を閲覧するための装置、いわゆる電子ブックリーダーである。電子書籍は複数ページの画像を含むデータである。電子機器１０００は、電子書籍をある単位（例えば１ページずつ）で表示部１に表示する。電子書籍に含まれる複数ページのうち、表示の対象となる一のページを、「選択ページ」という。選択ページは、ユーザーによるボタン９Ａ〜９Ｆの操作に応じて変更される。すなわち、ユーザーは、ボタン９Ａ〜９Ｆの操作により、電子書籍のページをめくること（ページ送りまたはページ戻し）ができる。
【００４０】
図２は、電子機器１０００のハードウェア構成を示すブロック図である。電子機器１０００は、表示部１と、コントローラー２（制御装置の一例）と、ＣＰＵ（Central Processing Unit）３と、ＶＲＡＭ（Video Random Access Memory）４と、ＲＡＭ（Random Access Memory）５と、ＲＯＭ（Read Only Memory）６と、記憶部８と、操作部９と、バスＢＵＳとを有する。表示部１は、画像を表示する表示素子を含むディスプレイパネルを有する。この例で、表示素子は、電圧の印加等によりエネルギーを与えなくても表示を保持するメモリー性の表示素子として、電気泳動粒子を用いた表示素子を有する。この表示素子により、表示部１は、モノクロ複数階調（この例では白黒２階調）の像を表示する。コントローラー２は、表示部１を制御する。ＣＰＵ３は、電子機器１０００の各部を制御する処理装置（プロセッサー）である。ＣＰＵ３は、ＲＡＭ５をワークエリアとして、ＲＯＭ６または記憶部８に記憶されたプログラムを実行する。ＶＲＡＭ４は、表示部１に表示させる画像を示す画像データを記憶するメモリーである。ＲＡＭ５は、データを記憶するメモリーである。記憶部８は、電子書籍のデータ（書籍データ）を記憶する不揮発性のメモリーである。記憶部８は、複数の電子書籍のデータを記憶することができる。操作部９は、ユーザーの指示を入力するための入力装置であり、例えば、タッチスクリーン、キーパッド、またはボタンを含む。図１に示したボタン９Ａ〜９Ｆは、操作部９の具体例の一つである。バスＢＵＳは、構成要素間でデータまたは信号を伝送する伝送路である。
【００４１】
図３は、表示部１の断面構造を示す模式図である。表示部１は、第１基板１００と、電気泳動層１１０と、第２基板１２０とを有する。第１基板１００および第２基板１２０は、電気泳動層１１０を挟持するための基板である。
【００４２】
第１基板１００は、基板１０１と、接着層１０２と、回路層１０３とを有する。基板１０１は、絶縁性及び可撓性を有する材料、例えばポリカーボネートで形成されている。基板１０１は、軽量性、可撓性、弾性及び絶縁性を有するものであれば、ポリカーボネート以外の樹脂材料により形成されてもよい。別の例で、基板１０１は、可撓性を有しないガラスにより形成されていてもよい。接着層１０２は、基板１０１と回路層１０３とを接着する層である。回路層１０３は、電気泳動層１１０を駆動するための回路を有する層である。回路層１０３は、画素電極１０４を有する。
【００４３】
電気泳動層１１０は、マイクロカプセル１１１と、バインダー１１２とを有する。マイクロカプセル１１１は、バインダー１１２によって固定されている。バインダー１１２としては、マイクロカプセル１１１との親和性が良好で電極との密着性が優れ、かつ絶縁性を有する材料が用いられる。マイクロカプセル１１１は、内部に分散媒および電気泳動粒子が格納されたカプセルである。マイクロカプセル１１１は、柔軟性を有する材料、例えばアラビアゴム・ゼラチン系の化合物またはウレタン系の化合物等が用いられる。なお、マイクロカプセル１１１と画素電極１０４との間には、接着剤により形成された接着層が設けられてもよい。
【００４４】
分散媒は、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、またはカルボン酸塩である。別の例で、分散媒は、その他の油類であってもよい。また、分散媒は、これらの物質が混合されたものでもよい。さらに別の例で、分散媒には、界面活性剤などが配合されてもよい。
【００４５】
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子（高分子またはコロイド）である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル１１１内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料を含む粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料を含む粒子であり、本実施形態では負に帯電されている。
【００４６】
第２基板１２０は、フィルム１２１と、共通電極１２２とを有する。フィルム１２１は、電気泳動層１１０の封止および保護をするものである。フィルム１２１は、透明で絶縁性を有する材料、例えばポリエチレンテレフタレートにより形成される。共通電極１２２は、透明で導電性を有する材料、例えば酸化インジウムスズ（Indium Tin Oxide、ＩＴＯ）により形成される。
【００４７】
図４は、表示部１の回路構成を示す図である。表示部１は、ｍ本の走査線１１と、ｎ本のデータ線（サンプリング信号線）１２と、ｍ×ｎ個の画素１３と、走査線駆動回路１５と、データ線駆動回路１６と、電源線駆動回路１７と、電源線１８とを有する。表示領域１４は、ｍ×ｎ個の画素１３を含む。以下、第ｉ行第ｊ列の画素を特に、画素１３（ｉ，ｊ）という。画素１３内の要素についても同様である。走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７は、コントローラー２により制御される。走査線１１は、行方向（ｘ方向）に沿って配置されており、走査信号を伝達する。走査信号は、ｍ本の走査線１１の中から一の走査線１１を順次排他的に選択する信号である。データ線１２（信号線の一例）は、列方向（ｙ方向）に沿って配置されており、データ信号を伝達する。データ信号は、各画素の階調に応じた信号である。電源線１８は、画素電極１０４に印加される電圧を供給するための配線である。走査線１１、データ線１２、および電源線１８は、互いに絶縁されている。画素１３は、走査線１１およびデータ線１２の交差に対応して設けられており、データ信号に応じた階調を示す。なお、複数の走査線１１のうち第ｉ行の走査線１１を特に、第ｉ行の走査線１１という。データ線１２についても同様である。この例では、電源線１８は、すべての画素１３に共通である。
【００４８】
図５は、画素１３（ｉ，ｊ）の等価回路（画素回路）を示す図である。この例で、画素１３は、２つのトランジスターと１つの容量素子からなる、いわゆる２Ｔ１Ｃ構成を有する。画素１３は、トランジスター１３１と、トランジスター１３２と、容量素子１３３と、画素電極１０４とを有する。トランジスター１３１およびトランジスター１３２はスイッチング素子の一例であり、この例ではｎチャネル型のＴＦＴ（Thin Film Transistor）である。トランジスター１３１のゲートおよびソースは、第ｉ行の走査線１１および第ｊ列のデータ線１２に接続されている。トランジスター１３１のドレインは、トランジスター１３２のゲートに接続されている。また、トランジスター１３１のドレインは、容量素子１３３の一端に接続されている。容量素子１３３の他端は接地されている。トランジスター１３２のソースおよびドレインは、電源線１８および画素電極１０４に接続されている。電気泳動層１１０は、画素電極１０４および共通電極１２２に挟まれている。共通電極１２２は接地されている。トランジスター１３１および容量素子１３３は、メモリー回路１３６を構成している。メモリー回路１３６は、走査線１１に接続された第１入力端子（トランジスター１３１のゲート）、データ線１２に接続された第２入力端子（トランジスター１３１のソース）、および第１出力端子（トランジスター１３１のドレイン）を有する。メモリー回路１３６は、対応する走査線１１が選択されているときにデータ線１２に印加された電圧を、容量素子１３３により保持する。２Ｔ１Ｃ型画素の動作を説明する前に、１つのトランジスターと１つの容量素子からなる、いわゆる１Ｔ１Ｃ型画素の動作を説明する。
【００４９】
図６は、１Ｔ１Ｃ型画素の等価回路を示す図である。この例で、画素１３は、トランジスター１３４と、容量素子１３５と、画素電極１０４とを有する。トランジスター１３４のゲート、ソース、およびドレインは、第ｉ行の走査線１１、第ｊ列のデータ線１２、および画素電極１０４に接続されている。また、トランジスター１３４のドレイン（すなわち、画素電極１０４）には、容量素子１３５の一端が接続されている。容量素子１３５の他端は接地されている。電気泳動層１１０は、画素電極１０４および共通電極１２２に挟まれている。共通電極１２２は接地されている。
【００５０】
１Ｔ１Ｃ型画素は、以下のように駆動される。走査線駆動回路１５は、複数の走査線１１の中から一の走査線１１を順次排他的に選択する走査信号を、走査線１１に供給する。データ線駆動回路１６は、選択されている走査線１１に対応する画素の階調値に対応するデータ電圧Ｖｄを、データ線１２に印加する。走査信号は、選択する走査線１１に対してはＨ（High）レベルの電圧ＶＨを、選択されていない走査線１１に対してはＬ（Low）レベルの電圧ＶＬを印加するための信号である。電圧ＶＨは、トランジスター１３１をオン状態にするしきい値電圧よりも高い電圧である。電圧ＶＬは、トランジスター１３１をオン状態にするしきい値電圧よりも低い電圧である。以下、第ｉ行の走査線１１に電圧ＶＨを印加することを「第ｉ行の走査線１１を選択する」という。また、第ｉ行の走査線１１に電圧ＶＬを印加することを「第ｉ行の走査線１１を選択しない」という。さらに、第ｉ行の走査線１１に電圧ＶＨを印加した後で電圧ＶＬを印加することを、「第ｉ行の走査線１１の選択を終了する」という。また、電圧ＶＨを示す信号を「選択信号」といい、電圧ＶＬを示す信号を「非選択信号」という。選択信号がゲートに入力されると、トランジスター１３４はオン状態になる。複数の走査線１１が継続的に走査されている場合において、ある走査線１１が選択されてから、次にその走査線１１が再び選択されるまでの期間を「フレーム」という。
【００５１】
トランジスター１３４がオン状態になると、データ線１２に印加されているデータ電圧Ｖｄが、画素電極１０４に印加される。さらに、容量素子１３５は、データ線１２に印加されている電圧により充電される。選択信号は一定時間経過後に非選択信号に変化し、トランジスター１３４はオフ状態になる。トランジスター１３４がオフ状態になると、データ線１２と画素電極１０４とは絶縁されるが、容量素子１３５に蓄積されているエネルギー（電荷）により、荷電粒子が移動し、電気泳動層１１０の光学状態が変化する。光学状態の変化に伴い容量素子１３５はエネルギーを放出する。すなわち、容量素子１３５に蓄積されたエネルギーは徐々に減少する。
【００５２】
ここで、画素１３の「光学状態」とは、画素１３の明度（明るさ）、彩度、または色相をいう。以下、電気泳動素子において荷電粒子の移動により変化する反射率を、画素１３の光学状態の例として説明する。表示部１は、反射率の変化により、黒または白の２階調表示をする。
【００５３】
電気泳動層１１０には、データ電圧Ｖｄが印加される。例えばＶｄ＝Ｖｂ（＞０）の場合、電気泳動層１１０には、共通電極１２２を基準として正極性の電圧が印加される。あるいは、Ｖｄ＝Ｖｗ（＜０）場合、電気泳動層１１０には、共通電極１２２を基準として負極性の電圧が印加される。すなわち、あるフレームにおいて、正極性の電圧が印加される画素と負極性の電圧が印加される画素とを混在させることが可能である。
【００５４】
図７（Ａ）は、１Ｔ１Ｃ型の画素１３に印加される電圧の波形を示す模式図である。単一の画素１３には、１フレームの期間ｔｆの１／ｍ程度の時間、選択信号が入力される。このときのデータ電圧ＶｄがＶｄ＝Ｖｂの場合、トランジスター１３４がオン状態になったときに電圧Ｖｂが印加され、トランジスター１３４がオフ状態になった後、容量素子１３５の放電に伴って電圧が徐々に低下、すなわち減衰する。電圧低下の時定数は、容量素子１３５の容量値に依存している。すなわち、電気泳動層１１０により大きなエネルギーを供給するためには、容量素子１３５のサイズを大きくする必要がある。多くの場合、電気泳動層１１０の光学状態を所望の状態に変化させるのに十分なエネルギーを、単一フレームのデータ電圧の印加で容量素子１３５に蓄積することは難しい。したがって、連続した複数フレームのデータ電圧の印加により容量素子１３５へ繰り返し充電を行わなければならないという問題がある。また、このときデータ電圧は、各画素１３の階調値に応じて変化する。したがって、選択される走査線１１が切り替わるたびにデータ線１２に印加される電圧が変化する可能性がある。データ線１２は寄生容量を有しているので、電圧が変化すると電力を消費してしまうという問題もある。
【００５５】
再び図５を参照して、２Ｔ１Ｃ型画素の動作を説明する。２Ｔ１Ｃ型画素の駆動においては、階調を白（第２光学状態の一例）から黒（第１光学状態の一例）に変化させるフレーム（以下、「黒フレーム」という）と、階調を黒から白に変化させるフレーム（以下、「白フレーム」という）とは区別されている。走査線駆動回路１５は、複数の走査線１１の中から一の走査線１１を順次排他的に選択する走査信号を、走査線１１に供給する。データ線駆動回路１６は、選択されている走査線１１に対応する画素１３の階調値に対応するサンプリング信号Ｓを、データ線１２に印加する。サンプリング信号Ｓは、黒フレームにおいては、階調を白から黒に変化させる画素１３（第１種画素の一例。以下「黒書き込み画素」という）に対しては電圧ＶＨとなり、階調を黒から白に変化させる画素１３（第２種画素の一例。以下「白書き込み画素」）および階調を変化させない画素１３（第３種画素の一例）に対しては電圧ＶＬとなる信号である。白フレームにおいては、サンプリング信号Ｓは、白書き込み画素に対しては電圧ＶＨとなり、黒書き込み画素および階調を変化させない画素１３に対しては電圧ＶＬとなる信号である。例えば、黒フレームの、黒書き込み画素においては、トランジスター１３１がオン状態になり、電圧ＶＨがトランジスター１３２のゲートに入力される。このとき、容量素子１３３には、電圧ＶＨに応じた電荷が蓄積される。選択信号は一定時間経過後に非選択信号に変化し、トランジスター１３１はオフ状態になる。トランジスター１３１がオフ状態になると、データ線１２とトランジスター１３２のゲートとは絶縁されるが、容量素子１３３に蓄積されている電荷により、電圧ＶＨがトランジスター１３２のゲートに印加され続ける。電圧ＶＨの信号が入力されると、トランジスター１３２はオン状態になる。すなわち、白書き込み画素のトランジスター１３２は、黒フレームの間、オン状態であり続ける。このとき、電源線１８に電圧Ｖｂを印加すると、画素電極１０４に電圧Ｖｂが印加される。
【００５６】
図７（Ｂ）は、２Ｔ１Ｃ型の画素１３に印加される電圧の波形を示す模式図である。単一の画素１３には、１フレームの期間ｔｆの１／ｍ程度の時間、選択信号が印加される。電圧ＶＨは、容量素子１３３により保持されるので、走査信号が非選択信号になった後も、トランジスター１３２はオン状態であり続ける。このとき電源線１８の電圧ＶｅｐがＶｅｐ＝Ｖｂである場合、黒フレームの間は、電圧Ｖｂが画素１３に印加され続ける。図７（Ｂ）は黒フレームと白フレームとを１フレームずつ交互に繰り返す例を示している。白フレームにおいて、黒書き込み画素のトランジスター１３１がオン状態になったとき、トランジスター１３２のゲートには電圧ＶＬが入力され、トランジスター１３２はオフ状態となる。白フレームにおいては、電源線１８の電圧ＶｅｐがＶｅｐ＝Ｖｗとなっても、黒書き込み画素の光学状態は変化しない。１Ｔ１Ｃ型画素と異なり、２Ｔ１Ｃ型画素においては、画素１３に印加される電圧は減衰しない。電源線１８から供給される電気エネルギーで電気泳動層１１０の光学状態が変化するので、所望の状態になるのに十分な時間が経過したところでトランジスター１３２をオフ状態に切り替えればよい。原理的には、黒フレームおよび白フレームを１回ずつ、計２回の書き替えで画素１３を所望の光学状態にすることができる。したがって、１Ｔ１Ｃ型画素と比較して、データ線１２における電圧の切り替わり回数を減らすことができる。すなわち、消費電力を低減することができる。
【００５７】
また、２Ｔ１Ｃ型画素においては電源線１８から電気エネルギーが供給され続けるので、１Ｔ１Ｃ型画素と比較すると、電気泳動層１１０の光学応答が速くなる。容量素子１３３は、トランジスター１３２をオン状態にする程度の電圧を保持できれば十分であり、１Ｔ１Ｃ型画素の容量素子１３５よりもサイズを小さくすることができる。トランジスター１３２のゲートの寄生容量を容量素子１３３として用いることができる場合もある。
【００５８】
２Ｔ１Ｃ型画素は上記の特長を有しているにもかかわらず、単一フレームにおいて黒書き込み画素と白書き込み画素とを混在させることができないことから、一般には、１Ｔ１Ｃ型画素の方が高速な書き替えが可能であると考えられている。これに対して本願の発明者らの研究によれば、電気泳動層１１０の反射率の変化は、概ね印加電圧の時間積分に依存することがわかった。この考えに立つと、図７（Ａ）および（Ｂ）の波形を比較してわかるように、２Ｔ１Ｃ型画素の方が書き替え速度が遅いと一概に言うことはできない。
【００５９】
いま、説明を簡単にするため、１Ｔ１Ｃ型画素における印加電圧の２フレーム分の時間積分と、２Ｔ１Ｃ型画素における印加電圧の１フレーム分の時間積分とが同じであり、かつ、２Ｔ１Ｃ型画素における７フレーム（７回）の電圧印加により、画素の階調が白から黒、または黒から白に変更される場合を例として説明する。この例によれば、１Ｔ１Ｃ型画素における２フレームの電圧印加による光学応答と、２Ｔ１Ｃ型画素における１フレームの電圧印加による光学応答とが同じである。例えば、白から黒に書き替える画素と黒から白に書き替える画素とが混在している場合、画素の書き替えに要する時間は、１Ｔ１Ｃ型画素と２Ｔ１Ｃ型画素とで同じ、１４フレームである。
【００６０】
本実施形態においては、以上の背景の下、２Ｔ１Ｃ型画素において、複数の駆動パターンの中から画素の状態に応じて選択された一の駆動パターンを用いて、表示部１が駆動される。具体的には、以下の（ａ）〜（ｃ）のパターンが用いられる。
（ａ）ｍ×ｎ個の画素１３が、黒書き込み画素および階調を変更しない画素のみから構成される場合、黒フレームが７回続けられる。
（ｂ）ｍ×ｎ個の画素１３が、白書き込み画素および階調を変更しない画素のみから構成される場合、白フレームが７回続けられる。
（ｃ）ｍ×ｎ個の画素１３が、黒書き込み画素および白書き込み画素の両方を含む場合、黒フレームと白フレームが交互に、合計１４回繰り返される。
この駆動方法によれば、パターン（ｃ）の場合は１Ｔ１Ｃ型画素と同じ書き替え速度であるが、パターン（ａ）および（ｂ）の場合は１Ｔ１Ｃ型画素の２倍の書き替え速度である。したがって、全体としてみれば、この駆動方法によれば、１Ｔ１Ｃ型画素よりも高速で書き替えをすることができる。
【００６１】
図８は、コントローラー２の機能構成を示すブロック図である。コントローラー２は、出力部２１と、判断部２３と、制御部２２と、レジスターＲ１と、レジスターＲ２と、レジスターＰＢと、レジスターＤと、レジスターＣ１１と、レジスターＣ０１とを有する。出力部２１は、表示部１に、走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７を制御する信号を出力する。制御部２２は、ＶＲＡＭ４に記憶されているデータに基づいて、レジスターＲ１、レジスターＲ２、レジスターＰＢ、レジスターＤ、レジスターＣ１１、またはレジスターＣ０１の値を書き替える。判断部２３は、レジスターＲ１、レジスターＲ２、レジスターＰＢ、レジスターＤ、レジスターＣ１１、またはレジスターＣ０１に記憶されているデータを用いて、ＶＲＡＭ４に記憶されている画像が、複数の駆動条件のうちどの駆動条件を満たすか判断する。また、制御部２２は、判断部２３の判断結果に応じたパターンの信号を出力するように出力部２１を制御する。レジスターＲ１は、ＶＲＡＭ４に記憶されている画像に相当する階調にするための電圧の印加時間の目標値（目標時間Ｒ１）を記憶する記憶領域である。レジスターＲ２は、電圧の印加時間の累積値（累積時間Ｒ２）を記憶する記憶領域である。この例では、１フレームあたりの電圧印加の時間は一定である。したがって、電圧が印加されたフレームの数が目標時間Ｒ１および累積時間Ｒ２として用いられる。レジスターＰＢは、フラグＢおよびフラグＰを記憶する記憶領域である。レジスターＲ１、レジスターＲ２、およびレジスターＰＢは、ｍ×ｎ個の画素１３に対応するｍ×ｎ個の記憶領域を有する。すなわち、レジスターＲ１、レジスターＲ２、およびレジスターＰＢは、それぞれ、すべての画素１３と一対一に対応している。フラグＢ（Busy）は、電圧印加の有無を示すフラグである。この例で、Ｂ＝０のときはその画素に電圧印加しないことが、Ｂ＝１のときはその画素に電圧が印加されることが示される。フラグＢは、Ｒ１≠Ｒ２のときはＢ＝１に、Ｒ１＝Ｒ２のときはＢ＝０に設定される。フラグＰ（polarity）は、画素に印加される電圧の極性を示すフラグである。この例で、Ｐ＝０のときは負電圧が、Ｐ＝１のときは正電圧が印加されることが示される。フラグＰは、Ｒ１＞Ｒ２のときはＰ＝１に、Ｒ１＜Ｒ２のときはＰ＝０に設定される。Ｒ１＝Ｒ２のとき、フラグＰは定義されない。レジスターＣ１１は、ＰＢ＝１１である画素１３の数を示すカウンターＣ１１を記憶する。レジスターＣ０１は、ＰＢ＝０１である画素１３の数を示すカウンターＣ０１を記憶する。
【００６２】
複数の駆動条件は、レジスターＰＢとの関係で定義される以下の３つの条件を含む。
（１）第１駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１であるすべての画素について、Ｐ＝１である（前述のパターン（ａ）に相当）。
（２）第２駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１であるすべての画素について、Ｐ＝０である（パターン（ｂ）に相当）。
（３）第３駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１である画素は、Ｐ＝０の画素とＰ＝１の画素の両方を含む（パターン（ｃ）に相当）。
【００６３】
レジスターＤは、フラグＤを記憶する記憶領域である。フラグＤは、適用される駆動パターンを示す２ビットのフラグである。フラグＤは、すべての画素に共通して１つ設けられる。この例で、第１駆動条件が満たされたときは第１駆動パターンが、第２駆動条件が満たされたときは第２駆動パターンが、第３駆動条件が満たされたときは第３駆動パターンが、それぞれ適用される。第１駆動パターンが適用されるときはＤ＝０１であり、第２駆動パターンが適用されるときはＤ＝００であり、第３駆動パターンが適用されるときはＤ＝１Ｘである。黒フレームにおいてはＸ＝１、白フレームにおいてはＸ＝０である。すなわち、フラグＤの下位ビットは印加電圧の極性を示す。
【００６４】
まとめると、コントローラー２は、画素１３の各々について、電圧印加の目標時間Ｒ１を示すデータを記憶するレジスターＲ１（第１記憶領域の一例）と、画素１３の各々について、累積時間Ｒ２を示すデータを記憶するレジスターＲ２（第２記憶領域の一例）と、画素１３の各々について、電圧印加するか否かを示すフラグＢ、並びに電圧Ｖｂ（第１電圧の一例）および電圧Ｖｗ（第２電圧の一例）のどちらを印加するかを示すフラグＰを記憶するレジスターＰＢ（第３記憶領域および第４記憶領域の一例）を有する。制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応しているか、画素１３の各々について判断する。制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応していないと判断された画素１３について、ＶＲＡＭ４に記憶されているデータと対応するデータを目標時間Ｒ１としてレジスターＲ１に書き込む。制御部２２は、ｍ行ｎ列の画素１３のうち、トランジスター１３２がオン状態になっている画素について、トランジスター１３２がオン状態である累積時間Ｒ２を計測する。制御部２２は、画素１３の各々について、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとの比較結果を用いて、フラグＢをレジスターＰＢに書き込む。制御部２２は、画素１３の各々について、その比較結果を用いて、電圧Ｖｂおよび電圧Ｖｗのどちらを印加するかを示すフラグＰをレジスターＰＢに書き込む。判断部２３は、レジスターＰＢに記憶されているフラグＢおよびＰを用いて、ｍ行ｎ列の画素１３が複数の駆動条件のうちどの駆動条件を満たしているか判断する。
【００６５】
２．動作
図９は、コントローラー２におけるデータＶＲと目標時間Ｒ１の対比処理を示すフローチャートである。ＣＰＵ３は、ＯＳ（Operating System）またはアプリケーションプログラムに従って、コントローラー２の動作とは独立したタイミングで、ＶＲＡＭ４のデータを書き替える。ＣＰＵ３がＶＲＡＭ４に記憶されているデータを書き替えると、ＣＰＵ３は、ＶＲＡＭ４の書き替えを行った旨を示す書き替え通知をコントローラー２に出力する。図９のフローは、例えば、コントローラー２がこの書き替え通知を受け取ったことを契機として開始される。図９のフローが開始される以前、例えば電子機器１０００の電源投入時に、制御部２２は、レジスターＲ１、レジスターＲ２、レジスターＰＢ、およびレジスターＤに記憶されている値を例えばゼロに初期化する。また、制御部２２は、変数ｉおよびｊをｉ＝ｊ＝１に初期化する。変数ｉおよびｊは、画素１３の行および列を指定する変数である。
【００６６】
ステップＳ１１０において、制御部２２は、データＶＲ（ｉ，ｊ）と目標時間Ｒ１（ｉ，ｊ）とが対応しているか判断する。データＶＲ（ｉ，ｊ）は、ＶＲＡＭ４に記憶されているデータのうち、第ｉ行第ｊ列の画素１３の階調値を示す。この例で、データＶＲ（ｉ，ｊ）は２値のデータである。ＶＲ（ｉ，ｊ）＝０は白を、ＶＲ（ｉ，ｊ）＝１は黒を表す。目標時間Ｒ１（ｉ，ｊ）は、レジスターＲ１に記憶されているデータのうち、画素１３（ｉ，ｊ）の目標時間を示す。この例で、目標時間Ｒ１（ｉ，ｊ）は２値のデータである。階調が黒の画素１３についてはＲ１（ｉ，ｊ）＝７であり、階調が白の画素１３についてはＲ１（ｉ，ｊ）＝０である。すなわち、ＶＲ（ｉ，ｊ）＝０の場合、Ｒ１（ｉ，ｊ）＝０であるときは両者は対応しており、Ｒ１（ｉ，ｊ）＝７であるときは両者は対応していない。同様に、ＶＲ（ｉ，ｊ）＝１の場合、Ｒ１（ｉ，ｊ）＝７であるときは両者は対応しており、Ｒ１（ｉ，ｊ）＝０であるときは両者は対応していない。両者が対応していると判断された場合（ステップＳ１１０：ＹＥＳ）、制御部２２は、処理をステップＳ１３０に移行する。両者が対応していないと判断された場合（ステップＳ１１０：ＮＯ）、制御部２２は、処理をステップＳ１２０に移行する。
【００６７】
ステップＳ１２０において、制御部２２は、レジスターＲ１にアクセスし、目標時間Ｒ１（ｉ，ｊ）の値をデータＶＲ（ｉ，ｊ）に対応した値に書き替える。例えば、ＶＲ（ｉ，ｊ）＝０の場合、Ｒ１（ｉ，ｊ）＝０に書き替えられ、ＶＲ（ｉ，ｊ）＝１の場合、Ｒ１（ｉ，ｊ）＝７に書き替えられる。
【００６８】
ステップＳ１４０において、制御部２２は、ｊ＝ｊ＋１として変数ｊの値を更新する。ステップＳ１５０において、制御部２２は、ｊ＞ｎであるか、すなわち、第ｉ行のすべての画素１３について処理が完了したか判断する。第ｉ行のすべての画素１３について処理がまだ完了していないと判断された場合（ステップＳ１５０：ＮＯ）、制御部２２は、処理をステップＳ１１０に移行する。第ｉ行のすべての画素１３について処理が完了したと判断された場合（ステップＳ１５０：ＹＥＳ）、制御部２２は、処理をステップＳ１６０に移行する。ステップＳ１６０において、制御部２２は、ｉ＝ｉ＋１として変数ｉの値を更新する。さらに、制御部２２は、変数ｊの値をｊ＝１に設定する。ステップＳ１７０において、制御部２２は、ｉ＞ｍであるか、すなわち、ｍ行ｎ列の画素１３のすべてについて処理が完了したか判断する。すべての画素１３について処理がまだ完了していないと判断された場合（ステップＳ１７０：ＮＯ）、制御部２２は、処理をステップＳ１１０に移行する。すべての画素１３について処理が完了したと判断された場合（ステップＳ１７０：ＹＥＳ）、制御部２２は、図９のフローを終了する。
【００６９】
図１０は、コントローラー２による、画素１３の書き替え処理を示すフローチャートである。図１０のフローは、例えば、ＣＰＵ３から、画面の書き替え指示が入力されたことを契機として開始される。ステップＳ２０１において、制御部２２は、変数ｓおよびｔをｓ＝ｔ＝１に初期化する。変数ｓおよびｔは、画素１３の行および列を指定する変数である。さらに、制御部２２は、カウンターＣ１１およびカウンターＣ０１の値をゼロに初期化する。
【００７０】
ステップＳ２０２において、制御部２２は、目標時間Ｒ１（ｓ，ｔ）と累積時間Ｒ２（ｓ，ｔ）とを比較する。Ｒ１（ｓ，ｔ）＞Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ａ）、制御部２２は、処理をステップＳ２０３に移行する。Ｒ１（ｓ，ｔ）＝Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ｂ）、制御部２２は、処理をステップＳ２０４に移行する。Ｒ１（ｓ，ｔ）＜Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ｃ）、制御部２２は、処理をステップＳ２０５に移行する。
【００７１】
ステップＳ２０３において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝１１をレジスターＰＢに書き込む。ステップＳ２０６において、制御部２２は、Ｃ１１＝Ｃ１１＋１としてカウンターＣ１１の値に１を加算する。
【００７２】
ステップＳ２０４において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝＊１をレジスターＰＢに書き込む。記号「＊」は、そのビットの値が書き替えられないこと、すなわち定義されていないことを示す。
【００７３】
ステップＳ２０５において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝０１をレジスターＰＢに書き込む。ステップＳ２０７において、制御部２２は、Ｃ０１＝Ｃ０１＋１としてカウンターＣ０１の値に１を加算する。
【００７４】
ステップＳ２０８において、制御部２２は、ｔ＝ｔ＋１として変数ｔの値を更新する。ステップＳ２０９において、制御部２２は、ｔ＞ｎであるか、すなわち、第ｓ行のすべての画素１３について処理が完了したか判断する。第ｓ行のすべての画素１３についてまだ処理が完了していないと判断された場合（ステップＳ２０９：ＮＯ）、制御部２２は、処理をステップＳ２０１に移行する。第ｓ行のすべての画素１３について処理が完了したと判断された場合（ステップＳ２０９：ＹＥＳ）、制御部２２は、処理をステップＳ２１０に移行する。
【００７５】
ステップＳ２１０において、制御部２２は、ｓ＝ｓ＋１として変数ｓの値を更新する。さらに、制御部２２は、ｔ＝１として変数ｔの値を設定する。ステップＳ２１１において、制御部２２は、ｓ＞ｍであるか、すなわち、ｍ×ｎ個の画素１３のすべてについて処理が完了したか判断する。すべての画素１３についてまだ処理が完了していないと判断された場合（ステップＳ２１１：ＮＯ）、制御部２２は、処理をステップＳ２０１に移行する。すべての画素１３について処理が完了したと判断された場合（ステップＳ２１１：ＹＥＳ）、制御部２２は、処理をステップＳ２１２に移行する。
【００７６】
ステップＳ２１２において、制御部２２は、複数の駆動条件のうち、どの駆動条件が満たされているか判断する。この例で、制御部２２は、カウンターＣ１１およびＣ０１の値を用いて判断を行う。カウンターＣ１１およびＣ０１が、Ｃ１１＞０かつＣ０１＝０である場合、すなわち、ｍ×ｎ個の画素１３が、黒書き込み画素および階調値を変更しない画素１３のみから構成される場合（ステップＳ２１２：Ａ）、制御部２２は、処理をステップＳ２１３に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＝０かつＣ０１＞０である場合、すなわち、ｍ×ｎ個の画素１３が、白書き込み画素および階調値を変更しない画素１３のみから構成される場合（ステップＳ２１２：Ｂ）、制御部２２は、処理をステップＳ２１４に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＞０かつＣ０１＞０である場合、すなわち、ｍ×ｎ個の画素１３が、黒書き込み画素および白書き込み画素の両方を含む場合（ステップＳ２１２：Ｃ）、制御部２２は、処理をステップＳ２１５に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＝０かつＣ０１＝０である場合、すなわち、ｍ×ｎ個の画素１３が、階調値を変更しない画素１３のみで構成される場合（ステップＳ２１２：Ｄ）、制御部２２は、図１０のフローを終了する。
【００７７】
ステップＳ２１３において、制御部２２は、レジスターＤの値を、Ｄ＝０１に書き替える。すなわち、制御部２２は、第１駆動パターンを適用することを決定する。
ステップＳ２１４において、制御部２２は、レジスターＤの値を、Ｄ＝００に書き替える。すなわち、制御部２２は、第２駆動パターンを適用することを決定する。
ステップＳ２１５において、制御部２２は、レジスターＤの値を、Ｄ＝１Ｘに書き替える。すなわち、制御部２２は、第３駆パターンを適用することを決定する。この例で、奇数フレームにおいてＸ＝１であり、偶数フレームにおいてＸ＝０である。
【００７８】
ステップＳ２１６において、制御部２２は、レジスターＤに記憶されているフラグＤの値に応じて、表示部１を制御する信号を出力部２１を介して出力する。
【００７９】
Ｄ＝０１の場合、出力部２１は、電圧Ｖｂ（＞０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、黒書き込み画素のトランジスター１３２をオン状態にさせ、階調を変更しない画素１３のトランジスター１３２をオフ状態にさせる信号を、データ線駆動回路１６に出力する。制御部２２は、黒書き込み画素に対応する累積時間Ｒ２の値に１を加算して、レジスターＲ２を書き替える。
【００８０】
Ｄ＝００の場合、出力部２１は、電圧Ｖｗ（＜０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、白書き込み画素のトランジスター１３２をオン状態にさせ、階調を変更しない画素１３のトランジスター１３２をオフ状態にさせる信号を、データ線駆動回路１６に出力する。制御部２２は、白書き込み画素に対応する累積時間Ｒ２の値から１を減算して、レジスターＲ２を書き替える。
【００８１】
Ｄ＝１１の場合（第１期間の一例）、出力部２１は、電圧Ｖｂ（＞０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、黒書き込み画素のトランジスター１３２をオン状態にさせ、白書き込み画素および階調を変更しない画素１３のトランジスター１３２をオフ状態にさせるための信号を、データ線駆動回路１６に出力する。制御部２２は、黒書き込み画素に対応する累積時間Ｒ２の値に１を加算して、レジスターＲ２を書き替える。
【００８２】
Ｄ＝１０の場合（第２期間の一例）、出力部２１は、電圧Ｖｗ（＜０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、白書き込み画素のトランジスター１３２をオン状態にさせ、黒書き込み画素および階調を変更しない画素１３のトランジスター１３２をオフ状態にさせるための信号を、データ線駆動回路１６に出力する。制御部２２は、白書き込み画素に対応する累積時間Ｒ２の値から１を減算して、レジスターＲ２を書き替える。
【００８３】
ステップＳ２１６の処理を終えると、制御部２２は、処理をステップＳ２０１に移行する。
【００８４】
図１１は、第１駆動パターンが適用される場合の動作例を説明する図である。図１１では、期間０から期間１０までの期間において、レジスターＲ１、レジスターＲ２、レジスターＰＢ、およびレジスターＤの値が示されている。また、図１１には、画素１３の光学状態Ｐが併せて示されている。この例で、光学状態Ｐは０から７までの８段階で表される。Ｐ＝０およびＰ＝７はそれぞれ白および黒に相当する。Ｐ＝１〜６は白と黒の中間状態に相当する。ここでは図面を簡単にするため、単一の画素１３についてのみ、レジスターＲ１、レジスターＲ２、レジスターＰＢ、および光学状態Ｐの値を示している。
【００８５】
期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、すべての画素１３の階調が白であり、ＶＲＡＭ４に記憶されているデータも、すべての画素の階調が白であることを示している例を用いる。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【００８６】
期間１の上段は、期間０の状態においてステップＳ２０２〜Ｓ２１５の処理が実行された場合のフラグＰＢの状態を示している。Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が白から黒に書き替えられた例（ＶＲ＝０からＶＲ＝１に書き替えられた例）が示されている。図示されていない画素１３のデータは、書き替えられていない。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝７に書き替えられる。以下の説明において、期間ｔの上段は、期間（ｔ−１）の状態においてステップＳ２０２〜Ｓ２１５の処理が実行された場合のフラグＰＢおよびフラグＤの状態を示す。期間ｔの下段は、上段に引き続き、ステップＳ２１６の処理が実行された状態を示す。
【００８７】
期間２の上段において、Ｒ１＞Ｒ２であるので（ステップＳ２０２：Ａ）、ＰＢ＝１１がレジスターＰＢに書き込まれる。すべての画素１３について処理を終えた段階で、Ｃ１１＝１かつＣ０１＝０である。したがって、第１駆動パターンが適用される（ステップＳ２１２：Ａ）。Ｄ＝０１がレジスターＤに書き込まれる（ステップＳ２１３）。
【００８８】
期間２の下段において、第１駆動条件に従って表示部１が駆動される。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。なお、電源線１８の電圧は、共通電極１２２の電位（この例では接地電位）を基準としている。次に、コントローラー２は、ｍ本の走査線１１から１本の走査線１１を順次選択する走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、Ｂ＝１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、Ｂ＝０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、Ｂ＝１である画素１３に対応する累積時間Ｒ２の値に１を加算する。加算されると、Ｒ２＝１である。Ｂ＝１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、Ｂ＝１である画素１３のトランジスター１３２はオン状態であり続ける。一方、Ｂ＝０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｂ（＞０）を印加させるための信号を、電源線駆動回路１７に出力する。Ｂ＝１である画素１３の電気泳動層１１０には、電圧Ｖｂが所定期間印加される。所定期間電圧Ｖｂが印加されると、Ｐ＝１となる。
【００８９】
期間３から７において、期間２と同様の処理が繰り返される。Ｂ＝１である画素１３について、累積時間Ｒ２が１ずつ加算され、光学状態Ｐも１段階ずつ増加する。
【００９０】
図１２は、図１１の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｂに変化される。電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｂが印加され続ける。すなわち、電気泳動層１１０に印加される電圧の波形は、電圧Ｖｂの値および期間ｔｅｐを調整することにより、制御可能である。
【００９１】
再び図１１を参照する。期間８の下段において、Ｒ２＝７となる。これは、７フレーム分の期間（７回）、所定の電圧が印加されたことを示している。Ｒ１＝Ｒ２になったので（ステップＳ２０２：Ｂ）、期間９の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる（ステップＳ２０４）。期間９の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【００９２】
図１３は、第２駆動パターンが適用される場合の動作例を説明する図である。図示されている項目は、図１１と同様である。期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、すべての画素１３の階調が黒であり、ＶＲＡＭ４に記憶されているデータも、すべての画素の階調が黒であることを示している例を用いる。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【００９３】
期間１の上段において、Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が黒から白に書き替えられた例（ＶＲ＝１からＶＲ＝０に書き替えられた例）が示されている。図示されていない画素１３のデータは、書き替えられていない。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝０に書き替えられる。
【００９４】
期間２の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる。すべての画素１３について処理を終えた段階で、Ｃ１１＝０かつＣ０１＝１である。したがって、第２駆動パターンが適用される（ステップＳ２１２：Ｂ）。Ｄ＝０１がレジスターＤに書き込まれる（ステップＳ２１４）。
【００９５】
期間２の下段において、第２駆動パターンに従って表示部１が駆動される。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、Ｂ＝１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、Ｂ＝０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、Ｂ＝１である画素１３に対応する累積時間Ｒ２の値から１を減算する。減算されると、Ｒ２＝６である。Ｂ＝１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、Ｂ＝１である画素１３のトランジスター１３２はオン状態であり続ける。一方、Ｂ＝０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｗ（＜０）を印加させるための信号を、電源線駆動回路１７に出力する。Ｂ＝１である画素１３の電気泳動層１１０には、電圧Ｖｗが所定期間印加される。所定期間電圧が印加されると、Ｐ＝６となる。
【００９６】
期間３から７において、期間２と同様の処理が繰り返される。Ｂ＝１である画素１３について、累積時間Ｒ２から１ずつ減算され、光学状態Ｐも１段階ずつ減少する。
【００９７】
図１４は、図１３の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｗに変化される。電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｗが印加され続ける。すなわち、電気泳動層１１０に印加される電圧の波形は、電圧Ｖｗの値および期間ｔｅｐを調整することにより、制御可能である。
【００９８】
再び図１３を参照する。期間８の下段において、Ｒ２＝０となる。これは、期間０から、７フレーム分の期間（７回）、電圧Ｖｗが印加されたことを示している。Ｒ１＝Ｒ２になったので、期間９の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる。期間９の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【００９９】
図１５は、第３駆動パターンが適用される場合の動作例を説明する図である。図示されている項目は、図１１および図１３と同様である。期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、階調が黒である画素１３と階調が白である画素１３とが混在しており、ＶＲＡＭ４に記憶されているデータもこれに対応している例が用いられる。図１５には階調が黒である画素１３のみが示されているが、図示されていない画素１３は、階調が白であるものを含む。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【０１００】
期間１の上段において、Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる（ステップＳ２０４）。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が黒から白に書き替えられた例（ＶＲ＝１からＶＲ＝０に書き替えられた例）が示されている。図示されていない画素１３には、ＶＲＡＭ４のデータが白から黒に書き替えられたものがある。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝０に書き替えられる。
【０１０１】
期間２の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる（ステップＳ２０５）。すべての画素１３について処理を終えた段階で、Ｃ１１＞０かつＣ０１＞０である。したがって、第３駆動パターンが適用される（ステップＳ２１２：Ｃ）。いま奇数フレーム（第１フレーム）なので、Ｄ＝１１がレジスターＤに書き込まれる（ステップＳ２１５）。
【０１０２】
期間２の下段において、第３駆動パターンに従って表示部１が駆動される。このフレームにおいて、フラグＤの下位ビットの値は１である。これは、このフレームにおいて電源線１８に電圧Ｖｂが印加されることを示している。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させる信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させる信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、ＰＢ＝１１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、ＰＢ＝０１および＊０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、ＰＢ＝１１である画素１３に対応する累積時間Ｒ２の値に１を加算する。ＰＢ＝１１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、ＰＢ＝１１である画素１３のトランジスター１３２はオン状態であり続ける。一方、ＰＢ＝０１および＊０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｂ（＞０）を印加させるための信号を、電源線駆動回路１７に出力する。ＰＢ＝１１である画素１３の電気泳動層１１０には、電圧Ｖｂが所定期間印加される。図示されている画素１３はＰＢ＝０１であり、電圧の印加は行われない。このフレームが終わったとき、期間０から変わらずＰ＝７かつＲ２＝７のままである。
【０１０３】
期間３の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる（ステップＳ２０５）。すべての画素１３について処理を終えた段階で、Ｃ１１＞０かつＣ０１＞０である。したがって、第３駆動パターンが適用される（ステップＳ２１２：Ｃ）。いま偶数フレーム（第２フレーム）なので、Ｄ＝１０がレジスターＤに書き込まれる（ステップＳ２１５）。
【０１０４】
期間３の下段において、第３駆動パターンに従って表示部１が駆動される。このフレームにおいて、フラグＤの下位ビットの値は０である。これは、このフレームにおいて、電源線１８に電圧Ｖｗが印加されることを示している。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、ＰＢ＝０１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、ＰＢ＝１１および＊０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、ＰＢ＝０１である画素１３に対応する累積時間Ｒ２の値から１を減算する。減算されると、Ｒ２＝６となる。ＰＢ＝０１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、ＰＢ＝０１である画素１３のトランジスター１３２はオン状態であり続ける。一方、ＰＢ＝１１および＊０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｗ（＜０）を印加させる信号を、電源線駆動回路１７に出力する。ＰＢ＝０１である画素１３の電気泳動層１１０には、電圧Ｖｗが所定期間印加される。図示されている画素１３はＰＢ＝０１である。このフレームが終わったとき、Ｐ＝６となる。
【０１０５】
期間４から１５において、期間２および期間３と同様の処理が繰り返される。すなわち、Ｖｅｐ＝ＶｂであるフレームとＶｅｐ＝Ｖｗであるフレームとが交互に繰り返される。ＰＢ＝０１である画素１３については、１フレームおきに、Ｒ２から１ずつ減算され、光学状態Ｐも１段階ずつ減少する。
【０１０６】
図１６は、図１５の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｂに変化される。黒書き込み画素の電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｂが印加され続ける。次のフレームでは、電源電圧ＶｅｐはＶｅｐ＝０からＶｅｐ＝Ｖｗに変化される。白書き込み画素の電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｗが印加され続ける
【０１０７】
再び図１５を参照する。期間１５の下段において、Ｒ２＝０となる。これは、期間０から、７フレーム分の期間（７回）、電圧ｗが印加されたことを示している。Ｒ１＝Ｒ２になったので、期間１６の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる。期間１６の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【０１０８】
図１７は、所定回数の電圧印加の途中でＶＲＡＭ４のデータが書き替えられた場合の動作例を説明する図である。ここでは、図１１と同じ初期状態を例として説明する。期間０から期間４までの処理は、図１１と同様である。この例では、期間５の下段において（より詳細には、ステップＳ２１２〜Ｓ２１５の判定が終わった後）、ＣＰＵ３がＶＲＡＭ４のデータを、ＶＲ＝１からＶＲ＝０に書き替えている。図示されていない画素１３のデータは書き替えられていない。ＶＲＡＭ４のデータが書き替えられた後、図９の処理により、目標時間Ｒ１の値が、Ｒ１＝７からＲ１＝０に書き替えられる。期間５の下段は、期間２〜４と同様に正極性電圧の印加が行われ、かつ、目標時間Ｒ１の値がＶＲＡＭ４に合わせて書き替えられた状態を示している。
【０１０９】
期間６の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、フラグＰＢは、ＰＢ＝０１に書き替えられる（ステップＳ２０５）。すべての画素１３についてステップＳ２０２〜Ｓ２０７の処理が終わった段階で、Ｃ１１＝０かつＣ０１＞０である（ステップＳ２１２：Ｂ）。したがって、第２駆動パターンが適用され、レジスターＤの値は、Ｄ＝００に書き替えられる。
【０１１０】
期間６の下段において、第２駆動パターンに従って表示部１が駆動される。すなわち、電気泳動層１１０には電圧Ｖｗが印加され、画素１３の光学状態Ｐは１段階低下する。累積時間Ｒ２の値から１が減算される。期間７〜９において、同様に第２駆動パターンに従って表示部１が駆動される。画素１３の光学状態Ｐは１段階ずつ低下し、累積時間Ｒ２の値から１ずつが減算される。期間９の下段において、Ｒ２＝０となる。これは、期間０を基準として、電圧Ｖｂが印加された時間と電圧Ｖｗが印加された時間とが相殺されたことを示している。このとき、画素の光学状態ＰはＰ＝０である。
【０１１１】
以上で説明したように、本実施形態によれば、複数の画素１３の状態に応じて、駆動パターンが使い分けられる。複数の画素１３の状態によらず一定の駆動方法が適用される場合と比較して、コントローラー２は、全体としてはより高速に表示部１を駆動することができる。
【０１１２】
３．他の実施形態
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。
【０１１３】
３−１．変形例１
図９のフローを実行する条件に制限が加えられてもよい。例えば、制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応していないと判断された画素１３について、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとが対応してない場合、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとが対応するまで待機してから、ＶＲＡＭ４に記憶されているデータと対応するデータを目標時間Ｒ１としてレジスターＲ１に書き込んでもよい。
【０１１４】
実施形態においては、所定回数の電圧印加が継続中である場合、すなわち、フラグＢの値がＢ＝１である場合でも、レジスターＲ１が書き替えられる例を説明した。図１７においては、電圧Ｖｂを７回印加する処理のうち４回の印加が終わったところでＶＲＡＭ４のデータが書き替えられ、その後、電圧Ｖｗが４回印加される例を説明した。電気泳動層１１０における印加電圧の時間積分と光学状態との関係がほぼ線形であれば実施形態で説明した動作で問題はない。しかし、ある種の電気光学素子においては、印加電圧の時間積分と光学状態との関係が線形でない場合がある。このような電気光学素子に対して図１７で説明したように駆動すると、期間９における画素１３の光学状態Ｐ９が期間０における光学状態Ｐ０と同じではなく、例えばＰ０＝０に対してＰ９＝０．５となってしまう場合がある。すなわち、電圧印加後の白が、電圧印加前（期間０）の白とは異なったものになってしまう。これは、表示ムラを引き起こす可能性がある。
【０１１５】
このような表示ムラを低減するため、変形例１においては、所定回数の電圧印加が継続中である場合、レジスターＲ１の書き替えは行われない。すなわち、コントローラー２は、ＶＲＡＭ４の書き替えが行われた場合であっても、フラグＢの値がＢ＝１である画素が存在するときには、レジスターＲ１の書き替えを行わない。この機能は、例えば以下のように実現される。
【０１１６】
コントローラー２は、フラグＨの値を記憶するレジスターＨを有している。フラグＨは、目標時間Ｒ１とデータＶＲとを対比する処理（図９）が保留されているか否かを示すフラグである。Ｈ＝１の場合、目標時間Ｒ１とデータＶＲとを対比する処理が保留されており、Ｈ＝０の場合、目標時間Ｒ１とデータＶＲとを対比する処理が保留されていないことが示される。
【０１１７】
ＣＰＵ３からＶＲＡＭ４の書き替え通知を受け取ると、コントローラー２の制御部２２は、レジスターＣ１１およびＣ０１の値を読み出す。Ｃ１１＝０かつＣ０１＝０の場合、制御部２２は、図９のフローを実行する。Ｃ１１＞０またはＣ０１＞０の場合、制御部２２は、Ｈ＝１としてフラグＨを書き替え、図９のフローは実行しない。制御部２２は、図１０のフローにおいてＣ１１＝０かつＣ０１＝０となった場合（ステップＳ２１２：Ｄ）、レジスターＨからフラグＨを読み出す。Ｈ＝１の場合、制御部２２は、図９のフローを実行する。Ｈ＝０の場合、制御部２２は、処理を終了する。
【０１１８】
変形例１によれば、印加電圧の時間積分−光学状態の特性が線形でない電気光学素子においても、より表示ムラの少ない画像を表示することができる。また、進行中の書き替え処理が終了した後、次の書き替え処理を行うかは、最初の書き替え処理が終了したときにＶＲＡＭ４に記憶されているデータに基づいて判断される。例えば、白から黒への書き替え処理が進行中の場合において、ＶＲＡＭ４のデータが黒から、白、黒と２回書き替えが行われたときは、画素１３の最初の書き替えが終了した段階で画素１３の光学状態とＶＲＡＭ４のデータとは対応しているので、画素１３の次の書き替え処理は行われない。すなわち、画面のちらつきを低減することができる。なお、これは、印加電圧の時間積分−光学状態の特性がほぼ線形である電気光学素子に対しても有効である。
【０１１９】
３−２．変形例２
電気泳動層１１０は、２階調表示を行うものに限定されない。電気泳動層１１０は、３階調以上の多階調表示を行うものであってもよい。この場合、ＶＲＡＭ４のデータは、３階調以上の階調値を示す。目標値Ｒ１は、各階調値に応じて設定される。また、表示部１に用いられる電気光学素子は、電気泳動素子に限定されない。エレクトロクロミック素子または液晶素子など、電気泳動素子以外の電気光学素子が用いられてもよい。
【０１２０】
３−３．変形例３
累積時間Ｒ２の値を変更する処理は、実施形態で説明したものに限定されない。実施形態において、累積時間Ｒ２に加算（減算）される値は一定であった。しかし、この加算値（減算値）は、電子機器１０００の状態の関数であってもよい。電気泳動素子の場合、溶媒の中で荷電粒子が電界を受けて移動する。静止していた荷電粒子は、電圧が印加されると加速を開始し、ある時間が経つと一定の速度（終速度）で運動する。すなわち、荷電粒子の速度は、電圧の印加時間に対して一定ではない。したがって、電気光学装置１０００の状態を示す変数としては、例えば、画素１３毎の累積時間Ｒ２および目標値Ｒ１が用いられる。この場合、加算値は、目標値Ｒ１および累積時間Ｒ２を変数とする関数または参照表により定義される。また、こうして定義された加算値に、前後のフレームにおける印加電圧を考慮した修正を加えてもよい。例えば、同極性の電圧が連続して印加される場合と、ある極性の電圧が断続して印加される場合とで異なる修正が加えられてもよい。
【０１２１】
また、荷電粒子の速度すなわち電気泳動素子の光学状態の変化は、荷電粒子の移動による溶媒の流れ、または荷電粒子の分布状態の影響も受ける。例えば、溶媒の粘性抵抗は、一般的に環境温度によって変化する。したがって、表示部１の温度に応じて加算値ｔａが修正されてもよい。例えば、表示部１の温度が２０℃である場合を基準として、温度が１０℃の場合は電圧の印加時間を約１．３倍にするのが好ましいことがわかっている場合、累積時間Ｒ２に加算される時間は１ではなく、３／４が用いられる。この場合、レジスターＲ２は、小数点以下２ビットの記憶領域を有する。累積時間Ｒ２には、２進数で０．１１が加算される。
【０１２２】
別の例で、表示の書き替えがｍ行ｎ列の画素１３のすべてについて行われるのではなく、一部の行の画素１３について行われる場合がある。この場合は、ｍ本の走査線１１のうち、一部の走査線１１が繰り返し走査される。この場合の走査周期は、ｍ本の走査線１１のすべてを走査する場合と比較して短くなる。この場合、加算値を走査周期の関数としてもよい。この例によれば、全行を走査する駆動と一部の行を走査する駆動とが混在しても、加算値を走査周期の関数としない場合と比較して、より正確な光学状態を実現することができる。
【０１２３】
３−４．変形例４
第３駆動パターンにおける黒フレームと白フレームの周期は、実施形態で説明したものに限定されない。実施形態においては、黒フレームと白フレームとは、１フレームずつ交互に繰り返された。例えば、黒フレームと白フレームとは、２フレームずつ交互に繰り返されてもよい。
【０１２４】
別の例で、黒フレームと白フレームの頻度は、第３駆動パターンが適用されている期間において均一でなくてもよい。例えば、黒フレーム１回に対し白フレームが２回繰り返されてもよい。この例では、黒から白への書き替えの方が白から黒への書き替えよりも早く進行する。例えば、人間の視覚特性上、黒の感度が高いという事情があれば、このような駆動により体感上の表示速度を向上させることができる。
【０１２５】
さらに別の例で、黒フレームと白フレームとは、同じ長さでなくてもよい。例えば、白フレームが黒フレームよりも長い（負極性の電圧が印加される時間が正極性の電圧が印加される時間よりも長い）ように駆動されてもよい。この場合、加算値は印加される電圧の極性に応じてその絶対値が異なる。
【０１２６】
３−５．変形例５
第１駆動パターンまたは第２駆動パターンが複数フレームに渡って連続する場合において、ある行においてオン状態にする画素１３とオフ状態にする画素１３とが変化しないときは、その行の走査線１１の選択は行われなくてもよい。この場合、複数の駆動条件は、ｍ行ｎ列の画素１３が第１種画素および第３種画素のみから構成され、かつ、複数の走査線１１が、電圧Ｖｂの印加を新たに開始する画素および電圧Ｖｂの印加を終了する画素以外の画素のみに対応する走査線１１（以下「第１走査線」という）を含むという第４駆動条件を含む。ｍ行ｎ列の画素１３が第４駆動条件を満たすと判断された場合、制御手段２２は、そのフレームにおいて、第１走査線を選択せず、電圧Ｖｂを電源線１８に印加するための信号を出力するように出力部２１を制御する。同様に、複数の駆動条件は、ｍ行ｎ列の画素１３が第２種画素および第３種画素のみから構成され、かつ、複数の走査線１１が、電圧Ｖｗの印加を新たに開始する画素１３および電圧Ｖｗの印加を終了する画素１３以外の画素１３のみに対応する走査線１１（以下「第２走査線」という）を含むという第５駆動条件を含む。ｍ行ｎ列の画素１３が第５駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて、第２走査線を選択せず、電圧Ｖｗを電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１２７】
また、ある行の画素１３が、光学状態を変更しない画素１３のみから構成される場合、その行に対応する走査線１１は選択されてなくてもよい。この場合、複数の駆動条件は、ｍ行ｎ列の画素１３が第３種画素のみから構成され、かつ、複数の走査線１１が、そのフレームにおいて電圧Ｖｂまたは電圧Ｖｗの印加の累積時間が所定の時間になる画素１３以外の画素１３のみに対応する走査線１１（以下「第３走査線」という）を含むという第６条件を含む。ｍ行ｎ列の画素１３が前記第６条件を満たすと判断された場合、制御部２２は、そのフレームにおいて、第３走査線を選択せず、電圧Ｖｂまたは電圧Ｖｗを電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１２８】
より具体的には、コントローラー２は、前フレームと現フレームの２フレーム分のレジスターＰＢを有している。制御部２２は、ある行について、フラグＢの値が前フレームと現フレームとで同一であり、かつフラグＰの値が前フレームと現フレームとで同一である場合、その行の走査線１１には、選択信号を供給しないように、走査線駆動回路１５を制御する。例えば第１駆動パターンが連続する場合、最初のフレームでトランジスター１３２をオン状態にすれば、その後は走査線１１を選択しなくても、容量素子１３３が保持する電圧により、トランジスター１３２はオン状態であり続ける。この駆動により、毎回走査線１１を選択する場合と比較して、走査線１１およびデータ線１２の電圧変化を抑制すること、すなわち、消費電力を低減することができる。
【０１２９】
３−６．変形例６
複数の駆動条件は、電圧Ｖｂまたは電圧Ｖｗの印加の累積時間が所定の時間に達した画素１３（以下「第４種画素」という）のみに対応する走査線１１（以下「第４走査線」という）を含むという第７条件を含んでもよい。ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、第４種画素に対応するデータ線１２に電圧ＶＨを印加し、そのフレームの少なくとも一部において電気泳動層１１０の光学状態の変化を停止する電圧（例えば０Ｖ）を電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１３０】
より具体的には、所定回数の電圧印加を終了した画素１３、すなわち、光学状態の変更を停止する画素１３については、トランジスター１３２をオフ状態にする前に、画素電極１０４に０Ｖの電圧が書き込まれる。光学状態の変更を停止する画素１３とは、前フレームにおいてＢ＝１であり、現フレームにおいてＢ＝０である画素１３をいう。実施形態において、光学状態の変更を停止する画素１３は、対応する走査線１１が選択されたときにトランジスター１３２をオフ状態にすることにより、画素電極１０４と電源線１８とを切断していた。この駆動では、電気光学素子の寄生容量等の影響により、光学状態が意図せずに変化してしまう場合がある。変形例６においては、画素電極１０４と電源線１８とを切断する前に、電源線１８に０Ｖの電圧が印加される。この駆動によれば、トランジスター１３２をオフ状態にした後も電気泳動層１１０に印加される電圧は０Ｖとなり、光学状態は変更されない。
【０１３１】
３−７．変形例７
変形例６の場合において、さらに、光学状態を変更しない画素１３の電気泳動層１１０にも、０Ｖの電圧が印加されてもよい。すなわち、ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、第３種画素および第４種画素に対応するデータ線１２に電圧ＶＨを印加するための信号を出力するように出力部２１を制御する。
【０１３２】
より具体的には、光学状態を変更しない画素１３について、その画素１３に対応する走査線１１が選択されたときに、画素電極１０４に０Ｖの電圧が書き込まれる。光学状態を変更しない画素１３とは、Ｂ＝０である画素１３をいう。光学状態を変更しない画素１３において、画素電極１０４と電源線１８とは切断されているが、トランジスター１３２のリーク電流等により、電気泳動層１１０の寄生容量が充電され、このエネルギーで電気泳動層１１０の光学状態が意図しない状態に変化してしまう場合がある。変形例７においては、光学状態を変更しない画素１３についても、対応する走査線１１が選択されたときに、データ線１２に電圧ＶＨの信号が供給される。このとき、電源線１８には、０Ｖの電圧が印加される。画素電極１０４に０Ｖの電圧が書き込まれた後で、データ線１２に電圧ＶＬの信号が供給され、画素電極１０４と電源線１８とが切断される。この駆動によれば、寄生容量に蓄積されたエネルギー（電荷）は、周期的に放出される。したがって、寄生容量に蓄積されたエネルギーを周期的に放出しない構成と比較して、意図しない光学状態の変化が抑制される。
【０１３３】
３−８．変形例８
変形例７の場合において、すべての画素１３の電気泳動層１１０に、０Ｖの電圧が印加されてもよい。すなわち、ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、データ線１２の全てに電圧ＶＨを印加するための信号を出力するように出力部２１を制御する。
【０１３４】
図１８は、変形例８に係る駆動波形を例示する図である。変形例６または変形例７で説明したように、特定の画素１３についてのみ、画素電極１０４を０Ｖの電源線１８と接続した後で、電源線１８と切断する駆動は、制御が難しい場合がある。変形例８においては、すべての画素１３について、画素電極１０４を０Ｖの電源線１８と接続した後で、画素電極１０４が電源線１８と切断される。図１８は、第ｉ行の走査線１１、第１〜第３列のデータ線１２、および電源線１８に供給される信号を示している。この例で、第１〜第３列の画素は、それぞれ、最初のフレームにおいて、光学状態の変更有り、変更無し、および変更有りの画素であり、次のフレームにおいて、変更停止、変更無し、および変更有りの画素である。最初のフレームにおいて、走査信号Ｙｉは、時刻ｔ１０からｔ１２の間、電圧ＶＨとなっている。すべての画素１３について、時刻ｔ１０からｔ１１の間（ｔ１０＜ｔ１１＜ｔ１２）、電圧がＶＨとなるサンプリング信号Ｓｊが供給される。このとき、Ｖｅｐ＝０Ｖである。電気泳動層１１０の寄生容量等に蓄積されていた電荷は、放電される。時刻ｔ１１からｔ１２の間、変更無しの画素１３には、電圧ＶＬのサンプリング信号Ｓｊが供給される。すなわち、変更無しの画素１３において、画素電極１０４と電源線１８とは切断される。このとき、変更有りの画素１３には、電圧ＶＨのサンプリング信号Ｓｊが供給される。すなわち、変更有りの画素１３において、画素電極１０４と電源線１８とは接続される。時刻ｔ１２から時刻ｔ２０までの間、変更無しの画素１３において、画素電極１０４と電源線１８とは切断された状態が維持され、変更有りの画素１３において、画素電極１０４と電源線１８とは接続された状態が維持される。時刻ｔ１３から時刻ｔ２０までの間、電源線１８には、Ｖｅｐ＝Ｖｗ（＜０）である電圧が印加される。変更有りの画素１３において、電気泳動層１１０には、電圧Ｖｗが印加される。次のフレームにおける駆動も、最初のフレームと同様である。なお、変形例６および７において、光学状態が変更される画素１３（図１８の例では第３列の画素１３）について、時刻ｔ１０からｔ１１の間（および時刻ｔ２０からｔ２１の間）、サンプリング信号Ｓｊは電圧ＶＬである（図１８に破線で示されている）。
【０１３５】
３−９．変形例９
光学状態を変更する画素１３が１つも無い場合（ステップＳ２１１：Ｄ）の駆動は、実施形態で説明したものに限定されない。この場合において、ｍ×ｎ個の画素１３のすべてにおいて、画素電極１０４は、０Ｖの電源線１８に接続されてもよい。具体的に、コントローラー２は、走査線１１を１本ずつ選択する走査信号を出力するように走査線駆動回路１５を制御する。このとき、コントローラー２は、全ての画素１３に電圧ＶＨのサンプリング信号Ｓｊを供給するように、データ線駆動回路１６を制御する。さらに、コントローラー２は、電源線１８に０Ｖの電圧を印加するように、電源線駆動回路１７を制御する。この例によれば、電気泳動層１１０の寄生容量等へのエネルギー供給が抑制される。したがって、意図しない光学状態への変化を抑制することができる。画素電極１０４に一端０Ｖの電圧を書き込んでしまえば、次に駆動されるときまで電圧の印加は必要ないので、コントローラー２は電力を消費しない。
【０１３６】
まとめると、複数の駆動条件は、ｍ行ｎ列の画素１３の全てが第３種画素であるという第８駆動条件（ステップＳ２１２：Ｄに相当）を含んでもよい。ｍ行ｎ列の画素１３が第８駆動条件を満たすと判断された場合、制御部２２は、以下の（１）〜（５）のいずれかの信号を出力するように出力部２１を制御する。
（１）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＨを印加し、電源線１８に電気泳動層１１０の光学状態の変化を停止させる電圧（例えば、０Ｖ）を印加するための信号。
（２）複数の走査線１１の中から一の走査線を順次選択し、複数のデータ線１２の全てに電圧ＶＨを印加し、電源線１８への電圧の印加を停止するための信号。
（３）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＬを印加し、電源線１８に電気泳動層１１０の光学状態の変化を停止させる電圧（例えば、０Ｖ）を印加するための信号。
（４）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＬを印加し、電源線１８への電圧の印加を停止するための信号。
（５）走査線１１の選択を停止するための信号。
なお走査線は必ずしも１本ずつ順次選択する必要はなく、例えば、複数本（２本ないし全て）の走査線を同時に選択してもよい。
【０１３７】
３−１０．変形例１０
図１９は、変形例１０に係る表示部１の回路構成を示す図である。実施形態において、すべての画素１３について共通の電源線１８が用いられる例を説明した。変形例１０において、表示部１は、電源線１８に代わり、電源線１８１および電源線１８２の２本の電源線を有する。電源線１８１は、奇数行の画素１３に接続されている。電源線１８２は、偶数行の画素１３に接続されている。電源駆動回路１７は、電源線１８１および電源線１８２に、それぞれ異なった電圧を印加することができる。
【０１３８】
この回路構成において、表示部１は以下のように駆動される。奇数フレームにおいて、奇数行の画素１３には電圧Ｖｗ（＜０）が印加され、偶数行の画素１３には電圧Ｖｂ（＞０）が印加される。すなわち、奇数フレームにおいて、電源線１８１には電圧Ｖｗが印加され、電源線１８２には電圧Ｖｂが印加される。偶数フレームにおいて、奇数行の画素１３には電圧Ｖｂが印加され、偶数行の画素１３には電圧Ｖｗが印加される。すなわち、偶数フレームにおいて、電源線１８１には電圧Ｖｂが印加され、電源線１８２には電圧Ｖｗが印加される。実施形態の構成では、１フレームおきに画面全体が黒の書き替えと白の書き替えとを交互に繰り返すことになり、これがちらつきとして視認される場合がある。変形例１０によれば、単一のフレームにおいて黒書き込みの画素１３と白書き込みの画素１３とが混在する。したがって、変形例１０によれば、単一フレームにおいて黒書き込みの画素１３と白書き込みの画素１３とが混在しない構成と比較して、ちらつきを低減することができる。
【０１３９】
３−１１．変形例１１
図２０は、変形例１１に係る表示部１の回路構成を示す図である。変形例１１は、変形例１０のさらなる変形である。変形例１１において、ｍ行ｎ列に配置された画素１３は１列おきに異なる電源線に接続されている。具体的には、奇数行の画素１３において、奇数列の画素１３は電源線１８２に、偶数列の画素１３は電源線１８１に、それぞれ接続されている。同様に、偶数行の画素１３において、奇数列の画素１３は電源線１８１に、偶数列の画素１３は電源線１８２に、それぞれ接続されている。
【０１４０】
この例において、ｍ行ｎ列の画素１３は、走査線１１に沿った方向（第１方向）およびデータ線１２に沿った方向（第２方向）に沿ってマトリクス状に配置されている。電源線は、電源線１８１および電源線１８２を含む。電源線１８１は、第１方向に並んだ２つの画素群（隣接する２行の画素）に交互に接続されている。電源線１８２は、電源線１８１に接続されている画素１３とは異なる、第１方向に並んだ２つの画素群に交互に接続されている。電源線１８１および電源線１８２には、それぞれ異なる電圧が印加される。
【０１４１】
この回路構成において、変形例１０と同じ信号により表示部１を駆動すると、行方向および列方向の双方において、白書き込みの画素１３または黒書き込みの画素１３が隣接しなくなる。すなわち、黒書き込みの画素１３および白書き込みの画素１３は、それぞれ市松状に配置される。これに対し、変形例１０の構成では、白書き込みの画素１３または黒書き込みの画素１３が同一行内では隣接する。したがって、変形例１１によれば、変形例１０の構成と比較して、ちらつきを低減することができる。
【０１４２】
３−１２．変形例１２
図２１は、変形例１２に係る表示部１の回路構成を示す図である。変形例１２は、変形例１０のさらなる変形である。変形例１２において、表示部１は、ｍ行ｎ列に配置された画素１３に対し、（ｍ＋１）本の走査線１１を有している。第ｉ行の画素１３のうち、奇数列の画素１３は、第ｉ行の走査線１１に接続されており、偶数列の画素１３は、第（ｉ＋１）行の走査線１１に接続されている。
【０１４３】
この例において、ｍ行ｎ列の画素のうち、第１方向において隣接する２つの画素（奇数列の画素と偶数列の画素）は、それぞれ異なる２つの走査線に接続されている。電源線１８１は、第１方向に並んだ画素群に接続されている。第２電源線は、電源線１８１に接続されている画素１３とは異なる、第１方向に並んだ画素群に接続されている。電源線１８１および電源線１８２には、それぞれ異なる電圧が印加される。
【０１４４】
この回路構成において、変形例１０と同じ信号により表示部１を駆動すると、行方向および列方向の双方において、白書き込みの画素１３または黒書き込みの画素１３が隣接しなくなる。すなわち、黒書き込みの画素１３および白書き込みの画素１３は、それぞれ市松状に配置される。したがって、変形例１２によれば、変形例１０の構成と比較して、ちらつきを低減することができる。
【０１４５】
３−１３．変形例１３
図２２は、変形例１３に係る表示部１の回路構成を示す図である。なお、図２２においては、走査線１１およびデータ線１２を省略している。変形例１３において、表示部１は、電源線１８に代わり、電源線１８３、電源線１８４、電源線１８５、および電源線１８６の４本の電源線を有する。すなわち、ｍ行の走査線１１は、複数のブロックに区分される。電源線は、複数のブロックと一対一に対応して複数設けられる。制御部２２は、複数の電源線に印加される電圧をブロック毎に切り替えるための信号を電源線駆動回路１７に出力するように出力部２１を制御する。
【０１４６】
変形例１３において、ｍ×ｎ個の画素１３は、４つのブロックに区分されている。第１ブロックは、１≦ｉ≦（ｍ／４）の範囲の画素１３（ｉ，ｊ）により構成される。第２ブロックは、（ｍ／４）＜ｉ≦（ｍ／２）の範囲の画素１３（ｉ，ｊ）により構成される。第３ブロックは、（ｍ／２）＜ｉ≦（３ｍ／４）の範囲の画素１３（ｉ，ｊ）により構成される。第４ブロックは、（３ｍ／４）＜ｉ≦ｍの範囲の画素１３（ｉ，ｊ）により構成される。第１ブロック、第２ブロック、第３ブロック、および第４ブロックに属する画素１３は、それぞれ、電源線１８３、電源線１８４、電源線１８５、および電源線１８６に接続されている。
【０１４７】
この回路構成において、駆動パターンの判断は、ブロック毎に行われる。この場合、コントローラー２は、４つのブロックのそれぞれについて、レジスターＤを有している。コントローラー２は、図１０の処理を、ブロック毎に実行する。実施形態で説明したように、すべての画素１３について共通の電源線１８を用いる構成によれば、単一行内に白書き替えの画素１３と黒書き替えの画素１３が同時に発生した場合、すべての行（すべての画素１３）について、第３駆動パターンが適用される。しかし、変形例１３によれば、あるブロック内に書き替えの画素１３と黒書き替えの画素１３が混在していなければ、そのブロックには第１駆動パターンまたは第２駆動パターンが適用される。したがって、全体としてみれば、単一の電源線１８が用いられる場合と比較して、より高速に表示部１を駆動することができる。
【０１４８】
なお、ブロックの数は４つに限定されない。また、ブロックは、隣接しない行の画素１３により構成されていてもよい。例えば、奇数行の画素１３を第１ブロックとし、偶数行の画素１３を第２ブロックとしてもよい。別の例で、表示部１は、ｍ本の電源線を有していてもよい。すなわち、１行毎に独立した電源線が設けられてもよい。電源線の数が増えるにつれ駆動パターンはより最適化される
【０１４９】
３−１４．変形例１４
図２３は、変形例１４に係る電源線駆動回路１７の回路構成を示す図である。変形例１３において、電源線の数を増やせば駆動パターンは最適化されるが、電源制御はより複雑になる。図２３は、１行毎に独立した電源線が設けられた場合の、１行分の電源線駆動回路１７の構成を示している。電源線駆動回路１７は、トランジスター１７１と、トランジスター１７２と、容量素子１７３と、容量素子１７４と、トランジスター１７５と、トランジスター１７６とを有する。さらに、電源線駆動回路１７は、選択線Ｓｅ１およびＳｅ２、並びに電源線Ｖｅｐ１およびＶｅｐ２を有する。トランジスター１７１およびトランジスター１７２のゲートは、第ｉ行の走査線１１に接続されている。トランジスター１７１およびトランジスター１７２のソースは、選択線Ｓｅ１および選択線Ｓｅ２に接続されている。トランジスター１７１およびトランジスター１７２のドレインは、トランジスター１７５およびトランジスター１７６のゲートに接続されている。トランジスター１７１のドレインには、容量素子１７３の一端が接続されている。容量素子１７３の他端は設置されている。トランジスター１７２のドレインには、容量素子１７４の員端が接続されている。容量素子１７４の他端は設置されている。トランジスター１７５およびトランジスター１７６のソースは、電源線Ｖｅｐ１およびＶｅｐ２に接続されている。トランジスター１７５およびトランジスター１７６のドレインは、第ｉ行の電源線１８に接続されている。
【０１５０】
第ｉ行の走査線１１が選択されると、トランジスター１７１およびトランジスター１７２はオン状態になる。このとき、例えば、選択線Ｓｅ１にＨレベルの信号を、選択線Ｓｅ２に電圧ＶＬを供給すると、容量素子１７３には電圧ＶＨが、容量素子１７４にはＬレベルの電圧が保持される。これらの電圧は、走査線１１の選択が終了した後も維持される。すなわち、次のフレームまでトランジスター１７５はオン状態を維持し続け、トランジスター１７６はオフ状態を維持し続ける。電源線Ｖｅｐ１およびＶｅｐ２に、電圧ＶｂおよびＶｗが印加されると、第ｉ行の電圧線１８には電圧Ｖｂが印加される。この状態は次のフレームまで維持される。同様に、トランジスター１７１およびトランジスター１７２がオン状態のとき、選択線Ｓｅ１に電圧ＶＬを、選択線Ｓｅ２にＨレベルの信号を供給すると、容量素子１７３にはＬレベルの電圧が、容量素子１７４には電圧ＶＨが保持される。電源線Ｖｅｐ１およびＶｅｐ２に、電圧ＶｂおよびＶｗが印加されると、第ｉ行の電圧線１８には電圧Ｖｗが印加される。この回路構成によれば、選択線Ｓｅ１およびＳｅ２、並びに電源線Ｖｅ１およびＶｅ２の４つの信号線を用いて、ｍ本の電源線１８を制御することができる。
【０１５１】
３−１５．変形例１５
図２４は、変形例１５に係る電源線駆動回路１７の回路構成を示す図である。変形例１５は、変形例１４のさらなる変形である。変形例１５において、電源線駆動回路１７は、図２３の構成に加え、トランジスター１７７、容量素子１７８、トランジスター１７９、および選択線Ｓｅ３を有する。トランジスター１７７のゲートおよびソースは、走査線１１および選択線Ｓｅ３に接続されている。トランジスター１７７のドレインは、トランジスター１７９のゲートに接続されている。また、トランジスター１７７のドレインには、容量素子１７８の一端が接続されている。容量素子１７８の他端は接地されている。トランジスター１７９のソースは接地されており、ドレインは電源線１８に接続されている。
【０１５２】
第ｉ行の走査線１１が選択されたとき、選択線Ｓｅ１およびＳｅ２に電圧ＶＬを、選択線Ｓｅ３にＨレベルの信号が供給されると、トランジスター１７５および１７６はオフ状態になり、トランジスター１７９はオン状態になる。トランジスター１７９がオン状態になると、電源線１８の電圧は０Ｖになる。
【０１５３】
３−１６．変形例１６
図２５は、変形例１６に係るメモリー回路を示す図である。メモリー回路１３６の構成は、実施形態で説明したものに限定されない。この例で、メモリー回路１３６は、トランジスター１３６１、トランジスター１３６２、および容量素子１３６３を有する。トランジスター１３６１のゲートおよびソースは、それぞれ、走査線１１およびデータ線１２に接続されている。トランジスター１３６１のドレインとトランジスター１３６２のソースは接続されている。容量素子１３６３の一端はトランジスター１３６２のドレインに接続されており、他端は接地されている。トランジスター１３６２のドレインは、トランジスター１３２のゲートに接続されている。この構成によれば、図５の構成と比較してトランジスターの端子間電圧が低減されるので、端子間電圧が耐圧を超えてしまう可能性が少なくなる。
【０１５４】
３−１７．変形例１７
図２６は、変形例１７に係るメモリー回路を示す図である。この例で、メモリー回路１３６は、トランジスター１３６４、トランジスター１３６５、トランジスター１３６６、トランジスター１３６７、容量素子１３６６、および容量素子１３６７を有する。トランジスター１３６４のゲートおよびソースは、それぞれ、走査線１１およびデータ線１２に接続されている。トランジスター１３６４のドレインとトランジスター１３６５のソースは接続されている。トランジスター１３６５のゲートは、次列（第ｊ＋１列）の走査線１１に接続されている。トランジスター１３６５のドレインは、トランジスター１３２のゲートに接続されている。この例で、メモリー回路１３６は、第１入力端子および第２入力端子に加え、第３入力端子（トランジスター１３６５のゲート）を有する。第ｊ列および第ｊ＋１列の走査線１１に供給される操作信号は、重複して選択信号となる期間がある。この構成によれば、図５の構成と比較して、容量素子を充電する時間を長くとることができる。
【０１５５】
３−１８．他の変形例
コントローラー２は、レジスターＲ１、Ｒ２、ＰＢ、Ｄ、Ｃ１１、およびＣ０１の一部または全部を有していなくてもよい。この場合、コントローラー２は、実施形態においてこれらのレジスターに記憶されるものとして説明されたパラメーターを、ＲＡＭ５等のメモリーに記憶する。
駆動条件の判定は、カウンターＣ１１およびＣ０１を用いずに行われてもよい。例えば、駆動条件の判定処理（ステップＳ２１２）において、レジスターＰＢを１画素ずつ走査して条件判定を行ってもよい。、
【０１５６】
図１０のフローにおいて、表示部１の駆動処理（ステップＳ２１６）は、他の処理（ステップＳ２０１〜Ｓ２１５）とは独立して実行されてもよい。例えば、ステップＳ２１６〜Ｓ２１５の処理とは別に、ＣＰＵ３からの指示に応じて、または、所定の周期で、制御部２２が表示部１の駆動処理を実行してもよい。
【０１５７】
電子機器１０００の具体例は、電子ブックリーダーに限定されない。電子機器１０００は、パーソナルコンピューター、ＰＤＡ（Personal Digital Assistant）、携帯電話、スマートフォン、タブレット端末、または携帯ゲーム機であってもよい。これらの電子機器において、図８に示される機能は、ＣＰＵ３がプログラムを実行することにより実現されてもよい。このプログラムは、磁気記録媒体（磁気テープ、磁気ディスク（ＨＤＤ（Hard Disk Drive）、ＦＤ（Flexible Disk））など）、光記録媒体（光ディスク（ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk））など）、光磁気記録媒体、半導体メモリーなどのコンピューター読取り可能な記録媒体に記憶した状態で提供されてもよい。別の例で、このプログラムは、通信回線を介して電子機器１０００にダウンロードされてもよい。こうして取得されたプログラムは、電子機器１０００にインストールされて使用される。
また、表示部１およびコントローラー２を組み合わせて表示装置として提供してもよい。
【０１５８】
表示部１の構成は、実施形態で説明したものに限定されない。例えば、表示部１は、電気泳動層１１０が画素電極１０４と共通電極１２２との間に挟まれた構造を有していなくてもよい。表示部１は、並置された２つの電極の上に荷電粒子層が形成されたものであってもよい。この場合、電圧の印加により、荷電粒子を左右に移動させたり、凝集または拡散させたり、局所的に移動させたりして、荷電粒子層の光学状態が変更される。
また、表示部１は、電源線駆動回路１７を有していなくてもよい。この場合、コントローラー２が、電源線１８に電圧を直接印加する。
実施形態では単一のトランジスター１３２がスイッチング回路を構成する例を説明した。スイッチング回路は、画素１３の各々に設けられ、メモリー回路１３６の第１出力端子に接続された制御入力端子、電源線１８に接続された入力端子、および画素電極１０４に接続された出力端子を有し、制御入力端子に供給される信号に応じて入力端子と出力端子との導通状態を制御する回路である。制御入力端子に供給される信号に応じて入力端子と出力端子との導通状態を制御する回路であれば、図５で示したトランジスター１３２以外に、どのような回路が用いられてもよい。
【符号の説明】
【０１５９】
１…表示部、２…コントローラー、３…ＣＰＵ、４…ＶＲＡＭ、５…ＲＡＭ、６…ＲＯＭ、８…記憶部、９…操作部、１１…走査線、１２…データ線、１３…画素、１４…表示領域、１５…走査線駆動回路、１６…データ線駆動回路、１７…電源線駆動回路、１８…電源線、２１…出力部、２２…制御部、２３…判断部、１００…第１基板、１０１…基板、１０２…接着層、１０３…回路層、１０４…画素電極、１１０…電気泳動層、１１１…マイクロカプセル、１１２…バインダー、１２０…第２基板、１２１…フィルム、１２２…共通電極、１３１…トランジスター、１３２…トランジスター、１３３…容量素子、１３４…トランジスター、１３５…容量素子、１７１…トランジスター、１７２…トランジスター、１７３…容量素子、１７４…容量素子、１７５…トランジスター、１７６…トランジスター、１７７…トランジスター、１７８…容量素子、１７９…トランジスター、１８１…電源線、１８２…電源線、１８３…電源線、１８４…電源線、１８５…電源線、１０００…電子機器、１３６…メモリー回路、１３６１…トランジスター、１３６２…トランジスター、１３６３…容量素子、１３６４…トランジスター、１３６５…トランジスター、１３６６…容量素子、１３６７…容量素子
【技術分野】
【０００１】
本発明は、記憶性電気光学装置を駆動する技術に関する。
【背景技術】
【０００２】
電圧印加等によりエネルギーを与え続けなくても表示を維持できる、いわゆる記憶性を有する電気光学装置が知られている。特許文献１は、１つの画素が１つのトランジスターと１つの容量素子を有する構成（以下、この構成の画素を「１Ｔ１Ｃ型画素」という）を開示している。特許文献２は、１つの画素が２つのトランジスターと１つの容量素子を有する構成（以下、この構成の画素を「２Ｔ１Ｃ型画素」という）を開示している。１Ｔ１Ｃ型画素は、共通の走査線に接続された画素群について、その走査線が選択されているときに、黒から白、および白から黒への書き替えを同時に行うことが可能である。一方、２Ｔ１Ｃ型画素は、共通の走査線に接続された画素群について、その走査線が選択されているときに、黒から白、および白から黒への書き替えのいずれか一方しか行うことができない。
【０００３】
特許文献３は、電子ペーパーの画像を更新する技術を開示している。この電子ペーパーは、表示したい画像用の画像メモリーと、現在の表示状態を示す状態メモリーとを有する。特許文献３は、画像メモリーと状態メモリーとを用いて、他の画素の現在状態にかかわらず、画素の状態を更新する技術を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５７７５号公報
【特許文献２】特開２００８−１７６３３０号公報
【特許文献３】特表２０１０−５２０４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に、２Ｔ１Ｃ型画素は、１Ｔ１Ｃ型画素より書き込みの回数が多くなり、高速の書き替えが難しいと考えられている。特許文献３の技術によっても、他の画素の状態に応じて画素の書き替えを制御することはできなかった。
本発明は、２Ｔ１Ｃ型画素において、他の画素の状態に応じて高速な書き替えを行う技術を提供する。
【課題を解決するための手段】
【０００６】
本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置の制御方法であって、前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップと、一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するステップと、前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するステップと、前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すステップとを有する電気光学装置の駆動方法を提供する。
この駆動方法によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【０００７】
好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、前記複数の画素が前記第４条件を満たすと判断された場合、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第１走査線を選択する場合と比較して、消費電力を低減することができる。
【０００８】
別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、前記複数の画素が前記第５条件を満たすと判断された場合、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第２走査線を選択する場合と比較して、消費電力を低減することができる。
【０００９】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、前記複数の画素が前記第６条件を満たすと判断された場合、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、すべての期間で第３走査線を選択する場合と比較して、消費電力を低減することができる。
【００１０】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するステップを有してもよい。
この駆動方法によれば、第４種画素については、より確実に光学状態の変更を停止させることができる。
【００１１】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加してもよい。
この駆動方法によれば、第４種画素に加え、第３種画素についても、より確実に光学状態の変更を停止させることができる。
【００１２】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加してもよい。
この駆動方法によれば、すべての画素について、より確実に光学状態の変更を停止させることができる。
【００１３】
さらに別の好ましい態様において、前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、前記複数の画素が前記第８条件を満たすと判断された場合、（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、または（５）前記一ないし全ての走査線の選択を停止するステップのいずれかを有してもよい。
この駆動方法によれば、この構成を有しない場合と比較して消費電力を低減することができる。
【００１４】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測するステップを有し、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているかが判断されてもよい。
この駆動方法によれば、画素の状態によって駆動方法が変更されても、この構成を有しない場合と比較してより正確に画素の光学状態を変更することができる。
【００１５】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素の各々について、電圧印加の目標時間を示すデータを第１記憶領域に書き込むステップと、前記複数の画素の各々について、前記計測された累積時間を示すデータを第２記憶領域に書き込むステップと、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断するステップと、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込むステップとを有し、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断されてもよい。
この駆動方法によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００１６】
さらに別の好ましい態様において、この駆動方法は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込むステップと、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込むステップとを有し、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断されてもよい。
この駆動方法によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００１７】
さらに別の好ましい態様において、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込まれてもよい。
この駆動方法によれば、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機しない構成と比較して、表示むらを抑制することができる。
【００１８】
さらに別の好ましい態様において、前記複数の走査線は、複数のブロックに区分され、前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、前記複数の電源電圧線に印加される電圧は、前記ブロック毎に切り替えられてもよい。
この駆動方法によれば、単一の電源電圧線が用いられる場合と比較して、駆動をより最適化することができる。
【００１９】
さらに別の好ましい態様において、前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、前記電源線駆動回路を制御することにより、前記複数の電源電圧線に印加される電圧が前記ブロック毎に切り替えられてもよい。
この駆動方法によれば、電源線駆動回路を有しない場合と比較して、より容易に駆動することができる。
【００２０】
さらに別の好ましい態様において、前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、前記第１電源電圧線は、前記第１方向に並んだ２つの画素群に交互に接続され、前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ２つの画素群に交互に接続され、前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加されてもよい。
この駆動方法によれば、電源電圧線が２つの画素群に交互に接続されない構成と比較して、画像のちらつきを抑制することができる。
【００２１】
さらに別の好ましい態様において、前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、前記複数の画素のうち、前記第１方向において隣接する２つの画素は、それぞれ異なる２つの走査線に接続され、前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、前記第１電源電圧線は、前記第１方向に並んだ画素群に接続され、前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ画素群に接続され、前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加されてもよい。
この駆動方法によれば、走査線が２つの画素群に交互に接続されない構成と比較して、画像のちらつきを抑制することができる。
【００２２】
また、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置に信号を出力する出力手段と、前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断する判断手段と、前記判断手段による判断結果に応じて、前記電気光学装置を制御する信号を出力するように前記出力手段を制御する制御手段とを有し、一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するための信号を出力するように前記出力手段を制御し、前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するための信号を出力するように前記出力手段を制御し、前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すための信号を出力するように前記出力手段を制御することを特徴とする制御装置を提供する。
この制御装置によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【００２３】
好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、前記複数の画素が前記第４条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第１走査線を選択する場合と比較して、消費電力を低減することができる。
【００２４】
別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、前記複数の画素が前記第５条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第２走査線を選択する場合と比較して、消費電力を低減することができる。
【００２５】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、前記複数の画素が前記第６条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての期間で第３走査線を選択する場合と比較して、消費電力を低減することができる。
【００２６】
さらに別の好ましい態様において、前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、第４種画素については、より確実に光学状態の変更を停止させることができる。
【００２７】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、第４種画素に加え、第３種画素についても、より確実に光学状態の変更を停止させることができる。
【００２８】
さらに別の好ましい態様において、前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、すべての画素について、より確実に光学状態の変更を停止させることができる。
【００２９】
さらに別の好ましい態様において、前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、前記複数の画素が前記第８条件を満たすと判断された場合、前記制御手段は、（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、または（５）前記一ないし全ての走査線の選択を停止するための信号
のいずれかを出力するように前記出力手段を制御してもよい。
この制御装置によれば、この構成を有しない場合と比較して消費電力を低減することができる。
【００３０】
さらに別の好ましい態様において、前記制御手段は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測し、前記判断手段は、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断してもよい。
この制御装置によれば、画素の状態によって駆動方法が変更されても、この構成を有しない場合と比較してより正確に画素の光学状態を変更することができる。
【００３１】
さらに別の好ましい態様において、この制御装置は、前記複数の画素の各々について、電圧印加の目標時間を示すデータを記憶する第１記憶領域と、前記複数の画素の各々について、前記計測された累積時間を示すデータを記憶する第２記憶領域とを有し、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断し、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込み、前記判断手段は、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしている判断してもよい。
この制御装置によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００３２】
さらに別の好ましい態様において、この制御装置は、前記複数の画素の各々について、電圧印加するか否かを示すフラグを記憶する第３記憶領域と、前記複数の画素の各々について、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを記憶する第４記憶領域とを有し、前記制御手段は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込み、前記制御手段は、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込み、前記判断手段は、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断してもよい。
この制御装置によれば、この構成を有しない場合と比較してより容易に条件の判断をすることができる。
【００３３】
さらに別の好ましい態様において、前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込んでもよい。
この制御装置によれば、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機しない構成と比較して、表示むらを抑制することができる。
【００３４】
さらに別の好ましい態様において、前記複数の走査線は、複数のブロックに区分され、前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、前記制御手段は、前記複数の電源電圧線に印加される電圧を前記ブロック毎に切り替えるための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、単一の電源電圧線が用いられる場合と比較して、駆動をより最適化することができる。
【００３５】
さらに別の好ましい態様において、前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、前記制御手段は、前記電源線駆動回路を制御するための信号を出力するように前記出力手段を制御してもよい。
この制御装置によれば、電源線駆動回路を有しない場合と比較して、より容易に駆動することができる。
【００３６】
さらに、本発明は、上記いずれかの制御装置と、前記制御装置から出力される前記信号により駆動される前記電気光学装置とを有する表示装置を提供する。
この表示装置によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【００３７】
さらに、本発明は、上記の表示装置を有する電子機器を提供する。
この電子機器によれば、他の画素の状態に応じた駆動を行わない場合と比較して、より高速に電気光学装置を駆動することができる。
【図面の簡単な説明】
【００３８】
【図１】一実施形態に係る電子機器１０００の外観を示す図。
【図２】電子機器１０００のハードウェア構成を示すブロック図。
【図３】表示部１の断面構造を示す模式図。
【図４】表示部１の回路構成を示す図。
【図５】画素１３の等価回路を示す図。
【図６】１Ｔ１Ｃ型画素の等価回路を示す図。
【図７】画素１３に印加される電圧の波形を示す図。
【図８】コントローラー２の機能構成を示すブロック図。
【図９】データＶＲと目標時間Ｒ１の対比処理を示すフローチャート。
【図１０】画素１３の書き替え処理を示すフローチャート。
【図１１】第１駆動パターンが適用される場合の動作例を説明する図。
【図１２】図１１の例における駆動信号を例示する図。
【図１３】第２駆動パターンが適用される場合の動作例を説明する図。
【図１４】図１３の例における駆動信号を例示する図。
【図１５】第３駆動パターンが適用される場合の動作例を説明する図。
【図１６】図１５の例における駆動信号を例示する図。
【図１７】電圧印加の途中でデータが書き替えられた動作例を説明する図。
【図１８】変形例８に係る駆動波形を例示する図。
【図１９】変形例１０に係る表示部１の回路構成を示す図。
【図２０】変形例１１に係る表示部１の回路構成を示す図。
【図２１】変形例１２に係る表示部１の回路構成を示す図。
【図２２】変形例１３に係る表示部１の回路構成を示す図。
【図２３】変形例１４に係る電源線駆動回路１７の回路構成を示す図。
【図２４】変形例１５に係る電源線駆動回路１７の回路構成を示す図。
【図２５】変形例１６に係るメモリー回路を示す図。
【図２６】変形例１７に係るメモリー回路を示す図。
【発明を実施するための形態】
【００３９】
１．構成
図１は、一実施形態に係る電子機器１０００の外観を示す図である。電子機器１０００は、画像を表示する表示装置である。この例で、電子機器１０００は、電子書籍（文書の一例）を閲覧するための装置、いわゆる電子ブックリーダーである。電子書籍は複数ページの画像を含むデータである。電子機器１０００は、電子書籍をある単位（例えば１ページずつ）で表示部１に表示する。電子書籍に含まれる複数ページのうち、表示の対象となる一のページを、「選択ページ」という。選択ページは、ユーザーによるボタン９Ａ〜９Ｆの操作に応じて変更される。すなわち、ユーザーは、ボタン９Ａ〜９Ｆの操作により、電子書籍のページをめくること（ページ送りまたはページ戻し）ができる。
【００４０】
図２は、電子機器１０００のハードウェア構成を示すブロック図である。電子機器１０００は、表示部１と、コントローラー２（制御装置の一例）と、ＣＰＵ（Central Processing Unit）３と、ＶＲＡＭ（Video Random Access Memory）４と、ＲＡＭ（Random Access Memory）５と、ＲＯＭ（Read Only Memory）６と、記憶部８と、操作部９と、バスＢＵＳとを有する。表示部１は、画像を表示する表示素子を含むディスプレイパネルを有する。この例で、表示素子は、電圧の印加等によりエネルギーを与えなくても表示を保持するメモリー性の表示素子として、電気泳動粒子を用いた表示素子を有する。この表示素子により、表示部１は、モノクロ複数階調（この例では白黒２階調）の像を表示する。コントローラー２は、表示部１を制御する。ＣＰＵ３は、電子機器１０００の各部を制御する処理装置（プロセッサー）である。ＣＰＵ３は、ＲＡＭ５をワークエリアとして、ＲＯＭ６または記憶部８に記憶されたプログラムを実行する。ＶＲＡＭ４は、表示部１に表示させる画像を示す画像データを記憶するメモリーである。ＲＡＭ５は、データを記憶するメモリーである。記憶部８は、電子書籍のデータ（書籍データ）を記憶する不揮発性のメモリーである。記憶部８は、複数の電子書籍のデータを記憶することができる。操作部９は、ユーザーの指示を入力するための入力装置であり、例えば、タッチスクリーン、キーパッド、またはボタンを含む。図１に示したボタン９Ａ〜９Ｆは、操作部９の具体例の一つである。バスＢＵＳは、構成要素間でデータまたは信号を伝送する伝送路である。
【００４１】
図３は、表示部１の断面構造を示す模式図である。表示部１は、第１基板１００と、電気泳動層１１０と、第２基板１２０とを有する。第１基板１００および第２基板１２０は、電気泳動層１１０を挟持するための基板である。
【００４２】
第１基板１００は、基板１０１と、接着層１０２と、回路層１０３とを有する。基板１０１は、絶縁性及び可撓性を有する材料、例えばポリカーボネートで形成されている。基板１０１は、軽量性、可撓性、弾性及び絶縁性を有するものであれば、ポリカーボネート以外の樹脂材料により形成されてもよい。別の例で、基板１０１は、可撓性を有しないガラスにより形成されていてもよい。接着層１０２は、基板１０１と回路層１０３とを接着する層である。回路層１０３は、電気泳動層１１０を駆動するための回路を有する層である。回路層１０３は、画素電極１０４を有する。
【００４３】
電気泳動層１１０は、マイクロカプセル１１１と、バインダー１１２とを有する。マイクロカプセル１１１は、バインダー１１２によって固定されている。バインダー１１２としては、マイクロカプセル１１１との親和性が良好で電極との密着性が優れ、かつ絶縁性を有する材料が用いられる。マイクロカプセル１１１は、内部に分散媒および電気泳動粒子が格納されたカプセルである。マイクロカプセル１１１は、柔軟性を有する材料、例えばアラビアゴム・ゼラチン系の化合物またはウレタン系の化合物等が用いられる。なお、マイクロカプセル１１１と画素電極１０４との間には、接着剤により形成された接着層が設けられてもよい。
【００４４】
分散媒は、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、またはカルボン酸塩である。別の例で、分散媒は、その他の油類であってもよい。また、分散媒は、これらの物質が混合されたものでもよい。さらに別の例で、分散媒には、界面活性剤などが配合されてもよい。
【００４５】
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子（高分子またはコロイド）である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル１１１内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料を含む粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料を含む粒子であり、本実施形態では負に帯電されている。
【００４６】
第２基板１２０は、フィルム１２１と、共通電極１２２とを有する。フィルム１２１は、電気泳動層１１０の封止および保護をするものである。フィルム１２１は、透明で絶縁性を有する材料、例えばポリエチレンテレフタレートにより形成される。共通電極１２２は、透明で導電性を有する材料、例えば酸化インジウムスズ（Indium Tin Oxide、ＩＴＯ）により形成される。
【００４７】
図４は、表示部１の回路構成を示す図である。表示部１は、ｍ本の走査線１１と、ｎ本のデータ線（サンプリング信号線）１２と、ｍ×ｎ個の画素１３と、走査線駆動回路１５と、データ線駆動回路１６と、電源線駆動回路１７と、電源線１８とを有する。表示領域１４は、ｍ×ｎ個の画素１３を含む。以下、第ｉ行第ｊ列の画素を特に、画素１３（ｉ，ｊ）という。画素１３内の要素についても同様である。走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７は、コントローラー２により制御される。走査線１１は、行方向（ｘ方向）に沿って配置されており、走査信号を伝達する。走査信号は、ｍ本の走査線１１の中から一の走査線１１を順次排他的に選択する信号である。データ線１２（信号線の一例）は、列方向（ｙ方向）に沿って配置されており、データ信号を伝達する。データ信号は、各画素の階調に応じた信号である。電源線１８は、画素電極１０４に印加される電圧を供給するための配線である。走査線１１、データ線１２、および電源線１８は、互いに絶縁されている。画素１３は、走査線１１およびデータ線１２の交差に対応して設けられており、データ信号に応じた階調を示す。なお、複数の走査線１１のうち第ｉ行の走査線１１を特に、第ｉ行の走査線１１という。データ線１２についても同様である。この例では、電源線１８は、すべての画素１３に共通である。
【００４８】
図５は、画素１３（ｉ，ｊ）の等価回路（画素回路）を示す図である。この例で、画素１３は、２つのトランジスターと１つの容量素子からなる、いわゆる２Ｔ１Ｃ構成を有する。画素１３は、トランジスター１３１と、トランジスター１３２と、容量素子１３３と、画素電極１０４とを有する。トランジスター１３１およびトランジスター１３２はスイッチング素子の一例であり、この例ではｎチャネル型のＴＦＴ（Thin Film Transistor）である。トランジスター１３１のゲートおよびソースは、第ｉ行の走査線１１および第ｊ列のデータ線１２に接続されている。トランジスター１３１のドレインは、トランジスター１３２のゲートに接続されている。また、トランジスター１３１のドレインは、容量素子１３３の一端に接続されている。容量素子１３３の他端は接地されている。トランジスター１３２のソースおよびドレインは、電源線１８および画素電極１０４に接続されている。電気泳動層１１０は、画素電極１０４および共通電極１２２に挟まれている。共通電極１２２は接地されている。トランジスター１３１および容量素子１３３は、メモリー回路１３６を構成している。メモリー回路１３６は、走査線１１に接続された第１入力端子（トランジスター１３１のゲート）、データ線１２に接続された第２入力端子（トランジスター１３１のソース）、および第１出力端子（トランジスター１３１のドレイン）を有する。メモリー回路１３６は、対応する走査線１１が選択されているときにデータ線１２に印加された電圧を、容量素子１３３により保持する。２Ｔ１Ｃ型画素の動作を説明する前に、１つのトランジスターと１つの容量素子からなる、いわゆる１Ｔ１Ｃ型画素の動作を説明する。
【００４９】
図６は、１Ｔ１Ｃ型画素の等価回路を示す図である。この例で、画素１３は、トランジスター１３４と、容量素子１３５と、画素電極１０４とを有する。トランジスター１３４のゲート、ソース、およびドレインは、第ｉ行の走査線１１、第ｊ列のデータ線１２、および画素電極１０４に接続されている。また、トランジスター１３４のドレイン（すなわち、画素電極１０４）には、容量素子１３５の一端が接続されている。容量素子１３５の他端は接地されている。電気泳動層１１０は、画素電極１０４および共通電極１２２に挟まれている。共通電極１２２は接地されている。
【００５０】
１Ｔ１Ｃ型画素は、以下のように駆動される。走査線駆動回路１５は、複数の走査線１１の中から一の走査線１１を順次排他的に選択する走査信号を、走査線１１に供給する。データ線駆動回路１６は、選択されている走査線１１に対応する画素の階調値に対応するデータ電圧Ｖｄを、データ線１２に印加する。走査信号は、選択する走査線１１に対してはＨ（High）レベルの電圧ＶＨを、選択されていない走査線１１に対してはＬ（Low）レベルの電圧ＶＬを印加するための信号である。電圧ＶＨは、トランジスター１３１をオン状態にするしきい値電圧よりも高い電圧である。電圧ＶＬは、トランジスター１３１をオン状態にするしきい値電圧よりも低い電圧である。以下、第ｉ行の走査線１１に電圧ＶＨを印加することを「第ｉ行の走査線１１を選択する」という。また、第ｉ行の走査線１１に電圧ＶＬを印加することを「第ｉ行の走査線１１を選択しない」という。さらに、第ｉ行の走査線１１に電圧ＶＨを印加した後で電圧ＶＬを印加することを、「第ｉ行の走査線１１の選択を終了する」という。また、電圧ＶＨを示す信号を「選択信号」といい、電圧ＶＬを示す信号を「非選択信号」という。選択信号がゲートに入力されると、トランジスター１３４はオン状態になる。複数の走査線１１が継続的に走査されている場合において、ある走査線１１が選択されてから、次にその走査線１１が再び選択されるまでの期間を「フレーム」という。
【００５１】
トランジスター１３４がオン状態になると、データ線１２に印加されているデータ電圧Ｖｄが、画素電極１０４に印加される。さらに、容量素子１３５は、データ線１２に印加されている電圧により充電される。選択信号は一定時間経過後に非選択信号に変化し、トランジスター１３４はオフ状態になる。トランジスター１３４がオフ状態になると、データ線１２と画素電極１０４とは絶縁されるが、容量素子１３５に蓄積されているエネルギー（電荷）により、荷電粒子が移動し、電気泳動層１１０の光学状態が変化する。光学状態の変化に伴い容量素子１３５はエネルギーを放出する。すなわち、容量素子１３５に蓄積されたエネルギーは徐々に減少する。
【００５２】
ここで、画素１３の「光学状態」とは、画素１３の明度（明るさ）、彩度、または色相をいう。以下、電気泳動素子において荷電粒子の移動により変化する反射率を、画素１３の光学状態の例として説明する。表示部１は、反射率の変化により、黒または白の２階調表示をする。
【００５３】
電気泳動層１１０には、データ電圧Ｖｄが印加される。例えばＶｄ＝Ｖｂ（＞０）の場合、電気泳動層１１０には、共通電極１２２を基準として正極性の電圧が印加される。あるいは、Ｖｄ＝Ｖｗ（＜０）場合、電気泳動層１１０には、共通電極１２２を基準として負極性の電圧が印加される。すなわち、あるフレームにおいて、正極性の電圧が印加される画素と負極性の電圧が印加される画素とを混在させることが可能である。
【００５４】
図７（Ａ）は、１Ｔ１Ｃ型の画素１３に印加される電圧の波形を示す模式図である。単一の画素１３には、１フレームの期間ｔｆの１／ｍ程度の時間、選択信号が入力される。このときのデータ電圧ＶｄがＶｄ＝Ｖｂの場合、トランジスター１３４がオン状態になったときに電圧Ｖｂが印加され、トランジスター１３４がオフ状態になった後、容量素子１３５の放電に伴って電圧が徐々に低下、すなわち減衰する。電圧低下の時定数は、容量素子１３５の容量値に依存している。すなわち、電気泳動層１１０により大きなエネルギーを供給するためには、容量素子１３５のサイズを大きくする必要がある。多くの場合、電気泳動層１１０の光学状態を所望の状態に変化させるのに十分なエネルギーを、単一フレームのデータ電圧の印加で容量素子１３５に蓄積することは難しい。したがって、連続した複数フレームのデータ電圧の印加により容量素子１３５へ繰り返し充電を行わなければならないという問題がある。また、このときデータ電圧は、各画素１３の階調値に応じて変化する。したがって、選択される走査線１１が切り替わるたびにデータ線１２に印加される電圧が変化する可能性がある。データ線１２は寄生容量を有しているので、電圧が変化すると電力を消費してしまうという問題もある。
【００５５】
再び図５を参照して、２Ｔ１Ｃ型画素の動作を説明する。２Ｔ１Ｃ型画素の駆動においては、階調を白（第２光学状態の一例）から黒（第１光学状態の一例）に変化させるフレーム（以下、「黒フレーム」という）と、階調を黒から白に変化させるフレーム（以下、「白フレーム」という）とは区別されている。走査線駆動回路１５は、複数の走査線１１の中から一の走査線１１を順次排他的に選択する走査信号を、走査線１１に供給する。データ線駆動回路１６は、選択されている走査線１１に対応する画素１３の階調値に対応するサンプリング信号Ｓを、データ線１２に印加する。サンプリング信号Ｓは、黒フレームにおいては、階調を白から黒に変化させる画素１３（第１種画素の一例。以下「黒書き込み画素」という）に対しては電圧ＶＨとなり、階調を黒から白に変化させる画素１３（第２種画素の一例。以下「白書き込み画素」）および階調を変化させない画素１３（第３種画素の一例）に対しては電圧ＶＬとなる信号である。白フレームにおいては、サンプリング信号Ｓは、白書き込み画素に対しては電圧ＶＨとなり、黒書き込み画素および階調を変化させない画素１３に対しては電圧ＶＬとなる信号である。例えば、黒フレームの、黒書き込み画素においては、トランジスター１３１がオン状態になり、電圧ＶＨがトランジスター１３２のゲートに入力される。このとき、容量素子１３３には、電圧ＶＨに応じた電荷が蓄積される。選択信号は一定時間経過後に非選択信号に変化し、トランジスター１３１はオフ状態になる。トランジスター１３１がオフ状態になると、データ線１２とトランジスター１３２のゲートとは絶縁されるが、容量素子１３３に蓄積されている電荷により、電圧ＶＨがトランジスター１３２のゲートに印加され続ける。電圧ＶＨの信号が入力されると、トランジスター１３２はオン状態になる。すなわち、白書き込み画素のトランジスター１３２は、黒フレームの間、オン状態であり続ける。このとき、電源線１８に電圧Ｖｂを印加すると、画素電極１０４に電圧Ｖｂが印加される。
【００５６】
図７（Ｂ）は、２Ｔ１Ｃ型の画素１３に印加される電圧の波形を示す模式図である。単一の画素１３には、１フレームの期間ｔｆの１／ｍ程度の時間、選択信号が印加される。電圧ＶＨは、容量素子１３３により保持されるので、走査信号が非選択信号になった後も、トランジスター１３２はオン状態であり続ける。このとき電源線１８の電圧ＶｅｐがＶｅｐ＝Ｖｂである場合、黒フレームの間は、電圧Ｖｂが画素１３に印加され続ける。図７（Ｂ）は黒フレームと白フレームとを１フレームずつ交互に繰り返す例を示している。白フレームにおいて、黒書き込み画素のトランジスター１３１がオン状態になったとき、トランジスター１３２のゲートには電圧ＶＬが入力され、トランジスター１３２はオフ状態となる。白フレームにおいては、電源線１８の電圧ＶｅｐがＶｅｐ＝Ｖｗとなっても、黒書き込み画素の光学状態は変化しない。１Ｔ１Ｃ型画素と異なり、２Ｔ１Ｃ型画素においては、画素１３に印加される電圧は減衰しない。電源線１８から供給される電気エネルギーで電気泳動層１１０の光学状態が変化するので、所望の状態になるのに十分な時間が経過したところでトランジスター１３２をオフ状態に切り替えればよい。原理的には、黒フレームおよび白フレームを１回ずつ、計２回の書き替えで画素１３を所望の光学状態にすることができる。したがって、１Ｔ１Ｃ型画素と比較して、データ線１２における電圧の切り替わり回数を減らすことができる。すなわち、消費電力を低減することができる。
【００５７】
また、２Ｔ１Ｃ型画素においては電源線１８から電気エネルギーが供給され続けるので、１Ｔ１Ｃ型画素と比較すると、電気泳動層１１０の光学応答が速くなる。容量素子１３３は、トランジスター１３２をオン状態にする程度の電圧を保持できれば十分であり、１Ｔ１Ｃ型画素の容量素子１３５よりもサイズを小さくすることができる。トランジスター１３２のゲートの寄生容量を容量素子１３３として用いることができる場合もある。
【００５８】
２Ｔ１Ｃ型画素は上記の特長を有しているにもかかわらず、単一フレームにおいて黒書き込み画素と白書き込み画素とを混在させることができないことから、一般には、１Ｔ１Ｃ型画素の方が高速な書き替えが可能であると考えられている。これに対して本願の発明者らの研究によれば、電気泳動層１１０の反射率の変化は、概ね印加電圧の時間積分に依存することがわかった。この考えに立つと、図７（Ａ）および（Ｂ）の波形を比較してわかるように、２Ｔ１Ｃ型画素の方が書き替え速度が遅いと一概に言うことはできない。
【００５９】
いま、説明を簡単にするため、１Ｔ１Ｃ型画素における印加電圧の２フレーム分の時間積分と、２Ｔ１Ｃ型画素における印加電圧の１フレーム分の時間積分とが同じであり、かつ、２Ｔ１Ｃ型画素における７フレーム（７回）の電圧印加により、画素の階調が白から黒、または黒から白に変更される場合を例として説明する。この例によれば、１Ｔ１Ｃ型画素における２フレームの電圧印加による光学応答と、２Ｔ１Ｃ型画素における１フレームの電圧印加による光学応答とが同じである。例えば、白から黒に書き替える画素と黒から白に書き替える画素とが混在している場合、画素の書き替えに要する時間は、１Ｔ１Ｃ型画素と２Ｔ１Ｃ型画素とで同じ、１４フレームである。
【００６０】
本実施形態においては、以上の背景の下、２Ｔ１Ｃ型画素において、複数の駆動パターンの中から画素の状態に応じて選択された一の駆動パターンを用いて、表示部１が駆動される。具体的には、以下の（ａ）〜（ｃ）のパターンが用いられる。
（ａ）ｍ×ｎ個の画素１３が、黒書き込み画素および階調を変更しない画素のみから構成される場合、黒フレームが７回続けられる。
（ｂ）ｍ×ｎ個の画素１３が、白書き込み画素および階調を変更しない画素のみから構成される場合、白フレームが７回続けられる。
（ｃ）ｍ×ｎ個の画素１３が、黒書き込み画素および白書き込み画素の両方を含む場合、黒フレームと白フレームが交互に、合計１４回繰り返される。
この駆動方法によれば、パターン（ｃ）の場合は１Ｔ１Ｃ型画素と同じ書き替え速度であるが、パターン（ａ）および（ｂ）の場合は１Ｔ１Ｃ型画素の２倍の書き替え速度である。したがって、全体としてみれば、この駆動方法によれば、１Ｔ１Ｃ型画素よりも高速で書き替えをすることができる。
【００６１】
図８は、コントローラー２の機能構成を示すブロック図である。コントローラー２は、出力部２１と、判断部２３と、制御部２２と、レジスターＲ１と、レジスターＲ２と、レジスターＰＢと、レジスターＤと、レジスターＣ１１と、レジスターＣ０１とを有する。出力部２１は、表示部１に、走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７を制御する信号を出力する。制御部２２は、ＶＲＡＭ４に記憶されているデータに基づいて、レジスターＲ１、レジスターＲ２、レジスターＰＢ、レジスターＤ、レジスターＣ１１、またはレジスターＣ０１の値を書き替える。判断部２３は、レジスターＲ１、レジスターＲ２、レジスターＰＢ、レジスターＤ、レジスターＣ１１、またはレジスターＣ０１に記憶されているデータを用いて、ＶＲＡＭ４に記憶されている画像が、複数の駆動条件のうちどの駆動条件を満たすか判断する。また、制御部２２は、判断部２３の判断結果に応じたパターンの信号を出力するように出力部２１を制御する。レジスターＲ１は、ＶＲＡＭ４に記憶されている画像に相当する階調にするための電圧の印加時間の目標値（目標時間Ｒ１）を記憶する記憶領域である。レジスターＲ２は、電圧の印加時間の累積値（累積時間Ｒ２）を記憶する記憶領域である。この例では、１フレームあたりの電圧印加の時間は一定である。したがって、電圧が印加されたフレームの数が目標時間Ｒ１および累積時間Ｒ２として用いられる。レジスターＰＢは、フラグＢおよびフラグＰを記憶する記憶領域である。レジスターＲ１、レジスターＲ２、およびレジスターＰＢは、ｍ×ｎ個の画素１３に対応するｍ×ｎ個の記憶領域を有する。すなわち、レジスターＲ１、レジスターＲ２、およびレジスターＰＢは、それぞれ、すべての画素１３と一対一に対応している。フラグＢ（Busy）は、電圧印加の有無を示すフラグである。この例で、Ｂ＝０のときはその画素に電圧印加しないことが、Ｂ＝１のときはその画素に電圧が印加されることが示される。フラグＢは、Ｒ１≠Ｒ２のときはＢ＝１に、Ｒ１＝Ｒ２のときはＢ＝０に設定される。フラグＰ（polarity）は、画素に印加される電圧の極性を示すフラグである。この例で、Ｐ＝０のときは負電圧が、Ｐ＝１のときは正電圧が印加されることが示される。フラグＰは、Ｒ１＞Ｒ２のときはＰ＝１に、Ｒ１＜Ｒ２のときはＰ＝０に設定される。Ｒ１＝Ｒ２のとき、フラグＰは定義されない。レジスターＣ１１は、ＰＢ＝１１である画素１３の数を示すカウンターＣ１１を記憶する。レジスターＣ０１は、ＰＢ＝０１である画素１３の数を示すカウンターＣ０１を記憶する。
【００６２】
複数の駆動条件は、レジスターＰＢとの関係で定義される以下の３つの条件を含む。
（１）第１駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１であるすべての画素について、Ｐ＝１である（前述のパターン（ａ）に相当）。
（２）第２駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１であるすべての画素について、Ｐ＝０である（パターン（ｂ）に相当）。
（３）第３駆動条件
Ｂ＝１である画素が少なくとも１つ存在し、かつ、Ｂ＝１である画素は、Ｐ＝０の画素とＰ＝１の画素の両方を含む（パターン（ｃ）に相当）。
【００６３】
レジスターＤは、フラグＤを記憶する記憶領域である。フラグＤは、適用される駆動パターンを示す２ビットのフラグである。フラグＤは、すべての画素に共通して１つ設けられる。この例で、第１駆動条件が満たされたときは第１駆動パターンが、第２駆動条件が満たされたときは第２駆動パターンが、第３駆動条件が満たされたときは第３駆動パターンが、それぞれ適用される。第１駆動パターンが適用されるときはＤ＝０１であり、第２駆動パターンが適用されるときはＤ＝００であり、第３駆動パターンが適用されるときはＤ＝１Ｘである。黒フレームにおいてはＸ＝１、白フレームにおいてはＸ＝０である。すなわち、フラグＤの下位ビットは印加電圧の極性を示す。
【００６４】
まとめると、コントローラー２は、画素１３の各々について、電圧印加の目標時間Ｒ１を示すデータを記憶するレジスターＲ１（第１記憶領域の一例）と、画素１３の各々について、累積時間Ｒ２を示すデータを記憶するレジスターＲ２（第２記憶領域の一例）と、画素１３の各々について、電圧印加するか否かを示すフラグＢ、並びに電圧Ｖｂ（第１電圧の一例）および電圧Ｖｗ（第２電圧の一例）のどちらを印加するかを示すフラグＰを記憶するレジスターＰＢ（第３記憶領域および第４記憶領域の一例）を有する。制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応しているか、画素１３の各々について判断する。制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応していないと判断された画素１３について、ＶＲＡＭ４に記憶されているデータと対応するデータを目標時間Ｒ１としてレジスターＲ１に書き込む。制御部２２は、ｍ行ｎ列の画素１３のうち、トランジスター１３２がオン状態になっている画素について、トランジスター１３２がオン状態である累積時間Ｒ２を計測する。制御部２２は、画素１３の各々について、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとの比較結果を用いて、フラグＢをレジスターＰＢに書き込む。制御部２２は、画素１３の各々について、その比較結果を用いて、電圧Ｖｂおよび電圧Ｖｗのどちらを印加するかを示すフラグＰをレジスターＰＢに書き込む。判断部２３は、レジスターＰＢに記憶されているフラグＢおよびＰを用いて、ｍ行ｎ列の画素１３が複数の駆動条件のうちどの駆動条件を満たしているか判断する。
【００６５】
２．動作
図９は、コントローラー２におけるデータＶＲと目標時間Ｒ１の対比処理を示すフローチャートである。ＣＰＵ３は、ＯＳ（Operating System）またはアプリケーションプログラムに従って、コントローラー２の動作とは独立したタイミングで、ＶＲＡＭ４のデータを書き替える。ＣＰＵ３がＶＲＡＭ４に記憶されているデータを書き替えると、ＣＰＵ３は、ＶＲＡＭ４の書き替えを行った旨を示す書き替え通知をコントローラー２に出力する。図９のフローは、例えば、コントローラー２がこの書き替え通知を受け取ったことを契機として開始される。図９のフローが開始される以前、例えば電子機器１０００の電源投入時に、制御部２２は、レジスターＲ１、レジスターＲ２、レジスターＰＢ、およびレジスターＤに記憶されている値を例えばゼロに初期化する。また、制御部２２は、変数ｉおよびｊをｉ＝ｊ＝１に初期化する。変数ｉおよびｊは、画素１３の行および列を指定する変数である。
【００６６】
ステップＳ１１０において、制御部２２は、データＶＲ（ｉ，ｊ）と目標時間Ｒ１（ｉ，ｊ）とが対応しているか判断する。データＶＲ（ｉ，ｊ）は、ＶＲＡＭ４に記憶されているデータのうち、第ｉ行第ｊ列の画素１３の階調値を示す。この例で、データＶＲ（ｉ，ｊ）は２値のデータである。ＶＲ（ｉ，ｊ）＝０は白を、ＶＲ（ｉ，ｊ）＝１は黒を表す。目標時間Ｒ１（ｉ，ｊ）は、レジスターＲ１に記憶されているデータのうち、画素１３（ｉ，ｊ）の目標時間を示す。この例で、目標時間Ｒ１（ｉ，ｊ）は２値のデータである。階調が黒の画素１３についてはＲ１（ｉ，ｊ）＝７であり、階調が白の画素１３についてはＲ１（ｉ，ｊ）＝０である。すなわち、ＶＲ（ｉ，ｊ）＝０の場合、Ｒ１（ｉ，ｊ）＝０であるときは両者は対応しており、Ｒ１（ｉ，ｊ）＝７であるときは両者は対応していない。同様に、ＶＲ（ｉ，ｊ）＝１の場合、Ｒ１（ｉ，ｊ）＝７であるときは両者は対応しており、Ｒ１（ｉ，ｊ）＝０であるときは両者は対応していない。両者が対応していると判断された場合（ステップＳ１１０：ＹＥＳ）、制御部２２は、処理をステップＳ１３０に移行する。両者が対応していないと判断された場合（ステップＳ１１０：ＮＯ）、制御部２２は、処理をステップＳ１２０に移行する。
【００６７】
ステップＳ１２０において、制御部２２は、レジスターＲ１にアクセスし、目標時間Ｒ１（ｉ，ｊ）の値をデータＶＲ（ｉ，ｊ）に対応した値に書き替える。例えば、ＶＲ（ｉ，ｊ）＝０の場合、Ｒ１（ｉ，ｊ）＝０に書き替えられ、ＶＲ（ｉ，ｊ）＝１の場合、Ｒ１（ｉ，ｊ）＝７に書き替えられる。
【００６８】
ステップＳ１４０において、制御部２２は、ｊ＝ｊ＋１として変数ｊの値を更新する。ステップＳ１５０において、制御部２２は、ｊ＞ｎであるか、すなわち、第ｉ行のすべての画素１３について処理が完了したか判断する。第ｉ行のすべての画素１３について処理がまだ完了していないと判断された場合（ステップＳ１５０：ＮＯ）、制御部２２は、処理をステップＳ１１０に移行する。第ｉ行のすべての画素１３について処理が完了したと判断された場合（ステップＳ１５０：ＹＥＳ）、制御部２２は、処理をステップＳ１６０に移行する。ステップＳ１６０において、制御部２２は、ｉ＝ｉ＋１として変数ｉの値を更新する。さらに、制御部２２は、変数ｊの値をｊ＝１に設定する。ステップＳ１７０において、制御部２２は、ｉ＞ｍであるか、すなわち、ｍ行ｎ列の画素１３のすべてについて処理が完了したか判断する。すべての画素１３について処理がまだ完了していないと判断された場合（ステップＳ１７０：ＮＯ）、制御部２２は、処理をステップＳ１１０に移行する。すべての画素１３について処理が完了したと判断された場合（ステップＳ１７０：ＹＥＳ）、制御部２２は、図９のフローを終了する。
【００６９】
図１０は、コントローラー２による、画素１３の書き替え処理を示すフローチャートである。図１０のフローは、例えば、ＣＰＵ３から、画面の書き替え指示が入力されたことを契機として開始される。ステップＳ２０１において、制御部２２は、変数ｓおよびｔをｓ＝ｔ＝１に初期化する。変数ｓおよびｔは、画素１３の行および列を指定する変数である。さらに、制御部２２は、カウンターＣ１１およびカウンターＣ０１の値をゼロに初期化する。
【００７０】
ステップＳ２０２において、制御部２２は、目標時間Ｒ１（ｓ，ｔ）と累積時間Ｒ２（ｓ，ｔ）とを比較する。Ｒ１（ｓ，ｔ）＞Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ａ）、制御部２２は、処理をステップＳ２０３に移行する。Ｒ１（ｓ，ｔ）＝Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ｂ）、制御部２２は、処理をステップＳ２０４に移行する。Ｒ１（ｓ，ｔ）＜Ｒ２（ｓ，ｔ）の場合（ステップＳ２０２：Ｃ）、制御部２２は、処理をステップＳ２０５に移行する。
【００７１】
ステップＳ２０３において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝１１をレジスターＰＢに書き込む。ステップＳ２０６において、制御部２２は、Ｃ１１＝Ｃ１１＋１としてカウンターＣ１１の値に１を加算する。
【００７２】
ステップＳ２０４において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝＊１をレジスターＰＢに書き込む。記号「＊」は、そのビットの値が書き替えられないこと、すなわち定義されていないことを示す。
【００７３】
ステップＳ２０５において、制御部２２は、フラグＰＢの値として、ＰＢ（ｓ，ｔ）＝０１をレジスターＰＢに書き込む。ステップＳ２０７において、制御部２２は、Ｃ０１＝Ｃ０１＋１としてカウンターＣ０１の値に１を加算する。
【００７４】
ステップＳ２０８において、制御部２２は、ｔ＝ｔ＋１として変数ｔの値を更新する。ステップＳ２０９において、制御部２２は、ｔ＞ｎであるか、すなわち、第ｓ行のすべての画素１３について処理が完了したか判断する。第ｓ行のすべての画素１３についてまだ処理が完了していないと判断された場合（ステップＳ２０９：ＮＯ）、制御部２２は、処理をステップＳ２０１に移行する。第ｓ行のすべての画素１３について処理が完了したと判断された場合（ステップＳ２０９：ＹＥＳ）、制御部２２は、処理をステップＳ２１０に移行する。
【００７５】
ステップＳ２１０において、制御部２２は、ｓ＝ｓ＋１として変数ｓの値を更新する。さらに、制御部２２は、ｔ＝１として変数ｔの値を設定する。ステップＳ２１１において、制御部２２は、ｓ＞ｍであるか、すなわち、ｍ×ｎ個の画素１３のすべてについて処理が完了したか判断する。すべての画素１３についてまだ処理が完了していないと判断された場合（ステップＳ２１１：ＮＯ）、制御部２２は、処理をステップＳ２０１に移行する。すべての画素１３について処理が完了したと判断された場合（ステップＳ２１１：ＹＥＳ）、制御部２２は、処理をステップＳ２１２に移行する。
【００７６】
ステップＳ２１２において、制御部２２は、複数の駆動条件のうち、どの駆動条件が満たされているか判断する。この例で、制御部２２は、カウンターＣ１１およびＣ０１の値を用いて判断を行う。カウンターＣ１１およびＣ０１が、Ｃ１１＞０かつＣ０１＝０である場合、すなわち、ｍ×ｎ個の画素１３が、黒書き込み画素および階調値を変更しない画素１３のみから構成される場合（ステップＳ２１２：Ａ）、制御部２２は、処理をステップＳ２１３に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＝０かつＣ０１＞０である場合、すなわち、ｍ×ｎ個の画素１３が、白書き込み画素および階調値を変更しない画素１３のみから構成される場合（ステップＳ２１２：Ｂ）、制御部２２は、処理をステップＳ２１４に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＞０かつＣ０１＞０である場合、すなわち、ｍ×ｎ個の画素１３が、黒書き込み画素および白書き込み画素の両方を含む場合（ステップＳ２１２：Ｃ）、制御部２２は、処理をステップＳ２１５に移行する。カウンターＣ１１およびＣ０１が、Ｃ１１＝０かつＣ０１＝０である場合、すなわち、ｍ×ｎ個の画素１３が、階調値を変更しない画素１３のみで構成される場合（ステップＳ２１２：Ｄ）、制御部２２は、図１０のフローを終了する。
【００７７】
ステップＳ２１３において、制御部２２は、レジスターＤの値を、Ｄ＝０１に書き替える。すなわち、制御部２２は、第１駆動パターンを適用することを決定する。
ステップＳ２１４において、制御部２２は、レジスターＤの値を、Ｄ＝００に書き替える。すなわち、制御部２２は、第２駆動パターンを適用することを決定する。
ステップＳ２１５において、制御部２２は、レジスターＤの値を、Ｄ＝１Ｘに書き替える。すなわち、制御部２２は、第３駆パターンを適用することを決定する。この例で、奇数フレームにおいてＸ＝１であり、偶数フレームにおいてＸ＝０である。
【００７８】
ステップＳ２１６において、制御部２２は、レジスターＤに記憶されているフラグＤの値に応じて、表示部１を制御する信号を出力部２１を介して出力する。
【００７９】
Ｄ＝０１の場合、出力部２１は、電圧Ｖｂ（＞０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、黒書き込み画素のトランジスター１３２をオン状態にさせ、階調を変更しない画素１３のトランジスター１３２をオフ状態にさせる信号を、データ線駆動回路１６に出力する。制御部２２は、黒書き込み画素に対応する累積時間Ｒ２の値に１を加算して、レジスターＲ２を書き替える。
【００８０】
Ｄ＝００の場合、出力部２１は、電圧Ｖｗ（＜０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、白書き込み画素のトランジスター１３２をオン状態にさせ、階調を変更しない画素１３のトランジスター１３２をオフ状態にさせる信号を、データ線駆動回路１６に出力する。制御部２２は、白書き込み画素に対応する累積時間Ｒ２の値から１を減算して、レジスターＲ２を書き替える。
【００８１】
Ｄ＝１１の場合（第１期間の一例）、出力部２１は、電圧Ｖｂ（＞０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、黒書き込み画素のトランジスター１３２をオン状態にさせ、白書き込み画素および階調を変更しない画素１３のトランジスター１３２をオフ状態にさせるための信号を、データ線駆動回路１６に出力する。制御部２２は、黒書き込み画素に対応する累積時間Ｒ２の値に１を加算して、レジスターＲ２を書き替える。
【００８２】
Ｄ＝１０の場合（第２期間の一例）、出力部２１は、電圧Ｖｗ（＜０）を電源線１８に印加するための信号を、電源線駆動回路１７に出力する。また、出力部２１は、白書き込み画素のトランジスター１３２をオン状態にさせ、黒書き込み画素および階調を変更しない画素１３のトランジスター１３２をオフ状態にさせるための信号を、データ線駆動回路１６に出力する。制御部２２は、白書き込み画素に対応する累積時間Ｒ２の値から１を減算して、レジスターＲ２を書き替える。
【００８３】
ステップＳ２１６の処理を終えると、制御部２２は、処理をステップＳ２０１に移行する。
【００８４】
図１１は、第１駆動パターンが適用される場合の動作例を説明する図である。図１１では、期間０から期間１０までの期間において、レジスターＲ１、レジスターＲ２、レジスターＰＢ、およびレジスターＤの値が示されている。また、図１１には、画素１３の光学状態Ｐが併せて示されている。この例で、光学状態Ｐは０から７までの８段階で表される。Ｐ＝０およびＰ＝７はそれぞれ白および黒に相当する。Ｐ＝１〜６は白と黒の中間状態に相当する。ここでは図面を簡単にするため、単一の画素１３についてのみ、レジスターＲ１、レジスターＲ２、レジスターＰＢ、および光学状態Ｐの値を示している。
【００８５】
期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、すべての画素１３の階調が白であり、ＶＲＡＭ４に記憶されているデータも、すべての画素の階調が白であることを示している例を用いる。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【００８６】
期間１の上段は、期間０の状態においてステップＳ２０２〜Ｓ２１５の処理が実行された場合のフラグＰＢの状態を示している。Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が白から黒に書き替えられた例（ＶＲ＝０からＶＲ＝１に書き替えられた例）が示されている。図示されていない画素１３のデータは、書き替えられていない。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝７に書き替えられる。以下の説明において、期間ｔの上段は、期間（ｔ−１）の状態においてステップＳ２０２〜Ｓ２１５の処理が実行された場合のフラグＰＢおよびフラグＤの状態を示す。期間ｔの下段は、上段に引き続き、ステップＳ２１６の処理が実行された状態を示す。
【００８７】
期間２の上段において、Ｒ１＞Ｒ２であるので（ステップＳ２０２：Ａ）、ＰＢ＝１１がレジスターＰＢに書き込まれる。すべての画素１３について処理を終えた段階で、Ｃ１１＝１かつＣ０１＝０である。したがって、第１駆動パターンが適用される（ステップＳ２１２：Ａ）。Ｄ＝０１がレジスターＤに書き込まれる（ステップＳ２１３）。
【００８８】
期間２の下段において、第１駆動条件に従って表示部１が駆動される。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。なお、電源線１８の電圧は、共通電極１２２の電位（この例では接地電位）を基準としている。次に、コントローラー２は、ｍ本の走査線１１から１本の走査線１１を順次選択する走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、Ｂ＝１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、Ｂ＝０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、Ｂ＝１である画素１３に対応する累積時間Ｒ２の値に１を加算する。加算されると、Ｒ２＝１である。Ｂ＝１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、Ｂ＝１である画素１３のトランジスター１３２はオン状態であり続ける。一方、Ｂ＝０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｂ（＞０）を印加させるための信号を、電源線駆動回路１７に出力する。Ｂ＝１である画素１３の電気泳動層１１０には、電圧Ｖｂが所定期間印加される。所定期間電圧Ｖｂが印加されると、Ｐ＝１となる。
【００８９】
期間３から７において、期間２と同様の処理が繰り返される。Ｂ＝１である画素１３について、累積時間Ｒ２が１ずつ加算され、光学状態Ｐも１段階ずつ増加する。
【００９０】
図１２は、図１１の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｂに変化される。電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｂが印加され続ける。すなわち、電気泳動層１１０に印加される電圧の波形は、電圧Ｖｂの値および期間ｔｅｐを調整することにより、制御可能である。
【００９１】
再び図１１を参照する。期間８の下段において、Ｒ２＝７となる。これは、７フレーム分の期間（７回）、所定の電圧が印加されたことを示している。Ｒ１＝Ｒ２になったので（ステップＳ２０２：Ｂ）、期間９の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる（ステップＳ２０４）。期間９の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【００９２】
図１３は、第２駆動パターンが適用される場合の動作例を説明する図である。図示されている項目は、図１１と同様である。期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、すべての画素１３の階調が黒であり、ＶＲＡＭ４に記憶されているデータも、すべての画素の階調が黒であることを示している例を用いる。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【００９３】
期間１の上段において、Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が黒から白に書き替えられた例（ＶＲ＝１からＶＲ＝０に書き替えられた例）が示されている。図示されていない画素１３のデータは、書き替えられていない。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝０に書き替えられる。
【００９４】
期間２の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる。すべての画素１３について処理を終えた段階で、Ｃ１１＝０かつＣ０１＝１である。したがって、第２駆動パターンが適用される（ステップＳ２１２：Ｂ）。Ｄ＝０１がレジスターＤに書き込まれる（ステップＳ２１４）。
【００９５】
期間２の下段において、第２駆動パターンに従って表示部１が駆動される。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、Ｂ＝１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、Ｂ＝０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、Ｂ＝１である画素１３に対応する累積時間Ｒ２の値から１を減算する。減算されると、Ｒ２＝６である。Ｂ＝１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、Ｂ＝１である画素１３のトランジスター１３２はオン状態であり続ける。一方、Ｂ＝０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｗ（＜０）を印加させるための信号を、電源線駆動回路１７に出力する。Ｂ＝１である画素１３の電気泳動層１１０には、電圧Ｖｗが所定期間印加される。所定期間電圧が印加されると、Ｐ＝６となる。
【００９６】
期間３から７において、期間２と同様の処理が繰り返される。Ｂ＝１である画素１３について、累積時間Ｒ２から１ずつ減算され、光学状態Ｐも１段階ずつ減少する。
【００９７】
図１４は、図１３の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｗに変化される。電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｗが印加され続ける。すなわち、電気泳動層１１０に印加される電圧の波形は、電圧Ｖｗの値および期間ｔｅｐを調整することにより、制御可能である。
【００９８】
再び図１３を参照する。期間８の下段において、Ｒ２＝０となる。これは、期間０から、７フレーム分の期間（７回）、電圧Ｖｗが印加されたことを示している。Ｒ１＝Ｒ２になったので、期間９の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる。期間９の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【００９９】
図１５は、第３駆動パターンが適用される場合の動作例を説明する図である。図示されている項目は、図１１および図１３と同様である。期間０は、図１０のフローが実行される前の状態に相当する。ここでは、初期状態として、階調が黒である画素１３と階調が白である画素１３とが混在しており、ＶＲＡＭ４に記憶されているデータもこれに対応している例が用いられる。図１５には階調が黒である画素１３のみが示されているが、図示されていない画素１３は、階調が白であるものを含む。この状態では、目標時間Ｒ１とデータＶＲとが対応しているので、図９のフローを実行したとしても目標時間Ｒ１の書き替えは行われない。また、Ｂ＝１である画素もないので、図１０のフローを実行したとしても表示部１の駆動は行われない。
【０１００】
期間１の上段において、Ｒ１＝Ｒ２であるので（ステップＳ２０２：Ｂ）、ＰＢ＝＊０がレジスターＰＢに書き込まれる（ステップＳ２０４）。期間１の下段は、ＣＰＵ３によりＶＲＡＭ４が書き替えられた後、ステップＳ２１６の処理が実行された状態を示している。ここでは、図示されている画素１３の階調が黒から白に書き替えられた例（ＶＲ＝１からＶＲ＝０に書き替えられた例）が示されている。図示されていない画素１３には、ＶＲＡＭ４のデータが白から黒に書き替えられたものがある。図９のフローが実行されると、目標時間Ｒ１の値が、データＶＲに応じた値に書き替えられる。この例では、Ｒ１＝０に書き替えられる。
【０１０１】
期間２の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる（ステップＳ２０５）。すべての画素１３について処理を終えた段階で、Ｃ１１＞０かつＣ０１＞０である。したがって、第３駆動パターンが適用される（ステップＳ２１２：Ｃ）。いま奇数フレーム（第１フレーム）なので、Ｄ＝１１がレジスターＤに書き込まれる（ステップＳ２１５）。
【０１０２】
期間２の下段において、第３駆動パターンに従って表示部１が駆動される。このフレームにおいて、フラグＤの下位ビットの値は１である。これは、このフレームにおいて電源線１８に電圧Ｖｂが印加されることを示している。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させる信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させる信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、ＰＢ＝１１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、ＰＢ＝０１および＊０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、ＰＢ＝１１である画素１３に対応する累積時間Ｒ２の値に１を加算する。ＰＢ＝１１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、ＰＢ＝１１である画素１３のトランジスター１３２はオン状態であり続ける。一方、ＰＢ＝０１および＊０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｂ（＞０）を印加させるための信号を、電源線駆動回路１７に出力する。ＰＢ＝１１である画素１３の電気泳動層１１０には、電圧Ｖｂが所定期間印加される。図示されている画素１３はＰＢ＝０１であり、電圧の印加は行われない。このフレームが終わったとき、期間０から変わらずＰ＝７かつＲ２＝７のままである。
【０１０３】
期間３の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、ＰＢ＝０１がレジスターＰＢに書き込まれる（ステップＳ２０５）。すべての画素１３について処理を終えた段階で、Ｃ１１＞０かつＣ０１＞０である。したがって、第３駆動パターンが適用される（ステップＳ２１２：Ｃ）。いま偶数フレーム（第２フレーム）なので、Ｄ＝１０がレジスターＤに書き込まれる（ステップＳ２１５）。
【０１０４】
期間３の下段において、第３駆動パターンに従って表示部１が駆動される。このフレームにおいて、フラグＤの下位ビットの値は０である。これは、このフレームにおいて、電源線１８に電圧Ｖｗが印加されることを示している。まず、コントローラー２は、電源線１８に０Ｖの電圧を印加させるための信号を、電源線駆動回路１７に出力する。次に、コントローラー２は、走査信号を出力させるための信号を、走査線駆動回路１５に出力する。走査線駆動回路１５は、走査線１１を１本ずつ順次選択する走査信号を、ｍ本の走査線１１に出力する。コントローラー２は、選択されている走査線１１に対応する画素１３のうち、ＰＢ＝０１である画素１３に対応するデータ線１２には電圧ＶＨの信号を出力し、ＰＢ＝１１および＊０である画素１３に対応するデータ線１２には電圧ＶＬの信号を出力するように、データ線駆動回路１６を制御する。また、このとき、コントローラー２は、ＰＢ＝０１である画素１３に対応する累積時間Ｒ２の値から１を減算する。減算されると、Ｒ２＝６となる。ＰＢ＝０１である画素１３の容量素子１３３は、対応する走査線１１が次のフレームで再度選択されるまで、電圧ＶＨを保持する。この間、ＰＢ＝０１である画素１３のトランジスター１３２はオン状態であり続ける。一方、ＰＢ＝１１および＊０である画素１３のトランジスター１３２はオフ状態であり続ける。すべての画素１３についてこの信号の印加が終わった後で、コントローラー２は、電源線１８に電圧Ｖｗ（＜０）を印加させる信号を、電源線駆動回路１７に出力する。ＰＢ＝０１である画素１３の電気泳動層１１０には、電圧Ｖｗが所定期間印加される。図示されている画素１３はＰＢ＝０１である。このフレームが終わったとき、Ｐ＝６となる。
【０１０５】
期間４から１５において、期間２および期間３と同様の処理が繰り返される。すなわち、Ｖｅｐ＝ＶｂであるフレームとＶｅｐ＝Ｖｗであるフレームとが交互に繰り返される。ＰＢ＝０１である画素１３については、１フレームおきに、Ｒ２から１ずつ減算され、光学状態Ｐも１段階ずつ減少する。
【０１０６】
図１６は、図１５の例における、走査信号Ｙｉ、サンプリング信号Ｓｊ、電源電圧Ｖｅｐを例示する図である。各フレームの開始時刻から走査線１１が１本ずつ順次選択され、それと同期して、サンプリング信号Ｓｊが供給される。すべての画素１３について走査が完了した後で、電源電圧Ｖｅｐは、Ｖｅｐ＝０からＶｅｐ＝Ｖｂに変化される。黒書き込み画素の電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｂが印加され続ける。次のフレームでは、電源電圧ＶｅｐはＶｅｐ＝０からＶｅｐ＝Ｖｗに変化される。白書き込み画素の電気泳動層１１０には、期間ｔｅｐの間、電圧Ｖｗが印加され続ける
【０１０７】
再び図１５を参照する。期間１５の下段において、Ｒ２＝０となる。これは、期間０から、７フレーム分の期間（７回）、電圧ｗが印加されたことを示している。Ｒ１＝Ｒ２になったので、期間１６の上段において、Ｂ＝０としてレジスターＰＢが書き替えられる。期間１６の下段以降、Ｂ＝１である画素１３が存在しないので、表示部１の駆動は行われない。
【０１０８】
図１７は、所定回数の電圧印加の途中でＶＲＡＭ４のデータが書き替えられた場合の動作例を説明する図である。ここでは、図１１と同じ初期状態を例として説明する。期間０から期間４までの処理は、図１１と同様である。この例では、期間５の下段において（より詳細には、ステップＳ２１２〜Ｓ２１５の判定が終わった後）、ＣＰＵ３がＶＲＡＭ４のデータを、ＶＲ＝１からＶＲ＝０に書き替えている。図示されていない画素１３のデータは書き替えられていない。ＶＲＡＭ４のデータが書き替えられた後、図９の処理により、目標時間Ｒ１の値が、Ｒ１＝７からＲ１＝０に書き替えられる。期間５の下段は、期間２〜４と同様に正極性電圧の印加が行われ、かつ、目標時間Ｒ１の値がＶＲＡＭ４に合わせて書き替えられた状態を示している。
【０１０９】
期間６の上段において、Ｒ１＜Ｒ２であるので（ステップＳ２０２：Ｃ）、フラグＰＢは、ＰＢ＝０１に書き替えられる（ステップＳ２０５）。すべての画素１３についてステップＳ２０２〜Ｓ２０７の処理が終わった段階で、Ｃ１１＝０かつＣ０１＞０である（ステップＳ２１２：Ｂ）。したがって、第２駆動パターンが適用され、レジスターＤの値は、Ｄ＝００に書き替えられる。
【０１１０】
期間６の下段において、第２駆動パターンに従って表示部１が駆動される。すなわち、電気泳動層１１０には電圧Ｖｗが印加され、画素１３の光学状態Ｐは１段階低下する。累積時間Ｒ２の値から１が減算される。期間７〜９において、同様に第２駆動パターンに従って表示部１が駆動される。画素１３の光学状態Ｐは１段階ずつ低下し、累積時間Ｒ２の値から１ずつが減算される。期間９の下段において、Ｒ２＝０となる。これは、期間０を基準として、電圧Ｖｂが印加された時間と電圧Ｖｗが印加された時間とが相殺されたことを示している。このとき、画素の光学状態ＰはＰ＝０である。
【０１１１】
以上で説明したように、本実施形態によれば、複数の画素１３の状態に応じて、駆動パターンが使い分けられる。複数の画素１３の状態によらず一定の駆動方法が適用される場合と比較して、コントローラー２は、全体としてはより高速に表示部１を駆動することができる。
【０１１２】
３．他の実施形態
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。
【０１１３】
３−１．変形例１
図９のフローを実行する条件に制限が加えられてもよい。例えば、制御部２２は、ＶＲＡＭ４に記憶されているデータとレジスターＲ１に記憶されているデータとが対応していないと判断された画素１３について、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとが対応してない場合、レジスターＲ２に記憶されているデータとレジスターＲ１に記憶されているデータとが対応するまで待機してから、ＶＲＡＭ４に記憶されているデータと対応するデータを目標時間Ｒ１としてレジスターＲ１に書き込んでもよい。
【０１１４】
実施形態においては、所定回数の電圧印加が継続中である場合、すなわち、フラグＢの値がＢ＝１である場合でも、レジスターＲ１が書き替えられる例を説明した。図１７においては、電圧Ｖｂを７回印加する処理のうち４回の印加が終わったところでＶＲＡＭ４のデータが書き替えられ、その後、電圧Ｖｗが４回印加される例を説明した。電気泳動層１１０における印加電圧の時間積分と光学状態との関係がほぼ線形であれば実施形態で説明した動作で問題はない。しかし、ある種の電気光学素子においては、印加電圧の時間積分と光学状態との関係が線形でない場合がある。このような電気光学素子に対して図１７で説明したように駆動すると、期間９における画素１３の光学状態Ｐ９が期間０における光学状態Ｐ０と同じではなく、例えばＰ０＝０に対してＰ９＝０．５となってしまう場合がある。すなわち、電圧印加後の白が、電圧印加前（期間０）の白とは異なったものになってしまう。これは、表示ムラを引き起こす可能性がある。
【０１１５】
このような表示ムラを低減するため、変形例１においては、所定回数の電圧印加が継続中である場合、レジスターＲ１の書き替えは行われない。すなわち、コントローラー２は、ＶＲＡＭ４の書き替えが行われた場合であっても、フラグＢの値がＢ＝１である画素が存在するときには、レジスターＲ１の書き替えを行わない。この機能は、例えば以下のように実現される。
【０１１６】
コントローラー２は、フラグＨの値を記憶するレジスターＨを有している。フラグＨは、目標時間Ｒ１とデータＶＲとを対比する処理（図９）が保留されているか否かを示すフラグである。Ｈ＝１の場合、目標時間Ｒ１とデータＶＲとを対比する処理が保留されており、Ｈ＝０の場合、目標時間Ｒ１とデータＶＲとを対比する処理が保留されていないことが示される。
【０１１７】
ＣＰＵ３からＶＲＡＭ４の書き替え通知を受け取ると、コントローラー２の制御部２２は、レジスターＣ１１およびＣ０１の値を読み出す。Ｃ１１＝０かつＣ０１＝０の場合、制御部２２は、図９のフローを実行する。Ｃ１１＞０またはＣ０１＞０の場合、制御部２２は、Ｈ＝１としてフラグＨを書き替え、図９のフローは実行しない。制御部２２は、図１０のフローにおいてＣ１１＝０かつＣ０１＝０となった場合（ステップＳ２１２：Ｄ）、レジスターＨからフラグＨを読み出す。Ｈ＝１の場合、制御部２２は、図９のフローを実行する。Ｈ＝０の場合、制御部２２は、処理を終了する。
【０１１８】
変形例１によれば、印加電圧の時間積分−光学状態の特性が線形でない電気光学素子においても、より表示ムラの少ない画像を表示することができる。また、進行中の書き替え処理が終了した後、次の書き替え処理を行うかは、最初の書き替え処理が終了したときにＶＲＡＭ４に記憶されているデータに基づいて判断される。例えば、白から黒への書き替え処理が進行中の場合において、ＶＲＡＭ４のデータが黒から、白、黒と２回書き替えが行われたときは、画素１３の最初の書き替えが終了した段階で画素１３の光学状態とＶＲＡＭ４のデータとは対応しているので、画素１３の次の書き替え処理は行われない。すなわち、画面のちらつきを低減することができる。なお、これは、印加電圧の時間積分−光学状態の特性がほぼ線形である電気光学素子に対しても有効である。
【０１１９】
３−２．変形例２
電気泳動層１１０は、２階調表示を行うものに限定されない。電気泳動層１１０は、３階調以上の多階調表示を行うものであってもよい。この場合、ＶＲＡＭ４のデータは、３階調以上の階調値を示す。目標値Ｒ１は、各階調値に応じて設定される。また、表示部１に用いられる電気光学素子は、電気泳動素子に限定されない。エレクトロクロミック素子または液晶素子など、電気泳動素子以外の電気光学素子が用いられてもよい。
【０１２０】
３−３．変形例３
累積時間Ｒ２の値を変更する処理は、実施形態で説明したものに限定されない。実施形態において、累積時間Ｒ２に加算（減算）される値は一定であった。しかし、この加算値（減算値）は、電子機器１０００の状態の関数であってもよい。電気泳動素子の場合、溶媒の中で荷電粒子が電界を受けて移動する。静止していた荷電粒子は、電圧が印加されると加速を開始し、ある時間が経つと一定の速度（終速度）で運動する。すなわち、荷電粒子の速度は、電圧の印加時間に対して一定ではない。したがって、電気光学装置１０００の状態を示す変数としては、例えば、画素１３毎の累積時間Ｒ２および目標値Ｒ１が用いられる。この場合、加算値は、目標値Ｒ１および累積時間Ｒ２を変数とする関数または参照表により定義される。また、こうして定義された加算値に、前後のフレームにおける印加電圧を考慮した修正を加えてもよい。例えば、同極性の電圧が連続して印加される場合と、ある極性の電圧が断続して印加される場合とで異なる修正が加えられてもよい。
【０１２１】
また、荷電粒子の速度すなわち電気泳動素子の光学状態の変化は、荷電粒子の移動による溶媒の流れ、または荷電粒子の分布状態の影響も受ける。例えば、溶媒の粘性抵抗は、一般的に環境温度によって変化する。したがって、表示部１の温度に応じて加算値ｔａが修正されてもよい。例えば、表示部１の温度が２０℃である場合を基準として、温度が１０℃の場合は電圧の印加時間を約１．３倍にするのが好ましいことがわかっている場合、累積時間Ｒ２に加算される時間は１ではなく、３／４が用いられる。この場合、レジスターＲ２は、小数点以下２ビットの記憶領域を有する。累積時間Ｒ２には、２進数で０．１１が加算される。
【０１２２】
別の例で、表示の書き替えがｍ行ｎ列の画素１３のすべてについて行われるのではなく、一部の行の画素１３について行われる場合がある。この場合は、ｍ本の走査線１１のうち、一部の走査線１１が繰り返し走査される。この場合の走査周期は、ｍ本の走査線１１のすべてを走査する場合と比較して短くなる。この場合、加算値を走査周期の関数としてもよい。この例によれば、全行を走査する駆動と一部の行を走査する駆動とが混在しても、加算値を走査周期の関数としない場合と比較して、より正確な光学状態を実現することができる。
【０１２３】
３−４．変形例４
第３駆動パターンにおける黒フレームと白フレームの周期は、実施形態で説明したものに限定されない。実施形態においては、黒フレームと白フレームとは、１フレームずつ交互に繰り返された。例えば、黒フレームと白フレームとは、２フレームずつ交互に繰り返されてもよい。
【０１２４】
別の例で、黒フレームと白フレームの頻度は、第３駆動パターンが適用されている期間において均一でなくてもよい。例えば、黒フレーム１回に対し白フレームが２回繰り返されてもよい。この例では、黒から白への書き替えの方が白から黒への書き替えよりも早く進行する。例えば、人間の視覚特性上、黒の感度が高いという事情があれば、このような駆動により体感上の表示速度を向上させることができる。
【０１２５】
さらに別の例で、黒フレームと白フレームとは、同じ長さでなくてもよい。例えば、白フレームが黒フレームよりも長い（負極性の電圧が印加される時間が正極性の電圧が印加される時間よりも長い）ように駆動されてもよい。この場合、加算値は印加される電圧の極性に応じてその絶対値が異なる。
【０１２６】
３−５．変形例５
第１駆動パターンまたは第２駆動パターンが複数フレームに渡って連続する場合において、ある行においてオン状態にする画素１３とオフ状態にする画素１３とが変化しないときは、その行の走査線１１の選択は行われなくてもよい。この場合、複数の駆動条件は、ｍ行ｎ列の画素１３が第１種画素および第３種画素のみから構成され、かつ、複数の走査線１１が、電圧Ｖｂの印加を新たに開始する画素および電圧Ｖｂの印加を終了する画素以外の画素のみに対応する走査線１１（以下「第１走査線」という）を含むという第４駆動条件を含む。ｍ行ｎ列の画素１３が第４駆動条件を満たすと判断された場合、制御手段２２は、そのフレームにおいて、第１走査線を選択せず、電圧Ｖｂを電源線１８に印加するための信号を出力するように出力部２１を制御する。同様に、複数の駆動条件は、ｍ行ｎ列の画素１３が第２種画素および第３種画素のみから構成され、かつ、複数の走査線１１が、電圧Ｖｗの印加を新たに開始する画素１３および電圧Ｖｗの印加を終了する画素１３以外の画素１３のみに対応する走査線１１（以下「第２走査線」という）を含むという第５駆動条件を含む。ｍ行ｎ列の画素１３が第５駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて、第２走査線を選択せず、電圧Ｖｗを電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１２７】
また、ある行の画素１３が、光学状態を変更しない画素１３のみから構成される場合、その行に対応する走査線１１は選択されてなくてもよい。この場合、複数の駆動条件は、ｍ行ｎ列の画素１３が第３種画素のみから構成され、かつ、複数の走査線１１が、そのフレームにおいて電圧Ｖｂまたは電圧Ｖｗの印加の累積時間が所定の時間になる画素１３以外の画素１３のみに対応する走査線１１（以下「第３走査線」という）を含むという第６条件を含む。ｍ行ｎ列の画素１３が前記第６条件を満たすと判断された場合、制御部２２は、そのフレームにおいて、第３走査線を選択せず、電圧Ｖｂまたは電圧Ｖｗを電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１２８】
より具体的には、コントローラー２は、前フレームと現フレームの２フレーム分のレジスターＰＢを有している。制御部２２は、ある行について、フラグＢの値が前フレームと現フレームとで同一であり、かつフラグＰの値が前フレームと現フレームとで同一である場合、その行の走査線１１には、選択信号を供給しないように、走査線駆動回路１５を制御する。例えば第１駆動パターンが連続する場合、最初のフレームでトランジスター１３２をオン状態にすれば、その後は走査線１１を選択しなくても、容量素子１３３が保持する電圧により、トランジスター１３２はオン状態であり続ける。この駆動により、毎回走査線１１を選択する場合と比較して、走査線１１およびデータ線１２の電圧変化を抑制すること、すなわち、消費電力を低減することができる。
【０１２９】
３−６．変形例６
複数の駆動条件は、電圧Ｖｂまたは電圧Ｖｗの印加の累積時間が所定の時間に達した画素１３（以下「第４種画素」という）のみに対応する走査線１１（以下「第４走査線」という）を含むという第７条件を含んでもよい。ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、第４種画素に対応するデータ線１２に電圧ＶＨを印加し、そのフレームの少なくとも一部において電気泳動層１１０の光学状態の変化を停止する電圧（例えば０Ｖ）を電源線１８に印加するための信号を出力するように出力部２１を制御する。
【０１３０】
より具体的には、所定回数の電圧印加を終了した画素１３、すなわち、光学状態の変更を停止する画素１３については、トランジスター１３２をオフ状態にする前に、画素電極１０４に０Ｖの電圧が書き込まれる。光学状態の変更を停止する画素１３とは、前フレームにおいてＢ＝１であり、現フレームにおいてＢ＝０である画素１３をいう。実施形態において、光学状態の変更を停止する画素１３は、対応する走査線１１が選択されたときにトランジスター１３２をオフ状態にすることにより、画素電極１０４と電源線１８とを切断していた。この駆動では、電気光学素子の寄生容量等の影響により、光学状態が意図せずに変化してしまう場合がある。変形例６においては、画素電極１０４と電源線１８とを切断する前に、電源線１８に０Ｖの電圧が印加される。この駆動によれば、トランジスター１３２をオフ状態にした後も電気泳動層１１０に印加される電圧は０Ｖとなり、光学状態は変更されない。
【０１３１】
３−７．変形例７
変形例６の場合において、さらに、光学状態を変更しない画素１３の電気泳動層１１０にも、０Ｖの電圧が印加されてもよい。すなわち、ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、第３種画素および第４種画素に対応するデータ線１２に電圧ＶＨを印加するための信号を出力するように出力部２１を制御する。
【０１３２】
より具体的には、光学状態を変更しない画素１３について、その画素１３に対応する走査線１１が選択されたときに、画素電極１０４に０Ｖの電圧が書き込まれる。光学状態を変更しない画素１３とは、Ｂ＝０である画素１３をいう。光学状態を変更しない画素１３において、画素電極１０４と電源線１８とは切断されているが、トランジスター１３２のリーク電流等により、電気泳動層１１０の寄生容量が充電され、このエネルギーで電気泳動層１１０の光学状態が意図しない状態に変化してしまう場合がある。変形例７においては、光学状態を変更しない画素１３についても、対応する走査線１１が選択されたときに、データ線１２に電圧ＶＨの信号が供給される。このとき、電源線１８には、０Ｖの電圧が印加される。画素電極１０４に０Ｖの電圧が書き込まれた後で、データ線１２に電圧ＶＬの信号が供給され、画素電極１０４と電源線１８とが切断される。この駆動によれば、寄生容量に蓄積されたエネルギー（電荷）は、周期的に放出される。したがって、寄生容量に蓄積されたエネルギーを周期的に放出しない構成と比較して、意図しない光学状態の変化が抑制される。
【０１３３】
３−８．変形例８
変形例７の場合において、すべての画素１３の電気泳動層１１０に、０Ｖの電圧が印加されてもよい。すなわち、ｍ行ｎ列の画素１３が第７駆動条件を満たすと判断された場合、制御部２２は、そのフレームにおいて第４走査線が選択されたときに、データ線１２の全てに電圧ＶＨを印加するための信号を出力するように出力部２１を制御する。
【０１３４】
図１８は、変形例８に係る駆動波形を例示する図である。変形例６または変形例７で説明したように、特定の画素１３についてのみ、画素電極１０４を０Ｖの電源線１８と接続した後で、電源線１８と切断する駆動は、制御が難しい場合がある。変形例８においては、すべての画素１３について、画素電極１０４を０Ｖの電源線１８と接続した後で、画素電極１０４が電源線１８と切断される。図１８は、第ｉ行の走査線１１、第１〜第３列のデータ線１２、および電源線１８に供給される信号を示している。この例で、第１〜第３列の画素は、それぞれ、最初のフレームにおいて、光学状態の変更有り、変更無し、および変更有りの画素であり、次のフレームにおいて、変更停止、変更無し、および変更有りの画素である。最初のフレームにおいて、走査信号Ｙｉは、時刻ｔ１０からｔ１２の間、電圧ＶＨとなっている。すべての画素１３について、時刻ｔ１０からｔ１１の間（ｔ１０＜ｔ１１＜ｔ１２）、電圧がＶＨとなるサンプリング信号Ｓｊが供給される。このとき、Ｖｅｐ＝０Ｖである。電気泳動層１１０の寄生容量等に蓄積されていた電荷は、放電される。時刻ｔ１１からｔ１２の間、変更無しの画素１３には、電圧ＶＬのサンプリング信号Ｓｊが供給される。すなわち、変更無しの画素１３において、画素電極１０４と電源線１８とは切断される。このとき、変更有りの画素１３には、電圧ＶＨのサンプリング信号Ｓｊが供給される。すなわち、変更有りの画素１３において、画素電極１０４と電源線１８とは接続される。時刻ｔ１２から時刻ｔ２０までの間、変更無しの画素１３において、画素電極１０４と電源線１８とは切断された状態が維持され、変更有りの画素１３において、画素電極１０４と電源線１８とは接続された状態が維持される。時刻ｔ１３から時刻ｔ２０までの間、電源線１８には、Ｖｅｐ＝Ｖｗ（＜０）である電圧が印加される。変更有りの画素１３において、電気泳動層１１０には、電圧Ｖｗが印加される。次のフレームにおける駆動も、最初のフレームと同様である。なお、変形例６および７において、光学状態が変更される画素１３（図１８の例では第３列の画素１３）について、時刻ｔ１０からｔ１１の間（および時刻ｔ２０からｔ２１の間）、サンプリング信号Ｓｊは電圧ＶＬである（図１８に破線で示されている）。
【０１３５】
３−９．変形例９
光学状態を変更する画素１３が１つも無い場合（ステップＳ２１１：Ｄ）の駆動は、実施形態で説明したものに限定されない。この場合において、ｍ×ｎ個の画素１３のすべてにおいて、画素電極１０４は、０Ｖの電源線１８に接続されてもよい。具体的に、コントローラー２は、走査線１１を１本ずつ選択する走査信号を出力するように走査線駆動回路１５を制御する。このとき、コントローラー２は、全ての画素１３に電圧ＶＨのサンプリング信号Ｓｊを供給するように、データ線駆動回路１６を制御する。さらに、コントローラー２は、電源線１８に０Ｖの電圧を印加するように、電源線駆動回路１７を制御する。この例によれば、電気泳動層１１０の寄生容量等へのエネルギー供給が抑制される。したがって、意図しない光学状態への変化を抑制することができる。画素電極１０４に一端０Ｖの電圧を書き込んでしまえば、次に駆動されるときまで電圧の印加は必要ないので、コントローラー２は電力を消費しない。
【０１３６】
まとめると、複数の駆動条件は、ｍ行ｎ列の画素１３の全てが第３種画素であるという第８駆動条件（ステップＳ２１２：Ｄに相当）を含んでもよい。ｍ行ｎ列の画素１３が第８駆動条件を満たすと判断された場合、制御部２２は、以下の（１）〜（５）のいずれかの信号を出力するように出力部２１を制御する。
（１）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＨを印加し、電源線１８に電気泳動層１１０の光学状態の変化を停止させる電圧（例えば、０Ｖ）を印加するための信号。
（２）複数の走査線１１の中から一の走査線を順次選択し、複数のデータ線１２の全てに電圧ＶＨを印加し、電源線１８への電圧の印加を停止するための信号。
（３）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＬを印加し、電源線１８に電気泳動層１１０の光学状態の変化を停止させる電圧（例えば、０Ｖ）を印加するための信号。
（４）複数の走査線１１の中から一の走査線１１を順次選択し、複数のデータ線１２の全てに電圧ＶＬを印加し、電源線１８への電圧の印加を停止するための信号。
（５）走査線１１の選択を停止するための信号。
なお走査線は必ずしも１本ずつ順次選択する必要はなく、例えば、複数本（２本ないし全て）の走査線を同時に選択してもよい。
【０１３７】
３−１０．変形例１０
図１９は、変形例１０に係る表示部１の回路構成を示す図である。実施形態において、すべての画素１３について共通の電源線１８が用いられる例を説明した。変形例１０において、表示部１は、電源線１８に代わり、電源線１８１および電源線１８２の２本の電源線を有する。電源線１８１は、奇数行の画素１３に接続されている。電源線１８２は、偶数行の画素１３に接続されている。電源駆動回路１７は、電源線１８１および電源線１８２に、それぞれ異なった電圧を印加することができる。
【０１３８】
この回路構成において、表示部１は以下のように駆動される。奇数フレームにおいて、奇数行の画素１３には電圧Ｖｗ（＜０）が印加され、偶数行の画素１３には電圧Ｖｂ（＞０）が印加される。すなわち、奇数フレームにおいて、電源線１８１には電圧Ｖｗが印加され、電源線１８２には電圧Ｖｂが印加される。偶数フレームにおいて、奇数行の画素１３には電圧Ｖｂが印加され、偶数行の画素１３には電圧Ｖｗが印加される。すなわち、偶数フレームにおいて、電源線１８１には電圧Ｖｂが印加され、電源線１８２には電圧Ｖｗが印加される。実施形態の構成では、１フレームおきに画面全体が黒の書き替えと白の書き替えとを交互に繰り返すことになり、これがちらつきとして視認される場合がある。変形例１０によれば、単一のフレームにおいて黒書き込みの画素１３と白書き込みの画素１３とが混在する。したがって、変形例１０によれば、単一フレームにおいて黒書き込みの画素１３と白書き込みの画素１３とが混在しない構成と比較して、ちらつきを低減することができる。
【０１３９】
３−１１．変形例１１
図２０は、変形例１１に係る表示部１の回路構成を示す図である。変形例１１は、変形例１０のさらなる変形である。変形例１１において、ｍ行ｎ列に配置された画素１３は１列おきに異なる電源線に接続されている。具体的には、奇数行の画素１３において、奇数列の画素１３は電源線１８２に、偶数列の画素１３は電源線１８１に、それぞれ接続されている。同様に、偶数行の画素１３において、奇数列の画素１３は電源線１８１に、偶数列の画素１３は電源線１８２に、それぞれ接続されている。
【０１４０】
この例において、ｍ行ｎ列の画素１３は、走査線１１に沿った方向（第１方向）およびデータ線１２に沿った方向（第２方向）に沿ってマトリクス状に配置されている。電源線は、電源線１８１および電源線１８２を含む。電源線１８１は、第１方向に並んだ２つの画素群（隣接する２行の画素）に交互に接続されている。電源線１８２は、電源線１８１に接続されている画素１３とは異なる、第１方向に並んだ２つの画素群に交互に接続されている。電源線１８１および電源線１８２には、それぞれ異なる電圧が印加される。
【０１４１】
この回路構成において、変形例１０と同じ信号により表示部１を駆動すると、行方向および列方向の双方において、白書き込みの画素１３または黒書き込みの画素１３が隣接しなくなる。すなわち、黒書き込みの画素１３および白書き込みの画素１３は、それぞれ市松状に配置される。これに対し、変形例１０の構成では、白書き込みの画素１３または黒書き込みの画素１３が同一行内では隣接する。したがって、変形例１１によれば、変形例１０の構成と比較して、ちらつきを低減することができる。
【０１４２】
３−１２．変形例１２
図２１は、変形例１２に係る表示部１の回路構成を示す図である。変形例１２は、変形例１０のさらなる変形である。変形例１２において、表示部１は、ｍ行ｎ列に配置された画素１３に対し、（ｍ＋１）本の走査線１１を有している。第ｉ行の画素１３のうち、奇数列の画素１３は、第ｉ行の走査線１１に接続されており、偶数列の画素１３は、第（ｉ＋１）行の走査線１１に接続されている。
【０１４３】
この例において、ｍ行ｎ列の画素のうち、第１方向において隣接する２つの画素（奇数列の画素と偶数列の画素）は、それぞれ異なる２つの走査線に接続されている。電源線１８１は、第１方向に並んだ画素群に接続されている。第２電源線は、電源線１８１に接続されている画素１３とは異なる、第１方向に並んだ画素群に接続されている。電源線１８１および電源線１８２には、それぞれ異なる電圧が印加される。
【０１４４】
この回路構成において、変形例１０と同じ信号により表示部１を駆動すると、行方向および列方向の双方において、白書き込みの画素１３または黒書き込みの画素１３が隣接しなくなる。すなわち、黒書き込みの画素１３および白書き込みの画素１３は、それぞれ市松状に配置される。したがって、変形例１２によれば、変形例１０の構成と比較して、ちらつきを低減することができる。
【０１４５】
３−１３．変形例１３
図２２は、変形例１３に係る表示部１の回路構成を示す図である。なお、図２２においては、走査線１１およびデータ線１２を省略している。変形例１３において、表示部１は、電源線１８に代わり、電源線１８３、電源線１８４、電源線１８５、および電源線１８６の４本の電源線を有する。すなわち、ｍ行の走査線１１は、複数のブロックに区分される。電源線は、複数のブロックと一対一に対応して複数設けられる。制御部２２は、複数の電源線に印加される電圧をブロック毎に切り替えるための信号を電源線駆動回路１７に出力するように出力部２１を制御する。
【０１４６】
変形例１３において、ｍ×ｎ個の画素１３は、４つのブロックに区分されている。第１ブロックは、１≦ｉ≦（ｍ／４）の範囲の画素１３（ｉ，ｊ）により構成される。第２ブロックは、（ｍ／４）＜ｉ≦（ｍ／２）の範囲の画素１３（ｉ，ｊ）により構成される。第３ブロックは、（ｍ／２）＜ｉ≦（３ｍ／４）の範囲の画素１３（ｉ，ｊ）により構成される。第４ブロックは、（３ｍ／４）＜ｉ≦ｍの範囲の画素１３（ｉ，ｊ）により構成される。第１ブロック、第２ブロック、第３ブロック、および第４ブロックに属する画素１３は、それぞれ、電源線１８３、電源線１８４、電源線１８５、および電源線１８６に接続されている。
【０１４７】
この回路構成において、駆動パターンの判断は、ブロック毎に行われる。この場合、コントローラー２は、４つのブロックのそれぞれについて、レジスターＤを有している。コントローラー２は、図１０の処理を、ブロック毎に実行する。実施形態で説明したように、すべての画素１３について共通の電源線１８を用いる構成によれば、単一行内に白書き替えの画素１３と黒書き替えの画素１３が同時に発生した場合、すべての行（すべての画素１３）について、第３駆動パターンが適用される。しかし、変形例１３によれば、あるブロック内に書き替えの画素１３と黒書き替えの画素１３が混在していなければ、そのブロックには第１駆動パターンまたは第２駆動パターンが適用される。したがって、全体としてみれば、単一の電源線１８が用いられる場合と比較して、より高速に表示部１を駆動することができる。
【０１４８】
なお、ブロックの数は４つに限定されない。また、ブロックは、隣接しない行の画素１３により構成されていてもよい。例えば、奇数行の画素１３を第１ブロックとし、偶数行の画素１３を第２ブロックとしてもよい。別の例で、表示部１は、ｍ本の電源線を有していてもよい。すなわち、１行毎に独立した電源線が設けられてもよい。電源線の数が増えるにつれ駆動パターンはより最適化される
【０１４９】
３−１４．変形例１４
図２３は、変形例１４に係る電源線駆動回路１７の回路構成を示す図である。変形例１３において、電源線の数を増やせば駆動パターンは最適化されるが、電源制御はより複雑になる。図２３は、１行毎に独立した電源線が設けられた場合の、１行分の電源線駆動回路１７の構成を示している。電源線駆動回路１７は、トランジスター１７１と、トランジスター１７２と、容量素子１７３と、容量素子１７４と、トランジスター１７５と、トランジスター１７６とを有する。さらに、電源線駆動回路１７は、選択線Ｓｅ１およびＳｅ２、並びに電源線Ｖｅｐ１およびＶｅｐ２を有する。トランジスター１７１およびトランジスター１７２のゲートは、第ｉ行の走査線１１に接続されている。トランジスター１７１およびトランジスター１７２のソースは、選択線Ｓｅ１および選択線Ｓｅ２に接続されている。トランジスター１７１およびトランジスター１７２のドレインは、トランジスター１７５およびトランジスター１７６のゲートに接続されている。トランジスター１７１のドレインには、容量素子１７３の一端が接続されている。容量素子１７３の他端は設置されている。トランジスター１７２のドレインには、容量素子１７４の員端が接続されている。容量素子１７４の他端は設置されている。トランジスター１７５およびトランジスター１７６のソースは、電源線Ｖｅｐ１およびＶｅｐ２に接続されている。トランジスター１７５およびトランジスター１７６のドレインは、第ｉ行の電源線１８に接続されている。
【０１５０】
第ｉ行の走査線１１が選択されると、トランジスター１７１およびトランジスター１７２はオン状態になる。このとき、例えば、選択線Ｓｅ１にＨレベルの信号を、選択線Ｓｅ２に電圧ＶＬを供給すると、容量素子１７３には電圧ＶＨが、容量素子１７４にはＬレベルの電圧が保持される。これらの電圧は、走査線１１の選択が終了した後も維持される。すなわち、次のフレームまでトランジスター１７５はオン状態を維持し続け、トランジスター１７６はオフ状態を維持し続ける。電源線Ｖｅｐ１およびＶｅｐ２に、電圧ＶｂおよびＶｗが印加されると、第ｉ行の電圧線１８には電圧Ｖｂが印加される。この状態は次のフレームまで維持される。同様に、トランジスター１７１およびトランジスター１７２がオン状態のとき、選択線Ｓｅ１に電圧ＶＬを、選択線Ｓｅ２にＨレベルの信号を供給すると、容量素子１７３にはＬレベルの電圧が、容量素子１７４には電圧ＶＨが保持される。電源線Ｖｅｐ１およびＶｅｐ２に、電圧ＶｂおよびＶｗが印加されると、第ｉ行の電圧線１８には電圧Ｖｗが印加される。この回路構成によれば、選択線Ｓｅ１およびＳｅ２、並びに電源線Ｖｅ１およびＶｅ２の４つの信号線を用いて、ｍ本の電源線１８を制御することができる。
【０１５１】
３−１５．変形例１５
図２４は、変形例１５に係る電源線駆動回路１７の回路構成を示す図である。変形例１５は、変形例１４のさらなる変形である。変形例１５において、電源線駆動回路１７は、図２３の構成に加え、トランジスター１７７、容量素子１７８、トランジスター１７９、および選択線Ｓｅ３を有する。トランジスター１７７のゲートおよびソースは、走査線１１および選択線Ｓｅ３に接続されている。トランジスター１７７のドレインは、トランジスター１７９のゲートに接続されている。また、トランジスター１７７のドレインには、容量素子１７８の一端が接続されている。容量素子１７８の他端は接地されている。トランジスター１７９のソースは接地されており、ドレインは電源線１８に接続されている。
【０１５２】
第ｉ行の走査線１１が選択されたとき、選択線Ｓｅ１およびＳｅ２に電圧ＶＬを、選択線Ｓｅ３にＨレベルの信号が供給されると、トランジスター１７５および１７６はオフ状態になり、トランジスター１７９はオン状態になる。トランジスター１７９がオン状態になると、電源線１８の電圧は０Ｖになる。
【０１５３】
３−１６．変形例１６
図２５は、変形例１６に係るメモリー回路を示す図である。メモリー回路１３６の構成は、実施形態で説明したものに限定されない。この例で、メモリー回路１３６は、トランジスター１３６１、トランジスター１３６２、および容量素子１３６３を有する。トランジスター１３６１のゲートおよびソースは、それぞれ、走査線１１およびデータ線１２に接続されている。トランジスター１３６１のドレインとトランジスター１３６２のソースは接続されている。容量素子１３６３の一端はトランジスター１３６２のドレインに接続されており、他端は接地されている。トランジスター１３６２のドレインは、トランジスター１３２のゲートに接続されている。この構成によれば、図５の構成と比較してトランジスターの端子間電圧が低減されるので、端子間電圧が耐圧を超えてしまう可能性が少なくなる。
【０１５４】
３−１７．変形例１７
図２６は、変形例１７に係るメモリー回路を示す図である。この例で、メモリー回路１３６は、トランジスター１３６４、トランジスター１３６５、トランジスター１３６６、トランジスター１３６７、容量素子１３６６、および容量素子１３６７を有する。トランジスター１３６４のゲートおよびソースは、それぞれ、走査線１１およびデータ線１２に接続されている。トランジスター１３６４のドレインとトランジスター１３６５のソースは接続されている。トランジスター１３６５のゲートは、次列（第ｊ＋１列）の走査線１１に接続されている。トランジスター１３６５のドレインは、トランジスター１３２のゲートに接続されている。この例で、メモリー回路１３６は、第１入力端子および第２入力端子に加え、第３入力端子（トランジスター１３６５のゲート）を有する。第ｊ列および第ｊ＋１列の走査線１１に供給される操作信号は、重複して選択信号となる期間がある。この構成によれば、図５の構成と比較して、容量素子を充電する時間を長くとることができる。
【０１５５】
３−１８．他の変形例
コントローラー２は、レジスターＲ１、Ｒ２、ＰＢ、Ｄ、Ｃ１１、およびＣ０１の一部または全部を有していなくてもよい。この場合、コントローラー２は、実施形態においてこれらのレジスターに記憶されるものとして説明されたパラメーターを、ＲＡＭ５等のメモリーに記憶する。
駆動条件の判定は、カウンターＣ１１およびＣ０１を用いずに行われてもよい。例えば、駆動条件の判定処理（ステップＳ２１２）において、レジスターＰＢを１画素ずつ走査して条件判定を行ってもよい。、
【０１５６】
図１０のフローにおいて、表示部１の駆動処理（ステップＳ２１６）は、他の処理（ステップＳ２０１〜Ｓ２１５）とは独立して実行されてもよい。例えば、ステップＳ２１６〜Ｓ２１５の処理とは別に、ＣＰＵ３からの指示に応じて、または、所定の周期で、制御部２２が表示部１の駆動処理を実行してもよい。
【０１５７】
電子機器１０００の具体例は、電子ブックリーダーに限定されない。電子機器１０００は、パーソナルコンピューター、ＰＤＡ（Personal Digital Assistant）、携帯電話、スマートフォン、タブレット端末、または携帯ゲーム機であってもよい。これらの電子機器において、図８に示される機能は、ＣＰＵ３がプログラムを実行することにより実現されてもよい。このプログラムは、磁気記録媒体（磁気テープ、磁気ディスク（ＨＤＤ（Hard Disk Drive）、ＦＤ（Flexible Disk））など）、光記録媒体（光ディスク（ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk））など）、光磁気記録媒体、半導体メモリーなどのコンピューター読取り可能な記録媒体に記憶した状態で提供されてもよい。別の例で、このプログラムは、通信回線を介して電子機器１０００にダウンロードされてもよい。こうして取得されたプログラムは、電子機器１０００にインストールされて使用される。
また、表示部１およびコントローラー２を組み合わせて表示装置として提供してもよい。
【０１５８】
表示部１の構成は、実施形態で説明したものに限定されない。例えば、表示部１は、電気泳動層１１０が画素電極１０４と共通電極１２２との間に挟まれた構造を有していなくてもよい。表示部１は、並置された２つの電極の上に荷電粒子層が形成されたものであってもよい。この場合、電圧の印加により、荷電粒子を左右に移動させたり、凝集または拡散させたり、局所的に移動させたりして、荷電粒子層の光学状態が変更される。
また、表示部１は、電源線駆動回路１７を有していなくてもよい。この場合、コントローラー２が、電源線１８に電圧を直接印加する。
実施形態では単一のトランジスター１３２がスイッチング回路を構成する例を説明した。スイッチング回路は、画素１３の各々に設けられ、メモリー回路１３６の第１出力端子に接続された制御入力端子、電源線１８に接続された入力端子、および画素電極１０４に接続された出力端子を有し、制御入力端子に供給される信号に応じて入力端子と出力端子との導通状態を制御する回路である。制御入力端子に供給される信号に応じて入力端子と出力端子との導通状態を制御する回路であれば、図５で示したトランジスター１３２以外に、どのような回路が用いられてもよい。
【符号の説明】
【０１５９】
１…表示部、２…コントローラー、３…ＣＰＵ、４…ＶＲＡＭ、５…ＲＡＭ、６…ＲＯＭ、８…記憶部、９…操作部、１１…走査線、１２…データ線、１３…画素、１４…表示領域、１５…走査線駆動回路、１６…データ線駆動回路、１７…電源線駆動回路、１８…電源線、２１…出力部、２２…制御部、２３…判断部、１００…第１基板、１０１…基板、１０２…接着層、１０３…回路層、１０４…画素電極、１１０…電気泳動層、１１１…マイクロカプセル、１１２…バインダー、１２０…第２基板、１２１…フィルム、１２２…共通電極、１３１…トランジスター、１３２…トランジスター、１３３…容量素子、１３４…トランジスター、１３５…容量素子、１７１…トランジスター、１７２…トランジスター、１７３…容量素子、１７４…容量素子、１７５…トランジスター、１７６…トランジスター、１７７…トランジスター、１７８…容量素子、１７９…トランジスター、１８１…電源線、１８２…電源線、１８３…電源線、１８４…電源線、１８５…電源線、１０００…電子機器、１３６…メモリー回路、１３６１…トランジスター、１３６２…トランジスター、１３６３…容量素子、１３６４…トランジスター、１３６５…トランジスター、１３６６…容量素子、１３６７…容量素子
【特許請求の範囲】
【請求項１】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、
前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、
前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、
前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路と
を有する電気光学装置の制御方法であって、
前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップと、
一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するステップと、
前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するステップと、
前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すステップと
を有する電気光学装置の駆動方法。
【請求項２】
前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、
前記複数の画素が前記第４条件を満たすと判断された場合、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１に記載の駆動方法。
【請求項３】
前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、
前記複数の画素が前記第５条件を満たすと判断された場合、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１または２に記載の駆動方法。
【請求項４】
前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、
前記複数の画素が前記第６条件を満たすと判断された場合、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の駆動方法。
【請求項５】
前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の駆動方法。
【請求項６】
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加する
ことを特徴とする請求項５に記載の駆動方法。
【請求項７】
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加する
ことを特徴とする請求項６に記載の駆動方法。
【請求項８】
前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、
前記複数の画素が前記第８条件を満たすと判断された場合、
（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、
（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、
（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、
（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、または
（５）前記一ないし全ての走査線の選択を停止するステップ
のいずれかを有する
ことを特徴とする請求項１ないし７のいずれか一項に記載の駆動方法。
【請求項９】
前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測するステップを有し、
前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているかが判断される
ことを特徴とする請求項１ないし８のいずれか一項に記載の駆動方法。
【請求項１０】
前記複数の画素の各々について、電圧印加の目標時間を示すデータを第１記憶領域に書き込むステップと、
前記複数の画素の各々について、前記計測された累積時間を示すデータを第２記憶領域に書き込むステップと、
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断するステップと、
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込むステップと
を有し、
前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断される
ことを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込むステップと、
前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込むステップと
を有し、
前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断される
ことを特徴とする請求項１０に記載の駆動方法。
【請求項１２】
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込まれる
ことを特徴とする請求項１０に記載の駆動方法。
【請求項１３】
前記複数の走査線は、複数のブロックに区分され、
前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、
前記複数の電源電圧線に印加される電圧は、前記ブロック毎に切り替えられる
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１４】
前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、
前記電源線駆動回路を制御することにより、前記複数の電源電圧線に印加される電圧が前記ブロック毎に切り替えられる
ことを特徴とする請求項１３に記載の駆動方法。
【請求項１５】
前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、
前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、
前記第１電源電圧線は、前記第１方向に並んだ２つの画素群に交互に接続され、
前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ２つの画素群に交互に接続され、
前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加される
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１６】
前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、
前記複数の画素のうち、前記第１方向において隣接する２つの画素は、それぞれ異なる２つの走査線に接続され、
前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、
前記第１電源電圧線は、前記第１方向に並んだ画素群に接続され、
前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ画素群に接続され、
前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加される
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１７】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置に信号を出力する出力手段と、
前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断する判断手段と、
前記判断手段による判断結果に応じて、前記電気光学装置を制御する信号を出力するように前記出力手段を制御する制御手段と
を有し、
一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するための信号を出力するように前記出力手段を制御し、
前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するための信号を出力するように前記出力手段を制御し、
前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すための信号を出力するように前記出力手段を制御する
ことを特徴とする制御装置。
【請求項１８】
前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、
前記複数の画素が前記第４条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７に記載の制御装置。
【請求項１９】
前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、
前記複数の画素が前記第５条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７または１８に記載の制御装置。
【請求項２０】
前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、
前記複数の画素が前記第６条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし１９のいずれか一項に記載の制御装置。
【請求項２１】
前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし１９のいずれか一項に記載の制御装置。
【請求項２２】
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２１に記載の制御装置。
【請求項２３】
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２２に記載の制御装置。
【請求項２４】
前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、
前記複数の画素が前記第８条件を満たすと判断された場合、前記制御手段は、
（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、
（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、
（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、
（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、または
（５）前記一ないし全ての走査線の選択を停止するための信号
のいずれかを出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし２３のいずれか一項に記載の制御装置。
【請求項２５】
前記制御手段は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測し、
前記判断手段は、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断する
ことを特徴とする請求項１７ないし２４のいずれか一項に記載の制御装置。
【請求項２６】
前記複数の画素の各々について、電圧印加の目標時間を示すデータを記憶する第１記憶領域と、
前記複数の画素の各々について、前記計測された累積時間を示すデータを記憶する第２記憶領域と
を有し、
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断し、
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込み、
前記判断手段は、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしている判断する
ことを特徴とする請求項２５に記載の制御装置。
【請求項２７】
前記複数の画素の各々について、電圧印加するか否かを示すフラグを記憶する第３記憶領域と、
前記複数の画素の各々について、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを記憶する第４記憶領域と
を有し、
前記制御手段は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込み、
前記制御手段は、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込み、
前記判断手段は、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断する
ことを特徴とする請求項２６に記載の制御装置。
【請求項２８】
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込む
ことを特徴とする請求項２６に記載の制御装置。
【請求項２９】
前記複数の走査線は、複数のブロックに区分され、
前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、
前記制御手段は、前記複数の電源電圧線に印加される電圧を前記ブロック毎に切り替えるための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし２８のいずれか一項に記載の制御装置。
【請求項３０】
前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、
前記制御手段は、前記電源線駆動回路を制御するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２９に記載の制御装置。
【請求項３１】
請求項１７ないし３０のいずれか一項に記載の制御装置と、
前記制御装置から出力される前記信号により駆動される前記電気光学装置と
を有する表示装置。
【請求項３２】
請求項３１に記載の表示装置を有する電子機器。
【請求項１】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、
前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、
前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、
前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路と
を有する電気光学装置の制御方法であって、
前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断するステップと、
一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するステップと、
前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するステップと、
前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すステップと
を有する電気光学装置の駆動方法。
【請求項２】
前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、
前記複数の画素が前記第４条件を満たすと判断された場合、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１に記載の駆動方法。
【請求項３】
前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、
前記複数の画素が前記第５条件を満たすと判断された場合、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１または２に記載の駆動方法。
【請求項４】
前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、
前記複数の画素が前記第６条件を満たすと判断された場合、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の駆動方法。
【請求項５】
前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するステップを有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の駆動方法。
【請求項６】
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加する
ことを特徴とする請求項５に記載の駆動方法。
【請求項７】
前記複数の画素が前記第７条件を満たすと判断された場合、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加する
ことを特徴とする請求項６に記載の駆動方法。
【請求項８】
前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、
前記複数の画素が前記第８条件を満たすと判断された場合、
（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、
（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、
（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するステップ、
（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するステップ、または
（５）前記一ないし全ての走査線の選択を停止するステップ
のいずれかを有する
ことを特徴とする請求項１ないし７のいずれか一項に記載の駆動方法。
【請求項９】
前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測するステップを有し、
前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているかが判断される
ことを特徴とする請求項１ないし８のいずれか一項に記載の駆動方法。
【請求項１０】
前記複数の画素の各々について、電圧印加の目標時間を示すデータを第１記憶領域に書き込むステップと、
前記複数の画素の各々について、前記計測された累積時間を示すデータを第２記憶領域に書き込むステップと、
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断するステップと、
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込むステップと
を有し、
前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断される
ことを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込むステップと、
前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込むステップと
を有し、
前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているが判断される
ことを特徴とする請求項１０に記載の駆動方法。
【請求項１２】
前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込まれる
ことを特徴とする請求項１０に記載の駆動方法。
【請求項１３】
前記複数の走査線は、複数のブロックに区分され、
前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、
前記複数の電源電圧線に印加される電圧は、前記ブロック毎に切り替えられる
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１４】
前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、
前記電源線駆動回路を制御することにより、前記複数の電源電圧線に印加される電圧が前記ブロック毎に切り替えられる
ことを特徴とする請求項１３に記載の駆動方法。
【請求項１５】
前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、
前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、
前記第１電源電圧線は、前記第１方向に並んだ２つの画素群に交互に接続され、
前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ２つの画素群に交互に接続され、
前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加される
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１６】
前記複数の画素は、前記走査線に沿った第１方向および前記信号線に沿った第２方向に沿ってマトリクス状に配置され、
前記複数の画素のうち、前記第１方向において隣接する２つの画素は、それぞれ異なる２つの走査線に接続され、
前記電源電圧線は、第１電源電圧線および第２電源電圧線を含み、
前記第１電源電圧線は、前記第１方向に並んだ画素群に接続され、
前記第２電源電圧線は、前記第１電源電圧線に接続されている画素とは異なる、前記第１方向に並んだ画素群に接続され、
前記第１電源電圧線および前記第２電源電圧線には、それぞれ異なる電圧が印加される
ことを特徴とする請求項１ないし１２のいずれか一項に記載の駆動方法。
【請求項１７】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極を介して複数の期間における第１電圧の印加が累積して第１時間行われることにより第２光学状態から第１光学状態となり、複数の期間における第２電圧の印加が累積して第２時間行われることにより第１光学状態から第２光学状態となる電気光学素子と、前記複数の画素の各々に設けられ、前記複数の走査線のうち一の走査線に接続された第１入力端子、前記複数の信号線のうち一の信号線に接続された第２入力端子、および第１出力端子を有し、前記一の走査線が選択されているときに前記信号線に印加された電圧を保持するメモリー回路と、前記複数の画素の各々に設けられ、前記第１出力端子に接続された制御入力端子、電源電圧線に接続された第３入力端子、および前記画素電極に接続された第２出力端子を有し、前記制御入力端子に供給される信号に応じて前記第３入力端子と前記第２出力端子との導通状態を制御するスイッチング回路と、前記複数の走査線のうち一の走査線を選択するための選択信号を前記複数の走査線に供給する走査線駆動回路とを有する電気光学装置に信号を出力する出力手段と、
前記複数の画素の光学状態を示すデータを記憶するメモリーに記憶されているデータに基づいて、前記複数の画素が、前記光学状態を前記第２光学状態から前記第１光学状態に変更する第１種画素および前記光学状態を変更しない第３種画素のみから構成されるという第１条件、前記光学状態を前記第１光学状態から前記第２光学状態に変更する第２種画素および前記第３種画素のみから構成されるという第２条件、並びに前記第１種画素および前記第２種画素が混在する第３条件を含むという複数の条件のうちどの条件を満たすか判断する判断手段と、
前記判断手段による判断結果に応じて、前記電気光学装置を制御する信号を出力するように前記出力手段を制御する制御手段と
を有し、
一の期間において前記複数の画素が前記第１条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加するための信号を出力するように前記出力手段を制御し、
前記一の期間において前記複数の画素が前記第２条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加するための信号を出力するように前記出力手段を制御し、
前記一の期間において前記複数の画素が前記第３条件を満たすと判断された場合、前記制御手段は、前記複数の信号線のうち前記第１種画素に対応する第１信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第１電圧を印加する第１期間と、前記複数の信号線のうち前記第２種画素に対応する第２信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記第３種画素に対応する第３信号線に前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記第２電圧を印加する第２期間とを所定の頻度で交互に繰り返すための信号を出力するように前記出力手段を制御する
ことを特徴とする制御装置。
【請求項１８】
前記複数の条件は、前記一の期間において前記複数の画素が前記第１種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第１電圧の印加を新たに開始する画素および前記第１電圧の印加を終了する画素以外の画素のみに対応する第１走査線を含むという第４条件を含み、
前記複数の画素が前記第４条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第１走査線を選択せず、前記第１電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７に記載の制御装置。
【請求項１９】
前記複数の条件は、前記一の期間において前記複数の画素が前記第２種画素および前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記第２電圧の印加を新たに開始する画素および前記第２電圧の印加を終了する画素以外の画素のみに対応する第２走査線を含むという第５条件を含み、
前記複数の画素が前記第５条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第２走査線を選択せず、前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７または１８に記載の制御装置。
【請求項２０】
前記複数の条件は、前記一の期間において前記複数の画素が前記第３種画素のみから構成され、かつ、前記複数の走査線が、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる画素以外の画素のみに対応する第３走査線を含むという第６条件を含み、
前記複数の画素が前記第６条件を満たすと判断された場合、前記制御手段は、前記一の期間において、前記第３走査線を選択せず、前記第１電圧または前記第２電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし１９のいずれか一項に記載の制御装置。
【請求項２１】
前記複数の条件は、前記一の期間において前記第１電圧または前記第２電圧の印加の累積時間が前記第１時間または前記第２時間になる第４種画素のみに対応する第４走査線を含むという第７条件を含み、
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線のうち前記第４種画素に対応する第４信号線に前記スイッチング回路をオン状態にさせる電圧を印加し、前記一の期間の少なくとも一部において前記電気光学素子の光学状態の変化を停止する電圧を前記電源電圧線に印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし１９のいずれか一項に記載の制御装置。
【請求項２２】
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記第４信号線および前記第３信号線に前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２１に記載の制御装置。
【請求項２３】
前記複数の画素が前記第７条件を満たすと判断された場合、前記制御手段は、前記一の期間において前記第４走査線が選択されたときに、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２２に記載の制御装置。
【請求項２４】
前記複数の条件は、前記複数の画素の全てが前記第３種画素であるという第８条件を含み、
前記複数の画素が前記第８条件を満たすと判断された場合、前記制御手段は、
（１）前記複数の走査線の中から一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、
（２）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオン状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、
（３）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線に前記電気光学素子の光学状態の変化を停止させる電圧を印加するための信号、
（４）前記複数の走査線の中から前記一ないし全ての走査線を順次選択し、前記複数の信号線の全てに前記スイッチング回路をオフ状態にさせる電圧を印加し、前記電源電圧線への電圧の印加を停止するための信号、または
（５）前記一ないし全ての走査線の選択を停止するための信号
のいずれかを出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし２３のいずれか一項に記載の制御装置。
【請求項２５】
前記制御手段は、前記複数の画素のうち前記スイッチング回路がオン状態になっている画素について、前記スイッチング回路がオン状態である累積時間を計測し、
前記判断手段は、前記計測された累積時間を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断する
ことを特徴とする請求項１７ないし２４のいずれか一項に記載の制御装置。
【請求項２６】
前記複数の画素の各々について、電圧印加の目標時間を示すデータを記憶する第１記憶領域と、
前記複数の画素の各々について、前記計測された累積時間を示すデータを記憶する第２記憶領域と
を有し、
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応しているか、前記複数の画素の各々について判断し、
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記メモリーに記憶されているデータと対応するデータを前記目標時間として前記第１記憶領域に書き込み、
前記判断手段は、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしている判断する
ことを特徴とする請求項２５に記載の制御装置。
【請求項２７】
前記複数の画素の各々について、電圧印加するか否かを示すフラグを記憶する第３記憶領域と、
前記複数の画素の各々について、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを記憶する第４記憶領域と
を有し、
前記制御手段は、前記複数の画素の各々について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとの比較結果を用いて、電圧印加するか否かを示すフラグを第３記憶領域に書き込み、
前記制御手段は、前記複数の画素の各々について、前記比較結果を用いて、前記第１電圧および前記第２電圧のどちらを印加するかを示すフラグを第４記憶領域に書き込み、
前記判断手段は、前記第３記憶領域および前記第４記憶領域に記憶されているフラグを用いて、前記複数の画素が前記複数の条件のうちどの条件を満たしているか判断する
ことを特徴とする請求項２６に記載の制御装置。
【請求項２８】
前記制御手段は、前記メモリーに記憶されているデータと前記第１記憶領域に記憶されているデータとが対応していないと判断された画素について、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応してない場合、前記第２記憶領域に記憶されているデータと前記第１記憶領域に記憶されているデータとが対応するまで待機してから、前記メモリーに記憶されているデータと対応するデータが前記目標時間として前記第１記憶領域に書き込む
ことを特徴とする請求項２６に記載の制御装置。
【請求項２９】
前記複数の走査線は、複数のブロックに区分され、
前記電源電圧線は、前記複数のブロックと一対一に対応して複数設けられ、
前記制御手段は、前記複数の電源電圧線に印加される電圧を前記ブロック毎に切り替えるための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項１７ないし２８のいずれか一項に記載の制御装置。
【請求項３０】
前記電気光学装置は、前記電源電圧線に印加する電圧を前記ブロック毎に切り替える電源線駆動回路を有し、
前記制御手段は、前記電源線駆動回路を制御するための信号を出力するように前記出力手段を制御する
ことを特徴とする請求項２９に記載の制御装置。
【請求項３１】
請求項１７ないし３０のいずれか一項に記載の制御装置と、
前記制御装置から出力される前記信号により駆動される前記電気光学装置と
を有する表示装置。
【請求項３２】
請求項３１に記載の表示装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−１９８４０６（Ｐ２０１２−１９８４０６Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２５９９（Ｐ２０１１−６２５９９）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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