Ｂｉ−ＣＭＯＳ構造を有する半導体装置
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＢｉ−ＣＭＯＳ構造を有する半導体装置に係わり、特に、低電圧で動作させるＢｉ−ＣＭＯＳ構造を有する半導体装置に用いて好適なものである。
【０００２】
【従来の技術】高速動作性に優れている等の理由により、Ｂｉ−ＣＭＯＳ構造を有する半導体装置が多く用いられるようになってきた。上記Ｂｉ−ＣＭＯＳ構造の回路は、バイポーラトランジスタとＣＭＯＳトランジスタとの複合によって構成されるデバイスで、例えば入出力等の周辺回路に使用されている。
【０００３】Ｂｉ−ＣＭＯＳ構造の回路には、プルダウン側に設けられたＮＰＮトランジスタのベースに、上記ＮＰＮトランジスタのベース電流を駆動するＮＭＯＳトランジスタのソースが接続された形の論理ゲート回路が多く用いられる。ところで、Ｂｉ−ＣＭＯＳ構造を有する半導体装置の最大の特徴は、従来の主流として用いられているＣＭＯＳトランジスタを用いた回路に対して、その動作速度が格段と優れている点にある。
【０００４】
【発明が解決しようとする課題】しかしながら、Ｂｉ−ＣＭＯＳ構造の回路の高速動作性が発揮されるのは、電源電圧が３Ｖ以上ある場合であり、電源電圧が３Ｖ以下に低下すると遅延が急激に大きくなり、ＣＭＯＳトランジスタを用いた回路に対する優位性が保たれなくなると一般に言われている。
【０００５】その理由は、上述のＮＰＮトランジスタが接地電位よりもＮＰＮトランジスタのＶBE（略一定）分だけ常に高い電位にあるので、電源電圧が低下した際に上記ＮＭＯＳトランジスタの電流駆動能力の低下が著しく、この結果、ＮＰＮトランジスタの能力も低下するためである。
【０００６】このような不都合を解決するために、Ｃ−Ｂｉ−Ｃ構造やＢｉ−ＮＭＯＳ構造が提案されているが、Ｃ−Ｂｉ−Ｃ構造の場合にはＰＮＰトランジスタを必要とする。しかしながら、上記ＰＮＰトランジスタは高速性を実現するのに問題があり、また、複雑なプロセスを必要とする不都合があった。一方、Ｂｉ−ＮＭＯＳ構造の場合は、プルダウン側にバイポーラトランジスタを使用するのを放棄したものであり、Ｂｉ−ＣＭＯＳ構造の回路本来の特徴を生かしているものではなかった。本発明は上述の問題点に鑑み、低い電源電圧で動作させるようになってもＣＭＯＳ構造に対するＢｉ−ＣＭＯＳ構造を有する半導体装置の高速動作性を保つことができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ構造を有する第１の半導体装置は、ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、ベース電流を供給するＭＯＳトランジスタの不純物濃度を、他のＭＯＳトランジスタの不純物濃度と異ならせることによって、各ＭＯＳトランジスタのしきい値が調整されていることを特徴としている。
【０００８】また、本発明の第２の半導体装置は、ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタに、上記ベース電流を供給するＭＯＳトランジスタのオン／オフに合わせて動作するＭＯＳトランジスタを接続させたことを特徴としている。
【０００９】
【作用】第１の半導体装置では、プルダウン用のバイポーラトランジスタにベース電流を供給するためのＭＯＳトランジスタのしきい値を、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くすることにより、最低動作電圧をその分だけ下げてＢｉ−ＣＭＯＳ構造の回路をより低い電源電圧まで高速に動作させることが可能になる。
【００１０】また、第２の半導体装置では、ベース電流を供給するためのＭＯＳトランジスタのしきい値を、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くすることにより、最低動作電圧をその分だけ下げてＢｉ−ＣＭＯＳ構造の回路をより低い電源電圧まで高速に動作させることを可能にした半導体装置において、ベース電流を供給するためのＭＯＳトランジスタのしきい値が低すぎることに起因して、バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタを通してリーク電流が流れることを防止できる。
【００１１】
【実施例】図１は、本発明の一実施例を示すＢｉ−ＣＭＯＳ構造の回路の構成図である。本実施例のＢｉ−ＣＭＯＳ構造の回路は、プルダウン側のバイポーラトランジスタＴｒ１に供給されるベース電流ＩBNは、数１に示すようになる。
【数１】
【００１２】数１において、Ｖｔｈn（−ＶBE）はＶBE分だけバックゲート効果のかかったスレッシホールドＶｔｈであり、このＶｔｈn（−ＶBE）を下げれば、その分最低動作電圧を下げることができる。このＭＯＳトランジスタは、図１中においてトランジスタＴｒ２であるが、このＭＯＳトランジスタＴｒ２のスレッシホールドＶｔｈのみ下げればよいことになる。上記ＭＯＳトランジスタのスレッシホールドＶｔｈを下げるための具体的な手段は種々あるが、例えばプロセス条件を変更することにより、所定のＭＯＳトランジスタのスレッシホールドＶｔｈのみを選択的に下げることができる。
【００１３】具体的には、スレッシホールドＶｔｈアジャストＩ2を、マスクを追加することによって他のＭＯＳトランジスタを打ち分けること等が考えられる。ところで、実際のＢｉ−ＣＭＯＳ構造の回路は図２に示すように、バイポーラトランジスタＴｒ１の蓄積時間を減少させる目的で、ＭＯＳトランジスタＴｒ３を接続しているのが一般的である。この時、ＭＯＳトランジスタＴｒ２のスレッシホールドＶｔｈが低すぎると、入力電圧が“Ｌ”でトランジスタＴｒ２がオフしている場合、トランジスタＴｒ３を通してリーク電流（図中Ｉｌｋ）が流れてしまう。
【００１４】このリーク電流Ｉｌｋは、スタンバイ電流等を増加させる要因となるので、むやみにスレッシホールドＶｔｈを下げられない。そこで、図３の回路図に示すようにトランジスタＴｒ４を設け、このトランジスタＴｒ４をチップセレクト出力ＣＳにより選択的に動作させてスタンバイ時のリーク電流を遮断するようにすれば、この不都合を解決することができる。
【００１５】次に、図４〜図６の回路図に従って本発明の第２実施例を詳述する。図４は、Ｂｉ−ＣＭＯＳインバータに本発明を適用した例を示している。図４から明らかなように、本実施例のＢｉ−ＣＭＯＳインバータはＮＭＯＳトランジスタＱ１のソースと基板とを共通に接続している。このように接続すると、ソース−基板間が逆バイアスされることがなくなるので、基板効果を無くすことができる。
【００１６】すなわち、図４に示した本実施例のＢｉ−ＣＭＯＳインバータと、図７に示す従来のＢｉ−ＣＭＯＳインバータとを比較してみる。図７のＢｉ−ＣＭＯＳインバータは、出力端子が高レベルのときに入力端子が高レベルになると、ＮＭＯＳトランジスタＱ１ａがオンしてＮＰＮトランジスタＴｒ１０にベース電流を流す。すると、ＮＰＮトランジスタＴｒ１０がオンするが、このＮＰＮトランジスタＴｒ１０の電流増幅率ｈFEは一般的に非常に大きいため、負荷容量Ｃの電荷を急速に引き抜き、出力端子は、低レベルとなる。
【００１７】一方、出力端子が低レベルのときに入力端子が低レベルになると、ＰＭＯＳトランジスタＱ２ａがオンしてＮＰＮトランジスタＴｒ２０にベース電流を流す。これにより、上記ＮＰＮトランジスタＴｒ２０がオンして負荷容量Ｃを急速に充電するので、出力端子は高レベルとなる。以上のようにしてインバータ動作が行われる。
【００１８】このような回路の欠点は、低電圧になると出力端子の高レベル→低レベルの遷移が急速に遅くなることである。何故ならば、出力端子電圧がＶｃｃで、入力端子がＶｃｃとなった瞬間のＮＭＯＳトランジスタＱ２を流れる電流Ｉdsは、数２に示すようになる。
【数２】
【００１９】したがって、ＮＰＮトランジスタＴｒ１を流れる電流はこのｈFE倍である。ここで、ＶBE＝０．７〔ｖ〕、Ｖｔｈ＝ΔＶｔｈ＝０．８〔ｖ〕として、Ｖｃｃが５ｖから３ｖに下がった場合、ドレイン−ソース電流Ｉdsの減少の割合は、数３に示すようになる。ただし、ΔＶｔｈはＮＭＯＳのソースが基板接地電位よりも高いことに起因する基板バイアス効果によるＶｔｈの実効的な増加分であり、Ｉdsの低下要因である。
【数３】
【００２０】これに対して、通常のＣＭＯＳインバータにおけるドレイン−ソース電流Ｉdsは、数４のようになる。
【数４】
したがって、この場合のドレイン−ソース電流Ｉdsは数５に示すようになる。
【数５】
【００２１】スイッチング時間は、ドレイン−ソース電流Ｉdsに反比例すると考えられるから、Ｂｉ−ＣＭＯＳトランジスタのＣＭＯＳトランジスタに対する優位性は、低い電源電圧でははっきりしなくなる（或いは逆転する）。
【００２２】これに対し、図４に示した本実施例のＢｉ−ＣＭＯＳインバータは、ソース−基板間が逆バイアスされることがなくなるので、ΔＶｔｈを０にすることができる。この場合、ＮＭＯＳトランジスタＱ１を流れる電流Ｉdsは、数６となる。
【数６】
そこで、Ｖｃｃ＝３ｖにおけるＩdsを従来例および本発明とで比較すると、数７に示すように本発明の回路が約４．６倍の高速性を実現することができる。
【数７】
【００２３】そして、ここでの図示は省略したが、図１を用いて説明した半導体装置と同様に、この半導体装置にも、ＮＰＮトランジスタＴｒ１０にベース電流を供給するために設けられたＮＭＯＳトランジスタＱ１に対して接続されている蓄積時間減少用のＭＯＳトランジスタに、リーク電流遮断用のＭＯＳトランジスタを接続させ、このトランジスタをチップセレクト出力により選択的に動作させてスタンバイ時のリーク電流を遮断することで、ＮＭＯＳトランジスタＱ１のスレッシホールドＶｔｈが低すぎることによるリーク電流を防止することができる。
【００２４】以上はＮＭＯＳトランジスタＱ１、Ｑ１ａが飽和領域であるとして説明したが、非飽和領域においても本発明の有効性は同様に発揮される。また、図５に示すＢｉ−ＣＭＯＳの２入力ナンド回路や、図６に示す２入力ノア回路等に対しても本発明は有効であり、とりわけナンドゲートの場合にはＮＭＯＳトランジスタＱ１，Ｑ２が直列に接続されるために、本発明による改善効果は非常に大きくなる。
【００２５】
【発明の効果】以上説明したように本発明における第１の半導体装置によれば、プルダウン用のバイポーラトランジスタにベース電流を供給するために設けられているＭＯＳトランジスタのしきい値を、同一チップ上に形成されている他のＭＯＳトランジスタのしきい値よりも低くするようにしたので、高速動作可能な電源電圧の値を上記しきい値の低下分だけ下げることができる。したがって、より低い電源電圧までＢｉ−ＣＭＯＳ構造の回路をＣＭＯＳ構造の回路よりも高速に動作させることができる。また、第２の半導体装置によれば、プルダウン用のバイポーラトランジスタにベース電流を供給するために設けられているＭＯＳトランジスタのしきい値を、同一チップ上に形成されている他のＭＯＳトランジスタのしきい値よりも低くすることで、より低い電源電圧までＢｉ−ＣＭＯＳ構造の回路を高速動作させることを可能にした半導体装置において、スタンバイ時のリーク電流の発生を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＢｉ−ＣＭＯＳ構造を有する半導体装置の回路図である。
【図２】Ｂｉ−ＣＭＯＳ構造のゲート回路の一般構成を示す回路図である。
【図３】スタンバイ時のリーク電流を遮断する例を示す回路図である。
【図４】Ｂｉ−ＣＭＯＳ構造のインバータの構成を示す回路図である。
【図５】Ｂｉ−ＣＭＯＳ構造のインバータの２入力ナンド回路の構成を示す回路図である。
【図６】Ｂｉ−ＣＭＯＳ構造のインバータの２入力ノア回路の構成を示す回路図である。
【図７】従来のＢｉ−ＣＭＯＳ構造のインバータの一例を示す回路図である。
【符号の説明】
Ｔｒ１ プルダウン用バイポーラトランジスタ
Ｔｒ１０ プルダウン用バイポーラトランジスタ
Ｔｒ２ 電流供給用ＭＯＳトランジスタ
Ｔｒ３ 蓄積時間減少用ＭＯＳトランジスタ
Ｔｒ４ リーク電流遮断用ＭＯＳトランジスタ
Ｑ１ 電流供給用ＭＯＳトランジスタ
Ｃ 負荷容量
ＣＳ チップセレクト出力
【０００１】
【産業上の利用分野】本発明はＢｉ−ＣＭＯＳ構造を有する半導体装置に係わり、特に、低電圧で動作させるＢｉ−ＣＭＯＳ構造を有する半導体装置に用いて好適なものである。
【０００２】
【従来の技術】高速動作性に優れている等の理由により、Ｂｉ−ＣＭＯＳ構造を有する半導体装置が多く用いられるようになってきた。上記Ｂｉ−ＣＭＯＳ構造の回路は、バイポーラトランジスタとＣＭＯＳトランジスタとの複合によって構成されるデバイスで、例えば入出力等の周辺回路に使用されている。
【０００３】Ｂｉ−ＣＭＯＳ構造の回路には、プルダウン側に設けられたＮＰＮトランジスタのベースに、上記ＮＰＮトランジスタのベース電流を駆動するＮＭＯＳトランジスタのソースが接続された形の論理ゲート回路が多く用いられる。ところで、Ｂｉ−ＣＭＯＳ構造を有する半導体装置の最大の特徴は、従来の主流として用いられているＣＭＯＳトランジスタを用いた回路に対して、その動作速度が格段と優れている点にある。
【０００４】
【発明が解決しようとする課題】しかしながら、Ｂｉ−ＣＭＯＳ構造の回路の高速動作性が発揮されるのは、電源電圧が３Ｖ以上ある場合であり、電源電圧が３Ｖ以下に低下すると遅延が急激に大きくなり、ＣＭＯＳトランジスタを用いた回路に対する優位性が保たれなくなると一般に言われている。
【０００５】その理由は、上述のＮＰＮトランジスタが接地電位よりもＮＰＮトランジスタのＶBE（略一定）分だけ常に高い電位にあるので、電源電圧が低下した際に上記ＮＭＯＳトランジスタの電流駆動能力の低下が著しく、この結果、ＮＰＮトランジスタの能力も低下するためである。
【０００６】このような不都合を解決するために、Ｃ−Ｂｉ−Ｃ構造やＢｉ−ＮＭＯＳ構造が提案されているが、Ｃ−Ｂｉ−Ｃ構造の場合にはＰＮＰトランジスタを必要とする。しかしながら、上記ＰＮＰトランジスタは高速性を実現するのに問題があり、また、複雑なプロセスを必要とする不都合があった。一方、Ｂｉ−ＮＭＯＳ構造の場合は、プルダウン側にバイポーラトランジスタを使用するのを放棄したものであり、Ｂｉ−ＣＭＯＳ構造の回路本来の特徴を生かしているものではなかった。本発明は上述の問題点に鑑み、低い電源電圧で動作させるようになってもＣＭＯＳ構造に対するＢｉ−ＣＭＯＳ構造を有する半導体装置の高速動作性を保つことができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ構造を有する第１の半導体装置は、ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、ベース電流を供給するＭＯＳトランジスタの不純物濃度を、他のＭＯＳトランジスタの不純物濃度と異ならせることによって、各ＭＯＳトランジスタのしきい値が調整されていることを特徴としている。
【０００８】また、本発明の第２の半導体装置は、ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタに、上記ベース電流を供給するＭＯＳトランジスタのオン／オフに合わせて動作するＭＯＳトランジスタを接続させたことを特徴としている。
【０００９】
【作用】第１の半導体装置では、プルダウン用のバイポーラトランジスタにベース電流を供給するためのＭＯＳトランジスタのしきい値を、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くすることにより、最低動作電圧をその分だけ下げてＢｉ−ＣＭＯＳ構造の回路をより低い電源電圧まで高速に動作させることが可能になる。
【００１０】また、第２の半導体装置では、ベース電流を供給するためのＭＯＳトランジスタのしきい値を、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くすることにより、最低動作電圧をその分だけ下げてＢｉ−ＣＭＯＳ構造の回路をより低い電源電圧まで高速に動作させることを可能にした半導体装置において、ベース電流を供給するためのＭＯＳトランジスタのしきい値が低すぎることに起因して、バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタを通してリーク電流が流れることを防止できる。
【００１１】
【実施例】図１は、本発明の一実施例を示すＢｉ−ＣＭＯＳ構造の回路の構成図である。本実施例のＢｉ−ＣＭＯＳ構造の回路は、プルダウン側のバイポーラトランジスタＴｒ１に供給されるベース電流ＩBNは、数１に示すようになる。
【数１】
【００１２】数１において、Ｖｔｈn（−ＶBE）はＶBE分だけバックゲート効果のかかったスレッシホールドＶｔｈであり、このＶｔｈn（−ＶBE）を下げれば、その分最低動作電圧を下げることができる。このＭＯＳトランジスタは、図１中においてトランジスタＴｒ２であるが、このＭＯＳトランジスタＴｒ２のスレッシホールドＶｔｈのみ下げればよいことになる。上記ＭＯＳトランジスタのスレッシホールドＶｔｈを下げるための具体的な手段は種々あるが、例えばプロセス条件を変更することにより、所定のＭＯＳトランジスタのスレッシホールドＶｔｈのみを選択的に下げることができる。
【００１３】具体的には、スレッシホールドＶｔｈアジャストＩ2を、マスクを追加することによって他のＭＯＳトランジスタを打ち分けること等が考えられる。ところで、実際のＢｉ−ＣＭＯＳ構造の回路は図２に示すように、バイポーラトランジスタＴｒ１の蓄積時間を減少させる目的で、ＭＯＳトランジスタＴｒ３を接続しているのが一般的である。この時、ＭＯＳトランジスタＴｒ２のスレッシホールドＶｔｈが低すぎると、入力電圧が“Ｌ”でトランジスタＴｒ２がオフしている場合、トランジスタＴｒ３を通してリーク電流（図中Ｉｌｋ）が流れてしまう。
【００１４】このリーク電流Ｉｌｋは、スタンバイ電流等を増加させる要因となるので、むやみにスレッシホールドＶｔｈを下げられない。そこで、図３の回路図に示すようにトランジスタＴｒ４を設け、このトランジスタＴｒ４をチップセレクト出力ＣＳにより選択的に動作させてスタンバイ時のリーク電流を遮断するようにすれば、この不都合を解決することができる。
【００１５】次に、図４〜図６の回路図に従って本発明の第２実施例を詳述する。図４は、Ｂｉ−ＣＭＯＳインバータに本発明を適用した例を示している。図４から明らかなように、本実施例のＢｉ−ＣＭＯＳインバータはＮＭＯＳトランジスタＱ１のソースと基板とを共通に接続している。このように接続すると、ソース−基板間が逆バイアスされることがなくなるので、基板効果を無くすことができる。
【００１６】すなわち、図４に示した本実施例のＢｉ−ＣＭＯＳインバータと、図７に示す従来のＢｉ−ＣＭＯＳインバータとを比較してみる。図７のＢｉ−ＣＭＯＳインバータは、出力端子が高レベルのときに入力端子が高レベルになると、ＮＭＯＳトランジスタＱ１ａがオンしてＮＰＮトランジスタＴｒ１０にベース電流を流す。すると、ＮＰＮトランジスタＴｒ１０がオンするが、このＮＰＮトランジスタＴｒ１０の電流増幅率ｈFEは一般的に非常に大きいため、負荷容量Ｃの電荷を急速に引き抜き、出力端子は、低レベルとなる。
【００１７】一方、出力端子が低レベルのときに入力端子が低レベルになると、ＰＭＯＳトランジスタＱ２ａがオンしてＮＰＮトランジスタＴｒ２０にベース電流を流す。これにより、上記ＮＰＮトランジスタＴｒ２０がオンして負荷容量Ｃを急速に充電するので、出力端子は高レベルとなる。以上のようにしてインバータ動作が行われる。
【００１８】このような回路の欠点は、低電圧になると出力端子の高レベル→低レベルの遷移が急速に遅くなることである。何故ならば、出力端子電圧がＶｃｃで、入力端子がＶｃｃとなった瞬間のＮＭＯＳトランジスタＱ２を流れる電流Ｉdsは、数２に示すようになる。
【数２】
【００１９】したがって、ＮＰＮトランジスタＴｒ１を流れる電流はこのｈFE倍である。ここで、ＶBE＝０．７〔ｖ〕、Ｖｔｈ＝ΔＶｔｈ＝０．８〔ｖ〕として、Ｖｃｃが５ｖから３ｖに下がった場合、ドレイン−ソース電流Ｉdsの減少の割合は、数３に示すようになる。ただし、ΔＶｔｈはＮＭＯＳのソースが基板接地電位よりも高いことに起因する基板バイアス効果によるＶｔｈの実効的な増加分であり、Ｉdsの低下要因である。
【数３】
【００２０】これに対して、通常のＣＭＯＳインバータにおけるドレイン−ソース電流Ｉdsは、数４のようになる。
【数４】
したがって、この場合のドレイン−ソース電流Ｉdsは数５に示すようになる。
【数５】
【００２１】スイッチング時間は、ドレイン−ソース電流Ｉdsに反比例すると考えられるから、Ｂｉ−ＣＭＯＳトランジスタのＣＭＯＳトランジスタに対する優位性は、低い電源電圧でははっきりしなくなる（或いは逆転する）。
【００２２】これに対し、図４に示した本実施例のＢｉ−ＣＭＯＳインバータは、ソース−基板間が逆バイアスされることがなくなるので、ΔＶｔｈを０にすることができる。この場合、ＮＭＯＳトランジスタＱ１を流れる電流Ｉdsは、数６となる。
【数６】
そこで、Ｖｃｃ＝３ｖにおけるＩdsを従来例および本発明とで比較すると、数７に示すように本発明の回路が約４．６倍の高速性を実現することができる。
【数７】
【００２３】そして、ここでの図示は省略したが、図１を用いて説明した半導体装置と同様に、この半導体装置にも、ＮＰＮトランジスタＴｒ１０にベース電流を供給するために設けられたＮＭＯＳトランジスタＱ１に対して接続されている蓄積時間減少用のＭＯＳトランジスタに、リーク電流遮断用のＭＯＳトランジスタを接続させ、このトランジスタをチップセレクト出力により選択的に動作させてスタンバイ時のリーク電流を遮断することで、ＮＭＯＳトランジスタＱ１のスレッシホールドＶｔｈが低すぎることによるリーク電流を防止することができる。
【００２４】以上はＮＭＯＳトランジスタＱ１、Ｑ１ａが飽和領域であるとして説明したが、非飽和領域においても本発明の有効性は同様に発揮される。また、図５に示すＢｉ−ＣＭＯＳの２入力ナンド回路や、図６に示す２入力ノア回路等に対しても本発明は有効であり、とりわけナンドゲートの場合にはＮＭＯＳトランジスタＱ１，Ｑ２が直列に接続されるために、本発明による改善効果は非常に大きくなる。
【００２５】
【発明の効果】以上説明したように本発明における第１の半導体装置によれば、プルダウン用のバイポーラトランジスタにベース電流を供給するために設けられているＭＯＳトランジスタのしきい値を、同一チップ上に形成されている他のＭＯＳトランジスタのしきい値よりも低くするようにしたので、高速動作可能な電源電圧の値を上記しきい値の低下分だけ下げることができる。したがって、より低い電源電圧までＢｉ−ＣＭＯＳ構造の回路をＣＭＯＳ構造の回路よりも高速に動作させることができる。また、第２の半導体装置によれば、プルダウン用のバイポーラトランジスタにベース電流を供給するために設けられているＭＯＳトランジスタのしきい値を、同一チップ上に形成されている他のＭＯＳトランジスタのしきい値よりも低くすることで、より低い電源電圧までＢｉ−ＣＭＯＳ構造の回路を高速動作させることを可能にした半導体装置において、スタンバイ時のリーク電流の発生を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＢｉ−ＣＭＯＳ構造を有する半導体装置の回路図である。
【図２】Ｂｉ−ＣＭＯＳ構造のゲート回路の一般構成を示す回路図である。
【図３】スタンバイ時のリーク電流を遮断する例を示す回路図である。
【図４】Ｂｉ−ＣＭＯＳ構造のインバータの構成を示す回路図である。
【図５】Ｂｉ−ＣＭＯＳ構造のインバータの２入力ナンド回路の構成を示す回路図である。
【図６】Ｂｉ−ＣＭＯＳ構造のインバータの２入力ノア回路の構成を示す回路図である。
【図７】従来のＢｉ−ＣＭＯＳ構造のインバータの一例を示す回路図である。
【符号の説明】
Ｔｒ１ プルダウン用バイポーラトランジスタ
Ｔｒ１０ プルダウン用バイポーラトランジスタ
Ｔｒ２ 電流供給用ＭＯＳトランジスタ
Ｔｒ３ 蓄積時間減少用ＭＯＳトランジスタ
Ｔｒ４ リーク電流遮断用ＭＯＳトランジスタ
Ｑ１ 電流供給用ＭＯＳトランジスタ
Ｃ 負荷容量
ＣＳ チップセレクト出力
【特許請求の範囲】
【請求項１】 ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、上記ベース電流を供給するＭＯＳトランジスタの不純物濃度を、他のＭＯＳトランジスタの不純物濃度と異ならせることによって、上記各ＭＯＳトランジスタのしきい値が調整されていることを特徴とする半導体装置。
【請求項２】 ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、上記バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタに、上記ベース電流を供給するＭＯＳトランジスタのオン／オフに合わせて動作するＭＯＳトランジスタを接続させたことを特徴とする半導体装置。
【請求項３】 上記バイポーラトランジスタにベース電流を供給するＭＯＳトランジスタにおいては、イオンを注入する領域の不純物濃度を他のＭＯＳトランジスタの不純物濃度と異ならせることにより、同一チップ上に作られている上記他のＭＯＳトランジスタのしきい値よりも低くするようにしたことを特徴とする請求項２に記載のＢｉ−ＣＭＯＳ構造を有する半導体装置。
【請求項４】 上記バイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのソースと基板とを共通に接続することにより、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くするようにしたことを特徴とする請求項２に記載のＢｉ−ＣＭＯＳ構造を有する半導体装置。
【請求項１】 ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、上記ベース電流を供給するＭＯＳトランジスタの不純物濃度を、他のＭＯＳトランジスタの不純物濃度と異ならせることによって、上記各ＭＯＳトランジスタのしきい値が調整されていることを特徴とする半導体装置。
【請求項２】 ＭＯＳトランジスタとバイポーラトランジスタとが混在している回路で、プルダウン用に設けられているバイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのしきい値が、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低く設定された半導体装置において、上記バイポーラトランジスタの蓄積時間を減少させる目的で設けられたＭＯＳトランジスタに、上記ベース電流を供給するＭＯＳトランジスタのオン／オフに合わせて動作するＭＯＳトランジスタを接続させたことを特徴とする半導体装置。
【請求項３】 上記バイポーラトランジスタにベース電流を供給するＭＯＳトランジスタにおいては、イオンを注入する領域の不純物濃度を他のＭＯＳトランジスタの不純物濃度と異ならせることにより、同一チップ上に作られている上記他のＭＯＳトランジスタのしきい値よりも低くするようにしたことを特徴とする請求項２に記載のＢｉ−ＣＭＯＳ構造を有する半導体装置。
【請求項４】 上記バイポーラトランジスタにベース電流を供給するＭＯＳトランジスタのソースと基板とを共通に接続することにより、同一チップ上に作られている他のＭＯＳトランジスタのしきい値よりも低くするようにしたことを特徴とする請求項２に記載のＢｉ−ＣＭＯＳ構造を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【特許番号】特許第３３３４１４１号（Ｐ３３３４１４１）
【登録日】平成１４年８月２日（２００２．８．２）
【発行日】平成１４年１０月１５日（２００２．１０．１５）
【国際特許分類】
【出願番号】特願平３−２３７２１５
【出願日】平成３年８月２２日（１９９１．８．２２）
【公開番号】特開平５−５５９０１
【公開日】平成５年３月５日（１９９３．３．５）
【審査請求日】平成１０年８月４日（１９９８．８．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【参考文献】
【文献】特開 平２−１５９８１８（ＪＰ，Ａ）
【文献】特開 昭６２−１５０７６０（ＪＰ，Ａ）
【登録日】平成１４年８月２日（２００２．８．２）
【発行日】平成１４年１０月１５日（２００２．１０．１５）
【国際特許分類】
【出願日】平成３年８月２２日（１９９１．８．２２）
【公開番号】特開平５−５５９０１
【公開日】平成５年３月５日（１９９３．３．５）
【審査請求日】平成１０年８月４日（１９９８．８．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【参考文献】
【文献】特開 平２−１５９８１８（ＪＰ，Ａ）
【文献】特開 昭６２−１５０７６０（ＪＰ，Ａ）
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