Ｉ２Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造
【課題】Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとの間の安定性および互換性を向上させる。
【解決手段】Ｉ2Ｃ制御モジュール１０は、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。Ｉ2Ｃクロックポート１１とＳＰＩチップイネーブルポート２４とが接続され、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端１０１を形成し、Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とが接続され、Ｉ2Ｃ／ＳＰＩデータ出力／入力端１０２を形成し、ＳＰＩクロックポート２１により、ＳＰＩクロック出力端１０３が形成される。
【解決手段】Ｉ2Ｃ制御モジュール１０は、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。Ｉ2Ｃクロックポート１１とＳＰＩチップイネーブルポート２４とが接続され、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端１０１を形成し、Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とが接続され、Ｉ2Ｃ／ＳＰＩデータ出力／入力端１０２を形成し、ＳＰＩクロックポート２１により、ＳＰＩクロック出力端１０３が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造に関し、特に、信号干渉を防止することができ、製造コストおよびパッケージコストを低減することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造に関する。
【背景技術】
【０００２】
Ｉ2Ｃ（Inter−Integrated Circuit）バスおよびＳＰＩ（Serial Peripheral Interface）バスは、頻繁に使用されるバスシステムであり、多種の周辺装置を制御するのに使用することができる。Ｉ2ＣバスおよびＳＰＩバスは、いずれも、マスタースレーブ（master-slave）方式のアーキテクチャであるが、使用するとき、両者の規格が異なるため、互換性の問題が多く発生する。従って、如何にしてこの２種類のバス規格に互換性を与えると同時に、良好な伝送品質を確保するための解決が求められていた。
【０００３】
図１は、従来のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０を示す模式図である。図２は、従来のＩ2Ｃ／ＳＰＩ選択ユニットを含むＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’を示す模式図である。
図３は、従来のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０の内部クロックを示すタイミングチャート図である。図４は、従来のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０の外部クロックを示すタイミングチャート図である。図５は、従来のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’の内部クロックを示すタイミングチャート図である。図６は、従来のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’の外部クロックを示すタイミングチャート図である。
【０００４】
図１を参照して説明する。図１においては、Ｉ2Ｃ制御モジュール１０およびＳＰＩ制御モジュール２０が同一のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０中に統合されている。Ｉ2Ｃ制御制御モジュール１０は、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。また、Ｉ2Ｃクロックポート１１とＳＰＩクロックポート２１とが電気的に接続され、第１の伝送ライン５０が形成される。また、Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とが電気的に接続され、第２の伝送ライン６０が形成される。また、ＳＰＩチップイネーブルポート２４により、第３の伝送ライン７０が形成される。
【０００５】
図２を同時に参照して説明する。図２に示すＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’は、Ｉ2Ｃ／ＳＰＩ選択ユニット４０をさらに含む。Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルし、イネーブルされたＩ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０は動作する。
【０００６】
図３を参照して説明する。図３に示すように、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、Ｉ2Ｃクロックポート１１は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを出力し続け、Ｉ2Ｃデータポート１２は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送を開始する。
ＳＰＩチップイネーブルポート２４は、ローレベルでイネーブルされる（low enable）ため、ＳＰＩ制御モジュール２０がイネーブルされない状況においては、ＳＰＩチップイネーブルポート２４のＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ハイレベル（high）が保持され、ＳＰＩクロックポート２１のＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋと、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３のＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏも、ハイレベル（high）が保持される。
【０００７】
図４を同時に参照して説明する。従って、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０が出力するのは、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋである。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを出力する。第３の伝送ライン７０は、ハイレベル（high）を保持し続ける。
従って、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、ＳＰＩ制御モジュール２０が誤ってイネーブルされることがなく、ＳＰＩ制御モジュール２０がＩ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋおよびＩ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの出力に影響を与えることもない。
【０００８】
図５を参照して説明する。図５に示すように、ＳＰＩ制御モジュール２０がイネーブルされるとき、ＳＰＩチップイネーブルポート２４は、ローレベル（low）に下がり、ＳＰＩ制御モジュール２０がイネーブルされる。また、ＳＰＩクロックポート２１は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの出力を開始し、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏの送受信を開始する。
このとき、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２は、ハイレベル（high）を保持し続ける。
【０００９】
図６を同時に参照する。ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０が出力するのは、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋである。第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを出力する。第３の伝送ライン７０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを出力し、ローレベル（ｌｏｗ）を保持し続ける。
【００１０】
しかし、ＳＰＩ制御モジュール２０がイネーブルされる（ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓがローレベル（low）を保持し続ける）と同時に、図６の点線枠で示す部分のように、第１の伝送ライン５０がＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを出力し続け、第２の伝送ライン６０がハイレベル（high）であるとき、Ｉ2Ｃ制御モジュール１０が干渉を受ける可能性がある。
このとき、Ｉ2Ｃ制御モジュール１０は、Ｉ2Ｃ制御モジュール１０の動作開始と誤判断し、これにより、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０との間の信号が相互干渉し、システム全体の安定性およびデータ伝送品質が重大な影響を受ける。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−３２２１６４号公報
【特許文献２】国際公開Ｗ２００７／１２３０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の第１の目的は、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとの間の安定性および互換性を向上し、良好な信号伝送品質を確保することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第２の目的は、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとを統合することにより、システムの出力ポート数を減らし、これにより、製造コストおよびパッケージコストを低減することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第３の目的は、特殊なライン接続方式により、Ｉ2ＣバスとＳＰＩバスとを有効に統合することができ、信号間の相互干渉を防止することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
【課題を解決するための手段】
【００１３】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造は、少なくとも、Ｉ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、少なくとも、ＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含む。Ｉ2ＣクロックポートとＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成する。Ｉ2ＣデータポートとＳＰＩデータ入力ポートとＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成する。ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成される。Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブル(enable )されて動作する。
【００１４】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース集積回路構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造は、少なくとも、Ｉ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、少なくとも、ＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含む。Ｉ2Ｃ制御モジュールおよびＳＰＩ制御モジュールは、同一の集積回路中に統合される。Ｉ2ＣクロックポートとＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成する。Ｉ2ＣデータポートとＳＰＩデータ入力ポートとＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成する。ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成される。Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作する。
【００１５】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩバス構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩバス構造は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、第１の伝送状態および第２の伝送状態を行う。本発明のＩ2Ｃ／ＳＰＩバス構造は、Ｉ2Ｃクロック信号／ＳＰＩチップイネーブル信号の双方向伝送に使用される第１の伝送ラインと、Ｉ2Ｃデータ信号／ＳＰＩデータ入力／出力信号の双方向伝送に使用される第２の伝送ラインと、制御端から被制御端へＳＰＩクロック信号を伝送するのに使用される第３の伝送ラインと、を含む。第１の伝送状態のとき、第１の伝送ラインは、Ｉ2Ｃクロック信号を伝送するのに使用され、第２の伝送ラインは、Ｉ2Ｃデータ信号を伝送するのに使用される。また、第２の伝送状態のとき、第１の伝送ラインは、ＳＰＩチップイネーブル信号を伝送するのに使用され、第２の伝送ラインは、ＳＰＩデータ入力／出力信号を伝送するのに使用され、第３の伝送ラインは、ＳＰＩクロック信号を伝送されするのに使用され、Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することが可能する。る。
【発明の効果】
【００１６】
本発明を実施することにより、少なくとも下記の効果が達成される。
１．内部ポートが電気的に接続される構造により、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとの間の伝送信号が相互干渉するのを有効に防止することができる。
２．Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとを統合することにより、システムの出力ポートの数を減らすことができ、これにより、製造コストおよびチップパッケージコストを低減することができる。
３．特殊なライン接続方式により、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造の安定性および互換性を有効に高めることができ、良好な信号伝送品質が確保される。
【図面の簡単な説明】
【００１７】
【図１】従来のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図２】従来のＩ2Ｃ／ＳＰＩ選択ユニットを含むＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図３】従来のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図４】従来のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図５】従来のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図６】従来のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図７】本発明の一実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図８】本発明の他の実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図９】本発明のＩ2Ｃ／ＳＰＩバス構造およびＩ2Ｃ／ＳＰＩ被制御装置のシステムを示す模式図である。
【図１０】本発明のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図１１】本発明のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図１２】本発明のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図１３】本発明のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【発明を実施するための形態】
【００１８】
当該技術に熟知する者が本発明の技術内容、目的および長所を簡単に理解できるように、本発明の実施形態を図面に沿って詳細に説明する。
【００１９】
図７は、本発明の一実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００を示す模式図である。図８は、本発明の他の実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００’を示す模式図である。
図９は、本発明のＩ2Ｃ／ＳＰＩバス構造２００およびＩ2Ｃ／ＳＰＩ被制御装置８０のシステムを示す模式図である。
図１０は、本発明のＩ2Ｃ制御モジュール１０がイネーブル(enable：有効化)されるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の内部クロックを示すタイミングチャート図である。図１１は、本発明のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の外部クロックを示すタイミングチャート図である。図１２は、本発明のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の内部クロックを示すタイミングチャート図である。図１３は、本発明のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の外部クロックを示すタイミングチャート図である。
【００２０】
図７を参照して説明する。図７に示すように、本実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００は、Ｉ2Ｃ制御モジュール１０およびＳＰＩ制御モジュール２０を含む。
【００２１】
Ｉ2Ｃ制御モジュール１０は、少なくとも、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、少なくとも、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。
【００２２】
Ｉ2Ｃクロックポート１１とＳＰＩチップイネーブルポート２４とは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端１０１を形成し、第１の伝送ライン５０に接続される。Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端１０２を形成し、第２の伝送ライン６０に接続される。また、ＳＰＩクロックポート２１は、単独でＳＰＩクロック出力端１０３を形成し、第３の伝送ライン７０に接続される。
【００２３】
図８を合わせて参照して説明する。図８に示すように、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造１００’は、Ｉ2Ｃ／ＳＰＩ選択ユニット４０をさらに含む。Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルする。即ち、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０とは、別々にイネーブルされて動作する。
【００２４】
また、本発明の他の実施形態において、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造１００、１００’をＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造に統合することができる。即ち、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０とを同一の集積回路中に統合することができる。また、Ｉ2Ｃ／ＳＰＩ制御インターフェース集積回路構造もＩ2Ｃ／ＳＰＩ選択ユニット４０を含み、Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルし、伝送に必要な制御モジュールが選択される。
【００２５】
図９を参照して説明する。図９に示すように、本発明は、Ｉ2Ｃ／ＳＰＩバス構造２００をさらに提供する。本発明のＩ2Ｃ／ＳＰＩバス構造２００は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、伝送を行う。Ｉ2Ｃ／ＳＰＩバス構造２００は、第１の伝送ライン５０、第２の伝送ライン６０および第３の伝送ライン７０により、被制御端であるＩ2Ｃ／ＳＰＩ被制御装置８０に電気的に接続される。
【００２６】
第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋまたはＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを双方向に伝送するのに使用される。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａまたはＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを双方向に伝送するのに使用される。第３の伝送ライン７０は、制御端に位置するＩ2Ｃ／ＳＰＩバス構造２００を被制御端であるＩ2Ｃ／ＳＰＩ被制御装置８０に位置合わせし、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを一方向に伝送するのに使用される。
【００２７】
例えば、Ｉ2Ｃ制御モジュール１０がイネーブルされるのを第１の伝送状態とする場合、このとき、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを伝送するのに使用され、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを伝送するのに使用される。また、ＳＰＩ制御モジュール２０がイネーブルされるのを第２の伝送状態とする場合、このとき、第１の伝送ライン５０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを伝送するのに使用され、第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを伝送するのに使用され、第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを伝送するのに使用される。
【００２８】
Ｉ2Ｃ／ＳＰＩ被制御装置８０は、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃおよびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃを含むことができる。Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃは、Ｉ2Ｃ／ＳＰＩバス構造２００の第１の伝送ライン５０および第２の伝送ライン６０に接続される。ＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃは、Ｉ2Ｃ／ＳＰＩバス構造２００の第１の伝送ライン５０、第２の伝送ライン６０および第３の伝送ライン７０に接続される。また、Ｉ2Ｃ／ＳＰＩバス構造２００は、複数のＩ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃおよびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃに同時に接続することができるが、同一のシステム動作時間点においては、Ｉ2Ｃ／ＳＰＩバス構造２００中のＩ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかがイネーブルされ、対応する被制御装置に対し、動作する。
【００２９】
図１０〜図１３を参照して説明する。例えば、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋまたはＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを双方向に伝送するのに使用される。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａまたはＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを双方向に伝送するのに使用される。また、第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを一方向に伝送するのに使用される。
【００３０】
図１０および図１１を参照して説明する。図１０および図１１に示すように、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０は、時間点ｔ１においてＩ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋの出力を開始し、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送を開始する。また、時間点ｔ２において、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋは、動作しないため、ＳＰＩ制御モジュール２０は干渉を受けない。時間点ｔ３のとき、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋは停止し、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送も共に停止する。また、信号伝送過程全体において、ＳＰＩクロックポート２１のＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋは、ローレベル（low）が保持され続け、ＳＰＩデータ出力ポート２３およびＳＰＩデータ入力ポート２２のＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏは、いずれもハイレベル（high）が保持される。
【００３１】
図１１を同時に参照して説明する。Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃにそれぞれ伝送する。Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃには、第３の伝送ライン７０が接続されていないため、第３の伝送ライン７０が伝送する信号の影響を受けない。全体の過程において、ＳＰＩチップイネーブルポート２４のＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ハイレベル（high）が保持され続けるため、ＳＰＩ制御モジュール２０およびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃは、イネーブルされず、影響を全く受けない。また、信号間の干渉も発生しない。
【００３２】
図１２および図１３を参照して説明する。例えば、ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを伝送する。第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを送受信する。第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを各ＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃに伝送する。
【００３３】
時間点ｔ４のとき、ＳＰＩチップイネーブルポート２４は、第１の伝送ライン５０を経由してＳＰＩチップイネーブル信号ＳＰＩ_ｃｓの出力を開始し、ローレベル（low enable）でＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃをイネーブルする。
Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃのイネーブルの開始条件は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋがハイレベル（high）であり、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａがハイレベルからローレベルに変化することであるが、ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０が出力するＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ローレベル（low）であるため、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃが必要とする開始条件に符合せず、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃがイネーブルされて信号干渉が発生することがない。
【００３４】
つぎに、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３が、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏの送受信を開始し、ＳＰＩクロックポート２１が、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの送受信を開始する。
このため、ＳＰＩ制御モジュール２０は、第２の伝送ライン６０を経由してＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを送受信し、第３の伝送ライン７０により、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの伝送を開始することができる。
【００３５】
時間点ｔ５において、ＳＰＩ制御モジュール２０のイネーブルが停止される。これ以前には、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃをイネーブルさせる条件がないため、ＳＰＩ制御モジュール２０が動作するとき、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃは、ＳＰＩ制御モジュール２０によって干渉されない。
【００３６】
このように、本発明の実施例では、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０のいずれかの制御モジュールがイネーブルであるとき、他は制御モジュールはローレベル（low enable）であるかデスエイブルであるように作動させるので、お互いの信号は干渉をしない。
上述の各実施形態は、本発明の特徴を示すものであり、その目的は、当該技術に熟知するものが本発明の内容を理解し、実施することであり、本発明の範囲を限定することではない。従って、本発明の主旨を逸脱しない範囲における修飾または変更は、全て本発明の特許請求の範囲に含まれる。
【符号の説明】
【００３７】
１０ Ｉ2Ｃ制御モジュール
１１ Ｉ2Ｃクロックポート
１２ Ｉ2Ｃデータポート
２０ ＳＰＩ制御モジュール
２１ ＳＰＩクロックポート
２２ ＳＰＩデータ入力ポート
２３ ＳＰＩデータ出力ポート
２４ ＳＰＩチップイネーブルポート
３０ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
３０’ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
１００ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
１００’ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
４０ Ｉ2Ｃ／ＳＰＩ選択ユニット
５０ 第１の伝送ライン
６０ 第２の伝送ライン
７０ 第３の伝送ライン
８０ Ｉ2Ｃ／ＳＰＩ被制御装置
８１ａ Ｉ2Ｃ被制御装置
８１ｂ Ｉ2Ｃ被制御装置
８１ｃ Ｉ2Ｃ被制御装置
８２ａ ＳＰＩ被制御装置
８２ｂ ＳＰＩ被制御装置
８２ｃ ＳＰＩ被制御装置
１０１ Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端
１０２ Ｉ2Ｃ／ＳＰＩデータ出力／入力端
１０３ ＳＰＩクロック出力端
２００ Ｉ2Ｃ／ＳＰＩバス構造
Ｉ2Ｃ_ｃｌｏｃｋ Ｉ2Ｃクロック信号
Ｉ2Ｃ_ｄａｔａ Ｉ2Ｃデータ信号
ＳＰＩ_ｃｌｏｃｋ ＳＰＩクロック信号
ＳＰＩ_ｄｉｄｏ ＳＰＩデータ入力／出力信号
ＳＰＩ_ｃｓ ＳＰＩチップイネーブル信号
【技術分野】
【０００１】
本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造に関し、特に、信号干渉を防止することができ、製造コストおよびパッケージコストを低減することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造に関する。
【背景技術】
【０００２】
Ｉ2Ｃ（Inter−Integrated Circuit）バスおよびＳＰＩ（Serial Peripheral Interface）バスは、頻繁に使用されるバスシステムであり、多種の周辺装置を制御するのに使用することができる。Ｉ2ＣバスおよびＳＰＩバスは、いずれも、マスタースレーブ（master-slave）方式のアーキテクチャであるが、使用するとき、両者の規格が異なるため、互換性の問題が多く発生する。従って、如何にしてこの２種類のバス規格に互換性を与えると同時に、良好な伝送品質を確保するための解決が求められていた。
【０００３】
図１は、従来のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０を示す模式図である。図２は、従来のＩ2Ｃ／ＳＰＩ選択ユニットを含むＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’を示す模式図である。
図３は、従来のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０の内部クロックを示すタイミングチャート図である。図４は、従来のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０の外部クロックを示すタイミングチャート図である。図５は、従来のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’の内部クロックを示すタイミングチャート図である。図６は、従来のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’の外部クロックを示すタイミングチャート図である。
【０００４】
図１を参照して説明する。図１においては、Ｉ2Ｃ制御モジュール１０およびＳＰＩ制御モジュール２０が同一のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０中に統合されている。Ｉ2Ｃ制御制御モジュール１０は、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。また、Ｉ2Ｃクロックポート１１とＳＰＩクロックポート２１とが電気的に接続され、第１の伝送ライン５０が形成される。また、Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とが電気的に接続され、第２の伝送ライン６０が形成される。また、ＳＰＩチップイネーブルポート２４により、第３の伝送ライン７０が形成される。
【０００５】
図２を同時に参照して説明する。図２に示すＩ2Ｃ／ＳＰＩ制御インターフェース回路構造３０’は、Ｉ2Ｃ／ＳＰＩ選択ユニット４０をさらに含む。Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルし、イネーブルされたＩ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０は動作する。
【０００６】
図３を参照して説明する。図３に示すように、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、Ｉ2Ｃクロックポート１１は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを出力し続け、Ｉ2Ｃデータポート１２は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送を開始する。
ＳＰＩチップイネーブルポート２４は、ローレベルでイネーブルされる（low enable）ため、ＳＰＩ制御モジュール２０がイネーブルされない状況においては、ＳＰＩチップイネーブルポート２４のＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ハイレベル（high）が保持され、ＳＰＩクロックポート２１のＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋと、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３のＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏも、ハイレベル（high）が保持される。
【０００７】
図４を同時に参照して説明する。従って、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０が出力するのは、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋである。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを出力する。第３の伝送ライン７０は、ハイレベル（high）を保持し続ける。
従って、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、ＳＰＩ制御モジュール２０が誤ってイネーブルされることがなく、ＳＰＩ制御モジュール２０がＩ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋおよびＩ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの出力に影響を与えることもない。
【０００８】
図５を参照して説明する。図５に示すように、ＳＰＩ制御モジュール２０がイネーブルされるとき、ＳＰＩチップイネーブルポート２４は、ローレベル（low）に下がり、ＳＰＩ制御モジュール２０がイネーブルされる。また、ＳＰＩクロックポート２１は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの出力を開始し、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏの送受信を開始する。
このとき、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２は、ハイレベル（high）を保持し続ける。
【０００９】
図６を同時に参照する。ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０が出力するのは、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋである。第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを出力する。第３の伝送ライン７０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを出力し、ローレベル（ｌｏｗ）を保持し続ける。
【００１０】
しかし、ＳＰＩ制御モジュール２０がイネーブルされる（ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓがローレベル（low）を保持し続ける）と同時に、図６の点線枠で示す部分のように、第１の伝送ライン５０がＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを出力し続け、第２の伝送ライン６０がハイレベル（high）であるとき、Ｉ2Ｃ制御モジュール１０が干渉を受ける可能性がある。
このとき、Ｉ2Ｃ制御モジュール１０は、Ｉ2Ｃ制御モジュール１０の動作開始と誤判断し、これにより、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０との間の信号が相互干渉し、システム全体の安定性およびデータ伝送品質が重大な影響を受ける。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−３２２１６４号公報
【特許文献２】国際公開Ｗ２００７／１２３０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の第１の目的は、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとの間の安定性および互換性を向上し、良好な信号伝送品質を確保することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第２の目的は、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとを統合することにより、システムの出力ポート数を減らし、これにより、製造コストおよびパッケージコストを低減することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第３の目的は、特殊なライン接続方式により、Ｉ2ＣバスとＳＰＩバスとを有効に統合することができ、信号間の相互干渉を防止することができるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
【課題を解決するための手段】
【００１３】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造は、少なくとも、Ｉ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、少なくとも、ＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含む。Ｉ2ＣクロックポートとＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成する。Ｉ2ＣデータポートとＳＰＩデータ入力ポートとＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成する。ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成される。Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブル(enable )されて動作する。
【００１４】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩ制御インターフェース集積回路構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造は、少なくとも、Ｉ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、少なくとも、ＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含む。Ｉ2Ｃ制御モジュールおよびＳＰＩ制御モジュールは、同一の集積回路中に統合される。Ｉ2ＣクロックポートとＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成する。Ｉ2ＣデータポートとＳＰＩデータ入力ポートとＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成する。ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成される。Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作する。
【００１５】
上述の課題を解決するために、本発明は、Ｉ2Ｃ／ＳＰＩバス構造を提供するものである。本発明のＩ2Ｃ／ＳＰＩバス構造は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、第１の伝送状態および第２の伝送状態を行う。本発明のＩ2Ｃ／ＳＰＩバス構造は、Ｉ2Ｃクロック信号／ＳＰＩチップイネーブル信号の双方向伝送に使用される第１の伝送ラインと、Ｉ2Ｃデータ信号／ＳＰＩデータ入力／出力信号の双方向伝送に使用される第２の伝送ラインと、制御端から被制御端へＳＰＩクロック信号を伝送するのに使用される第３の伝送ラインと、を含む。第１の伝送状態のとき、第１の伝送ラインは、Ｉ2Ｃクロック信号を伝送するのに使用され、第２の伝送ラインは、Ｉ2Ｃデータ信号を伝送するのに使用される。また、第２の伝送状態のとき、第１の伝送ラインは、ＳＰＩチップイネーブル信号を伝送するのに使用され、第２の伝送ラインは、ＳＰＩデータ入力／出力信号を伝送するのに使用され、第３の伝送ラインは、ＳＰＩクロック信号を伝送されするのに使用され、Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することが可能する。る。
【発明の効果】
【００１６】
本発明を実施することにより、少なくとも下記の効果が達成される。
１．内部ポートが電気的に接続される構造により、Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとの間の伝送信号が相互干渉するのを有効に防止することができる。
２．Ｉ2Ｃ制御モジュールとＳＰＩ制御モジュールとを統合することにより、システムの出力ポートの数を減らすことができ、これにより、製造コストおよびチップパッケージコストを低減することができる。
３．特殊なライン接続方式により、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造の安定性および互換性を有効に高めることができ、良好な信号伝送品質が確保される。
【図面の簡単な説明】
【００１７】
【図１】従来のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図２】従来のＩ2Ｃ／ＳＰＩ選択ユニットを含むＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図３】従来のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図４】従来のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図５】従来のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図６】従来のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図７】本発明の一実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図８】本発明の他の実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造を示す模式図である。
【図９】本発明のＩ2Ｃ／ＳＰＩバス構造およびＩ2Ｃ／ＳＰＩ被制御装置のシステムを示す模式図である。
【図１０】本発明のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図１１】本発明のＩ2Ｃ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【図１２】本発明のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の内部クロックを示すタイミングチャート図である。
【図１３】本発明のＳＰＩ制御モジュールがイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造の外部クロックを示すタイミングチャート図である。
【発明を実施するための形態】
【００１８】
当該技術に熟知する者が本発明の技術内容、目的および長所を簡単に理解できるように、本発明の実施形態を図面に沿って詳細に説明する。
【００１９】
図７は、本発明の一実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００を示す模式図である。図８は、本発明の他の実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００’を示す模式図である。
図９は、本発明のＩ2Ｃ／ＳＰＩバス構造２００およびＩ2Ｃ／ＳＰＩ被制御装置８０のシステムを示す模式図である。
図１０は、本発明のＩ2Ｃ制御モジュール１０がイネーブル(enable：有効化)されるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の内部クロックを示すタイミングチャート図である。図１１は、本発明のＩ2Ｃ制御モジュール１０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の外部クロックを示すタイミングチャート図である。図１２は、本発明のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の内部クロックを示すタイミングチャート図である。図１３は、本発明のＳＰＩ制御モジュール２０がイネーブルされるときのＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００の外部クロックを示すタイミングチャート図である。
【００２０】
図７を参照して説明する。図７に示すように、本実施形態によるＩ2Ｃ／ＳＰＩ制御インターフェース回路構造１００は、Ｉ2Ｃ制御モジュール１０およびＳＰＩ制御モジュール２０を含む。
【００２１】
Ｉ2Ｃ制御モジュール１０は、少なくとも、Ｉ2Ｃクロックポート１１およびＩ2Ｃデータポート１２を含む。ＳＰＩ制御モジュール２０は、少なくとも、ＳＰＩクロックポート２１、ＳＰＩデータ入力ポート２２、ＳＰＩデータ出力ポート２３およびＳＰＩチップイネーブルポート２４を含む。
【００２２】
Ｉ2Ｃクロックポート１１とＳＰＩチップイネーブルポート２４とは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端１０１を形成し、第１の伝送ライン５０に接続される。Ｉ2Ｃデータポート１２とＳＰＩデータ入力ポート２２とＳＰＩデータ出力ポート２３とは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端１０２を形成し、第２の伝送ライン６０に接続される。また、ＳＰＩクロックポート２１は、単独でＳＰＩクロック出力端１０３を形成し、第３の伝送ライン７０に接続される。
【００２３】
図８を合わせて参照して説明する。図８に示すように、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造１００’は、Ｉ2Ｃ／ＳＰＩ選択ユニット４０をさらに含む。Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルする。即ち、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０とは、別々にイネーブルされて動作する。
【００２４】
また、本発明の他の実施形態において、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造１００、１００’をＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造に統合することができる。即ち、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０とを同一の集積回路中に統合することができる。また、Ｉ2Ｃ／ＳＰＩ制御インターフェース集積回路構造もＩ2Ｃ／ＳＰＩ選択ユニット４０を含み、Ｉ2Ｃ／ＳＰＩ選択ユニット４０は、Ｉ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかをイネーブルし、伝送に必要な制御モジュールが選択される。
【００２５】
図９を参照して説明する。図９に示すように、本発明は、Ｉ2Ｃ／ＳＰＩバス構造２００をさらに提供する。本発明のＩ2Ｃ／ＳＰＩバス構造２００は、Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、伝送を行う。Ｉ2Ｃ／ＳＰＩバス構造２００は、第１の伝送ライン５０、第２の伝送ライン６０および第３の伝送ライン７０により、被制御端であるＩ2Ｃ／ＳＰＩ被制御装置８０に電気的に接続される。
【００２６】
第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋまたはＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを双方向に伝送するのに使用される。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａまたはＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを双方向に伝送するのに使用される。第３の伝送ライン７０は、制御端に位置するＩ2Ｃ／ＳＰＩバス構造２００を被制御端であるＩ2Ｃ／ＳＰＩ被制御装置８０に位置合わせし、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを一方向に伝送するのに使用される。
【００２７】
例えば、Ｉ2Ｃ制御モジュール１０がイネーブルされるのを第１の伝送状態とする場合、このとき、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを伝送するのに使用され、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを伝送するのに使用される。また、ＳＰＩ制御モジュール２０がイネーブルされるのを第２の伝送状態とする場合、このとき、第１の伝送ライン５０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを伝送するのに使用され、第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを伝送するのに使用され、第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを伝送するのに使用される。
【００２８】
Ｉ2Ｃ／ＳＰＩ被制御装置８０は、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃおよびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃを含むことができる。Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃは、Ｉ2Ｃ／ＳＰＩバス構造２００の第１の伝送ライン５０および第２の伝送ライン６０に接続される。ＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃは、Ｉ2Ｃ／ＳＰＩバス構造２００の第１の伝送ライン５０、第２の伝送ライン６０および第３の伝送ライン７０に接続される。また、Ｉ2Ｃ／ＳＰＩバス構造２００は、複数のＩ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃおよびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃに同時に接続することができるが、同一のシステム動作時間点においては、Ｉ2Ｃ／ＳＰＩバス構造２００中のＩ2Ｃ制御モジュール１０またはＳＰＩ制御モジュール２０のいずれかがイネーブルされ、対応する被制御装置に対し、動作する。
【００２９】
図１０〜図１３を参照して説明する。例えば、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋまたはＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを双方向に伝送するのに使用される。第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａまたはＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを双方向に伝送するのに使用される。また、第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを一方向に伝送するのに使用される。
【００３０】
図１０および図１１を参照して説明する。図１０および図１１に示すように、Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０は、時間点ｔ１においてＩ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋの出力を開始し、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送を開始する。また、時間点ｔ２において、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋは、動作しないため、ＳＰＩ制御モジュール２０は干渉を受けない。時間点ｔ３のとき、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋは停止し、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａの伝送も共に停止する。また、信号伝送過程全体において、ＳＰＩクロックポート２１のＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋは、ローレベル（low）が保持され続け、ＳＰＩデータ出力ポート２３およびＳＰＩデータ入力ポート２２のＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏは、いずれもハイレベル（high）が保持される。
【００３１】
図１１を同時に参照して説明する。Ｉ2Ｃ制御モジュール１０がイネーブルされるとき、第１の伝送ライン５０は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋを、第２の伝送ライン６０は、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａを、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃにそれぞれ伝送する。Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃには、第３の伝送ライン７０が接続されていないため、第３の伝送ライン７０が伝送する信号の影響を受けない。全体の過程において、ＳＰＩチップイネーブルポート２４のＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ハイレベル（high）が保持され続けるため、ＳＰＩ制御モジュール２０およびＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃは、イネーブルされず、影響を全く受けない。また、信号間の干渉も発生しない。
【００３２】
図１２および図１３を参照して説明する。例えば、ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０は、ＳＰＩチップイネーブル信号ＳＰＩ_ｃｓを伝送する。第２の伝送ライン６０は、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを送受信する。第３の伝送ライン７０は、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋを各ＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃに伝送する。
【００３３】
時間点ｔ４のとき、ＳＰＩチップイネーブルポート２４は、第１の伝送ライン５０を経由してＳＰＩチップイネーブル信号ＳＰＩ_ｃｓの出力を開始し、ローレベル（low enable）でＳＰＩ被制御装置８２ａ、８２ｂ・・・８２ｃをイネーブルする。
Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃのイネーブルの開始条件は、Ｉ2Ｃクロック信号Ｉ2Ｃ_ｃｌｏｃｋがハイレベル（high）であり、Ｉ2Ｃデータ信号Ｉ2Ｃ_ｄａｔａがハイレベルからローレベルに変化することであるが、ＳＰＩ制御モジュール２０がイネーブルされるとき、第１の伝送ライン５０が出力するＳＰＩチップイネーブル信号ＳＰＩ_ｃｓは、ローレベル（low）であるため、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃが必要とする開始条件に符合せず、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃがイネーブルされて信号干渉が発生することがない。
【００３４】
つぎに、ＳＰＩデータ入力ポート２２およびＳＰＩデータ出力ポート２３が、ＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏの送受信を開始し、ＳＰＩクロックポート２１が、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの送受信を開始する。
このため、ＳＰＩ制御モジュール２０は、第２の伝送ライン６０を経由してＳＰＩデータ入力／出力信号ＳＰＩ_ｄｉｄｏを送受信し、第３の伝送ライン７０により、ＳＰＩクロック信号ＳＰＩ_ｃｌｏｃｋの伝送を開始することができる。
【００３５】
時間点ｔ５において、ＳＰＩ制御モジュール２０のイネーブルが停止される。これ以前には、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃをイネーブルさせる条件がないため、ＳＰＩ制御モジュール２０が動作するとき、Ｉ2Ｃ被制御装置８１ａ、８１ｂ・・・８１ｃは、ＳＰＩ制御モジュール２０によって干渉されない。
【００３６】
このように、本発明の実施例では、Ｉ2Ｃ制御モジュール１０とＳＰＩ制御モジュール２０のいずれかの制御モジュールがイネーブルであるとき、他は制御モジュールはローレベル（low enable）であるかデスエイブルであるように作動させるので、お互いの信号は干渉をしない。
上述の各実施形態は、本発明の特徴を示すものであり、その目的は、当該技術に熟知するものが本発明の内容を理解し、実施することであり、本発明の範囲を限定することではない。従って、本発明の主旨を逸脱しない範囲における修飾または変更は、全て本発明の特許請求の範囲に含まれる。
【符号の説明】
【００３７】
１０ Ｉ2Ｃ制御モジュール
１１ Ｉ2Ｃクロックポート
１２ Ｉ2Ｃデータポート
２０ ＳＰＩ制御モジュール
２１ ＳＰＩクロックポート
２２ ＳＰＩデータ入力ポート
２３ ＳＰＩデータ出力ポート
２４ ＳＰＩチップイネーブルポート
３０ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
３０’ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
１００ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
１００’ Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造
４０ Ｉ2Ｃ／ＳＰＩ選択ユニット
５０ 第１の伝送ライン
６０ 第２の伝送ライン
７０ 第３の伝送ライン
８０ Ｉ2Ｃ／ＳＰＩ被制御装置
８１ａ Ｉ2Ｃ被制御装置
８１ｂ Ｉ2Ｃ被制御装置
８１ｃ Ｉ2Ｃ被制御装置
８２ａ ＳＰＩ被制御装置
８２ｂ ＳＰＩ被制御装置
８２ｃ ＳＰＩ被制御装置
１０１ Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端
１０２ Ｉ2Ｃ／ＳＰＩデータ出力／入力端
１０３ ＳＰＩクロック出力端
２００ Ｉ2Ｃ／ＳＰＩバス構造
Ｉ2Ｃ_ｃｌｏｃｋ Ｉ2Ｃクロック信号
Ｉ2Ｃ_ｄａｔａ Ｉ2Ｃデータ信号
ＳＰＩ_ｃｌｏｃｋ ＳＰＩクロック信号
ＳＰＩ_ｄｉｄｏ ＳＰＩデータ入力／出力信号
ＳＰＩ_ｃｓ ＳＰＩチップイネーブル信号
【特許請求の範囲】
【請求項１】
少なくともＩ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、
少なくともＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含み、
前記Ｉ2Ｃクロックポートと前記ＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成し、前記Ｉ2Ｃデータポートと前記ＳＰＩデータ入力ポートと前記ＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成し、前記ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成され、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするＩ2Ｃ／ＳＰＩ制御インターフェース回路構造。
【請求項２】
Ｉ2Ｃ／ＳＰＩ選択ユニットをさらに含み、前記Ｉ2Ｃ／ＳＰＩ選択ユニットは、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項１記載のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造。
【請求項３】
少なくともＩ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、
少なくともＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含み、
前記Ｉ2Ｃ制御モジュールおよび前記ＳＰＩ制御モジュールは、同一の集積回路中に統合され、前記Ｉ2Ｃクロックポートと前記ＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成し、前記Ｉ2Ｃデータポートと前記ＳＰＩデータ入力ポートと前記ＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成し、前記ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成され、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造。
【請求項４】
Ｉ2Ｃ／ＳＰＩ選択ユニットをさらに含み、前記Ｉ2Ｃ／ＳＰＩ選択ユニットは、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項３記載のＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造。
【請求項５】
Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、第１の伝送状態および第２の伝送状態を行い、
Ｉ2Ｃクロック信号／ＳＰＩチップイネーブル信号の双方向伝送に使用される第１の伝送ラインと、
Ｉ2Ｃデータ信号／ＳＰＩデータ入力／出力信号の双方向伝送に使用される第２の伝送ラインと、
制御端から被制御端へＳＰＩクロック信号を伝送するのに使用される第３の伝送ラインと、を含み、
前記第１の伝送状態のとき、前記第１の伝送ラインは、前記Ｉ2Ｃクロック信号を伝送するのに使用され、前記第２の伝送ラインは、前記Ｉ2Ｃデータ信号を伝送するのに使用され、前記第２の伝送状態のとき、前記第１の伝送ラインは、前記ＳＰＩチップイネーブル信号を伝送するのに使用され、前記第２の伝送ラインは、前記ＳＰＩデータ入力／出力信号を伝送するのに使用され、前記第３の伝送ラインは、前記ＳＰＩクロック信号を伝送するのに使用され、
Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方をイネーブルすることが可能であることを特徴とするＩ2Ｃ／ＳＰＩバス構造。
【請求項１】
少なくともＩ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、
少なくともＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含み、
前記Ｉ2Ｃクロックポートと前記ＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成し、前記Ｉ2Ｃデータポートと前記ＳＰＩデータ入力ポートと前記ＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成し、前記ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成され、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするＩ2Ｃ／ＳＰＩ制御インターフェース回路構造。
【請求項２】
Ｉ2Ｃ／ＳＰＩ選択ユニットをさらに含み、前記Ｉ2Ｃ／ＳＰＩ選択ユニットは、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項１記載のＩ2Ｃ／ＳＰＩ制御インターフェース回路構造。
【請求項３】
少なくともＩ2ＣクロックポートおよびＩ2Ｃデータポートを含むＩ2Ｃ制御モジュールと、
少なくともＳＰＩクロックポート、ＳＰＩデータ入力ポート、ＳＰＩデータ出力ポートおよびＳＰＩチップイネーブルポートを含むＳＰＩ制御モジュールと、を含み、
前記Ｉ2Ｃ制御モジュールおよび前記ＳＰＩ制御モジュールは、同一の集積回路中に統合され、前記Ｉ2Ｃクロックポートと前記ＳＰＩチップイネーブルポートとは、電気的に接続された後、Ｉ2Ｃクロック／ＳＰＩチップイネーブル出力／入力端を形成し、前記Ｉ2Ｃデータポートと前記ＳＰＩデータ入力ポートと前記ＳＰＩデータ出力ポートとは、電気的に接続された後、Ｉ2Ｃ／ＳＰＩデータ出力／入力端を形成し、前記ＳＰＩクロックポートにより、ＳＰＩクロック出力端が形成され、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造。
【請求項４】
Ｉ2Ｃ／ＳＰＩ選択ユニットをさらに含み、前記Ｉ2Ｃ／ＳＰＩ選択ユニットは、前記Ｉ2Ｃ制御モジュールまたは前記ＳＰＩ制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項３記載のＩ2Ｃ／ＳＰＩ制御インターフェース集積回路構造。
【請求項５】
Ｉ2Ｃ／ＳＰＩ制御インターフェース回路構造／集積回路構造中に応用され、第１の伝送状態および第２の伝送状態を行い、
Ｉ2Ｃクロック信号／ＳＰＩチップイネーブル信号の双方向伝送に使用される第１の伝送ラインと、
Ｉ2Ｃデータ信号／ＳＰＩデータ入力／出力信号の双方向伝送に使用される第２の伝送ラインと、
制御端から被制御端へＳＰＩクロック信号を伝送するのに使用される第３の伝送ラインと、を含み、
前記第１の伝送状態のとき、前記第１の伝送ラインは、前記Ｉ2Ｃクロック信号を伝送するのに使用され、前記第２の伝送ラインは、前記Ｉ2Ｃデータ信号を伝送するのに使用され、前記第２の伝送状態のとき、前記第１の伝送ラインは、前記ＳＰＩチップイネーブル信号を伝送するのに使用され、前記第２の伝送ラインは、前記ＳＰＩデータ入力／出力信号を伝送するのに使用され、前記第３の伝送ラインは、前記ＳＰＩクロック信号を伝送するのに使用され、
Ｉ2Ｃ制御モジュールまたはＳＰＩ制御モジュールのいずれか一方をイネーブルすることが可能であることを特徴とするＩ2Ｃ／ＳＰＩバス構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１３８４６６（Ｐ２０１１−１３８４６６Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１０−２４８９１（Ｐ２０１０−２４８９１）
【出願日】平成２２年２月５日（２０１０．２．５）
【出願人】（５０９２３２１７５）アルコー マイクロ コーポレーション (6)
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２２年２月５日（２０１０．２．５）
【出願人】（５０９２３２１７５）アルコー マイクロ コーポレーション (6)
【Ｆターム（参考）】
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