ＰＬＬ回路
【目的】 ＰＬＬ回路のジッタを評価することを可能とし、ＰＬＬ回路を形成した半導体装置の性能評価の精度を向上させることを可能とする。
【構成】 位相同期ループ回路１０から出力されるジッタをパルス抽出回路７５１〜７５４で抽出し、そのジッタであるパルス信号が所定時間内に所定数に達したか否かをカウンタ７６１〜７６４で判別し、その判別結果に基づいてサーモメータデコーダ７７がジッタの程度を表す評価信号を出力する。
【構成】 位相同期ループ回路１０から出力されるジッタをパルス抽出回路７５１〜７５４で抽出し、そのジッタであるパルス信号が所定時間内に所定数に達したか否かをカウンタ７６１〜７６４で判別し、その判別結果に基づいてサーモメータデコーダ７７がジッタの程度を表す評価信号を出力する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体チップ上に形成されるＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩ（大規模集積回路）においては、動作が高速化されてきている。ところが、動作の高速化に伴ってＬＳＩの内部クロックの遅延が目立つようになってきており、この内部クロックの遅延は、ＬＳＩの高速化を阻害する。このような事情により、内部クロックの遅延を解消するために、内部クロックが外部クロックと同位相で生成するように、内部クロックの位相を外部クロックの位相の基準値にロックさせる制御を行なうＰＬＬ回路が、ＬＳＩの半導体チップ上に形成されるようになってきている。そして、前記ＰＬＬ回路のロック状態を検出する回路として、たとえば、特開昭６４−２４６３０、特開平２−２８４５２１、特開平１−１２９６１４、特開平３−１５９３１８および特開平３−２０６７２５に開示されたようなＰＬＬロック検出回路が前記半導体チップ上に形成されるようになってきている。
【０００３】図１１は、従来のＰＬＬロック検出回路を含むＰＬＬ回路の構成を示すブロック図である。
【０００４】まず、位相同期ループ回路１０の構成について説明する。位相比較回路２には、入力端子１から基準入力信号Ｒが与えられるとともにＶＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられる。位相比較回路２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを比較し、これらの信号の位相を一致させるべくその位相差に応じたパルス幅のパルス信号である、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５の出力信号の位相を遅らせる信号である。
【０００５】チャージポンプ３は、電源電圧を受ける電源端子３１と、接地端子３２との間にＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４を直列接続してなる。このチャージポンプ３においては、ＰＭＯＳトランジスタ３３のゲートに位相比較回路２からアップ信号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに位相比較回路２からダウン信号Ｄが与えられる。チャージポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４の動作によりアップ信号Ｕおよびダウン信号Ｄを電圧パルスに変換し、その電圧パルスをループフィルタ４へ与える。
【０００６】ループフィルタ４は、チャージポンプ３から与えられる電圧パルスを積分し、その出力をＶＣＯ５へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に応じて発振周波数を変化させるものであり、アップ信号Ｕが出力された場合には発振周波数を上げて出力信号の位相を進め、また、ダウン信号Ｄが出力された場合には発振周波数を下げて出力信号の位相を送らせる。ＶＣＯ５の出力信号は、出力端子６から出力されるとともに位相比較器２に帰還される。
【０００７】以上のような構成の位相同期ループ回路１０には、ロック検出回路７が接続される。ロック検出回路７には、位相比較器２から出力されるアップ信号Ｕとダウン信号Ｄとが与えられる。ロック検出回路７では、アップ信号Ｕとダウン信号Ｄとに基づいて位相同期ループ回路１０のロック状態を検出し、その検出結果を出力する。
【０００８】
【発明が解決しようとする課題】ところが、前述のような従来のロック検出回路７では、内部クロックの正確なロックの妨げとなるジッタの程度の評価を行なうことができなかったため、ＰＬＬ回路を含むＬＳＩなどの半導体装置の製品出荷前にその半導体装置の性能評価を正確に行なうことができないという問題があった。
【０００９】本発明は、このような問題を解決するためになされたものであり、ＰＬＬ回路におけるジッタの程度の評価を行なうことを可能とし、これによって、ＰＬＬ回路を含む半導体装置の性能評価の精度を向上させることを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の本発明は、半導体チップ上に形成されるＰＬＬ回路であって、位相同期ループ手段、複数の信号抽出手段、複数の判別手段および評価信号出力手段を含む。
【００１１】位相同期ループ手段は、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む。複数の信号抽出手段は、前記パルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する。
【００１２】複数の判別手段は、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する。評価信号出力手段は、前記複数の判別手段の判別結果に基づいて評価信号を出力する。
【００１３】請求項２に記載の本発明は、請求項１に記載の信号抽出手段が、前記パルス信号を受ける直列接続された複数の反転手段と、前記直列接続された複数の反転手段の出力信号および前記パルス信号の論理積をとる論理積手段とを有することを特徴とする。
【００１４】請求項３に記載の本発明は、半導体チップ上に形成されるＰＬＬ回路であって、位相同期ループ手段、信号選択手段、複数の信号抽出手段、複数の判別手段および評価信号出力手段を含む。
【００１５】位相同期ループ手段は、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む。信号選択手段は、前記パルス信号、予め定められたテスト用パルス信号およびモード信号を受け、そのモード信号に応じて前記パルス信号および前記テスト用パルス信号の一方を選択的に出力する。
【００１６】複数の信号抽出手段は、前記信号選択手段から出力されるパルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅のパルス信号のみを抽出する。複数の判別手段は、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する。評価信号出力手段は、前記複数の判別手段の判別結果に基づいて評価信号を出力する。
【００１７】
【作用】請求項１に記載の本発明によれば、各信号抽出手段における抽出すべきパルス信号のパルス幅の設定値を、位相同期ループ手段に生じるジッタが信号抽出手段にて複数段階のレベルで検出できるような値に定めておくと、どの判別手段の計数結果が所定数に達したかということを知ることができれば、ＰＬＬ回路がロック状態になった後のジッタの程度を評価することができる。この評価は評価信号出力手段の評価信号に基づいて行なえる。
【００１８】請求項２に記載の本発明によれば、信号抽出手段では、直列接続した複数の反転手段を通過したパルス信号は、これらの反転手段を通過しないパルス信号よりも遅延して論理積手段に与えられる。これにより、論理積手段からは、反転手段による遅延時間以上のパルス幅を有するパルス信号のみが出力される。
【００１９】請求項３に記載の本発明によれば、信号選択手段によってテスト用パルス信号を各抽出手段に与えることができるので、信号抽出手段、判別手段および信号評価出力手段の動作テストが行なえる。
【００２０】
【実施例】次に、本発明の実施例を図面に基づいて詳細に説明する。
【００２１】図１は、本発明のＰＬＬ回路を形成した半導体チップの回路図である。半導体チップ１００上には、位相同期ループ回路１０、検出回路７および処理回路２０が形成される。位相同期ループ回路１０には処理回路２０へ与える内部クロックの位相の基準値となる基準入力信号（外部クロック）が与えられる。位相同期ループ回路１０では前記内部クロックの位相が基準入力信号の位相に一致するように前記内部クロックの位相を制御する。
【００２２】位相同期ループ回路１０における位相制御用の信号（アップ信号Ｕおよびダウン信号Ｄ）は、検出回路７に与えられる。検出回路７にはその他にもテスト用パルス信号、モード信号およびリセット信号が与えられる。検出回路７では、前記アップ信号Ｕ、前記ダウン信号Ｄおよびリセット信号に基づいて位相同期ループ回路１０のロック状態の検出およびジッタの程度の検出を行なう。その他にも検出回路７では、前記モード信号に応じて与えられるテスト用パルス信号と、前記リセット信号に基づいて検出回路７の動作テストを行なう。検出回路７の検出結果は半導体チップ１００の外部へ出力される。
【００２３】図２は、本発明のＰＬＬ回路の構成を示すブロック図である。まず位相同期ループ回路１０の構成について説明する。入力端子１から位相比較回路２に基準入力信号Ｒが与えられ、また、位相比較回路２にはＶＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられる。位相比較回路２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを比較し、これらの信号の位相を一致させるべくその位相差に応じたパルス幅のパルス信号である、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５の出力信号の位相を遅らせる信号である。
【００２４】チャージポンプ３は、電源電圧を受ける電源端子３１と、接地端子３２との間にＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４を直列接続してなる。このチャージポンプ３においては、ＰＭＯＳトランジスタ３３のゲートに位相比較回路２からアップ信号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに位相比較回路２からダウン信号Ｄが与えられる。チャージポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４の動作によりアップ信号Ｕおよびダウン信号Ｄを電圧パルスに変換し、その電圧パルスをループフィルタ４へ与える。
【００２５】ループフィルタ４は、チャージポンプ３から与えられる電圧パルスを積分し、その出力をＶＣＯ５へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に応じて発振周波数を変化させるものであり、アップ信号Ｕが出力された場合には発振周波数を上げて位相を進め、また、ダウン信号Ｄが出力された場合には、発振周波数を下げて位相を遅らせる。ＶＣＯ５の出力信号は出力端子６から出力されるとともに、帰還信号Ｖとして位相比較器２に帰還される。
【００２６】次に、検出回路７の構成について説明する。アップ信号Ｕはインバータ７１を介して第１信号選択器７２に与えられ、ダウン信号Ｄはそのまま第２信号選択器７３に与えられる。また、第１信号選択器７２および第２信号選択器７３には、入力端子７ａから入力されるテスト用パルス信号と、入力端子７ｂから入力されるモード信号とが与えられる。
【００２７】第１信号選択器７２では、モード信号がローレベルである場合には、インバータ７１で反転されたアップ信号Ｕをオアゲート７４の第１の入力端子に与え、モード信号がハイレベルである場合には、テスト用パルス信号をオアゲート７４の第１の入力端子に与える。また、第２信号選択器７３では、モード信号がローレベルである場合には、ダウン信号Ｄをオアゲート７４の第２の入力端子に与え、モード信号がハイレベルである場合には、テスト用パルス信号をオアゲート７４の第２の入力端子に与える。
【００２８】オアゲート７４の出力信号はパルス抽出回路７５１，７５２，７５３，７５４にそれぞれ与えられる。パルス抽出回路７５１〜７５４は、予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する回路であり、これらが抽出するパルス信号のパルス幅の設定値はパルス抽出回路７５１，７５２，７５３，７５４の順に大きい値になっている。これらのパルス抽出回路７５１〜７５４によりそれぞれ異なる幅のジッタが抽出される。パルス抽出回路７５１で抽出されたパルス信号はカウンタ７６１に与えられる。パルス抽出回路７５２で抽出されたパルス信号はカウンタ７６２に与えられる。パルス抽出回路７５３で抽出されたパルス信号はカウンタ７６３へ与えられる。パルス抽出回路７５４で抽出されたパルス信号はカウンタ７６４へ与えられる。またカウンタ７６１〜７６４のそれぞれには入力端子７ｃから入力されるリセット信号が与えられる。このリセット信号は所定周期で入力される。
【００２９】カウンタ７６１〜７６４は、それぞれが対応するパルス抽出回路７５１〜７５４で抽出されたパルス信号をカウントし、リセット信号の１入力周期内にカウント結果が所定数に達したか否かをそれぞれ判別する。そして、前記カウント結果が所定数に達した場合には、サーモメータデコーダ７７へその次のリセット信号の入力周期の間ハイレベル信号を与える。
【００３０】サーモメータデコーダ７７は、カウンタ７６１〜７６４からの入力信号をデコードし、そのデコード結果をＰＬＬ回路のジッタを評価するための評価信号またはＰＬＬ回路のロック状態を表す信号として出力する。
【００３１】次に、以上のように構成されたＰＬＬ回路の動作の概略について説明する。位相同期ループ回路１０では、位相比較回路２において基準入力信号Ｒと帰還信号Ｖとの間に位相差がある場合には、その位相差を解消するために位相比較回路２からアップ信号Ｕまたはダウン信号Ｄが出力される。アップ信号Ｕがローレベルとなった場合は、ＰＭＯＳトランジスタ３３がオンし、チャージポンプ３から出力される電圧パルスがハイレベルとなり、ＶＣＯ５が発振周波数を上げて出力信号の位相を進める。また、ダウン信号Ｄがハイレベルとなった場合は、ＮＭＯＳトランジスタ３４がオンし、チャージポンプ３から出力される電圧パルスがローレベルとなり、ＶＣＯ５が発振周波数を下げて出力信号の位相を遅らせる。このようにして、位相同期ループ回路１０では、出力信号の位相が制御される。
【００３２】検出回路７では、モード信号がローレベルとなっている場合には、第１信号選択器７２および第２信号選択器７３の選択動作と、オアゲート７４の動作により、アップ信号Ｕがローレベルとなったときまたはダウン信号Ｄがハイレベルとなったときにパルス抽出回路７５１〜７５４にパルス信号が与えられる。
【００３３】そして、パルス信号の入力があると、パルス抽出回路７５１〜７５４が、それぞれのパルス幅の設定値に応じてパルス信号を抽出し、抽出されたパルス信号がカウンタ７６１〜７６４に与えられる。カウンタ７６１〜７６４では、１リセット周期内において、与えられるパルス信号のカウント値が所定数以上になった場合にハイレベル信号をサーモメータデコーダ７７へ与える。
【００３４】サーモメータデコーダ７７は各カウンタ７６１〜７６４から与えられる論理信号を２進数データに変換して出力する。この２進数データは、どのカウンタの出力がハイレベルになっているのかという情報を表すものである。パルス抽出回路７５１〜７５４がそれぞれ異なる幅のジッタを抽出できるように設定されているので、どのカウンタの出力がハイレベルになったかということが分かれば、そのパルス幅の設定値からジッタの程度を知ることができる。したがって、この２進数データによりＰＬＬ回路のジッタの程度を評価することが可能である。
【００３５】以下に、ＰＬＬ回路の各部の具体的構成について説明する。図３は、位相比較回路２の構成を示す回路図である。位相比較回路２は、２入力のナンドゲート２１〜２６と、３入力のナンドゲート２８，２９と、４入力のナンドゲート２７と、インバータ２０とから構成されている。第１入力端子２ａから基準入力信号Ｒ、第２入力端子２ｂから帰還信号Ｖが入力される。また、第１出力端子１ｕからアップ信号Ｕが出力され、第２出力端子１ｄからダウン信号Ｄが出力される。
【００３６】次に、位相比較回路２の動作について説明する。図４（ａ），（ｂ）は、位相比較回路２の動作を示すタイミングチャートであり、図４（ａ）には、基準入力信号Ｒの位相に対して帰還信号Ｖの位相が遅れている場合の動作を示し、図４（ｂ）には、基準入力信号Ｒの位相に対して帰還信号Ｖの位相が進んでいる場合の動作を示す。帰還信号Ｖの位相が進んでいる場合は、図４（ａ）に示されるように基準入力信号Ｒが立下るとアップ信号Ｕがローレベルに立下り、帰還信号Ｖが立下るとアップ信号Ｕがハイレベルに立上がる。すなわち、位相の遅れ分だけアップ信号Ｕがローレベルとなる。また、基準入力信号Ｒの位相が進んでいる場合は、図４（ｂ）に示されるように帰還信号Ｖが立下るとダウン信号Ｄがハイレベルに立上り、基準入力信号Ｒが立下るとダウン信号Ｄがローレベルに立下る。すなわち、位相の進み分だけダウン信号Ｄがハイレベルとなる。
【００３７】図５は、パルス抽出回路７５１〜７５４の各回路の構成を示す回路図である。入力端子７５ｉとアンドゲート７５ｂの第１の入力端子とが接続され、入力端子７５ｉが、直列接続されたインバータ７５ａａ，７５ａｂ，７５ａｃ，７５ａｄよりなるインバータチェイン７５ａを介してアンドゲート７５ｂの第２の入力端子に接続される。アンドゲート７５ｂの出力端子は出力端子７５ｄに接続される。
【００３８】次に、このような構成のパルス抽出回路７５１〜７５４の動作について説明する。図６は、パルス抽出回路７５１〜７５４の動作を示すタイミングチャートであり、入力７５ｉから入力されるパルス信号Ｘ、インバータチェイン７５ａの出力Ｙおよびアンドゲート７５ｂの出力Ｚを示す。パルス信号Ｘよりもインバータチェイン７５ａの遅延時間ｔｄの分だけ遅れて出力Ｙがハイレベルとなる。そして、出力Ｚは、パルス信号Ｘと出力Ｙとが同時にハイレベルとなった時間だけハイレベルとなる。すなわち、パルス抽出回路７５１〜７５４は、パルス信号Ｘのパルス幅がインバータチェイン７５ａの遅延時間ｔｄよりも大きい場合にのみ出力Ｚであるパルス信号を出力する。
【００３９】図７は、カウンタ７６１〜７６４のそれぞれの構成を示す回路図である。カウンタ７６ａは、４ビットカウンタであり、クロック入力端子ＣＬＫにパルス抽出回路の出力であるパルス信号が与えられ、入力端子ＬＤにリセット信号が与えられる。カウンタ７６ａの出力端子ＣｏｕｔはＲＳフリップフロップ回路７６ｃのセット入力端子Ｓに接続される。カウンタ７６ａのロードバリューＬＶはすべて０に設定されており、リセット信号が入力されるとカウント値は０になる。
【００４０】Ｄフリップフロップ回路７６ｂは、入力端子Ｄにリセット信号が与えられる。Ｄフリップフロップ回路７６ｂの出力端子ＱはＲＳフリップフロップ回路７６ｃのリセット入力端子Ｒと接続される。ＲＳフリップフロップ回路７６ｃの出力端子Ｑはアンドゲート７６ｄの第１の入力端子と接続され、反転出力端子／Ｑがアンドゲート７６ｅの第２の入力端子と接続される。
【００４１】アンドゲート７６ｄの第２の入力端子およびアンドゲート７６ｅの第２の入力端子にはリセット信号が与えられる。アンドゲート７６ｄの出力端子はＲＳフリップフロップ回路７６ｆのセット入力端子Ｓと接続され、アンドゲート７６ｅの出力端子はＲＳフリップフロップ回路７６ｆのリセット入力端子Ｒと接続される。ＲＳフリップフロップ回路７６ｆの出力端子Ｑは、サーモメータデコーダ７７の入力端子に接続される。
【００４２】次に、カウンタ７６１〜７６４の動作について説明する。図８はカウンタ７６１〜７６４の動作を示すタイミングチャートであり、パルス信号、リセット信号、Ｄフリップフロップ回路７６ｂの出力端子Ｑの出力Ｓ１、カウンタ７６ａの出力端子Ｃｏｕｔの出力Ｓ２、ＲＳフリップフロップ回路７６ｃの出力端子Ｑの出力Ｓ３、アンドゲート７６ｄの出力Ｓ４およびＲＳフリップフロップ回路７６ｆの出力端子Ｑの出力Ｓ５を示す。
【００４３】リセット信号が入力されると、カウンタ７６ａでパルス信号のカウントが開始され、Ｄフリップフロップ回路７６ｂの出力Ｓ１がハイレベルになると、ＲＳフリップフロップ回路７６ｃの出力Ｓ３が立下り、ローレベルに保持される。この状態では、アンドゲート７６ｄの出力Ｓ４はローレベルであり、ＲＳフリップフロップ回路７６ｆの出力Ｓ５もローレベルである。
【００４４】そして、このような状態において、カウンタ７６ａが、予め定められた数のパルス信号をカウントすると、カウンタ７６ａの出力Ｓ２が所定時間ハイレベルとなり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３が立上り、ハイレベルに保持される。
【００４５】その後、次のリセット信号が入力されると、アンドゲート７６ｄの入力がともにハイレベルとなり、アンドゲート７６ｄの出力Ｓ４は、リセット信号の継続時間だけハイレベルとなる。これにより、ＲＳフリップフロップ回路７６ｆの出力Ｓ５は立上り、ハイレベルに保持される。また、これと同時にリセット信号の入力によってカウンタ７６ａのカウント値がクリアされるとともに、出力Ｓ１が所定時間ハイレベルになり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３がローレベルに立下り、前述のような動作が繰返される。
【００４６】すなわち、リセット信号の入力の１周期中にパルス信号が所定数入力されると、その次のリセット信号の周期中に出力Ｓ５がハイレベルとなるのである。一方、リセット信号の入力の１周期中にパルス信号が所定数以上入力されない場合は、出力Ｓ２がハイレベルにならないので、その次のリセット信号の周期中はＳ５がローレベルになる。
【００４７】次に、サーモメータデコーダ７７について説明する。図９（ａ）〜（ｅ）は、サーモメータデコーダ７７における評価信号の変換の態様を示す図である。図９においては、カウンタ７６１〜７６４から入力される信号を最下位ビットＬＳＢ〜最上位ビットＭＳＢに対応付けて表しており、この入力信号が図中の矢印の先に表された２進数に変換される態様を表している。すなわち、最下位ビットＬＳＢ〜最上位ビットＭＳＢまでの入力信号がハイレベル（１）である個数を２進数で表しているのである。
【００４８】具体的に説明すると、すべての入力信号がローレベル（０）である場合は、図９（ａ）に示すように評価信号は０００で表される。最下位ビットＬＳＢの入力信号のみがハイレベル（１）である場合は、図９（ｂ）に示されるように評価信号は００１で表される。入力信号が最下位ビットＬＳＢから２つ目までハイレベル（１）になった場合は、図９（ｃ）に示されるように評価信号は０１０となる。入力信号が最下位ビットＳＢから３つ目までハイレベル（１）になった場合は、評価信号は０１１となる。入力信号がすべてハイレベル（１）になった場合には、評価信号は１００となる。
【００４９】このように得られる評価信号はカウンタ７６１〜７６４のうちどのカウンタまで出力信号がハイレベルになったかを表しており、そのカウンタに対応するパルス抽出回路のパルス信号の抽出幅が予め定められているので、サーモメータデコーダ７７から出力される評価信号に基づいてＰＬＬ回路のジッタの程度を知ることができる。このようなサーモメータデコーダの構成は、たとえば、図１０のようになっている。図１０はサーモメータデコーダ７７の構成の一例を示す回路図である。図１０においては、サーモメータデコーダ７７の入力信号がＡ（ＬＳＢ）〜Ｄ（ＭＳＢ）で表され、評価信号が（γ，β，α）の２進数で表される。
【００５０】αは、入力信号Ａと入力信号Ｄの反転信号（インバータ８６を解したもの）の論理積をとるアンドゲート８１と、入力信号Ｂと入力信号Ｃとの排他的論理ＮＯＲをとるイクスクルーシブノアゲート８２と、これらの出力の論理積をとるアンドゲート８３とにより得られる。
【００５１】βは、入力信号Ａ、入力信号Ｂおよび入力信号Ｄの反転信号の論理積をとるアンドゲート８４により得られる。
【００５２】γは、入力信号Ａ，Ｂ，Ｃ，Ｄの論理積をとるアンドゲート８５により得られる。なお、これらの回路の構成の妥当性は、図１０に示すα，β，γの理論式により裏付けられる。
【００５３】以上のようなＰＬＬ回路では、パルス抽出回路７５１〜７５４の抽出するパルス信号の幅がＰＬＬ回路のジッタを検出できるような設定になっているので、サーモメータデコーダから出力される評価信号に基づいて前記ジッタの程度を評価することが可能となる。またパルス抽出回路７５１〜７５４のいずれかのパルス幅の設定を位相同期ループ回路１０のＰＬＬ信号のアンロック状態を検出できるような設定値にすれば、前記アンロック状態の検出を行なうことも可能である。
【００５４】なお、本実施例においては、パルス抽出回路およびカウンタを４つずつ設けたが、これに限らずこれよりも多く設けてもよい。
【００５５】
【発明の効果】請求項１に記載の本発明によれば、評価信号出力手段の評価信号に基づいて、信号抽出手段および判別手段により検出された、ＰＬＬ回路のジッタの程度が評価できるので、ＰＬＬ回路を形成した半導体装置の性能評価の精度を向上させることができる。
【００５６】請求項２に記載の本発明によれば、信号抽出手段は、複数の反転手段と、論理積手段とにて構成されているため、反転手段の数を変更することにより信号抽出手段における、抽出すべきパルス信号のパルス幅を容易に変更することができる。
【００５７】請求項３に記載の本発明によれば、信号切換手段によってテスト用パルス信号を各抽出手段に与えることができるので、信号抽出手段、判別手段および評価信号出力手段の動作の検証を行なうことができる。
【図面の簡単な説明】
【図１】ＰＬＬ回路を形成した半導体装置の回路図である。
【図２】ＰＬＬ回路の構成を示すブロック図である。
【図３】位相比較回路の構成を示す回路図である。
【図４】位相比較回路の動作を示すタイミングチャートである。
【図５】パルス抽出回路の構成を示す回路図である。
【図６】パルス抽出回路の動作を示すタイミングチャートである。
【図７】カウンタの構成を示す回路図である。
【図８】カウンタの動作を示すタイミングチャートである。
【図９】サーモメータデコーダにおける評価信号の変換態様を示す図である。
【図１０】サーモメータデコーダの構成の一例を示す回路図である。
【図１１】従来のＰＬＬロック検出回路を含むＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
７ 検出回路
１０ 位相同期ループ回路
７２，７３ 信号選択器
７４ オアゲート
７５ａ インバータチェイン
７５ｂ アンドゲート
７７ サーモメータデコーダ
１００ 半導体チップ
７５１〜７５４ パルス抽出回路
７６１〜７６４ カウンタ
【０００１】
【産業上の利用分野】本発明は、半導体チップ上に形成されるＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩ（大規模集積回路）においては、動作が高速化されてきている。ところが、動作の高速化に伴ってＬＳＩの内部クロックの遅延が目立つようになってきており、この内部クロックの遅延は、ＬＳＩの高速化を阻害する。このような事情により、内部クロックの遅延を解消するために、内部クロックが外部クロックと同位相で生成するように、内部クロックの位相を外部クロックの位相の基準値にロックさせる制御を行なうＰＬＬ回路が、ＬＳＩの半導体チップ上に形成されるようになってきている。そして、前記ＰＬＬ回路のロック状態を検出する回路として、たとえば、特開昭６４−２４６３０、特開平２−２８４５２１、特開平１−１２９６１４、特開平３−１５９３１８および特開平３−２０６７２５に開示されたようなＰＬＬロック検出回路が前記半導体チップ上に形成されるようになってきている。
【０００３】図１１は、従来のＰＬＬロック検出回路を含むＰＬＬ回路の構成を示すブロック図である。
【０００４】まず、位相同期ループ回路１０の構成について説明する。位相比較回路２には、入力端子１から基準入力信号Ｒが与えられるとともにＶＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられる。位相比較回路２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを比較し、これらの信号の位相を一致させるべくその位相差に応じたパルス幅のパルス信号である、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５の出力信号の位相を遅らせる信号である。
【０００５】チャージポンプ３は、電源電圧を受ける電源端子３１と、接地端子３２との間にＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４を直列接続してなる。このチャージポンプ３においては、ＰＭＯＳトランジスタ３３のゲートに位相比較回路２からアップ信号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに位相比較回路２からダウン信号Ｄが与えられる。チャージポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４の動作によりアップ信号Ｕおよびダウン信号Ｄを電圧パルスに変換し、その電圧パルスをループフィルタ４へ与える。
【０００６】ループフィルタ４は、チャージポンプ３から与えられる電圧パルスを積分し、その出力をＶＣＯ５へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に応じて発振周波数を変化させるものであり、アップ信号Ｕが出力された場合には発振周波数を上げて出力信号の位相を進め、また、ダウン信号Ｄが出力された場合には発振周波数を下げて出力信号の位相を送らせる。ＶＣＯ５の出力信号は、出力端子６から出力されるとともに位相比較器２に帰還される。
【０００７】以上のような構成の位相同期ループ回路１０には、ロック検出回路７が接続される。ロック検出回路７には、位相比較器２から出力されるアップ信号Ｕとダウン信号Ｄとが与えられる。ロック検出回路７では、アップ信号Ｕとダウン信号Ｄとに基づいて位相同期ループ回路１０のロック状態を検出し、その検出結果を出力する。
【０００８】
【発明が解決しようとする課題】ところが、前述のような従来のロック検出回路７では、内部クロックの正確なロックの妨げとなるジッタの程度の評価を行なうことができなかったため、ＰＬＬ回路を含むＬＳＩなどの半導体装置の製品出荷前にその半導体装置の性能評価を正確に行なうことができないという問題があった。
【０００９】本発明は、このような問題を解決するためになされたものであり、ＰＬＬ回路におけるジッタの程度の評価を行なうことを可能とし、これによって、ＰＬＬ回路を含む半導体装置の性能評価の精度を向上させることを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の本発明は、半導体チップ上に形成されるＰＬＬ回路であって、位相同期ループ手段、複数の信号抽出手段、複数の判別手段および評価信号出力手段を含む。
【００１１】位相同期ループ手段は、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む。複数の信号抽出手段は、前記パルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する。
【００１２】複数の判別手段は、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する。評価信号出力手段は、前記複数の判別手段の判別結果に基づいて評価信号を出力する。
【００１３】請求項２に記載の本発明は、請求項１に記載の信号抽出手段が、前記パルス信号を受ける直列接続された複数の反転手段と、前記直列接続された複数の反転手段の出力信号および前記パルス信号の論理積をとる論理積手段とを有することを特徴とする。
【００１４】請求項３に記載の本発明は、半導体チップ上に形成されるＰＬＬ回路であって、位相同期ループ手段、信号選択手段、複数の信号抽出手段、複数の判別手段および評価信号出力手段を含む。
【００１５】位相同期ループ手段は、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む。信号選択手段は、前記パルス信号、予め定められたテスト用パルス信号およびモード信号を受け、そのモード信号に応じて前記パルス信号および前記テスト用パルス信号の一方を選択的に出力する。
【００１６】複数の信号抽出手段は、前記信号選択手段から出力されるパルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅のパルス信号のみを抽出する。複数の判別手段は、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する。評価信号出力手段は、前記複数の判別手段の判別結果に基づいて評価信号を出力する。
【００１７】
【作用】請求項１に記載の本発明によれば、各信号抽出手段における抽出すべきパルス信号のパルス幅の設定値を、位相同期ループ手段に生じるジッタが信号抽出手段にて複数段階のレベルで検出できるような値に定めておくと、どの判別手段の計数結果が所定数に達したかということを知ることができれば、ＰＬＬ回路がロック状態になった後のジッタの程度を評価することができる。この評価は評価信号出力手段の評価信号に基づいて行なえる。
【００１８】請求項２に記載の本発明によれば、信号抽出手段では、直列接続した複数の反転手段を通過したパルス信号は、これらの反転手段を通過しないパルス信号よりも遅延して論理積手段に与えられる。これにより、論理積手段からは、反転手段による遅延時間以上のパルス幅を有するパルス信号のみが出力される。
【００１９】請求項３に記載の本発明によれば、信号選択手段によってテスト用パルス信号を各抽出手段に与えることができるので、信号抽出手段、判別手段および信号評価出力手段の動作テストが行なえる。
【００２０】
【実施例】次に、本発明の実施例を図面に基づいて詳細に説明する。
【００２１】図１は、本発明のＰＬＬ回路を形成した半導体チップの回路図である。半導体チップ１００上には、位相同期ループ回路１０、検出回路７および処理回路２０が形成される。位相同期ループ回路１０には処理回路２０へ与える内部クロックの位相の基準値となる基準入力信号（外部クロック）が与えられる。位相同期ループ回路１０では前記内部クロックの位相が基準入力信号の位相に一致するように前記内部クロックの位相を制御する。
【００２２】位相同期ループ回路１０における位相制御用の信号（アップ信号Ｕおよびダウン信号Ｄ）は、検出回路７に与えられる。検出回路７にはその他にもテスト用パルス信号、モード信号およびリセット信号が与えられる。検出回路７では、前記アップ信号Ｕ、前記ダウン信号Ｄおよびリセット信号に基づいて位相同期ループ回路１０のロック状態の検出およびジッタの程度の検出を行なう。その他にも検出回路７では、前記モード信号に応じて与えられるテスト用パルス信号と、前記リセット信号に基づいて検出回路７の動作テストを行なう。検出回路７の検出結果は半導体チップ１００の外部へ出力される。
【００２３】図２は、本発明のＰＬＬ回路の構成を示すブロック図である。まず位相同期ループ回路１０の構成について説明する。入力端子１から位相比較回路２に基準入力信号Ｒが与えられ、また、位相比較回路２にはＶＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられる。位相比較回路２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを比較し、これらの信号の位相を一致させるべくその位相差に応じたパルス幅のパルス信号である、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５の出力信号の位相を遅らせる信号である。
【００２４】チャージポンプ３は、電源電圧を受ける電源端子３１と、接地端子３２との間にＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４を直列接続してなる。このチャージポンプ３においては、ＰＭＯＳトランジスタ３３のゲートに位相比較回路２からアップ信号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに位相比較回路２からダウン信号Ｄが与えられる。チャージポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４の動作によりアップ信号Ｕおよびダウン信号Ｄを電圧パルスに変換し、その電圧パルスをループフィルタ４へ与える。
【００２５】ループフィルタ４は、チャージポンプ３から与えられる電圧パルスを積分し、その出力をＶＣＯ５へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に応じて発振周波数を変化させるものであり、アップ信号Ｕが出力された場合には発振周波数を上げて位相を進め、また、ダウン信号Ｄが出力された場合には、発振周波数を下げて位相を遅らせる。ＶＣＯ５の出力信号は出力端子６から出力されるとともに、帰還信号Ｖとして位相比較器２に帰還される。
【００２６】次に、検出回路７の構成について説明する。アップ信号Ｕはインバータ７１を介して第１信号選択器７２に与えられ、ダウン信号Ｄはそのまま第２信号選択器７３に与えられる。また、第１信号選択器７２および第２信号選択器７３には、入力端子７ａから入力されるテスト用パルス信号と、入力端子７ｂから入力されるモード信号とが与えられる。
【００２７】第１信号選択器７２では、モード信号がローレベルである場合には、インバータ７１で反転されたアップ信号Ｕをオアゲート７４の第１の入力端子に与え、モード信号がハイレベルである場合には、テスト用パルス信号をオアゲート７４の第１の入力端子に与える。また、第２信号選択器７３では、モード信号がローレベルである場合には、ダウン信号Ｄをオアゲート７４の第２の入力端子に与え、モード信号がハイレベルである場合には、テスト用パルス信号をオアゲート７４の第２の入力端子に与える。
【００２８】オアゲート７４の出力信号はパルス抽出回路７５１，７５２，７５３，７５４にそれぞれ与えられる。パルス抽出回路７５１〜７５４は、予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する回路であり、これらが抽出するパルス信号のパルス幅の設定値はパルス抽出回路７５１，７５２，７５３，７５４の順に大きい値になっている。これらのパルス抽出回路７５１〜７５４によりそれぞれ異なる幅のジッタが抽出される。パルス抽出回路７５１で抽出されたパルス信号はカウンタ７６１に与えられる。パルス抽出回路７５２で抽出されたパルス信号はカウンタ７６２に与えられる。パルス抽出回路７５３で抽出されたパルス信号はカウンタ７６３へ与えられる。パルス抽出回路７５４で抽出されたパルス信号はカウンタ７６４へ与えられる。またカウンタ７６１〜７６４のそれぞれには入力端子７ｃから入力されるリセット信号が与えられる。このリセット信号は所定周期で入力される。
【００２９】カウンタ７６１〜７６４は、それぞれが対応するパルス抽出回路７５１〜７５４で抽出されたパルス信号をカウントし、リセット信号の１入力周期内にカウント結果が所定数に達したか否かをそれぞれ判別する。そして、前記カウント結果が所定数に達した場合には、サーモメータデコーダ７７へその次のリセット信号の入力周期の間ハイレベル信号を与える。
【００３０】サーモメータデコーダ７７は、カウンタ７６１〜７６４からの入力信号をデコードし、そのデコード結果をＰＬＬ回路のジッタを評価するための評価信号またはＰＬＬ回路のロック状態を表す信号として出力する。
【００３１】次に、以上のように構成されたＰＬＬ回路の動作の概略について説明する。位相同期ループ回路１０では、位相比較回路２において基準入力信号Ｒと帰還信号Ｖとの間に位相差がある場合には、その位相差を解消するために位相比較回路２からアップ信号Ｕまたはダウン信号Ｄが出力される。アップ信号Ｕがローレベルとなった場合は、ＰＭＯＳトランジスタ３３がオンし、チャージポンプ３から出力される電圧パルスがハイレベルとなり、ＶＣＯ５が発振周波数を上げて出力信号の位相を進める。また、ダウン信号Ｄがハイレベルとなった場合は、ＮＭＯＳトランジスタ３４がオンし、チャージポンプ３から出力される電圧パルスがローレベルとなり、ＶＣＯ５が発振周波数を下げて出力信号の位相を遅らせる。このようにして、位相同期ループ回路１０では、出力信号の位相が制御される。
【００３２】検出回路７では、モード信号がローレベルとなっている場合には、第１信号選択器７２および第２信号選択器７３の選択動作と、オアゲート７４の動作により、アップ信号Ｕがローレベルとなったときまたはダウン信号Ｄがハイレベルとなったときにパルス抽出回路７５１〜７５４にパルス信号が与えられる。
【００３３】そして、パルス信号の入力があると、パルス抽出回路７５１〜７５４が、それぞれのパルス幅の設定値に応じてパルス信号を抽出し、抽出されたパルス信号がカウンタ７６１〜７６４に与えられる。カウンタ７６１〜７６４では、１リセット周期内において、与えられるパルス信号のカウント値が所定数以上になった場合にハイレベル信号をサーモメータデコーダ７７へ与える。
【００３４】サーモメータデコーダ７７は各カウンタ７６１〜７６４から与えられる論理信号を２進数データに変換して出力する。この２進数データは、どのカウンタの出力がハイレベルになっているのかという情報を表すものである。パルス抽出回路７５１〜７５４がそれぞれ異なる幅のジッタを抽出できるように設定されているので、どのカウンタの出力がハイレベルになったかということが分かれば、そのパルス幅の設定値からジッタの程度を知ることができる。したがって、この２進数データによりＰＬＬ回路のジッタの程度を評価することが可能である。
【００３５】以下に、ＰＬＬ回路の各部の具体的構成について説明する。図３は、位相比較回路２の構成を示す回路図である。位相比較回路２は、２入力のナンドゲート２１〜２６と、３入力のナンドゲート２８，２９と、４入力のナンドゲート２７と、インバータ２０とから構成されている。第１入力端子２ａから基準入力信号Ｒ、第２入力端子２ｂから帰還信号Ｖが入力される。また、第１出力端子１ｕからアップ信号Ｕが出力され、第２出力端子１ｄからダウン信号Ｄが出力される。
【００３６】次に、位相比較回路２の動作について説明する。図４（ａ），（ｂ）は、位相比較回路２の動作を示すタイミングチャートであり、図４（ａ）には、基準入力信号Ｒの位相に対して帰還信号Ｖの位相が遅れている場合の動作を示し、図４（ｂ）には、基準入力信号Ｒの位相に対して帰還信号Ｖの位相が進んでいる場合の動作を示す。帰還信号Ｖの位相が進んでいる場合は、図４（ａ）に示されるように基準入力信号Ｒが立下るとアップ信号Ｕがローレベルに立下り、帰還信号Ｖが立下るとアップ信号Ｕがハイレベルに立上がる。すなわち、位相の遅れ分だけアップ信号Ｕがローレベルとなる。また、基準入力信号Ｒの位相が進んでいる場合は、図４（ｂ）に示されるように帰還信号Ｖが立下るとダウン信号Ｄがハイレベルに立上り、基準入力信号Ｒが立下るとダウン信号Ｄがローレベルに立下る。すなわち、位相の進み分だけダウン信号Ｄがハイレベルとなる。
【００３７】図５は、パルス抽出回路７５１〜７５４の各回路の構成を示す回路図である。入力端子７５ｉとアンドゲート７５ｂの第１の入力端子とが接続され、入力端子７５ｉが、直列接続されたインバータ７５ａａ，７５ａｂ，７５ａｃ，７５ａｄよりなるインバータチェイン７５ａを介してアンドゲート７５ｂの第２の入力端子に接続される。アンドゲート７５ｂの出力端子は出力端子７５ｄに接続される。
【００３８】次に、このような構成のパルス抽出回路７５１〜７５４の動作について説明する。図６は、パルス抽出回路７５１〜７５４の動作を示すタイミングチャートであり、入力７５ｉから入力されるパルス信号Ｘ、インバータチェイン７５ａの出力Ｙおよびアンドゲート７５ｂの出力Ｚを示す。パルス信号Ｘよりもインバータチェイン７５ａの遅延時間ｔｄの分だけ遅れて出力Ｙがハイレベルとなる。そして、出力Ｚは、パルス信号Ｘと出力Ｙとが同時にハイレベルとなった時間だけハイレベルとなる。すなわち、パルス抽出回路７５１〜７５４は、パルス信号Ｘのパルス幅がインバータチェイン７５ａの遅延時間ｔｄよりも大きい場合にのみ出力Ｚであるパルス信号を出力する。
【００３９】図７は、カウンタ７６１〜７６４のそれぞれの構成を示す回路図である。カウンタ７６ａは、４ビットカウンタであり、クロック入力端子ＣＬＫにパルス抽出回路の出力であるパルス信号が与えられ、入力端子ＬＤにリセット信号が与えられる。カウンタ７６ａの出力端子ＣｏｕｔはＲＳフリップフロップ回路７６ｃのセット入力端子Ｓに接続される。カウンタ７６ａのロードバリューＬＶはすべて０に設定されており、リセット信号が入力されるとカウント値は０になる。
【００４０】Ｄフリップフロップ回路７６ｂは、入力端子Ｄにリセット信号が与えられる。Ｄフリップフロップ回路７６ｂの出力端子ＱはＲＳフリップフロップ回路７６ｃのリセット入力端子Ｒと接続される。ＲＳフリップフロップ回路７６ｃの出力端子Ｑはアンドゲート７６ｄの第１の入力端子と接続され、反転出力端子／Ｑがアンドゲート７６ｅの第２の入力端子と接続される。
【００４１】アンドゲート７６ｄの第２の入力端子およびアンドゲート７６ｅの第２の入力端子にはリセット信号が与えられる。アンドゲート７６ｄの出力端子はＲＳフリップフロップ回路７６ｆのセット入力端子Ｓと接続され、アンドゲート７６ｅの出力端子はＲＳフリップフロップ回路７６ｆのリセット入力端子Ｒと接続される。ＲＳフリップフロップ回路７６ｆの出力端子Ｑは、サーモメータデコーダ７７の入力端子に接続される。
【００４２】次に、カウンタ７６１〜７６４の動作について説明する。図８はカウンタ７６１〜７６４の動作を示すタイミングチャートであり、パルス信号、リセット信号、Ｄフリップフロップ回路７６ｂの出力端子Ｑの出力Ｓ１、カウンタ７６ａの出力端子Ｃｏｕｔの出力Ｓ２、ＲＳフリップフロップ回路７６ｃの出力端子Ｑの出力Ｓ３、アンドゲート７６ｄの出力Ｓ４およびＲＳフリップフロップ回路７６ｆの出力端子Ｑの出力Ｓ５を示す。
【００４３】リセット信号が入力されると、カウンタ７６ａでパルス信号のカウントが開始され、Ｄフリップフロップ回路７６ｂの出力Ｓ１がハイレベルになると、ＲＳフリップフロップ回路７６ｃの出力Ｓ３が立下り、ローレベルに保持される。この状態では、アンドゲート７６ｄの出力Ｓ４はローレベルであり、ＲＳフリップフロップ回路７６ｆの出力Ｓ５もローレベルである。
【００４４】そして、このような状態において、カウンタ７６ａが、予め定められた数のパルス信号をカウントすると、カウンタ７６ａの出力Ｓ２が所定時間ハイレベルとなり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３が立上り、ハイレベルに保持される。
【００４５】その後、次のリセット信号が入力されると、アンドゲート７６ｄの入力がともにハイレベルとなり、アンドゲート７６ｄの出力Ｓ４は、リセット信号の継続時間だけハイレベルとなる。これにより、ＲＳフリップフロップ回路７６ｆの出力Ｓ５は立上り、ハイレベルに保持される。また、これと同時にリセット信号の入力によってカウンタ７６ａのカウント値がクリアされるとともに、出力Ｓ１が所定時間ハイレベルになり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３がローレベルに立下り、前述のような動作が繰返される。
【００４６】すなわち、リセット信号の入力の１周期中にパルス信号が所定数入力されると、その次のリセット信号の周期中に出力Ｓ５がハイレベルとなるのである。一方、リセット信号の入力の１周期中にパルス信号が所定数以上入力されない場合は、出力Ｓ２がハイレベルにならないので、その次のリセット信号の周期中はＳ５がローレベルになる。
【００４７】次に、サーモメータデコーダ７７について説明する。図９（ａ）〜（ｅ）は、サーモメータデコーダ７７における評価信号の変換の態様を示す図である。図９においては、カウンタ７６１〜７６４から入力される信号を最下位ビットＬＳＢ〜最上位ビットＭＳＢに対応付けて表しており、この入力信号が図中の矢印の先に表された２進数に変換される態様を表している。すなわち、最下位ビットＬＳＢ〜最上位ビットＭＳＢまでの入力信号がハイレベル（１）である個数を２進数で表しているのである。
【００４８】具体的に説明すると、すべての入力信号がローレベル（０）である場合は、図９（ａ）に示すように評価信号は０００で表される。最下位ビットＬＳＢの入力信号のみがハイレベル（１）である場合は、図９（ｂ）に示されるように評価信号は００１で表される。入力信号が最下位ビットＬＳＢから２つ目までハイレベル（１）になった場合は、図９（ｃ）に示されるように評価信号は０１０となる。入力信号が最下位ビットＳＢから３つ目までハイレベル（１）になった場合は、評価信号は０１１となる。入力信号がすべてハイレベル（１）になった場合には、評価信号は１００となる。
【００４９】このように得られる評価信号はカウンタ７６１〜７６４のうちどのカウンタまで出力信号がハイレベルになったかを表しており、そのカウンタに対応するパルス抽出回路のパルス信号の抽出幅が予め定められているので、サーモメータデコーダ７７から出力される評価信号に基づいてＰＬＬ回路のジッタの程度を知ることができる。このようなサーモメータデコーダの構成は、たとえば、図１０のようになっている。図１０はサーモメータデコーダ７７の構成の一例を示す回路図である。図１０においては、サーモメータデコーダ７７の入力信号がＡ（ＬＳＢ）〜Ｄ（ＭＳＢ）で表され、評価信号が（γ，β，α）の２進数で表される。
【００５０】αは、入力信号Ａと入力信号Ｄの反転信号（インバータ８６を解したもの）の論理積をとるアンドゲート８１と、入力信号Ｂと入力信号Ｃとの排他的論理ＮＯＲをとるイクスクルーシブノアゲート８２と、これらの出力の論理積をとるアンドゲート８３とにより得られる。
【００５１】βは、入力信号Ａ、入力信号Ｂおよび入力信号Ｄの反転信号の論理積をとるアンドゲート８４により得られる。
【００５２】γは、入力信号Ａ，Ｂ，Ｃ，Ｄの論理積をとるアンドゲート８５により得られる。なお、これらの回路の構成の妥当性は、図１０に示すα，β，γの理論式により裏付けられる。
【００５３】以上のようなＰＬＬ回路では、パルス抽出回路７５１〜７５４の抽出するパルス信号の幅がＰＬＬ回路のジッタを検出できるような設定になっているので、サーモメータデコーダから出力される評価信号に基づいて前記ジッタの程度を評価することが可能となる。またパルス抽出回路７５１〜７５４のいずれかのパルス幅の設定を位相同期ループ回路１０のＰＬＬ信号のアンロック状態を検出できるような設定値にすれば、前記アンロック状態の検出を行なうことも可能である。
【００５４】なお、本実施例においては、パルス抽出回路およびカウンタを４つずつ設けたが、これに限らずこれよりも多く設けてもよい。
【００５５】
【発明の効果】請求項１に記載の本発明によれば、評価信号出力手段の評価信号に基づいて、信号抽出手段および判別手段により検出された、ＰＬＬ回路のジッタの程度が評価できるので、ＰＬＬ回路を形成した半導体装置の性能評価の精度を向上させることができる。
【００５６】請求項２に記載の本発明によれば、信号抽出手段は、複数の反転手段と、論理積手段とにて構成されているため、反転手段の数を変更することにより信号抽出手段における、抽出すべきパルス信号のパルス幅を容易に変更することができる。
【００５７】請求項３に記載の本発明によれば、信号切換手段によってテスト用パルス信号を各抽出手段に与えることができるので、信号抽出手段、判別手段および評価信号出力手段の動作の検証を行なうことができる。
【図面の簡単な説明】
【図１】ＰＬＬ回路を形成した半導体装置の回路図である。
【図２】ＰＬＬ回路の構成を示すブロック図である。
【図３】位相比較回路の構成を示す回路図である。
【図４】位相比較回路の動作を示すタイミングチャートである。
【図５】パルス抽出回路の構成を示す回路図である。
【図６】パルス抽出回路の動作を示すタイミングチャートである。
【図７】カウンタの構成を示す回路図である。
【図８】カウンタの動作を示すタイミングチャートである。
【図９】サーモメータデコーダにおける評価信号の変換態様を示す図である。
【図１０】サーモメータデコーダの構成の一例を示す回路図である。
【図１１】従来のＰＬＬロック検出回路を含むＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
７ 検出回路
１０ 位相同期ループ回路
７２，７３ 信号選択器
７４ オアゲート
７５ａ インバータチェイン
７５ｂ アンドゲート
７７ サーモメータデコーダ
１００ 半導体チップ
７５１〜７５４ パルス抽出回路
７６１〜７６４ カウンタ
【特許請求の範囲】
【請求項１】 半導体チップ上に形成されるＰＬＬ回路であって、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む位相同期ループ手段と、前記パルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する複数の信号抽出手段と、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する複数の判別手段と、前記複数の判別手段の判別結果に基づいて評価信号を出力する評価信号出力手段とを備えた、ＰＬＬ回路。
【請求項２】 前記信号抽出手段は、前記パルス信号を受ける直列接続された複数の反転手段と、前記直列接続された複数の反転手段の出力信号および前記パルス信号の論理積をとる論理積手段とを有する、請求項１記載のＰＬＬ回路。
【請求項３】 半導体チップ上に形成されるＰＬＬ回路であって、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む位相同期ループ手段と、前記パルス信号、予め定められたテスト用パルス信号およびモード信号を受け、そのモード信号に応じて前記パルス信号および前記テスト用パルス信号の一方を選択的に出力する信号選択手段と、前記信号選択手段から出力されるパルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅のパルス信号のみを抽出する複数の信号抽出手段と、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する複数の判別手段と、前記複数の判別手段の判別結果に基づいて評価信号を出力する評価信号出力手段とを備えた、ＰＬＬ回路。
【請求項１】 半導体チップ上に形成されるＰＬＬ回路であって、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む位相同期ループ手段と、前記パルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する複数の信号抽出手段と、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する複数の判別手段と、前記複数の判別手段の判別結果に基づいて評価信号を出力する評価信号出力手段とを備えた、ＰＬＬ回路。
【請求項２】 前記信号抽出手段は、前記パルス信号を受ける直列接続された複数の反転手段と、前記直列接続された複数の反転手段の出力信号および前記パルス信号の論理積をとる論理積手段とを有する、請求項１記載のＰＬＬ回路。
【請求項３】 半導体チップ上に形成されるＰＬＬ回路であって、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む位相同期ループ手段と、前記パルス信号、予め定められたテスト用パルス信号およびモード信号を受け、そのモード信号に応じて前記パルス信号および前記テスト用パルス信号の一方を選択的に出力する信号選択手段と、前記信号選択手段から出力されるパルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅のパルス信号のみを抽出する複数の信号抽出手段と、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する複数の判別手段と、前記複数の判別手段の判別結果に基づいて評価信号を出力する評価信号出力手段とを備えた、ＰＬＬ回路。
【図１】
【図３】
【図４】
【図５】
【図６】
【図９】
【図２】
【図７】
【図８】
【図１０】
【図１１】
【図３】
【図４】
【図５】
【図６】
【図９】
【図２】
【図７】
【図８】
【図１０】
【図１１】
【公開番号】特開平６−１０４７４６
【公開日】平成６年（１９９４）４月１５日
【国際特許分類】
【出願番号】特願平４−２５１４２６
【出願日】平成４年（１９９２）９月２１日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【公開日】平成６年（１９９４）４月１５日
【国際特許分類】
【出願日】平成４年（１９９２）９月２１日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
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