【課題】外部端子からの電位の印加によって論理レベルが固定されるパッドを有する半導体集積回路であってその外部端子とパッドとの間のボンディングによる接続状態の検査を効率よく行うことができる半導体集積回路を提供する。
【解決手段】半導体集積回路のテスト回路は、複数のパッド各々について、対応する外部端子の印加信号の論理レベルに等しい論理レベルの制御信号を受け入れる制御端子と、その制御端子の論理レベルを反転し、その反転出力端がパッドの接続ラインに接続されたインバータと、その接続ラインと制御端子とに個別に接続され、接続ラインの論理レベルと制御端子の論理レベルとの排他的否定論理和出力を生成する排他的否定論理和ゲートと、を備え、排他的否定論理和出力がパッドと対応する外部端子との間の接続状態の良否を示す。 （もっと読む）

【課題】同期処理の同期を取ることができる同期処理システム及び半導体集積回路を提供する。
【解決手段】マスタＩＣ１２が、指示信号により所定の処理の開始が指示された場合に、所定の処理の開始が指示されたことを通知する通知信号を生成して出力し、通知信号を出力した後に、周期的に生成される同期タイミング信号において所定周期目となるタイミングで所定の処理を実行し、スレーブＩＣ１４が、指示信号により所定の処理の開始が指示され、且つ通知信号が入力された場合に、入力される同期タイミング信号において所定周期目となるタイミングで所定の処理を実行する。 （もっと読む）

【課題】配線層の変更のみでデカップリングキャパシタとアンテナダイオードの何れにも対応可能な補助用の集積回路素子を使用する集積回路のレイアウト方法を提供する。
【解決手段】Ｐ型基板２０内にＮ型拡散領域２２、Ｎ型ウエル２３内にＰ型拡散領域２５が形成され、このＮ型拡散領域２２とＰ型拡散領域２５上に絶縁層２６を介してそれぞれ交差するようにポリシリコン層２７，２８が形成された共通セルを予め配置しておく。デカップリングキャパシタとして使用する場合は、接地配線層２９Ｘを介してＮ型拡散層２２とポリシリコン層２８を接地領域２１に接続すると共に、電源配線層３１Ｘを介してＰ型拡散層２５とポリシリコン層２７を電源領域２４に接続する。また、アンテナダイオードとして使用するときは、最下層のメタル配線層３３を介してＮ導電型拡散層２２とＰ電型拡散層２５を集積回路の論理セルのゲート領域に接続する。 （もっと読む）

【課題】表示手段に印加する階調信号の波形鈍りを抑え遅延時間を短くすることができる表示制御装置を提供する。
【解決手段】複数の階調レベルのうち最上位の階調レベルに対応する最上位階調信号（Ｋ１）が供給される階調信号線を該最上位階調信号（Ｋ１）と同相の階調信号（Ｋ２，Ｋ３）が供給される２本の階調信号線間に並設され、上記複数の階調レベルのうち最下位の階調レベルに対応する最下位階調信号（Ｋ６４）が供給される階調信号線を該最下位階調信号（Ｋ６４）と同相の階調信号（Ｋ６２、Ｋ６３）が供給される２本の階調信号線間に並設する。 （もっと読む）

【課題】端子数を増加させることなく、同期処理の同期を取ることができる同期処理システム及び半導体集積回路を提供する。
【解決手段】マスタＩＣ１２が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、スレーブＩＣ１４が、マスタＩＣ１２より出力された同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。 （もっと読む）

【課題】大口径化が難しい材料の半導体ウェハを、既存の製造ラインに実際に適用可能な半導体基板に加工する、半導体基板の製造方法を提供する。
【解決手段】ＳｉＣウェハ１２をワックス２０でＳｉウェハ１８に仮留めする。Ｓｉウェハ１８に仮留めされたＳｉＣウェハ１２を、ＳＯＧ膜１６Ｐを介してＳｉウェハ１８と同じ口径のＳｉウェハ１４に重ね合わせる。オリフラ１４Ａとオリフラ１８Ａとを揃えて、Ｓｉウェハ１４とＳｉウェハ１８とが重ね合わされた状態で、加圧下で加熱されてＳＯＧ膜１６Ｐが固化し、ＳＯＧ固化膜１６Ｓが形成される。このＳＯＧ固化膜１６Ｓにより、ＳｉＣウェハ１２がＳｉウェハ１４に接着される。ＳｉＣウェハ１２は、Ｓｉウェハ１８からＳｉウェハ１４に転写されるように、対向するＳｉウェハ１４の所定位置に接着される。不要になったＳｉウェハ１８を取り外し、ワックス２０を除去する。 （もっと読む）

【課題】半導体素子の引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制する手段を提供する。
【解決手段】素子分離絶縁層７に囲まれた埋込み酸化膜４上の半導体層５と、半導体層５にゲート酸化膜１１を挟んで対向し、ゲート幅方向の一端が素子分離絶縁層７上に延在する高濃度第２導電型のゲート電極１２と、前記ゲート電極１２の他端に接続して、ゲート長方向の両端部が素子分離絶縁層７上まで延在する高濃度第１導電型のボディゲートと、前記半導体層５に、低濃度第１導電型のチャネル領域２１と、ゲート幅方向に沿った両側の半導体層５に、高濃度第２導電型のソース層１６およびドレイン層１７と、ソース層１６およびドレイン層１７と反対側の半導体層５に、高濃度第１導電型のボディタイ層とを備えた半導体素子１。 （もっと読む）

【課題】半導体装置の実装基板に接合されたキャップの接合位置を安定させる手段を提供する。
【解決手段】実装基板と、実装基板のおもて面に実装された半導体チップと、半導体チップを収容する凹部を有し、開放端を実装基板のおもて面に接合部材で接合されたキャップとを備えた半導体装置の製造方法において、キャップの開放端の反対側の上面と同形状の治具底面と、実装基板の外形形状より大きい開口と、治具底面から開口に向って拡大する斜面とを有するキャップ取付治具を設け、開放端に接合部材を設けたキャップの上面を、キャップ取付治具の治具底面に載置する工程と、半導体チップを実装した実装基板の縁部を、キャップ取付治具の斜面に沿わせて、実装基板のおもて面をキャップの開放端の接合部材上に載置する工程とを備える。 （もっと読む）