【課題】
ＤＲＡＭのセルフリフレッシュ周期調整を、広い温度補償範囲にわたり、デバイスの実力に応じて自己最適化する装置の提供。
【解決手段】
ＢＩＳＴ回路を搭載し、モニタビット領域に対し、リフレッシュ周期ごとに読出し・書込みを行うことで、当該リフレッシュ周期でエラー率（エラーカウント）を検知するエラー率測定回路を備え、所定のエラー率になるように、リフレッシュ周期の延長、短縮制御を行う制御回路を備える。ＢＩＳＴ回路は、内部コマンド、内部アドレスを発行し、ＤＲＡＭを内部からオペレーションする回路、及び、所望のデータ書込み・読出し、及び期待値比較（エラー判定）、エラーカウントを行う。 （もっと読む）

【課題】 ビット誤りが増加する場合の許容範囲を拡大し、リフレッシュ周期を一層長くして更なる低消費電力化を図ることが可能な半導体記憶装置等を提供する。
【解決手段】 データ領域と検査コード領域を有するメモリアレイと、データ保持状態において所定周期のリフレッシュ動作を制御するリフレッシュ制御手段と、データの所定のビット列を処理単位Ｂ１、Ｂ２として符号化演算を行って検査コードを生成するとともに、検査コードを用いた復号化演算を行ってデータの誤り検出訂正を行う演算手段と、メモリアレイの互いに直交するＸ方向とＹ方向に対して生成された第１コードと第２コードを検査コード領域に書き込むように制御するエンコード制御手段と、第１コードに基づく第１のビット誤り訂正と第２コードに基づく第２のビット誤り訂正とを演算手段に交互に実行させ、それぞれを少なくとも２回以上実行させるように制御するデコード制御手段とを備えている。 （もっと読む）

【課題】
再度、超低消費電力のデータ保持動作モードにエントリする場合に、待機することなく、エントリ可能とした半導体記憶装置の提供。
【解決手段】
ＥＣＣ回路をオン・チップで搭載した半導体記憶装置において、データ保持動作モードが、状態遷移の順に、ＥＣＣ符号化回路がメモリセルのデータにパリティ情報を付加して格納するエンコード状態ＥＥＳＴと、前記メモリセルの集中リフレッシュ動作を行うバーストセルフリフレッシュ状態ＢＳＳＴと、内部電源回路を部分的にオフするパワーオフ状態ＰＦＳＴと、部分的にオフされた前記内部電源回路をオンするパワーオン状態ＰＮＳＴと、誤り検出訂正用の復号回路がメモリセルの誤り訂正を行うデコード状態ＥＤＳＴと、エンコード状態で前記データ保持動作モードのエグジットの指示を受けるとアイドル状態ＩＳＴに遷移し、デコード状態ＥＤＳＴからＢＳＳＴに再エントリ可能としている。 （もっと読む）

【課題】 ノーマル領域とパリティ領域の双方のリフレッシュ動作を行う場合、動作上の不具合を防ぎ、低消費電力化に適したリフレッシュカウンタ回路等を提供する。
【解決手段】 本発明のリフレッシュカウンタ回路は、ノーマル領域とパリティ領域を有するメモリ素子に対するリフレッシュ動作時に、カウンタＸ０〜Ｘ１２はノーマル領域のアドレス空間に対応し、カウンタＸ０〜Ｘ３、Ｘ９〜Ｘ１２はパリティ領域のアドレス空間に対応し、その双方の行アドレスを発生するとともに、ノーマル領域とパリティ領域のいずれかのカウント動作を判別するための領域判別信号を発生するカウンタＸ１３が設けられている。そして、パススイッチ３１〜３４を切替え制御することにより、ノーマル領域とパリティ領域を切り替えつつリフレッシュ動作を実行し、その途中でパリティ領域のリフレッシュ動作の停止を指令された場合、オートリセット回路４０が、領域判別信号によりノーマル領域のカウント動作が判別される状態にリセットするためのリセット信号を発生してカウンタＸ１３に供給する。 （もっと読む）

記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。 （もっと読む）

【課題】放熱装置が簡素で、しかも、熱が十分に放散されるメモリモジュール内発熱半導体素子の放熱装置を提供する。
【解決手段】メモリモジュール１におけるプリント基板２の表裏両面に、それぞれ複数の半導体素子３が実装される。各半導体素子は、それぞれカバー４によって被覆されている。各半導体素子に対向するカバーの部分には、それぞれ数本の放熱用スリット４Ａが形成されている。プリント基板に実装された各半導体素子から各カバーへの放熱を促進するために、各半導体素子と各カバーとの間に熱伝導率の高いヒートパス５を挟み込む。各ヒートパスが各半導体素子と各カバーとに密着することによって各半導体素子→各ヒートパス→各カバーの各放熱用スリット及び各カバーの全体という矢印方向の熱伝達経路が構成される。 （もっと読む）

【課題】配線負荷の大きい信号線を有するメモリ等の半導体装置において、逆位相で遷移する信号線間の電荷を再配分することにより、半導体装置の消費電流を低減する。
【解決手段】第１の信号線ＳＨＲ１と第２の信号線ＢＬＥＱが逆位相で遷移する場合において、所定期間、前記第１の信号線ＳＨＲ１と前記第２の信号線ＢＬＥＱをスイッチ手段ＴＲ６により接続して、電荷の再配分を行うことにより、従来、放電されていた電荷を再び他の信号線の充電に利用することができ、半導体装置の消費電流の低減が可能となる。 （もっと読む）

【課題】 半導体メモリにおいて、外部電源電圧が低下しても、半導体メモリ内部では、高速動作を可能にすると共に、小型化をも可能にする昇圧電位発生回路を提供する。
【解決手段】 容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。この場合、トランスファＭＯＳトランジスタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタのゲート絶縁膜の厚さを同等以上に厚くすることが好ましい。 （もっと読む）

【課題】 クロック信号線数の削減を達成すると共に信号受信側でのタイミングマージンの減少を防ぐことのできるメモリシステムを提供すること。
【解決手段】 メモリコントローラ２０は、ＤＲＡＭ３０_２から擬似的なクロック信号として連続反転信号を受けて、連続反転信号及び基準クロック信号に基づいてＤＱ信号の受信用内部クロック信号を生成する。次いで、メモリコントローラ２０は、ＤＲＡＭ３０_２に対してＯＵＴ１コマンドを発行してから、ＤＲＡＭ３０_２からＤＱデータ信号としてハイレベルデータ信号を受けるまでの間、受信用内部クロックのクロック数をカウントし、遅延クロック数として保持する。これにより、メモリコントローラ２０は、リードデータ（ＤＱ信号）を受信するにあたり、リードコマンドを発行してから、遅延クロック数経過した時点で、受信用内部クロック信号によりリードデータを受信することができる。 （もっと読む）