【課題】半導体パッケージの実装抵抗を低減する。
【解決手段】第１の金属部材（リード端子５，６）が、第１の貴金属を含む第１の金属体（Ａｕバンプ８）を介して、半導体素子（半導体チップ１）の第１の電極（ソース電極２）と接続され、かつ、第２の金属部材（ダイ端子７）が、第２の貴金属を含む第２の金属体（貴金属メッキ１４及びＡｇメッキ１５）を介して、第２の電極（裏面電極４）と接続される。裏面電極に接続される金属部材を有し、配線基板との半導体装置の実装面が回路形成面側であり、金属部材が折り曲げ加工されている。 （もっと読む）

【課題】半導体装置等をはじめとする回路パターンを有する基板面に白色光、レーザ光、電子線を照射して検査し、検出された表面の凹凸や形状不良、異物、さらに電気的餡欠陥等を短時間に高精度に同一の装置で観察・検査し、区別する検査装置および検査方法を提供する。また、被観察位置への移動、画像取得、分類を自動的にできるようにする。
【解決手段】他の検査装置で検査され、検出された欠陥の位置情報をもとに、試料上の被観察位置を特定し、電子線を照射し画像を形成する際に、観察すべき欠陥の種類に応じて電子ビーム照射条件および検出器、検出条件等を指定することにより、電位コントラストで観察可能な電気的欠陥が可能になる。取得した画像は、画像処理部で自動的に分類され、結果を欠陥ファイルに追加して出力される。 （もっと読む）

【課題】ＱＦＮ(Quad Flat Non-leaded package)の製造歩留まりを向上させ、多ピン化を推進する。
【解決手段】半導体チップ２を封止する樹脂封止体３を成形した後、樹脂封止体３の外縁に沿ったライン（モールドライン）よりも内側（樹脂封止体３の中心側）に位置するカットラインＣに沿って樹脂封止体３の周辺部およびリードフレームＬＦ_１を共に切断することにより、樹脂封止体３の側面（切断面）に露出するリード５の全周（上面、下面および両側面）が樹脂によって覆われた状態になるので、リード５の切断面に金属バリが発生しない。 （もっと読む）

【課題】 低オン抵抗のパワートランジスタを提供する。
【解決手段】 半導体チップの裏面とヘッダの上面とが対向するように前記半導体チップが前記ヘッダの上面に搭載されていることにより、前記半導体チップのドレイン電極と前記ヘッダとは電気的に接続されており、
平面視において、前記半導体チップのソース電極の一部が前記半導体チップのゲート電極とソースリードとの間に位置するように前記ソース電極は前記半導体チップの表面に配置されており、
前記ゲート電極と第１導電ワイヤとが接続している部分は、前記ソース電極と第２導電ワイヤとが接続している部分よりも前記ソースリードから遠い位置にある。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】ウェハチャックに吸着保持された半導体ウェハの反りをより効果的に防止し、半導体ウェハの全面で高い平坦度を実現することのできる技術を提供する。
【解決手段】外周壁１２に囲まれた吸引室１３を負圧にすることによって支持ピン１５に支持された半導体ウェハ１１を平坦に吸着保持するためのウェハチャックにおいて、外周壁１２の上面が支持ピン１５の上面よりも低く形成され、外周壁１２上面が半導体ウェハ１１に押付力を及ぼさず、外周壁１２と最寄りの支持ピン１５ａの距離Ｌ１が１．８ｍｍ以内であり、外周壁１２と最寄りの支持ピン１５ａの内側に向かって並ぶ支持ピン１５の配列ピッチＬ２は、外周壁１２と最寄りの支持ピン１５ａの距離Ｌ１の１．５倍以下とした。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】高周波特性の劣化を抑え、小型化を図った半導体装置を提供する。
【解決手段】配線基板１の主面上に搭載された半導体チップ５は、第１の増幅手段ＰＷ１の入力部と電気的に接続するチップ側入力用電極６Ａと、第２の増幅手段ＰＷ２の出力部と電気的に接続するチップ側出力用電極６Ｂを含み、配線基板１は、主面上に、基板側入力用電極２Ａと基板側出力用電極２Ｂとを有し、第１の増幅手段ＰＷ１の出力部は第２の増幅手段ＰＷ２の入力部と電気的に接続され、チップ側入力用電極６Ａと基板側入力用電極２Ａは入力用ワイヤ７Ａによって電気的に接続され、チップ側出力用電極６Ｂと基板側出力用電極２Ｂは、出力用ワイヤ７Ｂによって電気的に接続され、入力用ワイヤ７Ａは半導体チップ５の平面形状を成す一対の第１の辺のうちの一つの辺を跨ぐように形成され、出力用ワイヤ７Ｂは一対の第２の辺のうちの一つの辺を跨ぐように形成されている。 （もっと読む）

【課題】固体撮像装置の歩留まりを向上させる。
【解決手段】ＣＭＯＳイメージセンサを有するカメラモジュールにおいて、配線基板母体１の光学系部品搭載面に光センサ用の半導体チップ２Ａを搭載し、ボンディングワイヤ接続した後、半導体チップ２Ａを覆うように鏡筒４を配線基板母体１に接合する。この鏡筒４と配線基板母体１との位置合わせのために、鏡筒４に設けられた位置合わせピン４Ｃ１と、配線基板母体１に設けられ位置合わせピン４Ｃ１が挿入される貫通孔１６とを、鏡筒４と配線基板母体１との接合面の外に設けた。 （もっと読む）

【課題】 工程数を低減することが可能な保護素子形成の技術を提供する。
【解決手段】 半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置において、前記絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。具体的には、半導体基板主面の所定領域に形成されたフィールド絶縁膜によって規定されたセル領域にパワーＭＩＳＦＥＴが形成され、前記フィールド絶縁膜上に半導体素子が形成されている半導体装置において、前記フィールド絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。
上述した手段によれば、寄生ＭＩＳＦＥＴの形成及び耐圧の低下を防止しつつ、フィールド絶縁膜の直下にｐ型層を形成する必要がなくなるので、工程数の削減が可能となる。 （もっと読む）