【課題】高速なデータ処理装置を実現する技術を提供する。
【解決手段】通信制御装置１０は、受信側の通信制御部２と、パケット処理回路２０と、送出側の通信制御部４とを備える。通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。パケット処理回路２０は、ワイヤードロジック回路により構成され、パケットに含まれるデータに応じて、フィルタリングなどの処理を実行する。ＣＰＵやＯＳを必要とせず、専用のハードウェア回路により処理が実行される。 （もっと読む）

【課題】高速なデータ処理装置を実現する技術を提供する。
【解決手段】通信制御装置１０は、受信側の通信制御部２と、パケット処理回路２０と、送出側の通信制御部４とを備える。通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。パケット処理回路２０は、ワイヤードロジック回路により構成され、パケットに含まれるデータに応じて、フィルタリングなどの処理を実行する。ＣＰＵやＯＳを必要とせず、専用のハードウェア回路により処理が実行される。 （もっと読む）

【課題】回路規模の増加を抑制してもスループット向上が可能なＣＲＣ値の算出装置を実現する。
【解決手段】１クロックサイクル中に処理するデータ幅がｍ２ⁿビットのＣＲＣ装置を、ｎ＋１個の基本的なＣＲＣ回路で構成することにより装置規模を低減させる技術である。例えば、装置の１サイクルに処理するデータ幅がｍ２ⁿビットである場合、「ｍ２ⁿビット毎に処理するＣＲＣ回路」、「ｍ２^(n-1)ビット毎に処理するＣＲＣ回路」、・・・、「ｍ２⁰ビット毎に処理するＣＲＣ回路」を、セレクタを介して直列に接続して装置を構成ことで、入力されるネットワークフレームの末尾がｍ２ⁿビットの倍数で無い場合でも、正しいＣＲＣ値を算出することができるようにするものである。セレクタは、処理するデータ幅に応じて、使用するＣＲＣ回路出力を選択するように切り換える。また、各ＣＲＣ回路間にレジスタを設けてパイプラインを構成し、動作周波数の低下を防ぐようにする。 （もっと読む）

【課題】 小さいサイズのパケットにも対応し、転送能力やフィルタリングにおいて、メディアスピードでの試験を可能にする。
【解決手段】 送信側及び受信側の一方あるいは双方を、ネットワークの物理チップに論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成とし、送受信側のコンピュータをそれに接続する。この状況で、パケット送出パターンとパケット受信機能（フィルタリングの確認用）を一対になるように統合した回路を送受信双方のＦＰＧＡにセットして、リアルタイムでの試験検査を行なう。また、フィルタリング機能検査には、ハッシュ関数とハッシュ値毎の度数表を格納したハッシュテーブルを利用する。その際、異なるパケットのハッシュ値同士が一致しないようにするため、異なるパケットに対し異なる値となるようなハッシュ関数とするか、ハッシュ関数の値が一致した時は、ハッシュ値が一致しない様にパケットを作り直す。 （もっと読む）