【課題】バイナリデータのパターンマッチングを高速に行う装置を実現する。
【解決手段】探索領域Ａを入力されたサーチキーについて探索する場合に、探索領域Ａを複数の部分探索領域に分割し、その部分探索領域のそれぞれの代表点の集合を探索領域Ｂとするとき、 探索領域Ｂを記憶する記憶手段Ｂと、探索領域Ｂを上記のサーチキーについて探索する探索手段Ｂと、 探索領域Ａを記憶する記憶手段Ａと、探索領域Ａから選択された部分探索領域Ｃを上記のサーチキーについて探索する探索手段Ａと、を備える探索装置の探索方法で、 探索領域Ｂを上記のサーチキーについて探索した結果をもとに、上記の複数の部分探索領域から１つを選択するステップと、 選択された部分探索領域について探索手段Ａを用いて上記のサーチキーについて探索するステップと、 探索結果を出力するステップと、を備えるようにする。 （もっと読む）

【課題】回路規模の増加を抑制してもスループット向上が可能なＣＲＣ値の算出装置を実現する。
【解決手段】１クロックサイクル中に処理するデータ幅がｍ２ⁿビットのＣＲＣ装置を、ｎ＋１個の基本的なＣＲＣ回路で構成することにより装置規模を低減させる技術である。例えば、装置の１サイクルに処理するデータ幅がｍ２ⁿビットである場合、「ｍ２ⁿビット毎に処理するＣＲＣ回路」、「ｍ２^(n-1)ビット毎に処理するＣＲＣ回路」、・・・、「ｍ２⁰ビット毎に処理するＣＲＣ回路」を、セレクタを介して直列に接続して装置を構成ことで、入力されるネットワークフレームの末尾がｍ２ⁿビットの倍数で無い場合でも、正しいＣＲＣ値を算出することができるようにするものである。セレクタは、処理するデータ幅に応じて、使用するＣＲＣ回路出力を選択するように切り換える。また、各ＣＲＣ回路間にレジスタを設けてパイプラインを構成し、動作周波数の低下を防ぐようにする。 （もっと読む）

【課題】 小さいサイズのパケットにも対応し、転送能力やフィルタリングにおいて、メディアスピードでの試験を可能にする。
【解決手段】 送信側及び受信側の一方あるいは双方を、ネットワークの物理チップに論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成とし、送受信側のコンピュータをそれに接続する。この状況で、パケット送出パターンとパケット受信機能（フィルタリングの確認用）を一対になるように統合した回路を送受信双方のＦＰＧＡにセットして、リアルタイムでの試験検査を行なう。また、フィルタリング機能検査には、ハッシュ関数とハッシュ値毎の度数表を格納したハッシュテーブルを利用する。その際、異なるパケットのハッシュ値同士が一致しないようにするため、異なるパケットに対し異なる値となるようなハッシュ関数とするか、ハッシュ関数の値が一致した時は、ハッシュ値が一致しない様にパケットを作り直す。 （もっと読む）