【課題】 ＩＣカードの製造歩留まりを向上させる。
【解決手段】 外部接続端子６を有する配線基板５上に半導体チップ７を搭載し、ボンディングワイヤ９を介して半導体チップ７の電極７ａと配線基板５の配線１０とを電気的に接続し、樹脂モールドにより封止部８を形成して、ＩＣ本体４を形成する。また、熱可塑性樹脂からなるケース２を準備する。ケース２の凹部１１に接着材３を介してＩＣ本体４を搭載した後、ケース２の凹部１１近傍領域を塑性変形させて、ＩＣ本体４をケース２に固定してから、接着材３を硬化させる。これにより、ケース２とケース２に接着材３を介して接着されることで、安定性を向上させたＩＣ本体４からなるＩＣカード１が製造される。 （もっと読む）

【課題】ＳＯＩ構造を有する半導体装置において、イオン注入時にイオンが部分分離絶縁膜を突き抜けて部分分離絶縁膜下層に混入するのを抑える。
【解決手段】半導体装置において、シリコン支持基板と埋め込み絶縁膜と半導体層とからなるＳＯＩ基板に、ゲート電極、不純物拡散領域、ボディ電位固定領域、第１絶縁膜、ダミーゲート電極を設ける。不純物拡散領域はゲート電極の周辺部分の半導体層に第１導電型の不純物が注入されて形成された領域である。ボディ電位固定領域は、半導体層のゲート電極長手方向の延長線方向に配置され、第１導電型とは逆の型の第２導電型不純物が注入された領域である。また第１絶縁膜は、半導体層の少なくともボディ電位固定領域とゲート電極とに挟まれた部分に形成される。そして、ダミーゲート電極はボディ電位固定領域とゲート電極との間であって、かつ第１絶縁膜上に配置する。 （もっと読む）

【課題】素子の製造ばらつきにより振幅制御ループの利得が設計値からずれ、変調精度が低下したりノイズ抑圧度が低下したりするのを防止する。
【解決手段】振幅制御ループのフォワードパス上に可変利得増幅回路２４８の出力と所定の直流電圧とを切替え可能な切替え手段ＳＷ２を設け、振幅比較回路２３９の後段に基準信号とフィードバック信号との振幅を判定するコンパレータ２５４を設け、送信用発振回路２４０の出力を増幅し振幅制御ループの制御を受けるアンプ２４２に前記直流電圧を印加して可変利得増幅回路２４６の利得を段階的に変化させながらコンパレータ２５４の出力から基準信号とフィードバック信号の振幅が一致したときの可変利得増幅回路２４６の利得をレジスタ２５２に保持させた後、前記直流電圧を他の値に切り替えて可変利得増幅回路２４６の利得を検出して、前記レジスタに保持されている利得とから可変利得増幅回路２４８の利得を決定する。 （もっと読む）

【課題】 カメラモジュール内部に侵入した微細な異物による不良の発生を防止する。
【解決手段】 基板の一方の面に、撮像素子を取り付け、光学系を有する光学ユニットでこの撮像素子を覆い、前記光学系のレンズユニットを光学ユニットの駆動部によって移動させるカメラモジュールにおいて、前記光学系の光の透過面と筐体の異物の侵入部との間に、光学ユニットの内部空間を部分的に遮る障壁を設ける。
この構成によって、筐体内部に侵入した微細な異物が移動する確率を小さくし、光学系の光透過面へ微細な異物が付着し、シミ不良が発生する確率を小さくすることができるという効果がある。 （もっと読む）

【課題】 上下の配線層を接続する配線接続構造の下層配線層とその上に形成される絶縁層との剥離障害を防止する。
【解決手段】 第一の配線層２１上に形成された第一の絶縁層３１に設けた第一の開口部４１と、第一の絶縁層３１上に形成された第二の絶縁層３２に設けた第二の開口部４２とは、共に円形等の内角部に鋭角部を有さない周縁で囲まれた形状に構成されている。開口形状にかかる簡単な構成を採用することで、第一の配線層２１と第一の絶縁層３１とのストレスに基づく剥離障害の発生を抑制することができる。 （もっと読む）

【課題】 復調された受信信号をディジタル信号に変換するΣΔ型Ａ／Ｄ変換回路を内蔵した通信用半導体集積回路（ＲＦ−ＩＣ）において、回路の占有面積と消費電力の増加を回避しつつ２つの通信方式に対応してそれぞれ所望のノイズシェープ特性を得ることができるΣΔ型Ａ／Ｄ変換器を提供する。
【解決手段】 入力信号にフィードバック信号をした信号を積分する積分器（１２，１４）と、積分された信号を量子化する量子化器（１５）と、量子化された信号をＤ／Ａ変換してフィードバックするローカルＤ／Ａ変換器（１６，１７）とを含むΣΔ型Ａ／Ｄ変換器を内蔵した通信用半導体集積回路（ＲＦ−ＩＣ）において、通信方式に応じて量子化器を構成する比較器（ＣＭＰ１〜ＣＭＰ７）のうち動作する比較器の数をレジスタに設定された値により変更可能に構成するようにした。 （もっと読む）

【課題】 空気の巻き込みを最小限に抑えてダイボンドフィルムを基板の上に貼り付けることのできるコレットを用いた半導体装置の製造方法を提供する。
【解決手段】 コレット１は、ダイボンドフィルム３を押圧する押圧部４と、押圧部４を保持する保持部５とを有し、押圧部４と保持部５との間には弾性部６が設けられている。弾性部６の幅方向の寸法Ｗ_１と押圧部４の幅方向の寸法Ｗ_２との間には、Ｗ_１＜Ｗ_２の関係が成立する。また、押圧部４の押圧面４ａが所定の位置に設置された基板２に接触しない状態において、押圧面４ａと基板２の表面２ａとがなす角度θは２度以上５度以下である。 （もっと読む）

【課題】複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実装工程を容易にする。
【解決手段】ハイ側のパワーＭＯＳ回路部を有するチップ４Ｃ１と、ロウ側のパワーＭＯＳ回路部を有するチップ４Ｃ２とを１つの封止体１内に収めた構造において、ハイ側およびロウ側のパワーＭＯＳ回路部のドレイン電極が接続されたリード２を幅広とし、それぞれを封止体１の両長側面から互いに非対称となるように突出させた。リードバー部８ｃと、チップ搭載部６ｂとは分離されている。これにより、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分の平坦精度を高くできる。また、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分がチップ４Ｃ１，４Ｃ２の封止時の応力により撓むのを低減できるので、封止体１の剥離を回避することができる。 （もっと読む）

【課題】 動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置を提供する。
【解決手段】 待機モード時において、制御回路１は、すべてのワード線ドライバ３に「Ｌ」レベルの制御信号ＣＮＴが与える。これに応じて、各ワード線ドライバ３はその出力ノードをハイ・インピーダンス状態にする。各ハーフラッチ回路４は、対応するワード線ＷＬを非活性化レベルの「Ｌ」レベルに固定する。このため、待機モード時においてすべてのワード線ドライバ３にゲートリーク電流が流れなくなる。したがって、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。 （もっと読む）

【課題】絶縁膜に形成された配線溝または接続孔の内部に埋込配線形成用の導体膜を良好に埋め込む。
【解決手段】半導体基板１上の絶縁膜５ｃに形成された配線溝１０ｂ内に埋込配線１１ｂを形成する際、埋込配線１１ｂを構成する導体膜８ｂを、指向性を有し、かつ、スパッタリング粒子が散乱され難い条件を付加したスパッタリング法で被着した後、埋込配線１１ｂを構成する導体膜８ｃをメッキ法で被着する。この導体膜８ｂは、プラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つが添加されている銅を含む導体材料からなる。導体膜８ｂの被着膜厚が導体膜８ｃの被着膜厚と等しいか、または導体膜８ｃの被着膜厚よりも厚い。 （もっと読む）